JPWO2009016739A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

同一基板上に、メモリトランジスタと、高電圧動作トランジスタと、低電圧動作トランジスタを有する半導体装置において、前記メモリトランジスタは、第１のゲート側壁絶縁膜（１０Ｍ）と、当該第１のゲート側壁絶縁膜の外側に位置する第２のゲート側壁絶縁膜（２０Ｍ）とを有し、前記高電圧動作トランジスタは、前記第１のゲート側壁絶縁膜と同一組成の第３のゲート側壁絶縁膜（１０Ｈ）と、当該第３のゲート側壁絶縁膜の外側に位置し、前記第２のゲート側壁絶縁膜と同一組成の第４のゲート側壁絶縁膜（２０Ｈ）とを有し、前記低電圧動作トランジスタは、前記第２及び第４のゲート側壁絶縁膜と同一組成の第５のゲート側壁絶縁膜（２０Ｌ）を有する。前記低電圧動作トランジスタのトータルの側壁スペーサの幅は、前記高電圧動作トランジスタのトータルの側壁スペーサの幅よりも、前記第３のゲート側壁絶縁膜（１０Ｈ）の膜厚分だけ狭い。

Description

本発明は、半導体装置とその製造方法に関し、特に、不揮発メモリトランジスタ、高耐圧（高電圧動作）トランジスタ、及び低耐圧（低電圧動作）トランジスタを同一基板上に有する半導体装置のサイドウォールスペーサ構造と、その製造方法に関する。
近年、不揮発性メモリセルアレイと高速動作が要求されるロジック回路を、同一チップ上に搭載した半導体デバイスが実用化されてきている。高速処理を行うロジック回路は、ＣＰＵやＲＯＭ等に適用され、キャリア移動度を高めるために低電圧動作する。一方、不揮発性メモリの記憶用トランジスタや、メモリセル選択用のトランジスタは、高耐圧トランジスタで構成されている。また、増幅回路、発信回路、電源回路などのアナログ回路も高耐圧トランジスタで構成される。
低耐圧トランジスタのサイドウォールスペーサ（以下、単に「サイドウォール」又は「ＳＷ」と称する）と、高耐圧トランジスタのサイドウォール（ＳＷ）を同じ工程で同時に作成すると、以下の問題が起きる。図１に示すように、低耐圧トランジスタ（ＬＶＴｒ）では、高速スイッチング動作を実現するために微細化が進んでいるが、低耐圧トランジスタと同じサイドウォール（ＳＷ）幅で高耐圧トランジスタ（ＨＶＴｒ）のサイドウォール１１０を形成すると、高耐圧トランジスタＨＶＴｒにおいて、低濃度拡散層であるソース・ドレインエクステンション１０６の先端と、高濃度拡散層のソース・ドレイン１０８の先端との間の距離ｄが短くなってしまう。その結果、ドレイン側の接合付近の濃度プロファイルが急峻になり、インパクトイオン化の発生効率が高まって、図２に示すように、ドレイン側の接合耐圧やスナップバック耐圧の低下を引き起こす。
インパクトイオン化とは、高電界によって高エネルギー状態に加速された電子が、価電子帯の電子と衝突して電子−正孔対を作ることにより、ゲート電流やソース・ドレイン電流が急激に増大する現象である。図２では、基準となる高耐圧トランジスタＨＶＴｒの絶縁破壊電圧を１０Ｖ以上とした場合、狭いＳＷ幅に起因して、スナップバックが起きる電圧（ソース−ドレイン間絶縁耐圧）ＢＶｄｓが１０Ｖ未満に低下してしまう。図１の例では、高耐圧トランジスタＨＶＴｒと、低耐圧トランジスタＬＶＴｒのサイドウォール１１０を、たとえば、酸化膜１１０ａと窒化膜１１０ｂの２層構造としているが、単層構造であっても、３層構造であっても、高電圧動作側と低電圧動作側で同じ構造でサイドゥオールを形成すると、同様の問題が生じる。
この問題を解決するために、図３に示すように、メモリトランジスタと、高耐圧トランジスタＨＶＴｒのサイドウォールを同じ構造とし、かつ、それらのサイドウォール幅を、低耐圧トランジスタＬＶＴｒのサイドウォール幅よりも広くすることが提案されている（たとえば、特許文献１参照）。
この文献では、シリコン基板２０１の所定の箇所に配置される３種類のトランジスタのすべてのポリゲート電極２０５、２１５、２２５上に、第１酸化膜２１０ａ、第１窒化膜２１０ｂ、第２酸化膜２２０を、低温、低圧ＣＶＤで順次成膜する。成膜温度は、それぞれ６４０℃、７００℃、６４０℃である。その後、ＬＶＴｒにおいてのみ、第２酸化膜２２０をウェットエッチにて除去した後、すべてのトランジスタのＳＷ膜をドライエッチングにてエッチバックする。これにより、メモリトランジスタとＨＶＴｒは、第１サイドウォール２１０と、その外側に位置する第２サイドウォール２２０の二重構造となり、ＬＶＴｒは、第１サイドウォール２１０のみの構造となる。３種類のＳＷ膜を低温で成膜することによって、ＬＶＴｒの電気特性劣化（Ｉds劣化）を防止している。
なお、図３の例では、メモリトランジスタは、トンネル絶縁膜２０２と、フローティングゲート２０３とＯＮＯ膜２０４と、コントロールゲート２０５を有するフローティングゲート型トランジスタであり、ＨＶＴｒとＬＶＴｒは、同一基板２０１上にそれぞれゲート絶縁膜２１２、２２２を介してゲート電極２１５、２２５を有する電界効果トランジスタである。
特開２００４−３４９６８０号公報
上記文献では、微細化したＬＶＴｒのＳＷ幅を、メモリトランジスタやＨＶＴｒのＳＷ幅よりも狭くすることで、ＬＶＴｒの性能を高めている。しかし、ゲート電極（積層ゲート電極を含む）の側壁と接する第１サイドウォール２１０を、３種類すべてのトランジスタで一括形成する際に、ＬＶＴｒに合わせて低温成膜するため、データ保持特性を確保するのが困難である。
そこで、本発明は、メモリトランジスタ、高耐圧トランジスタ（ＨＶＴｒ）、低耐圧トランジスタ（ＬＶＴｒ）を同一基板上に配置した混載型の半導体装置において、ＨＶＴｒのドレイン側の接合耐性やスナップバック耐性を改善するとともに、ＬＶＴｒの電気特性とメモリトランジスタのデータ保持特性の双方を満足することを課題とする。
上記課題を解決するために、本発明の第１の側面では、同一基板上に、メモリトランジスタと、高電圧動作トランジスタと、低電圧動作トランジスタを有する半導体装置において、
前記メモリトランジスタは、第１のゲート側壁絶縁膜と、当該第１のゲート側壁絶縁膜の外側に位置する第２のゲート側壁絶縁膜とを有し、
前記高電圧動作トランジスタは、前記第１のゲート側壁絶縁膜と同一組成の第３のゲート側壁絶縁膜と、当該第３のゲート側壁絶縁膜の外側に位置し、前記第２のゲート側壁絶縁膜と同一組成の第４のゲート側壁絶縁膜とを有し、
前記低電圧動作トランジスタは、前記第２及び第４のゲート側壁絶縁膜と同一組成第５のゲート側壁絶縁膜を有し、
前記低電圧動作トランジスタのトータルの側壁スペーサの幅は、前記高電圧動作トランジスタのトータルの側壁スペーサの幅よりも、前記第３のゲート側壁絶縁膜の膜厚分だけ短い。
良好な構成例では、第１及び第３のゲート側壁絶縁膜は、第２、第４及び第５のゲート側壁絶縁膜よりも緻密である。
本発明の第２の側面では、半導体装置の製造方法は、
（ａ）半導体基板上に形成されたメモリトランジスタのゲート電極と高電圧動作トランジスタのゲート電極の側壁に、同時に第１の側壁絶縁膜を形成し、
（ｂ）前記メモリトランジスタと高電圧動作トランジスタの第１の側壁絶縁膜上と、前記半導体基板上に形成された低電圧動作トランジスタのゲート電極の側壁に、第２の側壁絶縁膜を同時に形成する、
工程を含む。
良好な実施例では、前記第１の側壁絶縁膜の成膜温度は、前記第２の側壁絶縁膜の成膜温度よりも高い。
たとえば、前記第１の側壁絶縁膜の形成工程は、９００℃以上の成膜工程を含む。或いは、前記第２の側壁絶縁膜の形成工程は、６５０℃以下の成膜工程を含む。
混載型半導体デバイスにおいて、高電圧動作トランジスタのドレイン側の接合耐性やスナップバック耐性が向上する。
低耐圧トランジスタＬＶＴｒの電気特性を高めるとともに、メモリトランジスタのデータ保持特性を確保することができる。
従来の高耐圧トランジスタ（ＨＶＴｒ）の問題点を説明するための図である。 従来の高耐圧トランジスタ（ＨＶＴｒ）の問題点を示すグラフである。 図１及び２の問題を解決するための公知の手法を説明するための図である。 本発明の実施形態に係る半導体デバイスの基本構造を説明するための図である。 実施形態に係る高耐圧トランジスタ（ＨＶＴｒ）の構成例を示す図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 本発明の一実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の効果を示すグラフである。 本発明の別の実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。 本発明の別の実施形態の半導体装置の製造工程図である。
符号の説明
１ シリコン基板（半導体基板）
２ トンネル絶縁膜
３ フローティングゲート電極
４ ＯＮＯ膜（層間容量膜）
５ コントロールゲート電極
１０Ｍ フラッシュメモリ第１サイドゥオール（第１のゲート側壁絶縁膜）
１０Ｈ ＨＶＴｒ第１サイドウォール（第３のゲート側壁絶縁膜）
１０ａ、１０ａ'、１０ａ" 酸化膜（熱酸化膜）
１０ｂ 窒化膜（熱窒化膜）
１２ ＨＶＴｒゲート絶縁膜
１５ ＨＶＴｒゲート電極
２０Ｍ フラッシュメモリ第２サイドウォール（第２のゲート側壁絶縁膜）
２０Ｈ ＨＶＴｒ第２サイドウォール（第４のゲート側壁絶縁膜）
２０Ｌ ＬＶＴｒ第２サイドウォール（第５のゲート側壁絶縁膜）
２０ａ 酸化膜（ＴＥＯＳ）
２０ｂ 窒化膜（低温熱窒化膜）
２２ ＬＶＴｒゲート絶縁膜
２５ ＬＶＴｒゲート電極
３３ ＨＶＴｒソース・ドレインエクステンション
３４ ＨＶＴｒソース・ドレイン不純物拡散層
３７ ＬＶＴｒソース・ドレインエクステンション
３８ ＬＶＴｒソース・ドレイン不純物拡散層
４０ 半導体装置
４５ フラッシュゲート（積層ゲート電極）
Ｆｌａｓｈ フラッシュメモリトランジスタ（不揮発メモリトランジスタ）
ＨＶＴｒ 高耐圧（高電圧動作）トランジスタ
ＬＶＴｒ 低耐圧（低電圧動作）トランジスタ
以下、図面を参照して、本発明の良好な実施の形態について説明する。図４は、本発明の一実施形態の半導体装置４０の構成例を示す概略断面図である。半導体装置４０は、同一のシリコン基板１上に、メモリトランジスタと、高耐圧（高電圧動作）トランジスタＨＶＴｒと、低耐圧（低電圧動作）トランジスタＬＶＴｒを有する。
メモリトランジスタは、たとえば不揮発性フラッシュメモリで用いられるトランジスタ（Ｆｌａｓｈ）であり、シリコン基板１上にトンネル絶縁膜２を介して、フローティングゲート３、ＯＮＯ膜（層間容量膜）４、コントロールゲート５を順次配置した積層ゲート電極（フラッシュゲート）４５を有する。この積層ゲート電極４５の側壁に、第１サイドウォール（ゲート側壁絶縁膜）１０Ｍと、その外側に配置される第２サイドウォール（ゲート側壁絶縁膜）２０Ｍを有する。第１サイドウォール１０Ｍは、第２サイドウォール２０Ｍよりも緻密な膜構造を有する。第１サイドウォール１０Ｍは、たとえば、熱酸化膜１０ａ'とCVD窒化膜１０ｂで構成され、第２サイドウォール２０Ｍは、たとえば、CVD-ＴＥＯＳ膜２０ａと低温CVD-窒化膜２０ｂで構成される。第１サイドウォール１０Ｍと第２サイドウォール２０Ｍで、フラッシュゲート４５のサイドウォールスペーサを構成する。
高耐圧トランジスタＨＶＴｒは、メモリトランジスタ（Ｆｌａｓｈ）のサイドウォール構造と同じのサイドウォール構造を有する。シリコン基板１上にゲート絶縁膜１２を介して位置するゲート電極１５の側壁に、緻密な第１サイドウォール１０Ｈと、その外側の第２サイドウォール２０Ｈを有する。第１サイドゥオール１０Ｈは、熱酸化膜１０ａ''とCVD-窒化膜１０ｂで構成され、第２サイドウォール２０Ｈは、CVD-ＴＥＯＳ膜２０ａと低温CVD-窒化膜２０ｂで構成される。第１サイドウォール１０Ｈと第２サイドウォール２０Ｈで、ＨＶＴｒのゲート側壁スペーサを構成する。
低耐圧トランジスタＬＶＴｒは、メモリトランジスタ（Ｆｌａｓｈ）とＨＶＴｒの第２サイドウォールと同じ膜厚、同じ組成のサイドウォール２０Ｌを、ゲート電極２５の側壁に有する。この例では、ＬＶＴｒのゲート側壁スペーサは、第２サイドウォール２０Ｌのみで構成され、そのスペーサ幅は、ＨＶＴｒのゲート側壁スペーサの幅よりも、第１サイドウォール１０Ｈの膜厚分だけ狭い。
このような半導体装置４０は、詳細は後述するが、まずメモリトランジスタの積層ゲート電極４５と、ＨＶＴｒのゲート電極１５を形成した後に、熱酸化膜１０ａとCVD-窒化膜１０ｂを、高温（たとえば、それぞれ８８０℃〜１０００℃と、７８０℃〜９００℃）で成膜して、緻密な絶縁膜を形成する。そして、ドライエッチングによりエッチバックすることで、メモリのデータ保持特性と機械的強度に優れたインナーＳＷ（第１サイドウォール）１０Ｍ、１０Ｈを同時に形成する。その後、ＬＶＴｒのゲート電極２５を形成してから、３種類のトランジスタのすべてにCVD-ＴＥＯＳ膜２０ａと低温CVD-窒化膜２０ｂを、各々６００℃〜６７０℃と、６３０℃〜７００℃で成膜してエッチバックして、第２サイドウォール２０Ｍ、２０Ｈ，２０Ｌを同時に形成する。これにより、微細化されたＬＶＴｒの電気特性を維持するとともに、メモリトランジスタとＨＶＴｒで十分なサイドウォール幅を確保する。
図５は、図４の半導体装置のＨＶＴｒとＬＶＴｒの構成を示す図である。高耐圧トランジスタＨＶＴｒは、内側の第１サイドウォール１０Ｈの幅（フラッシュＳＷ幅）と、その外側の第２サイドゥオール２０Ｈの幅（ロジックＳＷ幅）の合計である広いスペーサ幅（ＳＷ幅）を有する。シリコン基板１内のウェル３１に形成されるソース・ドレイン不純物拡散層３４の先端位置は、ソース・ドレインエクステンション３３の先端に対して距離ｄだけチャネル直下から離れて位置し、ソース・ドレインエクステンション３３の不純物濃度が、横方向に緩やかな傾斜を持つようになる。これにより、インパクトイオン化の発生を低減し、ドレイン側の接合耐圧やスナップバック耐圧を改善することができる。
一方、低耐圧トランジスタＬＶＴｒは、微細化の要請に応じて、第２サイドウォール２０Ｌの幅に対応する狭いスペーサ幅（ＳＷ幅）を有する。ウェル３２に形成されるソース・ドレインエクステンション３７に対するソース・ドレイン不純物拡散層３８の濃度プロファイルは、この第２サイドウォール２０ＭのＳＷ幅によって決まり、微細化構造に応じた動作をする。
図６Ａから図６Ｑは、図４の半導体装置の製造工程図である。まず、図６Ａに示すように、素子分離領域（不図示）及び所定の導電型のウェル領域（不図示）が形成されたシリコン基板１の全面にレジスト４１を塗布し、ＨＶＴｒ領域のみを開口して、ＨＶＴｒ用のチャネルイオンを注入する。注入条件は、たとえばＮＭＯＳの場合は、ボロン（Ｂ）を２００ｋｅＶ、２Ｅ１３ｃｍ-2で注入する。ＰＭＯＳの場合は、リン（Ｐ）を４００ｋｅＶ、８Ｅ１２ｃｍ-2で注入する。
次に、図６Ｂに示すように、レジスト４１を除去し、新たにレジスト４２を塗布して、フラッシュ領域のみを開口し、フラッシュ用のチャネルイオンとしてボロン（Ｂ）を、たとえば５０ｋｅＶ、７Ｅ１３ｃｍ-2で注入する。
次に、図６Ｃに示すように、レジスト４２を除去して、全面に膜厚１０ｎｍの熱酸化膜（ＳｉＯ2膜）２を１１００℃で成膜する。この熱酸化膜はフラッシュメモリトランジスタのトンネル絶縁膜２となる。
次に、図６Ｄに示すように、熱酸化膜２上にドープド・ポリシリコン膜を厚さ１００ｎｍに成膜する。成膜温度は、たとえば５４０℃、ドープされるイオンは、リン（Ｐ）、ドープ濃度は５Ｅ１９ｃｍ3である。フォトリソグラフィ法とエッチングにより、ポリシリコン膜と熱酸化膜２を所定の形状にパタニングして、フラッシュメモリトランジスタのフローティングゲート３を形成する。
次に、図６Ｅに示すように、ＯＮＯ膜４を全面に形成する。ＯＮＯ膜４は、たとえば、膜厚６ｎｍのシリコン酸化膜（ＳｉＯ2）４１をＣＶＤ法により形成し、その上に、膜厚８ｎｍのシリコン窒化膜（ＳｉＮ）４２をＣＶＤ法により形成し、その上にシリコン酸化膜（ＳｉＯ2）４３を２５０ｎｍの厚さに形成する。
次に、図６Ｆに示すように、全面にレジスト４６を形成し、ＬＶＴｒ領域のみ開口して、ＯＮＯ膜４越しにＬＶＴｒ用のチャネルイオンを注入する。注入条件は、たとえばＮＭＯＳの場合は、ボロン（Ｂ）を１０ｋｅＶ、４Ｅ１３ｃｍ-2で注入する。ＰＭＯＳの場合は、ヒ素（Ａｓ）を１００ｋｅＶ、２Ｅ１３ｃｍ-2で注入する。
次に、図６Ｇに示すように、フラッシュ領域のみをマスク４８で覆って、ＨＶＴｒ領域とＬＶＴｒ領域のＯＮＯ膜４をドライエッチングにて除去する。
次に、図６Ｈに示すように、ＨＶＴｒとＬＶＴｒのそれぞれに、ウェット酸化にて、ゲート酸化膜１２、２２を形成する。ＨＶＴｒ領域には、９００℃の酸化温度で膜厚１６ｎｍのゲート酸化膜１２を形成し、ＬＶＴｒ領域には９００℃の酸化温度で膜厚２ｎｍのゲート酸化膜２２を形成する。
次に、図６Ｉに示すように全面に膜厚１１０ｎｍのポリシリコン膜５１を成膜し、ＨＶＴｒ領域とＬＶＴｒ領域をマスク５２で覆い、フラッシュ領域のポリシリコン膜とＯＮＯ膜４をフォトリソグラフィ法及びエッチング法により加工して、コントロールゲート５、層間容量膜としてのＯＮＯ膜４、フローティングゲート３を含むフラッシュゲート（積層ゲート電極）４５を形成する。
次に、図６Ｊに示すように、フラッシュゲート４５の側壁にイオン注入用のスクリーン酸化膜４９を形成する。スクリーン酸化膜（フラッシュゲート側壁酸化膜）４９は、たとえば９００℃の熱酸化により膜厚５nm〜１１nmに形成する。
次に、図６Ｋに示すように、ＨＶＴｒ領域とＬＶＴｒ領域をマスク５４で被覆して、フラッシュ領域に、ソース・ドレインエクステンション用のイオン注入を行う。イオン注入は、たとえば４０ｋｅＶの注入エネルギー、２Ｅ１４ｃｍ-2のドーズ量で行う。
次に、図６Ｌに示すように、ＨＶＴｒ領域のポリシリコン膜５を加工してＨＶＴｒゲート電極１５を形成し、その後、ＨＶＴｒ領域のみが開口するマスク５５を形成して、ＨＶＴｒのソース・ドレインエクステンション用のイオン注入を行う。注入条件は、ＮＭＯＳの場合は、リン（Ｐ）を５０ｋｅＶ、４Ｅ１３ｃｍ-2で注入する。ＰＭＯＳの場合は、フッ化ボロン（ＢＦ2）を５０ｋｅＶ、４Ｅ１３ｃｍ-2で注入する。
次に、図６Ｍに示すように、フラッシュゲート４５とＨＶＴｒゲート電極１５の側壁にそれぞれ第１サイドウォール１０Ｍ、１０Ｈを形成する。具体的には、マスク５５を除去し、９００℃の熱酸化にて、フラッシュゲート４５とＨＶＴｒゲート電極１５の側壁に膜厚１０ｎｍのシリコン酸化膜を形成する。ここで、フラッシュゲート４５の側壁には、既に側壁酸化膜４９が形成されているため、この熱酸化の工程後にフラッシュゲート４５の側壁に形成されているシリコン酸化膜１０ａ'は、ＨＶＴｒゲート電極１５の側壁に形成されるシリコン酸化膜１０ａ''よりも厚く形成される。続いて、８００℃で膜厚７３ｎｍのCVD-窒化（ＳｉＮ）膜１０ｂを全面に成膜し、エッチバックすることにより、フラッシュゲート４５とＨＶＴｒゲート電極１５の側壁に、緻密な第１サイドウォール１０Ｍ、１０Ｈを形成する。高温成膜された第１サイドウォール膜１０Ｍ、１０Ｈは、フラッシュメモリのリテンションに効果的である。
次に、図６Ｎに示すように、ＬＶＴｒ領域のみが開口するマスク５６を形成し、ポリシリコン膜５１を加工して、ＬＶＴｒのゲート電極２５を形成する。
次に、図６Ｏに示すように、ゲート電極２５をマスクとして、ＬＶＴｒのソース・ドレインエクステンション用のイオン注入を行う。注入条件は、ＮＭＯＳでは、ヒ素（Ａｓ）を４ｋｅＶ、１Ｅ１５ｃｍ-2で注入する。ＰＭＯＳでは、ボロン（Ｂ）を０．４ｋｅＶ、８Ｅ１４ｃｍ-2で注入する。
次に、図６Ｐに示すように、マスク５６を除去して、メモリトランジスタ、ＨＶＴｒ、ＬＶＴｒに、同時に第２サイドウォール２０Ｍ、２０Ｈ、２０Ｌを形成する。これらを一括して「第２サイドウォール２０」と称する。第２サイドウォール２０は、たとえば膜厚３０ｎｍのCVD-ＴＥＯＳ膜２０ａを６５０℃の成膜温度で形成し、続いて、膜厚６０ｎｍの低温CVD-窒化膜２０ｂを６８０℃で形成する。この例では、第２サイドウォール２０のトータルの膜厚は９０ｎｍである。
この状態で、フラッシュメモリトランジスタとＨＶＴｒには、高温成膜された緻密な第１サイドウォール１０Ｍ，１０Ｈの外側に、低温成膜された第２サイドウォール２０Ｍ、２０Ｈがそれぞれ位置し、ソース・ドレインエクステンション領域の濃度プロファイルを適正に維持できるだけのサイドウォール幅を確保することができる。一方、ＬＶＴｒでは、第２サイドウォール２０Ｌを低温成膜することにより、前工程で注入されたソース・ドレインエクステンション用の不純物の拡散を抑制することができる。
最後に、図６Ｑに示すように、フラッシュメモリトランジスタ、ＨＶＴｒ及びＬＶＴｒにソース・ドレインのイオン注入を行う。ＮＭＯＳであれば、リン（Ｐ）を７ｋｅＶ、９Ｅ１５ｃｍ-2で注入し、ＰＭＯＳであれば、ボロン（Ｂ）を５ｋｅＶ、５Ｅ１５ｃｍ-2で注入する。このイオン注入により、図４のように３種類のトランジスタの各々に適切な構成、サイズのサイドウォール構造を形成することができる。
図７は、実施形態の半導体装置における高耐圧トランジスタＨＶＴｒのスナップバック改善効果を示すグラフである。横軸はゲート電圧Ｖｇ（Ｖ）、縦軸はソース−ドレイン間の絶縁耐圧ＢＶ（Ｖ）、菱形でプロットされるのが、図１の従来の狭いＳＷ幅のＨＶＴｒの特性、四角でプロットされるのが、図４及び５の実施形態のサイドウォール構造を有するＨＶＴｒの特性である。印加されるゲート電圧が２Ｖのときで、絶縁耐圧は２．５Ｖ以上改善され、印加されるゲート電圧が４Ｖ以上では、絶縁耐圧は３Ｖ以上改善される。
また、実施形態のサイドウォール構造では、内側の第１サイドウォール１０が高温成膜の緻密な膜であるため、メモリトランジスタのリテンション改善効果もある。
図８Ａから図８Ｄは、本発明の実施形態の変形例を示す製造工程図である。図８Ａは、図６Ｉに続く工程であり、図６Ａから図６Ｉまでは、上述した実施形態と同様である。変形例では、フラッシュメモリのソース・ドレインエクステンションイオン注入の前に、ＨＶＴｒのソース・ドレインエクステンションイオン注入を行う。
すなわち、フラッシュゲート４５の加工後にマスク５２を除去し、図８Ａにおいて、新たにＨＶＴｒ領域のみが開口するマスク７２を形成して、ポリシリコン膜５１をエッチング加工して、ＨＶＴｒのゲート電極１５を形成する。
次に、図８Ｂにおいて、ゲート電極１５をマスクとして、ＨＶＴｒのソース・ドレインエクステンション用のイオン注入を行う。ＮＭＯＳであれば、リン（Ｐ）を５０ｋｅＶ、４Ｅ１３ｃｍ-2で注入し、ＰＭＯＳであれば、フッ化ボロン（ＢＦ2）を５０ｋｅＶ、４Ｅ１３ｃｍ-2で注入する。
次に、図８Ｃにおいて、マスク７２を除去して、９００℃の成膜温度で、フラッシュゲート４５とＨＶＴｒのゲート電極１５の側壁に膜厚１１ｎｍの酸化膜４９を形成する。この変形例では、フラッシュゲート４５とＨＶＴｒのゲート電極１５の側壁に同時に熱酸化膜４９を形成するので、最終的な第１サイドウォールの膜厚は、フラッシュメモリとＨＶＴｒとで同じになる。
次に、図８Ｄにおいて、フラッシュ領域のみが開口するマスク７４を形成し、フラッシュメモリトランジスタのソース・ドレインエクステンション用にイオン注入を行う。注入条件は、たとえばヒ素（Ａｓ）を４０ｋｅＶ、２Ｅ１４ｃｍ-2で注入する。その後は、マスク７４を除去して、図６Ｍの工程に戻り、メモリトランジスタとＨＶＴｒに第１サイドウォール１０Ｍ、１０Ｈを同時に形成する。すなわち、熱酸化膜４９上に９００℃で約１０ｎｍの熱酸化膜を形成してシリコン酸化膜１０ａとした後、８００℃で膜厚７３ｎｍのCVD-窒化膜１０ｂを成膜し、エッチバックにより、フラッシュゲート４５とＨＶＴｒのゲート電極１５の側壁に第１サイドウォール１０Ｍ、１０Ｈを形成する。図６Ｍと異なる点は、第１サイドウォール１０Ｍ、１０Ｈの内側の熱酸化膜１０ａの膜厚がフラッシュメモリとＨＶＴｒとで等しいので、組成だけではなく膜厚も同じになる点である。以降の工程は、図６Ｎから図６Ｑと同様である。
この方法によっても、フラッシュゲート４５とＨＶＴｒゲート電極１５に隣接して形成第１サイドウォール１０Ｍ、１０Ｈは、高温成膜による緻密な膜であり、リテンション特性と強度を確保することができる。また、フラッシュメモリトランジスタとＨＶＴｒにおいて、第１サイドウォール１０Ｍ、１０Ｈの外側に、第２サイドウォール２０Ｍ、２０Ｈをそれぞれ配置することによって、サイドウォール全体の幅を制御して、ＨＶＴｒでのソース・ドレインエクステンションの濃度プロファイルを適正に制御することができる。その結果、ＨＶＴｒでのスナップバック耐圧を改善することができる。
以上、本発明を特定の実施形態に基づいて説明したが、本発明はそれらの例に限定されず、当業者にとって自明な変形、代替、変更を含むものとする。たとえば、第１サイドウォール１０Ｍ、１０Ｈのサイドウォール幅は、７５ｎｍ〜８５ｎｍの範囲で適切に設定することができる。第２サイドウォール２０Ｍ、２０Ｈ、２０Ｌのサイドウォール幅は、８５ｎｍ〜９５ｎｍの範囲で適切に設定することができる。いずれの場合もＨＶＴｒとＬＶＴｒのトータルのサイドウォール幅（スペーサ幅）は、第１サイドウォール１０Ｈの幅だけ異なる。

Claims (13)

  1. 同一基板上に、メモリトランジスタと、高電圧動作トランジスタと、低電圧動作トランジスタを有する半導体装置において、
    前記メモリトランジスタは、第１のゲート側壁絶縁膜と、当該第１のゲート側壁絶縁膜の外側に位置する第２のゲート側壁絶縁膜とを有し、
    前記高電圧動作トランジスタは、前記第１のゲート側壁絶縁膜と同一組成の第３のゲート側壁絶縁膜と、当該第３のゲート側壁絶縁膜の外側に位置し、前記第２のゲート側壁絶縁膜と同一組成の第４のゲート側壁絶縁膜とを有し、
    前記低電圧動作トランジスタは、前記第２及び第４のゲート側壁絶縁膜と同一組成の第５のゲート側壁絶縁膜を有し、
    前記低電圧動作トランジスタのトータルの側壁スペーサの幅は、前記高電圧動作トランジスタのトータルの側壁スペーサの幅よりも、前記第３のゲート側壁絶縁膜の膜厚分だけ狭い、
    ことを特徴とする半導体装置。
  2. 前記第１及び第３のゲート側壁絶縁膜は、前記第２、第４及び第５のゲート側壁絶縁膜よりも緻密であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１及び第３のゲート側壁絶縁膜の各々は、熱酸化膜と熱窒化膜の組み合わせで構成されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２、第４及び第５のゲート側壁絶縁膜の各々は、ＴＥＯＳ膜と窒化膜の組み合わせで構成されることを特徴とする請求項１又は２に記載の半導体装置。
  5. 半導体基板上に形成されたメモリトランジスタのゲート電極と高電圧動作トランジスタのゲート電極の側壁に、同時に第１の側壁絶縁膜を形成し、
    前記メモリトランジスタと前記高電圧動作トランジスタの前記第１の側壁絶縁膜上と、前記半導体基板上に形成された低電圧動作トランジスタのゲート電極の側壁に、第２の側壁絶縁膜を同時に形成する、
    工程を含むことを特徴とする半導体装置の製造方法。
  6. 前記第１の側壁絶縁膜の成膜温度は、前記第２の側壁絶縁膜の成膜温度よりも高いことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第１の側壁絶縁膜の形成工程は、第１の絶縁膜を９００℃以上の温度で成膜し、前記第１の絶縁膜をエッチバックする工程を含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
  8. 前記第２の側壁絶縁膜の形成工程は、第２の絶縁膜を６５０℃以下の温度で成膜し、前記第２の絶縁膜をエッチバックする工程を含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
  9. 前記第１の絶縁膜の成膜工程は、熱酸化膜と熱窒化膜を順次成膜する工程を含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
  10. 前記第２の絶縁膜の成膜工程は、ＴＥＯＳ膜と低温窒化膜を順次成膜する工程を含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
  11. 前記第１の側壁絶縁膜の形成後に、前記低電圧動作トランジスタのゲート電極を形成する工程、
    をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
  12. 前記第１の側壁絶縁膜の形成前に、前記高電圧動作トランジスタのゲート電極をマスクとして、第１のイオン注入を行う工程と、
    前記第２の側壁絶縁膜の形成後に、前記高電圧動作トランジスタの基板領域に、第２のイオン注入を行う工程、
    をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  13. 前記第１のイオン注入のドーズ量は、前記第２のイオン注入のドーズ量よりも大きいことを特徴とする請求項１２に記載の半導体装置の製造方法。
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