KR20060029376A - 비휘발성 메모리소자의 제조방법 - Google Patents

비휘발성 메모리소자의 제조방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상에 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, ONO막, 콘트롤 게이트 전극용 제2 폴리 실리콘막을 순차적으로 형성하고, 상기 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, ONO막, 콘트롤 게이트 전극용 제2 폴리 실리콘막을 패터닝하여 게이트 전극 패턴을 형성한 후, 상기 게이트 전극 패턴 측벽에 스페이서를 형성하는 단계 및 상기 스페이서가 형성된 결과물 전면에 LP-TEOS막인 버퍼 산화막을 형성하는 단계를 포함한다.
LP-TEOS막

Description

비휘발성 메모리소자의 제조방법{Method of manufacturing in non volatile memory device}
도 1 내지 도 3은 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이고,
도 4a는 통상적으로 버퍼 산화막으로 사용되고 있는 HTO막의 균일성을 도시하고 있고,
도 4b는 본 발명에 따른 버퍼 산화막으로 사용되고 있는 LP-TEOS막의 균일성을 도시하고 있고,
도 5는 HTO막과 LP-TEOS막의 고전압용 모스 트랜지스터의 포화전류특성을 각각 비교 도시한 그래프이고,
도 6은 HTO막과 LP-TEOS막의 저전압용 모스 트랜지스터의 콘택저항을 각각 비교 도시한 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12:터널 산화막용 절연막
14: 플로팅 게이트 전극용 제1 폴리 실리콘막
16: ONO막
18: 콘트롤 게이트 전극용 제2 폴리 실리콘막
20: 텅스텐 실리사이드막
22: 스페이서
24: 버퍼산화막
26: 소스/드레인 영역
28: SAC용 질화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
일반적으로 플로팅 게이트 전극과 콘트롤 게이트 전극의 적층 게이트 구조를 가지는 비휘발성 메모리소자의 제조방법에 있어서, 소스/드레인 영역 형성시 채널링을 방지하고, 후속의 셀프 얼라인 콘택 형성을 위한 질화막 증착시 질화막이 반도체 기판과 접촉되어 발생하는 스트레스를 억제할 수 있도록 하기 위해, 스페이서가 구비된 게이트 전극 패턴 전면에 버퍼 산화막을 형성한다.
따라서 비휘발성 메모리소자의 제조방법에 있어서, 고전압용 모스 트랜지스터의 포화전류(saturation current)의 페일 레이트(fail rate)를 낮추고, 저전압용 모스 트랜지스터의 콘택 저항을 낮추게 되도록 하는, 버퍼 산화막을 형성하는 기술이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 고전압용 모스 트랜지스터의 포화전류(saturation current)의 페일 레이트(fail rate)를 낮추고, 저전압용 모스 트랜지스터의 콘택 저항을 낮추게 되도록 하는 버퍼 산화막이 구비되는 비휘발성 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, ONO막, 콘트롤 게이트 전극용 제2 폴리 실리콘막을 순차적으로 형성하고, 상기 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, ONO막, 콘트롤 게이트 전극용 제2 폴리 실리콘막을 패터닝하여 게이트 전극 패턴을 형성한 후, 상기 게이트 전극 패턴 측벽에 스페이서를 형성하는 단계 및 상기 스페이서가 형성된 결과물 전면에 LP-TEOS막인 버퍼 산화막을 형성하는 단계를 포함한다.
상기 버퍼 산화막을 형성한 후, 상기 버퍼 산화막, 상기 스페이서 및 상기 게이트 전극 패턴을 이온주입용 마스크로 이온주입공정을 수행하여, 소스/드레인 영역을 형성하는 단계 및 상기 소스/드레인영역이 구비된 결과물 전면에 셀프 얼라 인 콘택용 질화막을 형성하는 단계를 더 포함한다.
상기 LP-TEOS막은 650~ 710℃의 온도, 0.1~ 0.15slm의 흐름 분위기를 갖는 TEOS 가스 및 0.004~ 0.006slm의 흐름 분위기를 갖는 O2 가스를 구비하는 공정조건에서, 50~ 200Å의 두께로 형성하는 것이 바람직하고, 상기 LP-TEOS막은 상기 LP-TEOS막 형성을 위한 챔버내의 로딩 및 언로딩시 600℃ 정도의 온도로 유지하도록 하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 터널 산화막용 절연막(12), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), ONO막(16), 콘트롤 게이트 전극용 제2 폴리 실리콘막(18) 및 텅스텐 실리사이드막(20)을 순차적으로 형성한다.
상기 터널 산화막용 절연막(12)은 열산화 방식으로 산화막 또는 질화 산화막을 50~ 150Å 정도의 두께로 형성하고, 상기 플로팅 게이트 전극용 제1 폴리 실리콘막(14)은 다결정 실리콘막으로 형성한다.
상기 ONO막(16)은 30~ 80Å 정도의 두께를 화학기상증착법 또는 열산화법으로 형성되는 산화막, 30~ 80Å 정도의 두께를 화학기상증착법으로 형성되는 질화막, 30~ 100Å 정도의 두께를 화학기상증착법 또는 열산화법으로 형성되는 산화막으로 구성된다.
콘트롤 게이트 전극용 제2 폴리 실리콘막(18)은 다결정 실리콘막을 형성한다.
상기 텅스텐 실리사이드막(20) 상에 게이트 전극용 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 상기 하드 마스크용 절연막(20)을 식각하여 패터닝한다. 상기 게이트 전극용 포토레지스트 패턴(미도시)을 에싱 공정을 통해 제거하고, 패터닝된 텅스텐 실리사이드막(20)을 식각 마스크로 콘트롤 게이트 전극용 제2 폴리 실리콘막(18), ONO막(16), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), 터널 산화막용 절연막(12)을 식각하여 패터닝하여, 게이트 전극 패턴을 형성한다.
상기 게이트 전극 패턴이 형성된 결과물 전면에 질화막을 형성한 후 에치백 공정을 수행하여, 게이트 전극 패턴의 측벽에 스페이서(22)를 형성한다.
도 2를 참조하면, 상기 결과물 전면에 버퍼 산화막(24)을 형성한다.
상기 버퍼 산화막(24)은 50~ 200Å 정도의 두께를 구비한 LP-TEOS막으로 형성하는 데, 상기 LP-TEOS막을 형성하는 공정조건은 650~ 710℃ 정도의 온도, 0.1~ 0.15slm 정도의 흐름 분위기를 갖는 TEOS 가스 및 0.004~ 0.006slm 정도의 흐름 분위기를 갖는 O2 가스를 구비한다. 또한, 상기 LP-TEOS막 형성을 위한 챔버내의 로딩 및 언로딩시 600℃ 정도의 온도로 유지하도록 한다.
상기 균일성(uniformity)이 우수한 LP-TEOS막인 버퍼 산화막(24)을 본 공정에 적용함으로써, 상기 스페이서 형성을 위한 식각 공정시 기판 전면에 존재하는 잔류산화막(미도시)을 두껍게 유지하는 것이 가능하므로, 스페이서 식각 타겟을 감소시킬 수 있고, 이로 인해 잔류산화막의 두께 변화를 줄일 수 있게 된다.
도 3을 참조하면, 상기 형성된 버퍼 산화막(24), 스페이서(22) 및 게이트 전극 패턴을 이온주입용 마스크로 이온주입공정을 수행하여, 상기 반도체 기판(10)에 소스/드레인 영역(26)을 형성한다. 상기 소스/드레인 영역(26)이 형성된 결과물의 버퍼 산화막(24) 상에 SAC(self-align contact)용 질화막(28)을 형성한다.
상기 SAC용 질화막(28)은 게이트 전극 패턴과 콘택 상호간의 브릿지를 방지하기 위해 증착되는 막질이다.
도 4a는 통상적으로 버퍼 산화막으로 사용되고 있는 HTO막의 균일성(uniformity)을 도시하고 있고, 도 4b는 본 발명에 따른 버퍼 산화막으로 사용되고 있는 LP-TEOS막의 균일성을 도시하고 있다.
도 4a 및 도 4b에는 서로 동일한 높이를 가진 지점들을 연결한 선들이 도시 되어 있는 데, 도 4a에는 서로 동일한 높이를 가진 지점들이 불규칙적(~ 6%)으로 분포되어 있어, HTO막은 불균일한 두께의 막질을 가짐을 알 수 있고, 도 4b에는 서로 동일한 높이를 가진 지점들이 규칙적(~ 1.5%)으로 분포되어 있어, LP-TEOS막은 균일한 두께의 막질을 가짐을 알 수 있다.
도 5는 HTO막과 LP-TEOS막의 고전압용 모스 트랜지스터의 포화전류특성을 각각 비교 도시한 그래프이다. 도 5를 참조하면, LP-TEOS막을 적용할 경우 HTO막에서 보였던 테일존(tail zone) 즉, 페일존(fail zone)이 사라지는 것을 확인할 수 있게 된다.
도 6은 HTO막과 LP-TEOS막의 저전압용 모스 트랜지스터의 콘택저항을 각각 비교 도시한 그래프이다. 도 6을 참조하면, 저전압용 모스 트랜지스터의 콘택저항이 낮아질 뿐만 아니라 기울기도 스팁(steep)해지는 것을 확인할 수 있게 된다.
본 발명에 의하면, 균일성이 우수한 상기 LP-TEOS막을 버퍼 산화막으로 형성함으로써, 고전압용 모스 트랜지스터의 포화전류(saturation current)특성의 페일레이트를 낮추고, 저전압용 모스 트랜지스터의 콘택 저항을 낮춤으로써, 셀 특성을 향상시키게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 LP-TEOS막인 버퍼 산화막을 형성함으로써, 고전압용 모스 트랜지스터의 포화전류(saturation current)의 페일레이트를 낮추고, 저전압용 모스 트랜지스터의 콘택 저항을 낮춤으로써, 셀 특 성을 향상시키게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (4)

  1. 반도체 기판 상에 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, ONO막, 콘트롤 게이트 전극용 제2 폴리 실리콘막을 순차적으로 형성하고, 상기 터널 산화막용 절연막, 플로팅 게이트 전극용 제1 폴리 실리콘막, ONO막, 콘트롤 게이트 전극용 제2 폴리 실리콘막을 패터닝하여 게이트 전극 패턴을 형성한 후, 상기 게이트 전극 패턴 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 결과물 전면에 LP-TEOS막인 버퍼 산화막을 형성하는 단계를 포함하는 비휘발성 메모리소자의 제조방법.
  2. 제1 항에 있어서, 상기 버퍼 산화막을 형성한 후,
    상기 버퍼 산화막, 상기 스페이서 및 상기 게이트 전극 패턴을 이온주입용 마스크로 이온주입공정을 수행하여, 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인영역이 구비된 결과물 전면에 셀프 얼라인 콘택용 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  3. 제1 항에 있어서, 상기 LP-TEOS막은
    650~ 710℃의 온도, 0.1~ 0.15slm의 흐름 분위기를 갖는 TEOS 가스 및 0.004~ 0.006slm의 흐름 분위기를 갖는 O2 가스를 구비하는 공정조건에서, 50~ 200Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
  4. 제 1 항에 있어서, 상기 LP-TEOS막은
    상기 LP-TEOS막 형성을 위한 챔버내의 로딩 및 언로딩시 600℃ 정도의 온도로 유지하도록 하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
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