KR100290014B1 - 실리콘 박막 결정화방법과 이를 이용한 박막 트랜지스터 및 그제조방법 - Google Patents

실리콘 박막 결정화방법과 이를 이용한 박막 트랜지스터 및 그제조방법 Download PDF

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Abstract

본 발명은 미세 공간부를 형성하여 비정질 실리콘의 결정화시에 입경이 크고 입계가 적은 다결정 실리콘을 형성하는 방법이다.
또한, 미세 공간부의 형성시 미세 공간부 형성용 금속 상부의 식각 방지막에 식각홀을 별도로 형성함으로써, 미세 공간부의 형성시간을 줄이는데 그 목적이 있다.
그리고, 본 발명은 입경이 큰 다결정 실리콘 박막을 박막 트랜지스터에 적용하는 방법에 관해 개시하고 있다.

Description

실리콘 박막 결정화방법과 이를 이용한 박막 트랜지스터 및 그 제조방법{Thin film transistor and the method of fabricating the same using silicon thin film cristalzation}
본 발명은 박막 트랜지스터에 관한 것으로, 특히 다결정 실리콘으로 이루어지는 채널층의 막질을 향상시켜, 전기적 특성을 향상하기 위한 다결정 실리콘 박막의 제조방법에 관한 것이다.
일반적으로 다결정 실리콘박막을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법 즉, 절연 기판에 500 Å 두께의 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 비정질 실리콘막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다.상기 결정화 방법은 다음과 같이 크게 세 가지로 분류될 수 있다.
첫째, 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.
둘째, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다.
셋째, 레이저 열처리(laser annealing) 방법은 비정질 실리콘 박막이 증착된 기판의 온도를 250 ℃ 정도로 가열하면서 레이저를 가해서 다결정 실리콘을 성장하는 방법이다.
첫 번째 방법인 금속유도 결정화는 저가의 대면적 유리기판을 사용하여 다결정 실리콘을 형성할 수 있으나, 상기 다결정 실리콘 내부의 네트워크(network) 속에 금속의 잔류물이 존재할 가능성이 많기 때문에 막질의 신뢰성을 보장할 수 없다.
두 번째 방법인 고상 결정화는 600 ℃ 이상의 고온을 견딜 수 있는 석영기판에 불순물의 확산을 방지하기 위해 소정의 두께로 완충층(buffer layer)을 형성하고, 상기 완충층 상에 비정질 실리콘을 증착한 후, 퍼니스에서 고온 장시간 열처리하여 다결정 실리콘을 얻는 방법으로, 전술한 바와 같이 상기 고상 결정화는 고온에서 장시간 수행되므로 원하는 다결정 실리콘 상(phase)을 얻을 수 없으며, 그레인 성장 방향성이 불규칙하여 박막 트랜지스터로의 응용시 다결정 실리콘과 접속될 게이트 절연막이 불규칙하게 성장되어 소자의 항복전압이 낮아지는 문제점이 있고, 다결정 실리콘의 입경(grain)의 크기가 심하게 불 균일하여 소자의 전기적 특성을 저하시킬 뿐만 아니라, 고가의 석영기판을 사용해야 하는 문제점이 있다.
세 번째 방법인 레이저 열처리는 현재 널리 연구되고 있는 다결정 실리콘 형성 방법으로 비정질 실리콘이 증착된 기판에 레이저 에너지를 공급하여 상기 비정질 실리콘을 용융상태로 만든 후 냉각에 의해 다결정 실리콘을 형성하는 방법이다.
이하, 첨부된 도면을 참조하여 종래의 다결정 실리콘 박막 트랜지스터의 제작 공정을 살펴보면 다음과 같다.
도 1a 내지 도 1d는 종래의 다결정 실리콘 박막 트랜지스터를 제작하는 공정을 도시한 도면이다.
먼저 도 1a에 도시된 도면은 기판(1) 상에 제 1 절연물질(2)과 비정질 실리콘(4)을 연속으로 증착하는 공정이다. 상기 제 1 절연물질(2)은 추후 공정에서 생성될 수 있는 기판(1) 내부의 알칼리 물질의 용출을 방지하기 위함이다. 또한, 상기 제 1 절연물질(2)은 반반사층(antireflection layer)으로 작용하며, 그 기능에 관해서는 추후에 상세히 설명한다.
도 1b에 도시된 도면은 상기 도 1a에서 연속 증착된 비정질 실리콘(4)을 결정화하는 단계로, 레이저 에너지를 상기 비정질 실리콘(4)에 가해서 결정화 시킨다. 상기 레이저 에너지에 의해 비정질 실리콘(4)은 순간적으로 용융상태가 되며, 이 때, 레이저 에너지를 중단시키면 용융된 비정질 실리콘(4)은 곧 냉각되고 결정질 실리콘의 모태가 되는 다수개의 씨드(seed)를 중심으로 다결정 실리콘으로 성장한다.
도 1c 내지 도 1d는 상기 도 1b공정에서 생성된 다결정 실리콘을 이용하여 박막 트랜지스터를 제작하는 공정으로 상세한 설명은 생략한다.
도 1c는 상기 도 1d의 레이저 열처리 공정에서 결정화된 다결정 실리콘을 이용하여 다결정 실리콘 아일랜드(4')를 형성한 후, 제 2 절연물질 및 제 1 금속층을 증착한후 패터닝하여 게이트 절연막(6) 및 게이트 전극(8)을 형성한다. 이후 상기 게이트 전극(8)을 마스크로 하여 노출된 다결정 실리콘에 도핑을 한다.
도 1d는 제 3 절연물질을 증착하고 패터닝하여 상기 도핑된 다결정 실리콘(8', 10') 상부에 콘택홀을 형성하는 공정으로, 소스 전극(8) 및 드레인 전극(10)과 상기 도핑된 다결정 실리콘의 소스(8') 및 드레인(10')과 접촉을 위함이다.
상술한 바와 같이 종래에는 다결정 실리콘 박막 트랜지스터를 제작하기 위하여, 기판(1) 상에 반반사층으로 절연물질(2)을 증착하여 비정질 실리콘을 다결정 실리콘으로 형성하였다. 이는 비정질 실리콘의 결정화시에 사용되는 레이저 에너지의 외부 누설을 억제하여 입경이 큰 다결정 실리콘을 형성하기 위함이다. 그러나 상술한 방법으로 다결정 실리콘을 형성하면 결정질 실리콘의 모태가 되는 씨드(seed)가 난수 발생적으로 다수개가 형성되며, 결정화된 다결정 실리콘의 최대 입경은 1μm를 넘지 않는다. 즉, 종래의 다결정 실리콘 박막 트랜지스터의 평면을 나타내는 평면도인 도 2에 도시된 도면과 같이 박막 트랜지스터의 채널(8)부위에 작은 크기의 입경을 가진 결정들이 다수개 형성되어 있다. 이는 다결정 실리콘으로 제작된 소자의 전기적 특성을 좌우하는 입계(grain boundary)가 많음을 의미한다. 다시 말해, 상기 다수개의 입계는 소자에서 결함(defect)으로 작용하여 소자의 전기적 특성을 저하시킨다.
그리고, 도 3에 도시된 도면에서와 같이 대면적의 비정질 실리콘이 증착된 기판(40)을 다결정 실리콘으로 결정화 할 때, 균일한 특성의 소자 특성을 얻기 위해서는 레이저 에너지를 여러번 겹쳐서 조사해야 한다. 즉, 다시 설명하면 1 차 레이저 에너지 조사(42) 후에 상기 1 차 레이저 에너지 조사면적(42)의 약 90% 되는 면적에 2 차 레이저 에너지 조사(44)를 해야 한다. 상기와 같은 공정을 여러번 반복하여 상기 기판(40)은 완전히 다결정 실리콘 기판으로 만들어 진다.
상기와 같은 방법으로 다결정 실리콘을 형성할 경우에 300 mm × 350 mm 크기의 기판을 완전히 결정화 하는데 대략 120초 정도의 시간이 걸린다.
전술한 종래의 입경이 작고 입계가 많은 다결정 실리콘의 형성 방법으로 통상적인 박막 트랜지스터의 채널 길이가 10 μm 인 것을 고려하면 우수한 전기적 특성을 기대할 수 없다.
따라서, 본 발명은 다결정 실리콘의 입경의 크기를 늘리는 것을 목적으로 한다.
본 발명은 입경이 큰 다결정 실리콘을 박막 트랜지스터의 활성층으로 적용하여 소자의 특성이 향상된 박막 트랜지스터 및 박막 트랜지스터 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 다결정 실리콘의 결정화 시간을 단축하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 다결정 실리콘 박막 트랜지스터의 제작 공정을 나타내는 공정도.
도 2는 종래 기술에 따른 다결정 박막 트랜지스터의 일부분을 확대한 평면도.
도 3은 종래 기술에 따른 대면적의 실리콘 기판을 레이저 결정화하는 방법을 나타내는 도면.
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 실리콘 결정화 방법을 나타내는 공정도.
도 5는 본 발명의 제 1 실시예에 따라 제작된 다결정 실리콘의 입경의 상태를 평면적으로 도시한 평면도.
도 6a 내지 도 6b는 본 발명의 제 2 실시예에 따른 다결정 실리콘 박막 트랜지스터의 제작공정을 나타내는 공정도.
도 7은 본 발명의 제 2 실시예에 따라 제작된 다결정 박막 트랜지스터의 일부분을 확대한 평면도.
〈도면의 주요부분에 대한 부호의 설명>
50 : 공간부 형성용 금속 52 : 식각 방지막
52' : 식각홀 54 : 절연막
56 : 비정질 실리콘 56' : 액티브층
58 : 게이트 절연막 60 : 게이트 전극
62 : 보호층 50' : 공간부
A : 공간부 상부의 실리콘 영역
B : 공간부 이외의 실리콘 영역
S : 씨드
상술한 목적을 달성하기 위해 본 발명에서는 기판을 구비하는 단계와; 상기 기판 상에 물질층을 증착하고 패터닝하여 아일랜드를 형성하는 단계와; 상기 물질층의 아일랜드와 기판 상의 전면에 걸쳐 식각 방지막을 형성하는 단계와; 상기 물질층의 아일랜드 상의 식각 방지막에 적어도 한 개의 식각홀을 형성하는 단계와; 상기 식각홀을 통해 상기 물질층의 아일랜드를 제거하는 단계와; 상기 식각 방지막 상에 절연막 및 비정질 실리콘을 연속 증착하는 단계와; 상기 비정질 실리콘을 에너지에 의해 다결정 실리콘으로 결정화 하는 단계를 포함하는 실리콘 결정화방법에 관해 개시하고 있다.
또한, 상기 물질층은 상기 식각 방지막과 비동일 물질인 것을 특징으로 한다.
또한, 상기 식각홀은 상기 식각 방지막을 관통하여 상기 물질층의 상부까지 연장되어 형성된 것을 특징으로 한다.
또한, 상기 식각 방지막과 상기 절연막은 실리콘 산화막인 것을 특징으로 한다.
게다가, 상기 에너지는 레이저인 것을 특징으로 한다. 그리고 상기 물질층은 금속인 것을 특징으로 한다.
또한, 본 발명은 기판과; 상기 기판 상에 형성되고, 소정의 위치에 내부 공간부와, 상기 공간부와 연통 하는 적어도 하나의 식각홀이 형성된 제 1 절연막과; 상기 제 1 절연막 상에 상기 제 1 절연막의 식각홀을 덮는 제 2 절연막과; 상기 내부 공간부 상부의 제 2 절연막 상에 형성된 액티브층과; 상기 액티브층 상에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 형성된 게이트 전극과; 상기 게이트 전극을 중심으로 서로 마주보는 위치에서 상기 액티브층에 연결된 드레인 전극 및 소스 전극을 포함하는 박막 트랜지스터에 관해 개시하고 있다.
또한, 상기 액티브층과 상기 내부 공간부는 실질적으로 동일한 폭과 길이를 갖는 것을 특징으로 한다.
그리고, 본 발명은 기판을 구비하는 단계와; 상기 기판 상에 물질층을 증착하고 패터닝하여 아일랜드를 형성하는 단계와; 상기 물질층의 아일랜드와 기판 상의 전면에 걸쳐 식각 방지막을 형성하는 단계와; 상기 물질층의 아일랜드 상부의 식각 방지막에 적어도 한개 이상의 식각홀을 형성하는 단계와; 상기 식각홀을 통해 상기 물질층의 아일랜드를 제거하는 단계와; 상기 식각 방지막 상에 절연막 및 비정질 실리콘을 연속 증착하는 단계와; 상기 비정질 실리콘을 에너지에 의해 다결정 실리콘으로 결정화 하는 단계와; 상기 결정화된 다결정 실리콘을 패터닝하여 액티브층을 형성하는 단계와; 상기 액티브층 상에 상기 액티브층의 양 끝단이 노출되도록 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계와; 상기 게이트 전극에 의해 노출된 액티브층에 불순물을 주입하는 단계와; 상기 게이트 전극을 포함하는 기판의 전면에 걸쳐 보호막을 형성하는 단계와; 상기 보호막의 상기 노출된 액티브층의 양 끝단 상부와 각각 연통 하는 제 1 및 제 2 콘택홀을 형성하는 단계와; 상기 제 1 및 제 2 콘택홀을 통해 상기 불순물이 주입된 액티브층과 전기적으로 접촉하는 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조방법에 관해 개시하고 있다.
또한, 상기 물질층은 금속인 것을 특징으로 한다.
바람직하게는 상기 물질층은 금속, ITO, 실리콘으로 구성된 집단에서 선택된 물질인 것을 특징으로 한다.
그리고, 상기 물질층의 아일랜드와 상기 액티브층은 동일한 마스크로 패터닝된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 다결정 실리콘 박막 형성방법 및 박막 트랜지스터 제작 방법을 상세히 설명한다.
제 1 실시예
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 다결정 실리콘 박막의 형성공정을 도시한 공정도이고, 도 5는 도 4e의 평면을 도시한 평면도이다. 간략히 본 발명을 설명하면 소자의 액티브 영역으로 사용될 실리콘 하부에 열 전도가 낮은 공간부를 형성함으로써, 레이저 에너지를 이용하는 결정화 과정에서 상기 공간부 상부 실리콘의 급속 냉각을 억제하여 액정 표시소자에 적용이 가능한 입경이 매우 큰 다결정 실리콘을 형성하는 것이다.
먼저 도 4a를 참조하여 본 발명을 설명하면, 기판(1) 상에 금속을 증착한다. 상기 금속은 추후 공정에서 생성될 공간부를 형성하기 위한 목적이다. 상기 금속은 테이퍼(taper) 각이 작고, 식각이 잘되는 성질을 띠는 것이 좋다. 상기 금속 증착 후에 박막 트랜지스터의 실리콘 아일랜드 형성에 사용되는 마스크로 패터닝하여 금속 아일랜드(50)를 형성한다. 상기 금속의 두께는 500Å 근처이다.
이후, 도 4b에 도시된 도면에서와 같이 식각 방지막(etch stopper, 52)을 증착하고 패터닝하여 상기 금속 아일랜드(50) 상부의 소정의 위치에 적어도 1개 이상의 식각홀(52')을 형성한다. 상기 식각홀(52')은 상기 금속 아일랜드(50)의 식각을 위해 형성하며, 상기 식각홀(52')을 통해 상기 금속 아일랜드(50)를 제거한 후 공간부(50')을 형성한다. 상기 식각홀(52')이 2개이면 상기 금속 아일랜드(50)를 제거하는 시간이 줄어든다.
상기 식각 방지막(52)과 상기 금속층(50)은 서로 다른 물질을 사용하며, 상기 금속 아일랜드(50)의 식각시에 사용되는 식각용액은 선택 식각성이 우수한 용액이어야 한다. 즉, 다시 말해, 상기 금속 아일랜드(50)의 식각시에 상기 식각 방지막(52)은 식각이 되지 않아야 한다. 또한, 상기 금속층(50)은 상기 식각 방지막과 식각 선택성이 우수한 물질로 대처 가능하다. 예를 들면, ITO 내지는 실리콘과 같은 물질이 사용될 수 있다.
도 4d는 상기 식각 방지막(52) 상에 상기 식각 방지막(52)과 같은 종류의 물질을 추가로 증착한다. 즉, 상기 식각 방지막(52)은 주로 절연막인 실리콘 산화막(SiO2)이 쓰인다.
상기 절연막(54)은 하기 공정인 레이저 열처리공정에서 상기 식각홀(52')을 통해 생길 수 있는 열(heat)의 누설을 방지하기 위하여 상기 식각홀(52')을 막는 형태로 증착된다.
도 4e는 상기 절연막(54) 상에 비정질 실리콘(56)을 증착한후, 다결정 실리콘으로의 결정화를 하는 단계이다. 도시된 도면에서 상기 공간부(50') 상부의 실리콘영역을 A 실리콘 영역이라 하고, 그 이외의 실리콘 영역을 B 실리콘 영역이라 칭한다.
상기 비정질 실리콘(56)이 증착된 기판 상에 레이저 에너지를 공급하여 결정화를 진행한다. 상기 레이저 에너지 밀도는 비정질 실리콘(56) 전체가 완전히 용융될 수 있을 정도의 크기를 가지도록 한다. 이후, 상기 레이저 에너지의 공급이 중단되면 상기 용융상태의 비정질 실리콘은 급속도로 냉각되어 결정화가 이루어진다.
상기 용융상태의 실리콘은 두 가지의 냉각과정을 거치게 된다. 즉, 상기 공간부(50') 상부의 A 실리콘 영역과 공간부(50') 이외의 실리콘 영역인 B 실리콘 영역이 그것이다. 용융된 실리콘은 상기 B 실리콘 영역부터 냉각이 진행된다. 상기 B 실리콘 영역이 A 실리콘 영역보다 먼저 냉각되는 이유는 A 실리콘 영역 하부에 열전도도가 다른 부분 즉, 절연막보다 열전도도가 낮은 공간부(50')가 형성되어 있기 때문이다. 상기 공간부(50') 내부에는 상기 절연막(54) 증착 당시의 반응로(chamber)내부와 같은 조건의 기체들이 존재하여, 상기 절연막 만으로된 B 실리콘 영역에 비해서 열전도도가 낮다. B 실리콘 영역을 통해 흡수된 레이저 에너지는 절연막(54) 및 식각 방지막(52)을 통해 바로 외부로 방출되지만, A 실리콘 영역을 통해 흡수된 레이저 에너지는 절연막(54) 및 식각 방지막(52)을 통해 상기 공간부(50')에 잠시 머무른 후 외부로 방출된다. 따라서 A 실리콘 영역보다 B 실리콘 영역이 더욱더 빨리 냉각된다.
상기 결정화가 이루어지는 메커니즘을 도 5를 참조하여 설명하면 다음과 같다.
B 실리콘 영역은 냉각되면서 다수개의 씨드(seed, S)가 난수 발생적으로 생성된다. 따라서 상기 난수 발생적으로 생성된 씨드를 중심으로 크기가 작은 입경이 생성되며, 인접 입경과 만나는 부분에서 성장은 멈추게 되며, 입계가 형성된다. 이에 반해 A 실리콘 영역에서는 상기 B 실리콘 영역이 완전히 결정화된 후에도 용융상태가 일정 시간동안 연장된다.
상기 공간부(50') 주위 즉, A 실리콘 영역과 B 실리콘 영역의 경계부에 난수 발생적으로 생성된 씨드(S)에 의해 B 실리콘 영역의 계면에서부터 A 실리콘 영역 쪽으로 측면 성장(lateral growth) 즉, 제 1 및 제 2 방향으로 성장하게 된다. 상기 제 2 방향으로 성장하는 입경은 제 2 방향의 중심에서 만나 성장을 정지한다. 따라서, B 실리콘 영역보다 큰 입경을 가진 다결정 실리콘을 형성할 수 있다.
상기 A 실리콘 영역에서 생성되는 다결정 실리콘의 입경의 크기는 상기 공간부(50')의 열 저장용량에 의존하며, 상기 공간부(50')의 크기를 조절함으로써, 입경의 크기를 제어할 수 있다. 상기 본 발명의 실시예에 따라 제작된 A 실리콘 영역의 다결정 실리콘을 박막 트랜지스터에 적용하면 소자에서 결함(defect)으로 작용하는 입계의 수가 극히 적음으로 인해 우수한 전기적 특성의 소자를 제작할 수 있다. 상기 공간부(50')에 의해 레이저 에너지가 일정시간 저장이 되므로, 레이저 에너지 인가시에 겹치는 부분이 없이 곧바로 결정화를 진행하여, 결정화 시간을 단축할 수 있다. 즉, 종래의 방법으로 결정화 할 때, 300 mm × 350 mm 크기의 기판을 완전히 결정화 하는데 대략 120초 정도의 시간이 소요 되었으나, 본 발명의 제 1 실시예에 따라 결정화를 할 경우에는 종래의 90 % 정도로 시간을 단축 할 수 있기 때문에 약 12초 정도면 충분하다.
제 2 실시예
본 발명에 따른 제 2 실시예는 상술한 제 1 실시예를 응용하여 박막 트랜지스터를 제작하는 것이다.
도 6a 내지 도 6b는 상술한 실리콘 결정화 방법에 의해 형성된 다결정 실리콘을 이용하여 박막 트랜지스터를 제작하는 공정을 나타낸 도면이다.
도 6a는 도 4e 공정에서 결정화된 다결정 실리콘을 이용하여 액티브층(56')을 형성하는 공정이다. 즉, 도 4a에서 금속 아일랜드(50) 형성시 사용한 마스크를 이용하여 상기 액티브층(56')을 패터닝한다. 상기 액티브층(56')은 상기 공간부(50') 상부에 위치한다. 결과적으로 상기 공간부(50)와 상기 액티브층(56')은 동일한 크기의 면적을 가지게 된다.
이후, 상기 액티브층(56') 상에 상기 액티브층(56')의 양 끝단이 노출 되도록 게이트 절연막(58)과 게이트 전극(60)을 형성한다. 게이트 전극(60) 형성후에 상기 게이트 전극(60)을 마스크로 하여 상기 게이트 전극에 의해 노출된 액티브층(56')에 이온 도핑을 하여 소스 영역(56S)과 드레인 영역(56D)을 형성한다.
도 6b는 이온 도핑후에 공정을 도시한 도면으로, 게이트 전극(60) 및 기판의 전면에 걸쳐 보호층(62)을 증착하고 패터닝하여, 콘택홀(62S, 62D)을 형성한다. 상기 콘택홀(62S, 62D)은 상기 소스 및 드레인 영역(56S, 56D) 상부의 보호층(62) 상에 형성되는데, 이는 소스 전극(64S) 및 드레인 전극(64D)과 상기 소스 및 드레인 영역(56S, 56D)과 전기적으로 접촉하기 위함이다.
도 7은 본 발명에 따라 제작된 박막 트랜지스터의 일부분을 평면으로 도시한 도면으로, 실제적으로 액티브층(56)으로 작용하는 다결정 실리콘 부분인 게이트 전극(60) 하부 액티브층(56')의 다결정 실리콘의 입경은 도시된 도면에서와 같이 매우 큼을 알 수 있다. 소스 및 드레인 전극(64S, 64D)은 금속으로 형성된다.
본 발명의 실시예에 따른 실리콘 결정화 방법 및 상기 실리콘 결정화 방법에 의한 다결정 실리콘을 박막 트랜지스터에 적용할 경우 다음과 같은 특징이 있다.
첫째, 공간부 형성용 금속층 상부의 식각 방지막에 다수개의 식각홀을 형성함으로서, 상기 공간부 형성시간을 단축할 수 있다.
둘째, 입경이 큰 다결정 실리콘을 박막 트랜지스터의 액티브층에 적용함으로서, 전기적 특성이 향상된 소자를 제작할 수 있다.
셋째, 대면적의 비정질 실리콘 기판을 다결정 실리콘으로의 형성시 레이저 에너지에 의해 오버랩 되는 영역이 없이 결정화 할 수 있어, 결정화 시간을 단축할 수 있다.

Claims (12)

  1. 기판을 구비하는 단계와;
    상기 기판 상에 물질층을 증착하고 패터닝하여 아일랜드를 형성하는 단계와;
    상기 물질층의 아일랜드와 기판 상의 전면에 걸쳐 식각 방지막을 형성하는 단계와;
    상기 물질층의 아일랜드 상의 식각 방지막에 적어도 한개의 식각홀을 형성하는 단계와;
    상기 식각홀을 통해 상기 물질층의 아일랜드를 제거하는 단계와;
    상기 식각 방지막 상에 절연막 및 비정질 실리콘을 연속 증착하는 단계와;
    상기 비정질 실리콘을 에너지에 의해 다결정 실리콘으로 결정화 하는 단계
    를 포함하는 실리콘 결정화방법.
  2. 청구항 1에 있어서,
    상기 물질층은 상기 식각 방지막과 비동일 물질인 것을 특징으로 하는 실리콘 결정화 방법.
  3. 청구항 1에 있어서,
    상기 식각홀은 상기 식각 방지막을 관통하여 상기 물질층의 상부까지 수직으로 연장되어 형성된 것을 특징으로 하는 실리콘 결정화 방법.
  4. 청구항 1에 있어서,
    상기 식각 방지막과 상기 절연막은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), TEOS(Tetra Ethoxy Silane)으로 구성된 집단에서 선택된 물질인 것을 특징으로 하는 실리콘 결정화방법.
  5. 청구항 1에 있어서,
    상기 에너지는 레이저 에너지인 것을 특징으로 하는 실리콘 결정화방법.
  6. 청구항 1에 있어서,
    상기 물질층은 금속, ITO, 실리콘으로 구성된 집단에서 선택된 물질인 것을 특징으로 하는 실리콘 결정화 방법.
  7. 기판과;
    상기 기판 상에 형성되고, 소정의 위치에 내부 공간부와, 상기 공간부와 연통하는 적어도 하나의 식각홀이 형성된 제 1 절연막과;
    상기 제 1 절연막 상에 상기 제 1 절연막의 식각홀을 덮는 제 2 절연막과;
    상기 내부 공간부 상부의 제 2 절연막 상에 형성된 액티브층과;
    상기 액티브층 상에 형성된 게이트 절연막과;
    상기 게이트 절연막 상에 형성된 게이트 전극과;
    상기 게이트 전극을 중심으로 서로 마주보는 위치에서 상기 액티브층에 연결된 드레인 전극 및 소스 전극
    을 포함하는 박막 트랜지스터.
  8. 청구항 5에 있어서,
    상기 액티브층과 상기 내부 공간부는 실질적으로 동일한 폭과 길이를 갖는 것을 것을 특징으로 하는 박막 트랜지스터.
  9. 기판을 구비하는 단계와;
    상기 기판 상에 물질층을 증착하고 패터닝하여 아일랜드를 형성하는 단계와;
    상기 물질층의 아일랜드와 기판 상의 전면에 걸쳐 식각 방지막을 형성하는 단계와;
    상기 물질층의 아일랜드 상부의 식각 방지막에 적어도 한개 이상의 식각홀을 형성하는 단계와;
    상기 식각홀을 통해 상기 물질층의 아일랜드를 제거하는 단계와;
    상기 식각 방지막 상에 절연막 및 비정질 실리콘을 연속 증착하는 단계와;
    상기 비정질 실리콘을 에너지에 의해 다결정 실리콘으로 결정화 하는 단계와;
    상기 상기 결정화된 다결정 실리콘을 패터닝하여 액티브층을 형성하는 단계와;
    상기 액티브층 상에 상기 액티브층의 양 끝단이 노출되도록 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계와;
    상기 게이트 전극에 의해 노출된 액티브층에 불순물을 주입하는 단계와;
    상기 게이트 전극을 포함하는 기판의 전면에 걸쳐 보호막을 형성하는 단계와;
    상기 보호막의 상기 노출된 액티브층의 양 끝단 상부와 각각 연통하는 제 1 및 제 2 톤택홀을 형성하는 단계와;
    상기 제 1 및 제 2 콘택홀을 통해 상기 불순물이 주입된 액티브층과 전기적으로 접촉하는 소스 및 드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 제조방법.
  10. 청구항 9에 있어서,
    상기 물질층은 금속, ITO, 실리콘으로 구성된 집단에서 선택된 물질인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  11. 청구항 9에 있어서,
    상기 에너지는 레이저 에너지인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  12. 청구항 9에 있어서,
    상기 물질층의 아일랜드와 상기 액티브층은 동일한 마스크로 패터닝된 것을 특징으로 하는 박막 트랜지스터 제조방법.
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