KR100611214B1 - 비정질실리콘의 결정화 방법, 이를 이용하여 제조된박막트랜지스터 및 평판표시장치 - Google Patents
비정질실리콘의 결정화 방법, 이를 이용하여 제조된박막트랜지스터 및 평판표시장치 Download PDFInfo
- Publication number
- KR100611214B1 KR100611214B1 KR1020010074700A KR20010074700A KR100611214B1 KR 100611214 B1 KR100611214 B1 KR 100611214B1 KR 1020010074700 A KR1020010074700 A KR 1020010074700A KR 20010074700 A KR20010074700 A KR 20010074700A KR 100611214 B1 KR100611214 B1 KR 100611214B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- amorphous silicon
- gate
- polysilicon
- polysilicon layer
- Prior art date
Links
- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000010409 thin film Substances 0.000 title abstract description 15
- 239000010410 layer Substances 0.000 claims abstract description 172
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 74
- 229920005591 polysilicon Polymers 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000004381 surface treatment Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 abstract description 32
- 230000000694 effects Effects 0.000 abstract description 2
- -1 Grain Boundary Substances 0.000 abstract 1
- 239000013078 crystal Substances 0.000 abstract 1
- 230000001131 transforming effect Effects 0.000 abstract 1
- 238000002425 crystallisation Methods 0.000 description 7
- 239000007787 solid Substances 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000007711 solidification Methods 0.000 description 3
- 230000008023 solidification Effects 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920003217 poly(methylsilsesquioxane) Polymers 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
비정질실리콘의 결정화 방법과 이를 이용하여 제조된 박막트랜지스터 및 평판표시장치가 개시되어 있다.
본 발명에 따른 비정질실리콘의 결정화 방법은, 기판 상에 제 1 비정질실리콘층을 형성하는 단계, 상기 제 1 비정질실리콘층 상부에 1차 레이저빔을 주사하여 상기 제 1 비정질실리콘층을 복수의 돌출부가 구비된 제 1 폴리실리콘층으로 변환 형성하는 단계, 상기 제 1 폴리실콘층 상부에 버퍼층을 형성하는 단계, 상기 버퍼층 상부에 제 2 비정질실리콘층을 형성하는 단계 및 상기 제 2 비정질실리콘층 상부에 2차 레이저빔을 주사하여 상기 제 2 비정질실리콘층을 표면이 평탄한 제 2 폴리실리콘층으로 변환 형성하는 단계를 포함하여 이루어지고, 본 발명에 따른 박막트랜지스터는, 표면에 돌출부가 형성된 폴리실리콘층과 상기 폴리실리콘층 상부에 형성되어 상기 돌출부가 전사된 버퍼층이 순차적으로 기형성된 기판 상에 형성된 반도체층, 상기 반도체층을 포함하는 상기 기판 상에 형성된 게이트절연막, 상기 반도체층 상부의 상기 게이트절연막 상에 형성된 게이트; 및 상기 게이트 양측의 상기 반도체층에 형성된 소오스영역/드레인영역을 구비하여 이루어지고, 본 발명에 따른 평판표시장치는, 표면에 돌출부가 형성되고 불순물이 주입됨으로써 커패시터의 제 1 전극으로 기능하는 폴리실리콘층과 상기 폴리실리콘층 상부에 형성되어 상기 돌출부가 전사된 버퍼층이 기형성된 기판 상에 형성된 반도체층, 상기 반도체층을 포함하는 상기 기판 상에 형성된 게이트절연막, 상기 반도체층 상부의 상기 게 이트절연막 상에 형성된 게이트, 상기 게이트 측부의 상기 게이트절연막 상에 형성된 커패시터의 제 2 전극, 상기 게이트 양측의 상기 반도체층에 형성된 소오스영역/드레인영역, 상기 게이트 및 커패시터의 제 2 전극이 형성된 상기 기판 전면에 형성된 층간절연막, 상기 소오스영역/드레인영역 및 상기 폴리실리콘층을 노출시키도록 상기 층간절연막에 형성된 콘택홀, 상기 콘택홀을 매몰하여 상기 소오스영역과 연결되는 상기 층간절연막 상의 소오스전극 및 상기 콘택홀을 매몰하여 상기 드레인영역 및 상기 폴리실리콘층을 연결하는 상기 층간절연막 상의 제 3 전극을 구비하여 이루어지는 것을 특징으로 한다.
따라서, 결정화된 폴리실리콘층의 표면의 거칠기를 향상시켜 폴리실리콘층에 구현된 박막 트랜지스터의 특성 균일도와 신뢰성을 향상시킬 수 있고, 상기 폴리실리콘층에 불순물을 주입하여 커패시터의 전극으로 사용하여 병렬 연결의 커패시터를 구현하여 커패시턴스를 향상시킬 수 있는 효과가 있다.
폴리실리콘, 비정질실리콘, 결정, 그레인바운더리, 커패시터
Description
도1은 ELA를 이용하여 비정질실리콘층을 결정화하는 방법의 문제점을 설명하기 위한 단면도이다.
도2a 내지 도2f는 본 발명의 일 실시예에 따른 비정질실리콘의 결정화 방법, 이를 이용하여 제조된 박막트랜지스터 및 평판표시장치를 설명하기 위한 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 기판 12, 32, 38 : 버퍼층
14, 36, 42 : 폴리실리콘층 16 : 폴리실리콘핵
18 : 그레인바운더리 20 : 돌출부
34, 40 : 비정질실리콘층 44 : 반도체층
46 : 소오스영역 48 : 드레인영역
50 : 게이트절연막 52 : 게이트
54 : 제 2 전극 56 : 층간절연막
57 : 콘택홀 58 : 소오스전극
60 : 제 3 전극
본 발명은 비정질실리콘의 결정화 방법, 이를 이용하여 제조된 박막트랜지스터 및 평판표시장치에 관한 것으로써, 보다 상세하게는 박막트랜지스터의 채널영역으로 사용되는 폴리실리콘층의 표면 거칠기를 향상시킬 수 있는 비정질실리콘의 결정화 방법, 이를 이용하여 제조된 박막트랜지스터 및 평판표시장치에 관한 것이다.
통상적으로, 비정질실리콘층을 폴리실리콘층으로 결정화하는 방법은, 버퍼층이 형성된 기판상에 비정질실리콘층을 형성한 후, SPC(Solid Phase Crystalization), MILC(Metal Induced Lateral Crystalization), ELA(Eximer Laser Anealing) 등의 방법으로 소정 온도에서 결정화하여 전자의 채널영역으로 기능하는 폴리실리콘층을 형성하게 된다.
상기 ELA를 이용하여 패터닝된 비정질실리콘층을 폴리실리콘층으로 형성하는 방법이 미국 특허 제 5,766,344 호에 개시되어 있다.
상기 미국 특허 제 5,766,344 호에 따르면 탈수소처리된 비정질실리콘층 상부에 라인빔 형태의 펄스파를 주사함으로써 비정질실리콘층이 용해후 응고되어 다결정실리콘층으로 결정화되는 방법이 개시되어 있다.
그러나, 종래의 상기 ELA를 이용하여 비정질실리콘층은 폴리실리콘층으로 결정화하는 방법은 상기 SPC와 비교하여 우수한 막질 특성을 나타냄에도 불구하고 비 정질실리콘층이 폴리실리콘층으로 결정화되는 과정에 그레인 바운더리(Grain boundary) 경계부가 상부로 솟아 돌출부를 형성함으로써 표면 거칠기가 떨어지는 문제점이 있었다.
도1은 종래의 ELA를 이용하여 비정질실리콘층을 결정화하는 방법의 문제점을 보다 상세히 설명하기 위한 단면도이다.
종래의 ELA를 이용하여 비정질실리콘층을 결정화하는 방법은, 도1에 도시된 바와 같이 유리 또는 합성수지 등의 기판(10) 상에 열산화법 등을 이용하여 산화막으로 버퍼층(Buffer layer : 12)을 형성하고, 상기 버퍼층(12) 상에 비정질실리콘층을 형성한다.
다음으로, 상기 기판(10) 상에 레이저빔을 주사하여 버퍼층(12) 상부의 비정질실리콘층을 극히 짧은 시간동안에 용해한 후, 냉각하여 다결정 폴리실리콘층(14)으로 결정화한다.
이때, 상기 폴리실리콘층(14)은 비정질실리콘층에 레이저를 주사할 경우에 순간적인 용해과정과 응고과정을 거쳐 냉각이 진행됨에 따라 고체상태의 다결정 폴리실리콘핵(16)이 생성된다. 그리고, 온도구배를 따라 다결정 폴리실리콘핵(16)의 상방향과 주변 횡방향으로 고체 및 액체 계면이 전진하게 되는 성장과정을 거치게 된다.
또한, 이와 같은 응고과정의 단계에서 3방향 이상에서 성장한 고체 상태의 그레인(Grain)이 한 선상에서 만나게 되고 이와 같은 계면이 그레인바운더리(Grain boundary : 18)를 형성하게 된다.
그리고, 실리콘(Silicon)의 경우 고체상태의 부피가 액체상태의 부피보다 약 10%이상 높고, 레이저에 의해서 용해되는 비정질실리콘층은 응고속도가 매우 빠르고, 상기 비정질실리콘층의 고체 및 액체 상태의 변화에 따른 부피팽창을 수용할 공간이 부족함으로써 3방향 이상의 핵성장에 의해서 형성된 그레인바운더리(18)가 만나는 지점의 폴리실리콘층(14)은 상부로 높이 솟아올라 돌출부(20)를 형성하게 된다.
따라서, 돌출부가 형성된 폴리실리콘층을 이용하여 구현된 박막 트랜지스터는 그 특성 균일도와 신뢰성이 현저히 떨어지는 문제점이 있었다.
본 발명의 목적은, ELA에 의해서 형성된 폴리실리콘층의 표면 거칠기를 향상시킬 수 있는 비정질실리콘의 결정화 방법, 이를 이용하여 제조된 박막트랜지스터 및 평판표시장치를 제공하는 데 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 비정질실리콘의 결정화 방법은, 기판 상에 제 1 비정질실리콘층을 형성하는 단계; 상기 제 1 비정질실리콘층 상부에 1차 레이저빔을 주사하여 상기 제 1 비정질실리콘층을 복수의 돌출부가 구비된 제 1 폴리실리콘층으로 변환 형성하는 단계; 상기 제 1 폴리실콘층 상부에 버퍼층을 형성하는 단계; 상기 버퍼층 상부에 제 2 비정질실리콘층을 형성하는 단계; 및 상기 제 2 비정질실리콘층 상부에 2차 레이저빔을 주사하여 상기 제 2 비정질실리콘층을 표면이 평탄한 제 2 폴리실리콘층으로 변환 형성하는 단계;를 포함하 여 이루어지는 것을 특징으로 한다.
여기서, 상기 버퍼층으로 산화막 또는 질화막을 화학기상증착법 또는 플라즈마 표면처리에 의해서 형성할 수 있다.
그리고, 상기 제 1 폴리실리콘층을 형성한 후, 상기 제 1 폴리실리콘층 내부에 불순물을 주입하는 이온주입공정이 더 수행될 수도 있다.
또한, 본 발명에 따른 박막트랜지스터는, 표면에 돌출부가 형성된 폴리실리콘층과 상기 폴리실리콘층 상부에 형성되어 상기 돌출부가 전사된 버퍼층이 순차적으로 기형성된 기판 상에 형성된 반도체층; 상기 반도체층을 포함하는 상기 기판 상에 형성된 게이트절연막; 상기 반도체층 상부의 상기 게이트절연막 상에 형성된 게이트; 및 상기 게이트 양측의 상기 반도체층에 형성된 소오스영역/드레인영역;을 구비하여 이루어지는 것을 특징으로 한다.
그리고, 본 발명에 따른 평판표시장치는, 표면에 돌출부가 형성되고 불순물이 주입됨으로써 커패시터의 제 1 전극으로 기능하는 폴리실리콘층과 상기 폴리실리콘층 상부에 형성되어 상기 돌출부가 전사된 버퍼층이 기형성된 기판 상에 형성된 반도체층, 상기 반도체층을 포함하는 상기 기판 상에 형성된 게이트절연막, 상기 반도체층 상부의 상기 게이트절연막 상에 형성된 게이트, 상기 게이트 측부의 상기 게이트절연막 상에 형성된 커패시터의 제 2 전극, 상기 게이트 양측의 상기 반도체층에 형성된 소오스영역/드레인영역, 상기 게이트 및 커패시터의 제 2 전극이 형성된 상기 기판 전면에 형성된 층간절연막, 상기 소오스영역/드레인영역 및 상기 폴리실리콘층을 노출시키도록 상기 층간절연막에 형성된 콘택홀, 상기 콘택홀을 매 몰하여 상기 소오스영역과 연결되는 상기 층간절연막 상의 소오스전극 및 상기 콘택홀을 매몰하여 상기 드레인영역 및 상기 폴리실리콘층을 연결하는 상기 층간절연막 상의 제 3 전극을 구비하여 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 구체적인 실시예를 상세히 설명한다.
도2a 내지 도2e는 본 발명에 따른 비정질실리콘의 결정화 방법을 설명하기 위한 단면도들이다.
본 발명에 따른 ELA를 이용하여 비정질실리콘을 결정화하여 폴리실리콘층을 형성하고, 그 상부에 박막 트랜지스터를 제조하는 방법은, 도2a에 도시된 바와 같이 유리 또는 합성수지 등의 기판(30) 상에 열산화법 등을 이용하여 산화막으로 제 1 버퍼층(32)을 형성한다. 다음으로, 상기 제 1 버퍼층(32) 상에 LPCVD(Low Pressur Chemical Vapor Deposition) 등의 방법으로 제 1 비정질실리콘층(34)을 형성한다.
다음으로, 도2b에 도시된 바와 같이 상기 제 1 비정질실리콘층(34) 상에 엑시머 레이저(Eximer laser) 등을 이용하여 1차 레이저빔을 주사함으로써 제 1 비정질실리콘층(34)을 제 1 폴리실리콘층(36)으로 변환 형성한다.
이때, 상기 제 1 폴리실리콘층(36) 형성과정에 제 1 비정질실리콘층(34)의 고체 및 액체 상태의 변화에 따른 부피팽창에 의해서 그레인바운더리(Grain boundary) 경계부가 상부로 솟아 돌출부가 형성된다.
그리고, 상기 제 1 폴리실리콘층(36) 내부에 소정의 불순물을 이온주입함으 로써 후속공정에서 제 1 폴리실리콘층(36)이 커패시터의 제 1 전극으로 기능하도록 한다.
계속해서, 도2c에 도시된 바와 같이 제 1 폴리실리콘층(36) 상부에 산화막, 질화막 등으로 이루어지는 제 2 버퍼층(38)을 형성한다.
여기서, 상기 제 2 버퍼층(38)은 반응가스를 열분해하여 열분해된 이온들을 대상막에 증착하는 화학기상증착방법 또는 반응가스를 플라즈마 상태로 전환하여 플라즈마 상태의 이온이 대상막에 증착되도록 하는 플라즈마 표면처리 등에 의해서 형성할 수 있다.
그리고, 상기 제 2 버퍼층(38)은 후속 2차 레이저빔 주사과정에 제 1 폴리실리콘층(36)이 용해되는 것을 방지하는 기능을 수행한다.
이어서, 도2d에 도시된 바와 같이 상기 제 2 버퍼층(38) 상부에 LPCVD(Low Pressur Chemical Vapor Deposition) 등의 방법으로 제 2 비정질실리콘층(40)을 형성한다.
다음으로, 도2e에 도시된 바와 같이 상기 제 2 비정질실리콘층(40) 상에 엑시머 레이저 등을 이용하여 2차 레이저빔을 주사함으로써 제 2 비정질실리콘층(40)을 제 2 폴리실리콘층(42)으로 변환 형성한다.
이때, 상기 제 2 폴리실리콘층(42) 형성과정에 그레인바운더리(Grain boundary) 경계부가 상부로 솟아 돌출부가 형성될 수 있으나, 상기 제 2 폴리실리콘층(42)의 돌출부가 제 1 폴리실리콘층(36)에 의해서 형성된 각 돌출부 사이의 만곡부와 만나 서로 상쇄됨으로써 표면이 평탄한 제 2 폴리실리콘층(42)이 형성된다.
도2f는 본 발발명에 따른 비정질실리콘의 결정화 방법에 의해서 형성된 폴리실리콘층을 이용하여 형성되는 박막트랜지스터 및 평판표시장치를 설명하기 위한 단면도이다.
본 발명에 따른 박막트랜지스터 및 평판표시장치는, 도2f에 도시된 바와 같이 전술한 바와 같은 공정의 수행에 의해서 형성된 기판(30) 상의 제 2 폴리실리콘층(42)을 패터닝하여 폴리실리콘으로 이루어지는 반도체층(44)을 형성한 후, 상기 반도체층(44) 상부에 산화막 등의 게이트절연막(50)을 형성한다.
이때, 상기 게이트절연막(50)의 산화막은 열산화법 등에 의해서 형성할 수 있다.
그리고, 상기 게이트절연막(50) 상에 도전성 금속물질을 전면 형성한 후, 패터닝하여 게이트(52)와 커패시터의 제 2 전극(54)을 동시에 형성한다. 이어서, 소정의 도전형을 갖는 고농도 불순물, 예를 들면, n형 또는 p형 고농도 불순물 중의 어느 하나를 게이트(52)를 마스크로 사용하여 반도체층(44)으로 이온주입하여 게이트(52)의 양측에 고농도 소오스영역/드레인영역(46, 48)을 형성한다.
다음으로, 상기 게이트(52) 및 제 2 전극(54)을 포함하는 기판(30) 상에 산화막 등의 층간절연막(56)을 형성한다.
이어서, 상기 층간절연막(56)을 식각하여 소오스영역(46)을 노출시키는 제 1 콘택홀(57a), 드레인영역(48)을 노출시키는 제 2 콘택홀(57b) 및 게이트(52)와 제 2 전극(54) 사이의 제 1 폴리실리콘층(36)을 노출시키는 제 3 콘택홀(57c)을 각각 형성한다.
다음으로, 상기 제 1 콘택홀(57a), 제 2 콘택홀(57b) 및 제 3 콘택홀(57c)이 형성된 기판(30) 전면에 도전성 물질을 증착하여 각 콘택홀(57a, 57b, 57c)를 매몰시킨 후 패터닝하여 소오스전극(58)을 형성하고, 드레인영역(48) 및 커패시터의 제 1 전극으로 기능하는 제 1 폴실리콘층(36)과 연결된 커패시터의 제 3 전극(60)을 동시에 형성한다.
이후, 유기전계발광표시장치 등의 평판표시장치의 후속 제조공정이 진행된다.
따라서, 본 발명에 따른 평판표시장치는, 상기 제 2 전극과(54) 제 1 전극으로 기능하는 제 1 폴리실리콘층(36) 및 제 3 전극(60)이 각각 전기적으로 병렬 연결 구비할 수 있으므로 커패시턴스가 향상된 병렬 연결의 커패시터를 제조할 수 있다.
이때, 상기 커패시터의 제 1 전극으로 기능하는 제 1 폴리실리콘층(36)에 복수의 돌출부가 구비되어 표면적을 증가시키고, 상기 제 1 전극으로 기능하는 제 1 폴리실리콘층(36), 제 2 전극(54) 및 제 3 전극(60)이 병렬 연결됨으로써 커패시턴스를 향상시킬 수 있다.
특히, 상기 커패시터의 제 1 전극으로 기능하는 제 1 폴리실리콘층(36), 제 2 전극(54) 및 제 3 전극(60)은 병렬 연결되어 적정 수준의 커패시턴스를 유지할 수 있으므로 상대적으로 제 3 전극(60)의 형성폭을 줄여 유기전계발광표시장치 등의 평판표시장치의 개구율을 높일 수 있다.
이상, 설명한 바와 같이 본 발명에 따른 비정질실리콘의 결정화 방법에 의하면, 제 2 폴리실리콘층의 표면이 평탄함으로써 결정화된 폴리실리콘층 표면의 거칠기를 향상시킬 수 있다.
따라서, 상기 폴리실리콘층에 구현된 박막 트랜지스터의 특성 균일도와 신뢰성을 향상시킬 수 있는 효과가 있다.
그리고, 복수의 돌출부가 표면에 구비된 폴리실리콘층에 불순물을 주입하여 커패시터의 전극으로 사용하여 병렬 연결의 커패시터를 구현할 수 있으므로 평판표시장치의 커패시턴스를 향상시킬 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 기판 상에 제 1 비정질실리콘층을 형성하는 단계;상기 제 1 비정질실리콘층 상부에 1차 레이저빔을 주사하여 상기 제 1 비정질실리콘층을 복수의 돌출부가 구비된 제 1 폴리실리콘층으로 변환 형성하는 단계;상기 제 1 폴리실콘층 상부에 버퍼층을 형성하는 단계;상기 버퍼층 상부에 제 2 비정질실리콘층을 형성하는 단계; 및상기 제 2 비정질실리콘층 상부에 2차 레이저빔을 주사하여 상기 제 2 비정질실리콘층의 표면이 평탄하도록한 제 2 폴리실리콘층으로 변환 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비정질실리콘의 결정화 방법.
- 제 1 항에 있어서, 상기 버퍼층은 산화막으로 형성되는 것을 특징으로 하는 비정질실리콘의 결정화 방법.
- 제 1 항에 있어서, 상기 버퍼층은 질화막으로 형성되는 것을 특징으로 하는 비정질실리콘의 결정화 방법.
- 제 1 항에 있어서, 상기 버퍼층은 화학기상증착법으로 형성되는 것을 특징으로 하는 비정질실리콘의 결정화 방법.
- 제 1 항에 있어서, 상기 버퍼층은 플라즈마 표면처리에 의해서 형성되는 것을 특징으로 하는 비정질실리콘의 결정화 방법.
- 제 1 항에 있어서, 상기 제 1 폴리실리콘층을 형성한 후, 상기 제 1 폴리실리콘층 내부에 불순물을 주입하는 이온주입공정이 더 수행되는 것을 특징으로 하는 비정질실리콘의 결정화 방법.
- 표면에 돌출부가 형성된 폴리실리콘층과 상기 폴리실리콘층 상부에 형성되어 상기 돌출부가 전사된 버퍼층이 순차적으로 기형성된 기판 상에 형성된 반도체층;상기 반도체층을 포함하는 상기 기판 상에 형성된 게이트절연막;상기 반도체층 상부의 상기 게이트절연막 상에 형성된 게이트; 및상기 게이트 양측의 상기 반도체층에 형성된 소오스영역/드레인영역을 구비하여 이루어지는 것을 특징으로 하는 박막트랜지스터.
- 표면에 돌출부가 형성되고 불순물이 주입됨으로써 커패시터의 제 1 전극으로 기능하는 폴리실리콘층과 상기 폴리실리콘층 상부에 형성되어 상기 돌출부가 전사된 버퍼층이 기형성된 기판 상에 형성된 반도체층;상기 반도체층을 포함하는 상기 기판 상에 형성된 게이트절연막;상기 반도체층 상부의 상기 게이트절연막 상에 형성된 게이트;상기 게이트 측부의 상기 게이트절연막 상에 형성된 커패시터의 제 2 전극;상기 게이트 양측의 상기 반도체층에 형성된 소오스영역/드레인영역;상기 게이트 및 커패시터의 제 2 전극이 형성된 상기 기판 전면에 형성된 층간절연막;상기 소오스영역/드레인영역 및 상기 폴리실리콘층을 노출시키도록 상기 층간절연막에 형성된 콘택홀;상기 콘택홀을 매몰하여 상기 소오스영역과 연결되는 상기 층간절연막 상의 소오스전극; 및상기 콘택홀을 매몰하여 상기 드레인영역 및 상기 폴리실리콘층을 연결하는 상기 층간절연막 상의 제 3 전극을 구비하여 이루어지는 것을 특징으로 하는 평판표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010074700A KR100611214B1 (ko) | 2001-11-28 | 2001-11-28 | 비정질실리콘의 결정화 방법, 이를 이용하여 제조된박막트랜지스터 및 평판표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010074700A KR100611214B1 (ko) | 2001-11-28 | 2001-11-28 | 비정질실리콘의 결정화 방법, 이를 이용하여 제조된박막트랜지스터 및 평판표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030044111A KR20030044111A (ko) | 2003-06-09 |
| KR100611214B1 true KR100611214B1 (ko) | 2006-08-09 |
Family
ID=29571889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010074700A KR100611214B1 (ko) | 2001-11-28 | 2001-11-28 | 비정질실리콘의 결정화 방법, 이를 이용하여 제조된박막트랜지스터 및 평판표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100611214B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100700011B1 (ko) * | 2004-11-24 | 2007-03-26 | 삼성에스디아이 주식회사 | 박막트랜지스터의 제조방법 및 그에 의해 제조된박막트랜지스터를 구비하는 평판표시장치 |
| KR101847910B1 (ko) | 2011-05-26 | 2018-04-13 | 삼성디스플레이 주식회사 | 픽셀부 요철간 간격 조절방법 및 이를 이용한 표시장치 제조방법 |
| KR102497781B1 (ko) * | 2017-09-29 | 2023-02-08 | 삼성디스플레이 주식회사 | 폴리실리콘층의 제조 방법 및 박막 트랜지스터 |
-
2001
- 2001-11-28 KR KR1020010074700A patent/KR100611214B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030044111A (ko) | 2003-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7354811B2 (en) | Semiconductor device and process for fabricating the same | |
| KR100349562B1 (ko) | 식각 방법, 박막 트랜지스터 매트릭스 기판 및 그 제조 방법 | |
| US6727122B2 (en) | Method of fabricating polysilicon thin film transistor | |
| US6627487B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20070096210A1 (en) | Semiconductor device and method of forming the same | |
| KR20020043116A (ko) | 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법 | |
| US6586287B2 (en) | Method for fabricating thin film transistor including crystalline silicon active layer | |
| KR100317641B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| KR100811997B1 (ko) | 박막트랜지스터 및 그 제조방법과 이를 포함한평판표시장치 | |
| KR100473997B1 (ko) | 박막 트랜지스터 제조방법 | |
| KR100611214B1 (ko) | 비정질실리콘의 결정화 방법, 이를 이용하여 제조된박막트랜지스터 및 평판표시장치 | |
| KR100282233B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JP2010098321A (ja) | 半導体装置 | |
| KR100317638B1 (ko) | 폴리실리콘 박막트랜지스터 소자 및 그 제조방법 | |
| KR100867921B1 (ko) | 박막 트랜지스터의 제조방법 | |
| KR100333269B1 (ko) | 박막 트랜지스터와 액정 표시장치 및 그 제조방법 | |
| KR100290014B1 (ko) | 실리콘 박막 결정화방법과 이를 이용한 박막 트랜지스터 및 그제조방법 | |
| JPH06260643A (ja) | 薄膜トランジスタ | |
| KR100397876B1 (ko) | 박막트랜지스터와 그 제조방법 | |
| KR100751315B1 (ko) | 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 이를구비한 평판 디스플레이 소자 | |
| KR100292045B1 (ko) | 박막트랜지스터제조방법 | |
| KR100259068B1 (ko) | Soi 구조 모스패트 제조방법 | |
| KR20020076625A (ko) | 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법 | |
| JPH10261805A (ja) | 薄膜半導体装置の作製方法 | |
| KR100615202B1 (ko) | 박막 트랜지스터, 박막 트랜지스터를 제조하는 방법 및이를 구비한 평판 디스플레이 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120730 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130731 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160801 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180802 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20190801 Year of fee payment: 14 |