KR20050092995A - 결정화 속도가 서로 다른 두 금속을 이용한 금속 유도측면 결정화에 의한 비정질 반도체 박막의 결정화 방법 및이를 이용한 박막 트랜지스터의 제조방법 - Google Patents

결정화 속도가 서로 다른 두 금속을 이용한 금속 유도측면 결정화에 의한 비정질 반도체 박막의 결정화 방법 및이를 이용한 박막 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 이루는 활성층으로서 금속유도 측면 결정화방법(MILC)에 의해 비정질 실리콘을 결정질 실리콘으로 변환시킬 때 결정화 속도가 서로 다른 두 금속을 이용하여 금속 실리사이드 라인이 채널 영역의 외부에 존재하도록 결정화시킴에 의해 높은 드레인 전압 하에서도 낮은 누설 전류 특성을 나타낼 수 있는 비정질 반도체 박막의 결정화 방법 및 이를 이용한 박막 트랜지스터의 제조방법에 관한 것이다.
상기 비정질 반도체 박막의 결정화 방법은 기판 위에 형성된 비정질 반도체 박막의 결정화 방법에 있어서, 상기 비정질 반도체 박막 위에 미리 설정된 거리를 두고 결정화 촉진 속도가 서로 다른 제1 및 제2 결정화촉진 금속 패턴을 형성하는 단계와, 상기 기판을 열처리하는 단계로 구성되는 것을 특징으로 한다.
상기 MILC에 의한 결정화를 진행하면 금속 실리사이드 라인을 채널영역의 외측에 위치 설정시키는 것이 가능하여 높은 드레인 전압 하에서도 낮은 누설 전류 특성을 나타내는 트랜지스터가 제조된다.

Description

결정화 속도가 서로 다른 두 금속을 이용한 금속 유도 측면 결정화에 의한 비정질 반도체 박막의 결정화 방법 및 이를 이용한 박막 트랜지스터의 제조방법{Crystallization Method of Amorphous Semiconductor Thin Film by Metal Induced Lateral Crystallization Using Two Metals Having Different Crystallization Speed, and Method of Manufacturing Thin Film Transistor Using the Same}
본 발명은 결정화 속도가 서로 다른 두 금속을 이용한 금속 유도 측면 결정화에 의한 비정질 반도체 박막의 결정화 방법 및 이를 이용한 박막 트랜지스터의 제조방법, 특히 박막 트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 이루는 활성층(active layer)으로서 금속유도 측면 결정화방법(MILC)에 의해 비정질 실리콘을 결정질 실리콘으로 변환시킬 때 결정화 속도가 서로 다른 두 금속을 이용하여 금속 실리사이드 라인이 채널 영역의 외부에 존재하도록 결정화시킴에 의해 높은 드레인 전압 하에서도 낮은 누설 전류 특성을 나타낼 수 있는 비정질 반도체 박막의 결정화 방법 및 이를 이용한 박막 트랜지스터의 제조방법에 관한 것이다.
액정 디스플레이 장치(Liquid Crystal Display; LCD), 유기발광 다이오드(Organic Light Emitting Diode; OLED) 등의 디스플레이 장치에 사용되는 박막 트랜지스터는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하고, 소스 및 드레인에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을 형성하여 구성된다.
박막 트랜지스터의 소스, 드레인 및 채널을 구성하는 활성층은 통상 유리 등의 투명 기판 상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘 층을 증착시켜 형성된다. 그러나 CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘 층은 비정질(amorphous) 실리콘 막으로서 결정질 실리콘(crystalline silicone) 막보다 상대적으로 낮은 전자 이동도(electron mobility)를 가진다.
박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에 실리콘 막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다. 이러한 목적을 위하여 비정질 실리콘 층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 실리콘 층으로 결정화하는 기술이 사용되고 있다.
박막 트랜지스터의 비정질 실리콘 층을 결정질 실리콘 층으로 결정화시키기 위하여 여러가지 방법이 제안되었다. 고상 결정화법(Solid Phase Crystallization: SPC)은 비정실 실리콘 층을 기판을 형성하는 물질인 유리의 변형 온도인 600℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이다. SPC법은 열처리에 장시간을 요하므로 생산성이 낮고 기판의 면적이 큰 경우에 600℃ 이하의 온도에서도 장시간의 열처리 과정에서 기판의 변형이 일어날 수 있는 문제점이 있다.
엑시머 레이저 결정화법(Excimer Laser Crystallization; ELC)은 엑시머 레이저를 실리콘 층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도를 발생시켜 순간적으로 실리콘 층을 결정화시키는 방법이다. ELC법은 레이저광의 주사를 정교하게 제어하는데 기술적 어려움이 있고, 한번에 하나씩의 기판만을 가공할 수 있기 때문에 고로에서 여러 기판을 동시에 배치 가공을 하는 경우보다 생산성이 떨어지는 문제가 있다.
이러한 종래의 실리콘 층 결정화 방법의 단점을 극복하기 위하여 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 경우 200℃ 정도의 저온에서도 비정질 실리콘이 다결정 실리콘으로 상변화가 유도되는 현상이 이용되고 있다. 이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, MIC 현상을 이용하여 박막트랜지스터를 제조하였을 경우에 박막트랜지스터의 활성층을 구성하는 다결정 실리콘 내에 금속이 잔류하여 특히 박막 트랜지스터의 채널부에 전류 누설을 발생시키는 문제가 발생한다.
최근에는 MIC와 같이 금속이 직접 비정질 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용하여 비정질 실리콘 층을 결정화시키는 방법이 주승기 등에 의해 제안되었다(특허출원 제94-10275호 및 S.W. Lee & S. K. Joo, IEEE Electron Device Letter, 17(4), p.160, (1996) 참조).
이러한 MILC 현상을 일으키는 금속으로는 특히, 니켈(Ni)과 팔라듐(Pd) 등이 알려져 있는데, MILC 현상을 이용하여 실리콘 층을 결정화시키는 경우에는 금속을 포함한 실리사이드 계면이 실리콘 층의 상변화가 전파됨에 따라 측면으로 이동하는 MILC 현상을 이용하여 결정화된 실리콘 층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않아 트랜지스터 활성화 층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 300℃ 내지 500℃의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 기판의 손상 없이 여러 장의 기판을 동시에 결정화시킬 수 있어, 레이저를 이용한 결정화 법에 비해 대면적의 유리기판을 저가로 결정화 할 수 있고 배치 공정이 가능하기 때문에 대량생산에 유리하다는 장점이 있다.
첨부된 도 1a 내지 도 1f는 금속 유도 측면 결정화(MILC)를 이용하여 다결정 실리콘 박막 트랜지스터를 제작하는 공정을 나타내는 공정 단면도이다.
먼저, 도 1a와 같이 코닝(Corning) 7059인 유리 기판(10)에 비정질 실리콘을 증착한 뒤에 사진 식각에 의해 아일랜드 형상의 활성층(11)을 형성한다. 그후 도 1b와 같이 기판(10)의 전면에 전자 자기 공명 플라즈마 유도 화학 증기 증착법(electron cyclotron resonance plasma enhanced chemical vapor deposition)에 의해 게이트 절연막으로 사용될 1000Å의 SiO2 막(12)을 형성하였다. 그리고 게이트 전극의 형성을 위해 스퍼터링 장치를 이용하여 1000Å의 Mo 막(13)을 증착하였다. 도 1c는 사진 식각법에 의해 SiO2 막(12) 및 Mo 막(13)을 패턴닝하여 게이트 절연막(12a) 및 게이트 전극(13a)을 형성한 단면모양이다.
도 1d는 스퍼터링법에 의해 수십Å(10∼100Å)의 니켈층(14)을 결정화 촉진 금속으로 증착한 뒤에 이온 질량 도핑 장치에 의해 불순물을 주입하는 공정을 나타낸다.
이어서, 도 1e와 같이 금속 유도 결정화법(MIC) 및 금속 유도 측면 결정화법(MILC)에 의해 활성층(11)에 대한 비정질 실리콘의 결정화와 불순물의 활성화를 진행한다. 그 결과 니켈층(14)과 접촉하고 있는 소스 및 드레인 영역(11S,11D)은 금속 유도 결정화(MIC)에 의해 결정화가 이루어지고, 니켈층(14)과 직접적으로 접촉하고 있지 않은 채널 영역(11C)은 금속 유도 측면 결정화(MILC)에 의해 결정화가 이루어진다.
그후, 니켈층(14)을 제거하고 스퍼터링 장치를 이용하여 Al으로 소스전극(15), 드레인 전극(16) 및 게이트 전극(17)을 형성한다. 이와 같이 금속 유도 측면 결정화법(MILC)을 이용하여 제작된 박막 트랜지스터는 우수한 특성을 나타내었다.
그러나, 드레인 전압이 높은 상태(VDS>10V)에서 트랜지스터의 특성을 측정한 결과 게이트 전압이 0 V일 경우에 ∼10-7A/μm 정도의 누설 전류값을 나타내었다. 이러한 높은 누설 전류는 다결정 실리콘 박막 트랜지스터 능동 액정표시소자(AMLCD)를 구동하는데 요구되는 누설 전류 특성인 ∼10-10A/μm보다 약 1000배 정도 더 큰 누설 전류값이다.
이러한 높은 누설 전류는 도 2에 보인 바와 같이 채널 영역에 형성되는 금속 실리사이드 라인(즉, 결정화 영역의 경계면) 때문에 기인된다. 이는 MILC를 일으키는 실리사이드가 소스와 드레인에서부터 시작되어 중앙에서 서로 만나 형성한 라인이다. 이러한 채널 영역의 금속 실리사이드 라인은 디바이스 특성을 저하시키는 결함으로 작용하여 전계효과이동도와 문턱전압 특성, 누설전류 특성을 저하시키는 것으로 알려져 있다.
따라서 금속 유도 측면 결정화법에 의해 제작된 트랜지스터를 응용하기 위해서는 채널 영역 내의 금속 실리사이드 라인을 제거하여 보다 낮은 누설전류특성을 갖는 트랜지스터의 제작이 필수적이다.
이러한 채널 영역 내의 금속 실리사이드 라인을 제거하기 위하여 종래에는 결정화촉진 금속층을 게이트 전극과 소스 및 드레인 영역의 일부를 덮되 소스 또는 드레인 영역의 어느 한쪽으로 치우치도록 오프셋 길이를 길게 형성하고 열처리를 진행하는 것에 의해 금속 실리사이드 라인이 채널 영역의 외부에 위치되도록 하였다.
그 결과 MILC에 의하여 결정화된 영역의 경계면이 채널 영역 외부에 생기게 되어 MILC 경계면에 의하여 채널 영역의 전기적 특성이 저하되는 문제가 발생하지 않는다.
그러나, 이 경우에는 MILC에 의해 결정화를 해야하는 거리가 상기한 동일한 금속 오프셋 거리를 갖는 MILC 결정화 보다 상대적으로 길기 때문에 열처리에 많은 시간이 소요되고, 따라서, 생산성이 크게 떨어지는 문제점이 있다.
따라서 본 발명은 이러한 종래기술의 문제점을 감안하여 안출된 것으로, 그 목적은 MILC에 의해 비정질 반도체 박막을 결정화시킬 때 국부 영역에 결정화 속도가 서로 다른 금속층을 증착하여 열처리함에 의해 MILC 과정에서 발생하는 금속 실리사이드 라인을 채널 영역의 외부에 위치시킴에 의해 금속 실리사이드가 채널 영역에 결함으로 작용하는 것을 방지하여, 높은 드레인 전압 하에서도 낮은 누설 전류 특성을 나타낼 수 있는 비정질 반도체 박막의 결정화 방법 및 결정질 반도체 박막트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 금속 유도 측면 결정화법(MILC)을 이용하여 다결정 실리콘 박막 트랜지스터를 제작할 때 결정화 속도가 서로 다른 두 금속을 이용함에 의해 결정화 속도를 증가시킬 수 있는 비정질 반도체 박막의 결정화 방법 및 이를 이용한 결정질 반도체 박막트랜지스터의 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위하여, 본 발명은 기판 위에 형성된 비정질 반도체 박막의 결정화 방법에 있어서, 상기 비정질 반도체 박막 위에 미리 설정된 거리를 두고 결정화 촉진 속도가 서로 다른 제1 및 제2 결정화촉진 금속 패턴을 형성하는 단계와, 상기 기판을 열처리하는 단계로 구성되는 것을 특징으로 하는 비정질 반도체 박막의 결정화 방법을 제공한다.
본 발명의 다른 특징에 따르면, 본 발명은 기판 위에 비정질 반도체 박막을 형성하는 단계와, 상기 비정질 반도체 박막의 일부 영역에 미리 설정된 거리를 두고 결정화 촉진 속도가 서로 다른 제1 및 제2 결정화촉진 금속 패턴을 각각 형성하는 단계와, 상기 기판을 열처리하여, 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 제1 및 제2 비정질 반도체 박막 부분은 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 제3 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되어, 상기 MILC를 이용한 비정질 반도체 박막의 어닐링시에 제1 및 제2 결정화촉진 금속 패턴 양단으로부터의 결정화속도가 달라지는 것에 의해 MILC에 의해 생성되는 금속 실리사이드 라인을 일측으로 편이시켜 형성하는 것을 특징으로 하는 비정질 반도체 박막의 결정화 방법을 제공한다.
본 발명의 또 다른 특징에 따르면, 본 발명은 기판 위에 비정질 반도체 박막을 형성하는 단계와, 상기 비정질 반도체 박막을 아일랜드 형태로 패턴닝하는 단계와, 상기 아일랜드 형태의 비정질 반도체 박막의 중앙부에 절연막 패턴을 형성하는 단계와, 각각 상기 절연막 패턴의 양단과 미리 설정된 오프셋 거리를 두고 상기 비정질 반도체 박막을 커버하며 결정화 촉진 속도가 서로 다른 제1 및 제2 결정화촉진 금속 패턴을 형성하는 단계와, 상기 기판을 열처리하여, 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 제1 및 제2 비정질 반도체 박막 부분은 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 제3 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되어, 상기 MILC를 이용한 비정질 반도체 박막의 어닐링시에 제1 및 제2 결정화촉진 금속 패턴 양단으로부터의 결정화속도가 달라지는 것에 의해 MILC에 의해 생성되는 금속 실리사이드 라인을 절연막 패턴의 하부로부터 편이된 위치에 형성하는 것을 특징으로 하는 비정질 반도체 박막의 결정화 방법을 제공한다.
상기 결정화 방법을 이용한 박막 트랜지스터의 제조방법은 기판 위에 비정질 반도체 박막을 형성하는 단계와, 상기 비정질 반도체 박막을 아일랜드 형태로 패턴닝하는 단계와, 상기 아일랜드 형태의 비정질 반도체 박막의 중앙부에 절연막과 도전성막을 형성하고 이를 패턴닝하여 게이트 절연막과 게이트 전극을 형성하는 단계와, 각각 상기 게이트 절연막의 양단과 미리 설정된 오프셋 거리를 두고 결정화 촉진 속도가 서로 다른 제1 및 제2 결정화촉진 금속 패턴을 형성하는 단계와, 상기 게이트 전극을 이온주입 마스크로 이용하여 기판에 불순물을 주입하여 아일랜드 형태의 비정질 반도체 박막에 소스 영역 및 드레인 영역과 이들 사이에 채널 영역을 형성하는 단계와, 상기 기판을 열처리하여, 기판에 주입된 불순물을 확산시킴과 동시에 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 소스 및 드레인 영역의 일부는 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되는 것을 특징으로 한다.
또한, 다른 박막 트랜지스터의 제조방법은 기판 위에 비정질 반도체 박막을 형성하는 단계와, 상기 비정질 반도체 박막을 아일랜드 형태로 패턴닝하는 단계와, 상기 아일랜드 형태의 비정질 반도체 박막의 중앙부에 절연막과 도전성막을 형성하고 이를 패턴닝하여 게이트 절연막과 게이트 전극을 형성하는 단계와, 상기 게이트 절연막의 일단과 미리 설정된 제1 오프셋 거리를 두고 제1 결정화 촉진 속도를 갖는 제1 결정화촉진 금속 패턴을 형성하는 단계와, 상기 게이트 전극을 이온주입 마스크로 이용하여 기판에 불순물을 주입하여 아일랜드 형태의 비정질 반도체 박막에 소스 영역 및 드레인 영역과 이들 사이에 채널 영역을 형성하는 단계와, 상기 게이트 절연막의 타단과 미리 설정된 제2 오프셋 거리를 두고 제1 결정화촉진 금속과 다른 제2 결정화 촉진 속도를 갖는 제2 결정화촉진 금속 패턴을 형성하는 단계와, 상기 기판을 열처리하여, 기판에 주입된 불순물을 확산시킴과 동시에 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 소스 및 드레인 영역의 일부는 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되는 것을 특징으로 한다.
상기한 바와 같이 본 발명에서는 MILC를 이용한 비정질 반도체 박막의 어닐링시에 제1 및 제2 결정화촉진 금속 패턴 양단으로부터의 결정화속도가 달라지는 것에 의해 MILC에 의하여 금속 실리사이드 라인, 즉 결정화된 영역의 경계면을 채널영역의 외측에 위치 설정시키는 것이 가능하여 금속 실리사이드 라인이 채널 영역에 결함으로 작용하는 것을 방지하여, 높은 드레인 전압 하에서도 낮은 누설 전류 특성을 나타내는 비대칭 결정질 반도체 박막트랜지스터의 제조가 가능하다.
(실시예)
이하에 상기한 본 발명을 바람직한 실시예가 도시된 첨부도면을 참고하여 더욱 상세하게 설명한다.
첨부된 도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 결정화 속도가 서로 다른 두 금속을 이용한 금속 유도 측면 결정화에 의해 비정질 실리콘을 결정화시키는 방법을 나타내는 공정 단면도이다.
제1실시예에서는 비정질 실리콘을 결정화시키기 위한 결정화 촉진 금속으로 국부영역에 니켈과 팔라듐을 증착하여 사용한 것을 예시한다.
먼저 도 3a와 같이 제품명이 코닝 7059인 유리 기판(20)에 저압 화학 증기 증착법에 의해 약 1000Å의 비정질 실리콘을 증착한 뒤에 사진식각에 의해 활성층(21) 패턴을 형성한다. 상기 패터닝된 활성층(21)은 소스, 드레인 및 채널 영역을 포함하고 후에 형성될 기타 소자/전극 영역을 포함한다. 기판 상에 형성되는 활성층은 제조하고자 하는 TFT의 규격에 맞도록 패터닝된다.
이어서 화학 증기 증착법(CVD)으로 예를들어, 1000Å의 SiO2 막을 형성하고, 스퍼터링법과 사진 식각방법으로 3000Å의 MoW를 형성한 후 패턴닝하여 게이트 절연막(22)과 게이트 전극(23)을 형성한다.
그후, 도 3b와 같이 마스크를 사용하여 게이트 전극(22)의 일측, 예를들어 왼쪽에 수십 Å의 제1결정화 촉진 금속(24)을 스퍼터링법으로 형성한 후 리프트 오프(lift-off) 법으로 제거하여 소스 영역 위에 형성한다.
즉, 상기 게이트 전극과 게이트 전극 주변의 소스 영역 및 드레인 영역과 소스 영역과 드레인 영역 중 어느 하나의 영역이 덮이도록 포토레지스트 패턴으로 이루어진 마스크를 형성하고 기판 및 포토레지스트 패턴의 표면 전체에 결정화촉진 금속층을 형성한다. 그후 상기 게이트 절연막과 미리 설정된 제1 오프셋 거리를 두고 제1결정화촉진 금속 패턴을 남기도록 상기 포토레지스트 패턴과 포토레지스트 패턴을 둘러싸고 있는 결정화촉진 금속층 부분을 리프트 오프법에 의해 제거하면 도 3b와 같은 구조가 얻어진다.
이때 결정화 촉진 금속의 막 두께는 1Å-200Å으로 예를들어, Ni, Pd, Ag, Ti, Co, Cu, Pt와 같은 금속을 사용할 수 있고, 이 실시예에서는 50Å의 Ni을 사용하였다.
이어서 도 3c에 도시된 바와 같이, 도 3b와 마찬가지로 증착하되 앞서 증착한 금속과 다른 종류의 제2 결정화 촉진 금속(25), 예를들어 50Å의 Pd를 게이트 전극(22)의 맞은편에 증착하여 역시 리프트 오프 방법으로 제거함에 의해 상기 게이트 절연막과 미리 설정된 제2 오프셋 거리를 두고 드레인 영역 위에 형성한다.
이 경우 결정화 촉진 속도가 빠른 쪽의 상기 제1 오프셋 거리(d1)는 결정화 촉진 속도가 상대적으로 느른 쪽의 상기 제2 오프셋 거리(d2) 보다 짧게 형성하는 것이 바람직하다.
그후, 도 3d와 같이 이온 질량 도핑을 실시하여 불순물을 주입한 후 비정질 실리콘막에 대한 어닐링 처리를 실시하였다. 이 경우 이온 질량 도핑 시에 소스 가스로는 예를들어, PH3를 사용하였고, RF 150W, DC 10kV의 조건에서 진행하였다. 이어서, 어닐링을 위한 열처리 온도는 450℃ - 550℃에서 이루어지며, 이 실시예에서는 550℃에서 6시간 열처리하여 비정질 실리콘의 결정화와 불순물의 활성화가 동시에 일어나도록 한다.
상기 열처리는 퍼니스(Furnace)를 사용하여 여러 장의 기판을 배치 프로세스 방식으로 수행한다. 열처리는 상기 고로방법 이외에, 레이저(Laser)에 의한 가열법, 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 또는 800℃정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속 어닐링(RTA)법, 선형 어닐링(RTA)법 또는 엑시머 레이저를 사용하여 아주 짧은 시간동안 가열하는 방법, 마이크로웨이브를 이용한 가열법 등이 사용될 수 있다.
상기 열처리에 따른 비정질 실리콘의 결정화 양상에 대하여는 이후에 상세하게 설명한다.
한편, 도 4a 내지 도 4f는 본 발명의 제2실시예에 따라 국부영역에 니켈과 팔라듐을 증착할 때 콘택홀(contact hole)을 이용하여 팔라듐을 증착하는 방법을 설명하기 위한 공정 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이 게이트 전극(23)형성과 제1결정화 촉진 금속(24)의 증착 공정까지는 제1실시예의 도 3a 및 도 3b와 동일하게 공정을 진행한다.
그후 도 4c 구조에서, 제1실시예와 같은 주지된 이온 질량 도핑을 실시한 후 도 4d에서처럼 SiO2 ILD(Inter Layer Dielectric)(25)를 플라즈마 인가 화학 기상 증착법으로 형성하고, 마스크를 사용하여 원하는 부분에만 불산 용액으로 부식시켜 소스 및 드레인 영역에 대한 각각의 콘택홀(contact hole)(26,27)을 형성한다. 이어서, 제2결정화 촉진 금속(28)으로 50Å의 팔라듐(Pd)을 기판 전면에 증착하여 콘택홀(contact hole)(26,27)에 매입되게 하고, SiO2 ILD(Inter Layer Dielectric)(25)를 선택적으로 제거하면 도 4e와 같은 구조가 얻어진다.
이 경우 결정화 촉진 속도가 느린 제2 결정화 촉진 금속(28)과 게이트 절연막(22) 사이의 제2 오프셋 거리(d2)는 결정화 촉진 속도가 상대적으로 빠른 제1 결정화 촉진 금속(24)과 게이트 절연막(22) 사이의 제1 오프셋 거리(d1) 보다 길게 형성하여 제2 오프셋 영역에 금속 실리사이드 라인(29)이 형성되게 하는 것이 바람직하다. 또한, 제2 결정화 촉진 금속(28)의 패턴 크기는 결정화 촉진 속도를 고려하여 제1 결정화 촉진 금속(24)의 패턴 크기에 비하여 상대적으로 작게 형성하는 것이 바람직하다.
그 후 제1실시예와 동일하게 주지된 열처리를 진행하여 활성층(21)을 이루는 비정질 실리콘막의 결정화와 도핑된 불순물의 활성화를 진행시킨다(도 4f 참조).
이제 도 5a 및 도 5b를 참고하여 종래의 니켈 증착법에 따른 비정질 실리콘의 결정화 공정과 본 발명에 따른 결정화 속도가 서로 다른 두 금속을 이용한 증착법에 의한 비정질 실리콘 결정화 공정 진행시 나타나는 결정화 양상의 차이를 구체적으로 비교하여 설명한다.
먼저, 도 5a에서 보이는 바와 같이 종래에는 소스와 드레인 영역(11S,11D)에 결정화 촉진 금속으로서 니켈층(14)을 증착하여 비정질 실리콘으로 이루어진 활성층에 대한 열처리를 진행하므로, 니켈층(14)과 접촉하고 있는 소스와 드레인 영역(11S,11D)에 대하여는 MIC에 의한 결정화가 진행되고, 니켈층(14)과 접촉되지 않은 소스와 드레인 영역(11S,11D) 사이에 위치한 채널 영역(11C)에 대하여는 결정화가 이루어진 소스와 드레인 영역(11S,11D)으로부터 동일한 속도(V1,V2)로 MILC가 채널 영역의 가운데 부분을 향해 일어나게 된다. 따라서 종래 기술에서는 금속 실리사이드 라인(19), 즉 결정화 영역의 경계면이 MILC에 의해 결정화된 영역(18) 중 채널 영역(11C)에 생기는 것을 피할 수 없게 된다.
그러나, 본 발명에서는 도 5b에서와 같이 서로 다른 금속, 바람직하게는 결정화 속도가 크게 다른 2종류의 제1 및 제2 결정화 촉진 금속(24,28), 예를들어 니켈(Ni)과 팔라듐(Pd)을 각각 소스 영역(21S)과 드레인 영역(21D) 위에 증착하여 열처리를 진행하므로, 니켈이 증착된 소스 영역(21S)에 대한 비정질 실리콘의 결정화 속도(V11)가 팔라듐이 증착된 드레인 영역(21D)에 대한 비정질 실리콘의 결정화 속도(V22) 보다 2배 이상 빠른 속도로 결정화가 이루어진다.
그 결과 결정화 선단의 금속 실리사이드 라인(29)이 MILC에 의해 결정화된 영역(30) 중 채널 영역(21C)의 외부, 즉 이 실시예에서는 드레인 영역(21D)에 형성되게 된다. 따라서 이와 같이 제작된 박막 트랜지스터의 경우에는 채널 내부에 누설 전류를 일으키는 결함이 거의 존재하지 않는 상태가 될 것이다.
상기 MILC를 진행할 때 비정질 실리콘의 빠른 속도(V11)의 결정화를 유도하는 결정화 촉진 금속은 예를들어, Ni, Pd, Cu 등이고, 비교적 느린 속도(V22)의 결정화를 유도하는 결정화 촉진 금속은 예를들어, Ag, Co, Ti 등이다. 따라서, 제작하고자 하는 트랜지스터의 채널 길이를 고려하여 빠른 속도(V11)의 결정화를 유도하는 결정화 촉진 금속과 느린 속도(V22)의 결정화를 유도하는 결정화 촉진 금속을 적절하게 선택하여 사용한다.
한편, 상기 실시예에서는 빠른 속도(V11)의 결정화를 유도하는 제1 결정화 촉진 금속(24)과 느린 속도(V22)의 결정화를 유도하는 제2 결정화 촉진 금속(28)으로서 니켈(Ni)과 팔라듐(Pd)을 선택하여 MILC 결정화를 진행한 결과, Ni의 경우에는 Pd와 함께 조합하여 사용될 때 Ni 단독으로 사용하는 경우와 비교하여 월등히 빠른 속도의 결정화를 유도하는 것으로 나타났다.
즉, 종래의 Ni을 단독으로 사용한 경우의 결정화 속도는 4.5㎛/hr로 나타나나, 상기한 실시예와 같이 Pd와 함께 Ni를 조합하여 사용하는 경우에 결정화 속도는 12.5㎛/hr로서, 종래의 Ni 단독으로 사용한 결정화 속도 보다 2.5배 이상 빠른 속도의 결정화 현상이 발생하였다.
이러한 현상은 Pd 금속에 있어서는 MILC가 진행될 때 생성되는 실리사이드(silicide)가 부피가 크게 증가하면서 발생하는 인장응력(tensile stress)이 Ni MILC 선단에 영향을 미쳤기 때문이다.
즉, MILC가 진행되는 초기 현상은 비정질 실리콘이 다른 비정질 실리콘들과의 결합을 끊은 후 이동(migration)을 통해 실리사이드 표면에 흡착되는 데, 이러한 현상이 전체 MILC 속도에 큰 영향을 미치고 있다. 따라서 인장응력이 인접된 실리콘 원자간의 결합을 쉽게 끊어주는 경우 이러한 결정화 반응이 쉽게 일어나게 되어 이를 통해 Ni MILC의 속도가 크게 증가되고 있다.
상기한 본 발명에 따라 비정질 실리콘의 비대칭 금속 측면 유도 결정화(MILC)가 이루어진 박막 트랜지스터의 I-V 특성을 도 6을 참고하여 설명한다.
상기 I-V 특성 측정은 박막 트랜지스터의 드레인 전압(VD)으로 각각 0.1, 5.1, 10.1, 15.1V의 전압을 걸어준 상태에서 측정한 것으로, 본 발명에 따른 박막 트랜지스터의 특성은 2.8×10-11A/㎛의 낮은 누설 전류를 나타낼 뿐만 아니라 32.7㎠/Vsec의 이동도, 1.08×106의 On/Off 비(ratio)를 나타내는 우수한 특성의 트랜지스터를 제작할 수 있었다.
상기한 실시예에서는 비정질 실리콘으로 이루어진 아일랜드 형태의 활성층을 먼저 기판 위에 형성하고, 게이트 절연막과 게이트 전극을 형성한 후에 비정질 실리콘에 대한 결정화 공정을 진행하는 것을 예시하였으나, 도 7a와 같이 비정질 실리콘층(21a) 위에 일정한 거리를 두거나, 또는 도 7b와 같이 비정질 실리콘으로 이루어진 아일랜드 형태의 활성층(21)의 양단에, 또는 도 7c와 같이 비정질 실리콘으로 이루어진 아일랜드 형태의 활성층(21) 위에 게이트 절연막(22)을 형성한 상태에서 활성층(21)의 양단에 결정화 속도가 서로 다른 2종류의 결정화 촉진 금속(24,25)을 증착하고 상기한 열처리를 진행하여 결정화를 이룬 상태에서 박막 트랜지스터의 후속 공정을 진행하는 것도 가능하다.
또한, 상기 열처리를 통한 비정질 실리콘의 결정화는 결정화 속도가 서로 다른 2종류의 결정화 촉진 금속을 증착한 상태에서 이루어진다면 앞에서 예시한 것 이외의 다른 구조에서도 적용이 가능하다는 점에 유의하여야 할 것이다.
상기한 바와 같이 본 발명에서는 서로 다른 두 금속에 의한 비정질 실리콘의 결정화법을 이용하여 제작된 비대칭 박막 트랜지스터는 실제로 트랜지스터가 작동하는 최대 전압인 20V 정도의 높은 드레인 전압 하에서도 AMLCD 구동을 위해서 필요한 누설 전류 특성인 2.8×10-11A/㎛ 정도의 낮은 누설 전류 및 32.7㎠/Vsec의 이동도 특성을 나타내었다.
또한, 본 발명에서 서로 다른 2종류의 결정화 촉진 금속을 이용한 결정화 속도는 12.5㎛/hr로서, 종래의 단일 금속(Ni)을 사용한 결정화 속도(예를들어, 4.5㎛/hr) 보다 2.5배 이상 향상되어 전체적인 열처리 시간을 단축하는 것이 가능해진다.
따라서, 서로 다른 종류의 두 금속을 증착하여 금속 유도 결정화(MIC)와 금속 유도 측면 결정화(MILC)를 진행하면 우수한 특성의 다결정 실리콘 박막 트랜지스터를 갖는 다수의 AMLCD용 기판을 저온에서 단시간에 배치 프로세스 방식으로 제작할 수 있게 되어, 큰 비용의 절감 효과와 기존의 소자와 비교하여 우수한 특성의 소자를 제작할 수 있게 된다.
더욱이, 본 발명에서는 종래의 결정화 촉진 금속막의 일측 오프셋 영역을 길게 설정함에 의해 결정화 시간이 길어지는 문제를 해결하여, MILC 방법에 의한 어닐링시에 박막의 양단에 서로 다른 종류의 결정화 촉진 금속을 형성해 주는 것에 의해 MILC에 의한 결정화 속도를 증가시키며, 또한 결정화 촉진 금속막의 양측 오프셋 영역을 짧게 설정한 상태에서 MILC를 진행할 수 있게 되어 결정화 시간을 줄여 생산성을 향상시킬 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예를 예를들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 내지 도 1f는 금속 유도 측면 결정화(MILC)를 이용하여 다결정 실리콘 박막 트랜지스터를 제작하는 공정을 나타내는 공정 단면도,
도 2는 도 1e에서 채널 영역에 형성되는 금속 실리사이드 라인을 보여주는 TEM 사진,
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 결정화 속도가 서로 다른 두 금속을 이용한 금속 유도 측면 결정화에 의해 비정질 실리콘을 결정화시키는 방법을 나타내는 공정 단면도,
도 4a 내지 도 4f는 본 발명의 제2실시예에 따라 국부영역에 니켈과 팔라듐을 증착할 때 콘택홀(contact hole)을 이용하여 팔라듐을 증착하는 방법을 설명하기 위한 공정 단면도,
도 5a 및 도 5b는 각각 종래기술에 따른 니켈 증착법을 이용한 MILC 비정질 실리콘 결정화 공정과 본 발명에 따른 서로 다른 두 금속을 이용한 MILC 비정질 실리콘 결정화 공정 진행시에 나타나는 결정화 양상의 차이를 나타내는 단면도,
도 6은 본 발명에 따른 비대칭 MILC TFT의 I-V특성을 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호설명 *
20 ; 기판 21 ; 활성층
21C ; 채널영역 21D ; 드레인 영역
21S ; 소스 영역 22 ; 게이트 절연층
23 ; 게이트 전극 24 ; 결정화촉진 금속
25 ; ILD 26,27 ; 콘택홀
28 ; 결정화촉진 금속 29 ; 금속 실리사이드 라인
21a ; 비정질 실리콘층 30 ; 결정화된 영역

Claims (12)

  1. 기판 위에 비정질 반도체 박막을 형성하는 단계와,
    상기 비정질 반도체 박막의 일부 영역에 미리 설정된 거리를 두고 결정화 촉진 속도가 서로 다른 제1 및 제2 결정화촉진 금속 패턴을 각각 형성하는 단계와,
    상기 기판을 열처리하여, 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 제1 및 제2 비정질 반도체 박막 부분은 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 제3 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되어,
    상기 MILC를 이용한 비정질 반도체 박막의 어닐링시에 제1 및 제2 결정화촉진 금속 패턴 양단으로부터의 결정화속도가 달라지는 것에 의해 MILC에 의해 생성되는 금속 실리사이드 라인을 일측으로 편이시켜 형성하는 것을 특징으로 하는 비정질 반도체 박막의 결정화 방법.
  2. 기판 위에 비정질 반도체 박막을 형성하는 단계와,
    상기 비정질 반도체 박막을 아일랜드 형태로 패턴닝하는 단계와,
    상기 아일랜드 형태의 비정질 반도체 박막의 중앙부에 절연막 패턴을 형성하는 단계와,
    각각 상기 절연막 패턴의 양단과 미리 설정된 오프셋 거리를 두고 상기 비정질 반도체 박막을 커버하며 결정화 촉진 속도가 서로 다른 제1 및 제2 결정화촉진 금속 패턴을 형성하는 단계와,
    상기 기판을 열처리하여, 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 제1 및 제2 비정질 반도체 박막 부분은 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 제3 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되어,
    상기 MILC를 이용한 비정질 반도체 박막의 어닐링시에 제1 및 제2 결정화촉진 금속 패턴 양단으로부터의 결정화속도가 달라지는 것에 의해 MILC에 의해 생성되는 금속 실리사이드 라인을 절연막 패턴의 하부로부터 편이된 위치에 형성하는 것을 특징으로 하는 비정질 반도체 박막의 결정화 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2 결정화촉진 금속 패턴은 Ni, Pd, Ti, Ag, Cu 및 Co 중에서 선택된 적어도 하나의 금속으로 이루어지는 것을 특징으로 하는 비정질 반도체 박막의 결정화 방법.
  4. 제1항 또는 제2항에 있어서, 상기 제1 및 제2 결정화촉진 금속은 200Å 이하의 두께로 형성되는 것을 특징으로 하는 비정질 반도체 박막의 결정화 방법.
  5. 기판 위에 비정질 반도체 박막을 형성하는 단계와,
    상기 비정질 반도체 박막을 아일랜드 형태로 패턴닝하는 단계와,
    상기 아일랜드 형태의 비정질 반도체 박막의 중앙부에 절연막과 도전성막을 형성하고 이를 패턴닝하여 게이트 절연막과 게이트 전극을 형성하는 단계와,
    각각 상기 게이트 절연막의 양단과 미리 설정된 오프셋 거리를 두고 결정화 촉진 속도가 서로 다른 제1 및 제2 결정화촉진 금속 패턴을 형성하는 단계와,
    상기 게이트 전극을 이온주입 마스크로 이용하여 기판에 불순물을 주입하여 아일랜드 형태의 비정질 반도체 박막에 소스 영역 및 드레인 영역과 이들 사이에 채널 영역을 형성하는 단계와,
    상기 기판을 열처리하여, 기판에 주입된 불순물을 확산시킴과 동시에 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 소스 및 드레인 영역의 일부는 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  6. 기판 위에 비정질 반도체 박막을 형성하는 단계와,
    상기 비정질 반도체 박막을 아일랜드 형태로 패턴닝하는 단계와,
    상기 아일랜드 형태의 비정질 반도체 박막의 중앙부에 절연막과 도전성막을 형성하고 이를 패턴닝하여 게이트 절연막과 게이트 전극을 형성하는 단계와,
    상기 게이트 절연막의 일단과 미리 설정된 제1 오프셋 거리를 두고 제1 결정화 촉진 속도를 갖는 제1 결정화촉진 금속 패턴을 형성하는 단계와,
    상기 게이트 전극을 이온주입 마스크로 이용하여 기판에 불순물을 주입하여 아일랜드 형태의 비정질 반도체 박막에 소스 영역 및 드레인 영역과 이들 사이에 채널 영역을 형성하는 단계와,
    상기 게이트 절연막의 타단과 미리 설정된 제2 오프셋 거리를 두고 제1 결정화촉진 금속과 다른 제2 결정화 촉진 속도를 갖는 제2 결정화촉진 금속 패턴을 형성하는 단계와,
    상기 기판을 열처리하여, 기판에 주입된 불순물을 확산시킴과 동시에 제1 및 제2 결정화촉진 금속 패턴의 하부에 위치된 소스 및 드레인 영역의 일부는 금속유도결정화(MIC)에 의해 결정화시키고, 제1 및 제2 결정화촉진 금속 패턴 사이에 위치된 비정질 반도체 박막 부분은 금속유도측면결정화(MILC)에 의해 결정화시키는 어닐링 단계로 구성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제5항 또는 제6항에 있어서, 상기 MILC를 이용한 비정질 반도체 박막의 어닐링시에 제1 및 제2 결정화촉진 금속 패턴 양단으로부터의 결정화속도가 달라지는 것에 의해 MILC에 의하여 결정화된 영역의 경계면을 채널영역의 외측에 위치 설정시키는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제6항에 있어서, 상기 제2 결정화촉진 금속 패턴을 형성하는 단계는
    SiO2 ILD(Inter Layer Dielectric)를 기판 전면에 형성하는 단계와,
    상기 소스 및 드레인 영역에 대한 제1 및 제2 콘택홀을 형성하는 단계와,
    상기 제2결정화 촉진 금속을 기판 전면에 증착하여 콘택홀에 매입되게 하고, SiO2 ILD를 선택적으로 제거하는 단계로 구성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제8항에 있어서, 상기 제2 오프셋 거리는 제1 오프셋 거리 보다 상대적으로 더 크게 설정되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제5항 또는 제6항에 있어서, 상기 제1 및 제2 결정화촉진 금속 패턴은 Ni, Pd, Ti, Ag, Cu 및 Co 중에서 선택된 적어도 하나의 금속으로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제5항 또는 6항에 있어서, 상기한 열처리 방법이 퍼니스(furnace)를 사용하는 가열법, 레이저에 의한 가열법, RTA(Rapid thermal Annealing)법, 선형 RTA법, 마이크로웨이브를 이용한 가열법 중 어느 하나의 방법인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 기판 위에 형성된 비정질 반도체 박막의 결정화 방법에 있어서,
    상기 비정질 반도체 박막 위에 미리 설정된 거리를 두고 결정화 촉진 속도가 서로 다른 제1 및 제2 결정화촉진 금속 패턴을 형성하는 단계와,
    상기 기판을 열처리하는 단계로 구성되는 것을 특징으로 하는 비정질 반도체 박막의 결정화 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100669499B1 (ko) * 2005-12-29 2007-01-16 요업기술원 금속유도 측면결정화법을 이용한 비정질 실리콘 박막의결정화 방법
KR100770266B1 (ko) * 2006-11-10 2007-10-25 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
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