KR20200083854A - 표시 패널 - Google Patents

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Abstract

본 발명의 일 실시예는 기판과, 기판 상에 배치되며, 제1트랜지스터 및 제1트랜지스터에 전기적으로 연결된 제1표시요소를 포함하는 제1화소와, 기판과 제1트랜지스터 사이에 개재되는 제1하부층을 포함하며, 제1하부층은 제1구간에서 제1전압과 동일한 전압을 가지고 제2구간에서 제2전압과 동일한 전압을 가지는, 표시 패널을 개시한다.

Description

표시 패널{Display panel}
본 발명의 실시예들은 투과영역을 갖는 표시 패널 및 이를 포함한 표시 장치를 개시한다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 장치 중 표시영역이 차지하는 면적을 확대하면서, 표시영역의 형상이 다양하게 변경되거나 표시 장치에 접목 또는 연계하는 다양한 기능들이 추가되고 있다.
다양한 기능이 추가되거나 표시영역의 형상이 다양하게 변경되거나, 또는/및 고화질의 디스플레이에 대한 요구가 증가하면서 표시영역의 품질을 개선하기 위한 연구가 지속되고 있다. 그 일 실시예로서, 본 발명은 화소회로의 배면에 위치하는 배면층에 인가되는 전압을 제어함으로써 표시 품질을 향상시킬 수 있는 표시 패널 및 장치를 개시한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되며, 제1트랜지스터 및 상기 제1트랜지스터에 전기적으로 연결된 제1표시요소를 포함하는 제1화소; 상기 기판과 상기 제1트랜지스터 사이에 개재되는 제1하부층;을 포함하며, 상기 제1하부층은, 제1구간에서 제1전압에 전기적으로 연결되고, 제2구간에서 제2전압에 전기적으로 연결되는, 표시 패널을 개시한다.
상기 제1화소는 구동전압을 제공하는 구동전압선을 더 포함하고, 상기 제1전압 및 상기 제2전압 중 어느 하나는 상기 구동전압과 동일할 수 있다.
상기 제1전압 및 상기 제2전압 중 다른 하나는 상기 제1트랜지스터의 게이트전압, 소스전압, 또는 드레인전압과 동일한 전압을 가질 수 있다.
상기 기판은 상기 제1화소가 배치되는 표시영역 및 상기 표시영역에 인접한 외곽영역을 포함하고, 상기 외곽영역에는 배치되며, 상기 제1화소와 전기적으로 연결되지 않은 채 상기 제1하부층에 전기적으로 연결된 전압배선을 더 포함할 수 있다.
상기 제1표시요소는 유기발광다이오드를 포함하고, 상기 제1화소는, 상기 유기발광다이오드와 전기적으로 연결된 구동 트랜지스터, 스위칭 트랜지스터, 및 스토리지 커패시터를 포함할 수 있다.
상기 제1트랜지스터는 상기 구동 트랜지스터를 포함할 수 있다.
상기 기판 상에 배치되며, 제2트랜지스터 및 상기 제2트랜지스터에 전기적으로 연결된 제2표시요소를 포함하는 제2화소; 상기 기판과 상기 제2트랜지스터 사이에 개재되는 제2하부층;을 더 포함하며, 상기 제2하부층은 제3구간에서 제3전압과 동일한 전압을 가지고, 제4구간에서 제4전압과 동일한 전압을 가질 수 있다.
상기 제1하부층과 전기적으로 연결된 제1스위칭부, 및 상기 제2하부층과 전기적으로 연결된 제2스위칭부를 더 포함하며, 상기 제1스위칭부의 스위칭 동작은 상기 제2스위칭부의 스위칭 동작에 의존할 수 있다.
제1시점에서 상기 제1하부층의 전압은 상기 제2하부층의 전압과 다를 수 있다.
상기 제1하부층은 금속을 포함할 수 있다.
본 발명의 다른 실시예는, 기판; 상기 기판의 제1영역에 배치되며, 각각 제1트랜지스터 및 상기 제1트랜지스터에 전기적으로 연결된 제1표시요소를 포함하는, 복수의 제1화소들 상기 기판의 제2영역에 배치되며, 각각 제2트랜지스터 및 상기 제2트랜지스터에 전기적으로 연결된 제2표시요소를 포함하는, 복수의 제2화소들; 상기 기판과 상기 제1트랜지스터 사이에 개재되는 제1하부층; 및 상기 기판과 상기 제2트랜지스터 사이에 개재되는 제2하부층;을 포함하며,상기 제1하부층의 전압은 상기 제2하부층의 전압과 다를 수 있다.
상기 제1하부층과 상기 제2하부층은 전기적으로 절연될 수 있다.
상기 기판 상에 배치되며 구동전압을 제공하는 제1메인 전원배선; 및 상기 기판 상에 배치되며 공통전압을 제공하는 제2메인 전원배선;을 더 포함할 수 있다.
상기 제1하부층 또는 상기 제2하부층은 상기 구동전압과 동일한 전압을 가질 수 있다.
상기 기판 상에 배치되며, 상기 제1화소 및 상기 제2화소와 전기적으로 연결되지 않은 전압배선을 더 포함하며, 상기 제1하부층 또는 상기 제2하부층은 상기 전압배선과 동일한 전압을 가질 수 있다.
상기 제1하부층 또는 상기 제2하부층은, 상기 제1트랜지스터 및 상기 제2트랜지스터 중 해당하는 트랜지스터의 게이트전압, 소스전압, 또는 드레인전압과 동일한 전압을 가질 수 있다.
상기 제1화소 및 상기 제2화소는 각각, 구동 트랜지스터, 스위칭 트랜지스터, 및 스토리지 커패시터를 포함하며, 상기 제1트랜지스터는 상기 제1화소의 구동 트랜지스터를 포함하고, 상기 제2트랜지스터는 상기 제2화소의 구동 트랜지스터를 포함할 수 있다.
상기 제2하부층은 상기 제2화소의 스위칭 트랜지스터 및 스토리지 커패시터와 중첩할 수 있다.
상기 제2영역은 빛이 투과하는 투과영역을 포함할 수 있다.
상기 제1하부층 및 상기 제2하부층은 금속을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들은 하부 층을 이용함으로써 표시 패널에서 디스플레이되는 이미지 등에 따라 또는/및 표시영역의 구역별로 잔상을 개선하거나 박막트랜지스터의 성능을 향상시킬 수 있으며, 고품질의 표시 패널을 제공할 수 있다. 그러나 이와 같은 효과는 예시적인 것으로, 실시예들에 따른 효과는 후술하는 내용을 통해 자세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 어느 하나의 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널 중 어느 하나의 화소의 등가회로도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널에 구비된 하부층에 인가되는 전압을 나타낸 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널에 구비된 하부층에 인가된 전압을 나타낸 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 패널 중 어느 하나의 화소의 등가회로도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 10a는 본 발명의 일 실시예에 따른 제1화소의 등가 회로도를 나타낸다.
도 10b는 본 발명의 일 실시예에 따른 제2화소의 등가 회로도를 나타낸다.
도 11a는 본 발명의 다른 실시예에 따른 제1화소의 등가 회로도를 나타낸다.
도 11b는 본 발명의 다른 실시예에 따른 제2화소의 등가 회로도를 나타낸다.
도 12a 내지 도 12e는 본 발명의 다른 실시예에 따른 표시 패널 중 표시영역을 발췌하여 나타낸 평면도들이다.
도 13은 본 발명의 일 실시예에 따른 표시 패널 중 표시영역의 일 부분을 나타낸 평면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 패널의 제1화소와 제2화소를 나타낸 단면도이다.
도 15는 본 발명의 일 실시예에 따른 표시 패널에 구비된 제1하부층과 제2하부층을 발췌하여 나타낸 평면도이다.
도 16은 본 발명의 다른 실시예에 따른 표시 패널에 구비된 제1하부층과 제2하부층을 발췌하여 나타낸 평면도이다.
도 17은 본 발명의 일 실시예에 따른 표시 패널을 포함하는 표시 장치를 개략적으로 나타낸 사시도이다.
도 18은 도 17의 XVIII- XVIII'선에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 표시 패널(10A)은 표시영역(DA) 및 외곽영역(PA)을 포함할 수 있다. 표시 패널(10A)은 표시영역(DA)에 배치된 복수의 화소(P)들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 각 화소(P)는 표시요소로서 유기발광다이오드를 포함할 수 있다. 각 화소(P)는 유기발광다이오드를 통해 예컨대, 적색, 녹색, 또는 청색의 빛을 방출하거나, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 표시영역(DA)은 외곽영역(PA)에 의해 둘러싸일 수 있다. 외곽영역(PA)은 화소(P)들이 배치되지 않은 일종의 비표시영역일 수 있다. 도 1은 표시 패널(10A) 중 기판(100)의 모습으로 이해될 수 있다. 예컨대, 기판(100)이 표시영역(DA) 및 외곽영역(PA)을 갖는 것으로 이해될 수 있다.
외곽영역(PA)에는 스캔라인(SL)을 통해 각 화소(P)에 스캔신호를 제공하는 스캔 드라이버(1100), 데이터라인(DL)을 통해 각 화소(P)에 데이터신호를 제공하는 데이터 드라이버(1200), 구동전압을 제공하기 위한 제1메인 전원배선(1130), 및 공통전압을 제공하기 위한 제2메인 전원배선(1140)이 배치될 수 있다. 일 실시예로서, 외곽영역(PA)에는 각 화소(P)에는 인가되는 전압과 다른 별개의 전압을 제공하기 위한 전압배선(1150)이 배치될 수 있다. 도 1에는 데이터 드라이버(1200)가 기판(100)의 일 측변에 인접하게 배치된 것을 도시하나, 다른 실시예에 따르면, 데이터 드라이버(1200)는 표시 패널(10A)의 일 측에 배치된 패드와 전기적으로 접속된 FPCB(flexible Printed circuit board) 상에 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 어느 하나의 화소의 등가회로도이다.
도 2를 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함할 수 있다. 화소회로(PC)는 복수의 트랜지스터들 및 스토리지 커패시터를 포함할 수 있다. 트랜지스터들 및 스토리지 커패시터는 신호라인(SL, SIL, EL, DL), 초기화전압라인(VIL), 및 구동전압라인(PL)에 연결될 수 있다.
도 2에서는 각 화소(P)가 신호라인(SL, SIL, EL, DL), 초기화전압라인(VIL), 및 구동전압라인(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 신호라인(SL, SIL, EL, DL) 중 적어도 어느 하나, 초기화전압라인(VIL)과 구동전압라인(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 트랜지스터는 구동 트랜지스터(driving TFT, T1), 스위칭 트랜지스터(switching TFT, T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)를 포함할 수 있다.
신호라인은 스캔신호(GW)를 전달하는 스캔라인(SL), 제1초기화 트랜지스터(T4)와 제2초기화 트랜지스터(T7)에 이전 스캔신호(GI)를 전달하는 이전 스캔라인(SIL), 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)에 발광제어신호(EM)를 전달하는 발광제어라인(EL), 스캔라인(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함할 수 있다. 구동전압라인(PL)은 구동 트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압라인(VIL)은 구동 트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)에 연결될 수 있고, 구동 트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결될 수 있으며, 구동 트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급할 수 있다.
스위칭 트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(SL)에 연결될 수 있고, 스위칭 트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결될 수 있으며, 스위칭 트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결될 수 있다. 스위칭 트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔신호(GW)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(SL)에 연결될 수 있고, 보상 트랜지스터(T3)의 보상 소스전극(S3)은 구동 트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결될 수 있고, 보상 트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1), 제1초기화 트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 연결될 수 있다. 보상 트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔신호(GW)에 따라 턴-온되어 구동 트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔라인(SIL)에 연결될 수 있고, 제1초기화 트랜지스터(T4)의 제1초기화 소스전극(S4)은 제2초기화 트랜지스터(T7)의 제2초기화 드레인전극(D7)과 초기화전압라인(VIL)에 연결될 수 있으며, 제1초기화 트랜지스터(T4)의 제1초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1), 보상 트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 연결될 수 있다. 제1초기화 트랜지스터(T4)는 이전 스캔라인(SIL)을 통해 전달받은 이전 스캔신호(GI)에 따라 턴-온되어 초기화전압(Vint)을 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어라인(EL)에 연결될 수 있으며, 동작제어 트랜지스터(T5)의 동작제어 소스전극(S5)은 구동전압라인(PL)과 연결될 수 있고, 동작제어 트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결될 수 있다.
발광제어 트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어라인(EL)에 연결될 수 있고, 발광제어 트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 트랜지스터(T3)의 보상 소스전극(S3)에 연결될 수 있으며, 발광제어 트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2초기화 트랜지스터(T7)의 제2초기화 소스전극(S7) 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결될 수 있다.
동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴-온되고, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐를 수 있다.
제2초기화 트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이전 스캔라인(SIL)에 연결될 수 있고, 제2초기화 트랜지스터(T7)의 제2초기화 소스전극(S7)은 발광제어 트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광다이오드(OLED)의 화소전극에 연결될 수 있으며, 제2초기화 트랜지스터(T7)의 제2초기화 드레인전극(D7)은 제1초기화 트랜지스터(T4)의 제1초기화 소스전극(S4) 및 초기화전압라인(VIL)에 연결될 수 있다. 제2초기화 트랜지스터(T7)는 이전 스캔라인(SIL)을 통해 전달받은 이전 스캔신호(GI)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
도 2에서는 제1초기화 트랜지스터(T4)와 제2초기화 트랜지스터(T7)가 이전 스캔라인(SIL)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 트랜지스터(T4)는 이전 스캔라인(SIL)에 연결되어 이전 스캔신호(GI)에 따라 구동하고, 제2초기화 트랜지스터(T7)는 별도의 신호라인(예컨대, 이후 스캔라인)에 연결되어 상기 신호라인에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)은 구동전압라인(PL)에 연결될 수 있으며, 유기발광다이오드(OLED)의 대향전극은 공통전압(ELVSS)에 연결될 수 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2에서는 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
화소회로(PC)는 전술한 트랜지스터들 중 적어도 어느 하나의 트랜지스터(예컨대 구동 트랜지스터, T1)의 아래에 배치된 하부층(bottom layer, BL)을 포함할 수 있다. 하부층(BL)은 배선(CL)을 통해 전압(VN)이 인가될 수 있는데, 이 때 전압(VN)은 제어신호 등에 의해 가변되거나 선택될 수 있다. 예컨대, 하부층(BL)은 구동전압(ELVDD), 초기화전압(Vint), 화소회로(PC)에 포함된 어느 하나의 트랜지스터의 게이트전압, 소스전압, 또는 드레인전압과 같은 전압과 동일한 전압을 가질 수 있다. 또는 하부층(BL)은 전술한 전압들과 다른 별도의 전압이 인가될 수 있으며, 예컨대, 하부층(BL)은 표시 패널(10A, 도 1)의 외곽영역(PA)에 구비된 전압배선(1150)에 연결될 수 있다. 하부층(BL)은 적어도 구동 트랜지스터(T1)의 아래에 배치됨으로써, 순간 잔상이 발생하는 문제를 방지하거나 최소화할 수 있다. 하부층(BL)은 도 3을 참조하여 후술하는 바와 같이 구동 트랜지스터(T1)와 중첩하도록 배치될 수 있다. 또는, 하부층(BL)은 구동 트랜지스터(T1) 및 다른 트랜지스터(들)과 중첩하도록 배치되거나, 화소회로(PC)에 포함된 모든 트랜지스터들과 중첩하도록 전술한 트랜지스터들의 아래에 배치될 수 있다.
도 2는 화소회로(PC)가 7개의 트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하였으나, 본 발명은 이에 한정되지 않는다. 트랜지스터 및 스토리지 커패시터의 개수는 화소회로(PC)의 디자인에 따라 6개 이하이거나 8개 이상인 것과 같이 다양하게 변경될 수 있으나, 이하에서는 설명의 편의를 위하여 도 2에 도시된 화소회로(PC)로 설명한다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 단면도이다.
도 3을 참조하면, 기판(100) 상에는 구동 트랜지스터(T1) 및 스토리지 커패시터(Cst)를 포함하는 화소회로가 배치된다. 도 3에는 앞서 도 2를 참조하여 설명한 화소회로에 포함된 복수의 트랜지스터들 중 구동 트랜지스터(T1)를 도시하고 있으나, 다른 트랜지스터들도 구동 트랜지스터(T1)와 동일한 구조를 가질 수 있다.
기판(100)은 고분자 수지 또는 글래스를 포함할 수 있다. 일 실시예로서, 기판(100)은 SiO2를 주성분으로 하는 글래스재를 포함하거나, 강화 플라스틱과 같은 수지를 포함할 수 있으며, 리지드(rigid)한 성질을 가질 수 있다. 또는, 기판(100)은 고분자 수지를 포함하는 플렉서블한 기판일 수 있다. 예컨대, 기판(100)은 폴리이미드와 같은 고분자 수지를 포함하는 층 및 전술한 고분자 수지층 상에 위치하는 배리어층의 적층 구조일 수 있다.
하부층(BL)은 기판(100)과 적어도 하나의 트랜지스터 사이에 배치될 수 있다. 이와 관련하여, 도 3은 하부층(BL)이 기판(100)과 구동 트랜지스터(T1) 사이에 배치된 것을 도시한다.
하부층(BL)은 도전성 층으로서, 금속을 포함할 수 있다. 예컨대, 하부층(BL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 금속층(ML)은 전술한 물질의 단일층 또는 다층일 수 있다. 도 3에서는 하부층(BL)이 기판(100)의 상면 바로 위에 위치하는 것을 도시하고 있으나, 다른 실시예로서 하부층(BL) 아래에는 실리콘나이트라이드나 실리콘옥사이드와 같은 무기 절연층이 개재될 수 있다.
버퍼층(201)은 하부층(BL) 상에 위치할 수 있다. 버퍼층(201)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기 절연물을 포함할 수 있다. 버퍼층(201)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
버퍼층(201) 상에는 구동 트랜지스터(T1) 및 스토리지 커패시터(Cst)가 배치될 수 있다. 구동 트랜지스터(T1)는 구동 반도체층(Act1), 구동 게이트전극(G1), 구동 소스전극(S1), 및 구동 드레인전극(D1)을 포함할 수 있다.
구동 반도체층(Act1)은 폴리 실리콘을 포함할 수 있다. 다른 실시예로서, 구동 반도체층(Act1)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 또는, 구동 반도체층(Act1)은 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크로뮴(Cr), 티타늄(Ti), 및/또는 아연(Zn)을 포함하는 산화물 반도체를 포함할 수 있다. 예를 들어, 구동 반도체층(Act1)은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide)와 같은 산화물 반도체를 포함할 수 있다.
구동 게이트전극(G1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 구동 게이트전극(G1)은 전술한 물질의 단일층 또는 다층일 수 있다. 구동 반도체층(Act1)과 구동 게이트전극(G1) 사이에는 게이트절연층(203)이 배치될 수 있다.
게이트절연층(203)은 구동 반도체층(Act1) 및 구동 게이트전극(G1) 사이에 개재된다. 게이트절연층(203)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기 절연물을 포함할 수 있다. 게이트절연층(203)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부 전극인 제1스토리지 축전판(CE1)일 수 있다. 제1스토리지 축전판(CE1) 상에는 제1층간 절연층(205)을 사이에 두고 제1스토리지 축전판(CE1)과 중첩하는 제2스토리지 축전판(CE2)이 위치할 수 있다. 도 3에는 스토리지 커패시터(Cst)가 구동 트랜지스터(T1)와 중첩하는 것을 도시하고 있으나, 다른 실시예로서 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)와 중첩하지 않을 수 있다. 이 경우, 제1스토리지 축전판(CE1)과 구동 게이트전극(G1)은 각각 개별적으로 형성될 수 있다.
제2층간 절연층(207)은 스토리지 커패시터(Cst) 상에 위치할 수 있으며, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기 절연물을 포함할 수 있다. 제2층간 절연층(207)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
구동 소스전극(S1) 및 구동 드레인전극(D1)은 제2층간 절연층(207) 상에 위치할 수 있다. 구동 소스전극(S1) 및 구동 드레인전극(D1)은 전도성이 좋은 재료를 포함할 수 있다. 구동 소스전극(S1) 및 구동 드레인전극(D1)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 구동 소스전극(S1) 및 구동 드레인전극(D1)은 Ti/Al/Ti의 다층을 포함할 수 있다.
구동 소스전극(S1) 및 구동 드레인전극(D1)은 각각 구동 반도체층(Act1)의 구동 소스영역 및 구동 드레인영역에 접속할 수 있다. 구동 반도체층(Act1)은 구동 게이트전극(G1)과 중첩하는 구동 채널영역을 포함하며, 구동 채널영역의 양측에는 각각 구동 소스영역 및 구동 드레인영역이 존재할 수 있다. 도 3에는 구동 소스영역 및 구동 드레인영역 각각에 구동 소스전극(S1) 및 구동 드레인전극(D1)이 접속된 것을 도시하고 있으나, 다른 실시예로 구동 소스영역이 구동 소스전극에 해당하고, 구동 드레인영역이 구동 드레인전극에 해당하는 것으로 이해할 수 있다.
배선(CL)은 하부층(BL) 상에 위치할 수 있다. 배선(CL)은 하부층(BL)과 배선(CL) 사이에 개재되는 적어도 하나의 절연층을 관통하는 콘택홀을 통해 하부층(BL)에 접속될 수 있다. 일 실시예로, 도 3은 배선(CL)이 구동 게이트전극(G1)과 동일한 층 상에 위치하며, 버퍼층(201) 및 게이트절연층(203)을 관통하는 콘택홀을 통해 하부층(BL)에 접속된 것을 도시한다. 다른 실시예로, 배선(CL)은 제2스토리지 축전판(CE2)과 동일한 층 상에 위치할 수 있다. 또는, 배선(CL)은 구동 소스전극(S1) 및/또는 구동 드레인전극(D1)과 동일한 층 상에 위치할 수 있다.
구동 트랜지스터(T1)는 평탄화 절연층(209)로 커버될 수 있다. 평탄화 절연층(209)은 상면이 대략 편평한 면을 포함할 수 있다. 평탄화 절연층(209)은 Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다. 일 실시예로, 평탄화 절연층(209)은 폴리이미드를 포함할 수 있다. 또는, 평탄화 절연층(209)은 무기 및 유기절연물을 포함할 수 있다.
화소전극(221)은 평탄화 절연층(209) 상에 위치할 수 있다. 화소전극(221)은 평탄화 절연층(209)에 형성된 콘택홀을 통해 전술한 구동 트랜지스터(T1) 및 스토리지 커패시터(Cst) 등을 포함하는 화소회로(PC, 도 2)와 전기적으로 연결될 수 있다.
화소전극(221)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(221)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(221)은 전술한 반사막의 위 또는/및 아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
화소전극(221) 상에는 화소정의막(211)이 형성될 수 있다. 화소정의막(211)은 화소전극(221)의 상면을 노출하는 개구를 포함하되, 화소전극(221)의 가장자리를 커버할 수 있다. 화소정의막(211)은 유기 절연물을 포함할 수 있다. 또는, 화소정의막(211)은 실리콘나이트라이드 실리콘옥시나이트라이드, 또는 실리콘옥사이드(SiOx)와 같은 무기 절연물을 포함할 수 있다. 또는, 화소정의막(211)은 유기절연물 및 무기절연물을 포함할 수 있다.
중간층(222)은 발광층(222b)을 포함한다. 중간층(222)은 발광층(222b)의 아래에 배치된 제1기능층(222a) 및/또는 발광층(222b)의 위에 배치된 제2기능층(222c)을 포함할 수 있다. 발광층(222b)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.
제1기능층(222a)은 단층 또는 다층일 수 있다. 예컨대 제1기능층(222a)이 고분자 물질로 형성되는 경우, 제1기능층(222a)은 단층구조인 홀 수송층(HTL: Hole Transport Layer)일 수 있다. 제1기능층(222a)이 저분자 물질로 형성되는 경우, 제1기능층(222a)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.
제2기능층(222c)은 언제나 구비되는 것은 아니다. 예컨대, 제1기능층(222a)과 발광층(222b)을 고분자 물질로 형성하는 경우, 제2기능층(222c)을 형성하는 것이 바람직하다. 제2기능층(222c)은 단층 또는 다층일 수 있다. 제2기능층(222c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
발광층(222b)은 화소정의막(211)의 개구와 대응하도록 배치되는데 반해, 제1기능층(222a) 및 제2기능층(222c)은 기판(100) 상에 전체적으로 형성될 수 있다.
대향전극(223)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(223)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(223)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(223)은 표시영역(DA)뿐만 아니라 중간영역(MA) 상에도 형성될 수 있다. 중간층(222) 및 대향전극(223)은 열 증착법에 의해 형성될 수 있다.
캡핑층(230)은 대향전극(223) 상에 위치할 수 있다. 예컨대, 캡핑층(230)은 LiF를 포함할 수 있으며, 열 증착법에 의해 형성될 수 있다. 또는, 캡핑층(230)은 실리콘옥사이드, 실리콘 나이트라이드, 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있다. 또는, 캡핑층(230)은 유기절연물을 포함할 수 있다. 또는, 캡핑층(230)은 생략될 수 있다.
화소전극(221), 중간층(222) 및 대향전극(223)의 적층 구조를 포함하는 유기발광다이오드(OLED)는 봉지 부재로 커버될 수 있다. 일 실시예로, 도 3은 봉지 기판(300A)을 도시하고 있다. 봉지 기판(300A)은 글래스재 또는 고분자 수지를 포함할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도이다.
도 4를 참조하면, 기판(100)은 고분자 수지와 무기 절연물을 포함하는 적층 구조일 수 있다. 예컨대, 기판(100)은 제1베이스층(101), 제1배리어층(102), 제2베이스층(103), 및 제2배리어층(104)이 순차적으로 적층된 구조를 가질 수 있다.
제1베이스층(101) 및 제2베이스층(103)은 폴리에테르술폰(PES, polyethersulfone), 폴리아릴레이트(PAR, polyarylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenene napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 등과 같은 고분자 수지를 포함할 수 있다.
제1배리어층(102) 및 제2배리어층(104)은 각각, 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘나이트라이드 및/또는 실리콘옥사이드와 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
전술한 기판(100) 상에 형성된 유기발광다이오드(OLED)는 봉지 부재로 커버될 수 있는데, 이와 관련하여 도 4는 봉지 부재가 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함하는 박막봉지층(300B)인 것을 도시한다. 예컨대, 박막봉지층(300B)은 제1무기봉지층(310), 제2무기봉지층(330), 및 이들 사이의 유기봉지층(320)을 포함할 수 있으나, 무기봉지층 및 유기봉지층의 개수 및/또는 적층 순서는 다양하게 변경될 수 있다.
기판(100)과 박막봉지층(300B) 사이의 구조는 앞서 도 3을 참조하여 설명한 바와 동일하다. 예컨대, 하부층(BL)이 기판(100)과 구동 트랜지스터(T1) 사이에 개재되며, 배선(CL)을 통해 전압이 인가될 수 있다. 전압은 앞서 도 2를 참조하여 설명한 바와 같이 제어신호 등에 의해 가변되거나 선택될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널 중 어느 하나의 화소의 등가회로도이고, 도 6은 본 발명의 일 실시예에 따른 표시 패널에 구비된 하부층에 인가되는 전압을 나타낸 타이밍도이며, 도 7은 본 발명의 다른 실시예에 따른 표시 패널에 구비된 하부층에 인가된 전압을 나타낸 타이밍도이다.
도 5를 참조하면, 하부층(BL)은 배선(CL)을 통해 스위칭부(SWP)와 연결될 수 있으며, 스위칭부(SWP)의 스위칭 동작에 의해 하부층(BL)에는 제1전압(V1) 또는 제2전압(V2)이 인가될 수 있다. 스위칭부(SWP)는 하나 또는 그 이상의 트랜지스터를 포함할 수 있다. 스위칭부(SWP)는 표시 패널에 구비된 제어부의 제어신호에 따라 전술한 스위칭 동작을 수행할 수 있다.
제1전압(V1)과 제2전압(V2)은 DC 전압 또는 AC전압일 수 있다. 일 실시예로, 제1전압(V1)은 구동전압(ELVDD)일 수 있으며, 제2전압(V2)은 화소(P)에 인가되는 전압, 예컨대 화소회로(PC)의 트랜지스터 또는 스토리지 커패시터에 인가되는 전압과 다른 전압일 수 있다. 이 경우 제2전압(V2)을 제공하기 위한 전압배선(1150, 도 1)이 표시 패널(10A, 도 1)의 외곽영역(PA)에 위치할 수 있으며, 배선(CL)은 외곽영역(PA)으로 연장될 수 있다. 다른 실시예로, 제1전압(V1)은 구동전압(ELVDD)일 수 있으며, 제2전압(V2)은 구동 트랜지스터(T1)의 소스전극이거나, 드레인전극이거나, 게이트전극일 수 있다.
스위칭부(SWP)의 스위칭 동작은 하나 또는 복수의 프레임 단위로 이루어질 수 있다.
일 실시예로, 도 5 및 도 6에 도시된 바와 같이, 스위칭부(SWP)의 스위칭 동작은 N개의 프레임들 마다 이루어질 수 있다. 예컨대, 처음 N개의 프레임들에서 하부층(BL)의 전압(VN)은 제1전압(V1)과 동일한 전압을 가지다가 스위칭부(SWP)의 스위칭 동작(TP1)에 의해 이후 N개의 프레임들에서는 하부층(BL)의 전압(VN)은 제2전압(V2)과 동일한 전압을 가질 수 있다. 다음으로, 스위칭부(SWP)의 스위칭 동작(TP2)에 의해 하부층(BL)의 전압(VN)은 다시 제1전압(V1)과 동일한 전압을 가질 수 있다.
다른 실시예로, 도 5 및 도 7을 참조하면, 스위칭부(SWP)의 스위칭 동작은 하나의 프레임 마다 이루어질 수 있다. 예컨대, 하나의 프레임 마다 스위칭 동작(TP1, TP2)이 이루어짐에 따라, 하부층(BL)의 전압(VN)은 교번적으로 제1전압(V1)과 동일한 전압을 갖거나 제2전압(V2)과 동일한 전압을 가질 수 있다.
도 5 내지 도 7을 참조하여 설명한 바와 같이, 스위칭부(SWP)의 스위칭 동작은 제1전압(V1)과 제2전압(V2) 사이에서, 또는 제1전압(V1), 제2전압(V2), 및 제3전압(V3) 사이에서 이루어질 수 있다. 그에 따라 하부층(BL)의 전압(VN)은 교번적으로 제1전압(V1)과 제2전압(V2)과 동일한 레벨을 가지거나(도 6 및 도 7), 제1전압(V1), 제2전압(V2), 및 제3전압(V3) 사이에서 선택된 전압과 동일한 레벨(도 8)을 가질 수 있다. 일부 실시예에서, 스위칭부(SWP)는 하부층(BL)이 전압(VN)이 제1전압(V1), 제2전압(V2), 및 제3전압(V3) 어디에도 연결되지 않도록 동작할 수 있다. 예컨대 하부층(BL)이 플로팅 상태인 타이밍이 존재할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 표시 패널 중 어느 하나의 화소의 등가회로도이다.
도 8을 참조하면, 스위칭부(SWP)의 스위칭 동작에 의해 하부층(BL)은 제1전압(V1), 제2전압(V2), 및 제3전압(V3)에서 선택된 하나 이상의 전압과 동일한 전압을 가질 수 있다. 일 실시예로 스위칭부(SWP)의 스위칭 동작은 제1전압(V1)에서 제2전압(V2)으로, 제2전압(V2)에서 제3전압(V3)으로, 제3전압(V3)에서 제1전압(V1)으로의 순서로 이루어질 수 있다. 또는, 스위칭부(SWP)의 스위칭 동작은 제1전압(V1)에서 제3전압(V3)으로, 제3전압(V3)에서 제2전압(V2)으로, 제2전압(V2)에서 제1전압(V1)으로의 순서로 이루어질 수 있다. 또는, 스위칭부(SWP)의 스위칭 동작은 제1전압(V1)에서 제2전압(V2)으로, 제2전압(V2)에서 제1전압(V1)으로, 제1전압(V1)에서 제3전압(V3)으로, 제3전압(V3)에서 제1전압(V1)으로의 순서와 같이 이루어질 수 있다. 다른 실시예로, 스위칭부(SWP)의 스위칭 동작은 일정한 제어신호에 따라 선택적으로 이루어질 수 있으며, 규칙적으로 또는 무작위로 이루어질 수 있다.
도 8에서는 제1전압(V1), 제2전압(V2), 및 제3전압(V3)을 설명하고 있으나, 하부층(BL)은 4개 이상의 전압들 중에서 선택된 하나 또는 그 이상의 전압과 동일한 전압을 가질 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이고, 도 10a는 본 발명의 일 실시예에 따른 제1화소의 등가 회로도를 나타내며, 도 10b는 본 발명의 일 실시예에 따른 제2화소의 등가 회로도를 나타낸다. 그리고, 도 11a는 본 발명의 다른 실시예에 따른 제1화소의 등가 회로도를 나타내며, 도 11b는 본 발명의 다른 실시예에 따른 제2화소의 등가 회로도를 나타낸다. 도 9는 편의상 표시영역(DA)의 제1화소(P1)들 및 제2화소(P2)들을 중심으로 도시하고 있으나, 앞서 도 1을 참조하여 설명한 스캔 드라이버(1100), 데이터 드라이버(1200), 제1메인 전원배선(1130), 제2메인 전원배선(1140), 및/또는 전압배선(1150) 등이 배치될 수 있음은 물론이다.
도 9를 참조하면, 표시영역(DA)은 제1화소(P1)들이 배치된 제1영역(A1) 및 제2화소(P2)들이 배치된 제2영역(A2)을 포함할 수 있다. 도 10a 및 도 10b에 도시된 바와 같이, 제1화소(P1) 및 제2화소(P2)는 앞서 도 2를 참조하여 설명한 화소(P)와 동일할 수 있다. 제1화소(P1)의 하부층(BL1, 이하 제1하부층이라 함)은 제1배선(CL1)에 의해 제1스위칭부(SWP1)와 연결되고, 제2화소(P2)의 하부층(BL2, 이하 제2하부층이라 함)은 제2배선(CL2)에 의해 제2스위칭부(SWP2)와 연결될 수 있다.
일 실시예에 따르면, 제1하부층(BL1)에 연결된 스위칭부(SWP1, 이하 제1스위칭부라 함)와 제2하부층(BL2)에 연결된 스위칭부(SWP2, 이하 제2스위칭부라 함)는 서로 독립적으로 동작할 수 있다. 예컨대, 제1스위칭부(SWP1)와 제2스위칭부(SWP2)는 개별적으로 그리고 독립적으로 동작할 수 있으며, 따라서 일부 구간(period)에서 제1하부층(BL1)의 전압은 제2하부층(BL2)의 전압과 동일하거나 서로 다를 수 있다.
또 다른 실시예로, 제1스위칭부(SWP1)와 제2스위칭부(SWP2)는 서로 의존적(dependent)으로 또는 서로 영향을 주면서 동작할 수 있다. 예컨대 제1스위칭부(SWP1)가 동작할 때 제2스위칭부(SWP2)도 함께 동작할 수 있으며, 제1하부층(BL1)의 전압과 제2하부층(BL2)의 전압은 서로 다를 수 있다. 또는, 제1스위칭부(SWP1)의 동작 후 제2스위칭부(SWP2)가 동작하거나, 제2스위칭부(SWP2)의 동작 후 제1스위칭부(SWP1)가 동작할 수 있다.
예컨대, 도 10a에 도시된 바와 같이 제1화소(P1)의 제1하부층(BL1)은 제1전압(V1)이 인가되고, 도 10b에 도시된 바와 제2화소(P2)의 제2하부층(BL2)은 제2전압(V2)이 인가될 수 있다. 제1전압(V1) 및 제2전압(V2)은 서로 다른 전압을 갖되, 화소회로(PC)에 인가되는 전압이거나 화소회로(PC)에 인가되는 전압과 다른 전압일 수 있다. 예컨대, 제1전압(V1) 또는 제2전압(V2)은 구동전압(ELVDD), 초기화전압(Vint), 어느 하나의 트랜지스터의 게이트전압, 소스전압 또는 드레인전압일 수 있다. 일 실시예로, 제1전압(V1)과 제2전압(V2) 중 하나는 구동전압(ELVDD)이고, 나머지 하나는 구동 트랜지스터(T1)의 구동 게이트전극, 구동 소스전극, 또는 구동 드레인전극과 동일한 전압일 수 있다. 다른 실시예로, 제1전압(V1)과 제2전압(V2) 중 하나는 초기화전압(Vint)이고, 나머지 하나는 구동 트랜지스터(T1)의 구동 게이트전극, 구동 소스전극, 또는 구동 드레인전극과 동일한 전압일 수 있다. 또는, 제1전압(V1)과 제2전압(V2) 중 하나는 구동전압(ELVDD)이거나 초기화전압(Vint)일 수 있고, 나머지 하나는 화소회로(PC)에 인가되는 전압과 다른 전압(예, AC전압 또는 DC전압)일 수 있다. 또는, 제1전압(V1)과 제2전압(V2) 중 하나는 어느 하나의 트랜지스터의 게이트전압, 소스전압 또는 드레인전압일 수 있고, 나머지 하나는 전술한 화소회로(PC)에 인가되는 전압과 다른 전압(AC 또는 DC전압)인 것과 같이 제1전압(V1)과 제2전압(V2)은 서로 다른 전압을 가질 수 있다.
제1스위칭부(SWP1) 및 제2스위칭부(SWP2)는 각각 앞서 도 6 내지 도 7을 참조하여 설명한 바와 같이 하나 또는 복수의 프레임 단위로 이루어질 수 있다. 또는, 제1스위칭부(SWP1) 및 제2스위칭부(SWP2) 각각의 스위칭 동작은, 특정 시점 이후에서 일어나지 않을 수 있다. 예컨대, 표시 패널(10B)의 제조 공정, 또는 제조 이후에서 제1스위칭부(SWP1) 및 제2스위칭부(SWP2) 각각의 스위칭 동작은 야기되지 않을 수 있다. 또는 표시 패널의 제어부가 스위칭 동작을 위한 제어신호를 생성하지 않을 수 있다. 이 경우, 제1화소(P1)의 등가 회로도는 도 11a에 도시된 바와 같고, 제2화소(P2)의 등가 회로도는 도 11b에 도시된 바와 같다. 예컨대, 제1하부층(BL1)은 제1배선(CL1)에 의해 제1전압(V1)에 연결되고, 제2하부층(BL2)은 제2배선(CL2)에 의해 제2전압(V2)에 연결된다.
도 9에서는 제1화소(P1)들이 배치된 제1영역(A1)과 제2화소(P2)들이 배치된 제2영역(A2)이 각각 표시영역(DA)에 상호 이격되어 배치된 것을 도시하나, 도 9의 도시는 예시적인 것으로 본 발명이 이에 한정되는 것은 아니다. 다른 실시예로서, 도 12a 내지 도 12e에 도시된 바와 같이 제1영역(A1)과 제2영역(A2)은 다양하게 배치될 수 있다.
도 12a 내지 도 12e는 본 발명의 다른 실시예에 따른 표시 패널 중 표시영역을 발췌하여 나타낸 평면도들이다.
도 12a를 참조하면, 제1영역(A1)과 제2영역(A2)은 각각 표시영역(DA)에 y방향을 따라 연장될 수 있으며, 제1영역(A1)과 제2영역(A2)은 x방향을 따라 교번적으로 배열될 수 있다. 도 12b를 참조하면, 제1영역(A1)과 제2영역(A2)은 각각 표시영역(DA)에 x방향을 따라 연장될 수 있으며, 제1영역(A1)과 제2영역(A2)은 y방향을 따라 교번적으로 배열될 수 있다. 또는, 도 12c에 도시된 바와 같이 제1영역(A1)과 제2영역(A2)은 코너 부분들이 접하도록 배열되거나, 도 12d 및 도 12e에 도시된 바와 같이 제2영역(A2)이 제1영역(A1)에 의해 둘러싸이도록 배열될 수 있다. 일 실시예로, 제2영역(A2)의 면적은 도 12d에 도시된 바와 같이 제1영역(A1)의 면적과 동일하거나 그 보다 크거나, 도 12e에 도시된 바와 같이 제1영역(A1)의 면적에 비하여 매우 작을 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시 패널 중 표시영역의 일 부분을 나타낸 평면도이고, 도 14는 본 발명의 일 실시예에 따른 표시 패널의 제1화소와 제2화소를 나타낸 단면도이며, 도 15는 본 발명의 일 실시예에 따른 표시 패널에 구비된 제1하부층과 제2하부층을 발췌하여 나타낸 평면도이고, 도 16은 본 발명의 다른 실시예에 따른 표시 패널에 구비된 제1하부층과 제2하부층을 발췌하여 나타낸 평면도이다. 설명의 편의를 위하여 도 14는 표시 패널에 포함된 봉지 부재를 생략하고 도시한다.
도 13을 참조하면, 표시영역(DA)은 제1화소(P1)들이 배치된 제1영역(A1)과 제2화소(P2)들이 배치된 제2영역(A2)을 포함하되, 제1영역(A1)은 제2영역(A2)을 둘러싸도록 배치될 수 있다. 제2영역(A2)은 이웃한 제1화소(P1)들 사이에 위치할 수 있으며, 제2영역(A2)에 배치된 제2화소(P2)들도 이웃한 제1화소(P1)들 사이에 위치할 수 있다.
제2화소(P2)들은 제2영역(A2) 중 일부에만 배치될 수 있다. 제2영역(A2)은 제2화소(P2)들이 배치된 제1서브영역과 빛이 투과할 수 있는 제2서브영역(A2-T, 이하 투과영역이라 함)를 포함할 수 있다. 투과영역(A2-T)에는 제2화소(P2)들을 비롯한 화소가 배치되지 않는다.
도 14에 도시된 바와 같이, 제1화소(P1)와 제2화소(P2)는 각각 제1하부층(BL1)과 제2하부층(BL2)를 구비하되, 그 구체적 구조는 앞서 도 3을 참조하여 설명한 바와 같다. 예컨대, 제1화소(P1)는 구동 트랜지스터(T1-1, 이하 제1구동 트랜지스터라 함) 및 스토리지 커패시터(Cst1, 이하 제1스토리지 커패시터라 함)를 포함할 수 있으며, 제2화소(P2)는 구동 트랜지스터(T1-2, 이하 제2구동 트랜지스터라 함) 및 스토리지 커패시터(Cst2, 이하 제2스토리지 커패시터라 함)를 포함할 수 있다. 제1구동 트랜지스터(T1-1)와 제2구동 트랜지스터(T1-2)는 각각 앞서 도 3을 참조하여 설명한 구동 트랜지스터와 동일한 구조를 가질 수 있으며, 제1스토리지 커패시터(Cst1)와 제2스토리지 커패시터(Cst2)는 각각 앞서 도 3을 참조하여 설명한 스토리지 커패시터와 동일한 구조를 가질 수 있다. 마찬가지로, 제1화소(P1)의 유기발광다이오드(OLED1, 이하 제1유기발광다이오드라 함) 및 제2화소(P2)의 유기발광다이오드(OLED2, 이하 제2유기발광다이오드라 함)는 각각 앞서 도 3을 참조하여 설명한 유기발광다이오드와 동일한 구조를 가질 수 있다.
제1하부층(BL1)에 전압을 제공하는 제1배선(CL1)은 제2하부층(BL2)에 전압을 제공하는 제2배선(CL2)과 서로 다른 층 상에 배치될 수 있다. 이와 관련하여, 도 14는 제1배선(CL1)이 제1층간 절연층(205) 상에 위치하고, 제2배선(CL2)이 게이트절연층(203) 상에 위치하는 것을 도시한다.
제1하부층(BL1)과 제2하부층(BL2)에 각각 인가되는 전압은 앞서 도 10a 및 도 10b, 또는 도 11a 및 도 11b를 참조하여 설명한 바와 같다. 일 실시예로, 제1하부층(BL1)과 제2하부층(BL2)은 각각 도 11a 및 도 11b에 도시된 바와 같이 서로 다른 전압을 갖는 제1전압(V1)과 제2전압(V2)이 인가될 수 있다.
예를 들어, 제1하부층(BL1)에는 구동전압과 동일한 전압이 인가되고, 제2하부층(BL2)에는 화소회로에 인가되는 전압과 다른 전압이 인가될 수 있다. 이 경우, 각 제1화소(P1)에 구비된 제1하부층(BL1)은 도 15에 도시된 바와 같이 서로 연결될 수 있고, 마찬가지로 각 제2화소(P2)에 구비된 제2하부층(BL2)도 서로 연결될 수 있다. 제1하부층(BL1)과 제2하부층(BL2)은 전기적으로 및 공간적으로 서로 분리되어 배치된다. 도 15에는 도시되지 않았으나, 제1하부층(BL1)에 연결된 제1배선(CL1, 도 14)은 표시 패널의 외곽영역(PA, 도 1 참조)으로 연장되어 제1메인 전원배선(1130)에 연결되거나 제1영역(A1)을 횡단하는 구동전압선(PL, 도 1 참조)에 연결될 수 있다. 제2하부층(BL2)에 연결된 제2배선(CL2)은 표시 패널의 외곽영역(PA, 도 1 참조)으로 연장되어 외곽영역에 배치된 전압배선(1150)과 전기적으로 연결될 수 있다.
다른 실시예로, 제1하부층(BL1)에 구동전압과 동일한 전압이 인가되고 제2하부층(BL2)에 제2구동 트랜지스터(T1-2)의 소스전압, 드레인 전압, 또는 게이트전압과 동일한 전압이 인가될 수 있다. 이 경우, 각 제1화소(P1)에 구비된 제1하부층(BL1)은 도 16에 도시된 바와 같이 서로 연결될 수 있다. 각 제2화소(P2)에 구비된 제2하부층(BL2)은 상호 이격될 수 있다. 각 제2화소(P2)에 구비된 제2하부층(BL2)은 각각 제2배선(CL2, 도 14)을 통해 제2구동 트랜지스터(T1-2)의 구동소스전극, 구동 드레인전극, 또는 구동 게이트전극에 연결될 수 있다.
도 17은 본 발명의 일 실시예에 따른 표시 패널을 포함하는 표시 장치를 개략적으로 나타낸 사시도이고, 도 18은 도 17의 XVIII- XVIII'선에 따른 단면도이다.
도 17 및 도 18을 참조하면, 표시 장치(1)는 표시영역(DA) 및 외곽영역(PA)을 포함하며, 표시영역(DA)은 앞서 도 14를 참조하여 설명한 바와 같이 제1영역(A1)과 제2영역(A2)을 포함할 수 있다. 제1영역(A1)에는 제1화소(P1)들이 배치되고, 제2영역(A2)에는 제2화소(P2)들이 배치되되, 제2영역(A2)은 화소들이 배치되지 않은 투과영역(A2-T)을 포함할 수 있다.
도 18에 도시된 바와 같이, 표시 장치(1)는 표시요소를 포함하는 표시 패널(10)을 포함하며, 표시 패널(10)은 기판(100), 기판(100) 상에 배치된 표시요소층(200), 상기 표시요소층(200)을 밀봉하는 밀봉 부재로써 박막봉지층(300B)을 포함할 수 있다. 표시요소층(200)은 제1구동 트랜지스터(T1-1) 및 제2구동 트랜지스터(T1-2) 및 이들에 각각 전기적으로 연결된 제1유기발광다이오드(OLED1) 및 제2유기발광다이오드(OLED2)를 포함하며, 이들에 대한 구체적 설명은 앞서 도 3 및 도 14를 참조하여 설명한 바와 같다.
표시 패널(10)은 기판(100)의 하부에 배치된 하부보호필름(175)을 더 포함할 수 있다. 하부보호필름(175)은 제2영역(A2)과 대응하는 개구(175OP)를 포함할 수 있다.
표시 장치(1)는 제2영역(A2)에 위치하는 컴포넌트(20)를 포함할 수 있다. 컴포넌트(20)는 예컨대 빛을 방출하거나 또는/및 빛을 수광하는 전자요소, 예컨대 센서나 카메라 등을 포함할 수 있다. 일 실시예로, 컴포넌트(20)는 사람의 신체의 일부(예, 지문, 안면, 홍채 등)을 인식하거나, 표시 장치(1)에 인접한 사람이나 사물의 거리 등을 인식함에 있어 기초가 되는 데이터를 수집할 수 있다. 컴포넌트(20)에서 방출하거나 또는/및 컴포넌트(20)로 입사되는 빛은 적외선, 가시광선, 또는 자외선 대역의 빛일 수 있다. 일 실시예로, 컴포넌트(20)가 빛을 방출하는 경우, 제2영역(A2)에 위치하는 제2하부층(BL2)은 각 제2화소(P2)에 포함된 트랜지스터들을 전체적으로 커버할 수 있는 면적을 가질 수 있다. 예컨대, 제2화소(P2)가 앞서 도 11b를 참조하여 설명한 바와 같이 7개의 트랜지스터들을 포함하는 경우, 제2하부층(BL2)은 하방으로부터 전술한 7개의 트랜지스터들(예컨대, 트랜지스터들의 반도체층들)을 커버할 수 있을 정도의 면적을 가질 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10A, 10B, 10: 표시 패널
P1: 제1화소
P2: 제2화소
BL1: 제1하부층
BL2: 제2하부층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 제1트랜지스터 및 상기 제1트랜지스터에 전기적으로 연결된 제1표시요소를 포함하는 제1화소;
    상기 기판과 상기 제1트랜지스터 사이에 개재되는 제1하부층;
    을 포함하며,
    상기 제1하부층은, 제1구간에서 제1전압에 전기적으로 연결되고, 제2구간에서 제2전압에 전기적으로 연결되는, 표시 패널.
  2. 제1항에 있어서,
    상기 제1화소는 구동전압을 제공하는 구동전압선을 더 포함하고,
    상기 제1전압 및 상기 제2전압 중 어느 하나는 상기 구동전압과 동일한, 표시 패널.
  3. 제2항에 있어서,
    상기 제1전압 및 상기 제2전압 중 다른 하나는 상기 제1트랜지스터의 게이트전압, 소스전압, 또는 드레인전압과 동일한 전압을 갖는, 표시 패널.
  4. 제1항에 있어서,
    상기 기판은 상기 제1화소가 배치되는 표시영역 및 상기 표시영역에 인접한 외곽영역을 포함하고,
    상기 외곽영역에는 배치되며, 상기 제1화소와 전기적으로 연결되지 않은 채 상기 제1하부층에 전기적으로 연결된 전압배선을 더 포함하는, 표시 패널.
  5. 제1항에 있어서,
    상기 제1표시요소는 유기발광다이오드를 포함하고,
    상기 제1화소는, 상기 유기발광다이오드와 전기적으로 연결된 구동 트랜지스터, 스위칭 트랜지스터, 및 스토리지 커패시터를 포함하는, 표시 패널.
  6. 제5항에 있어서,
    상기 제1트랜지스터는 상기 구동 트랜지스터를 포함하는, 표시 패널.
  7. 제6항에 있어서,
    상기 기판 상에 배치되며, 제2트랜지스터 및 상기 제2트랜지스터에 전기적으로 연결된 제2표시요소를 포함하는 제2화소;
    상기 기판과 상기 제2트랜지스터 사이에 개재되는 제2하부층;
    을 더 포함하며,
    상기 제2하부층은 제3구간에서 제3전압과 동일한 전압을 가지고, 제4구간에서 제4전압과 동일한 전압을 가지는, 표시 패널.
  8. 제7항에 있어서,
    상기 제1하부층과 전기적으로 연결된 제1스위칭부, 및 상기 제2하부층과 전기적으로 연결된 제2스위칭부를 더 포함하며,
    상기 제1스위칭부의 스위칭 동작은 상기 제2스위칭부의 스위칭 동작에 의존하는, 표시 패널.
  9. 제8항에 있어서,
    제1시점에서 상기 제1하부층의 전압은 상기 제2하부층의 전압과 다른, 표시 패널.
  10. 제1항에 있어서,
    상기 제1하부층은 금속을 포함하는, 표시 패널.
  11. 기판;
    상기 기판의 제1영역에 배치되며, 각각 제1트랜지스터 및 상기 제1트랜지스터에 전기적으로 연결된 제1표시요소를 포함하는, 복수의 제1화소들;
    상기 기판의 제2영역에 배치되며, 각각 제2트랜지스터 및 상기 제2트랜지스터에 전기적으로 연결된 제2표시요소를 포함하는, 복수의 제2화소들;
    상기 기판과 상기 제1트랜지스터 사이에 개재되는 제1하부층; 및
    상기 기판과 상기 제2트랜지스터 사이에 개재되는 제2하부층;을 포함하며,
    상기 제1하부층의 전압은 상기 제2하부층의 전압과 다른, 표시 패널.
  12. 제11항에 있어서,
    상기 제1하부층과 상기 제2하부층은 전기적으로 절연된, 표시 패널.
  13. 제11항에 있어서,
    상기 기판 상에 배치되며 구동전압을 제공하는 제1메인 전원배선; 및
    상기 기판 상에 배치되며 공통전압을 제공하는 제2메인 전원배선;을 더 포함하는, 표시 패널.
  14. 제13항에 있어서,
    상기 제1하부층 또는 상기 제2하부층은 상기 구동전압과 동일한 전압을 갖는, 표시 패널.
  15. 제12항에 있어서,
    상기 기판 상에 배치되며, 상기 제1화소 및 상기 제2화소와 전기적으로 연결되지 않은 전압배선을 더 포함하며,
    상기 제1하부층 또는 상기 제2하부층은 상기 전압배선과 동일한 전압을 갖는, 표시 패널.
  16. 제11항에 있어서,
    상기 제1하부층 또는 상기 제2하부층은, 상기 제1트랜지스터 및 상기 제2트랜지스터 중 해당하는 트랜지스터의 게이트전압, 소스전압, 또는 드레인전압과 동일한 전압을 갖는, 표시 패널.
  17. 제11항에 있어서,
    상기 제1화소 및 상기 제2화소는 각각,
    구동 트랜지스터, 스위칭 트랜지스터, 및 스토리지 커패시터를 포함하며,
    상기 제1트랜지스터는 상기 제1화소의 구동 트랜지스터를 포함하고, 상기 제2트랜지스터는 상기 제2화소의 구동 트랜지스터를 포함하는, 표시 패널.
  18. 제11항에 있어서,
    상기 제2하부층은 상기 제2화소의 스위칭 트랜지스터 및 스토리지 커패시터와 중첩하는, 표시 패널.
  19. 제18항에 있어서,
    상기 제2영역은 빛이 투과하는 투과영역을 포함하는, 표시 패널.
  20. 제11항에 있어서,
    상기 제1하부층 및 상기 제2하부층은 금속을 포함하는, 표시 패널.
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