KR102630696B1 - 표시패널 및 이를 포함하는 표시 장치 - Google Patents
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Abstract
본 발명은 표시패널 및 이를 포함하는 표시장치에 관한 것이다. 본 발명은 복수의 트랜지스터의 반도체 채널층을 보고할 수 있는 광차단층이 서로 분리되어 어느 하나의 트랜지스터와 광차단층이 쇼트되어도 화소 불량이 발생하지 않는다. 또한, 본 발명은 서로 분리된 광차단층과 광차단층과 대응되는 트랜지스터의 게이트를 연결하여 더블 게이트를 형성하므로 공정 불량이 발생하지 않고 트랜지스터의 출력 특성이 좋아진다.
Description
본 발명은 표시패널 및 이를 포함하는 표시장치에 관한 것이다.
유기발광다이오드 표시장치는 구동 트랜지스터의 게이트 전극과 소스 전극 사이의 전압을 제어하여 구동 트랜지스터의 드레인 전극에서 소스 전극으로 흐르는 전류를 제어한다.
구동 트랜지스터의 드레인 전극에서 소스 전극으로 흐르는 전류는 유기발광다이오드로 흐르면서 발광을 하게 되고, 전류의 양을 조절하여 발광 정도를 조절할 수 있다.
또한, 유기발광다이오드 표시장치용 어레이 기판은 구동 트랜지스터와 함께 이동도와 구동 트랜지스터의 문턱전압을 보상하기 위해 이용되는 스캔 트랜지스터와 센싱 트랜지스터를 더 포함한다.
유기발광다이오드 표시장치용 어레이 기판 구조는 상기 트랜지스터들의 각각에서 게이트 전극이 반도체 채널층 위에 형성된 탑 게이트 (Top Gate) 구조를 갖는다. 게이트 전극이 반도체 채널층의 상부에 위치하면서 반도체 채널층을 외부의 빛으로부터 보호하는 역할을 수행하지만, 그 반대 면인 기판의 하부 쪽에서 들어오는 빛은 반도체 채널층에 직접 유입되어 광 전류를 형성할 수 있다. 이럴 경우, 각 박막 트랜지스터의 ON/OFF 성능에 문제가 발생하고, 이는 화질 저하의 원인이 된다.
따라서, 기판(SUB) 위에 반도체 채널층이 형성될 위치에 광차단층을 먼저 형성하기도 한다.
한편, 종래 기술은 공정 편의와 복수의 트랜지스터의 반도체 채널층을 모두 보호할 수 있도록 광차단층을 일체로 형성하였다.
그러나, 복수의 트랜지스터의 각 게이트 전극, 특히 스캔 및 센싱 트랜지스터의 게이트 전극은 반도체 채널층, 버퍼층, 광차단층에 의한 단차 구조 및 도전 물질인 광차단층과의 근접성에 의하여 공정과정 중에서 광차단층과의 쇼트 현상이 발생하였다. 이에, 일체로 형성된 광차단층은 쇼트된 게이트 전극으로 전압이 인가되면 구동되지 않아야 하는 트랜지스터를 동작시키는 등의 불량을 발생시켰다. 만약, 광차단층과 복수의 트랜지스터의 게이트 전극이 쇼트되는 불량이 발생하면, 불량 부분을 판별하기 힘들고, 불량 부분을 판별하더라도 리페어 할 수 있는 공간이 부족하여 리페어 할 수 없는 문제가 있었다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 복수의 트랜지스터의 반도체 채널층을 각각 보호할 수 있는 광차단층이 형성된 표시 패널 및 이를 포함하는 표시장치를 제공하는 것을 기술적 과제로 한다.
본 발명은 복수의 트랜지스터의 게이트 전극과 광차단층을 전기적으로 연결하여 더블 게이트를 형성한 표시 패널 및 이를 포함하는 표시장치를 제공하는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 과제 해결 수단으로서, 게이트라인들과 데이터라인들에 의해 정의되는 복수의 화소영역을 포함하는 기판과, 복수의 화소영역 중 하나의 화소에 배치되고, 게이트 전극과 반도체층을 포함하는 복수의 트랜지스터 및 복수의 트랜지스터 각각에 대응하고, 기판과 상기 반도체층 사이에 배치되고, 서로 분리된 복수의 광차단층을 포함하는 표시패널을 제공할 수 있다. 이에, 본 발명은 복수의 트랜지스터의 반도체 채널층을 보고할 수 있는 광차단층이 서로 분리되어 어느 하나의 트랜지스터와 광차단층이 쇼트되어도 화소 불량이 발생하지 않는다.
또 다른 본 발명의 실시 예에 따른 표시패널에 있어서, 게이트 전극은 복수의 트랜지스터 각각에 대응하여 배치된 복수의 광차단층과 전기적으로 연결될 수 있다. 이에, 본 발명은 서로 분리된 광차단층과 광차단층과 대응되는 트랜지스터의 게이트를 연결하여 더블 게이트를 형성하므로 공정 불량이 발생하지 않고 트랜지스터의 출력 특성이 좋아진다.
또 다른 본 발명의 실시 예에 따른 표시패널에 있어서, 게이트 전극과 광차단층 사이에 배치되는 절연막을 더 포함하고, 절연막에 콘택홀이 구비되고 콘택홀에 연결전극이 구비되어 게이트 전극과 광차단층이 전기적으로 연결될 수 있다.
상술한 과제의 다른 해결 수단으로서, 복수의 화소 영역이 게이트라인들과 데이터라인들에 의해 정의되고, 하나의 화소영역에 제1 서브화소 및 제2 서브화소를 포함하는 기판과, 제1 서브화소에 배치되고 반도체층을 포함하는 제1 스캔 트랜지스터와, 제2 서브화소에 배치되고 반도체층을 포함하는 제2 스캔 트랜지스터와, 제1 서브화소에 배치되고 반도체층을 포함하는 제1 센싱 트랜지스터와, 제2 서브화소에 배치되고 반도체층을 포함하는 제2 센싱 트랜지스터와, 기판과 상기 제1 스캔 트랜지스터의 반도체층 사이에 배치되는 제1-1 광차단층과, 기판과 상기 제2 스캔 트랜지스터의 반도체층 사이에 배치되는 제1-2 광차단층과, 기판과 상기 제1 센싱 트랜지스터의 반도체층 사이에 배치되는 제2-1 광차단층과, 기판과 상기 제2 센싱 트랜지스터의 반도체층 사이에 배치되는 제2-2 광차단층을 포함하고, 제1-1 광차단층 및 제1-2 광차단층은 제2-1 광차단층 및 제2-2 광차단층과 분리된 표시패널을 제공할 수 있다. 이에, 본 발명의 일 실시예에 따른 표시패널은 복수의 트랜지스터의 반도체층을 각각 보호할 수 있는 광차단층을 형성하므로 복수의 트랜지스터 중 일부 트랜지스터의 게이트 전극과 광차단층이 쇼트 되어도 쇼트 되지 않은 트랜지스터에 영향이 없으므로 화소 불량이 발생하지 않는다.
또 다른 본 발명의 실시 예에 따른 표시패널에 있어서, 제1 스캔 트랜지스터는 게이트 전극을 더 포함하고, 제2 스캔 트랜지스터는 게이트 전극을 더 포함하고, 제1 센싱 트랜지스터는 게이트 전극을 더 포함하고, 제2 센싱 트랜지스터는 게이트 전극을 더 포함하고, 제1 스캔 트랜지스터의 게이트 전극은 제 1-1 광차단층과 전기적으로 연결되고, 제2 스캔 트랜지스터의 게이트 전극은 제1-2 광차단층과 전기적으로 연결되고, 제1 센싱 트랜지스터의 게이트 전극은 제2-1 광차단층과 전기적으로 연결되고, 제2 센싱 트랜지스터의 게이트 전극은 제2-2 광차단층과 전기적으로 연결될 수 있다. 이에, 본 발명의 일 실시 예에 따른 표시패널은 트랜지스터의 게이트 전극과 광차단층을 전기적으로 연결하여 더블 게이트를 형성하여 공정 불량 및 화질 불량이 발생하지 않는다. 또한, 본 발명의 실시 예에 따른 표시패널은 트랜지스터를 더블 게이트로 형성하여 트랜지스터의 출력 전류 특성 및 출력 전류 포화 특성이 향상되어 소자 성능이 향상된다.
또 다른 본 발명의 실시 예에 따른 표시패널에 있어서, 제1 스캔 트랜지스터의 게이트 전극과 제2 스캔 트랜지스터의 게이트 전극을 연결하는 제1 라인과, 제1 및 제2 스캔 트랜지스터의 게이트 전극 사이에서 제1 라인과 대응하여 배치된 제1 연장 광차단층과, 제1 센싱 트랜지스터의 게이트 전극과 제2 센싱 트랜지스터의 게이트 전극을 연결하는 제2 라인과, 제1 및 제2 센싱 트랜지스터의 게이트 전극 사이에서 제2 라인과 대응하여 배치된 제2 연장 광차단층을 포함하고, 제1 연장 광차단층은 제1-1 광차단층 및 상기 제1-2 광차단층과 연결되고, 제2 연장 광차단층은 제2-1 광차단층 및 제2-2 광차단층과 연결될 수 있다.
또 다른 본 발명의 실시 예에 따른 표시패널에 있어서, 제1 라인과 상기 제1 연장 광차단층은 전기적으로 연결되고, 제2 라인과 상기 제2 연장 광차단층은 전기적으로 연결될 수 있다.
또 다른 본 발명의 실시 예에 따른 표시패널에 있어서, 제1 라인과 제1 연장 광차단층 사이에 배치된 절연막에 제1 콘택홀을 구비하고 제1 콘택홀에 제1 연결전극을 구비하여 제1 라인과 제1 연장 광차단층이 전기적으로 연결되고, 제2 라인과 제2 연장 광차단층 사이에 배치된 절연막에 제2 콘택홀을 구비하고 제2 콘택홀에 제2 연결전극을 구비하여 제2 라인과 제2 연장 광차단층이 전기적으로 연결될 수 있다. 이에, 본 발명의 일 실시예에 따른 표시패널은 트랜지스터의 게이트 전극과 광차단층을 연결하여 더블 게이트를 형성하기 위한 콘택홀의 개수를 최소화 할 수 있다. 이에, 본 발명은 트랜지스터의 더블 게이트를 형성하여도 개구율이 감소되는 것을 최소화 할 수 있다.
또 다른 본 발명의 실시 예에 따른 표시패널에 있어서, 제1 및 제2 연결전극은 제1 라인 및 제2 라인과 동일한 재질일 수 있다.
또 다른 본 발명의 실시 예에 따른 표시패널에 있어서, 화소전극을 더 포함하고, 제1 내지 제2 연결전극은 화소전극과 동일한 재질일 수 있다.
상술한 과제의 다른 해결 수단으로서, 전술한 표시패널을 포함하는 표시장치를 제공할 수 있다.
본 발명의 실시 예에 따른 표시패널은 복수의 트랜지스터의 반도체 채널층을 각각 보호할 수 있는 광차단층을 형성하여 복수의 트랜지스터 중 일부 트랜지스터의 게이트 전극과 광차단층이 쇼트 되어도 쇼트 되지 않은 트랜지스터에 영향이 없으므로 화소 불량이 발생하지 않는다.
또한, 본 발명의 실시 예에 따른 표시패널은 트랜지스터의 게이트 전극과 광차단층을 전기적으로 연결하여 더블 게이트를 형성하여 공정 불량 및 화질 불량이 발생하지 않는다.
또한, 본 발명의 실시 예에 따른 표시패널은 공정 과정 중 불량률이 감소하므로 표시장치의 수율이 향상된다.
또한, 본 발명의 실시 예에 따른 표시패널은 트랜지스터를 더블 게이트로 형성하여 트랜지스터의 출력 전류 특성 및 출력 전류 포화 특성이 향상되어 소자 성능이 향상된다.
또한, 본 발명의 실시 예에 따른 표시패널은 트랜지스터의 더블 게이트를 형성하여도 개구율이 감소되는 것을 최소화 할 수 있다.
이 밖에도, 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 이점들 이 새롭게 파악될 수도 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시장치를 간략히 나타내는 도면이다.
도 2a는 본 발명의 일 실시예에 따른 어레이 기판의 개략적인 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 절단한 어레이 기판의 개략적인 단면도이다.
도 3은 본 발명의 실시예에 따른 어레이 기판에 있어서 하나의 화소를 등가적으로 나타내는 회로도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 어레이 기판의 제조 과정을 나타내는 평면도이다.
도 5a는 본 발명의 다른 실시예에 따른 어레이 기판의 개략적인 평면도이다.
도 5b는 도 5a의 Ⅲ-Ⅲ'를 절단한 어레이 기판의 개략적인 단면도이다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 어레이 기판의 제조 과정을 나타내는 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 어레이 기판의 개략적인 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 절단한 어레이 기판의 개략적인 단면도이다.
도 3은 본 발명의 실시예에 따른 어레이 기판에 있어서 하나의 화소를 등가적으로 나타내는 회로도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 어레이 기판의 제조 과정을 나타내는 평면도이다.
도 5a는 본 발명의 다른 실시예에 따른 어레이 기판의 개략적인 평면도이다.
도 5b는 도 5a의 Ⅲ-Ⅲ'를 절단한 어레이 기판의 개략적인 단면도이다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 어레이 기판의 제조 과정을 나타내는 평면도이다.
다음에 소개되는 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이다. 또한, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(under, below, beneath)", "하부 (lower)", "위(on, above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함 할 수 있다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며, 따라서 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다 (comprise)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예에 따른 표시장치(100)를 간략히 나타내는 도면이다.
도 1을 참조하면, 타이밍 컨트롤러(110)는 호스트 시스템으로부터 입력되는 수직/수평 동기신호(Vsync, Hsync)와 영상데이터(data), 클럭신호(CLK) 등의 외부 타이밍 신호에 기초하여 데이터 드라이버(120)를 제어하기 위한 데이터 제어신호(DCS)와 게이트 드라이버(130)를 제어하기 위한 게이트 제어신호(GCS)를 출력한다. 또한, 타이밍 컨트롤러(110)는 호스트 시스템로부터 입력되는 영상데이터(data)를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식으로 변환하고 변환된 영상데이터(data')를 데이터 드라이버(120)로 공급할 수 있다.
데이터 드라이버(120)는 타이밍 컨트롤러(110)로부터 입력되는 데이터 제어신호(DCS) 및 변환된 영상데이터(data')에 응답하여, 영상데이터(data')를 계조 값에 대응하는 전압 값인 데이터 신호(아날로그 화소신호 혹은 데이터 전압)로 변환하여 데이터 라인에 공급한다.
게이트 드라이버(130)는 타이밍 컨트롤러(110)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 게이트 라인에 스캔신호(게이트 펄스 또는 스캔펄스, 게이트 온신호)를 순차적으로 공급한다.
실시예에 따라 표시장치는 액정표시장치일 수 있다. 이 경우, 표시 패널(140)은 어레이 기판(미도시), 상기 어레이 기판(미도시)과 마주하는 대향 기판(미도시), 및 상기 양 기판(미도시) 사이에 형성된 액정층(미도시)을 포함하여 이루어질 수 있다. 상기 대향 기판(미도시) 등의 구성은 당업계에 공지된 다양한 형태로 변경될 수 있다.
실시예에 따라 표시장치는 유기발광표시장치일 수 있다. 이 경우, 표시패널(140)은 어레이 기판(미도시), 상기 어레이 기판(미도시) 상에 형성되어 회로 영역을 정의하는 트랜지스터(미도시), 상기 어레이 기판(미도시) 상에 형성되어 회로 영역에서 빛을 차단하는 광 차단층(미도시), 상기 어레이 기판(미도시) 상에 형성되어 발광 영역을 정의하는 뱅크층(미도시), 상기 뱅크층(미도시)에 의해 정의된 발광 영역 내에 차례로 형성된 제1 전극(미도시), 유기발광층(미도시), 및 제2 전극(미도시)을 포함하여 이루어진다. 상기 트랜지스터(미도시), 뱅크층(미도시), 제1 전극(미도시), 유기발광층(미도시), 및 제2 전극(미도시) 등의 구성은 당업계에 공지된 다양한 형태로 변경될 수 있다.
이하에서는 실시예에 따른 표시장치가 유기발광표시장치인 경우를 기준으로 설명하기로 한다.
표시패널(140) 상의 각 화소영역(P)은, 데이터라인들(D1~Dm)과 게이트라인들(G1~Gn)(스캔라인들)에 의해 정의되어 발광영역과 회로영역을 포함하고, 매트릭스 형태로 배치될 수 있고, 제1전극인 화소전극(anode), 제2전극인 공통전극(cathode), 유기층을 포함하는 적어도 하나의 유기발광소자(OLED)일 수 있다.
여기서, 화소영역(P)은, 복수의 서브화소를 포함할 수 있다. 예를 들어, 화소영역(P)는 레드의 제1 서브화소, 그린의 제2 서브화소, 블루의 제3 서브화소, 또는 화이트의 제4 서브화소를 포함할 수 있다. 또한, 화소영역(P)은 데이터라인들(예를 들어, Dk 및 Dk+1)과 나란하게 배열된 전압라인들(EVDD, REF)을 포함하고, 이때 인접한 전압라인 간에 단락(short)이 발생되는 것을 방지하기 위하여, 데이터라인들과 전압라인들의 형상이 달라질 수 있다.
도 2a는 본 발명의 일 실시예에 따른 어레이 기판의 개략적인 평면도이고, 도 2b는 도 2a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 절단한 어레이 기판의 개략적인 단면도이다.
도 2a를 참조하면, 일 실시예에 따른 어레이 기판(200)은 발광영역(Emission Area, EA) 및 회로영역(circuit Area, CA)으로 이루어진 다수의 화소영역(Pixel Area, PA)로 설명의 편의상 분류할 수 있다.
일 실시예에 따른 어레이 기판(200)의 화소영역(PA)는 어레이 기판(200)에서 복수로 배치될 수 있다. 일 실시예에 따른 어레이 기판(200)에서는 각 화소영역(PA)에 2개의 서브화소를 구성하였으며, 이에 제한되는 것은 아니다.
일 실시예에 따른 어레이 기판(200)은 화소영역(PA)에서 제1 라인(211)을 포함할 수 있다. 제1 라인(211)은 데이터 전압(DATA)을 제공하는 데이터 라인일 수 있다. 제1 라인(211)은 제1 방향(도 2a에서 세로 방향)으로 배치될 수 있다. 제1 라인(211)은 각 화소영역(PA)의 서브화소에 대응하여 복수의 라인으로 구성될 수 있다. 즉, 제1 라인(211)은 제1 서브화소에 대응하여 제1 데이터 신호를 제공하는 제1-1 라인(211a)과 제2 서브화소에 대응하여 제2 데이터 신호를 제공하는 제1-2 라인(211b)을 포함할 수 있다.
일 실시예에 따른 어레이 기판(200)은 화소영역(PA)에서 제2 라인(212)을 포함할 수 있다. 제2 라인(211)은 고전위전압(EVDD)을 제공하는 고전위전압 라인일 수 있다. 제2 라인(212)은 제1 방향(도 2a에서 세로 방향)으로 배치될 수 있다.
일 실시예에 따른 어레이 기판(200)은 화소영역(PA)에서 제3 라인(213)을 포함할 수 있다. 제3 라인(213)은 기준전압(REF)을 제공하는 기준전압 라인일 수 있다. 제3 라인(213)은 제1 방향(도 2a에서 세로 방향)으로 배치될 수 있다.
일 실시예에 따른 어레이 기판(200)은 회로영역(CA)에서 제4 라인(214)를 포함할 수 있다. 제4 라인(214)은 스캔 신호(SCAN)를 제공하는 스캔 라인일 수 있다. 제4 라인(214)은 제2 방향(도 2a에서 가로 방향)으로 배치될 수 있다. 또한, 제4 라인(214)은 오버랩되는 전압라인 간에 단락(short) 방지 혹은 단락된 경우 리페어(repair)를 위하여 분기될 수 있다. 또한, 제4 라인(214)은 제1 광차단층(222)과 제1 연결전극(219a)이 더블 게이트를 형성하기 위하여 연결될 수 있도록 연결 공간을 확보하기 위하여 분기될 수 있다. 예를 들어, 제4 라인(214)은 분기된 제4-1 라인(214a) 또는 제4-2 라인(214b)을 포함할 수 있다.
일 실시예에 따른 어레이 기판(200)은 회로영역(CA)에서 제5 라인(215)를 포함할 수 있다. 제5 라인(215)은 센싱 신호(SENSE)를 제공하는 센싱 라인일 수 있다. 제5 라인(215)은 제2 방향(도 2a에서 가로 방향)으로 배치될 수 있다. 또한, 제5 라인(214)은 오버랩되는 전압라인 간에 단락(short) 방지 혹은 단락된 경우 리페어(repair)를 위하여 분기될 수 있다. 또한, 제5 라인(215)은 제2 광차단층(223)과 제2 연결전극(219b)이 더블 게이트를 형성하기 위하여 연결될 수 있도록 연결 공간을 확보하기 위하여 분기될 수 있다. 예를 들어, 제5 라인(215)은 분기된 제5-1 라인(215a) 또는 제5-2 라인(215b)을 포함할 수 있다.
제1라인(211) 내지 제5라인(215)은 저저항 특성을 갖는 금속물질, 예를 들어 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질의 단일층 또는 다층 구조를 가질 수 있다.
일 실시예에 따른 어레이 기판(200)은 회로영역(CA)에서 구동 트랜지스터(T1)를 포함할 수 있다. 구동 트랜지스터(T1)는 소스 전극(TS1), 드레인 전극(TD1), 반도체층(TA1), 게이트 전극(TG1)을 포함할 수 있다. 또한, 구동 트랜지스터(T1)는 각 화소영역(PA)의 서브화소에 대응하여 복수의 트랜지스터로 구성될 수 있다. 즉, 구동 트랜지스터(T1)는 제1 구동 트랜지스터(T11)와 제2 구동 트랜지스터(T12)를 포함할 수 있다. 제1 구동 트랜지스터(T11)는 제1 소스 전극(TS11), 제1 드레인 전극(TD11), 제1 반도체층(TA11), 제1 게이트 전극(TG11)을 포함할 수 있다. 제2 구동 트랜지스터(T12)는 제2 소스 전극(TS12), 제2 드레인 전극(TD12), 제2 반도체층(TA12), 제2 게이트 전극(TG12)을 포함할 수 있다.
일 실시예에 따른 어레이 기판(200)은 회로영역(CA)에서 스캔 트랜지스터(T2)를 포함할 수 있다. 스캔 트랜지스터(T2)는 소스 전극(TS2), 드레인 전극(TD2), 반도체층(TA2), 게이트 전극(TG2)을 포함할 수 있다. 또한, 스캔 트랜지스터(T2)는 각 화소영역(PA)의 서브화소에 대응하여 복수의 트랜지스터로 구성될 수 있다. 즉, 스캔 트랜지스터(T2)는 제1 스캔 트랜지스터(T21)와 제2 스캔 트랜지스터(T22)를 포함할 수 있다. 제1 스캔 트랜지스터(T21)는 제1 소스 전극(TS21), 제1 드레인 전극(TD21), 제1 반도체층(TA21), 제1 게이트 전극(TG21)을 포함할 수 있다. 제2 스캔 트랜지스터(T22)는 제2 소스 전극(TS22), 제2 드레인 전극(TD22), 제2 반도체층(TA22), 제2 게이트 전극(TG22)을 포함할 수 있다.
일 실시예에 따른 어레이 기판(200)은 회로영역(CA)에서 센싱 트랜지스터(T3)를 포함할 수 있다. 센싱 트랜지스터(T3)는 소스 전극(TS3), 드레인 전극(TD3), 반도체층(TA3), 게이트 전극(TG3)을 포함할 수 있다. 또한, 센싱 트랜지스터(T3)는 각 화소영역(PA)의 서브화소에 대응하여 복수의 트랜지스터로 구성될 수 있다. 즉, 센싱 트랜지스터(T3)는 제1 센싱 트랜지스터(T31)와 제2 센싱 트랜지스터(T32)를 포함할 수 있다. 제1 센싱 트랜지스터(T31)는 제1 소스 전극(TS31), 제1 드레인 전극(TD31), 제1 반도체층(TA31), 제1 게이트 전극(TG31)을 포함할 수 있다. 제2 센싱 트랜지스터(T32)는 제2 소스 전극(TS32), 제2 드레인 전극(TD32), 제2 반도체층(TA32), 제2 게이트 전극(TG32)을 포함할 수 있다.
일 실시예에 따른 어레이 기판(200)은 화소영역(PA)에서 화소전극(251)을 포함할 수 있다. 화소전극(251)은 구동 트랜지스터(T1)로부터 전류를 공급받을 수 있다. 화소전극(251)은 애노드 전극이며, 캐소드 전극(미도시) 및 캐소드 전극(미도시)과 애노드 전극 사이에 형성된 유기층(미도시)과 함께 유기발광 다이오드(OLED)를 형성한다. 또한, 화소전극(251)은 각 화소영역(PA)의 서브화소에 대응하여 복수의 화소전극으로 구성될 수 있다. 즉, 화소전극(251)은 제1 화소전극(251a) 또는 제2 화소전극(251b)를 포함할 수 있다.
일 실시예에 따른 어레이 기판(200)은 회로영역(CA)에서 스토리지 캐패시터(Cst)를 포함할 수 있다. 스토리지 캐패시터(Cst)는 화소전극(251)과 구동 트랜지스터의 게이트 전극(TG1)과의 전압 차이에 의해 형성될 수 있다. 스토리지 캐패시터(Cst)는 각 화소영역(PA)의 서브화소에 대응하여 복수의 스토리지 캐패시터로 구성될 수 있다. 즉, 스토리지 캐패시터(Cst)는 제1 스토리지 캐패시터(Csta) 및 제2 스토리지 캐패시터(Cstb)를 포함할 수 있다. 제1 스토리지 캐패시터(Csta)는 제1 화소전극(251a)과 제1 구동 트랜지스터의 게이트 전극(TG11)과의 전압 차이에 의해 형성 될 수 있다. 제2 스토리지 캐패시터(Cstb)는 제2 화소전극(251b)과 제2 구동 트랜지스터의 게이트 전극(TG12)과의 전압 차이에 의해 형성 될 수 있다.
일 실시예에 따른 어레이 기판(200)은 회로영역(CA)에서 광차단층(LS)을 포함할 수 있다. 광차단층(LS)은 기판(SUB)을 통하여 들어오는 빛을 트랜지스터의 반도체층에 유입되는 것을 방지할 수 있다. 광차단층(LS)은 도전성이 있는 금속으로 형성되어 반사율을 높이고 높은 온도에서 변형되지 않는다. 광차단층(LS)은 복수이고, 서로 분리될 수 있다. 또한, 복수의 광차단층(LS)은 서로 플로팅된 상태일 수 있다. 복수의 플로팅된 광차단층(LS)은 복수의 트랜지스터에 대응하여 배치될 수 있다. 구체적으로, 제1-1 광차단층(222a)은 제1 구동 트랜지스터(T11)와 기판(SUB) 사이에 배치될 수 있다. 제1-2 광차단층(222b)은 제2 구동 트랜지스터(T12)와 기판(SUB) 사이에 배치될 수 있다. 제2-1 광차단층(223a)은 제1 스캔 트랜지스터(T21)와 기판(SUB) 사이에 배치될 수 있다. 제2-2 광차단층(223b)은 제2 스캔 트랜지스터(T22)와 기판(SUB) 사이에 배치될 수 있다. 제3-1 광차단층(224a)는 제1 센싱 트랜지스터(T31)와 기판(SUB) 사이에 배치될 수 있다. 제3-2 광차단층(224b)는 제2 센싱 트랜지스터(T32)와 기판(SUB) 사이에 배치될 수 있다. 따라서, 본 발명의 일 실시예에 따른 어레이 기판(200)은 복수의 트랜지스터의 반도체층을 각각 보호할 수 있는 광차단층을 형성하므로 복수의 트랜지스터 중 일부 트랜지스터의 게이트 전극과 광차단층이 쇼트 되어도 쇼트 되지 않은 트랜지스터에 영향이 없으므로 화소 불량이 발생하지 않는다.
또한, 서로 분리된 복수의 광차단층(LS)은 각각이 트랜지스터 각각의 게이트 전극과 전기적으로 연결될 수 있다. 구체적으로, 제1 스캔 트랜지스터의 게이트 전극(TG21)는 제2-1 광차단층(223a)와 콘택홀(미도시) 및 연결전극(미도시)을 통하여 전기적으로 연결될 수 있다. 제2 스캔 트랜지스터의 게이트 전극(TG22)는 제2-2 광차단층(223b)와 콘택홀(미도시) 및 연결전극(미도시)을 통하여 전기적으로 연결될 수 있다. 제1 센싱 트랜지스터의 게이트 전극(TG31)은 제3-1 광차단층(224a)와 콘택홀(미도시) 및 연결전극(미도시)을 통하여 전기적으로 연결될 수 있다. 제2 센싱 트랜지스터의 게이트 전극(TG32)은 제3-2 광차단층(224b)와 콘택홀(미도시) 및 연결전극(미도시)을 통하여 전기적으로 연결될 수 있다. 따라서, 본 발명의 일 실시 예에 따른 어레이 기판(200)은 트랜지스터의 게이트 전극과 광차단층을 전기적으로 연결하여 더블 게이트를 형성하여 공정 불량 및 화질 불량이 발생하지 않는다. 또한, 본 발명의 실시 예에 따른 어레이 기판(200)은 트랜지스터를 더블 게이트로 형성하여 트랜지스터의 출력 전류 특성 및 출력 전류 포화 특성이 향상되어 소자 성능이 향상된다.
또한, 서로 분리된 복수의 광차단층(LS)은 일부가 서로 연장되어 일체로 형성되고, 일체로 형성된 광차단층이 복수의 트랜지스터의 게이트 전극과 전기적으로 연결될 수 있다. 즉, 하나의 화소영역(PA)에는 복수의 서브화소가 배치될 수 있고, 복수의 서브화소는 하나의 전압라인을 공유하는 복수의 트랜지스터를 포함한다. 광차단층(LS)은 하나의 전압라인을 공유하는 복수의 트랜지스터와 기판 사이 및 하나의 전압라인을 공유하는 복수의 트랜지스터를 연결하는 전압라인과 기판 사이 일체로 배치될 수 있다. 보다 구체적으로, 제1 및 제2 스캔 트랜지스터의 게이트 전극(TG21, TG22)는 하나의 스캔라인(214)과 전기적으로 연결될 수 있다. 제2-1 광차단층(223a)는 제1 스캔 트랜지스터(T21)에 대응하여 배치되고, 제2-2 광차단층(223b)은 제2 스캔 트랜지스터(T22)에 대응하여 배치될 수 있다. 제1 연장 광차단층(223c)은 제1 및 제2 스캔 트랜지스터의 게이트 전극(TG21, TG22)을 서로 연결하고 배치되는 스캔라인(214) 일부에 대응하여 배치될 수 있다. 또한, 제2-1 및 제2-2 광차단층(223a, 223b) 및 제1 연장 광차단층(223c)은 일체로 형성될 수 있다. 제1 및 제2 스캔 트랜지스터의 게이트 전극(TG21, TG22)과 연결된 스캔라인(214)은 제6 콘택홀(236) 및 제1 연결전극(219a)을 통하여 제1 연장 광차단층(223c)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제1 및 제2 스캔 트랜지스터의 게이트 전극(TG21, TG22)과 연결된 스캔라인(214)은 제4-1 라인(214a) 및 제4-2 라인(214b)으로 분기되어 각각이 제6 콘택홀(236) 및 제1 연결전극(219a)을 통하여 제1 연장 광차단층(223c)과 전기적으로 연결될 수 있다. 또한, 제1 및 제2 센싱 트랜지스터의 게이트 전극(TG31, TG32)는 하나의 센싱 라인(215)과 전기적으로 연결될 수 있다. 제3-1 광차단층(224a)는 제1 센싱 트랜지스터(T31)에 대응하여 배치되고, 제3-2 광차단층(224b)은 제2 센싱 트랜지스터(T32)에 대응하여 배치될 수 있다. 제2 연장 광차단층(224c)은 제1 및 제2 센싱 트랜지스터의 게이트 전극(TG31, TG32)을 서로 연결하고 배치되는 센싱 라인(215) 일부에 대응하여 배치될 수 있다. 또한, 제3-1 및 제3-2 광차단층(224a, 224b) 및 제2 연장 광차단층(224c)은 일체로 형성될 수 있다. 제1 및 제2 센싱 트랜지스터의 게이트 전극(TG31, TG32)과 연결된 센싱라인(215)은 제7 콘택홀(237) 및 제2 연결전극(219b)을 통하여 제2 연장 광차단층(224c)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제1 및 제2 센싱 트랜지스터의 게이트 전극(TG31, TG32)과 연결된 센싱 라인(215)은 제5-1 라인(215a) 및 5-2 라인(215b)으로 분기되어 각각이 제7 콘택홀(237) 및 제2 연결전극(219b)을 통하여 제2 연장 광차단층(224c)과 전기적으로 연결될 수 있다. 따라서, 본 발명의 일 실시예에 따른 어레이 기판(200)은 트랜지스터의 게이트 전극과 광차단층을 연결하여 더블 게이트를 형성하기 위한 콘택홀의 개수를 최소화 할 수 있다. 이에, 본 발명은 트랜지스터의 더블 게이트를 형성하여도 개구율이 감소되는 것을 최소화 할 수 있다.
제1 및 제2 연결전극(219a, 219b)은 제1라인(211) 내지 제5라인(215)과 동일한 재질일 수 있다. 또는 제1 및 제2 연결전극(219a, 219b)은 저저항 특성을 갖는 금속물질, 예를 들어 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질의 단일층 또는 다층 구조를 가질 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따른 어레이 기판(200)은 기판(SUB)을 포함할 수 있다. 기판(SUB)은 글래스(Glass) 뿐만 아니라, PET(Poly Ethylen Terephthalate), PEN(Poly Ethylen Naphthalate), 폴리이미드(Polyimide) 등을 포함하는 플라스틱 재질일 수 있다.
본 발명의 일 실시예에 따른 어레이 기판(200)은 버퍼층(BU)을 포함할 수 있다. 버퍼층(BU)은 불순원소의 침투를 차단할 수 있다. 버퍼층(BU)은 질화실리콘 또는 산회실리콘의 단일층 또는 다수층으로 형성될 수 있다.
본 발명의 일 실시예에 따른 어레이 기판(200)은 제1 절연막(GI), 제2 절연막(ILD)을 포함할 수 있다. 제1 절연막(GI) 및 제2 절연막(ILD)은 질화실리콘 또는 산화실리콘의 단일층 또는 다수층으로 형성될 수 있다.
본 발명의 일 실시예에 따른 어레이 기판(200)은 보호층(PAS)을 포함할 수 있다. 보호층(PAS)은 유기층(미도시)과 트랜지스터를 수분 및 산소로부터 보호할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판(200)은 오버코트 층(OC)을 기판(SUB) 전면에 도포할 수 있다. 오버코트 층(OC)은 기판(SUB)의 표면을 평탄하게 할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판(200)의 Ⅰ-Ⅰ' 를 절단한 단면을 살펴보면, 제1 스캔 트랜지스터의 반도체층(TA21)을 빛으로부터 차단하기 위하여 제2-1 광차단층(223a)이 배치될 수 있다. 본 발명의 일 실시예에 따른 어레이 기판(200)의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 절단한 단면을 살펴보면, 제2-1 광차단층(223a)이 연장되어 형성된 제1 연장 광차단층(223c)은 제4-1 라인 및 제 4-2 라인(214a, 214b) 아래에 배치될 수 있다. 제4-1 라인 및 제4-2 라인(214a, 214b)는 제1 스캔 트랜지스터의 게이트 전극(TG21)와 연결될 수 있음을 앞서 설명하였다. 제1 절연막(GI)과 버퍼층(BU)에 제6 콘택홀(236)이 배치되고 제1 연결전극(219a)을 배치하여 제4-1 라인 및 제 4-2 라인(214a, 214b)과 제1 연장 광차단층(223c)이 연결될 수 있다. 따라서, 제1 스캔 트랜지스터(T21)는 게이트 전극(TG21)과 제 2-1 광차단층(223a)이 전기적으로 연결되어 더블 게이트를 형성할 수 있다. 마찬가지로, 제2 스캔 트랜지스터(T22)는 게이트 전극(TG22)과 제2-2 광차단층(223b)과 전기적으로 연결되어 더블 게이트를 형성할 수 있다. 또한, 제1 센싱 트랜지스터(T31)는 게이트 전극(TG31)과 제3-1 광차단층(224a)와 전기적으로 연결되어 더블 게이트를 형성할 수 있다. 또한, 제2 센싱 트랜지스터(T32)는 게이트 전극(TG32)과 제3-2 광차단층(224b)와 전기적으로 연결되어 더블 게이트를 형성할 수 있다.
도 3은 본 발명의 실시예에 따른 어레이 기판에 있어서 하나의 화소를 등가적으로 나타내는 회로도이다.
도 3의 회로도는 설명의 편의를 위하여 도 2a의 일 실시예에 따른 어레이 기판의 평면도를 참고하여 설명한다.
도 3을 참조하면, 본 발명의 실시예에 따른 어레이 기판은 하나의 화소에서 구동 트랜지스터(T1)를 포함할 수 있다(예를 들어, 상기 구동 트랜지스터(T1)는 도 2a의 제1 구동 트랜지스터(T11)일 수 있다). 구동 트랜지스터(T1)는, 게이트 전극이 스캔 트랜지스터(T2)의 드레인 전극, 스토리지 캐패시터(Cst)의 일단과 전기적으로 연결될 수 있다(예를 들어, 도 2a의 제1 구동 트랜지스터 게이트 전극(TG11)이 제1 스캔 트랜지스터 드레인 전극(TD21) 및 제1 스토리지 캐패시터(Csta) 일단과 연결). 구동 트랜지스터(T1)는, 소스 전극이 고전위전압(EVDD) 라인과 전기적으로 연결될 수 있다(예를 들어, 도 2a의 제1 구동 트랜지스터 소스전극(TS11)이 제2 라인(212)와 연결). 구동 트랜지스터(T1)는, 드레인 전극이 유기발광 다이오드(OLED)의 일단과 제1 광차단층(LS1)과 전기적으로 연결될 수 있다(예를 들어, 도 2a의 제1 구동 트랜지스터 드레인 전극(TD11)이 제1 화소전극(251a) 및 제1-1 광차단층(222a)과 연결).
본 발명의 실시예에 따른 어레이 기판은 하나의 화소에서 스캔 트랜지스터(T2)를 포함할 수 있다(예를 들어, 상기 스캔 트랜지스터(T2)는 도 2a의 제1 스캔 트랜지스터(T21)일 수 있다). 스캔 트랜지스터(T2)는, 게이트 전극이 제2 광차단층(LS2)과 전기적으로 연결될 수 있다(예를 들어, 도 2a의 제1 스캔 트랜지스터 게이트 전극(TG21)이 제2-1 광차단층(223a)과 연결). 스캔 트랜지스터(T2)는, 소스 전극이 데이터(DATA) 라인과 전기적으로 연결될 수 있다(예를 들어, 도 2a의 제1 스캔 트랜지스터 소스 전극(TS21)이 제1 데이터 라인(211a)와 연결). 스캔 트랜지스터(T2)는 드레인 전극이 구동 트랜지스터(T1)의 게이트 전극과 스토리지 캐패시터(Cst)의 일단과 전기적으로 연결될 수 있다(예를 들어, 도 2a의 제1 스캔 트랜지스터 드레인 전극(TD21)이 제1 구동 트랜지스터 게이트 전극(TG11) 및 제1 스토리지 캐패시터(Csta)의 일단과 연결)
본 발명의 실시예에 따른 어레이 기판은 하나의 화소에서 센싱 트랜지스터(T3)를 포함할 수 있다(예를 들어, 상기 센싱 트랜지스터(T3)는 도 2a의 제1 센싱 트랜지스터(T31)일 수 있다). 센싱 트랜지스터(T3)는, 게이트 전극이 제3 광차단층(LS3)과 전기적으로 연결될 수 있다(예를 들어, 도 2a의 제1 센싱 트랜지스터 게이트 전극(TG31)이 제3-1 광차단층(224a)와 연결). 센싱 트랜지스터(T3)는, 소스 전극이 기준전압(REF) 라인과 전기적으로 연결될 수 있다(예를 들어, 도 2a의 제1 센싱 트랜지스터 소스 전극(TS31)이 제3 라인(213)과 연결). 센싱 트랜지스터(T3)는, 드레인 전극이 구동 트랜지스터(T1)의 드레인 전극과 유기발광 다이오드(OLED)의 일단과 전기적으로 연결될 수 있다(예를 들어, 도 2a의 제1 센싱 트랜지스터 드레인 전극(TD31)이 제1 구동 트랜지스터 드레인 전극(TD11) 및 제1 화소전극(251a)와 연결).
본 발명의 실시예에 따른 어레이 기판은 하나의 화소에서 유기발광다이오드(OLED)를 포함할 수 있다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(T1)에서 공급되는 고전위 전압(EVDD)과 저전위 전압(EVSS)에 의하여 발광할 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 어레이 기판의 제조 과정을 나타내는 평면도이다.
도 4a를 참조하면, 기판(SUB) 위에 금속 물질, 버퍼 물질 그리고 비정질 실리콘 물질을 연속으로 도포할 수 있다. 금속 물질은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 반사성이 좋은 불투명 물질을 포함할 수 있다. 버퍼 물질은 질화실리콘 또는 산회실리콘과 같은 무기 절연 물질일 수 있다. 비정질 실리콘 물질은 반도체층으로 활용될 수 있다. 제1 마스크 공정으로 적층된 금속 물질, 버퍼 물질 및 비정질 실리콘 물질을 패턴하여, 제2 구동트랜지스터 소스전극(TS12)과 제2 라인을 연결하기 위한 제9 라인(221), 제1-1 광차단층(222a), 제1 구동 트랜지스터 반도체층(TA11), 제1-2 광차단층(222b), 제2 구동 트랜지스터 반도체층(TA12), 제2-1 광차단층(223a), 제1 스캔 트랜지스터 반도체층(TA21), 제2-2 광차단층(223b), 제2 스캔 트랜지스터 반도체층(TA22), 제1 연장 광차단층(223c), 제3-1 광차단층(224a), 제1 센싱 트랜지스터 반도체층(TA31), 제3-2 광차단층(224b), 제2 센싱 트랜지스터 반도체층(TA32), 제2 연장 광차단층(224c), 제1 센싱 트랜지스터 소스전극(TS31)과 제3 라인을 연결하기 위한 제10 라인(225)을 형성할 수 있다. 이를 위해 제1 마스크 공정에서 하프-톤(half-tone) 마스크를 사용할 수 있다.
도 4b를 참조하면, 제1 마스크 공정 후 기판 위에 질화실리콘 또는 산화실리콘의 게이트 절연 물질을 전면에 도포할 수 있다. 이어서, 게이트 절연 물질 위에 게이트 금속 물질을 연속으로 증착할 수 있다. 제2 마스크 공정으로 게이트 금속 물질을 패턴하여, 제1 구동 트랜지스터 게이트 전극(TG11), 제2 구동 트랜지스터 게이트 전극(TG12), 제4 라인(214), 제4-1 라인(214a), 제4-2 라인(214b), 제1 스캔 트랜지스터 게이트 전극(TG21), 제2 스캔 트랜지스터 게이트 전극(TG22), 제5 라인(215), 제5-1 라인(215a), 제5-2 라인(215b), 제1 센싱 트랜지스터 게이트 전극(TG31), 제2 센싱 트랜지스터 게이트 전극(TG32)을 형성할 수 있다.
도 4c를 참조하면, 제2 마스크 공정 후 기판 위에 질화실리콘 또는 산화실리콘의 중간층 절연 물질을 전면에 도포할 수 있다. 제3 마스크 공정으로 중간층 절연 물질을 패턴하여, 제1-1 및 제1-2 콘택홀(231a, 231b), 제2-1 내지 제2-6 콘택홀(232a 내지 232f), 제3-1 및 제3-2 콘택홀(233a, 233b), 제4-1 내지 제4-4 콘택홀(234a 내지 234d), 제5-1 내지 제5-4 콘택홀(235a 내지 235b), 제6 콘택홀(236), 제7 콘택홀(237), 제8-1 및 제8-2 콘택홀(238a, 238b), 스캔 신호를 제공하는 제4 라인(214), 센싱 신호를 제공하는 제5 라인(215) 를 형성할 수 있다.
도 4d를 참조하면, 제3 마스크 공정 후 기판 위에 저저항 특성을 갖는 금속물질, 예를 들어 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi)을 도포할 수 있다. 제4 마스크 공정으로 금속물질을 패턴하여, 제1 서브화소에 데이터 신호를 제공하는 제1-1 라인(211a), 제2 서브화소에 데이터 신호를 제공하는 제2-1 라인(211b), 고전위 전압을 제공하는 제2 라인(212), 기준전압을 제공하는 제3 라인(213), 제9 라인(221)과 제2 구동 트랜지스터 소스전극(TS12)를 연결하는 제11 라인(210), 제1 및 제2 구동 트랜지스터 소스 전극(TS11, TS12), 제1 스토리지 캐패시터(Csta)를 형성하며 제1 구동 트랜지스터 게이트 전극(TG11)와 제1 스캔 트랜지스터 드레인 전극(TD21)을 연결하는 제6-1 라인(216a), 제2 스토리지 캐패시터(Cstb)를 형성하며 제2 구동 트랜지스터 게이트 전극(TG12)와 제2 스캔 트랜지스터 드레인 전극(TD22)을 연결하는 제6-2 라인(216b), 제1 구동 트랜지스터 드레인 전극(TD11)과 제1 센싱 트랜지스터 드레인 전극(TD31)을 연결하는 제7-1 라인(217a), 제2 구동 트랜지스터 드레인 전극(TD12)과 제2 센싱 트랜지스터 드레인 전극(TD32)을 연결하는 제7-2 라인(217b), 제1 센싱 트랜지스터 소스전극(TS31)과 제10 라인(225)을 연결하는 제8 라인(218), 제1 및 제2 구동트랜지스터 소스전극(TS11, TS12), 제1 및 제2 구동트랜지스터 드레인전극(TD11, TD12), 제1 및 제2 스캔 트랜지스터 소스 전극(TS21, TS22), 제1 및 제2 센싱 트랜지스터 소스 전극(TS31, TS32), 제1 및 제2 센싱 트랜지스터 드레인 전극(TD31, TD32), 제1 연장 광차단층(223c)과 제4-1 및 제4-2 라인(214a, 241b)를 연결하는 제1 연결전극(219a), 제2 연장 광차단층(224c)와 제5-1 및 제5-2 라인(215a, 215b)를 연결하는 제2 연결전극(219b)를 형성할 수 있다.
도 4e를 참조하면, 제5 마스크 공정 후 기판 위에 칼라 필터 물질을 도포하여 칼라 필터층(미도시)을 형성할 수 있다. 또한, 기판 위에 보호 물질, 오버 코트 물질을 전면에 도포할 수 있다. 제6 마스크 공정으로 제1 화소전극(251a)을 제1 구동트랜지스터 반도체층(TA11), 제1-1 광차단층(222a)과 연결하기 위한 제9-1 콘택홀(241a), 제2 화소전극(251b)을 제2 구동트랜지스터 반도체층(TA12), 제1-2 광차단층(222b)과 연결하기 위한 제9-2 콘택홀(241b)를 형성할 수 있다.
도 4f를 참조하면, 제6 마스크 공정 후 기판 위에 화소 전극 물질을 도포할 수 있다. 제7 마스크 공정으로 제1 및 제2 화소전극(251a, 251b)를 형성할 수 있다.
도 4g를 참조하면, 제7 마스크 공정 후 기판 위에 뱅크 물질을 도포할 수 있다. 제8 마스크 공정으로 제1 및 제2 뱅크층(261a, 261b)를 형성할 수 있다.
도 5a는 본 발명의 다른 실시예에 따른 어레이 기판의 개략적인 평면도이고, 도 5b는 도 5a의 Ⅲ-Ⅲ'를 절단한 어레이 기판의 개략적인 단면도이다.
도 5a를 참조하면, 다른 실시예에 따른 어레이 기판(300)은 발광영역(Emission Area, EA) 및 회로영역(circuit Area, CA)으로 이루어진 다수의 화소영역(Pixel Area, PA)로 설명의 편의상 분류할 수 있다.
다른 실시예에 따른 어레이 기판(300)의 화소영역(PA)는 어레이 기판(300)에서 복수로 배치될 수 있다. 다른 실시예에 따른 어레이 기판(300)에서는 각 화소영역(PA)에 2개의 서브화소를 구성하였으며, 이에 제한되는 것은 아니다.
다른 실시예에 따른 어레이 기판(300)은 화소영역(PA)에서 제1 라인(311)을 포함할 수 있다. 제1 라인(311)은 데이터 전압(DATA)을 제공하는 데이터 라인일 수 있다. 제1 라인(311)은 제1 방향(도 5a에서 세로 방향)으로 배치될 수 있다. 제1 라인(311)은 각 화소영역(PA)의 서브화소에 대응하여 복수의 라인으로 구성될 수 있다. 즉, 제1 라인(311)은 제1 서브화소에 대응하여 제1 데이터 신호를 제공하는 제1-1 라인(311a)과 제2 서브화소에 대응하여 제2 데이터 신호를 제공하는 제1-2 라인(311b)을 포함할 수 있다.
다른 실시예에 따른 어레이 기판(300)은 화소영역(PA)에서 제2 라인(312)을 포함할 수 있다. 제2 라인(311)은 고전위전압(EVDD)을 제공하는 고전위전압 라인일 수 있다. 제2 라인(312)은 제1 방향(도 5a에서 세로 방향)으로 배치될 수 있다.
다른 실시예에 따른 어레이 기판(300)은 화소영역(PA)에서 제3 라인(313)을 포함할 수 있다. 제3 라인(313)은 기준전압(REF)을 제공하는 기준전압 라인일 수 있다. 제3 라인(313)은 제1 방향(도 5a에서 세로 방향)으로 배치될 수 있다.
다른 실시예에 따른 어레이 기판(300)은 회로영역(CA)에서 제4 라인(314)를 포함할 수 있다. 제4 라인(314)은 스캔 신호(SCAN)를 제공하는 스캔 라인일 수 있다. 제4 라인(314)은 제2 방향(도 5a에서 가로 방향)으로 배치될 수 있다. 또한, 제4 라인(314)은 오버랩되는 전압라인 간에 단락(short) 방지 혹은 단락된 경우 리페어(repair)를 위하여 분기될 수 있다. 또한, 제4 라인(314)은 제1 광차단층(322)과 제1 연결전극(219a)이 더블 게이트를 형성하기 위하여 연결될 수 있도록 연결 공간을 확보하기 위하여 분기될 수 있다. 예를 들어, 제4 라인(314)은 분기된 제4-1 라인(314a) 또는 제4-2 라인(314b)을 포함할 수 있다.
다른 실시예에 따른 어레이 기판(300)은 회로영역(CA)에서 제5 라인(315)를 포함할 수 있다. 제5 라인(315)은 센싱 신호(SENSE)를 제공하는 센싱 라인일 수 있다. 제5 라인(315)은 제2 방향(도 5a에서 가로 방향)으로 배치될 수 있다. 또한, 제5 라인(314)은 오버랩되는 전압라인 간에 단락(short) 방지 혹은 단락된 경우 리페어(repair)를 위하여 분기될 수 있다. 또한, 제5 라인(315)은 제2 광차단층(323)과 제2 연결전극(319b)이 더블 게이트를 형성하기 위하여 연결될 수 있도록 연결 공간을 확보하기 위하여 분기될 수 있다. 예를 들어, 제5 라인(315)은 분기된 제5-1 라인(315a) 또는 제5-2 라인(315b)을 포함할 수 있다.
제1라인(311) 내지 제5라인(315)은 저저항 특성을 갖는 금속물질, 예를 들어 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질의 단일층 또는 다층 구조를 가질 수 있다.
다른 실시예에 따른 어레이 기판(300)은 회로영역(CA)에서 구동 트랜지스터(T4)를 포함할 수 있다. 구동 트랜지스터(T4)는 소스 전극(TS4), 드레인 전극(TD4), 반도체층(TA4), 게이트 전극(TG4)을 포함할 수 있다. 또한, 구동 트랜지스터(T4)는 각 화소영역(PA)의 서브화소에 대응하여 복수의 트랜지스터로 구성될 수 있다. 즉, 구동 트랜지스터(T4)는 제1 구동 트랜지스터(T41)와 제2 구동 트랜지스터(T42)를 포함할 수 있다. 제1 구동 트랜지스터(T41)는 제1 소스 전극(TS41), 제1 드레인 전극(TD41), 제1 반도체층(TA41), 제1 게이트 전극(TG41)을 포함할 수 있다. 제2 구동 트랜지스터(T42)는 제2 소스 전극(TS42), 제2 드레인 전극(TD42), 제2 반도체층(TA42), 제2 게이트 전극(TG42)을 포함할 수 있다.
다른 실시예에 따른 어레이 기판(300)은 회로영역(CA)에서 스캔 트랜지스터(T5)를 포함할 수 있다. 스캔 트랜지스터(T5)는 소스 전극(TS5), 드레인 전극(TD5), 반도체층(TA5), 게이트 전극(TG5)을 포함할 수 있다. 또한, 스캔 트랜지스터(T5)는 각 화소영역(PA)의 서브화소에 대응하여 복수의 트랜지스터로 구성될 수 있다. 즉, 스캔 트랜지스터(T5)는 제1 스캔 트랜지스터(T51)와 제2 스캔 트랜지스터(T52)를 포함할 수 있다. 제1 스캔 트랜지스터(T51)는 제1 소스 전극(TS51), 제1 드레인 전극(TD51), 제1 반도체층(TA51), 제1 게이트 전극(TG51)을 포함할 수 있다. 제2 스캔 트랜지스터(T52)는 제2 소스 전극(TS52), 제2 드레인 전극(TD52), 제2 반도체층(TA52), 제2 게이트 전극(TG52)을 포함할 수 있다.
다른 실시예에 따른 어레이 기판(300)은 회로영역(CA)에서 센싱 트랜지스터(T5)를 포함할 수 있다. 센싱 트랜지스터(T5)는 소스 전극(TS5), 드레인 전극(TD5), 반도체층(TA5), 게이트 전극(TG5)을 포함할 수 있다. 또한, 센싱 트랜지스터(T5)는 각 화소영역(PA)의 서브화소에 대응하여 복수의 트랜지스터로 구성될 수 있다. 즉, 센싱 트랜지스터(T5)는 제1 센싱 트랜지스터(T51)와 제2 센싱 트랜지스터(T52)를 포함할 수 있다. 제1 센싱 트랜지스터(T51)는 제1 소스 전극(TS51), 제1 드레인 전극(TD51), 제1 반도체층(TA51), 제1 게이트 전극(TG51)을 포함할 수 있다. 제2 센싱 트랜지스터(T52)는 제2 소스 전극(TS52), 제2 드레인 전극(TD52), 제2 반도체층(TA52), 제2 게이트 전극(TG52)을 포함할 수 있다.
다른 실시예에 따른 어레이 기판(300)은 화소영역(PA)에서 화소전극(351)을 포함할 수 있다. 화소전극(351)은 구동 트랜지스터(T4)로부터 전류를 공급받을 수 있다. 화소전극(351)은 애노드 전극이며, 캐소드 전극(미도시) 및 캐소드 전극(미도시)과 애노드 전극 사이에 형성된 유기층(미도시)과 함께 유기발광 다이오드(OLED)를 형성한다. 또한, 화소전극(351)은 각 화소영역(PA)의 서브화소에 대응하여 복수의 화소전극으로 구성될 수 있다. 즉, 화소전극(351)은 제1 화소전극(351a) 또는 제2 화소전극(351b)를 포함할 수 있다.
다른 실시예에 따른 어레이 기판(300)은 회로영역(CA)에서 스토리지 캐패시터(Cst)를 포함할 수 있다. 스토리지 캐패시터(Cst)는 화소전극(351)과 구동 트랜지스터의 게이트 전극(TG4)과의 전압 차이에 의해 형성될 수 있다. 스토리지 캐패시터(Cst)는 각 화소영역(PA)의 서브화소에 대응하여 복수의 스토리지 캐패시터로 구성될 수 있다. 즉, 스토리지 캐패시터(Cst)는 제1 스토리지 캐패시터(Csta) 및 제2 스토리지 캐패시터(Cstb)를 포함할 수 있다. 제1 스토리지 캐패시터(Csta)는 제1 화소전극(351a)과 제1 구동 트랜지스터의 게이트 전극(TG41)과의 전압 차이에 의해 형성 될 수 있다. 제2 스토리지 캐패시터(Cstb)는 제2 화소전극(351b)과 제2 구동 트랜지스터의 게이트 전극(TG42)과의 전압 차이에 의해 형성 될 수 있다.
다른 실시예에 따른 어레이 기판(300)은 회로영역(CA)에서 광차단층(LS)을 포함할 수 있다. 광차단층(LS)은 기판(SUB)을 통하여 들어오는 빛을 트랜지스터의 반도체층에 유입되는 것을 방지할 수 있다. 광차단층(LS)은 도전성이 있는 금속으로 형성되어 반사율을 높이고 높은 온도에서 변형되지 않는다. 광차단층(LS)은 복수이고, 서로 분리될 수 있다. 또한, 복수의 광차단층(LS)은 서로 플로팅된 상태일 수 있다. 복수의 플로팅된 광차단층(LS)은 복수의 트랜지스터에 대응하여 배치될 수 있다. 구체적으로, 제1-1 광차단층(322a)은 제1 구동 트랜지스터(T41)와 기판(SUB) 사이에 배치될 수 있다. 제1-2 광차단층(322b)은 제2 구동 트랜지스터(T42)와 기판(SUB) 사이에 배치될 수 있다. 제2-1 광차단층(323a)은 제1 스캔 트랜지스터(T51)와 기판(SUB) 사이에 배치될 수 있다. 제2-2 광차단층(323b)은 제2 스캔 트랜지스터(T52)와 기판(SUB) 사이에 배치될 수 있다. 제3-1 광차단층(324a)는 제1 센싱 트랜지스터(T61)와 기판(SUB) 사이에 배치될 수 있다. 제3-2 광차단층(324b)는 제2 센싱 트랜지스터(T62)와 기판(SUB) 사이에 배치될 수 있다. 따라서, 본 발명의 다른 실시예에 따른 어레이 기판(300)은 복수의 트랜지스터의 반도체층을 각각 보호할 수 있는 광차단층을 형성하므로 복수의 트랜지스터 중 일부 트랜지스터의 게이트 전극과 광차단층이 쇼트 되어도 쇼트 되지 않은 트랜지스터에 영향이 없으므로 화소 불량이 발생하지 않는다.
또한, 서로 분리된 복수의 광차단층(LS)은 각각이 트랜지스터 각각의 게이트 전극과 전기적으로 연결될 수 있다. 구체적으로, 제1 스캔 트랜지스터의 게이트 전극(TG51)는 제2-1 광차단층(323a)와 콘택홀(미도시) 및 연결전극(미도시)을 통하여 전기적으로 연결될 수 있다. 제2 스캔 트랜지스터의 게이트 전극(TG52)는 제2-2 광차단층(323b)와 콘택홀(미도시) 및 연결전극(미도시)을 통하여 전기적으로 연결될 수 있다. 제1 센싱 트랜지스터의 게이트 전극(TG61)은 제3-1 광차단층(324a)와 콘택홀(미도시) 및 연결전극(미도시)을 통하여 전기적으로 연결될 수 있다. 제2 센싱 트랜지스터의 게이트 전극(TG62)은 제3-2 광차단층(324b)와 콘택홀(미도시) 및 연결전극(미도시)을 통하여 전기적으로 연결될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 어레이 기판(300)은 트랜지스터의 게이트 전극과 광차단층을 전기적으로 연결하여 더블 게이트를 형성하여 공정 불량 및 화질 불량이 발생하지 않는다. 또한, 본 발명의 실시 예에 따른 어레이 기판(300)은 트랜지스터를 더블 게이트로 형성하여 트랜지스터의 출력 전류 특성 및 출력 전류 포화 특성이 향상되어 소자 성능이 향상된다.
또한, 서로 분리된 복수의 광차단층(LS)은 일부가 서로 연장되어 일체로 형성되고, 일체로 형성된 광차단층이 복수의 트랜지스터의 게이트 전극과 전기적으로 연결될 수 있다. 즉, 하나의 화소영역(PA)에는 복수의 서브화소가 배치될 수 있고, 복수의 서브화소는 하나의 전압라인을 공유하는 복수의 트랜지스터를 포함한다. 광차단층(LS)은 하나의 전압라인을 공유하는 복수의 트랜지스터와 기판 사이 및 하나의 전압라인을 공유하는 복수의 트랜지스터를 연결하는 전압라인과 기판 사이 일체로 배치될 수 있다. 보다 구체적으로, 제1 및 제2 스캔 트랜지스터의 게이트 전극(TG21, TG22)는 하나의 스캔라인(314)과 전기적으로 연결될 수 있다. 제2-1 광차단층(323a)는 제1 스캔 트랜지스터(T51)에 대응하여 배치되고, 제2-2 광차단층(323b)은 제2 스캔 트랜지스터(T52)에 대응하여 배치될 수 있다. 제1 연장 광차단층(323c)은 제1 및 제2 스캔 트랜지스터의 게이트 전극(TG51, TG52)을 서로 연결하고 배치되는 스캔라인(314) 일부에 대응하여 배치될 수 있다. 또한, 제2-1 및 제2-2 광차단층(323a, 323b) 및 제1 연장 광차단층(323c)은 일체로 형성될 수 있다. 제1 및 제2 스캔 트랜지스터의 게이트 전극(TG51, TG52)과 연결된 스캔라인(314)은 제10 콘택홀(342) 및 제1 연결전극(352)을 통하여 제1 연장 광차단층(323c)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제1 및 제2 스캔 트랜지스터의 게이트 전극(TG51, TG52)과 연결된 스캔라인(314)은 제4-1 라인(514a) 및 제4-2 라인(514b)으로 분기되어 각각이 제10 콘택홀(242) 및 제1 연결전극(352)을 통하여 제1 연장 광차단층(323c)과 전기적으로 연결될 수 있다. 또한, 제1 및 제2 센싱 트랜지스터의 게이트 전극(TG61, TG62)는 하나의 센싱 라인(315)과 전기적으로 연결될 수 있다. 제3-1 광차단층(324a)는 제1 센싱 트랜지스터(T61)에 대응하여 배치되고, 제3-2 광차단층(324b)은 제2 센싱 트랜지스터(T62)에 대응하여 배치될 수 있다. 제2 연장 광차단층(324c)은 제1 및 제2 센싱 트랜지스터의 게이트 전극(TG61, TG62)을 서로 연결하고 배치되는 센싱 라인(315) 일부에 대응하여 배치될 수 있다. 또한, 제3-1 및 제3-2 광차단층(324a, 324b) 및 제2 연장 광차단층(324c)은 일체로 형성될 수 있다. 제1 및 제2 센싱 트랜지스터의 게이트 전극(TG61, TG62)과 연결된 센싱라인(315)은 제11 콘택홀(343a) 및 제2 연결전극(353a)을 통하여 제2 연장 광차단층(324c)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제1 센싱 트랜지스터의 게이트 전극(TG61)과 연결된 센싱 라인(315)은 제11 콘택홀(343a) 및 제2 연결전극(353a)을 통하여 제2 연장 광차단층(324c)과 전기적으로 연결될 수 있다. 제2 센싱 트랜지스터의 게이트 전극(TG62)과 연결된 센싱 라인(315)은 제12 콘택홀(343b) 및 제3 연결전극(353b)를 통하여 제2 연장 광차단층(324c)과 전기적으로 연결될 수 있다. 따라서, 본 발명의 다른 실시예에 따른 어레이 기판(300)은 트랜지스터의 게이트 전극과 광차단층을 연결하여 더블 게이트를 형성하기 위한 콘택홀의 개수를 최소화 할 수 있다. 이에, 본 발명은 트랜지스터의 더블 게이트를 형성하여도 개구율이 감소되는 것을 최소화 할 수 있다.
제1 내지 제3 연결전극(352, 353a, 353b)은 제1 및 제2 화소전극(351a, 351b)과 동일한 재질일 수 있다. 또는 제1 내지 제3 연결전극(352, 353a, 353b)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전물질일 수 있다.
도 3b를 참조하면, 본 발명의 다른 실시예에 따른 어레이 기판(300)은 기판(SUB)을 포함할 수 있다. 기판(SUB)은 글래스(Glass) 뿐만 아니라, PET(Poly Ethylen Terephthalate), PEN(Poly Ethylen Naphthalate), 폴리이미드(Polyimide) 등을 포함하는 플라스틱 재질일 수 있다.
본 발명의 다른 실시예에 따른 어레이 기판(300)은 버퍼층(BU)을 포함할 수 있다. 버퍼층(BU)은 불순원소의 침투를 차단할 수 있다. 버퍼층(BU)은 질화실리콘 또는 산회실리콘의 단일층 또는 다수층으로 형성될 수 있다.
본 발명의 다른 실시예에 따른 어레이 기판(300)은 제1 절연막(GI), 제2 절연막(ILD)을 포함할 수 있다. 제1 절연막(GI) 및 제2 절연막(ILD)은 질화실리콘 또는 산화실리콘의 단일층 또는 다수층으로 형성될 수 있다.
본 발명의 일 실시예에 따른 어레이 기판(300)은 보호층(PAS)을 포함할 수 있다. 보호층(PAS)은 유기층(미도시)과 트랜지스터를 수분 및 산소로부터 보호할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판(300)은 오버코트 층(OC)을 기판(SUB) 전면에 도포할 수 있다. 오버코트 층(OC)은 기판(SUB)의 표면을 평탄하게 할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판(200)의 Ⅲ-Ⅲ' 를 절단한 단면을 살펴보면, 제2-1 광차단층(323a)이 연장되어 형성된 제1 연장 광차단층(323c)은 제4-1 라인 및 제 4-2 라인(314a, 314b) 아래에 배치될 수 있다. 제4-1 라인 및 제4-2 라인(314a, 314b)는 제1 스캔 트랜지스터의 게이트 전극(TG51)와 연결될 수 있음을 앞서 설명하였다. 오버코트 층(OC), 보호층(PAS), 제2 절연막(ILD), 제1 절연막(GI)과 버퍼층(BU)에 제10 콘택홀(342)이 배치되고 제1 연결전극(352)을 배치하여 제4-1 라인 및 제 4-2 라인(314a, 314b)과 제1 연장 광차단층(323c)이 연결될 수 있다. 따라서, 제1 스캔 트랜지스터(T51)는 게이트 전극(TG51)과 제 2-1 광차단층(323a)이 전기적으로 연결되어 더블 게이트를 형성할 수 있다. 마찬가지로, 제2 스캔 트랜지스터(T52)는 게이트 전극(TG52)과 제2-2 광차단층(323b)과 전기적으로 연결되어 더블 게이트를 형성할 수 있다. 또한, 오버코트 층(OC), 보호층(PAS), 제2 절연막(ILD), 제1 절연막(GI)과 버퍼층(BU)에 제11 및 제12 콘택홀(343a, 343b)이 배치되고 제2 및 제3 연결전극(353a, 353b)을 배치하여 제4 라인(314)과 제2 연장 광차단층(324c)이 연결될 수 있다. 따라서, 제1 센싱 트랜지스터(T61)는 게이트 전극(TG61)과 제3-1 광차단층(324a)와 전기적으로 연결되어 더블 게이트를 형성할 수 있다. 제2 센싱 트랜지스터(T62)는 게이트 전극(TG62)과 제3-2 광차단층(324b)와 전기적으로 연결되어 더블 게이트를 형성할 수 있다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 어레이 기판의 제조 과정을 나타내는 평면도이다.
도 6a를 참조하면, 기판(SUB) 위에 금속 물질, 버퍼 물질 그리고 비정질 실리콘 물질을 연속으로 도포할 수 있다. 금속 물질은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 반사성이 좋은 불투명 물질을 포함할 수 있다. 버퍼 물질은 질화실리콘 또는 산회실리콘과 같은 무기 절연 물질일 수 있다. 비정질 실리콘 물질은 반도체층으로 활용될 수 있다. 제1 마스크 공정으로 적층된 금속 물질, 버퍼 물질 및 비정질 실리콘 물질을 패턴하여, 제2 구동트랜지스터 소스전극(TS42)과 제2 라인을 연결하기 위한 제9 라인(321), 제1-1 광차단층(322a), 제1 구동 트랜지스터 반도체층(TA41), 제1-2 광차단층(322b), 제2 구동 트랜지스터 반도체층(TA42), 제2-1 광차단층(323a), 제1 스캔 트랜지스터 반도체층(TA51), 제2-2 광차단층(323b), 제2 스캔 트랜지스터 반도체층(TA52), 제1 연장 광차단층(323c), 제3-1 광차단층(324a), 제1 센싱 트랜지스터 반도체층(TA61), 제3-2 광차단층(324b), 제2 센싱 트랜지스터 반도체층(TA62), 제2 연장 광차단층(324c), 제1 센싱 트랜지스터 소스전극(TS61)과 제3 라인을 연결하기 위한 제10 라인(325)을 형성할 수 있다. 이를 위해 제1 마스크 공정에서 하프-톤(half-tone) 마스크를 사용할 수 있다.
도 6b를 참조하면, 제1 마스크 공정 후 기판 위에 질화실리콘 또는 산화실리콘의 게이트 절연 물질을 전면에 도포할 수 있다. 이어서, 게이트 절연 물질 위에 게이트 금속 물질을 연속으로 증착할 수 있다. 제2 마스크 공정으로 게이트 금속 물질을 패턴하여, 제1 구동 트랜지스터 게이트 전극(TG41), 제2 구동 트랜지스터 게이트 전극(TG42), 제4 라인(314), 제4-1 라인(314a), 제4-2 라인(514b), 제1 스캔 트랜지스터 게이트 전극(TG51), 제2 스캔 트랜지스터 게이트 전극(TG52), 제5 라인(315), 제5-1 라인(315a), 제5-2 라인(315b), 제1 센싱 트랜지스터 게이트 전극(TG61), 제2 센싱 트랜지스터 게이트 전극(TG62)을 형성할 수 있다.
도 6c를 참조하면, 제2 마스크 공정 후 기판 위에 질화실리콘 또는 산화실리콘의 중간층 절연 물질을 전면에 도포할 수 있다. 제3 마스크 공정으로 중간층 절연 물질을 패턴하여, 제1-1 및 제1-2 콘택홀(331a, 331b), 제2-1 내지 제2-6 콘택홀(332a 내지 332f), 제3-1 및 제3-2 콘택홀(333a, 333b), 제4-1 내지 제4-4 콘택홀(334a 내지 334d), 제5-1 내지 제5-4 콘택홀(335a 내지 335b), 제8-1 및 제8-2 콘택홀(336a, 336b), 스캔 신호를 제공하는 제4 라인(314), 센싱 신호를 제공하는 제5 라인(315) 를 형성할 수 있다.
도 6d를 참조하면, 제3 마스크 공정 후 기판 위에 저저항 특성을 갖는 금속물질, 예를 들어 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi)을 도포할 수 있다. 제4 마스크 공정으로 금속물질을 패턴하여, 제1 서브화소에 데이터 신호를 제공하는 제1-1 라인(311a), 제2 서브화소에 데이터 신호를 제공하는 제2-1 라인(311b), 고전위 전압을 제공하는 제2 라인(312), 기준전압을 제공하는 제3 라인(313), 제9 라인(321)과 제2 구동 트랜지스터 소스전극(TS42)를 연결하는 제11 라인(310), 제1 및 제2 구동 트랜지스터 소스 전극(TS41, TS42), 제1 스토리지 캐패시터(Csta)를 형성하며 제1 구동 트랜지스터 게이트 전극(TG41)와 제1 스캔 트랜지스터 드레인 전극(TD51)을 연결하는 제6-1 라인(316a), 제2 스토리지 캐패시터(Cstb)를 형성하며 제2 구동 트랜지스터 게이트 전극(TG42)와 제2 스캔 트랜지스터 드레인 전극(TD52)을 연결하는 제6-2 라인(316b), 제1 구동 트랜지스터 드레인 전극(TD41)과 제1 센싱 트랜지스터 드레인 전극(TD61)을 연결하는 제7-1 라인(317a), 제2 구동 트랜지스터 드레인 전극(TD42)과 제2 센싱 트랜지스터 드레인 전극(TD62)을 연결하는 제7-2 라인(317b), 제1 센싱 트랜지스터 소스전극(TS61)과 제10 라인(325)을 연결하는 제8 라인(318), 제1 및 제2 구동트랜지스터 소스전극(TS41, TS42), 제1 및 제2 구동트랜지스터 드레인전극(TD41, TD42), 제1 및 제2 스캔 트랜지스터 소스 전극(TS51, TS52), 제1 및 제2 센싱 트랜지스터 소스 전극(TS61, TS62), 제1 및 제2 센싱 트랜지스터 드레인 전극(TD61, TD62)을 형성할 수 있다.
도 6e를 참조하면, 제5 마스크 공정 후 기판 위에 칼라 필터 물질을 도포하여 칼라 필터층(미도시)을 형성할 수 있다. 또한, 기판 위에 보호 물질, 오버 코트 물질을 전면에 도포할 수 있다. 제6 마스크 공정으로 제1 화소전극(351a)을 제1 구동트랜지스터 반도체층(TA41), 제1-1 광차단층(322a)과 연결하기 위한 제9-1 콘택홀(341a), 제2 화소전극(351b)을 제2 구동트랜지스터 반도체층(TA42), 제1-2 광차단층(322b)과 연결하기 위한 제9-2 콘택홀(341b), 제1 내지 제3 연결전극(352, 353a, 353b)를 형성할 수 있다.
도 6f를 참조하면, 제6 마스크 공정 후 기판 위에 화소 전극 물질을 도포할 수 있다. 제7 마스크 공정으로 제1 및 제2 화소전극(351a, 351b), 제1 연장 광차단층(323c)과 제4-1 및 제4-2 라인(314a, 341b)를 연결하는 제1 연결전극(352), 제2 연장 광차단층(324c)와 제5 라인(315)를 연결하는 제2 연결전극(353a), 제2 연장 광차단층(324c)와 제5 라인(315)를 연결하는 제3 연결전극(353c)를 형성할 수 있다.
도 6g를 참조하면, 제7 마스크 공정 후 기판 위에 뱅크 물질을 도포할 수 있다. 제8 마스크 공정으로 제1 및 제2 뱅크층(361a, 361b)를 형성할 수 있다.
본 발명의 실시 예에 따른 어레이 기판을 포함하는 표시패널은 복수의 트랜지스터의 반도체 채널층을 각각 보호할 수 있는 광차단층을 형성하여 복수의 트랜지스터 중 일부 트랜지스터의 게이트 전극과 광차단층이 쇼트 되어도 쇼트 되지 않은 트랜지스터에 영향이 없으므로 화소 불량이 발생하지 않는다.
또한, 본 발명의 실시 예에 따른 어레이 기판을 포함하는 표시패널은 트랜지스터의 게이트 전극과 광차단층을 전기적으로 연결하여 더블 게이트를 형성하여 공정 불량 및 화질 불량이 발생하지 않는다.
또한, 본 발명의 실시 예에 따른 어레이 기판을 포함하는 표시패널은 공정 과정 중 불량률이 감소하므로 표시장치의 수율이 향상된다.
또한, 본 발명의 실시 예에 따른 어레이 기판을 포함하는 표시패널은 트랜지스터를 더블 게이트로 형성하여 트랜지스터의 출력 전류 특성 및 출력 전류 포화 특성이 향상되어 소자 성능이 향상된다.
또한, 본 발명의 실시 예에 따른 어레이 기판을 포함하는 표시패널은 트랜지스터의 더블 게이트를 형성하여도 개구율이 감소되는 것을 최소화 할 수 있다.
본 발명이 속하는 기술분야의 당 업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시 적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 표시장치
110 타이밍 컨트롤러
120 데이터 드라이버
130 게이트 드라이버
140 표시패널
200 어레이 기판
211 제1 라인
212제2 라인
213 제3 라인
214 제4 라인
215 제5 라인
222 제1 광차단층
223 제2 광차단층
223c 제1 연장 광차단층
224 제3 광차단층
224c 제2 연장 광차단층
219a 제1 연결전극
219b 제2 연결전극
251 화소전극
261 뱅크층
T1 구동 트랜지스터
T2 스캔 트랜지스터
T3 센싱 트랜지스터
110 타이밍 컨트롤러
120 데이터 드라이버
130 게이트 드라이버
140 표시패널
200 어레이 기판
211 제1 라인
212제2 라인
213 제3 라인
214 제4 라인
215 제5 라인
222 제1 광차단층
223 제2 광차단층
223c 제1 연장 광차단층
224 제3 광차단층
224c 제2 연장 광차단층
219a 제1 연결전극
219b 제2 연결전극
251 화소전극
261 뱅크층
T1 구동 트랜지스터
T2 스캔 트랜지스터
T3 센싱 트랜지스터
Claims (11)
- 게이트라인들과 데이터라인들에 의해 정의되는 복수의 화소영역을 포함하는 기판;
상기 복수의 화소영역 중 하나의 화소영역에 배치되고, 게이트 전극과 반도체층을 포함하는 복수의 트랜지스터; 및
상기 복수의 트랜지스터 각각에 대응하고, 상기 기판과 상기 반도체층 사이에 배치되고, 서로 분리된 복수의 광차단층을 포함하고,
상기 서로 분리된 복수의 광차단층은 일부가 서로 연장된 연장 광차단층을 통해 일체로 형성되고, 일체로 형성된 상기 연장 광차단층이 상기 복수의 트랜지스터의 게이트 전극과 전기적으로 연결되는 표시패널. - 제1 항에 있어서,
상기 게이트 전극은 상기 복수의 트랜지스터 각각에 대응하여 배치된 상기 복수의 광차단층과 전기적으로 연결되는 표시패널. - 제1 항에 있어서,
상기 게이트 전극과 상기 광차단층 사이에 배치되는 절연막을 더 포함하고,
상기 절연막에 콘택홀이 구비되고 상기 콘택홀에 연결전극이 구비되어 상기 게이트 전극과 광차단층이 전기적으로 연결되는 표시패널. - 복수의 화소 영역이 게이트라인들과 데이터라인들에 의해 정의되고, 하나의 화소영역에 제1 서브화소 및 제2 서브화소를 포함하는 기판;
상기 제1 서브화소에 배치되고 반도체층을 포함하는 제1 스캔 트랜지스터;
상기 제2 서브화소에 배치되고 반도체층을 포함하는 제2 스캔 트랜지스터;
상기 제1 서브화소에 배치되고 반도체층을 포함하는 제1 센싱 트랜지스터;
상기 제2 서브화소에 배치되고 반도체층을 포함하는 제2 센싱 트랜지스터;
상기 기판과 상기 제1 스캔 트랜지스터의 반도체층 사이에 배치되는 제1-1 광차단층;
상기 기판과 상기 제2 스캔 트랜지스터의 반도체층 사이에 배치되는 제1-2 광차단층;
상기 기판과 상기 제1 센싱 트랜지스터의 반도체층 사이에 배치되는 제2-1 광차단층; 및
상기 기판과 상기 제2 센싱 트랜지스터의 반도체층 사이에 배치되는 제2-2 광차단층을 포함하고,
상기 제1 스캔 트랜지스터는 게이트 전극을 더 포함하고, 상기 제2 스캔 트랜지스터는 게이트 전극을 더 포함하고, 상기 제1 센싱 트랜지스터는 게이트 전극을 더 포함하고, 상기 제2 센싱 트랜지스터는 게이트 전극을 더 포함하고,
상기 제1-1 광차단층 및 제1-2 광차단층은 상기 제2-1 광차단층 및 상기 제2-2 광차단층과 분리되고,
상기 제1 스캔 트랜지스터의 게이트 전극은 상기 제 1-1 광차단층과 전기적으로 연결되고, 상기 제2 스캔 트랜지스터의 게이트 전극은 상기 제1-2 광차단층과 전기적으로 연결되고, 상기 제1 센싱 트랜지스터의 게이트 전극은 상기 제2-1 광차단층과 전기적으로 연결되고, 상기 제2 센싱 트랜지스터의 게이트 전극은 상기 제2-2 광차단층과 전기적으로 연결되며,
상기 제1-1 광차단층 및 상기 제1-2 광차단층은 제1 연장 광차단층을 통해 일체로 형성되고, 상기 제2-1 광차단층 및 상기 제2-2 광차단층은 제2 연장 광차단층을 통해 일체로 형성된 표시패널. - 삭제
- 제4 항에 있어서,
상기 제1 스캔 트랜지스터의 게이트 전극과 제2 스캔 트랜지스터의 게이트 전극을 연결하는 제1 라인;
상기 제1 및 제2 스캔 트랜지스터의 게이트 전극 사이에서 제1 라인과 대응하여 배치된 상기 제1 연장 광차단층;
상기 제1 센싱 트랜지스터의 게이트 전극과 제2 센싱 트랜지스터의 게이트 전극을 연결하는 제2 라인;
상기 제1 및 제2 센싱 트랜지스터의 게이트 전극 사이에서 제2 라인과 대응하여 배치된 상기 제2 연장 광차단층을 포함하는 표시패널. - 제6 항에 있어서,
상기 제1 라인과 상기 제1 연장 광차단층은 전기적으로 연결되고,
상기 제2 라인과 상기 제2 연장 광차단층은 전기적으로 연결되는 표시패널. - 제7 항에 있어서,
상기 제1 라인과 상기 제1 연장 광차단층 사이에 배치된 절연막에 제1 콘택홀을 구비하고 상기 제1 콘택홀에 제1 연결전극을 구비하여 상기 제1 라인과 상기 제1 연장 광차단층이 전기적으로 연결되고,
상기 제2 라인과 상기 제2 연장 광차단층 사이에 배치된 절연막에 제2 콘택홀을 구비하고 상기 제2 콘택홀에 제2 연결전극을 구비하여 상기 제2 라인과 상기 제2 연장 광차단층이 전기적으로 연결되는 표시패널. - 제8 항에 있어서,
상기 제1 및 제2 연결전극은 상기 제1 라인 및 제2 라인과 동일한 재질인 표시패널. - 제8 항에 있어서,
화소전극을 더 포함하고,
상기 제1 내지 제2 연결전극은 상기 화소전극과 동일한 재질인 표시패널. - 제1항 내지 제4항, 제6항 내지 제10 항 중의 어느 하나의 항에 의한 표시패널을 포함하는 표시장치.
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Applications Claiming Priority (1)
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| KR1020160060315A KR102630696B1 (ko) | 2016-05-17 | 2016-05-17 | 표시패널 및 이를 포함하는 표시 장치 |
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