KR20220089795A - 표시 장치 - Google Patents

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KR20220089795A
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윤수연
박옥경
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 개구영역, 상기 개구영역을 둘러싸는 표시영역, 및 상기 개구영역과 상기 표시영역 사이에 배치된 비표시영역을 포함하는 기판; 상기 기판 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층을 포함하는 제1박막트랜지스터; 상기 제1반도체층을 덮고, 상기 비표시영역과 중첩하는 하부컨택홀을 구비한 제1절연층; 상기 제1절연층 상에 배치되며 산화물 반도체를 포함하는 제2반도체층을 포함하는 제2박막트랜지스터; 상기 제2반도체층을 덮고, 상기 하부컨택홀과 중첩하는 상부컨택홀을 구비한 제2절연층; 상기 표시영역과 중첩하며, 상기 제2절연층 상에 배치된 표시요소; 상기 기판 및 상기 제1절연층 사이에 배치되며, 상기 하부컨택홀과 중첩하는 하부도전층; 및 상기 제2절연층 상에 배치되며, 상기 하부컨택홀 및 상기 상부컨택홀을 통해 상기 하부도전층과 연결된 상부도전층;을 포함하는, 표시 장치를 개시한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예들은 표시 장치에 관한 것이다.
일반적으로 표시 장치는 표시요소 및 표시요소에 인가되는 전기적 신호를 제어하기 위한 화소회로를 포함한다. 화소회로는 박막트랜지스터(TFT; Thin Film Transistor) 및 스토리지 커패시터를 포함할 수 있다.
표시요소의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 표시요소에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였다. 이에 따라, 표시 장치의 고집적화 및 소비전력의 문제를 해결하기 위한 연구가 활발히 진행되고 있다.
또한, 근래에 표시 장치는 그 용도가 다양해지고 있다. 표시 장치 중 표시영역이 차지하는 면적을 확대하면서, 표시 장치에 접목 또는 연계하는 다양한 기능들이 추가되고 있다. 면적을 확대하면서 다양한 기능을 추가하기 위한 방안으로 개구영역을 둘러싸는 표시영역을 갖는 표시 장치의 연구가 계속되고 있다. 이와 같은 표시 장치는 개구영역으로부터 표시영역으로의 방향으로 광이 침투하여 표시 장치의 신뢰성에 영향을 줄 수 있다.
본 발명의 실시예들은 신뢰성이 향상되고, 개구영역을 둘러싸는 표시영역을 갖는 표시 장치를 제공하고자 한다.
특히, 개구영역의 주변에 배치된 산화물 반도체를 포함하는 박막트랜지스터의 열화를 방지 또는 감소시킬 수 있는 표시 장치를 제공하고자 한다.
본 발명의 일 실시예는, 개구영역, 상기 개구영역을 둘러싸는 표시영역, 및 상기 개구영역과 상기 표시영역 사이에 배치된 비표시영역을 포함하는 기판; 상기 기판 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층을 포함하는 제1박막트랜지스터; 상기 제1반도체층을 덮고, 상기 비표시영역과 중첩하는 하부컨택홀을 구비한 제1절연층; 상기 제1절연층 상에 배치되며 산화물 반도체를 포함하는 제2반도체층을 포함하는 제2박막트랜지스터; 상기 제2반도체층을 덮고, 상기 하부컨택홀과 중첩하는 상부컨택홀을 구비한 제2절연층; 상기 표시영역과 중첩하며, 상기 제2절연층 상에 배치된 표시요소; 상기 기판 및 상기 제1절연층 사이에 배치되며, 상기 하부컨택홀과 중첩하는 하부도전층; 및 상기 제2절연층 상에 배치되며, 상기 하부컨택홀 및 상기 상부컨택홀을 통해 상기 하부도전층과 연결된 상부도전층;을 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 제1박막트랜지스터는 상기 제2박막트랜지스터 및 상기 개구영역 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 기판 및 상기 제1반도체층 사이에 배치된 버퍼층; 및 상기 제1반도체층을 덮고 상기 제1절연층 하부에 배치된 제1게이트절연층;을 더 포함하고, 상기 하부도전층은, 상기 기판과 상기 버퍼층 사이에 배치된 제1하부도전층 및 상기 제1게이트절연층과 상기 제1절연층 사이에 배치된 제2하부도전층 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 제2절연층 및 상기 표시요소 사이에 배치된 제1유기절연층; 및 상기 제1유기절연층 및 상기 표시요소 사이에 배치된 제2유기절연층;을 더 포함하고, 상기 상부도전층은, 상기 제2절연층과 상기 제1유기절연층 사이에 배치된 제1상부도전층 및 상기 제1유기절연층과 상기 제2유기절연층 사이에 배치된 제2상부도전층을 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 제1상부도전층 및 상기 제2상부도전층은 각각 복수개로 구비되고, 상기 복수의 제1상부도전층들 및 상기 복수의 제2상부도전층들은 상기 표시영역에서 상기 개구영역으로의 방향으로 서로 교번하여 배치될 수 있다.
일 실시예에 있어서, 상기 제2상부도전층은 복수개로 구비되고, 상기 제1유기절연층은 인접하는 상기 복수의 제2상부도전층들 사이에 배치된 홀을 구비하며, 상기 인접하는 복수의 제2상부도전층들은 상기 제1유기절연층의 상기 홀의 중심방향으로 돌출된 한 쌍의 돌출팁을 구비할 수 있다.
일 실시예에 있어서, 상기 표시요소를 덮으며, 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함하는 봉지층;을 더 포함하고, 상기 표시요소는 상기 제2유기절연층 상에 배치된 제1전극, 발광층을 포함하는 중간층, 및 제2전극을 포함하며, 상기 중간층은 상기 제1전극과 상기 발광층 사이에 배치된 제1기능층 및 상기 발광층 및 상기 제2전극 사이에 배치된 제2기능층 중 적어도 하나를 더 포함하며, 상기 제1기능층 및 상기 제2기능층 중 적어도 어느 하나는 상기 홀을 기준으로 단절되며, 상기 적어도 하나의 무기봉지층은 상기 돌출팁과 직접 컨택될 수 있다.
일 실시예에 있어서, 상기 상부도전층은 상기 개구영역을 적어도 일부 둘러싸도록 연장된 상부우회배선을 포함하고, 상기 하부도전층은 상기 개구영역을 적어도 일부 둘러싸도록 연장된 하부우회배선을 포함할 수 있다.
일 실시예에 있어서, 상기 상부도전층은 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터 중 어느 하나와 전기적으로 연결되며, 상기 표시영역으로부터 상기 비표시영역으로 연장된 상부배선을 포함하고, 상기 하부도전층은 상기 상부도전층과 상기 비표시영역에서 전기적으로 연결되며, 상기 개구영역을 적어도 일부 둘러싸도록 연장된 하부배선을 포함할 수 있다.
일 실시예에 있어서, 상기 상부도전층은 초기화 전압을 전달하는 상부연결배선을 포함하고, 상기 하부도전층은 상기 상부연결배선과 전기적으로 연결된 하부연결배선을 포함하며, 상기 상부연결배선 및 상기 하부연결배선은 상기 개구영역을 적어도 일부 둘러싸도록 연장될 수 있다.
일 실시예에 있어서, 상기 하부도전층은 실리콘 반도체를 포함하는 더미 반도체층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1절연층 및 상기 제2절연층 사이에 배치된 중간절연층; 상기 중간절연층 및 상기 제2절연층 사이에 배치된 배선; 및 상기 기판 및 상기 제2반도체층 사이에 배치된 하부전극층;을 더 포함하고, 상기 하부전극층 및 상기 배선은 상기 제1절연층의 홀 및 상기 중간절연층의 홀을 통해 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 개구영역과 중첩하는 컴포넌트;를 더 포함할 수 있다.
본 발명의 다른 실시예는, 개구영역, 상기 개구영역을 둘러싸는 표시영역, 및 상기 개구영역과 상기 표시영역 사이에 배치된 비표시영역을 포함하는 기판; 상기 표시영역 상에 배치된 화소회로; 상기 화소회로와 전기적으로 연결된 표시요소; 및 상기 비표시영역 상에 배치되며, 상기 개구영역을 적어도 일부 둘러싸는 광차단구조;를 포함하고, 상기 화소회로는 실리콘 반도체를 포함하는 제1반도체층을 포함하는 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2반도체층을 포함하는 제2박막트랜지스터를 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 제1반도체층을 덮고, 상기 제2반도체층 하부에 배치되며, 상기 비표시영역과 중첩하는 하부컨택홀을 구비한 제1절연층; 및 상기 제2반도체층을 덮고, 상기 하부컨택홀과 중첩하는 상부컨택홀을 구비한 제2절연층;을 더 포함하고, 상기 광차단구조는, 상기 기판 및 상기 제1절연층 사이에 배치되며, 상기 하부컨택홀과 중첩하는 하부도전층; 및 상기 제2절연층 상에 배치되며, 상기 하부컨택홀 및 상기 상부컨택홀을 통해 상기 하부도전층과 연결된 상부도전층;을 포함할 수 있다.
일 실시예에 있어서, 상기 표시영역은 상기 개구영역을 둘러싸는 제1표시영역 및 상기 제1표시영역을 둘러싸는 제2표시영역을 포함하고, 상기 화소회로는 상기 제1표시영역에 배치된 제1화소회로 및 상기 제2표시영역에 배치된 제2화소회로를 포함하며, 상기 제1화소회로는 실리콘 반도체를 포함하는 제1인접반도체층을 포함하는 제1인접박막트랜지스터 및 산화물 반도체를 포함하는 제2인접반도체층을 포함하는 제2인접박막트랜지스터를 포함하고, 상기 제1인접박막트랜지스터는 상기 제2인접박막트랜지스터보다 상기 개구영역에 가깝게 배치되며, 상기 제1절연층 및 상기 제2절연층 사이에 배치된 중간절연층; 상기 중간절연층 및 상기 제2절연층 사이에 배치된 배선; 및 상기 기판 및 상기 제2인접반도체층 사이에 배치된 하부전극층;을 더 포함하고, 상기 하부전극층 및 상기 배선은 상기 제1절연층의 홀 및 상기 중간절연층의 홀을 통해 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 화소회로는 복수개로 구비되며, 상기 광차단구조는 인접한 상기 복수의 화소회로들과 각각 전기적으로 연결된 연결배선을 포함할 수 있다.
일 실시예에 있어서, 상기 광차단구조는 상기 개구영역을 적어도 일부 둘러싸는 우회배선을 포함할 수 있다.
일 실시예에 있어서, 상기 광차단구조는 상기 비표시영역 상에 배치되며 더미 박막트랜지스터를 포함하는 더미회로를 포함하고, 상기 더미 박막트랜지스터는 실리콘 반도체를 포함하는 더미 반도체층을 포함할 수 있다.
일 실시예에 있어서, 상기 화소회로로부터 상기 비표시영역으로 연장된 상부배선; 및 상기 개구영역을 적어도 일부 둘러싸는 우회배선;을 더 포함하고, 상기 광차단구조는 상기 상부배선 및 상기 우회배선을 전기적으로 연결시키는 구조일 수 있다.
상기한 바와 같이 본 발명의 실시예들은 광차단구조로서 하부도전층 및 컨택홀을 통해 상기 하부도전층과 연결된 상기 상부도전층을 포함하여 표시 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 3a 및 도 3b는 표시 패널에 적용될 수 있는 화소를 개략적으로 나타낸 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널을 도 5의 B-B'선에 따라 개략적으로 나타낸 평면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 평면도이다.
도 8은 도 7의 표시 패널을 D-D'선에 따라 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 평면도이다.
도 10은 도 9의 표시 패널을 E-E'선에 따라 개략적으로 나타낸 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 평면도이다.
도 12는 도 11의 표시 패널을 F-F'선에 따라 개략적으로 나타낸 단면도이다.
도 13a는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도이다.
도 13b는 도 13a의 G 부분을 확대한 확대도이다.
도 14는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라, 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
표시 장치는 화상을 표시하는 장치로서, 게임기, 멀티미디어기기, 초소형 PC와 같이 휴대가 가능한 전자 기기에 포함될 수 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 양자점 표시 장치(Quantum dot display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등을 포함할 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 실시예들은 전술한 바와 같은 다양한 방식의 표시 장치가 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 표시 장치(1)는 표시영역(DA), 비표시영역(NDA), 및 개구영역(OA)을 포함할 수 있다. 표시영역(DA)은 빛을 방출할 수 있다. 표시영역(DA)에는 복수의 화소들이 배치될 수 있으며, 표시 장치(1)는 복수의 화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 비표시영역(NDA)은 빛을 방출하지 않을 수 있다. 비표시영역(NDA)은 표시영역(DA)과 인접하게 배치될 수 있다.
개구영역(OA)은 빛을 방출하지 않을 수 있다. 개구영역(OA)은 후술할 컴포넌트(미도시)와 중첩되는 영역일 수 있다. 개구영역(OA)은 표시영역(DA)에 의해 적어도 부분적으로 둘러싸일 수 있다. 일 실시예에서, 개구영역(OA)은 표시영역(DA)에 의해 전체적으로 둘러싸일 수 있다.
비표시영역(NDA)은 제1비표시영역(NDA1) 및 제2비표시영역(NDA2)을 포함할 수 있다. 제1비표시영역(NDA1)은 개구영역(OA)을 둘러쌀 수 있다. 제2비표시영역(NDA2)은 표시영역(DA)을 적어도 부분적으로 둘러쌀 수 있다. 일 실시예에서, 제1비표시영역(NDA1)은 개구영역(OA)을 전체적으로 둘러쌀 수 있다. 표시영역(DA)은 제1비표시영역(NDA1)을 전체적으로 둘러쌀 수 있다. 제2비표시영역(NDA2)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 단면도이다. 도 2는 도 1의 A-A'선에 대응될 수 있다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10), 커버 윈도우(20), 및 컴포넌트(30)를 포함할 수 있다. 표시 패널(10)은 이미지를 표시할 수 있다. 표시 패널(10)은 표시영역(DA)에 배치된 화소들을 포함할 수 있다. 화소들은 표시요소 및 이와 연결된 화소회로를 포함할 수 있다. 표시요소는 유기발광다이오드, 무기발광다이오드, 또는 퀀텀 닷 발광다이오드 등을 포함할 수 있다. 이하에서는 표시요소가 유기발광다이오드를 포함하는 경우를 중심으로 상세히 설명하기로 한다.
표시 패널(10)은 기판(100) 및 기판(100) 상에 배치된 다층막을 포함할 수 있다. 이 때, 기판(100) 및/또는 다층막에 표시영역(DA), 제1비표시영역(NDA1), 개구영역(OA)을 정의할 수 있다. 예를 들어, 기판(100)은 표시영역(DA), 제1비표시영역(NDA1), 및 개구영역(OA)을 포함할 수 있다. 이하에서는, 기판(100)에 표시영역(DA), 제1비표시영역(NDA1), 및 개구영역(OA)이 정의되는 경우를 중심으로 상세히 설명하기로 한다.
일 실시예에서, 표시 패널(10)은 기판(100), 표시층(DSL), 봉지층(ENL), 터치센서층(TSL), 광학기능층(OFL)을 포함할 수 있다. 기판(100)은 글라스이거나 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다. 일 실시예에서, 기판(100)은 전술한 고분자 수지를 포함하는 베이스층 및 배리어층(미도시)을 포함하는 다층 구조일 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블, 벤더블 특성을 가질 수 있다.
표시층(DSL)은 기판(100) 상에 배치될 수 있다. 표시층(DSL)은 복수의 화소회로들을 포함하는 화소회로층 및 복수의 표시요소들을 포함하는 표시요소층을 포함할 수 있다. 이 때, 복수의 화소회로들은 각각 복수의 표시요소들과 연결될 수 있다. 화소회로는 박막트랜지스터 및 스토리지 커패시터를 포함할 수 있다. 따라서, 표시층(DSL)은 복수의 표시요소들, 복수의 박막트랜지스터들, 및 스토리지 커패시터들을 포함할 수 있다. 또한, 표시층(DSL)은 이들 사이에 개재된 절연층들을 더 포함할 수 있다.
봉지층(ENL)은 표시층(DSL) 상에 배치될 수 있다. 봉지층(ENL)은 표시요소 상에 배치될 수 있으며, 표시요소를 덮을 수 있다. 일 실시예에서, 봉지층(ENL)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 상기 적어도 하나의 무기봉지층은 무기물질을 포함할 수 있다. 상기 적어도 하나의 유기봉지층은 유기물질을 포함할 수 있다.
다른 실시예에서, 봉지층(ENL)은 기판(100) 및 투명한 부재인 상부기판이 밀봉부재로 결합되어 기판(100)과 상부기판 사이의 내부공간이 밀봉되는 구조일 수 있다. 이 때 내부공간에는 흡습제나 충진재 등이 위치할 수 있다. 밀봉부재는 실런트 일 수 있으며, 다른 실시예에서, 밀봉부재는 레이저에 의해서 경화되는 물질을 포함할 수 있다. 예를 들어, 밀봉부재는 프릿(frit)일 수 있다. 구체적으로 밀봉부재는 유기 실런트인 우레탄계 수지, 에폭시계 수지, 아크릴계 수지, 또는 무기 실런트인 실리콘(silicone) 등을 포함할 수 있다. 우레탄계 수지로서는, 예를 들어, 우레탄 아크릴레이트 등을 사용할 수 있다. 아크릴계 수지로는, 예를 들어, 부틸아크릴레이트, 에틸헥실아크레이트 등을 사용할 수 있다. 한편, 밀봉부재는 열에 의해서 경화되는 물질을 포함할 수 있다.
터치센서층(TSL)은 봉지층(ENL) 상에 배치될 수 있다. 터치센서층(TSL)은 외부의 입력, 예를 들어, 터치 이벤트에 따른 좌표정보를 센싱할 수 있다. 터치센서층(TSL)은 센서전극 및 센서전극과 연결된 터치배선들을 포함할 수 있다. 터치센서층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치센서층(TSL)은 봉지층(ENL) 상에 형성될 수 있다. 또는, 터치센서층(TSL)은 터치기판 상에 별도로 형성된 후, 광학 투명 접착제와 같은 점착층을 통해 봉지층(ENL) 상에 결합될 수 있다. 일 실시예에서, 터치센서층(TSL)은 봉지층(ENL) 바로 위에 직접 형성될 수 있으며, 이 경우, 점착층은 터치센서층(TSL)과 봉지층(ENL) 사이에 개재되지 않을 수 있다.
광학기능층(OFL)은 터치센서층(TSL) 상에 배치될 수 있다. 광학기능층(OFL)은 외부로부터 표시 장치(1)를 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있고, 및/또는 표시 장치(1)에서 방출되는 빛의 색 순도를 향상시킬 수 있다. 일 실시예로, 광학기능층(OFL)은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다.
다른 실시예로, 광학기능층(OFL)은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시 장치(1)의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 컬러필터들 각각은 적색, 녹색, 또는 청색의 안료나 염료를 포함할 수 있다. 또는, 컬러필터들 각각은 전술한 안료나 염료 외에 양자점을 더 포함할 수 있다. 또는, 컬러필터들 중 일부는 전술한 안료나 염료를 포함하지 않을 수 있으며, 산화티타늄과 같은 산란입자들을 포함할 수 있다.
다른 실시예로, 광학기능층(OFL)은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 있다. 제1반사층 및 제2반사층에서 각각 반사된 제1반사광과 제2반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
일 실시예에서, 표시 패널(10)은 개구(10H)를 포함할 수 있다. 일 실시예에서, 기판(100), 표시층(DSL), 봉지층(ENL), 터치센서층(TSL), 및 광학기능층(OFL)은 각각 제1개구 내지 제5개구를 포함할 수 있다. 제1개구 내지 제5개구는 서로 중첩되어 표시 패널(10)의 개구(10H)를 형성할 수 있다. 제1개구 내지 제5개구는 개구영역(OA)과 중첩할 수 있다. 다른 실시예에서, 기판(100), 표시층(DSL), 봉지층(ENL), 터치센서층(TSL), 및 광학기능층(OFL) 중 적어도 하나는 개구를 포함하지 않을 수 있다. 예를 들어, 기판(100), 표시층(DSL), 봉지층(ENL), 터치센서층(TSL), 및 광학기능층(OFL) 중 선택된 어느 하나 또는 두 개의 구성요소는 개구를 포함하지 않을 수 있다.
커버 윈도우(20)는 표시 패널(10) 상에 배치될 수 있다. 커버 윈도우(20)는 표시 패널(10)을 보호할 수 있다. 커버 윈도우(20)는 유리, 사파이어, 및 플라스틱 중 적어도 하나를 포함할 수 있다. 커버 윈도우(20)는 예를 들어, 초박형 강화 유리(Ultra Thin Glass, UTG), 투명폴리이미드(Colorless Polyimide, CPI)일 수 있다.
컴포넌트(30)는 개구영역(OA)에 중첩할 수 있다. 컴포넌트(30)는 도 2에 실선으로 도시된 바와 같이, 표시 패널(10)의 개구(10H) 내에 위치하거나, 점선으로 도시된 바와 같이, 표시 패널(10)의 아래에 배치될 수 있다.
컴포넌트(30)는 전자요소를 포함할 수 있다. 컴포넌트(30)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 빛을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등을 포함할 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다. 일부 실시예에서, 표시 패널(10)의 개구(10H)는 컴포넌트(30)로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 투과부로 이해될 수 있다.
다른 실시예로, 표시 장치(1)가 스마트 워치나 차량용 계기판으로 이용되는 경우, 컴포넌트(30)는 시계 바늘이나 소정의 정보(예, 차량 속도 등)를 지시하는 바늘 등을 포함하는 부재일 수 있다. 표시 장치(1)가 시계 바늘이나 차량용 계기판을 포함하는 경우, 컴포넌트(30)가 윈도우(20)를 관통하여 외부로 노출될 수 있으며, 윈도우(20)는 표시 패널(10)의 개구(10H)에 중첩하는 개구를 포함할 수 있다.
컴포넌트(30)는 전술한 바와 같이 표시 패널(10)의 기능과 관계된 구성요소(들)를 포함하거나, 표시 패널(10)의 심미감을 증가시키는 액세서리와 같은 구성요소 등을 포함할 수 있다.
도 3a 및 도 3b는 표시 패널에 적용될 수 있는 화소(P)를 개략적으로 나타낸 등가회로도이다.
도 3a 및 도 3b를 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 표시요소, 예를 들어 유기발광다이오드(OLED)를 포함할 수 있다.
도 3a를 참조하면, 일 실시예에서, 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 또는 청색의 빛을 방출하거나, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)으로부터 입력되는 스캔 신호 또는 스위칭 전압에 기초하여 데이터선(DL)으로부터 입력된 데이터 신호 또는 데이터 전압을 구동 박막트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2)와 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 대향전극(예, 캐소드)은 제2전원전압(ELVSS)을 공급받을 수 있다.
도 3b를 참조하면, 다른 실시예에서, 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
도 3b에서는, 각 화소회로(PC) 마다 신호선들(SL1, SL2, SL-1, SL+1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)이 구비된 경우를 도시하고 있으나, 또 다른 실시예에서, 신호선들(SL1, SL2, SL-1, SL+1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화전압선(VL)은 이웃하는 화소회로들에서 공유될 수 있다.
복수의 박막트랜지스터들 중 일부는 NMOS(n-Channel MOSFET)로 구비되고, 나머지는 PMOS(p-Channel MOSFET)으로 구비될 수 있다. 일 실시예에서, 복수의 박막트랜지스터들 중 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)는 NMOS(n-Channel MOSFET)로 구비되며, 나머지는 PMOS(p-Channel MOSFET)으로 구비될 수 있다. 다른 실시예에서, 복수의 박막트랜지스터들 중 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7)는 NMOS(n-Channel MOSFET)로 구비되며, 나머지는 PMOS(p-Channel MOSFET)으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들 모두 NMOS로 구비될 수 있다.
신호선들은 제1스캔 신호(Sn)를 전달하는 제1스캔선(SL1), 제2스캔 신호(Sn')를 전달하는 제2스캔선(SL2), 제1초기화 박막트랜지스터(T4)에 이전 스캔 신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(EL), 제2초기화 박막트랜지스터(T7)에 이후 스캔 신호(Sn+1)를 전달하는 이후 스캔선(SL+1), 및 제1스캔선(SL1)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.
구동전압선(PL)은 구동 박막트랜지스터(T1)에 제1전원전압(ELVDD)을 전달하며, 초기화전압선(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화 전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 게이트전극은 스토리지 커패시터(Cst)와 연결되어 있다. 구동 박막트랜지스터(T1)의 소스 전극은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결될 수 있다. 구동 박막트랜지스터(T1)의 드레인전극은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동 전류를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 게이트전극은 제1스캔선(SL1)과 연결되고, 스위칭 박막트랜지스터(T2)의 소스전극은 데이터선(DL)과 연결될 수 있다. 스위칭 박막트랜지스터(T2)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극과 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결될 수 있다. 스위칭 박막트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔 신호(Sn)에 따라 턴 온 되어 데이터선(DL)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극은 제2스캔선(SL2)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극과 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 드레인전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1초기화 박막트랜지스터(T4)의 소스전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 제2스캔선(SL2)을 통해 전달받은 제2스캔 신호(Sn')에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킬 수 있다.
제1초기화 박막트랜지스터(T4)의 게이트전극은 이전 스캔선(SL-1)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 소스전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 드레인전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴 온 되어 초기화 전압(Vint)을 구동 박막트랜지스터(T1)의 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 소스전극은 구동전압선(PL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극 및 스위칭 박막트랜지스터(T2)의 드레인전극과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극 및 보상 박막트랜지스터(T3)의 소스전극과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 드레인전극은 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결될 수 있다. 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 제1전원전압(ELVDD)이 유기발광다이오드(OLED)에 전달되며, 구동 전류가 유기발광다이오드(OLED)에 흐르게 될 수 있다.
제2초기화 박막트랜지스터(T7)의 게이트전극은 이후 스캔선(SL+1)에 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 소스전극은 유기발광다이오드(OLED)의 화소전극과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 이후 스캔 신호(Sn+1)에 따라 턴 온 되어 유기발광다이오드(OLED)의 화소전극을 초기화시킬 수 있다.
도 3b에서는, 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 각각 이전 스캔선(SL-1) 및 이후 스캔선(SL+1)에 연결된 경우를 도시하였으나, 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4) 및 제2초기화 박막트랜지스터(T7)는 모두 이전 스캔선(SL-1)에 연결되어 이전 스캔 신호(Sn-1)에 따라 구동할 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동전압선(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 게이트전극, 보상 박막트랜지스터(T3)의 드레인전극 및, 제1초기화 박막트랜지스터(T4)의 소스전극에 함께 연결될 수 있다.
일부 실시예에서, 화소회로(PC)는 부스트 커패시터를 더 포함할 수 있다. 상기 부스트 커패시터의 어느 하나의 전극은 스위칭 박막트랜지스터(T2)의 게이트전극 및 제1스캔선(SL1)에 연결될 수 있다. 상기 부스트 커패시터의 다른 하나의 전극은 보상 박막트랜지스터(T3)의 드레인 전극에 연결될 수 있다.
유기발광다이오드(OLED)의 대향전극(예컨대, 캐소드)은 제2전원전압(ELVSS)을 제공받을 수 있다. 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광할 수 있다.
화소회로(PC)는 도 3a 및 도 3b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
일 실시예에서, 복수의 박막트랜지스터들은 실리콘 반도체를 포함하는 실리콘계 박막트랜지스터일 수 있다. 다른 실시예에서, 복수의 박막트랜지스터들 중 적어도 하나는 산화물 반도체를 포함하는 산화물계 박막트랜지스터를 포함하고, 나머지는 실리콘 반도체를 포함하는 실리콘계 박막트랜지스터를 포함할 수 있다.
일 실시예에서, 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 실리콘 반도체층을 포함한 실리콘계 박막트랜지스터일 수 있으며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 게이트전극에 연결되는 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4) 중 적어도 하나가 산화물 반도체를 구비하여 구동 박막트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널(10)을 개략적으로 나타낸 평면도이다.
도 4를 참조하면, 표시 패널(10)은 개구영역(OA), 표시영역(DA), 및 비표시영역(NDA)을 포함할 수 있다. 개구영역(OA), 표시영역(DA), 및 비표시영역(NDA)은 표시 패널(10)의 기판(100)에 정의될 수 있다. 이하에서는, 기판(100)이 개구영역(OA), 표시영역(DA), 및 비표시영역(NDA)을 포함하는 경우를 중심으로 상세히 설명하기로 한다.
개구영역(OA)은 표시영역(DA)에 의해 둘러싸일 수 있다. 개구영역(OA)은 컴포넌트와 중첩하는 영역일 수 있다. 도 4에서는 개구영역(OA)이 표시 패널(10)의 우상측에 치우친 것을 도시하고 있으나, 개구영역(OA)은 다양한 위치에 배치될 수 있다. 예를 들어, 개구영역(OA)은 제1방향(예를 들어, x 방향 또는 -x 방향)으로 표시영역(DA)의 중심에 위치할 수 있다. 도 4에서는 하나의 개구영역(OA)이 표시 패널(10)에 배치된 것을 도시하고 있으나, 다른 실시예에서, 개구영역(OA)은 표시영역(DA) 내에서 복수개로 구비될 수 있다.
표시영역(DA)은 개구영역(OA)을 둘러쌀 수 있다. 표시영역(DA)에는 복수의 화소(P)들이 배치될 수 있다. 즉, 표시 패널(10)은 표시영역(DA)에 배치된 복수의 화소(P)들을 포함할 수 있다. 복수의 화소(P)들은 도 3a 및 도 3b를 참조하여 설명한 바와 같이 화소회로 및 화소회로에 연결된 표시요소, 예를 들어, 유기발광다이오드를 포함할 수 있다.
비표시영역(NDA)은 제1비표시영역(NDA1) 및 제2비표시영역(NDA2)을 포함할 수 있다. 제1비표시영역(NDA1)은 개구영역(OA)을 둘러쌀 수 있다. 제1비표시영역(NDA1)은 빛을 방출하는 유기발광다이오드와 같은 표시요소가 배치되지 않는 영역일 수 있다. 제1비표시영역(NDA1)에는 개구영역(OA)의 주변에 배치된 화소(P)들에 신호를 제공하는 신호선 또는 전압배선이 지나갈 수 있다.
제2비표시영역(NDA2)에는 각 화소(P)에 스캔 신호 또는 발광 제어 신호를 제공하는 제1드라이버(1100) 및 제2드라이버(1200)가 배치될 수 있다. 제2비표시영역(NDA2)에는 각 화소(P)에 데이터 신호를 제공하는 데이터 드라이버(1300)가 배치될 수 있다. 제2비표시영역(NDA2)은 복수의 패드(PAD)들이 배치되는 패드영역(PADA)을 포함할 수 있다. 복수의 패드(PAD)들은 회로기판단자부(PCB-P)의 단자들과 전기적으로 연결될 수 있다.
제1드라이버(1100) 및 제2드라이버(1200)는 표시영역(DA)을 사이에 두고 마주볼 수 있다. 제1드라이버(1100) 및 제2드라이버(1200)는 각 화소(P)에 연결된 스캔선(SL) 및/또는 발광 제어선(EL)과 연결될 수 있다.
스캔선(SL)은 화소(P)로 스캔 신호를 제공할 수 있다. 스캔선(SL)은 제1드라이버(1100) 또는 제2드라이버(1200)로부터 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장될 수 있다.
발광 제어선(EL)은 화소(P)에 발광제어신호를 제공할 수 있다. 발광 제어선(EL)은 제1드라이버(1100) 또는 제2드라이버(1200)로부터 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장될 수 있다.
일 실시예에서, 데이터 드라이버(1300)는 기판(100)의 일 측변에 인접하게 배치될 수 있다. 즉, 표시 패널(10)의 가장자리에 인접하게 배치될 수 있다. 다른 실시예에서, 데이터 드라이버(1300)는 인쇄회로기판(PCB) 상에 배치될 수 있다. 이하에서는 데이터 드라이버(1300)가 기판(100)의 일 측변에 인접하게 배치된 경우를 중심으로 상세히 설명하기로 한다.
데이터선(DL)은 화소(P)에 데이터 신호를 제공할 수 있다. 데이터선(DL)은 데이터 드라이버(1300)로부터 제2방향(예를 들어, y 방향 또는 -y 방향)으로 연장될 수 있다.
일 실시예에서, 전원공급부(1400)는 인쇄회로기판(PCB) 상에 배치될 수 있다. 전원공급부(1400)는 각 화소(P)에 제1전원전압(ELVDD, 도 3b 참조), 제2전원전압(ELVSS, 도 3b 참조), 및 초기화 전압(Vint, 도 3b 참조)을 제공할 수 있다. 다른 실시예에서, 전원공급부(1400)는 제2비표시영역(NDA2)에 배치될 수 있다.
초기화전압선(VL)은 패드(PAD)와 연결될 수 있다. 초기화전압선(VL)은 제2비표시영역(NDA2)에서 제2방향(예를 들어, y 방향 또는 -y 방향)을 따라 연장될 수 있다. 초기화전압선(VL)은 제1드라이버(1100)와 표시영역(DA) 사이 및/또는 제2드라이버(1200)와 표시영역(DA)의 사이로 연장될 수 있다.
초기화전압선(VL)은 인쇄회로기판(PCB) 상에 배치된 전원공급부(1400)로부터 제공되는 초기화 전압을 각 화소(P)에 전달할 수 있다. 초기화전압선(VL)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)을 포함할 수 있다. 제1초기화전압선(VL1)은 제1방향(예를 들어, x 방향 또는 -x 방향) 또는 제2방향(예를 들어, y 방향 또는 -y 방향)으로 개구영역(OA)과 중첩할 수 있다. 제2초기화전압선(VL2)은 제1방향(예를 들어, x 방향 또는 -x 방향) 또는 제2방향(예를 들어, y 방향 또는 -y 방향)으로 개구영역(OA)과 이격될 수 있다.
제1초기화전압선(VL1)은 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 연장된 제1가로전압선(HVL1) 및 제2가로전압선(HVL2)을 포함할 수 있다. 제1가로전압선(HVL1) 및 제2가로전압선(HVL2)은 개구영역(OA)을 기준으로 양쪽에 각각 배치될 수 있다. 일 실시예에서, 제1가로전압선(HVL1)은 제1드라이버(1100)로부터 개구영역(OA)으로의 방향으로 연장될 수 있다. 일 실시예에서, 제2가로전압선(HVL2)은 제2드라이버(1200)로부터 개구영역(OA)으로의 방향으로 연장될 수 있다. 일부 실시예에서, 도시하지 않았으나, 제1초기화전압선(VL1)은 제2방향(예를 들어, y 방향 또는 -y 방향)을 따라 연장된 세로전압선을 포함할 수도 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 평면도이다.
도 5를 참조하면, 기판은 개구영역(OA), 표시영역(DA), 및 제1비표시영역(NDA1)을 포함할 수 있다. 표시영역(DA)은 개구영역(OA)을 둘러쌀 수 있다. 표시영역(DA)은 제1표시영역(DA1) 및 제2표시영역(DA2)을 포함할 수 있다. 제1표시영역(DA1)은 개구영역(OA)을 둘러쌀 수 있다. 제2표시영역(DA2)은 제1표시영역(DA1)을 둘러쌀 수 있다. 즉, 제1표시영역(DA1)은 제2표시영역(DA2)보다 개구영역(OA)에 더 가깝게 배치된 표시영역일 수 있다.
화소회로(PC)는 표시영역(DA) 상에 배치될 수 있다. 일 실시예에서, 화소회로(PC)는 제1박막트랜지스터(미도시) 및 제2박막트랜지스터(미도시)를 포함할 수 있다. 상기 제1박막트랜지스터는 실리콘 반도체를 포함하는 제1반도체층을 포함할 수 있다. 상기 제2박막트랜지스터는 산화물 반도체를 포함하는 제2반도체층을 포함할 수 있다. 화소회로(PC)가 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터를 포함하는 경우, 화소회로(PC)의 소비전력을 줄일 수 있다.
화소회로(PC)는 표시영역(DA)에서 복수개로 구비될 수 있다. 복수의 화소회로(PC)들은 각각 표시요소와 전기적으로 연결될 수 있다. 도 5에서 표시요소로서 유기발광다이오드는 도시되지 않았으나, 각각의 화소회로(PC)는 표시요소와 전기적으로 연결될 수 있다.
화소회로(PC)는 제1화소회로(PC1) 및 제2화소회로(PC2)를 포함할 수 있다. 제1화소회로(PC1)는 제1표시영역(DA1)에 배치될 수 있다. 제2화소회로(PC2)는 제2표시영역(DA2)에 배치될 수 있다.
제1화소회로(PC1)는 개구영역(OA)을 중심으로 상호 이격될 수 있다. 예를 들어, 도 5의 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 배치된 2개의 제1화소회로(PC1)들 사이에 개구영역(OA)이 배치될 수 있다. 유사하게 도 5의 제2방향(예를 들어, y 방향 또는 -y 방향)을 따라 배치된 2개의 제1화소회로(PC1)들 사이에 개구영역(OA)이 배치될 수 있다.
화소회로(PC)들은 스캔선(SL), 데이터선(DL), 및 초기화전압선(VL)과 연결될 수 있다. 예를 들어, 화소회로(PC)들은 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장된 스캔선(SL)과 연결될 수 있으며, 화소회로(PC)들은 제2방향(예를 들어, y 방향 또는 -y 방향)으로 연장된 데이터선(DL)과 연결될 수 있다. 또한, 화소회로(PC)들은 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장된 초기화전압선(VL)과 연결될 수 있다. 초기화전압선(VL)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)을 포함할 수 있다.
제1초기화전압선(VL1)은 제1방향(예를 들어, x 방향 또는 -x 방향)으로 개구영역(OA)과 중첩할 수 있다. 제2초기화전압선(VL2)은 제2방향(예를 들어, y 방향 또는 -y 방향)으로 개구영역(OA)과 이격될 수 있다.
일 실시예에서, 데이터선(DL)은 개구영역(OA)을 사이에 두고 단선될 수 있다. 즉, 데이터선(DL)은 개구영역(OA)을 사이에 두고 이격된 제1데이터선(DL1) 및 제2데이터선(DL2)을 포함할 수 있다. 제1데이터선(DL1) 및 제2데이터선(DL2)은 우회배선(DWL)에 의하여 연결될 수 있다.
우회배선(DWL)은 제1비표시영역(NDA1)에 배치될 수 있으며, 개구영역(OA)의 가장자리를 따라 우회할 수 있다. 즉, 우회배선(DWL)은 개구영역(OA)을 적어도 일부 둘러쌀 수 있다.
일 실시예에서, 우회배선(DWL)은 제1데이터선(DL1) 및/또는 제2데이터선(DL2)과 다른 층에 배치될 수 있으며, 우회배선(DWL)은 제1데이터선(DL1) 및/또는 제2데이터선(DL2)과 컨택홀을 통해 연결될 수 있다. 다른 실시예에서, 제1데이터선(DL1), 우회배선(DWL), 및 제2데이터선(DL2)은 동일한 층에 배치될 수 있다. 이러한 경우, 제1데이터선(DL1), 우회배선(DWL), 및 제2데이터선(DL2)은 일체로 구비될 수 있다.
한편, 개구영역(OA)을 사이에 둔 채 제1방향(예를 들어, x 방향 또는 -x 방향)으로 배치된 2개의 화소회로(PC)들은 각각 서로 다른 스캔선(SL)에 전기적으로 연결될 수 있다. 개구영역(OA)의 좌측에 배치된 스캔선(SL)들은 앞서 도 4를 참조하여 설명한 제1드라이버(1100)에 전기적으로 연결될 수 있으며, 개구영역(OA)의 우측에 배치된 스캔선(SL)들은 앞서 도 4를 참조하여 설명한 제2드라이버(1200)에 전기적으로 연결될 수 있다. 도 4에 도시된 바와 같이 표시 패널이 두 개의 드라이버를 포함하는 경우, 개구영역(OA)의 양측에 배치된 화소회로(PC)들은 각각 상호 이격된 스캔선(SL)에 연결될 수 있다.
다른 실시예에서, 도 4를 참조하여 설명한 제1드라이버(1100) 제2드라이버(1200) 중 어느 하나가 생략된다면, 개구영역(OA)을 사이에 둔 채 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장된 2개의 화소회로(PC)들은 동일한 스캔선에 연결될 수 있다. 스캔선은 데이터선(DL)과 마찬가지로 제1비표시영역(NDA1)에서 개구영역(OA)의 가장자리를 따라 연장된 우회스캔배선을 포함할 수 있다.
광차단구조(LBS)는 외부의 광이 개구영역(OA)으로부터 표시영역(DA)으로 진행하는 것을 차단시키는 구조일 수 있다. 광차단구조(LBS)는 표시 패널의 구성요소로 정의될 수 있다. 광차단구조(LBS)는 제1비표시영역(NDA1)에 배치될 수 있다. 일 실시예에서, 광차단구조(LBS)는 개구영역(OA)을 적어도 일부 둘러쌀 수 있다. 예를 들어, 광차단구조(LBS)는 개구영역(OA)을 전체적으로 둘러쌀 수 있다. 도 5에서는 광차단구조(LBS)가 개구영역(OA)을 전체적으로 그리고 연속적으로 둘러싸는 것을 도시하고 있으나, 다른 실시예에서, 광차단구조(LBS)는 개구영역(OA)을 불연속적으로 둘러쌀 수 있다. 예를 들어, 광차단구조(LBS)는 서로 이격된 복수개의 광차단패턴들을 포함할 수 있다.
일 실시예에서, 광차단구조(LBS)는 우회배선(DWL)을 적어도 일부 둘러쌀 수 있다. 이러한 경우, 광차단구조(LBS)는 우회배선(DWL)보다 표시영역(DA)에 가깝게 배치될 수 있다. 일 실시예에서, 우회배선(DWL)은 광차단구조(LBS)를 적어도 일부 둘러쌀 수 있다. 이러한 경우, 우회배선(DWL)은 광차단구조(LBS)보다 표시영역(DA)에 가깝게 배치될 수 있다. 일 실시예에서, 광차단구조(LBS)는 우회배선(DWL)과 일체로 구비될 수 있다.
개구영역(OA)과 인접하게 배치된 제1화소회로(PC1)는 외부의 광에 노출될 수 있다. 제1화소회로(PC1)가 외부의 광에 노출되면, 산화물 반도체를 포함하는 상기 제2박막트랜지스터의 신뢰성이 저하될 수 있다. 본 발명의 실시예는 개구영역(OA)을 적어도 일부 둘러싸는 광차단구조(LBS)를 구비하고 있으므로, 제1화소회로(PC1)가 외부의 광에 노출되는 것을 방지 또는 감소시킬 수 있다. 따라서, 산화물 반도체를 포함하는 상기 제2박막트랜지스터의 신뢰성을 향상시킬 수 있으며, 표시 패널의 신뢰성이 향상될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널을 도 5의 B-B'선에 따라 개략적으로 나타낸 평면도이다.
도 6을 참조하면, 표시 패널(10)은 기판(100), 화소회로층(PCL), 표시요소층(DEL), 및 봉지층(ENL)을 포함할 수 있다. 화소회로층(PCL), 표시요소층(DEL), 및 봉지층(ENL)은 차례로 기판(100) 상에 적층될 수 있다.
기판(100)은 제1베이스층(100a), 제1배리어층(100b), 제2베이스층(100c), 및 제2배리어층(100d)을 포함할 수 있다. 일 실시예에서, 제1베이스층(100a), 제1배리어층(100b), 제2베이스층(100c), 및 제2배리어층(100d)은 차례로 적층되어 기판(100)에 구비될 수 있다. 다른 실시예에서, 기판(100)은 글라스를 포함할 수 있다.
제1베이스층(100a) 및 제2베이스층(100c) 중 적어도 하나는 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다.
제1배리어층(100b) 및 제2배리어층(100d)은 외부 이물질의 침투를 방지하는 배리어층으로, 실리콘질화물(SiNX), 실리콘산화물(SiO2), 및/또는 실리콘산질화물(SiON) 등과 같은 무기물을 포함하는 단일 층 또는 다층일 수 있다.
화소회로층(PCL)은 기판(100) 상에 배치될 수 있다. 화소회로층(PCL)은 무기절연층(IIL), 유기절연층(OIL), 제2화소회로(PC2), 및 연결전극(CM)을 포함할 수 있다. 무기절연층(IIL)은 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 제1절연층(114), 중간절연층(115), 및 제2절연층(116)을 포함할 수 있다.
제2화소회로(PC2)는 제2표시영역(DA2) 상에 배치될 수 있다. 제2화소회로(PC2)는 제1박막트랜지스터(TFT1), 제2박막트랜지스터(TFT2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제1박막트랜지스터(TFT1)는 제1반도체층(Act1), 제1게이트전극(GE1), 제1소스전극(SE1), 및 제1드레인전극(DE1)을 포함할 수 있다. 제2박막트랜지스터(TFT2)는 제2반도체층(Act2), 제2게이트전극(GE2), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 하부 전극(CE1) 및 상부 전극(CE2)을 포함할 수 있다.
버퍼층(111)은 기판(100) 상에 배치될 수 있다. 버퍼층(111)은 실리콘질화물(SiNX), 실리콘산질화물(SiON) 및 실리콘산화물(SiO2)과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
제1반도체층(Act1)은 실리콘 반도체를 포함할 수 있다. 제1반도체층(Act1)은 폴리 실리콘을 포함할 수 있다. 또는, 제1반도체층(Act1)은 비정질(amorphous) 실리콘을 포함할 수 있다. 일부 실시예에서, 제1반도체층(Act1)은 산화물 반도체를 포함하거나, 유기 반도체 등을 포함할 수 있다. 제1반도체층(Act1)은 채널영역 및 채널영역의 양측에 각각 배치된 드레인영역 및 소스영역을 포함할 수 있다. 제1게이트전극(GE1)은 채널영역과 중첩할 수 있다.
제1게이트전극(GE1)은 제1반도체층(Act1)과 중첩할 수 있다. 제1게이트전극(GE1)은 저저항 금속 물질을 포함할 수 있다. 제1게이트전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1반도체층(Act1)과 제1게이트전극(GE1) 사이에는 제1게이트절연층(112)이 배치될 수 있다. 따라서, 제1반도체층(Act1)은 제1게이트전극(GE1)과 절연될 수 있다. 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다.
제2게이트절연층(113)은 제1게이트전극(GE1)을 덮을 수 있다. 제2게이트절연층(113)은 제1게이트전극(GE1) 상에 배치될 수 있다. 제2게이트절연층(113)은 제1게이트절연층(112)과 유사하게 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.
상부 전극(CE2)은 제2게이트절연층(113) 상에 배치될 수 있다. 상부 전극(CE2)은 그 아래의 제1게이트전극(GE1)과 중첩할 수 있다. 이러한 경우, 상부 전극(CE2) 및 제1게이트전극(GE1)은 제2게이트절연층(113)을 사이에 두고 중첩하여 스토리지 커패시터(Cst)를 형성할 수 있다. 즉, 제1박막트랜지스터(TFT1)의 제1게이트전극(GE1)은 스토리지 커패시터(Cst)의 하부 전극(CE1)으로 기능할 수 있다.
이와 같이, 스토리지 커패시터(Cst)와 제1박막트랜지스터(TFT1)가 중첩되어 형성될 수 있다. 일부 실시예에서, 스토리지 커패시터(Cst)는 제1박막트랜지스터(TFT1)와 중첩되지 않도록 형성될 수도 있다.
상부 전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
제1절연층(114)은 상부 전극(CE2)을 덮을 수 있다. 일 실시예에서, 제1절연층(114)은 제1반도체층(Act1)을 덮을 수 있다. 일 실시예에서, 제1절연층(114)은 제2반도체층(Act2)의 하부에 배치될 수 있다. 제1절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등을 포함할 수 있다. 제1절연층(114)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제2반도체층(Act2)은 제1절연층(114) 상에 배치될 수 있다. 일 실시예에서, 제2반도체층(Act2)은 채널영역 및 채널영역 양측에 배치된 소스영역 및 드레인영역을 포함할 수 있다. 제2반도체층(Act2)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2반도체층(Act2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 또는, 제2반도체층(Act2)은 징크산화물(ZnO)에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체로 구비될 수 있다.
제2반도체층(Act2)의 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 제2반도체층(Act2)의 소스영역 및 드레인영역은 산화물 반도체에 수소 계열 가스, 불소 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
중간절연층(115)은 제2반도체층(Act2)을 덮을 수 있다. 일 실시예에서, 중간절연층(115)은 제2표시영역(DA2) 상에 전체적으로 배치될 수 있다. 다른 실시예에서, 중간절연층(115)은 제2게이트전극(GE2)의 형상에 따라 패터닝될 수 있다. 중간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등을 포함할 수 있다. 중간절연층(115)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제2게이트전극(GE2)은 중간절연층(115) 상에 배치될 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)과 중첩할 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)의 채널영역과 중첩할 수 있다. 제2게이트전극(GE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
일부 실시예에서, 제2반도체층(Act2)과 중첩하며, 제2반도체층(Act2)의 하부에 배치된 제3게이트전극을 더 포함할 수 있다.
제2절연층(116)은 제2게이트전극(GE2)을 덮을 수 있다. 제2절연층(116)은 제2반도체층(Act2)을 덮을 수 있다. 제2절연층(116)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등을 포함할 수 있다. 제2절연층(116)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1소스전극(SE1) 및 제1드레인전극(DE1)은 제2절연층(116) 상에 배치될 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1)은 제1반도체층(Act1)과 연결될 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1)은 절연층의 컨택홀을 통해 제1반도체층(Act1)과 연결될 수 있다.
제2소스전극(SE2) 및 제2드레인전극(DE2)은 제2절연층(116) 상에 배치될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 제2반도체층(Act2)과 전기적으로 연결될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 중간절연층(115)의 컨택홀 및 제2절연층(116)의 컨택홀을 통해 제2반도체층(Act2)과 전기적으로 연결될 수 있다.
제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 전도성이 좋은 재료를 포함할 수 있다. 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
실리콘 반도체를 포함하는 제1반도체층(Act1)을 구비한 제1박막트랜지스터(TFT1)는 높은 신뢰성을 가지는 바, 구동 박막트랜지스터로 채용하여, 고품질의 표시 패널(10)을 구현할 수 있다.
산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않을 수 있다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터 이외의 다른 박막트랜지스터 중 적어도 하나에 산화물 반도체를 채용하여 누설 전류를 방지하는 동시에 소비전력을 줄일 수 있다. 예를 들어, 제2박막트랜지스터(TFT2)는 산화물 반도체를 포함하는 제2반도체층(Act2)을 구비할 수 있다.
유기절연층(OIL)은 무기절연층(IIL) 상에 배치될 수 있다. 유기절연층(OIL)은 제1유기절연층(118) 및 제2유기절연층(119)을 포함할 수 있다. 제1유기절연층(118)은 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 덮으며 배치될 수 있다. 제1유기절연층(118)은 유기물질을 포함할 수 있다. 예를 들어, 제1유기절연층(118)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
연결전극(CM)은 제1유기절연층(118) 상에 배치될 수 있다. 이 때, 연결전극(CM)은 제1유기절연층(118)의 컨택홀을 통해 각각 제1드레인전극(DE1) 또는 제1소스전극(SE1)과 연결될 수 있다.
연결전극(CM)은 전도성이 좋은 재료를 포함할 수 있다. 연결전극(CM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 연결전극(CM)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제2유기절연층(119)은 연결전극(CM)을 덮으며 배치될 수 있다. 제2유기절연층(119)은 유기물질을 포함할 수 있다. 예를 들어, 제2유기절연층(119)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
표시요소층(DEL)은 화소회로층(PCL) 상에 배치될 수 있다. 표시요소층(DEL)은 유기발광다이오드(OLED), 화소정의막(121), 및 스페이서(123)를 포함할 수 있다. 유기발광다이오드(OLED)는 제1전극(211), 중간층(212), 및 제2전극(213)을 포함할 수 있다. 일 실시예에서, 제1전극(211)은 화소전극일 수 있으며, 제2전극(213)은 대향전극일 수 있다.
제1전극(211)은 제2유기절연층(119) 상에 배치될 수 있다. 제1전극(211)은 제2유기절연층(119)의 컨택홀을 통해 연결전극(CM)과 연결될 수 있다. 제1전극(211)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 제1전극(211)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 제1전극(211)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
제1전극(211) 상에는 제1전극(211)의 중앙부분을 노출하는 개구(121OP)를 갖는 화소정의막(121)이 배치될 수 있다. 화소정의막(121)은 유기절연물 및/또는 무기절연물을 포함할 수 있다. 개구(121OP)는 유기발광다이오드(OLED)에서 방출되는 빛의 발광영역을 정의할 수 있다. 예컨대, 개구(121OP)의 폭이 발광영역의 폭에 해당할 수 있다.
화소정의막(121) 상에는 스페이서(123)가 배치될 수 있다. 스페이서(123)는 표시 장치를 제조하는 제조방법에 있어서, 기판(100) 및/또는 기판(100) 상의 다층막의 파손을 방지하기 위함일 수 있다. 표시 패널(10)을 제조하는 방법의 경우 마스크 시트가 사용될 수 있는데, 이 때, 상기 마스크 시트가 화소정의막(121)의 개구(121OP) 내부로 진입하거나 화소정의막(121)에 밀착할 수 있다. 스페이서(123)는 기판(100)에 증착물질을 증착 시 상기 마스크 시트에 의해 기판(100) 및 상기 다층막의 일부가 손상되거나 파손되는 불량을 방지할 수 있다.
스페이서(123)는 폴리이미드와 같은 유기물질을 포함할 수 있다. 또는, 스페이서(123)는 실리콘질화물(SiNx)나 실리콘산화물(SiO2)과 같은 무기 절연물을 포함하거나, 유기절연물 및 무기절연물을 포함할 수 있다.
중간층(212)은 화소정의막(121) 상에 배치될 수 있다. 중간층(212)은 화소정의막(121)의 개구(121OP)에 배치된 발광층(212b)을 포함할 수 있다. 발광층(212b)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.
발광층(212b)의 아래와 위에는 각각 제1기능층(212a) 및 제2기능층(212c)이 배치될 수 있다. 제1기능층(212a)은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층(212c)은 발광층(212b) 위에 배치되는 구성요소로서, 선택적(optional)일 수 있다. 제2기능층(212c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1기능층(212a) 및/또는 제2기능층(212c)은 후술할 제2전극(213)과 마찬가지로 기판(100)을 전체적으로 커버하도록 형성되는 공통층일 수 있다.
제2전극(213)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 제2전극(213)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 제2전극(213)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
일부 실시예에서, 제2전극(213) 상에는 캡핑층(미도시)이 더 배치될 수 있다. 캡핑층은 LiF, 무기물, 또는/및 유기물을 포함할 수 있다.
봉지층(ENL)은 제2전극(213) 상에 배치될 수 있다. 일 실시예에 있어서, 봉지층(ENL)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예에서, 도 6은 봉지층(ENL)이 순차적으로 적층된 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)을 포함하는 것을 도시한다.
제1무기봉지층(310) 및/또는 제2무기봉지층(330)은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 징크산화물(ZnO), 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON) 중 하나 이상의 무기물을 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer) 계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층(320)은 아크릴레이트(acrylate)를 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 평면도이다. 도 7은 도 5의 C 부분을 확대한 확대도이다.
도 7을 참조하면, 표시 패널은 기판, 제1화소회로(PC1), 표시요소, 우회배선(DWL), 연결배선(CWL), 및 광차단구조(LBS)를 포함할 수 있다. 상기 기판은 개구영역(OA), 제1표시영역(DA1), 및 제1비표시영역(NDA1)을 포함할 수 있다.
제1표시영역(DA1)은 개구영역(OA)을 적어도 일부 둘러쌀 수 있다. 일 실시예에서, 제1표시영역(DA1)은 개구영역(OA)을 전체적으로 둘러쌀 수 있다. 제1화소회로(PC1)는 제1표시영역(DA1)에 배치될 수 있다. 제1화소회로(PC1)는 도시하지 않았지만, 표시요소로서 유기발광다이오드와 전기적으로 연결될 수 있다. 제1화소회로(PC1)는 제1박막트랜지스터 및 제2박막트랜지스터를 포함할 수 있다. 상기 제1박막트랜지스터는 실리콘 반도체를 포함하는 제1반도체층을 포함할 수 있다. 상기 제2박막트랜지스터는 산화물 반도체를 포함하는 제2반도체층을 포함할 수 있다. 일 실시예에서, 제1화소회로(PC1)는 제1표시영역(DA1)에 복수개로 구비될 수 있다.
일 실시예에서, 제2가로전압선(HVL2)은 제1표시영역(DA1)에 배치될 수 있다. 제2가로전압선(HVL2)은 제1화소회로(PC1)에 전기적으로 연결될 수 있다. 일 실시예에서, 제2가로전압선(HVL2)은 제1화소회로(PC1)에 초기화 전압을 전달할 수 있다. 제2가로전압선(HVL2)은 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장될 수 있다. 일 실시예에서, 제2가로전압선(HVL2)은 복수개로 구비될 수 있으며, 서로 이격될 수 있다.
일 실시예에서, 제2가로전압선(HVL2)은 제1표시영역(DA1)으로부터 제1비표시영역(NDA1)으로 연장될 수 있다. 이러한 경우, 제2가로전압선(HVL2)은 제1비표시영역(NDA1)과 적어도 일부 중첩할 수 있다.
제1비표시영역(NDA1)은 개구영역(OA) 및 제1표시영역(DA1) 사이에 배치될 수 있다. 일 실시예에서, 제1비표시영역(NDA1)에는 우회배선(DWL), 연결배선(CWL), 및 광차단구조(LBS)가 배치될 수 있다.
우회배선(DWL)은 개구영역(OA)을 적어도 일부 둘러쌀 수 있다. 즉, 우회배선(DWL)은 개구영역(OA)의 가장자리를 따라 우회할 수 있다. 일 실시예에서, 우회배선(DWL)은 데이터 신호를 전달할 수 있다. 다른 실시예에서, 우회배선(DWL)은 스캔 신호를 전달할 수 있다. 우회배선(DWL)은 제1우회배선(DWL1) 및 제2우회배선(DWL2)을 포함할 수 있다.
제1우회배선(DWL1) 및 제2우회배선(DWL2)은 제1표시영역(DA1)으로부터 개구영역(OA)으로의 방향으로 서로 교번하여 배치될 수 있다. 일 실시예에서, 제1우회배선(DWL1) 및 제2우회배선(DWL2)은 각각 복수개로 구비될 수 있다. 제1우회배선(DWL1) 및 제2우회배선(DWL2)은 서로 다른 층에 배치될 수 있다. 예를 들어, 제1우회배선(DWL1)은 하나의 절연층을 기준으로 상부에 배치될 수 있다. 제2우회배선(DWL2)은 하나의 절연층을 기준으로 하부에 배치될 수 있다. 이러한 경우, 제1우회배선(DWL1) 및 제2우회배선(DWL2) 사이의 간격이 줄어들 수 있으며, 제1비표시영역(NDA1)의 폭이 줄어들 수 있다. 즉, 사용자에게 시인되는 제1비표시영역(NDA1)의 면적이 줄어들 수 있다.
연결배선(CWL)은 개구영역(OA)을 적어도 일부 둘러쌀 수 있다. 일 실시예에서, 연결배선(CWL)은 개구영역(OA)의 가장자리를 따라 우회할 수 있다. 일 실시예에서, 연결배선(CWL)은 제1표시영역(DA1) 및 우회배선(DWL) 사이에 배치될 수 있다. 일 실시예에서, 연결배선(CWL)은 복수의 제1화소회로(PC1)들의 가장자리를 따라 절곡될 수 있다. 다른 실시예에서, 연결배선(CWL)은 우회배선(DWL)과 유사하게 곡선으로 배치될 수 있다.
일 실시예에서, 연결배선(CWL)은 초기화 전압을 전달할 수 있다. 연결배선(CWL)은 인접한 복수의 제1화소회로(PC1)들과 각각 전기적으로 연결될 수 있다. 일 실시예에서, 연결배선(CWL)은 복수의 제2가로전압선(HVL2)들과 각각 전기적으로 연결될 수 있다. 예를 들어, 연결배선(CWL)은 복수의 제2가로전압선(HVL2)과 서로 상이한 층에 배치될 수 있으며, 연결배선(CWL) 및 제2가로전압선(HVL2) 사이에 배치된 절연층의 컨택홀을 통해 연결될 수 있다. 따라서, 복수의 제1화소회로(PC1)들은 동일한 초기화 전압을 공급받을 수 있다.
광차단구조(LBS)는 개구영역(OA) 및 제1화소회로(PC1) 사이에 배치될 수 있다. 제1화소회로(PC1)가 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터를 포함하는 경우, 개구영역(OA)과 인접하게 배치된 제1화소회로(PC1)는 외부의 광에 노출될 수 있다. 제1화소회로(PC1)가 외부의 광에 노출되면, 산화물 반도체를 포함하는 상기 제2박막트랜지스터의 신뢰성이 저하될 수 있다. 본 발명의 실시예는 개구영역(OA)을 적어도 일부 둘러싸는 광차단구조(LBS)를 구비하고 있으므로, 제1화소회로(PC1)가 외부의 광에 노출되는 것을 방지 또는 감소시킬 수 있다. 따라서, 산화물 반도체를 포함하는 상기 제2박막트랜지스터의 신뢰성을 향상시킬 수 있으며, 표시 패널의 신뢰성이 향상될 수 있다.
일 실시예에서, 광차단구조(LBS)는 제1광차단구조(LBS1) 및 제2광차단구조(LBS2)를 포함할 수 있다. 제1광차단구조(LBS1)는 우회배선(DWL)을 포함할 수 있다. 일 실시예에서, 제1광차단구조(LBS1)는 우회배선(DWL)일 수 있다. 제2광차단구조(LBS2)는 연결배선(CWL)을 포함할 수 있다. 일 실시예에서, 제2광차단구조(LBS2)는 연결배선(CWL)일 수 있다.
도 8은 도 7의 표시 패널(10)을 D-D'선에 따라 개략적으로 나타낸 단면도이다. 도 8에 있어서, 도 6과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 8을 참조하면, 표시 패널(10)은 기판(100), 화소회로층(PCL), 표시요소층(DEL), 및 봉지층(ENL)을 포함할 수 있다. 화소회로층(PCL), 표시요소층(DEL), 및 봉지층(ENL)은 차례로 기판(100) 상에 적층될 수 있다.
기판(100)은 개구영역(OA), 제1표시영역(DA1), 및 제1비표시영역(NDA1)을 포함할 수 있다. 일 실시예에서, 개구영역(OA)은 표시 패널(10)을 관통하는 개구(10H)와 중첩할 수 있다. 즉, 개구영역(OA)에는 표시 패널(10)의 구성요소가 배치되지 않을 수 있다. 일 실시예에서, 제1비표시영역(NDA1)은 개구영역(OA) 및 제1표시영역(DA1) 사이에 배치될 수 있다. 기판(100)은 제1베이스층(100a), 제1배리어층(100b), 제2베이스층(100c), 및 제2배리어층(100d)을 포함할 수 있다.
화소회로층(PCL)은 기판(100) 상에 배치될 수 있다. 화소회로층(PCL)은 무기절연층(IIL), 유기절연층(OIL), 제1하부전극층(LEL1), 제2하부전극층(LEL2), 제1화소회로(PC1), 연결전극(CM), 우회배선(DWL), 및 연결배선(CWL)을 포함할 수 있다. 무기절연층(IIL)은 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 제1절연층(114), 중간절연층(115), 및 제2절연층(116)을 포함할 수 있다.
제1화소회로(PC1)는 제1표시영역(DA1) 상에 배치될 수 있다. 제1화소회로(PC1)는 제1박막트랜지스터로서 제1인접박막트랜지스터(ATFT1), 제2박막트랜지스터로서 제2인접박막트랜지스터(ATFT2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제1인접박막트랜지스터(ATFT1)는 제1인접반도체층(AAct1), 제1게이트전극(GE1), 제1소스전극(SE1), 및 제1드레인전극(DE1)을 포함할 수 있다. 제2인접박막트랜지스터(ATFT2)는 제2인접반도체층(AAct2), 제2게이트전극(GE2), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 하부 전극(CE1) 및 상부 전극(CE2)을 포함할 수 있다.
버퍼층(111)은 기판(100) 상에 배치될 수 있다. 일 실시예에서, 제1인접반도체층(AAct1)은 버퍼층(111) 상에 배치될 수 있다. 제1인접반도체층(AAct1)은 실리콘 반도체를 포함할 수 있다. 제1인접반도체층(AAct1)은 도 6의 제1반도체층(Act1)과 동일 또는 유사할 수 있다.
제1게이트절연층(112)은 제1인접반도체층(AAct1)을 덮을 수 있으며, 제1게이트전극(GE1)은 제1게이트절연층(112) 상에 배치될 수 있다. 제1게이트전극(GE1)은 제1인접반도체층(AAct1)과 중첩할 수 있다.
제2게이트절연층(113)은 제1게이트전극(GE1)을 덮을 수 있다. 상부 전극(CE2)은 제2게이트절연층(113) 상에 배치될 수 있다. 상부 전극(CE2)은 제1게이트전극(GE1)과 중첩할 수 있다. 이러한 경우, 상부 전극(CE2) 및 제1게이트전극(GE1)은 제2게이트절연층(113)을 사이에 두고 중첩하여 스토리지 커패시터(Cst)를 형성할 수 있다.
제1절연층(114)은 상부 전극(CE2)을 덮을 수 있다. 일 실시예에서, 제1절연층(114)은 제1인접반도체층(AAct1)을 덮을 수 있다. 제1절연층(114)은 제1인접반도체층(AAct1)의 하부에 배치될 수 있다. 제2인접반도체층(AAct2)은 제1절연층(114) 상에 배치될 수 있다. 제2인접반도체층(AAct2)은 산화물 반도체를 포함할 수 있다. 제2인접반도체층(AAct2)은 도 6의 제2반도체층(Act2)과 동일 또는 유사할 수 있다. 중간절연층(115)은 제2인접반도체층(AAct2)을 덮을 수 있다. 제2게이트전극(GE2)은 중간절연층(115) 상에 배치될 수 있다.
제2절연층(116)은 제2게이트전극(GE2)을 덮을 수 있다. 제2절연층(116)은 제2반도체층(Act2)을 덮을 수 있다.
제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 제2절연층(116) 상에 배치될 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1)은 제1인접반도체층(AAct1)과 연결될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 제2인접반도체층(AAct2)과 전기적으로 연결될 수 있다.
상기와 같은 제1인접박막트랜지스터(ATFT1)는 개구영역(OA) 및 제2인접박막트랜지스터(ATFT2) 사이에 배치될 수 있다. 외부에서 광이 조사된 경우, 산화물 반도체를 포함하는 제2인접반도체층(AAct2)은 실리콘 반도체를 포함하는 제1인접반도체층(AAct1)보다 쉽게 열화될 수 있다. 제1인접박막트랜지스터(ATFT1)가 개구영역(OA) 및 제2인접박막트랜지스터(ATFT2) 사이에 배치된 경우, 제1인접박막트랜지스터(ATFT1)가 개구영역(OA)으로부터 입사된 광을 제2인접반도체층(AAct2)으로 도달하는 것을 차단할 수 있다.
표시 패널(10)은 제1하부전극층(LEL1) 및 제2하부전극층(LEL2)을 포함할 수 있다. 제1하부전극층(LEL1)은 제1인접박막트랜지스터(ATFT1) 하부에 배치될 수 있다. 일 실시예에서, 제1하부전극층(LEL1)은 기판(100) 및 제1인접반도체층(AAct1) 사이에 배치될 수 있다. 일 실시예에서, 제1하부전극층(LEL1)은 기판(100) 및 버퍼층(111) 사이에 배치될 수 있다. 제1하부전극층(LEL1)은 컴포넌트 등으로부터 방출되는 빛에 의해 제1인접박막트랜지스터(ATFT1)의 특성이 열화되는 것을 방지 또는 감소시킬 수 있다.
제2하부전극층(LEL2)은 제2인접박막트랜지스터(ATFT2) 하부에 배치될 수 있다. 일 실시예에서, 제2하부전극층(LEL2)은 기판(100) 및 제2인접반도체층(AAct2) 사이에 배치될 수 있다. 일 실시예에서, 제2하부전극층(LEL2)은 기판(100) 및 버퍼층(111) 사이에 배치될 수 있다. 제2하부전극층(LEL2)은 컴포넌트 등으로부터 방출되는 빛에 의해 제2인접박막트랜지스터(ATFT2)의 특성이 열화되는 것을 방지 또는 감소시킬 수 있다.
일 실시예에서, 제1하부전극층(LEL1) 및 제2하부전극층(LEL2) 중 적어도 하나는 정전압 또는 신호를 제공받을 수 있다. 제1하부전극층(LEL1) 및 제2하부전극층(LEL2) 중 적어도 하나가 정전압 또는 신호를 제공받는 경우, 정전기 방전이 발생할 확률을 현저히 감소시킬 수 있다.
제1하부전극층(LEL1) 및 제2하부전극층(LEL2) 중 적어도 하나는 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 제1하부전극층(LEL1) 및 제2하부전극층(LEL2) 중 적어도 하나는 전술한 물질의 단일층 또는 다층으로 구비될 수 있다.
유기절연층(OIL)은 무기절연층(IIL) 상에 배치될 수 있다. 유기절연층(OIL)은 제1유기절연층(118) 및 제2유기절연층(119)을 포함할 수 있다. 제1유기절연층(118)은 제2절연층(116) 상에 배치될 수 있다.
연결전극(CM)은 제1유기절연층(118) 상에 배치될 수 있다. 이 때, 연결전극(CM)은 제1유기절연층(118)의 컨택홀을 통해 각각 제1드레인전극(DE1) 또는 제1소스전극(SE1)과 연결될 수 있다. 제2유기절연층(119)은 연결전극(CM)을 덮으며 배치될 수 있다.
표시요소층(DEL)은 화소회로층(PCL) 상에 배치될 수 있다. 표시요소층(DEL)은 유기발광다이오드(OLED), 화소정의막(121), 및 스페이서(123)를 포함할 수 있다. 유기발광다이오드(OLED)는 제1전극(211), 중간층(212), 및 제2전극(213)을 포함할 수 있다. 중간층(212)은 제1기능층(212a), 발광층(212b), 및 제2기능층(212c)을 포함할 수 있다. 일부 실시예에서, 제1기능층(212a) 및 제2기능층(212c) 중 적어도 하는 생략될 수 있다. 이하에서는 중간층(212)이 제1기능층(212a) 및 제2기능층(212c)을 모두 포함하는 경우를 중심으로 상세히 설명하기로 한다.
봉지층(ENL)은 제2전극(213) 상에 배치될 수 있다. 일 실시예에 있어서, 봉지층(ENL)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예에서, 도 8은 봉지층(ENL)이 순차적으로 적층된 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)을 포함하는 것을 도시한다.
제1비표시영역(NDA1)은 제1서브비표시영역(SNDA1) 및 제2서브비표시영역(SNDA2)을 포함할 수 있다. 제1서브비표시영역(SNDA1)은 제2서브비표시영역(SNDA2)보다 개구영역(OA)으로부터 멀리 배치될 수 있다. 제2서브비표시영역(SNDA2)은 개구영역(OA) 및 제1서브비표시영역(SNDA1) 사이에 배치될 수 있다.
제1서브비표시영역(SNDA1) 상에 무기절연층(IIL) 및 유기절연층(OIL)이 배치될 수 있다. 제1절연층(114)은 제1비표시영역(NDA1)과 중첩하는 하부컨택홀(114CNT)을 구비할 수 있다. 일 실시예에서, 하부컨택홀(114CNT)은 제1서브비표시영역(SNDA1)과 중첩할 수 있다. 제2절연층(116)은 제1비표시영역(NDA1)과 중첩하는 상부컨택홀(116CNT)을 구비할 수 있다. 일 실시예에서, 상부컨택홀(116CNT)은 제1서브비표시영역(SNDA1)과 중첩할 수 있다. 상부컨택홀(116CNT)은 하부컨택홀(114CNT)과 중첩할 수 있다. 이러한 경우, 상부컨택홀(116CNT)은 하부컨택홀(114CNT)과 서로 연결될 수 있다.
하부도전층(LCL)은 제1비표시영역(NDA1) 상에 배치될 수 있다. 일 실시예에서, 하부도전층(LCL)은 제1서브비표시영역(SNDA1) 상에 배치될 수 있다. 하부도전층(LCL)은 하부컨택홀(114CNT)과 중첩할 수 있다. 이러한 경우, 하부도전층(LCL)은 하부컨택홀(114CNT)에 의해 적어도 일부 노출될 수 있다.
일 실시예에서, 하부도전층(LCL)은 제1하부우회배선(LDWL1), 제2하부우회배선(LDWL2), 하부연결배선(LCWL)을 포함할 수 있다. 일 실시예에서, 하부컨택홀(114CNT)은 제1하부컨택홀(114CNT1), 제2하부컨택홀(114CNT2), 및 제3하부컨택홀(114CNT3)을 포함할 수 있다. 이러한 경우, 제1하부우회배선(LDWL1), 제2하부우회배선(LDWL2), 및 하부연결배선(LCWL)은 각각 제1하부컨택홀(114CNT1), 제2하부컨택홀(114CNT2), 및 제3하부컨택홀(114CNT3)과 중첩할 수 있다.
하부도전층(LCL)은 기판(100) 및 제1절연층(114) 사이에 배치될 수 있다. 하부도전층(LCL)은 제1하부도전층(LCL1) 및 제2하부도전층(LCL2) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 제1하부도전층(LCL1)은 기판(100) 및 버퍼층(111) 사이에 배치될 수 있다. 예를 들어, 제1하부도전층(LCL1)으로서 제1하부우회배선(LDWL1)이 기판(100) 및 버퍼층(111) 사이에 배치될 수 있다. 이러한 경우, 상기 제1하부우회배선(LDWL1) 및 제1하부전극층(LEL1)은 동일한 물질을 포함할 수 있다.
일 실시예에서, 제2하부도전층(LCL2)은 제1게이트절연층(112) 및 제2게이트절연층(113) 사이에 배치될 수 있다. 예를 들어, 제2하부도전층(LCL2)으로서 제2하부우회배선(LDWL2) 및 하부연결배선(LCWL)은 제1게이트절연층(112) 및 제2게이트절연층(113) 사이에 배치될 수 있다. 이러한 경우, 제2하부도전층(LCL2) 및 제1게이트전극(GE1)은 동일한 물질을 포함할 수 있다.
다른 실시예에서, 제2하부도전층(LCL2)은 제2게이트절연층(113) 및 제1절연층(114) 사이에 배치될 수 있다. 이러한 경우, 제2하부도전층(LCL2) 및 상부 전극(CE2)은 동일한 물질을 포함할 수 있다.
상부도전층(UCL)은 제1비표시영역(NDA1) 상에 배치될 수 있다. 일 실시예에서, 상부도전층(UCL)은 제1서브비표시영역(SNDA1) 상에 배치될 수 있다. 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)과 중첩할 수 있다. 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)을 통해 하부도전층(LCL)과 연결될 수 있다. 구체적으로, 하부도전층(LCL) 및 상부도전층(UCL) 사이에 배치된 절연층들의 컨택홀들을 통해 하부도전층(LCL) 및 상부도전층(UCL)이 연결될 수 있다. 일 실시예에서, 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)을 통해 하부도전층(LCL)과 전기적으로 연결될 수 있다.
일 실시예에서, 상부도전층(UCL)은 제1상부우회배선(UDWL1), 제2상부우회배선(UDWL2), 및 상부연결배선(UCWL)을 포함할 수 있다. 일 실시예에서, 상부컨택홀(116CNT)은 제1상부컨택홀(116CNT1), 제2상부컨택홀(116CNT2), 및 제3상부컨택홀(116CNT3)을 포함할 수 있다. 제1상부컨택홀(116CNT1), 제2상부컨택홀(116CNT2), 및 제3상부컨택홀(116CNT3)은 각각 제1하부컨택홀(114CNT1), 제2하부컨택홀(114CNT2), 및 제3하부컨택홀(114CNT3)과 중첩할 수 있다.
상부도전층(UCL)은 제2절연층(116) 상에 배치될 수 있다. 일 실시예에서, 상부도전층(UCL)은 제1상부도전층(UCL1) 및 제2상부도전층(UCL2) 중 적어도 하나를 포함할 수 있다. 제1상부도전층(UCL1)은 제2절연층(116) 및 제1유기절연층(118) 사이에 배치될 수 있다. 예를 들어, 제1상부도전층(UCL1)으로서 제1상부우회배선(UDWL1)은 제2절연층(116) 및 제1유기절연층(118) 사이에 배치될 수 있다. 이러한 경우, 제1상부도전층(UCL1) 및 제1소스전극(SE1)은 동일한 물질을 포함할 수 있다.
제2상부도전층(UCL2)은 제1유기절연층(118) 및 제2유기절연층(119) 사이에 배치될 수 있다. 예를 들어, 제2상부도전층(UCL2)으로서 제2상부우회배선(UDWL2) 및 상부연결배선(UCWL)은 제1유기절연층(118) 및 제2유기절연층(119) 사이에 배치될 수 있다. 이러한 경우, 제2상부도전층(UCL2) 및 연결전극(CM)은 동일한 물질을 포함할 수 있다.
일 실시예에서, 제1상부도전층(UCL1) 및 제2상부도전층(UCL2)은 각각 복수개로 구비될 수 있다. 복수의 제1상부도전층(UCL1)들 및 복수의 제2상부도전층(UCL2)들은 제1표시영역(DA1)에서 개구영역(OA)으로의 방향으로 서로 교번하여 배치될 수 있다. 이러한 경우, 제1서브비표시영역(SNDA1)의 면적이 감소할 수 있다.
우회배선(DWL)은 제1서브비표시영역(SNDA1)에 배치될 수 있다. 우회배선(DWL)은 개구영역(OA)을 적어도 일부 둘러싸도록 연장될 수 있다. 우회배선(DWL)은 제1우회배선(DWL1) 및 제2우회배선(DWL2)을 포함할 수 있다. 제1우회배선(DWL1) 및 제2우회배선(DWL2)은 각각 복수개로 구비될 수 있다. 이러한 경우, 제1우회배선(DWL1) 및 제2우회배선(DWL2)은 제1표시영역(DA1)으로부터 개구영역(OA)으로의 방향으로 서로 교번하여 배치될 수 있다.
일 실시예에서, 제1하부우회배선(LDWL1) 및 제1상부우회배선(UDWL1)은 제1우회배선(DWL1)일 수 있다. 일 실시예에서, 제2하부우회배선(LDWL2) 및 제2상부우회배선(UDWL2)은 제2우회배선(DWL2)일 수 있다. 이러한 경우, 제1우회배선(DWL1) 및 제2우회배선(DWL2)의 저항이 감소될 수 있다.
연결배선(CWL)은 제1서브비표시영역(SNDA1)에 배치될 수 있다. 일 실시예에서, 연결배선(CWL)은 제1화소회로(PC1)와 전기적으로 연결될 수 있으며, 제1화소회로(PC1)로 초기화 전압을 전달할 수 있다. 연결배선(CWL)은 하부연결배선(LCWL) 및 상부연결배선(UCWL)을 포함할 수 있다. 하부연결배선(LCWL) 및 상부연결배선(UCWL)은 서로 연결될 수 있다. 이러한 경우, 연결배선(CWL)의 저항이 감소될 수 있다.
광차단구조(LBS)는 제1비표시영역(NDA1)에 배치될 수 있다. 광차단구조(LBS)는 하부도전층(LCL)을 포함할 수 있고, 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)을 통해 하부도전층(LCL)과 연결된 상부도전층(UCL)을 포함할 수 있다.
개구영역(OA)과 인접하게 배치된 제1화소회로(PC1)가 외부의 광에 노출되면, 산화물 반도체를 포함하는 제2인접박막트랜지스터(ATFT2)의 신뢰성이 저하될 수 있다. 본 발명의 실시예는 개구영역(OA)을 적어도 일부 둘러싸는 광차단구조(LBS)를 구비하고 있으므로, 개구영역(OA)으로부터 제1표시영역(DA1)으로의 방향, 즉 측면 방향으로 제1화소회로(PC1)가 외부의 광에 노출되는 것을 방지 또는 감소시킬 수 있다.
광차단구조(LBS)는 제1광차단구조(LBS1) 및 제2광차단구조(LBS2)를 포함할 수 있다. 제1광차단구조(LBS1)는 우회배선(DWL)을 포함할 수 있다. 일 실시예에서, 제1광차단구조(LBS1)는 우회배선(DWL)일 수 있다. 제2광차단구조(LBS2)는 연결배선(CWL)을 포함할 수 있다. 일 실시예에서, 제2광차단구조(LBS2)는 연결배선(CWL)일 수 있다.
제2서브비표시영역(SNDA2)에는 그루브(Gv) 및 댐부(DAM)가 배치될 수 있다. 일 실시예에서, 그루브(Gv)는 제1배리어층(100b)의 상면, 제2베이스층(100c)의 홀(H), 및 제2배리어층(100d)으로 정의될 수 있다. 다른 실시예에서, 그루브(Gv)는 제2베이스층(100c)의 오목부 및 제2배리어층(100d)으로 정의될 수 있다. 상기 오목부는 제2베이스층(100c)의 두께 방향으로 제2베이스층(100c)의 파인 형상으로 정의될 수 있다. 이하에서는, 그루브(Gv)가 제1배리어층(100b)의 상면, 제2베이스층(100c)의 홀(H), 및 제2배리어층(100d)으로 정의되는 경우를 중심으로 상세히 설명하기로 한다.
제2배리어층(100d)은 제2베이스층(100c)의 홀(H)의 중심 방향으로 돌출된 한 쌍의 돌출팁을 구비할 수 있다. 일 실시예에서, 제2배리어층(100d) 및 버퍼층(111)은 제2베이스층(100c)의 홀(H)의 중심 방향으로 돌출된 한 쌍의 돌출팁을 구비할 수 있다. 즉, 그루브(Gv)는 역테이퍼된 형상을 구비할 수 있다.
일 실시예에서, 제1게이트절연층(112), 제2게이트절연층(113), 제1절연층(114), 중간절연층(115), 제2절연층(116), 및 유기절연층(OIL)은 제2서브비표시영역(SNDA2)에서 개구영역(OA)을 대향하는 측면으로 가장자리를 구비할 수 있다. 이러한 경우, 제1기능층(212a), 제2기능층(212c), 및 제2전극(213)은 제1표시영역(DA1)으로부터 상기 가장자리를 따라 연장될 수 있다.
제1기능층(212a) 및 제2기능층(212c) 중 적어도 하나와 제2전극(213)은 그루브(Gv)를 기준으로 단절 또는 분리될 수 있다. 만일, 유기물을 포함하는 제1기능층(212a) 및 제2기능층(212c) 중 적어도 하나가 제1비표시영역(NDA1)으로부터 개구영역(OA)까지 연속적으로 연장되어 개구영역에서 노출된다면, 유기물층의 특성상 제1기능층(212a) 및 제2기능층(212c) 중 적어도 하나를 통해 수분이 제1표시영역(DA1)에 배치된 유기발광다이오드(OLED)를 향해 침투할 수 있다. 본 발명의 실시예에서 제1기능층(212a) 및 제2기능층(212c) 중 적어도 하나는 그루브(Gv)를 기준으로 단절되므로, 수분이나 이물질이 제1기능층(212a) 및 제2기능층(212c) 중 적어도 하나를 통해 유기발광다이오드(OLED)로 침투하는 것을 방지 또는 감소시킬 수 있다.
댐부(DAM)는 복수의 층이 적층되어 구비될 수 있다. 일 실시예에서, 댐부(DAM)는 버퍼층(111)의 상면으로부터 돌출되어 구비될 수 있다. 일 실시예에서, 댐부(DAM)는 무기패턴층(114D), 제1유기패턴층(119D), 제2유기패턴층(121D), 및 제3유기패턴층(123D)을 포함할 수 있다.
무기패턴층(114D)은 제1절연층(114)과 분리되어 배치될 수 있다. 무기패턴층(114D)은 무기물질을 포함할 수 있다. 일 실시예에서, 무기패턴층(114D) 및 제1절연층(114)은 동일한 물질을 포함할 수 있다. 일부 실시예에서, 무기패턴층(114D)은 생략될 수 있다.
제1유기패턴층(119D)은 무기패턴층(114D) 상에 배치될 수 있다. 제1유기패턴층(119D)은 제2유기절연층(119)과 분리되어 배치될 수 있다. 제1유기패턴층(119D)은 유기물질을 포함할 수 있다. 일 실시예에서, 제1유기패턴층(119D) 및 제2유기절연층(119)은 동일한 물질을 포함할 수 있다.
제2유기패턴층(121D)은 제1유기패턴층(119D) 상에 배치될 수 있다. 제2유기패턴층(121D)은 화소정의막(121)과 분리되어 배치될 수 있다. 제2유기패턴층(121D)은 유기물질을 포함할 수 있다. 일 실시예에서, 제2유기패턴층(121D) 및 화소정의막(121)은 동일한 물질을 포함할 수 있다.
제3유기패턴층(123D)은 제2유기패턴층(121D) 상에 배치될 수 있다. 제3유기패턴층(123D)은 스페이서(123)와 분리되어 배치될 수 있다. 제3유기패턴층(123D)은 유기물질을 포함할 수 있다. 일 실시예에서, 제3유기패턴층(123D) 및 스페이서(123)는 동일한 물질을 포함할 수 있다.
제1무기봉지층(310)은 제1표시영역(DA1)으로부터 개구영역(OA)으로 연속적으로 연장될 수 있다. 제1무기봉지층(310)은 제2배리어층(100d)의 돌출팁과 컨택될 수 있다.
유기봉지층(320)은 제1표시영역(DA1)으로부터 개구영역(OA)으로 연장될 수 있다. 유기봉지층(320)은 그루브(Gv)를 채울 수 있다. 유기봉지층(320)을 형성하는 유기물질은 댐부(DAM)에 의해 제어될 수 있다. 따라서, 유기봉지층(320)은 제1표시영역(DA1)으로부터 댐부(DAM)까지 연장될 수 있다. 제1표시영역(DA1)에서 유기봉지층(320)의 상면은 평탄할 수 있다.
제2무기봉지층(330)은 제1표시영역(DA1)으로부터 개구영역(OA)으로 연속적으로 연장될 수 있다. 제2무기봉지층(330)은 댐부(DAM)에서 제1무기봉지층(310)과 컨택될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 평면도이다. 도 9는 도 5의 C 부분을 확대한 확대도이다. 도 9에 있어서, 도 7과 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 9를 참조하면, 표시 패널은 기판, 제1화소회로(PC1), 표시요소, 우회배선(DWL), 상부배선(UWL), 및 광차단구조(LBS)를 포함할 수 있다. 상기 기판은 개구영역(OA), 제1표시영역(DA1), 및 제1비표시영역(NDA1)을 포함할 수 있다.
제1표시영역(DA1)은 개구영역(OA)을 적어도 일부 둘러쌀 수 있다. 일 실시예에서, 제1표시영역(DA1)은 개구영역(OA)을 전체적으로 둘러쌀 수 있다. 제1화소회로(PC1)는 제1표시영역(DA1)에 배치될 수 있다. 제1화소회로(PC1)는 도시하지 않았지만, 표시요소로서 유기발광다이오드와 전기적으로 연결될 수 있다.
제1비표시영역(NDA1)은 개구영역(OA) 및 제1표시영역(DA1) 사이에 배치될 수 있다. 일 실시예에서, 제1비표시영역(NDA1)에는 우회배선(DWL) 및 광차단구조(LBS)가 배치될 수 있다.
우회배선(DWL)은 개구영역(OA)을 적어도 일부 둘러쌀 수 있다. 우회배선(DWL)은 제1우회배선(DWL1), 제2우회배선(DWL2), 제3우회배선(DWL3), 및 제4우회배선(DWL4)을 포함할 수 있다.
제1우회배선(DWL1), 제2우회배선(DWL2), 제3우회배선(DWL3), 및 제4우회배선(DWL4)은 제1표시영역(DA1)으로부터 개구영역(OA)으로의 방향으로 서로 교번하여 배치될 수 있다. 일 실시예에서, 제1우회배선(DWL1), 제2우회배선(DWL2), 제3우회배선(DWL3), 및 제4우회배선(DWL4)은 각각 복수개로 구비될 수 있다.
제1우회배선(DWL1), 제2우회배선(DWL2), 제3우회배선(DWL3), 및 제4우회배선(DWL4)은 서로 다른 층에 배치될 수 있다. 이러한 경우, 인접한 우회배선(DWL)들 사이의 간격이 줄어들 수 있으며, 제1비표시영역(NDA1)의 폭이 줄어들 수 있다.
상부배선(UWL)은 제1화소회로(PC1)와 전기적으로 연결될 수 있다. 일 실시예에서, 상부배선(UWL)은 제1화소회로(PC1)로 데이터 신호를 전달할 수 있다. 이러한 경우, 상부배선(UWL)은 데이터선과 전기적으로 연결될 수 있다. 다른 실시예에서, 상부배선(UWL)은 제1화소회로(PC1)로 스캔 신호를 전달할 수 있다. 이러한 경우, 상부배선(UWL)은 스캔선과 전기적으로 연결될 수 있다.
상부배선(UWL)은 제1표시영역(DA1)으로부터 제1비표시영역(NDA1)으로 연장될 수 있다. 상부배선(UWL)은 제1화소회로(PC1)로부터 제1비표시영역(NDA1)으로 연장될 수 있다.
상부배선(UWL)은 우회배선(DWL)과 연결될 수 있다. 상부배선(UWL)은 제1비표시영역(NDA1)에서 상부배선(UWL)은 우회배선(DWL)과 전기적으로 연결될 수 있다.
광차단구조(LBS)는 개구영역(OA) 및 제1화소회로(PC1) 사이에 배치될 수 있다. 광차단구조(LBS)는 상부배선(UWL) 및 우회배선(DWL)을 서로 연결시키는 구조일 수 있다. 일 실시예에서, 상부배선(UWL) 및 우회배선(DWL)은 서로 다른 층에 배치될 수 있다. 예를 들어, 상부배선(UWL)은 절연층의 상부에 배치되고, 우회배선(DWL)은 상기 절연층의 하부에 배치될 수 있다. 이러한 경우, 상부배선(UWL) 및 우회배선(DWL)은 상기 절연층의 컨택홀을 통해 연결될 수 있다. 우회배선(DWL) 및 상기 절연층의 컨택홀을 통해 우회배선(DWL)과 연결된 상부배선(UWL)을 포함하는 구조는 광차단구조(LBS)로 정의될 수 있다.
광차단구조(LBS)는 복수개로 구비될 수 있으며, 서로 이격될 수 있다. 복수의 광차단구조(LBS)들은 각각 제1표시영역(DA1)에 대응하여 배치될 수 있다. 따라서, 제1화소회로(PC1)가 외부의 광에 노출되는 것을 방지 또는 감소시킬 수 있다. 따라서, 산화물 반도체를 포함하는 상기 제2박막트랜지스터의 신뢰성을 향상시킬 수 있으며, 표시 패널의 신뢰성이 향상될 수 있다.
도 10은 도 9의 표시 패널(10)을 E-E'선에 따라 개략적으로 나타낸 단면도이다. 도 10에 있어서, 도 8과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 10을 참조하면, 표시 패널(10)은 기판(100), 화소회로층(PCL), 표시요소층(DEL), 및 봉지층(ENL)을 포함할 수 있다. 화소회로층(PCL), 표시요소층(DEL), 및 봉지층(ENL)은 차례로 기판(100) 상에 적층될 수 있다.
화소회로층(PCL)은 기판(100) 상에 배치될 수 있다. 화소회로층(PCL)은 무기절연층(IIL), 유기절연층(OIL), 제1하부전극층(LEL1), 제2하부전극층(LEL2), 제1화소회로(PC1), 연결전극(CM), 우회배선(DWL), 하부배선(LWL), 및 상부배선(UWL)을 포함할 수 있다. 무기절연층(IIL)은 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 제1절연층(114), 중간절연층(115), 및 제2절연층(116)을 포함할 수 있다.
제1비표시영역(NDA1)은 제1서브비표시영역(SNDA1) 및 제2서브비표시영역(SNDA2)을 포함할 수 있다. 제1서브비표시영역(SNDA1)은 제2서브비표시영역(SNDA2)보다 개구영역(OA)으로부터 멀리 배치될 수 있다. 제2서브비표시영역(SNDA2)은 개구영역(OA) 및 제1서브비표시영역(SNDA1) 사이에 배치될 수 있다.
제1서브비표시영역(SNDA1) 상에 무기절연층(IIL) 및 유기절연층(OIL)이 배치될 수 있다. 제1절연층(114)은 제1비표시영역(NDA1)과 중첩하는 하부컨택홀(114CNT)을 구비할 수 있다. 일 실시예에서, 하부컨택홀(114CNT)은 제1서브비표시영역(SNDA1)과 중첩할 수 있다. 제2절연층(116)은 제1비표시영역(NDA1)과 중첩하는 상부컨택홀(116CNT)을 구비할 수 있다. 일 실시예에서, 제2절연층(116)의 상부컨택홀(116CNT)은 제1서브비표시영역(SNDA1)과 중첩할 수 있다. 상부컨택홀(116CNT)은 하부컨택홀(114CNT)과 중첩할 수 있다. 이러한 경우, 상부컨택홀(116CNT)은 하부컨택홀(114CNT)과 서로 연결될 수 있다.
하부도전층(LCL)은 제1비표시영역(NDA1) 상에 배치될 수 있다. 일 실시예에서, 하부도전층(LCL)은 제1서브비표시영역(SNDA1) 상에 배치될 수 있다. 하부도전층(LCL)은 하부컨택홀(114CNT)과 중첩할 수 있다. 이러한 경우, 하부도전층(LCL)은 하부컨택홀(114CNT)에 의해 적어도 일부 노출될 수 있다.
일 실시예에서, 하부도전층(LCL)은 하부배선(LWL)을 포함할 수 있다. 하부배선(LWL)은 개구영역(OA)을 적어도 일부 둘러싸도록 연장될 수 있다. 일 실시예에서, 하부배선(LWL)은 복수의 우회배선(DWL)들 중 어느 하나일 수 있다. 하부배선(LWL)은 하부컨택홀(114CNT)과 중첩할 수 있다. 일 실시예에서, 하부컨택홀(114CNT)은 복수개로 구비될 수 있다. 복수의 하부컨택홀(114CNT)들은 하부배선(LWL)과 각각 중첩할 수 있다.
하부도전층(LCL)은 기판(100) 및 제1절연층(114) 사이에 배치될 수 있다. 예를 들어, 하부도전층(LCL)은 제1게이트절연층(112) 및 제2게이트절연층(113) 사이에 배치될 수 있다. 다른 예로, 하부도전층(LCL)은 제2게이트절연층(113) 및 제1절연층(114) 사이에 배치될 수 있다.
상부도전층(UCL)은 제1비표시영역(NDA1) 상에 배치될 수 있다. 일 실시예에서, 상부도전층(UCL)은 제1서브비표시영역(SNDA1) 상에 배치될 수 있다. 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)과 중첩할 수 있다. 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)을 통해 하부도전층(LCL)과 연결될 수 있다. 구체적으로, 하부도전층(LCL) 및 상부도전층(UCL) 사이에 배치된 절연층들의 컨택홀들을 통해 하부도전층(LCL) 및 상부도전층(UCL)이 연결될 수 있다. 일 실시예에서, 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)을 통해 하부도전층(LCL)과 전기적으로 연결될 수 있다.
상부도전층(UCL)은 상부배선(UWL)을 포함할 수 있다. 일 실시예에서, 상부도전층(UCL)은 상부배선(UWL)일 수 있다. 일 실시예에서, 상부배선(UWL)은 제1화소회로(PC1)와 전기적으로 연결될 수 있다. 예를 들어, 상부배선(UWL)은 제1인접박막트랜지스터(ATFT1) 및 제2인접박막트랜지스터(ATFT2) 중 어느 하나와 전기적으로 연결될 수 있다. 일 실시예에서, 상부배선(UWL)은 제1화소회로(PC1)로 데이터 신호 또는 스캔 신호를 전달할 수 있다.
상부배선(UWL)은 제1비표시영역(NDA1)으로부터 제1표시영역(DA1)으로 연장될 수 있다. 상부배선(UWL)은 제1표시영역(DA1) 및 제1비표시영역(NDA1)과 중첩할 수 있다.
상부도전층(UCL)은 제2절연층(116) 상에 배치될 수 있다. 일 실시예에서, 상부도전층(UCL)은 제1유기절연층(118) 및 제2유기절연층(119) 사이에 배치될 수 있다. 다른 실시예에서, 상부도전층(UCL)은 제2절연층(116) 및 제1유기절연층(118) 사이에 배치될 수 있다.
광차단구조(LBS)는 제1비표시영역(NDA1)에 배치될 수 있다. 광차단구조(LBS)는 하부도전층(LCL)을 포함할 수 있고, 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)을 통해 하부도전층(LCL)과 연결된 상부도전층(UCL)을 포함할 수 있다.
개구영역(OA)과 인접하게 배치된 제1화소회로(PC1)가 외부의 광에 노출되면, 산화물 반도체를 포함하는 제2인접박막트랜지스터(ATFT2)의 신뢰성이 저하될 수 있다. 본 발명의 실시예는 개구영역(OA)을 적어도 일부 둘러싸는 광차단구조(LBS)를 구비하고 있으므로, 개구영역(OA)으로부터 제1표시영역(DA1)으로의 방향, 즉 측면 방향으로 제1화소회로(PC1)가 외부의 광에 노출되는 것을 방지 또는 감소시킬 수 있다.
우회배선(DWL)은 제1서브비표시영역(SNDA1)에 배치될 수 있다. 우회배선(DWL)은 개구영역(OA)을 적어도 일부 둘러싸도록 연장될 수 있다. 우회배선(DWL)은 제1우회배선(DWL1), 제2우회배선(DWL2), 제3우회배선(DWL3), 및 제4우회배선(DWL4)을 포함할 수 있다.
제1우회배선(DWL1)은 제2절연층(116) 및 제1유기절연층(118) 사이에 배치될 수 있다. 일 실시예에서, 제1우회배선(DWL1) 및 제1소스전극(SE1)은 동일한 물질을 포함할 수 있다. 제2우회배선(DWL2)은 제1유기절연층(118) 및 제2유기절연층(119) 사이에 배치될 수 있다. 일 실시예에서, 제2우회배선(DWL2)은 연결전극(CM)과 동일한 물질을 포함할 수 있다. 제3우회배선(DWL3)은 제1게이트절연층(112) 및 제2게이트절연층(113) 사이에 배치될 수 있다. 일 실시예에서, 제3우회배선(DWL3)은 제1게이트전극(GE1)과 동일한 물질을 포함할 수 있다. 제4우회배선(DWL4)은 제2게이트절연층(113) 및 제1절연층(114) 사이에 배치될 수 있다. 일 실시예에서, 제4우회배선(DWL4) 및 상부 전극(CE2)은 동일한 물질을 포함할 수 있다.
제1우회배선(DWL1), 제2우회배선(DWL2), 제3우회배선(DWL3), 및 제4우회배선(DWL4)은 제1표시영역(DA1)으로부터 개구영역(OA)으로의 방향으로 서로 교번하여 배치될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 평면도이다. 도 11은 도 5의 C 부분을 확대한 확대도이다. 도 11에 있어서, 도 7과 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 11을 참조하면, 표시 패널은 제1화소회로(PC1), 표시요소, 우회배선(DWL), 및 광차단구조(LBS)로서 더미회로(DC)를 포함할 수 있다. 상기 기판은 개구영역(OA), 제1표시영역(DA1), 및 제1비표시영역(NDA1)을 포함할 수 있다.
제1표시영역(DA1)은 개구영역(OA)을 적어도 일부 둘러쌀 수 있다. 일 실시예에서, 제1표시영역(DA1)은 개구영역(OA)을 전체적으로 둘러쌀 수 있다. 제1화소회로(PC1)는 제1표시영역(DA1)에 배치될 수 있다. 제1화소회로(PC1)는 도시하지 않았지만, 표시요소로서 유기발광다이오드와 전기적으로 연결될 수 있다.
제1비표시영역(NDA1)은 개구영역(OA) 및 제1표시영역(DA1) 사이에 배치될 수 있다. 일 실시예에서, 제1비표시영역(NDA1)에는 우회배선(DWL), 및 광차단구조(LBS)로서 더미회로(DC)가 배치될 수 있다.
더미회로(DC)는 개구영역(OA) 및 제1화소회로(PC1) 사이에 배치될 수 있다. 더미회로(DC)는 복수개로 구비될 수 있으며, 복수의 더미회로(DC)들은 개구영역(OA)을 적어도 일부 둘러쌀 수 있다. 일 실시예에서, 복수의 더미회로(DC)들은 복수의 제1화소회로(PC1)들에게 적어도 일부 둘러싸일 수 있다. 더미회로(DC)는 더미 박막트랜지스터를 포함할 수 있다. 더미 박막트랜지스터는 상대적으로 외부의 광에 대해 취약하지 않은 실리콘 반도체를 포함할 수 있다.
더미회로(DC)는 제1화소회로(PC1)가 외부의 광에 노출되는 것을 방지 또는 감소시킬 수 있다. 따라서, 산화물 반도체를 포함하는 상기 제2박막트랜지스터의 신뢰성을 향상시킬 수 있으며, 표시 패널의 신뢰성이 향상될 수 있다.
도 12는 도 11의 표시 패널(10)을 F-F'선에 따라 개략적으로 나타낸 단면도이다. 도 12에 있어서, 도 8과 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 12를 참조하면, 표시 패널(10)은 기판(100), 화소회로층(PCL), 표시요소층(DEL), 및 봉지층(ENL)을 포함할 수 있다. 화소회로층(PCL), 표시요소층(DEL), 및 봉지층(ENL)은 차례로 기판(100) 상에 적층될 수 있다.
화소회로층(PCL)은 기판(100) 상에 배치될 수 있다. 화소회로층(PCL)은 무기절연층(IIL), 유기절연층(OIL), 제1하부전극층(LEL1), 제2하부전극층(LEL2), 제1화소회로(PC1), 배선(WL), 우회배선(DWL), 더미회로(DC), 및 연결전극(CM)을 포함할 수 있다. 무기절연층(IIL)은 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 제1절연층(114), 중간절연층(115), 및 제2절연층(116)을 포함할 수 있다.
제1화소회로(PC1)는 제1표시영역(DA1) 상에 배치될 수 있다. 제1화소회로(PC1)는 제1박막트랜지스터로서 제1인접박막트랜지스터(ATFT1), 제2박막트랜지스터로서 제2인접박막트랜지스터(ATFT2), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기와 같은 제1인접박막트랜지스터(ATFT1)는 개구영역(OA) 및 제2인접박막트랜지스터(ATFT2) 사이에 배치될 수 있다. 제1인접박막트랜지스터(ATFT1)가 개구영역(OA) 및 제2인접박막트랜지스터(ATFT2) 사이에 배치된 경우, 제1인접박막트랜지스터(ATFT1)가 개구영역(OA)으로부터 입사된 광을 제2인접반도체층(AAct2)으로 도달하는 것을 차단할 수 있다.
제1하부전극층(LEL1)은 제1인접박막트랜지스터(ATFT1) 하부에 배치될 수 있다. 제2하부전극층(LEL2)은 제2인접박막트랜지스터(ATFT2) 하부에 배치될 수 있다.
배선(WL)은 제1표시영역(DA1) 상에 배치될 수 있다. 일 실시예에서, 배선(WL)은 중간절연층(115) 및 제2절연층(116) 사이에 배치될 수 있다. 일 실시예에서, 배선(WL) 및 제2게이트전극(GE2)은 동일한 물질을 포함할 수 있다.
배선(WL)은 제2하부전극층(LEL2)과 연결될 수 있다. 배선(WL)은 제2하부전극층(LEL2) 및 배선(WL) 사이에 배치된 절연층의 홀들을 통해 연결될 수 있다. 예를 들어, 배선(WL)은 버퍼층(111)의 홀, 제1게이트절연층(112)의 홀, 제2게이트절연층(113)의 홀, 제1절연층(114)의 홀(LH), 중간절연층(115)의 홀(UH)을 통해 제2하부전극층(LEL2)과 연결될 수 있다.
일 실시예에서, 제1절연층(114)의 홀(LH) 및 중간절연층(115)의 홀(UH)은 개구영역(OA) 및 제2인접반도체층(AAct2) 사이에 배치될 수 있다. 따라서, 개구영역(OA)으로부터 제1표시영역(DA1)으로의 방향, 즉 측면 방향으로 제2인접반도체층(AAct2)이 외부의 광에 노출되는 것을 방지 또는 감소시킬 수 있다.
제1비표시영역(NDA1)은 제1서브비표시영역(SNDA1) 및 제2서브비표시영역(SNDA2)을 포함할 수 있다. 제1서브비표시영역(SNDA1)은 제2서브비표시영역(SNDA2)보다 개구영역(OA)으로부터 멀리 배치될 수 있다. 제2서브비표시영역(SNDA2)은 개구영역(OA) 및 제1서브비표시영역(SNDA1) 사이에 배치될 수 있다.
제1서브비표시영역(SNDA1) 상에 무기절연층(IIL) 및 유기절연층(OIL)이 배치될 수 있다. 제1절연층(114)은 제1비표시영역(NDA1)과 중첩하는 하부컨택홀(114CNT)을 구비할 수 있다. 일 실시예에서, 하부컨택홀(114CNT)은 제1서브비표시영역(SNDA1)과 중첩할 수 있다. 제2절연층(116)은 제1비표시영역(NDA1)과 중첩하는 상부컨택홀(116CNT)을 구비할 수 있다. 일 실시예에서, 제2절연층(116)의 상부컨택홀(116CNT)은 제1서브비표시영역(SNDA1)과 중첩할 수 있다. 상부컨택홀(116CNT)은 하부컨택홀(114CNT)과 중첩할 수 있다. 이러한 경우, 상부컨택홀(116CNT)은 하부컨택홀(114CNT)과 서로 연결될 수 있다.
더미회로(DC)는 제1서브비표시영역(SDNA1)에 배치될 수 있다. 더미회로(DC)는 더미 박막트랜지스터(DTFT)를 포함할 수 있다. 일 실시예에서, 더미회로(DC)는 더미 스토리지 커패시터(DCst)를 더 포함할 수 있다. 더미 박막트랜지스터(DTFT)는 더미 반도체층(DAct), 더미 게이트전극(DGE), 더미 소스전극(SDE), 및 더미 드레인전극(DDE)을 포함할 수 있다. 더미 반도체층(DAct)은 실리콘 반도체를 포함할 수 있다. 따라서, 더미 반도체층(DAct)은 산화물 반도체를 포함하는 제2인접반도체층(AAct2)보다 외부의 광에 대해서 취약하지 않을 수 있다. 더미 반도체층(DAct), 더미 게이트전극(DGE), 더미 소스전극(SDE), 및 더미 드레인전극(DDE)은 제1인접반도체층(AAct1), 제1게이트전극(GE1), 제1소스전극(SE1), 및 제1드레인전극(DE1)과 동일 또는 유사하므로 상세한 설명은 생략하기로 한다.
더미 스토리지 커패시터(DCst)는 더미 하부 전극(DCE1) 및 더미 상부 전극(DCE2)을 포함할 수 있다. 더미 하부 전극(DCE1) 및 더미 상부 전극(DCE2)은 하부 전극(CE1) 및 상부 전극(CE2)과 동일 또는 유사하므로 상세한 설명은 생략하기로 한다.
표시 패널(10)은 더미 박막트랜지스터(DTFT) 하부에 배치된 더미 하부전극층(DLEL)을 포함할 수 있다. 일 실시예에서, 더미 하부전극층(DLEL)은 기판(100) 및 더미 반도체층(DAct) 사이에 배치될 수 있다. 일 실시예에서, 더미 하부전극층(DLEL)은 기판(100) 및 버퍼층(111) 사이에 배치될 수 있다. 더미 하부전극층(DLEL)은 컴포너트 등으로부터 방출되는 빛에 의해 더미 박막트랜지스터(DTFT)의 특성이 열화되는 것을 방지 또는 감소시킬 수 있다.
일 실시예에서, 더미 하부전극층(DLEL)은 정전압 또는 신호를 제공받을 수 있다. 더미 하부전극층(DLEL)이 정전압 또는 신호를 제공받는 경우, 정전기 방전이 발생할 확률을 현저히 감소시킬 수 있다.
하부도전층(LCL)은 제1비표시영역(NDA1) 상에 배치될 수 있다. 일 실시예에서, 하부도전층(LCL)은 제1서브비표시영역(SNDA1) 상에 배치될 수 있다. 하부도전층(LCL)은 하부컨택홀(114CNT)과 중첩할 수 있다. 이러한 경우, 하부도전층(LCL)은 하부컨택홀(114CNT)에 의해 적어도 일부 노출될 수 있다.
일 실시예에서, 하부도전층(LCL)은 더미 반도체층(DAct)을 포함할 수 있다. 더미 반도체층(DAct)은 하부컨택홀(114CNT)에 의해 적어도 일부 노출될 수 있다.
하부도전층(LCL)은 기판(100) 및 제1절연층(114) 사이에 배치될 수 있다. 일 실시예에서, 더미 반도체층(DAct)은 버퍼층(111) 및 제1게이트절연층(112) 사이에 배치될 수 있다.
상부도전층(UCL)은 제1비표시영역(NDA1) 상에 배치될 수 있다. 일 실시예에서, 상부도전층(UCL)은 제1서브비표시영역(SNDA1) 상에 배치될 수 있다. 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)과 중첩할 수 있다. 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)을 통해 하부도전층(LCL)과 연결될 수 있다. 구체적으로, 하부도전층(LCL) 및 상부도전층(UCL) 사이에 배치된 절연층들의 컨택홀들을 통해 하부도전층(LCL) 및 상부도전층(UCL)이 연결될 수 있다. 일 실시예에서, 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)을 통해 하부도전층(LCL)과 전기적으로 연결될 수 있다.
일 실시예에서, 상부도전층(UCL)은 더미 소스전극(DSE) 및 더미 드레인전극(DDE) 중 적어도 하나를 포함할 수 있다. 더미 소스전극(DSE) 및 더미 드레인전극(DDE) 중 적어도 하나는 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)과 중첩할 수 있다.
상부도전층(UCL)은 제2절연층(116) 상에 배치될 수 있다. 일 실시예에서, 더미 소스전극(DSE) 및 더미 드레인전극(DDE) 중 적어도 하나는 제2절연층(116) 및 제1유기절연층(118) 사이에 배치될 수 있다.
광차단구조(LBS)는 제1비표시영역(NDA1)에 배치될 수 있다. 광차단구조(LBS)는 하부도전층(LCL)을 포함할 수 있고, 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)을 통해 하부도전층(LCL)과 연결된 상부도전층(UCL)을 포함할 수 있다.
일 실시예에서, 광차단구조(LBS)는 더미회로(DC)를 포함할 수 있다. 일 실시예에서, 광차단구조(LBS)는 더미회로(DC)일 수 있다.
본 발명의 실시예는 개구영역(OA)을 적어도 일부 둘러싸는 광차단구조(LBS)를 구비하고 있으므로, 개구영역(OA)으로부터 제1표시영역(DA1)으로의 방향, 즉 측면 방향으로 제1화소회로(PC1)가 외부의 광에 노출되는 것을 방지 또는 감소시킬 수 있다.
우회배선(DWL)은 제1서브비표시영역(SNDA1)에 배치될 수 있다. 우회배선(DWL)은 개구영역(OA)을 적어도 일부 둘러싸도록 연장될 수 있다. 우회배선(DWL)은 제1우회배선(DWL1) 및 제2우회배선(DWL2)을 포함할 수 있다. 제1우회배선(DWL1) 및 제2우회배선(DWL2)은 각각 복수개로 구비될 수 있다. 이러한 경우, 제1우회배선(DWL1) 및 제2우회배선(DWL2)은 제1표시영역(DA1)으로부터 개구영역(OA)으로의 방향으로 서로 교번하여 배치될 수 있다.
도 13a는 본 발명의 일 실시예에 따른 표시 패널(10)을 개략적으로 나타낸 단면도이다. 도 13b는 도 13a의 G 부분을 확대한 확대도이다. 도 13a 및 도 13b에 있어서, 도 8과 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 13a 및 도 13b를 참조하면, 표시 패널(10)은 기판(100), 화소회로층(PCL), 표시요소층(DEL), 및 봉지층(ENL)을 포함할 수 있다. 화소회로층(PCL), 표시요소층(DEL), 및 봉지층(ENL)은 차례로 기판(100) 상에 적층될 수 있다.
기판(100)은 개구영역(OA), 제1표시영역(DA1), 및 제1비표시영역(NDA1)을 포함할 수 있다. 일 실시예에서, 제1비표시영역(NDA1)은 개구영역(OA) 및 제1표시영역(DA1) 사이에 배치될 수 있다.
화소회로층(PCL)은 기판(100) 상에 배치될 수 있다. 화소회로층(PCL)은 무기절연층(IIL), 유기절연층(OIL), 제1하부전극층(LEL1), 제2하부전극층(LEL2), 제1화소회로(PC1), 연결전극(CM), 및 우회배선(DWL)을 포함할 수 있다. 무기절연층(IIL)은 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 제1절연층(114), 중간절연층(115), 제2절연층(116), 및 무기층(117)을 포함할 수 있다.
무기층(117)은 제2절연층(116) 및 제1유기절연층(118) 사이에 배치될 수 있다. 무기층(117)은 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 덮을 수 있다. 또한, 무기층(117)은 제1우회배선(DWL1) 및 제1상부도전층(UCL1)을 덮을 수 있다. 무기층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다. 일부 실시예에서, 무기층(117)은 생략될 수 있다.
제1비표시영역(NDA1)은 제1서브비표시영역(SNDA1) 및 제2서브비표시영역(SNDA2)을 포함할 수 있다. 제1서브비표시영역(SNDA1)은 제2서브비표시영역(SNDA2)보다 개구영역(OA)으로부터 멀리 배치될 수 있다. 제2서브비표시영역(SNDA2)은 개구영역(OA) 및 제1서브비표시영역(SNDA1) 사이에 배치될 수 있다.
우회배선(DWL)은 제1서브비표시영역(SNDA1)에 배치될 수 있다. 우회배선(DWL)은 개구영역(OA)을 적어도 일부 둘러싸도록 연장될 수 있다. 우회배선(DWL)은 제1우회배선(DWL1) 및 제2우회배선(DWL2)을 포함할 수 있다. 제1우회배선(DWL1) 및 제2우회배선(DWL2)은 각각 복수개로 구비될 수 있다. 이러한 경우, 제1우회배선(DWL1) 및 제2우회배선(DWL2)은 제1표시영역(DA1)으로부터 개구영역(OA)으로의 방향으로 서로 교번하여 배치될 수 있다.
제2서브비표시영역(SNDA2) 상에 무기절연층(IIL) 및 제1유기절연층(118)이 배치될 수 있다. 제1절연층(114)은 제1비표시영역(NDA1)과 중첩하는 하부컨택홀(114CNT)을 구비할 수 있다. 일 실시예에서, 하부컨택홀(114CNT)은 제2서브비표시영역(SNDA2)과 중첩할 수 있다. 제2절연층(116)은 제1비표시영역(NDA1)과 중첩하는 상부컨택홀(116CNT)을 구비할 수 있다. 일 실시예에서, 상부컨택홀(116CNT)은 제2서브비표시영역(SNDA2)과 중첩할 수 있다. 이러한 경우, 상부컨택홀(116CNT)은 하부컨택홀(114CNT)과 서로 연결될 수 있다.
하부도전층(LCL)은 제1비표시영역(NDA1) 상에 배치될 수 있다. 일 실시예에서, 하부도전층(LCL)은 제2서브비표시영역(SNDA2) 상에 배치될 수 있다. 하부도전층(LCL)은 하부컨택홀(114CNT)과 중첩할 수 있다. 이러한 경우, 하부도전층(LCL)은 하부컨택홀(114CNT)에 의해 적어도 일부 노출될 수 있다.
하부도전층(LCL)은 기판(100) 및 제1절연층(114) 사이에 배치될 수 있다. 일 실시예에서, 하부도전층(LCL)은 제1게이트절연층(112) 및 제2게이트절연층(113) 사이에 배치될 수 있다. 하부도전층(LCL) 및 제1게이트전극(GE1)은 동일한 물질을 포함할 수 있다.
일 실시예에서, 중간도전층(MCL)은 제2게이트절연층(113) 및 제1절연층(114) 사이에 배치될 수 있다. 중간도전층(MCL)은 제2게이트절연층(113)의 컨택홀(113CNT)을 통해 하부도전층(LCL)과 연결될 수 있다. 중간도전층(MCL) 및 상부 전극(CE2)은 동일한 물질을 포함할 수 있다. 일부 실시예에서, 중간도전층(MCL)은 생략될 수 있다.
상부도전층(UCL)은 제1비표시영역(NDA1) 상에 배치될 수 있다. 일 실시예에서, 상부도전층(UCL)은 제2서브비표시영역(SNDA2) 상에 배치될 수 있다. 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)과 중첩할 수 있다. 상부도전층(UCL)은 하부컨택홀(114CNT) 및 상부컨택홀(116CNT)을 통해 중간도전층(MCL)과 연결될 수 있다. 구체적으로, 하부컨택홀(114CNT), 중간절연층(115)의 컨택홀(115CNT), 및 상부컨택홀(116CNT)을 통해 중간도전층(MCL) 및 상부도전층(UCL)이 연결될 수 있다. 일 실시예에서, 상부도전층(UCL)은 중간도전층(MCL)과 전기적으로 연결될 수 있다.
상부도전층(UCL)은 제2절연층(116) 상에 배치될 수 있다. 일 실시예에서, 상부도전층(UCL)은 제1상부도전층(UCL1) 및 제2상부도전층(UCL2) 중 적어도 하나를 포함할 수 있다. 제1상부도전층(UCL1)은 제2절연층(116) 및 제1유기절연층(118) 사이에 배치될 수 있다. 예를 들어, 제1상부도전층(UCL1)은 제2절연층(116) 및 무기층(117) 사이에 배치될 수 있다. 일부 실시예에서, 제1상부도전층(UCL1)은 생략될 수 있다.
제2상부도전층(UCL2)은 제1유기절연층(118) 및 제2유기절연층(119) 사이에 배치될 수 있다. 제2상부도전층(UCL2)은 무기층(117)의 컨택홀(117CNT) 및 제1유기절연층(118)의 컨택홀(118CNT)을 통해 제1상부도전층(UCL1)과 연결될 수 있다.
제2상부도전층(UCL2)은 복수개로 구비될 수 있다. 일 실시예에서, 제1절연층(114), 중간절연층(115), 제2절연층(116), 및 무기층(117)은 인접하는 복수의 제2상부도전층(UCL2)들 사이에서 무기절연층개구부(IILOP)를 구비할 수 있다. 도 13a 및 도 13b에서, 버퍼층(111), 제1게이트절연층(112), 및 제2게이트절연층(113)은 무기절연층개구부(IILOP)와 중첩하며 연속적으로 배치된 것을 도시하고 있으나, 다른 실시예에서, 버퍼층(111), 제1게이트절연층(112), 및 제2게이트절연층(113) 중 적어도 하나는 무기절연층개구부(IILOP)와 중첩하는 개구부를 구비할 수 있다.
제1유기절연층(118)은 인접하는 복수의 제2상부도전층(UCL2)들 사이에서 홀(118H)을 구비할 수 있다. 일 실시예에서, 제1유기절연층(118)의 홀(118H)은 제2서브비표시영역(SNDA2)에서 복수개로 구비될 수 있다.
인접하는 복수의 제2상부도전층(UCL2)들은 제1유기절연층(118)의 홀(118H)의 중심 방향으로 돌출된 한 쌍의 돌출팁(PT)을 구비할 수 있다. 이러한 경우, 한 쌍의 돌출팁(PT)의 하부면(PTLS)은 제1유기절연층(118)의 홀(118H)과 중첩할 수 있다. 즉, 돌출팁(PT)의 하부면(PTLS)은 제1유기절연층(118)의 홀(118H)에서 노출될 수 있다.
상기와 같은 제2게이트절연층(113)의 상면, 무기절연층개구부(IIOP), 제1유기절연층(118)의 홀(118H), 및 제2상부도전층(UCL2)의 돌출팁(PT)은 그루브(Gv)를 정의할 수 있다. 즉, 그루브(Gv)는 역테이퍼된 형상을 구비할 수 있다. 일 실시예에서 표시 패널(10)이 무기층(117)을 포함하는 경우, 그루브(Gv)의 깊이가 더욱 커질 수 있다.
제1기능층(212a) 및 제2기능층(212c) 중 적어도 하나와 제2전극(213)은 그루브(Gv)를 기준으로 단절 또는 분리될 수 있다. 일 실시예에서, 그루브(Gv) 내부에는 제1기능층패턴(212aP), 제2기능층패턴(212cP), 및 제2전극패턴(213P)이 배치될 수 있다. 제1기능층패턴(212aP) 및 제1기능층(212a)은 동일한 물질을 포함할 수 있다. 제2기능층패턴(212cP) 및 제2기능층(212c)은 동일한 물질을 포함할 수 있다. 제2전극패턴(213P) 및 제2전극(213)은 동일한 물질을 포함할 수 있다.
본 발명의 실시예에서 제1기능층(212a) 및 제2기능층(212c) 중 적어도 하나는 그루브(Gv)를 기준으로 단절되므로, 수분이나 이물질이 제1기능층(212a) 및 제2기능층(212c) 중 적어도 하나를 통해 유기발광다이오드(OLED)로 침투하는 것을 방지 또는 감소시킬 수 있다.
댐부(DAM)는 복수의 층이 적층되어 구비될 수 있다. 일 실시예에서, 댐부(DAM)는 제1유기절연층(118)의 상면으로부터 돌출되어 구비될 수 있다. 일 실시예에서, 댐부(DAM)는 제1유기패턴층(119D), 제2유기패턴층(121D), 및 제3유기패턴층(123D)을 포함할 수 있다.
제1무기봉지층(310)은 제1표시영역(DA1)으로부터 개구영역(OA)으로 연속적으로 연장될 수 있다. 제1무기봉지층(310)은 제2상부도전층(UCL2)의 돌출팁(PT)과 컨택될 수 있다. 일 실시예에서, 제1무기봉지층(310)은 돌출팁(PT)의 하부면(PTLS)과 컨택될 수 있다.
유기봉지층(320)은 제1표시영역(DA1)으로부터 개구영역(OA)으로 연장될 수 있다. 유기봉지층(320)은 그루브(Gv)를 채울 수 있다. 유기봉지층(320)을 형성하는 유기물질은 댐부(DAM)에 의해 제어될 수 있다. 따라서, 유기봉지층(320)은 제1표시영역(DA1)으로부터 댐부(DAM)까지 연장될 수 있다. 제1표시영역(DA1)에서 유기봉지층(320)의 상면은 평탄할 수 있다.
제2무기봉지층(330)은 제1표시영역(DA1)으로부터 개구영역(OA)으로 연속적으로 연장될 수 있다. 제2무기봉지층(330)은 댐부(DAM)에서 제1무기봉지층(310)과 컨택될 수 있다.
광차단구조(LBS)는 제1비표시영역(NDA1)에 배치될 수 있다. 광차단구조(LBS)는 하부도전층(LCL), 제2게이트절연층(113)의 컨택홀(113CNT)을 통해 하부도전층(LCL)과 연결된 중간도전층(MCL), 하부컨택홀(114CNT), 중간절연층(115)의 컨택홀(115CNT), 및 상부컨택홀(116CNT)을 통해 중간도전층(MCL)과 연결된 상부도전층(UCL)을 포함할 수 있다. 본 실시예에서, 광차단구조(LBS)는 제2서브비표시영역(SNDA2)에서 복수개로 구비될 수 있다. 본 발명의 실시예는 개구영역(OA)을 적어도 일부 둘러싸는 광차단구조(LBS)를 구비하고 있으므로, 개구영역(OA)으로부터 제1표시영역(DA1)으로의 방향, 즉 측면 방향으로 제1화소회로(PC1)가 외부의 광에 노출되는 것을 방지 또는 감소시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 표시 패널(10)을 개략적으로 나타낸 단면도이다. 도 14에 있어서, 도 13a와 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 14를 참조하면, 표시 패널(10)은 기판(100), 화소회로층(PCL), 표시요소층(DEL), 봉지층(ENL), 및 터치센서층(TSL)을 포함할 수 있다. 화소회로층(PCL), 표시요소층(DEL), 봉지층(ENL), 및 터치센서층(TSL)은 차례로 기판(100) 상에 적층될 수 있다.
화소회로층(PCL)은 기판(100) 상에 배치될 수 있다. 화소회로층(PCL)은 무기절연층(IIL), 유기절연층(OIL), 제1하부전극층(LEL1), 제2하부전극층(LEL2), 제1화소회로(PC1), 연결전극(CM), 및 우회배선(DWL)을 포함할 수 있다. 무기절연층(IIL)은 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 제1절연층(114), 중간절연층(115), 제2절연층(116), 및 무기층(117)을 포함할 수 있다.
제1비표시영역(NDA1)은 제1서브비표시영역(SNDA1) 및 제2서브비표시영역(SNDA2)을 포함할 수 있다. 제1서브비표시영역(SNDA1)은 제2서브비표시영역(SNDA2)보다 개구영역(OA)으로부터 멀리 배치될 수 있다. 제2서브비표시영역(SNDA2)은 개구영역(OA) 및 제1서브비표시영역(SNDA1) 사이에 배치될 수 있다.
제2서브비표시영역(SNDA2) 상에 무기절연층(IIL) 및 제1유기절연층(118)이 배치될 수 있다. 제1절연층(114)은 제1비표시영역(NDA1)과 중첩하는 하부컨택홀(114CNT)을 구비할 수 있다. 일 실시예에서, 하부컨택홀(114CNT)은 제2서브비표시영역(SNDA2)과 중첩할 수 있다. 제2절연층(116)은 제1비표시영역(NDA1)과 중첩하는 상부컨택홀(116CNT)을 구비할 수 있다. 일 실시예에서, 상부컨택홀(116CNT)은 제2서브비표시영역(SNDA2)과 중첩할 수 있다. 이러한 경우, 상부컨택홀(116CNT)은 하부컨택홀(114CNT)과 서로 연결될 수 있다.
하부도전층(LCL)은 제1비표시영역(NDA1) 상에 배치될 수 있다. 일 실시예에서, 하부도전층(LCL)은 제2서브비표시영역(SNDA2) 상에 배치될 수 있다. 하부도전층(LCL)은 하부컨택홀(114CNT)과 중첩할 수 있다. 이러한 경우, 하부도전층(LCL)은 하부컨택홀(114CNT)에 의해 적어도 일부 노출될 수 있다.
일 실시예에서, 하나의 하부도전층(LCL)은 복수의 하부컨택홀(114CNT)들과 중첩할 수 있다. 이러한 경우, 하부도전층(LCL)은 복수의 하부컨택홀(114CNT)들에 의해 적어도 일부 노출될 수 있다.
일 실시예에서, 제1게이트절연층(112), 제2게이트절연층(113), 제1절연층(114), 중간절연층(115), 제2절연층(116), 및 무기층(117)은 인접하는 복수의 제2상부도전층(UCL2)들 사이에서 무기절연층개구부(IILOP-1)를 구비할 수 있다. 일 실시예에서, 무기절연층개구부(IILOP-1)는 제2서브비표시영역(SNDA2)에서 복수개로 구비될 수 있다. 무기절연층개구부(IILOP-1)는 하부도전층(LCL)과 중첩할 수 있다. 이러한 경우, 무기절연층개구부(IILOP-1)는 하부도전층(LCL)을 노출시킬 수 있다.
터치센서층(TSL)은 봉지층(ENL) 상에 배치될 수 있다. 터치센서층(TSL)은 제1터치절연층(41), 제2터치절연층(43), 제3터치절연층(45), 제1터치도전층(CML1), 제4터치절연층(47), 제2터치도전층(CML2), 및 제5터치절연층(49)을 포함할 수 있다.
제1터치절연층(41)은 제2무기봉지층(330) 상에 배치될 수 있다. 일 실시예에서, 제1터치절연층(41)은 제2무기봉지층(330)의 형상을 따라 배치될 수 있다. 일부 실시예에서, 제1터치절연층(41)은 생략될 수 있다.
제2터치절연층(43)은 제1터치절연층(41) 상에 배치될 수 있다. 제2터치절연층(43)은 제2서브비표시영역(SNDA2) 상에 배치될 수 있다. 제2터치절연층(43)의 상면은 평탄할 수 있다. 제2터치절연층(43)은 개구영역(OA)을 둘러싸는 폐곡선 형상(예를 들어, 도넛 형상)을 가질 수 있다. 제2터치절연층(43)의 일측은 개구영역(OA)을 향하고, 제2터치절연층(43)의 타측은 제1표시영역(DA1)을 향할 수 있다. 일 실시예에서, 제2터치절연층(43)의 일 부분은 유기봉지층(320)의 에지를 커버한 채 유기봉지층(320)의 일 부분과 중첩할 수 있다.
제3터치절연층(45)은 제1터치절연층(41) 및 제2터치절연층(43) 상에 배치될 수 있다. 제3터치절연층(45)은 평탄한 제2터치절연층(43)의 상면 상에 배치될 수 있다.
제1터치절연층(41) 및 제3터치절연층(45)은 실리콘질화물(SiNX), 실리콘산화물(SiO2), 및/또는 실리콘산질화물(SiON)과 같은 무기물을 포함하는 단일 층 또는 다층일 수 있다.
제2터치절연층(43)은 유기절연물을 포함할 수 있다. 예를 들어, 제2터치절연층(43)은 폴리머 계열의 물질을 포함할 수 있다. 전술한 폴리머 계열의 물질은 투명할 수 있다. 예를 들어, 제2터치절연층(43)은 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
제1터치도전층(CML1) 및 제2터치도전층(CML2)은 도전성 물질, 예컨대 각 금속을 포함할 수 있다. 예컨대, 제1터치도전층(CML1) 및 제2터치도전층(CML2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있으며, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 제1터치도전층(CML1) 및 제2터치도전층(CML2)은 각각 티타늄층, 알루미늄층, 및 티타늄층이 순차적으로 적층(Ti/Al/Ti)된 구조를 가질 수 있다.
제1터치도전층(CML1) 및/또는 제2터치도전층(CML2)은 터치입력을 감지하기 위한 복수의 터치전극들을 포함할 수 있다. 일 실시예로, 터치센서층(TSL)은 평면상에서 제1방향으로 연장된 터치전극들, 및 제2방향으로 연장된 터치전극들을 포함할 수 있다. 전술한 터치전극들은 뮤추얼 캡 방식으로 입력을 감지할 수 있으며 제1터치도전층(CML1) 및/또는 제2터치도전층(CML2)에 구비될 수 있다. 다른 실시예로, 터치전극은 셀프 캡 방식으로 입력을 감지할 수 있으며, 제1터치도전층(CML1) 또는 제2터치도전층(CML2)에 구비될 수 있다.
제1터치도전층(CML1) 및 제2터치도전층(CML2) 사이에는 제4터치절연층(47)이 배치될 수 있다. 제4터치절연층(47)은 실리콘질화물(SiNX), 실리콘산화물(SiO2), 및/또는 실리콘산질화물(SiON)과 같은 무기물을 포함하는 단일 층 또는 다층일 수 있다.
도 14에서 터치센서층(TSL)이 제1터치도전층(CML1) 및 제2터치도전층(CML2)을 포함하는 것을 도시하고 있으나, 다른 실시예에서, 터치센서층(TSL)은 제1터치도전층(CML1) 및 제2터치도전층(CML2) 중 어느 하나를 구비할 수 있다.
제5터치절연층(49)은 제2터치도전층(CML2) 상에 배치될 수 있다. 일 실시예에서, 제5터치절연층(49)의 상면은 평탄할 수 있다. 제5터치절연층(49)은 유기절연물을 포함할 수 있다. 예를 들어, 제5터치절연층(49)은 폴리머 계열의 물질을 포함할 수 있다. 전술한 폴리머 계열의 물질은 투명할 수 있다. 예컨대, 제5터치절연층(49)은 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
30: 컴포넌트
100: 기판
111: 버퍼층
112, 113: 제1게이트절연층, 제2게이트절연층
114, 115, 116: 제1절연층, 중간절연층, 제2절연층
114CNT, 116CNT: 하부컨택홀, 상부컨택홀
118, 119: 제1유기절연층, 제2유기절연층
211, 212, 213: 제1전극, 중간층, 제2전극
212a, 212b, 212c: 제1기능층, 중간층, 제2기능층
AAct1, AAct2: 제1인접반도체층, 제2인접반도체층
ATFT1, ATFT2: 제1인접박막트랜지스터, 제2인접박막트랜지스터
Act1, Act2: 제1반도체층, 제2반도체층
CWL, LCWL, UCWL: 연결배선, 하부연결배선, 상부연결배선
DA, DA1, DA2: 표시영역, 제1표시영역, 제2표시영역
DAct: 더미 반도체층
DC: 더미회로
DTFT: 더미 박막트랜지스터
ENL: 봉지층
DWL, DWL1, DWL2: 우회배선, 제1우회배선, 제2우회배선
LCL, LCL1, LCL2: 하부도전층, 제1하부도전층, 제2하부도전층
LEL1, LEL2: 제1하부전극층, 제2하부전극층
LBS: 광차단구조
LWL, UWL: 하부배선, 상부배선
PC, PC1, PC2: 화소회로, 제1화소회로, 제2화소회로
TFT1, TFT2: 제1박막트랜지스터, 제2박막트랜지스터
UCL, UCL1, UCL2: 상부도전층, 제1상부도전층, 제2상부도전층
NDA: 비표시영역
OA: 개구영역
PT: 돌출팁
WL: 배선

Claims (20)

  1. 개구영역, 상기 개구영역을 둘러싸는 표시영역, 및 상기 개구영역과 상기 표시영역 사이에 배치된 비표시영역을 포함하는 기판;
    상기 기판 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층을 포함하는 제1박막트랜지스터;
    상기 제1반도체층을 덮고, 상기 비표시영역과 중첩하는 하부컨택홀을 구비한 제1절연층;
    상기 제1절연층 상에 배치되며 산화물 반도체를 포함하는 제2반도체층을 포함하는 제2박막트랜지스터;
    상기 제2반도체층을 덮고, 상기 하부컨택홀과 중첩하는 상부컨택홀을 구비한 제2절연층;
    상기 표시영역과 중첩하며, 상기 제2절연층 상에 배치된 표시요소;
    상기 기판 및 상기 제1절연층 사이에 배치되며, 상기 하부컨택홀과 중첩하는 하부도전층; 및
    상기 제2절연층 상에 배치되며, 상기 하부컨택홀 및 상기 상부컨택홀을 통해 상기 하부도전층과 연결된 상부도전층;을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1박막트랜지스터는 상기 제2박막트랜지스터 및 상기 개구영역 사이에 배치된, 표시 장치.
  3. 제1항에 있어서,
    상기 기판 및 상기 제1반도체층 사이에 배치된 버퍼층; 및
    상기 제1반도체층을 덮고 상기 제1절연층 하부에 배치된 제1게이트절연층;을 더 포함하고,
    상기 하부도전층은,
    상기 기판과 상기 버퍼층 사이에 배치된 제1하부도전층 및
    상기 제1게이트절연층과 상기 제1절연층 사이에 배치된 제2하부도전층 중 적어도 하나를 포함하는, 표시 장치.
  4. 제1항에 있어서,
    상기 제2절연층 및 상기 표시요소 사이에 배치된 제1유기절연층; 및
    상기 제1유기절연층 및 상기 표시요소 사이에 배치된 제2유기절연층;을 더 포함하고,
    상기 상부도전층은,
    상기 제2절연층과 상기 제1유기절연층 사이에 배치된 제1상부도전층 및
    상기 제1유기절연층과 상기 제2유기절연층 사이에 배치된 제2상부도전층을 중 적어도 하나를 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 제1상부도전층 및 상기 제2상부도전층은 각각 복수개로 구비되고,
    상기 복수의 제1상부도전층들 및 상기 복수의 제2상부도전층들은 상기 표시영역에서 상기 개구영역으로의 방향으로 서로 교번하여 배치된, 표시 장치.
  6. 제4항에 있어서,
    상기 제2상부도전층은 복수개로 구비되고,
    상기 제1유기절연층은 인접하는 상기 복수의 제2상부도전층들 사이에 배치된 홀을 구비하며,
    상기 인접하는 복수의 제2상부도전층들은 상기 제1유기절연층의 상기 홀의 중심방향으로 돌출된 한 쌍의 돌출팁을 구비한, 표시 장치.
  7. 제6항에 있어서,
    상기 표시요소를 덮으며, 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함하는 봉지층;을 더 포함하고,
    상기 표시요소는 상기 제2유기절연층 상에 배치된 제1전극, 발광층을 포함하는 중간층, 및 제2전극을 포함하며,
    상기 중간층은 상기 제1전극과 상기 발광층 사이에 배치된 제1기능층 및 상기 발광층 및 상기 제2전극 사이에 배치된 제2기능층 중 적어도 하나를 더 포함하며,
    상기 제1기능층 및 상기 제2기능층 중 적어도 어느 하나는 상기 홀을 기준으로 단절되며,
    상기 적어도 하나의 무기봉지층은 상기 돌출팁과 직접 컨택된, 표시 장치.
  8. 제1항에 있어서,
    상기 상부도전층은 상기 개구영역을 적어도 일부 둘러싸도록 연장된 상부우회배선을 포함하고,
    상기 하부도전층은 상기 개구영역을 적어도 일부 둘러싸도록 연장된 하부우회배선을 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 상부도전층은 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터 중 어느 하나와 전기적으로 연결되며, 상기 표시영역으로부터 상기 비표시영역으로 연장된 상부배선을 포함하고,
    상기 하부도전층은 상기 상부도전층과 상기 비표시영역에서 전기적으로 연결되며, 상기 개구영역을 적어도 일부 둘러싸도록 연장된 하부배선을 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 상부도전층은 초기화 전압을 전달하는 상부연결배선을 포함하고,
    상기 하부도전층은 상기 상부연결배선과 전기적으로 연결된 하부연결배선을 포함하며,
    상기 상부연결배선 및 상기 하부연결배선은 상기 개구영역을 적어도 일부 둘러싸도록 연장된, 표시 장치.
  11. 제1항에 있어서,
    상기 하부도전층은 실리콘 반도체를 포함하는 더미 반도체층을 포함하는, 표시 장치.
  12. 제1항에 있어서,
    상기 제1절연층 및 상기 제2절연층 사이에 배치된 중간절연층;
    상기 중간절연층 및 상기 제2절연층 사이에 배치된 배선; 및
    상기 기판 및 상기 제2반도체층 사이에 배치된 하부전극층;을 더 포함하고,
    상기 하부전극층 및 상기 배선은 상기 제1절연층의 홀 및 상기 중간절연층의 홀을 통해 전기적으로 연결된, 표시 장치.
  13. 제1항에 있어서,
    상기 개구영역과 중첩하는 컴포넌트;를 더 포함하는, 표시 장치.
  14. 개구영역, 상기 개구영역을 둘러싸는 표시영역, 및 상기 개구영역과 상기 표시영역 사이에 배치된 비표시영역을 포함하는 기판;
    상기 표시영역 상에 배치된 화소회로;
    상기 화소회로와 전기적으로 연결된 표시요소; 및
    상기 비표시영역 상에 배치되며, 상기 개구영역을 적어도 일부 둘러싸는 광차단구조;를 포함하고,
    상기 화소회로는 실리콘 반도체를 포함하는 제1반도체층을 포함하는 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2반도체층을 포함하는 제2박막트랜지스터를 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 제1반도체층을 덮고, 상기 제2반도체층 하부에 배치되며, 상기 비표시영역과 중첩하는 하부컨택홀을 구비한 제1절연층; 및
    상기 제2반도체층을 덮고, 상기 하부컨택홀과 중첩하는 상부컨택홀을 구비한 제2절연층;을 더 포함하고,
    상기 광차단구조는,
    상기 기판 및 상기 제1절연층 사이에 배치되며, 상기 하부컨택홀과 중첩하는 하부도전층; 및
    상기 제2절연층 상에 배치되며, 상기 하부컨택홀 및 상기 상부컨택홀을 통해 상기 하부도전층과 연결된 상부도전층;을 포함하는, 표시 장치.
  16. 제15항에 있어서,
    상기 표시영역은 상기 개구영역을 둘러싸는 제1표시영역 및 상기 제1표시영역을 둘러싸는 제2표시영역을 포함하고,
    상기 화소회로는 상기 제1표시영역에 배치된 제1화소회로 및 상기 제2표시영역에 배치된 제2화소회로를 포함하며,
    상기 제1화소회로는 실리콘 반도체를 포함하는 제1인접반도체층을 포함하는 제1인접박막트랜지스터 및 산화물 반도체를 포함하는 제2인접반도체층을 포함하는 제2인접박막트랜지스터를 포함하고,
    상기 제1인접박막트랜지스터는 상기 제2인접박막트랜지스터보다 상기 개구영역에 가깝게 배치되며,
    상기 제1절연층 및 상기 제2절연층 사이에 배치된 중간절연층;
    상기 중간절연층 및 상기 제2절연층 사이에 배치된 배선; 및
    상기 기판 및 상기 제2인접반도체층 사이에 배치된 하부전극층;을 더 포함하고,
    상기 하부전극층 및 상기 배선은 상기 제1절연층의 홀 및 상기 중간절연층의 홀을 통해 전기적으로 연결된, 표시 장치.
  17. 제14항에 있어서,
    상기 화소회로는 복수개로 구비되며,
    상기 광차단구조는 인접한 상기 복수의 화소회로들과 각각 전기적으로 연결된 연결배선을 포함하는, 표시 장치.
  18. 제14항에 있어서,
    상기 광차단구조는 상기 개구영역을 적어도 일부 둘러싸는 우회배선을 포함하는, 표시 장치.
  19. 제14항에 있어서,
    상기 광차단구조는 상기 비표시영역 상에 배치되며 더미 박막트랜지스터를 포함하는 더미회로를 포함하고,
    상기 더미 박막트랜지스터는 실리콘 반도체를 포함하는 더미 반도체층을 포함하는, 표시 장치.
  20. 제14항에 있어서,
    상기 화소회로로부터 상기 비표시영역으로 연장된 상부배선; 및
    상기 개구영역을 적어도 일부 둘러싸는 우회배선;을 더 포함하고,
    상기 광차단구조는 상기 상부배선 및 상기 우회배선을 전기적으로 연결시키는 구조인, 표시 장치.
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