KR20240020765A - 표시 패널 및 이를 포함하는 전자 기기 - Google Patents

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KR20240020765A
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김서진
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Abstract

본 발명의 일 실시예는, 표시영역 및 상기 표시영역 외측인 비표시영역을 포함하며, 상기 비표시영역에 위치한 패드영역을 포함하는 기판, 상기 표시영역 상에 배치되며, 부화소를 포함하는 표시부, 및 상기 패드영역 상에 배치되며 패드를 포함하는 패드부를 포함하되, 상기 패드는, 상기 기판 상에 배치된 제1도전층, 상기 제1도전층을 커버하며 상기 제1도전층의 적어도 일부를 노출하는 제1콘택홀을 갖는 제1무기절연층, 상기 제1무기절연층 상에 배치되며, 상기 제1콘택홀을 통해 상기 제1도전층에 접속된 제2도전층, 및 상기 제2도전층을 커버하는 제3도전층을 포함하며, 상기 제3도전층의 가장자리는 적어도 하나의 투명 도전성 물질층으로 커버된, 표시 패널 및 이를 포함하는 전자 기기를 개시한다.

Description

표시 패널 및 이를 포함하는 전자 기기{DISPLAY PANEL, AND ELECTRONIC DEVICE COMPRISING THE DISPLAY APPARATUS}
본 발명의 실시예들은 표시 패널 및 이를 포함하는 전자 기기에 관한 것이다.
표시 패널은 데이터를 시각적으로 표시하는 장치이다. 근래에 표시 패널은 그 용도가 다양해지고 있다. 또한, 표시 패널의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
이러한 표시 패널은 표시영역과 표시영역 외곽의 비표시영역으로 구획된다. 표시영역에는 복수의 부화소들이 배치되며, 부화소들 각각은 유기발광다이오드 및 이와 전기적으로 연결된 부화소회로를 포함한다. 비표시영역에는 표시영역에 전기적 신호를 전달하는 다양한 배선들, 스캔 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
한편, 비표시영역의 일측에는 표시영역에 전기적 신호를 전달하기 위해 상기 배선들의 끝단에 연결된 복수의 패드들이 위치하는 패드영역이 구비된다.
본 발명의 실시예들은 신뢰성이 향상된 표시 패널 및 이를 포함하는 전자 기기를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에서는, 표시영역 및 상기 표시영역 외측인 비표시영역을 포함하며, 상기 비표시영역에 위치한 패드영역을 포함하는 기판; 상기 표시영역 상에 배치되며, 부화소를 포함하는 표시부; 및 상기 패드영역 상에 배치되며, 패드를 포함하는 패드부;를 포함하되, 상기 패드는, 상기 기판 상에 배치된 제1도전층; 상기 제1도전층을 커버하며, 상기 제1도전층의 적어도 일부를 노출하는 제1콘택홀을 갖는 제1무기절연층; 상기 제1무기절연층 상에 배치되며, 상기 제1콘택홀을 통해 상기 제1도전층에 접속된 제2도전층; 및 상기 제2도전층을 커버하는 제3도전층;을 포함하며, 상기 제3도전층의 가장자리는 적어도 하나의 투명 도전성 물질층으로 커버된, 표시 패널을 개시한다.
일 실시예에서, 상기 표시 패널은 상기 적어도 하나의 투명 도전성 물질층을 커버하며, 상기 제3도전층의 적어도 일부를 노출하는 제2콘택홀을 갖는 제2무기절연층; 및 상기 제2무기절연층 상에 배치되며, 상기 제2콘택홀을 통해 상기 제3도전층에 접속된 제4도전층;을 더 포함할 수 있다.
일 실시예에서, 상기 제3도전층은 동일한 물질을 포함하는 제1층, 제3층과, 상기 제1층 및 상기 제3층 사이에 개재된 제2층을 포함하는 3중층 구조일 수 있다.
일 실시예에서, 상기 제3도전층의 상기 제1층 및 상기 제3층은 티타늄을 포함하고, 상기 제2층은 알루미늄을 포함할 수 있다.
일 실시예에서, 상기 표시영역은 제1표시영역 및 상기 제1표시영역에 의해 적어도 부분적으로 둘러싸인 제2표시영역을 포함하고, 상기 표시 패널은, 상기 제1표시영역에 배치된 복수의 제1표시요소(display device); 상기 제2표시영역에 배치된 복수의 제2표시요소; 상기 복수의 제2표시요소와 각각 전기적으로 연결된 복수의 제2부화소회로; 및 상기 복수의 제2표시요소와 상기 복수의 제2부화소회로를 각각 전기적으로 연결하는 복수의 연결배선;을 포함하며, 상기 복수의 제2부화소회로는 상기 제1표시영역과 상기 제2표시영역 사이 또는 상기 비표시영역에 배치될 수 있다.
일 실시예예서, 상기 복수의 연결배선은 제1연결배선, 및 상기 제1연결배선 상에 배치되는 제2연결배선을 포함할 수 있다.
일 실시예에서, 상기 적어도 하나의 투명 도전성 물질층은 상기 제1연결배선과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 적어도 하나의 투명 도전성 물질층은 제1투명 도전성 물질층, 및 상기 제1투명 도전성 물질층 상에 배치된 제2투명 도전성 물질층을 포함할 수 있다.
일 실시예에서, 상기 제1투명 도전성 물질층은 상기 제1연결배선과 동일한 물질을 포함하고, 상기 제2투명 도전성 물질층은 상기 제2연결배선과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 적어도 하나의 투명 도전성 물질층은, 상기 제3도전층의 상면, 상기 제3도전층의 상기 가장자리에 해당하는 측면, 및 상기 제3도전층의 아래에 위치하는 상기 제1무기절연층의 상면을, 연속적으로 커버할 수 있다.
일 실시예에서, 상기 적어도 하나의 투명 도전성 물질층은, 상기 제3도전층의 상면, 상기 제3도전층의 상기 가장자리에 해당하는 측면, 및 상기 제3도전층의 아래에 위치하는 상기 제1무기절연층의 상면과 직접 접촉할 수 있다.
일 실시예에서, 상기 표시 패널은, 상기 표시영역 상에 배치되는 표시요소, 상기 기판과 상기 표시요소 사이에 배치되는 박막트랜지스터, 및 상기 표시요소와 상기 박막트랜지스터를 전기적으로 연결하는 연결전극을 더 포함하고, 상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부가 중첩된 게이트전극 및 상기 게이트전극 상에 배치되며 상기 반도체층과 전기적으로 연결된 전극층을 포함하고, 상기 제3도전층은 상기 연결전극과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 제1도전층은 상기 게이트전극과 동일한 물질을 포함하고, 상기 제2도전층은 상기 전극층과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 표시 패널은, 기 표시부 상에 배치되며, 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함하는 박막봉지층; 및 상기 박막봉지층 상에 배치된 터치센서층;을 더 포함하고, 상기 터치센서층은, 제1터치절연층; 상기 제1터치절연층 상에 배치된 제1터치전극층; 상기 제1터치전극층 상에 배치된 제2터치절연층; 및 상기 제2터치절연층 상에 배치된 제2터치전극층;을 포함하고, 상기 제4도전층은 상기 제2터치전극층과 동일한 물질을 포함할 수 있다.
본 발명의 다른 일 관점에서는, 제1표시영역과 상기 제1표시영역에 의해 적어도 부분적으로 둘러싸인 제2표시영역을 포함하는 표시영역, 및 상기 표시영역의 외측인 비표시영역을 포함하며, 상기 비표시영역에 위치한 패드영역을 포함하는 표시 패널; 및 상기 표시 패널의 하부에서 상기 제2표시영역에 대응하도록 배치되는 컴포넌트;를 포함하고, 상기 표시 패널은, 기판; 상기 표시영역 상에 배치되며 부화소를 포함하는 표시부; 및 상기 패드영역 상에 배치되며 패드를 포함하는 패드부;를 포함하되, 상기 패드는, 상기 기판 상에 배치된 제1도전층; 상기 제1도전층을 커버하며, 상기 제1도전층의 적어도 일부를 노출하는 제1콘택홀을 갖는 제1무기절연층; 상기 제1무기절연층 상에 배치되며, 상기 제1콘택홀을 통해 상기 제1도전층에 접속된 제2도전층; 및 상기 제2도전층을 커버하는 제3도전층;을 포함하며, 상기 제3도전층의 가장자리는 적어도 하나의 투명 도전성 물질층으로 커버된, 전자 기기를 개시한다.
일 실시예에서, 표시 패널은 상기 적어도 하나의 투명 도전성 물질층을 커버하며, 상기 제3도전층의 적어도 일부를 노출하는 제2콘택홀을 갖는 제2무기절연층; 및 상기 제2무기절연층 상에 배치되며, 상기 제2콘택홀을 통해 상기 제3도전층에 접속된 제4도전층;을 더 포함할 수 있다.
일 실시예에서, 상기 표시 패널은, 상기 제1표시영역에 배치된 복수의 제1표시요소; 상기 제2표시영역에 배치된 복수의 제2표시요소; 상기 복수의 제2표시요소와 각각 연결된 복수의 제2부화소회로를 각각 연결하는 복수의 연결배선;을 포함하며, 상기 복수의 제2부화소회로는 상기 제1표시영역과 상기 제2표시영역 사이 또는 상기 비표시영역에 배치될 수 있다.
일 실시예에서, 상기 복수의 연결배선은 제1연결배선, 및 상기 제1연결배선 상에 배치되는 제2연결배선을 포함할 수 있다.
일 실시예에서, 상기 적어도 하나의 투명 도전성 물질층은 상기 제1연결배선과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 적어도 하나의 투명 도전성 물질층은 제1투명 도전성 물질층, 및 상기 제1투명 도전성 물질층 상에 배치된 제2투명 도전성 물질층을 포함할 수 있다.
일 실시예에서, 상기 제1투명 도전성 물질층은 상기 제1연결배선과 동일한 물질을 포함하고, 상기 제2투명 도전성 물질층은 상기 제2연결배선과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 표시 패널은, 상기 표시영역 상에 배치되는 표시요소, 상기 기판과 상기 표시요소 사이에 배치되는 박막트랜지스터, 및 상기 표시요소와 상기 박막트랜지스터를 전기적으로 연결하는 연결전극을 더 포함하고, 상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부가 중첩된 게이트전극 및 상기 게이트전극 상에 배치되며 상기 반도체층과 전기적으로 연결된 전극층을 포함하고, 상기 제3도전층은 상기 연결전극과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 표시 패널은, 기 표시부 상에 배치되며, 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함하는 박막봉지층; 및 상기 박막봉지층 상에 배치된 터치센서층;을 더 포함하고, 상기 터치센서층은, 제1터치절연층; 상기 제1터치절연층 상에 배치된 제1터치전극층; 상기 제1터치전극층 상에 배치된 제2터치절연층; 및 상기 제2터치절연층 상에 배치된 제2터치전극층;을 포함하고, 상기 제4도전층은 상기 제2터치전극층과 동일한 물질을 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 패드영역에서 신뢰성이 향상된 표시 패널 및 이를 포함하는 전자 기기를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 나타낸 단면도들이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도들이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 패널에 배치된 발광다이오드 및 부화소회로를 개략적으로 나타낸 등가회로도들이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널 중 제1표시영역의 구조를 개략적으로 나타낸 단면도로서, 도 3a의 A-A'에 따른 단면을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 제2표시영역 및 제3표시영역을 개략적으로 나타낸 단면도로서, 도 3a의 B-B'에 따른 단면을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 패드영역을 개략적으로 나타낸 단면도로서, 도 3a의 C-C'에 따른 단면을 나타낸다.
도 8은 본 발명의 다른 실시예에 따른 표시 패널의 패드영역을 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1방향 또는 제2방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 전자 기기(1)는 표시영역(DA)과 표시영역(DA) 외측의 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)을 포함할 수 있다. 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)에는 부화소(PX)가 배치될 수 있으며, 비표시영역(NDA)에는 부화소(PX)가 배치되지 않을 수 있다. 전자 기기(1)는 표시영역(DA)에 배치된 부화소(PX)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다. 비표시영역(NDA)은 적어도 일측에 패드영역(PDA)을 포함할 수 있다.
비표시영역(NDA)은 제1표시영역(DA1)을 적어도 일부 둘러쌀 수 있다. 예컨대, 비표시영역(NDA)은 제1표시영역(DA1)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)에는 제1표시영역(DA1)에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 비표시영역(NDA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드영역(PDA)이 배치될 수 있다.
부화소(PX)는 표시요소가 빛을 방출하는 영역으로 정의될 수 있다. 복수의 부화소(PX)들은 각각 빛을 방출할 수 있으며, 예컨대 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 각 부화소(PX)는 예컨대, 적색 부화소, 녹색 부화소, 또는 청색 부화소일 수 있다. 일 실시예에서, 전자 기기(1)는 제1부화소(PX1), 제2부화소(PX2), 및 제3부화소(PX3)를 포함할 수 있다.
제1표시영역(DA1)은 제2표시영역(DA2) 및 제3표시영역(DA3)을 적어도 일부 둘러쌀 수 있다. 일 실시예에서, 제1표시영역(DA1)은 제2표시영역(DA2) 및 제3표시영역(DA3)을 일부만 둘러쌀 수 있다. 다른 실시예에서, 제1표시영역(DA1)은 제2표시영역(DA2) 및 제3표시영역(DA3)을 전체적으로 둘러쌀 수 있다. 제1표시영역(DA1)은 제1부화소(PX1)를 포함할 수 있다. 제1부화소(PX1)는 제1표시영역(DA1)에서 복수 개로 구비될 수 있다.
제3표시영역(DA3)은 제2표시영역(DA2)과 인접할 수 있다. 제3표시영역(DA3)은 제2표시영역(DA2)의 일측에 배치될 수 있다. 예를 들어, 제2표시영역(DA2) 및 제3표시영역(DA3)은 제1방향(예를 들어, x방향 또는 -x방향)으로 나란히 배치될 수 있다. 다른 예로, 제2표시영역(DA2) 및 제3표시영역(DA3)은 제2방향(예를 들어, y방향 또는 -y방향)으로 나란히 배치될 수 있다. 제3표시영역(DA3)은 생략될 수도 있다.
제2표시영역(DA2) 및 제3표시영역(DA3) 중 적어도 하나는 평면상(예를 들어, x-y 평면)에서 원형, 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 예컨대, 도 1은 제2표시영역(DA2) 및 제3표시영역(DA3)이 각각 사각형 형상인 것을 도시한다.
도 1은 전자 기기(1)의 상면에 대략 수직인 방향(예, z방향)에서 보았을 시 대략 사각형 형상을 갖는 제1표시영역(DA1)의 상측(+y방향)의 중앙에 제2표시영역(DA2) 및 제3표시영역(DA3)이 배치된 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 제2표시영역(DA2) 및 제3표시영역(DA3)은 예컨대, 제1표시영역(DA1)의 우상측에 배치되거나 좌상측에 배치될 수 있다.
제2표시영역(DA2) 및 제3표시영역(DA3) 중 적어도 하나는 광 또는/및 음향 등이 투과할 수 있는 투과영역(TA, 도 2)을 포함할 수 있다. 또한, 제2표시영역(DA2) 및 제3표시영역(DA3) 중 적어도 하나는 부화소(PX)가 배치되는 영역일 수 있다. 제2표시영역(DA2)에는 제2부화소(PX2)가 배치될 수 있다. 제2부화소(PX2)는 제2표시영역(DA2)에서 복수 개로 구비될 수 있다. 제3표시영역(DA3)에는 제3부화소(PX3)가 배치될 수 있다. 제3부화소(PX3)는 제3표시영역(DA3)에서 복수 개로 구비될 수 있다.
일 실시예에서, 제2표시영역(DA2) 및 제3표시영역(DA3) 중 적어도 하나의 영역에서 표시되는 이미지는 제1표시영역(DA1)에서 표시되는 이미지와 비교하여 해상도가 작을 수 있다. 예컨대, 제2표시영역(DA2)의 해상도는 제1표시영역(DA1)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대, 제1표시영역(DA1)의 해상도는 약 400ppi 이상이고, 제2표시영역(DA2)의 해상도는 약 200ppi 또는 약 100ppi 일 수 있다. 다른 실시예에서, 제2표시영역(DA2) 및 제3표시영역(DA3) 중 적어도 하나의 영역의 해상도는 제1표시영역(DA1)의 해상도와 같을 수 있다.
투과영역(TA, 도 2) 상에 부화소(PX)가 배치되지 않는 경우, 제2표시영역(DA2) 및 제3표시영역(DA3) 중 적어도 하나에서 단위 면적 당 배치될 수 있는 부화소(PX)의 수는 제1표시영역(DA1)에 단위 면적 당 배치되는 부화소(PX)의 수에 비해 적을 수 있다. 예컨대, 제2표시영역(DA2)에 단위 면적 당 배치될 수 있는 제2부화소(PX2)의 수는 제1표시영역(DA1)에 단위 면적 당 배치되는 제1부화소(PX1)의 수에 비해 적을 수 있다.
제2표시영역(DA2) 및 제3표시영역(DA3) 중 적어도 하나는 광 또는 음향에 대해 높은 투과율을 가질 수 있다. 예를 들어 제2표시영역(DA2) 및 제3표시영역(DA3) 중 적어도 하나의 투과율은 약 10% 이상, 보다 바람직하게 40% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
이하에서는 설명의 편의를 위하여 도 1의 전자 기기(1)가 스마트 폰인 경우에 대해 설명하지만, 본 발명의 전자 기기(1)는 이에 제한되지 않는다. 전자 기기(1)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품에 적용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 표시 화면에 적용될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 나타낸 단면도들이다.
도 2a 및 도 2b를 참조하면, 전자 기기(1)는 표시 패널(10) 및 표시 패널(10)의 배면(바닥면) 상에 배치되는 컴포넌트(20)을 포함할 수 있다. 표시 패널(10)은 기판(100), 표시부, 봉지 부재, 터치센서층(400), 광학기능층(OFL), 커버 윈도우(CW), 및 기판(100)의 배면에 배치된 패널 보호 부재(PB)를 포함할 수 있다. 표시부는 절연층(IL), 부화소회로(PC), 및 표시요소(ED)를 포함한다. 봉지 부재는 봉지층(300)일 수 있다.
표시 패널(10)은 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)을 포함할 수 있다. 다시 말하면, 기판(100) 및 기판(100) 상의 다층 막에 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)이 정의될 수 있다. 이하에서는, 기판(100)이 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)을 포함하는 것을 전제로 상세히 설명하기로 한다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
절연층(IL) 및 부화소회로(PC)는 기판(100) 상에 배치될 수 있다. 절연층(IL)은 표시 패널(10)의 구성요소들을 절연시킬 수 있다. 절연층(IL)은 유기물질 및 무기물질 중 적어도 하나를 포함할 수 있다.
부화소회로(PC)는 표시요소(ED)와 전기적으로 연결되어 표시요소(ED)를 구동할 수 있다. 부화소회로(PC)는 절연층(IL) 내에 배치될 수 있다. 일 실시예에서, 부화소회로(PC)는 제1부화소회로(PC1), 제2부화소회로(PC2), 및 제3부화소회로(PC3)를 포함할 수 있다. 제1부화소회로(PC1)는 제1표시영역(DA1)에 배치될 수 있다. 제2부화소회로(PC2) 및 제3부화소회로(PC3)는 제3표시영역(DA3)에 배치될 수 있다. 일 실시예에서, 제2표시영역(DA2)에는 부화소회로(PC)가 배치되지 않을 수 있다. 이 경우, 제2표시영역(DA2)에서 표시 패널(10)의 투과율(예를 들어, 광 투과율)은 제1표시영역(DA1) 및 제3표시영역(DA3)에서 표시 패널(10)의 투과율보다 상대적으로 높을 수 있다.
표시요소(ED)는 절연층(IL) 상에 배치될 수 있다. 일 실시예에서, 표시요소(ED)는 유기 발광층을 포함하는 유기 발광다이오드(organic light emitting diode)일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시요소(ED)는 무기물을 포함하는 발광다이오드이거나, 양자점을 포함하는 양자점 발광다이오드일 수 있다. 예컨대, 표시요소(ED)의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다. 이하에서는 표시요소(ED)가 유기 발광다이오드인 경우를 중심으로 상세히 설명하기로 한다.
표시 패널(10)은 복수의 표시요소(ED)들을 포함할 수 있다. 복수의 표시요소(ED)들은 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)에 배치될 수 있다. 일 실시예에서, 표시요소(ED)는 빛을 방출하여 부화소(PX)를 구현할 수 있다. 예를 들어, 제1표시영역(DA1)에 배치된 제1표시요소(ED1)들은 빛을 방출하여 제1부화소(PX1)를 구현할 수 있다. 제2표시영역(DA2)에 배치된 제2표시요소(ED2)들은 빛을 방출하여 제2부화소(PX2)들을 구현할 수 있다. 제3표시영역(DA3)에 배치된 제3표시요소(ED3)들은 빛을 방출하여 제3부화소(PX3)들을 구현할 수 있다.
일 실시예에서, 도 2a에 도시된 바와 같이, 제2표시요소(ED2)를 구동하는 제2부화소회로(PC2)는 제2표시영역(DA2)에 배치되지 않고, 제1표시영역(DA1)와 제2표시영역(DA2)의 사이의 제3표시영역(DA3)에 배치될 수 있다. 다른 실시예로서, 도 2b에 도시된 바와 같이, 제2표시요소(ED2)를 구동하는 제2부화소회로(PC2)는 제3표시영역(DA3)에 배치되지 않고, 비표시영역(NDA)에 배치될 수 있다. 즉, 제2부화소회로(PC2)는 제2표시요소(ED2)와 비중첩하도록 배치될 수 있다.
일 실시예에서, 도 2a에 도시된 바와 같이, 제3표시영역(DA3)에 배치된 제2부화소회로(PC2)와 제2표시영역(DA2)에 배치된 제2표시요소(ED2)는 연결배선(TWL)을 통해 전기적으로 연결될 수 있다. 이 경우, 연결배선(TWL)은 제3표시영역(DA3)으로부터 제2표시영역(DA2)으로 연장될 수 있다. 연결배선(TWL)은 제2표시영역(DA2) 및 제3표시영역(DA3)에 배치될 수 있다. 또한, 다른 실시예에서, 도 2b에 도시된 바와 같이, 비표시영역(NDA)에 배치된 제2부화소회로(PC2)와 제2표시영역(DA2)에 배치된 제2표시요소(ED2)는 연결배선(TWL)을 통해 전기적으로 연결될 수 있다. 연결배선(TWL)은 비표시영역(NDA)으로부터 제2표시영역(DA2)으로 연장될 수 있다. 연결배선(TWL)은 제2표시영역(DA2) 및 비표시영역(NDA)에 배치될 수 있다.
투과영역(TA)은 제2표시영역(DA2) 중 제2부화소(PX2)가 배치되지 않는 영역으로 정의 할 수 있다. 투과영역(TA)은 제2표시영역(DA2)에 대응하여 배치된 컴포넌트(20)로부터 방출되는 빛/신호 또는 컴포넌트(20)로 입사되는 빛/신호가 투과(transmission)되는 영역일 수 있다. 제2부화소회로(PC2)와 제2표시요소(ED2)를 연결하는 연결배선(TWL)은 투과영역(TA)에 배치될 수 있다. 연결배선(TWL)은 투과율이 높은 투명 전도성 물질로 구비될 수 있는 바, 투과영역(TA)에 연결배선(TWL)이 배치된다고 하더라도 투과영역(TA)의 투과율을 확보할 수 있다.
봉지 부재는 표시요소(ED)를 커버할 수 있다. 봉지 부재는 봉지층(300) 또는 밀봉 기판일 수 있다. 일 실시예로, 봉지 부재는 봉지층(300)으로, 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 예컨대, 봉지층(300)은 제1 및 제2무기봉지층(310, 330) 및 이들 사이의 유기봉지층(320)을 포함할 수 있다.
터치센서층(400)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표 정보를 획득할 수 있다. 터치센서층(400)은 터치전극 및 터치전극과 연결된 터치 배선들을 포함할 수 있다. 터치센서층(400)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치센서층(400)은 봉지층(300) 상에 형성될 수 있다. 또는, 터치센서층(400)은 터치기판 상에 별도로 형성된 후 광학 투명 접착제(OCA)와 같은 점착층을 통해 봉지층(300) 상에 결합될 수 있다. 일 실시예로서, 터치센서층(400)은 봉지층(300) 바로 위에 직접 형성될 수 있으며, 이 경우 점착층은 터치센서층(400)과 봉지층(300) 사이에 개재되지 않을 수 있다.
광학기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 표시 패널(10)을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 일 실시예에서, 광학기능층(OFL)은 편광 필름일 수 있다. 또는, 광학기능층(OFL)은 블랙매트릭스와 컬러필터들을 포함하는 필터 플레이트로 구비될 수 있다.
커버 윈도우(CW)는 표시 패널(10) 상에 배치될 수 있다. 커버 윈도우(CW)는 표시 패널(10)을 보호할 수 있다. 커버 윈도우(CW)는 유리, 사파이어, 및 플라스틱 중 적어도 하나를 포함할 수 있다. 커버 윈도우(CW)는 예를 들어, 초박형 강화 유리(Ultra-Thin Glass, UTG), 투명폴리이미드(Colorless Polyimide, CPI)일 수 있다.
패널 보호 부재(PB)는 기판(100)의 하부에 배치될 수 있다. 패널 보호 부재(PB)는 기판(100)을 지지하고 보호할 수 있다. 일 실시예에서, 패널 보호 부재(PB)에는 제2표시영역(DA2)과 중첩되는 개구(PB_OP)가 정의될 수 있다. 일부 실시예에서, 패널 보호 부재(PB)의 개구(PB_OP)는 제2표시영역(DA2) 및 제3표시영역(DA3)과 중첩될 수도 있다. 패널 보호 부재(PB)는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 또는 폴리이미드(polyimide)를 포함할 수 있다.
컴포넌트(20)는 표시 패널(10)의 하부에 배치될 수 있다. 일 실시예에서, 컴포넌트(20)는 표시 패널(10)을 사이에 두고 커버 윈도우(CW)와 반대편에 배치될 수 있다. 일 실시예에서, 컴포넌트(20)는 제2표시영역(DA2)과 중첩할 수 있다. 또는 다른 실시예에서, 컴포넌트(20)는 제2표시영역(DA2) 및 제3표시영역(DA3)과 중첩할 수 있다.
컴포넌트(20)는 적외선 또는 가시광선 등을 이용하는 카메라로서, 촬상소자를 구비할 수 있다. 또는, 컴포넌트(20)는 태양전지, 플래시(flash), 조도 센서, 근접 센서, 홍채 센서일 수 있다. 또는 컴포넌트(20)는 음향을 수신하는 기능을 가질 수도 있다. 이러한 컴포넌트(20)의 기능이 제한되는 것을 최소화하기 위해 하부에 컴포넌트(20)가 배치되는 제2표시영역(DA2)에는 제2부화소회로(PC2)가 배치되지 않을 수 있다. 즉, 제2표시영역(DA2)에 배치된 제2표시요소(ED2)를 구동하는 제2부화소회로(PC2)는 제2표시영역(DA2)에 배치되지 않고, 제3표시영역(DA3)에 배치될 수 있다. 따라서, 제2표시영역(DA2)에서 표시 패널(10)의 투과율(예컨대, 광 투과율)은 제3표시영역(DA3)에서 표시 패널(10)의 투과율(예컨대, 광 투과율)보다 높을 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도들이다.
도 3a를 참조하면, 표시 패널(10)의 기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)을 포함할 수 있다.
표시 패널(10)은 표시영역(DA), 예컨대 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)에 배치된 복수의 부화소(PX)들을 포함할 수 있다. 각 부화소(PX)의 발광다이오드는 예컨대, 적색, 녹색, 청색, 또는 백색의 빛을 방출할 수 있다.
표시영역(DA) 상의 부화소(PX)들을 구동하는 부화소회로(PC)들은 각각 표시요소의 온/오프 및 휘도 등을 제어하기 위한 신호선 또는 전압선에 연결될 수 있다. 예컨대, 도 3a 및 도 3b는 신호선으로서 제1방향(예, x방향)으로 연장된 스캔선(SL) 및 제2방향(예, y방향)으로 연장된 데이터선(DL)을 도시하며, 전압선으로서 구동전압선(PL)을 도시한다.
제1표시영역(DA1)에는 제1부화소(PX1, 도 2a)에 해당하는 제1표시요소(ED1)가 배치될 수 있다. 제1표시요소(ED1)에 연결되는 제1부화소회로(PC1)는 제1표시영역(DA1)에 배치되며, 제1표시요소(ED1)와 중첩하여 배치될 수 있다.
제2표시영역(DA2)에는 제2부화소(PX2, 도 2a)에 해당하는 제2표시요소(ED2)가 배치될 수 있다. 도 3a를 참조하면, 제2표시요소(ED2)는 제2표시영역(DA2)에 배치되고, 제2부화소회로(PC2)는 제3표시영역(DA3)에 배치될 수 있다. 제2표시요소(ED2)는 연결배선(TWL)을 통해 제2부화소회로(PC2)에 연결될 수 있다. 다른 실시예에서, 제2표시요소(ED2)는 제2표시영역(DA2)에 배치되고, 제2부화소회로(PC2)는 비표시영역(NDA)에 배치될 수 있다.
제3표시영역(DA3)에는 제3부화소(PX3, 도 2a)에 해당하는 제3표시요소(ED3)가 배치될 수 있다. 제3표시요소(ED3)에 연결되는 제3부화소회로(PC3)는 제3표시영역(DA3)에 배치될 수 있다.
제1 내지 제3부화소회로(PC1, PC2, PC3) 각각은 비표시영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 비표시영역(NDA)에는 제1스캔 구동회로(120), 제2스캔 구동회로(130), 발광제어 구동회로(140), 제1전원공급배선(160) 및 제2전원공급배선(170)이 배치될 수 있다.
제1스캔 구동회로(120) 및 제2스캔 구동회로(130)는 스캔선(SL)을 통해 각 부화소(PX)에 스캔 신호를 제공할 수 있다. 제2스캔 구동회로(130)는 표시영역(DA)을 사이에 두고 제1스캔 구동회로(120)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 부화소(PX)들 중 일부는 제1스캔 구동회로(120)와 전기적으로 연결될 수 있고, 나머지는 제2스캔 구동회로(130)에 연결될 수 있다. 다른 실시예로, 제2스캔 구동회로(130)는 생략될 수 있다.
표시영역(DA)의 일측에는 발광제어 구동회로(140)가 위치할 수 있다. 발광제어 구동회로(140)는 발광제어선(EL)을 통해 각 부화소(PX)에 발광 제어 신호를 제공할 수 있다.
패드부(PD)는 기판(100)의 일 측에 배치될 수 있다. 패드부(PD)는 복수의 패드(P)들을 포함할 수 있다. 복수의 패드(P)들은 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 패드부(PCB-P)는 표시 패널(10)의 패드부(PD)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 리지드 회로기판 또는 플렉서블 회로기판일 수 있다. 인쇄회로기판(PCB)은 표시 패널(10)에 직접 결합되거나, 또 다른 회로기판을 통해 표시 패널(10)에 연결될 수 있다.
일 실시예로, 인쇄회로기판(PCB)에는 표시 패널(10)의 동작을 제어하는 데이터 구동회로(150)가 배치될 수 있다. 또한, 인쇄회로기판(PCB)에는 터치센서층(400)을 제어하는 입력감지회로(IS-C)가 배치될 수 있다. 도 3a의 실시예에서 데이터 구동회로(150)와 입력감지회로(IS-C)는 하나의 집적 칩의 형태로 인쇄회로기판(PCB)에 실장될 수 있다. 인쇄회로기판(PCB)은 표시 패널(10)과 전기적으로 연결되는 회로기판 패드부(PCB-P)를 포함할 수 있다. 도시되지 않았으나, 인쇄회로기판(PCB)은 회로기판 패드부(PCB-P)와 데이터 구동회로(150) 및/또는 입력감지회로(IS-C)를 연결하는 신호선들을 더 포함할 수 있다.
제1전원공급배선(160)은 표시영역(DA)을 사이에 두고 제1방향(예, x방향)을 따라 나란하게 연장된 제1서브배선(162) 및 제2서브배선(163)을 포함할 수 있으며, 제2방향(예, y방향)을 따라 연장된 전원전달선(161)을 통해 제1전원전압(예, ELVDD)을 공급할 수 있다. 제1전원전압은 제1전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 부화소(PX)의 부화소회로(PC)에 제공될 수 있다. 비표시영역(NDA) 상에는 표시영역(DA)을 부분적으로 둘러싸는 제2전원공급배선(170)이 배치될 수 있다. 예컨대, 제2전원공급배선(170)은 패드부(PD) 측으로 개방된 루프 형상을 가질 수 있다. 제2전원공급배선(170)에는 제2전원전압(예, ELVSS)가 전달되고, 제2전원전압은 제2전원공급배선(170)과 연결된 각 부화소(PX)의 대향전극에 제공될 수 있다.
패드부(PD)는 비표시영역(NDA)의 패드영역(PDA, 도 1)에 배치될 수 있다. 패드부(PD)는 소정 간격으로 이격되어 연속적으로 배치된 패드들(P1, P2)을 포함할 수 있다. 패드부(PD)는 제1서브패드부(SPD1)를 포함할 수 있다. 제1서브패드부(SPD1)는 부화소회로(PC)에 전기적 신호를 전달하는 복수의 제1패드(P1)들을 포함할 수 있다. 복수의 제1패드(P1)들은 데이터선(DL)이 비표시영역(NDA) 상으로 연장된 신호전달선(151)의 말단에 연결될 수 있다. 복수의 제1패드(P1)들 중 일부는 구동회로들(120,130, 140)에 연결된 신호전달선들(121, 131, 141) 및 제1전원공급배선(160)에 연결된 전원전달선(161)의 말단에 연결될 수 있다.
패드부(PD)는 제1서브패드부(SPD1)를 사이에 두고 양측에 배치된 제2서브패드부(SPD2)를 더 포함할 수 있다. 제2서브패드부(SPD2)는 터치센서층(400)에 전기적 신호를 전달하는 복수의 제2패드(P2)들을 포함할 수 있다. 복수의 제2패드(P2)들은 일 실시예로, 터치센서층(400)이 봉지층(300) 상에 직접 구비되는 경우에 선택적으로 구비되고, 터치센서층이 별도의 패널 형태로 구비되어 봉지층(300) 상에 부착되는 경우에는 생략될 수도 있다. 복수의 제2패드(P2)들은 플로팅 전극으로 구비될 수 있으며, 부화소(PX)에 연결된 신호선들과 전기적으로 절연될 수 있다. 복수의 제2패드(P2)들은 터치센서층(400)에 포함된 패드부와 중첩할 수 있다.
한편, 도 3b의 표시 패널(10')은 전술한 도 3a의 표시 패널(10)와 대부분 동일하나, 데이터 구동회로(150)가 인쇄회로기판(PCB)이 아닌 표시 패널(10')의 기판(100) 상에 직접 배치된다는 점에서 차이가 있다. 전술한 것과 같이 데이터 구동회로(150)는 칩 형태로서, 도 3b에서는 데이터 구동회로(150)가 실장될 부분에 제1 칩 패드(150-PD1)들 및 제2 칩 패드(150-PD2)들이 구비될 수 있다. 제1칩 패드(150-PD1)들은 각각 데이터선(DL)에 연결되고, 제2칩 패드(150-PD2)들은 신호전달선들(151)을 통해 복수의 제1패드(P1)들에 연결될 수 있다. 데이터 구동회로(150)는 제1칩 패드들(TC-PD1)과 제2칩 패드들(TC-PD2)에 연결될 수 있다. 결과적으로 데이터선(DL)은 제어회로칩으로 구비된 데이터 구동회로(150)를 거쳐 패드부(DP)에 전기적으로 연결될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 장치의 발광다이오드 및 이에 전기적으로 연결된 부화소회로를 개략적으로 나타낸 등가회로도들이다.
도 4a 및 도 4b에 도시된 부화소회로(PC)는 도 3a 및 도 3b에서 전술한 제1부화소회로(PC1), 제2부화소회로(PC2) 및 제3부화소회로(PC3) 각각에 해당할 수 있다.
도 4a 및 도 4b에 도시된 유기발광다이오드(OLED)는 도 3a 및 도 3b에서 전술한 제1표시요소(ED1), 제2표시요소(ED2) 및 제3표시요소(ED3) 각각에 해당할 수 있다.
부화소회로(PC)는 복수의 박막트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 일 실시예에서, 복수의 박막트랜지스터들(T1 내지 T7)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
유기발광다이오드(OLED)는 부화소전극 및 대향전극을 포함할 수 있으며, 유기발광다이오드(OLED)의 부화소전극은 발광제어 트랜지스터(T6)를 매개로 구동 트랜지스터(T1)에 연결되어 구동 전류를 제공받을 수 있고, 대향전극은 공통전압(ELVSS)을 제공받을 수 있다. 유기발광다이오드(OLED)는 구동 전류에 상응하는 휘도의 광을 생성할 수 있다.
일 실시예에서, 복수의 박막트랜지스터들(T1 내지 T7) 모두 PMOS 트랜지스터일 수 있다. 복수의 박막트랜지스터들(T1 내지 T7)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다.
신호선은 제1스캔선(SL1), 이전 스캔선(SLp), 이후 스캔선(SLn), 발광제어선(EL), 및 데이터선(DL)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1스캔선(SL1)은 제1스캔신호(Sn)를 전달할 수 있다. 이전 스캔선(SLp)은 제1초기화 트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달할 수 있다. 이후 스캔선(SLn)은 제2초기화 트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달할 수 있다. 발광제어선(EL)은 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)에 발광제어신호(EM)를 전달할 수 있다. 데이터선(DL)은 데이터신호(DATA)를 전달할 수 있다.
구동전압선(PL)은 구동 트랜지스터(T1)에 구동전압(ELVDD)을 전달할 수 있으며, 초기화전압선(VIL)은 구동 트랜지스터(T1) 및 유기발광다이오드(OLED)를 초기화하는 초기화전압(VINT)를 부화소(PX)에 전달할 수 있다. 구체적으로, 제1초기화전압선(VIL1)은 제1초기화 트랜지스터(T4)에 초기화전압(VINT)을 전달할 수 있으며, 제2초기화전압선(VIL2)은 제2초기화 트랜지스터(T7)에 초기화전압(VINT)을 전달할 수 있다.
구동 트랜지스터(T1)의 구동 게이트전극은 커패시터(Cst)와 연결되어 있고, 구동 트랜지스터(T1)의 소스영역과 드레인영역 중 어느 하나는 제1노드(N1)를 통해 동작제어 트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 트랜지스터(T1)의 소스영역과 드레인영역 중 다른 하나는 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 부화소전극과 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류(Ioled)를 공급할 수 있다.
스위칭 트랜지스터(T2)의 스위칭 게이트전극은 제1스캔신호(Sn)를 전달하는 제1스캔선(SL1)에 연결되어 있고, 스위칭 트랜지스터(T2)의 소스영역과 드레인영역 중 하나는 데이터선(DL)에 연결되어 있으며, 스위칭 트랜지스터(T2)의 소스영역과 드레인영역 중 다른 하나는 제1노드(N1)를 통해 구동 트랜지스터(T1)에 연결되면서 동작제어 트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결될 수 있다. 스위칭 트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1노드(N1)를 통해 구동 트랜지스터(T1)로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)의 보상 게이트전극은 제1스캔선(SL1)에 연결될 수 있다. 보상 트랜지스터(T3)의 소스영역과 드레인영역 중 하나는 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 부화소전극에 연결될 수 있다. 보상 트랜지스터(T3)의 소스영역과 드레인영역 중 다른 하나는 커패시터(Cst) 및 구동 트랜지스터(T1)의 구동 게이트전극에 연결될 수 있다. 보상 트랜지스터(T3)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 구동 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1초기화 트랜지스터(T4)의 제1초기화 게이트전극은 이전 스캔선(SLp)에 연결될 수 있다. 제1초기화 트랜지스터(T4)의 소스영역과 드레인영역 중 하나는 제1초기화전압선(VIL1)에 연결될 수 있다. 제1초기화 트랜지스터(T4)의 소스영역과 드레인영역 중 다른 하나는 커패시터(Cst)의 제1커패시터전극(CE1)과 구동 트랜지스터(T1)의 구동 게이트전극에 연결될 수 있다. 제1초기화 트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(VINT)을 구동 트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 트랜지스터(T5)의 동작제어 게이트전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 트랜지스터(T5)의 소스영역과 드레인영역 중 하나는 구동전압선(PL)과 연결되어 있고 다른 하나는 제1노드(N1)를 통해 구동 트랜지스터(T1) 및 스위칭 트랜지스터(T2)에 연결될 수 있다.
발광제어 트랜지스터(T6)의 발광제어 게이트전극은 발광제어선(EL)에 연결되어 있고, 발광제어 트랜지스터(T6)의 소스영역과 드레인영역 중 하나는 구동 트랜지스터(T1) 및 보상 트랜지스터(T3)에 연결되어 있으며, 발광제어 트랜지스터(T6)의 소스영역과 드레인영역 중 다른 하나는 유기발광다이오드(OLED)의 부화소전극에 전기적으로 연결될 수 있다.
동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(Ioled)가 흐르도록 할 수 있다.
제2초기화 트랜지스터(T7)의 제2초기화 게이트전극은 이후 스캔선(SLn)에 연결되어 있고, 제2초기화 트랜지스터(T7)의 소스영역과 드레인영역 중 하나는 유기발광다이오드(OLED)의 부화소전극에 연결되어 있으며, 제2초기화 트랜지스터(T7)의 소스영역과 드레인영역 중 다른 하나는 제2초기화전압선(VIL2)에 연결되어, 초기화전압(VINT)을 제공받을 수 있다. 제2초기화 트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 부화소전극을 초기화시킬 수 있다. 이후 스캔선(SLn)은 제1스캔선(SL1)과 동일할 수 있다. 이 경우 해당 스캔선은 동일한 전기적 신호를 시간차를 두고 전달하여, 제1스캔선(SL1)으로 기능하기도 하고 이후 스캔선(SLn)으로 기능할 수도 있다. 일부 실시예에서, 제2초기화 트랜지스터(T7)는 생략될 수 있다.
커패시터(Cst)는 구동전압선(PL) 및 구동 트랜지스터(T1)의 구동 게이트전극에 연결되어, 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 구동 트랜지스터(T1)의 구동 게이트전극에 인가되는 전압을 유지할 수 있다.
일 실시예에 따른 부화소회로(PC) 및 표시요소인 유기발광다이오드(OLED)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화전압선(VIL1)으로부터 공급되는 초기화전압(VINT)에 의해 구동 트랜지스터(T1)가 초기화될 수 있다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1)을 통해 제1스캔신호(Sn)가 공급되면, 제1스캔신호(Sn)에 대응하여 스위칭 트랜지스터(T2) 및 보상 트랜지스터(T3)가 턴-온될 수 있다. 이때, 구동 트랜지스터(T1)는 턴-온된 보상 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 될 수 있다. 그러면, 데이터선(DL)으로부터 공급된 데이터신호(DATA)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(DATA+Vth, Vth는 (-)의 값)이 구동 트랜지스터(T1)의 구동 게이트전극에 인가될 수 있다. 커패시터(Cst)의 양단에는 구동전압(ELVDD)과 보상 전압(DATA+Vth)이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(EM)에 의해 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)가 턴-온될 수 있다. 구동 트랜지스터(T1)의 구동 게이트전극의 전압과 구동전압(ELVDD) 간의 전압차에 따르는 구동 전류가 발생하고, 발광제어 트랜지스터(T6)를 통해 구동전류(Ioled)가 유기발광다이오드(OLED)에 공급될 수 있다.
도 4b를 참조하면, 부화소(PX)의 부화소회로(PC)는 복수의 박막트랜지스터들(T1-T7), 제1커패시터(Cst), 제2커패시터(Cbt), 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다.
복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET) 트랜지스터이고 나머지는 PMOS(p-channel MOSFET) 트랜지스터일 수 있다. 예컨대, 도 4b에 도시된 바와 같이, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 NMOS 트랜지스터이고, 나머지는 PMOS 트랜지스터일 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4) 및 제2초기화 트랜지스터(T7)는 NMOS 트랜지스터이고, 나머지는 PMOS 트랜지스터일 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS 트랜지스터일 수 있다. 복수의 박막트랜지스터들(T1 내지 T7)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다. 필요에 따라, NMOS인 트랜지스터는 산화물 반도체를 포함할 수 있다.
신호선은 제1스캔신호(Sn')를 전달하는 제1스캔선(SL1), 제2스캔신호(Sn")를 전달하는 제2스캔선(SL2), 제1초기화 트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp), 동작제어 트랜지스터(T5)와 발광제어 트랜지스터(T6)에 발광제어신호(EM)를 전달하는 발광제어선(EL), 제2초기화 트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn), 및 데이터신호(DATA)를 전달하는 데이터선(DL)을 포함할 수 있다.
구동 트랜지스터(T1)는 동작제어 트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결되고, 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류(Ioled)를 공급할 수 있다.
스위칭 트랜지스터(T2)는 제1스캔선(SL1) 및 데이터선(DL)에 연결되며, 동작제어 트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결될 수 있다. 스위칭 트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn')에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1노드(N1)로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)는 제2스캔선(SL2)에 연결되며, 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결된다. 보상 트랜지스터(T3)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(Sn")에 따라 턴온되어 구동 트랜지스터(T1)를 다이오드 연결시킴으로써 구동 트랜지스터(T1)의 문턱전압을 보상할 수 있다.
제1초기화 트랜지스터(T4)는 이전 스캔선(SLp) 및 제1초기화전압선(VIL1)에 연결되며, 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴온되어 제1초기화전압선(VIL1)으로부터의 초기화전압(VINT)을 구동 트랜지스터(T1)의 게이트전극에 전달하여 구동 트랜지스터(T1)의 게이트전극의 전압을 초기화시킨다.
동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광제어선(EL)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 구동전압선(PL)으로부터 유기발광다이오드(OLED)의 방향으로 구동전류(IOLED)가 흐를 수 있도록 전류 경로를 형성할 수 있다.
제2초기화 트랜지스터(T7)는 이후 스캔선(SLn) 및 제2초기화전압선(VIL2)에 연결되며, 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴온되어 제2초기화전압선(VIL2)으로부터의 초기화전압(VINT)을 유기발광다이오드(OLED)로 전달하여 유기발광다이오드(OLED)를 초기화시킨다. 제2초기화 트랜지스터(T7)는 생략될 수 있다.
제1커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함한다. 제1커패시터전극(CE1)은 구동 트랜지스터(T1)의 게이트전극에 연결되고, 제2커패시터전극(CE2)은 구동전압선(PL)에 연결될 수 있다. 제1커패시터(Cst)는 구동전압선(PL) 및 구동 트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 구동 트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
제2커패시터(Cbt)는 제3커패시터전극(CE3) 및 제4커패시터전극(CE4)을 포함한다. 제3커패시터전극(CE3)은 제1스캔선(SL1) 및 스위칭 트랜지스터(T2)의 게이트전극에 연결될 수 있다. 제4커패시터전극(CE4)은 구동 트랜지스터(T1)의 게이트전극 및 제1커패시터(Cst)의 제1커패시터전극(CE1)에 연결될 수 있다. 제2커패시터(Cbt)는 부스팅 커패시터로서, 제1스캔선(SL1)의 제1스캔신호(Sn)가 스위칭 트랜지스터(T2)를 턴-오프시키는 전압인 경우, 제2노드(N2)의 전압을 상승시켜 블랙 계조를 선명하게 표현할 수 있다.
일 실시예에서, 복수의 트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 비정질 실리콘 또는 다결정 실리콘을 포함하는 반도체층을 포함할 수 있다.
구체적으로, 표시 패널(10)의 밝기에 직접적으로 영향을 미치는 제1박막트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않을 수 있다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능할 수 있다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 트랜지스터(T1)의 게이트전극에 연결되는 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 구동 트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
부화소회로(PC)는 도 4a 및 도 4b를 참조하여 설명한 박막트랜지스터와 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
도 5는 본 발명의 일 실시예에 따른 표시 패널 중 제1표시영역의 구조를 개략적으로 나타낸 단면도로서, 도 3a의 A-A'에 따른 단면을 나타낸다.
도 5를 참조하면, 표시 패널(10)은 기판(100), 표시부, 봉지층(300), 및 터치센서층(400)을 포함할 수 있다. 표시부는 절연층(IL), 및 제1부화소회로(PC1), 제1표시요소(ED1) 및 뱅크층(215)을 포함할 수 있다.
기판(100)은 글라스이거나 폴리에테르술폰, 폴리아릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리이미드, 폴리카보네이트, 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트 등과 같은 고분자 수지를 포함할 수 있다. 일 실시예에서, 기판(100)은 전술한 고분자 수지를 포함하는 베이스층 및 배리어층(미도시)을 포함하는 다층 구조일 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블, 벤더블 특성을 가질 수 있다.
절연층(IL)은 기판(100) 상에 배치될 수 있다. 절연층(IL)은 무기절연층(IIL) 및 유기절연층(OIL)을 포함할 수 있다. 일 실시예에서, 무기절연층(IIL)은 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(115), 제3게이트절연층(117), 및 제2층간절연층(119)을 포함할 수 있다.
제1부화소회로(PC1)는 제1표시영역(DA1)에 배치될 수 있다. 제1부화소회로(PC1)는 앞서 도 4a 및 도 4b에서 설명한 바와 같이 복수의 트랜지스터들 및 스토리지 커패시터를 포함할 수 있다. 이와 관련하여, 도 5는 제1박막트랜지스터(TFT1), 제2박막트랜지스터(TFT2) 및 스토리지 커패시터(Cst)를 도시한다. 제1박막트랜지스터(TFT1)는 제1반도체층(Act1), 제1게이트전극(GE1), 제1소스전극(SE1), 및 제1드레인전극(DE1)을 포함할 수 있다. 제2박막트랜지스터(TFT2)는 제2반도체층(Act2), 제2게이트전극(GE2), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함할 수 있다.
버퍼층(111)은 기판(100) 상에 배치될 수 있다. 버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단시킬 수 있다. 버퍼층(111)은 실리콘산화물, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기물을 포함할 수 있고, 전술한 물질을 포함하는 단층 또는 다층일 수 있다.
제1반도체층(Act1)은 실리콘 반도체를 포함할 수 있다. 제1반도체층(Act1)은 폴리 실리콘을 포함할 수 있다. 또는, 제1반도체층(Act1)은 비정질(amorphous) 실리콘을 포함할 수 있다. 일부 실시예에서, 제1반도체층(Act1)은 산화물 반도체를 포함하거나, 유기 반도체 등을 포함할 수 있다. 제1반도체층(Act1)은 채널영역(C1) 및 채널영역(C1)의 양측에 각각 배치된 드레인영역(D1) 및 소스영역(S1)을 포함할 수 있다. 제1게이트전극(GE1)은 채널영역(C1)과 중첩할 수 있다.
제1게이트전극(GE1)은 제1반도체층(Act1)과 중첩할 수 있다. 제1게이트전극(GE1)은 저저항 금속 물질을 포함할 수 있다. 제1게이트전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1반도체층(Act1)과 제1게이트전극(GE1) 사이에는 제1게이트절연층(112)이 배치될 수 있다. 따라서, 제1반도체층(Act1)은 제1게이트전극(GE1)과 절연될 수 있다. 제1게이트절연층(112)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 및/또는 징크산화물 등과 같은 무기 절연물을 포함할 수 있다.
제2게이트절연층(113)은 제1게이트전극(GE1)을 덮을 수 있다. 제2게이트절연층(113)은 제1게이트전극(GE1) 상에 배치될 수 있다. 제2게이트절연층(113)은 제1게이트절연층(112)과 유사하게 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 및/또는 징크산화물 등과 같은 무기 절연물을 포함할 수 있다.
제2커패시터전극(CE2)은 제2게이트절연층(113) 상에 배치될 수 있다. 제2커패시터전극(CE2)은 그 아래의 제1게이트전극(GE1)과 중첩할 수 있다. 이러한 경우, 제2커패시터전극(CE2) 및 제1게이트전극(GE1)은 제2게이트절연층(113)을 사이에 두고 중첩하여 스토리지 커패시터(Cst)를 형성할 수 있다. 즉, 제1박막트랜지스터(TFT1)의 제1게이트전극(GE1)은 스토리지 커패시터(Cst)의 제1커패시터전극(CE1)으로 기능할 수 있다.
이와 같이, 스토리지 커패시터(Cst)와 제1박막트랜지스터(TFT1)가 중첩되어 형성될 수 있다. 일부 실시예에서, 스토리지 커패시터(Cst)는 제1박막트랜지스터(TFT1)와 중첩되지 않도록 형성될 수도 있다.
제2커패시터전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단층 또는 다층일 수 있다.
제1층간절연층(115)은 제2커패시터전극(CE2)을 덮을 수 있다. 일 실시예에서, 제1층간절연층(115)은 제1게이트전극(GE1)을 덮을 수 있다. 제1층간절연층(115)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 징크산화물 등을 포함할 수 있다. 제1층간절연층(115)은 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
제2반도체층(Act2)은 제1층간절연층(115) 상에 배치될 수 있다. 일 실시예에서, 제2반도체층(Act2)은 채널영역(C2) 및 채널영역(C2) 양측에 배치된 소스영역(S2) 및 드레인영역(D2)을 포함할 수 있다. 제2반도체층(Act2)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2반도체층(Act2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 또는, 제2반도체층(Act2)은 징크산화물(ZnO)에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체로 구비될 수 있다.
제2반도체층(Act2)의 소스영역(S2) 및 드레인영역(D2)은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 제2반도체층(Act2)의 소스영역(S2) 및 드레인영역(D2)은 산화물 반도체에 수소 계열 가스, 불소 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
제3게이트절연층(117)은 제2반도체층(Act2)을 덮을 수 있다. 제3게이트절연층(117)은 제2반도체층(Act2) 및 제2게이트전극(GE2) 사이에 배치될 수 있다. 일 실시예에서, 제3게이트절연층(117)은 기판(100) 상에 전체적으로 배치될 수 있다. 다른 실시예에서, 제3게이트절연층(117)은 제2게이트전극(GE2)의 형상에 따라 패터닝될 수 있다. 제3게이트절연층(117)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 징크산화물 등을 포함할 수 있다. 제3게이트절연층(117)은 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
제2게이트전극(GE2)은 제3게이트절연층(117) 상에 배치될 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)과 중첩할 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)의 채널영역(C2)과 중첩할 수 있다. 제2게이트전극(GE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제2층간절연층(119)은 제2게이트전극(GE2)을 덮을 수 있다. 제2층간절연층(119)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 징크산화물 등을 포함할 수 있다. 제2층간절연층(119)은 전술한 무기 절연물을 포함하는 단일 층 또는 다층일 수 있다.
제1소스전극(SE1) 및 제1드레인전극(DE1)은 제2층간절연층(119) 상에 배치될 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1)은 제1반도체층(Act1)과 연결될 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1)은 절연층들의 컨택홀들을 통해 제1반도체층(Act1)과 연결될 수 있다.
제2소스전극(SE2) 및 제2드레인전극(DE2)은 제2층간절연층(119) 상에 배치될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 제2반도체층(Act2)과 전기적으로 연결될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 절연층들의 컨택홀들을 통해 제2반도체층(Act2)과 전기적으로 연결될 수 있다.
제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 전도성이 좋은 재료를 포함할 수 있다. 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
실리콘 반도체를 포함하는 제1반도체층(Act1)을 구비한 제1박막트랜지스터(TFT1)는 높은 신뢰성을 가질 수 있다. 예컨대, 제1박막트랜지스터(TFT1)는 구동 트랜지스터(T1, 도 4b)일 수 있다. 이 경우, 고품질의 표시 패널(10)이 구현될 수 있다.
산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않을 수 있다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 트랜지스터 이외의 다른 트랜지스터 중 적어도 하나에 산화물 반도체를 채용하여 누설 전류를 방지하는 동시에 소비전력을 줄일 수 있다. 예컨대, 제2박막트랜지스터(TFT2)는 보상 트랜지스터(T3, 도 4b)일 수 있다.
하부게이트전극(BGE)은 제2반도체층(Act2) 하부에 배치될 수 있다. 일 실시예에서, 하부게이트전극(BGE)은 제2게이트절연층(113) 및 제1층간절연층(115) 사이에 배치될 수 있다. 일 실시예에서, 하부게이트전극(BGE)은 게이트 신호를 전달받을 수 있다. 이러한 경우, 제2박막트랜지스터(TFT2)는 제2반도체층(Act2)의 상부 및 하부에 게이트전극들이 배치되는 이중 게이트 전극 구조를 구비할 수 있다.
일 실시예에서, 서브배선(SWL)은 제3게이트절연층(117) 및 제2층간절연층(119) 사이에 배치될 수 있다. 일 실시예에서, 서브배선(SWL)은 제1층간절연층(115) 및 제3게이트절연층(117)에 구비된 컨택홀을 통해 하부게이트전극(BGE)과 전기적으로 연결될 수 있다.
일 실시예에서, 기판(100) 및 제1표시영역(DA1)과 중첩하는 제1부화소회로(PC1) 사이에는 배면금속층(BML)이 배치될 수 있다. 일 실시예에서, 배면금속층(BML)은 제1박막트랜지스터(TFT1)와 중첩될 수 있다. 배면금속층(BML)에는 정전압이 인가될 수 있다. 배면금속층(BML)이 제1박막트랜지스터(TFT1)의 하부에 배치됨에 따라 제1박막트랜지스터(TFT1)는 주변 간섭 신호들의 영향을 적게 받아 신뢰성이 향상될 수 있다.
유기절연층(OIL)은 무기절연층(IIL) 상에 배치될 수 있다. 유기절연층(OIL)은 제1유기절연층(OIL1), 제2유기절연층(OIL2), 제3유기절연층(OIL3), 및 제4유기절연층(OIL4)을 포함할 수 있다. 다만 본 발명은 이에 한정되는 것은 아니다. 유기절연층(OIL)은 제1유기절연층(OIL1) 및 제2유기절연층(OIL2)을 포함하거나, 제1유기절연층(OIL1), 제2유기절연층(OIL2), 및 제3유기절연층(OIL3)을 포함할 수도 있다. 즉, 유기절연층(OIL)이 4개의 층으로 구비되는 것이 아닌, 2개 또는 3개의 층으로 구비될 수도 있다.
제1유기절연층(OIL1)은 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 덮으며 배치될 수 있다. 제1유기절연층(OIL1)은 유기물질을 포함할 수 있다. 예를 들어, 제1유기절연층(OIL1)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
제1연결전극(CM1), 데이터선(DL), 및 구동전압선(PL)은 제1유기절연층(OIL1) 상에 배치될 수 있다. 제1연결전극(CM1)은 제1유기절연층(OIL1)의 컨택홀을 통해 각각 제1드레인전극(DE1) 또는 제1소스전극(SE1)과 연결될 수 있다.
제1연결전극(CM1), 데이터선(DL), 및 구동전압선(PL)은 전도성이 좋은 재료를 포함할 수 있다. 제1연결전극(CM1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 예컨대, 제1연결전극(CM1), 데이터선(DL) 및 구동전압선(PL)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
도 5는 데이터선(DL) 및 구동전압선(PL)이 동일한 층(예컨대, 제1유기절연층, OIL1) 상에 배치된 것을 도시하나, 다른 실시예로서, 데이터선(DL) 및 구동전압선(PL)은 서로 다른 층 상에 배치될 수 있다.
제2유기절연층(OIL2)은 제1연결전극(CM1), 데이터선(DL) 및 구동전압선(PL)을 덮으며 배치될 수 있다. 제2유기절연층(OIL2)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane)과 같은 유기 절연물을 포함할 수 있다.
제2연결전극(CM2)은 제2유기절연층(OIL2) 상에 배치될 수 있다. 이때, 제2연결전극(CM2)은 제2유기절연층(OIL2) 상에 정의된 콘택홀을 통해 제1연결전극(CM1)과 전기적으로 연결될 수 있다.
제2연결전극(CM2)은 전도성이 좋은 재료를 포함할 수 있다. 제2연결전극(CM2)은 예컨대, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있다. 또는, 제2연결전극(CM2)은 투명 도전성 물질, 예컨대 투명 도전성 산화물(Transparent Conducting Oxide, TCO)를 포함할 수 있다. 제2연결전극(CM2)은 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 제2연결전극(CM2)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제3유기절연층(OIL3)은 제2연결전극(CM2)을 덮으며 배치될 수 있다. 제3유기절연층(OIL3)은 유기물질을 포함할 수 있다. 일 실시예에서, 제3유기절연층(OIL3)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane)과 같은 유기 절연물을 포함할 수 있다.
제3연결전극(CM3)은 제3유기절연층(OIL3) 상에 배치될 수 있다. 이때, 제3연결전극(CM3)은 제3유기절연층(OIL3)에 정의된 콘택홀을 통해 제2연결전극(CM2)과 전기적으로 연결될 수 있다.
제3연결전극(CM3)은 전도성이 좋은 재료를 포함할 수 있다. 제3연결전극(CM3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있다. 또는, 제3연결전극(CM3)은 투명 도전성 물질, 예컨대, 투명 도전성 산화물(Transparent Conducting Oxide, TCO)을 포함할 수 있다. 전술한 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 제3연결전극(CM3)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제4유기절연층(OIL4)은 유기물질을 포함할 수 있다. 일 실시예에서, 제4유기절연층(OIL4)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane)과 같은 유기 절연물을 포함할 수 있다.
제1표시영역(DA1)에 배치된 제1표시요소(ED1)는 유기절연층(OIL) 상에 배치될 수 있다. 제1표시요소(ED1)는 유기발광다이오드일 수 있다. 예컨대, 제1표시요소(ED1)는 제4유기절연층(OIL4) 상에 배치될 수 있다.
제1표시요소(ED1)는 제1부화소회로(PC1)와 전기적으로 연결될 수 있다. 제1표시영역(DA1)에서 제1표시요소(ED1)는 제1부화소회로(PC1)와 전기적으로 연결되어 제1부화소(PX1)를 구현할 수 있다. 일 실시예에서, 제1표시요소(ED1)는 제1부화소회로(PC1)와 중첩할 수 있다. 제1표시요소(ED1)는 유기발광다이오드로서, 부화소전극(210), 중간층(220), 및 대향전극(230)을 포함할 수 있다.
부화소전극(210)은 제4유기절연층(OIL4) 상에 배치될 수 있다. 부화소전극(210)은 제4유기절연층(OIL4)에 정의된 콘택홀을 통해 제3연결전극(CM3)과 전기적으로 연결될 수 있다.
부화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또는, 부화소전극(210)은 전술한 반사막의 위 및/또는 아래에 도전성 산화물층을 더 포함할 수 있다. 도전성 산화물층은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및/또는 알루미늄징크산화물(AZO; aluminum zinc oxide)를 포함할 수 있다. 일 실시예에서, 부화소전극(210)은 ITO/Ag/ITO의 3층 구조를 가질 수 있다.
부화소전극(210) 상에는 뱅크층(215)이 배치될 수 있다. 뱅크층(215)에는 부화소전극(210)의 적어도 일부를 노출시키는 개구(215OP)가 정의될 수 있다. 뱅크층(215)에 정의된 개구(215OP)를 통해 부화소전극(210)의 중앙부가 노출될 수 있다. 상기 개구(215OP)는 제1표시요소(ED1)에서 방출되는 빛의 발광영역을 정의할 수 있다.
뱅크층(215)은 유기 절연물을 포함할 수 있다. 다른 실시예에서, 뱅크층(215)은 실리콘질화물, 실리콘산질화물, 또는 실리콘산화물과 같은 무기 절연물을 포함할 수 있다. 또 다른 실시예에서, 뱅크층(215)은 유기절연물 및 무기절연물을 포함할 수 있다. 일부 실시예에서, 뱅크층(215)은 광차단 물질을 포함하며, 블랙으로 구비될 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대 니켈, 알루미늄, 몰리브덴 및 그의 합금, 금속 산화물 입자(예를 들어, 크롬 산화물), 또는 금속 질화물 입자(예를 들어, 크롬 질화물) 등을 포함할 수 있다. 뱅크층(215)이 광차단 물질을 포함하는 경우, 뱅크층(215)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.
뱅크층(215) 상에는 스페이서(217)가 형성될 수 있다. 스페이서(217)는 뱅크층(215)과 동일한 공정에서 함께 형성되거나, 별개의 공정에서 각각 개별적으로 형셩될 수 있다. 일 실시예로, 스페이서(217)는 폴리이미드와 같은 유기 절연물을 포함할 수 있다.
중간층(222)은 발광층(222b)을 포함한다. 중간층(222)은 발광층(222b)의 아래에 배치된 제1공통층(222a) 및/또는 발광층(222b)의 위에 배치된 제2공통층(222c)을 포함할 수 있다. 발광층(222b)은 소정의 색상(적색, 녹색, 또는 청색)의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 다른 실시예로서, 발광층(222b)은 무기물 또는 양자점을 포함할 수 있다.
제2공통층(222c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1공통층(222a) 및 제2공통층(222c)은 유기물을 포함할 수 있다.
발광층(222b)은 뱅크층(215)의 개구(215OP)를 통해 부화소전극(210)에 중첩하도록 제1표시영역(DA1)에 형성될 수 있다. 반면, 중간층(222)에 포함된 유기물층, 예컨대 제1공통층(222a)과 제2공통층(222c)은 제1표시영역(DA1)을 전체적으로 커버할 수 있다.
중간층(222)은 단일의 발광층을 포함하는 단일 스택 구조이거나, 복수의 발광층들을 포함하는 멀티 스택 구조인 탠덤 구조를 가질 수 있다. 탠덤 구조를 갖는 경우, 복수의 스택들 사이에는 전하생성층(CGL, Charge Generation Layer)이 배치될 수 있다.
대향전극(230)은 중간층(222) 상에 배치될 수 있다. 대향전극(230)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 일 실시예에서, 대향전극(230)은 제1표시영역(DA1)을 전체적으로 커버할 수 있다.
제1표시요소(ED1)는 봉지층(300)으로 커버될 수 있다. 봉지층(300)은 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함할 수 있다. 일 실시예로, 도 5는 봉지층(300)이 제1 및 제2무기봉지층(310, 330), 이들 사이에 개재된 유기봉지층(320)을 포함하는 것을 도시한다.
제1무기봉지층(310) 및 제2무기봉지층(330)은 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물, 징크산화물, 실리콘산화물, 실리콘질화물, 실리콘산질화물 중 하나 이상의 무기물을 포함할 수 있다. 제1무기봉지층(310) 및 제2무기봉지층(330)은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층(320)은 아크릴레이트(acrylate)를 포함할 수 있다.
터치센서층(400)은 봉지층(300) 상에 배치될 수 있다. 터치센서층(400)은 제1터치절연층(410), 제1터치도전층(401), 제2터치절연층(420), 제2터치도전층(402), 및 평탄화층(430)을 포함할 수 있다.
제1터치절연층(410)은 봉지층(300)을 보호할 수 있으며, 예컨대, 제1무기봉지층(310) 및/또는 제2무기봉지층(330) 중 적어도 하나에 크랙이 발생하는 것을 방지 또는 감소시킬 수 있다. 제1터치절연층(410)은 무기 절연물을 포함할 수 있다. 제1터치절연층(410)은 예컨대, 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물, 징크산화물, 실리콘산화물, 실리콘나이트라이드, 또는/및 실리콘옥시나이트라이드를 포함할 수 있다. 제1터치절연층(410)은 전술한 무기 절연물을 포함하는 단일 층 또는 다층 구조일 수 있다. 일부 실시예에서, 제1터치절연층(410)은 생략될 수 있다.
제1터치도전층(401)은 제1터치절연층(410) 상에 배치될 수 있다. 제1터치도전층(401)은 도전성 물질을 포함할 수 있다. 제1터치도전층(401)은 예컨대, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 제1터치도전층(401)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제2터치절연층(420)은 제1터치도전층(401)을 덮도록 배치될 수 있다. 제2터치절연층(420)은 무기 절연물 및/또는 유기 절연물을 포함할 수 있다. 무기절연물은 실리콘옥사이드, 실리콘나이트라이드, 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있으며, 유기절연물은 아크릴계 또는 이미드계 유기물을 포함할 수 있다.
제2터치도전층(402)은 제2터치절연층(420) 상에 배치될 수 있다. 제2터치절연층(420)은 콘택홀을 구비할 수 있으며, 제2터치도전층(402)은 이러한 콘택홀을 통해 제1터치도전층(401)과 전기적으로 연결될 수 있다. 제2터치도전층(402)은 도전성 물질을 포함할 수 있다. 제2터치도전층(402)은 예컨대, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 일 실시예예서, 제2터치도전층(402)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
평탄화층(430)은 제2터치도전층(402)을 덮도록 배치될 수 있다. 평탄화층(430)의 상면은 평탄할 수 있다. 평탄화층(430)은 유기 물질을 포함할 수 있다. 일 실시예에서, 평탄화층(430)은 폴리머 계열의 물질을 포함할 수 있다. 전술한 폴리머 계열의 물질은 투명한 것일 수 있다. 예컨대, 평탄화층(430)은 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 한편, 평탄화층(430)은 무기 물질을 포함할 수도 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 제2표시영역 및 제3표시영역을 개략적으로 나타낸 단면도로서, 도 3a의 B-B'에 따른 단면을 나타낸다.
도 6을 참조하면, 제2표시영역(DA2)에는 제2부화소(PX2)에 대응되는 제2표시요소(ED2)가 배치된다. 제2표시요소(ED2)는 뱅크층(215)에 의해 에지가 커버된 부화소전극(210), 뱅크층(215)의 개구(215OP)를 통해 부화소전극(210)과 중첩하는 발광층(222b), 발광층(222b) 상의 대향전극(230)을 포함할 수 있다. 부화소전극(210)과 대향전극(230) 사이에는 제1공통층(220a) 및 제2공통층(220c)이 배치될 수 있음은 앞서 설명한 바와 같다.
제2표시요소(ED2)의 구동을 위한 제2부화소회로(PC2)는 제3표시영역(DA3)에 배치될 수 있다. 제2부화소회로(PC2)는 도 5를 참조하여 설명한 제1부화소회로(PC1, 도 5)와 동일한 구조를 가질 수 있다.
제2부화소회로(PC2)와 제2표시요소(ED2)는 제3표시영역(DA3)에서 제2표시영역(DA2)을 향해 연장된 연결배선에 의해 전기적으로 연결될 수 있다. 연결배선은 복수개로 구비될 수 있다. 복수의 연결배선은 복수의 제2부화소회로(PC2)와 각각 전기적으로 연결될 수 있다. 복수의 연결배선은 복수의 제2표시요소(ED2)를 복수의 제2부화소회로(PC2)와 각각 전기적으로 연결시킬 수 있다. 일 실시예에서, 연결배선은 제1연결배선(TWL1) 및 제2연결배선(TWL2)을 포함할 수 있다.
도 6은 제2부화소회로(PC2)와 제2표시요소(ED2)가 제3표시영역(DA3)에서 제2표시영역(DA2)을 향해 연장된 제1연결배선(TW1)에 의해 전기적으로 연결되는 것을 도시하고 있다. 예컨대, 제1연결배선(TWL1)은 제3표시영역(DA3)에서 제4연결전극(CM4)을 통해 제2부화소회로(PC2)에 접속할 수 있다. 제1연결배선(TWL1)은 제2표시영역(DA2)에서 제2연결배선(TWL2)을 통해 제2표시요소(ED2)의 부화소전극(210)에 전기적으로 연결될 수 있다. 제1연결배선(TWL1)은 제2유기절연층(OIL2) 상에 배치되며, 제2연결배선(TWL2)은 제3유기절연층(OIL3) 상에 배치되는 것을 도시하고 있으나, 다른 실시예에서, 제1연결배선(TWL1)은 제2유기절연층(OIL2) 아래, 예컨대, 제1유기절연층(OIL1) 상에 위치할 수 있다. 또한, 제2연결배선(TWL2)은 제2유기절연층(OIL2) 아래, 예컨대, 제2유기절연층(OIL2) 상에 위치할 수 있다.
제4연결전극(CM4)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 예컨대, 제4연결전극(CM4)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제1연결배선(TWL1) 및 제2연결배선(TWL2) 각각은 투명 도전성 물질, 예컨대 투명 도전성 산화물(Transparent Conducting Oxide, TCO)을 포함할 수 있다. 제1연결배선(TWL1) 및 제2연결배선(TWL2)은 예컨대, 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제3표시영역(DA3)에는 제3부화소(PX3)에 대응되는 제3표시요소(ED3)가 배치된다. 뱅크층(215)에 의해 에지가 커버된 부화소전극(210), 뱅크층(215)의 개구(215OP)를 통해 부화소전극(210)과 중첩하는 발광층(222b), 발광층(222b) 상의 대향전극(230)을 포함할 수 있다.
제3표시요소(ED3)의 동작을 위한 제3부화소회로(PC3)는 기판(100)의 제3표시영역(DA3) 상에 배치되고, 제3부화소회로(PC3)는 제3표시요소(ED3)와 전기적으로 연결된다. 제3부화소회로(PC3)는 도 5를 참조하여 설명한 제1부화소회로(PC1, 도 5)와 동일한 구조를 가질 수 있다.
제3부화소회로(PC3)는 제5연결전극(CM1'), 제6연결전극(CM2'), 및 제7연결전극(CM3')을 통해 제3표시요소(ED3)에 전기적으로 연결될 수 있다. 제5연결전극(CM1')은 제4연결전극(CM4)과 동일한 층(예컨대, 제1유기절연층, OIL1) 상에 배치되며 동일한 물질을 포함할 수 있다. 제6연결전극(CM2')은 제1연결배선(TWL1)과 동일한 층(예컨대, 제2유기절연층, OIL2) 상에 배치되며 동일한 물질을 포함할 수 있다. 제7연결전극(CM3')은 제2연결배선(TWL2)과 동일한 층(예컨대, 제3유기절연층, OIL3) 상에 배치되며 동일한 물질을 포함할 수 있다.
제5연결전극(CM1')은 도 5에 도시된 제1연결전극(CM1, 도 5)과 동일한 물질을 포함할 수 있다. 예컨대, 제5연결전극(CM1')은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 제5연결전극(CM1')은 Ti/Al/Ti의 3중층 구조를 갖는 제1층(CM1'a), 제2층(CM1'b) 및 제3층(CM1'c)을 포함할 수 있다.
제2표시요소(ED2) 및 제3표시요소(ED3) 상에는 봉지층(300), 터치센서층(400)이 배치되며, 이들에 대한 구조는 앞서 도 5 참조하여 설명한 바와 같다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 패드영역을 개략적으로 나타낸 단면도로서, 도 3a의 C-C'에 따른 단면을 나타낸다.
도 3a 및 도 7을 참조하면, 패드영역(PDA) 상에는 패드부(PD)가 배치될 수 있다. 패드부(PD)는 복수의 패드(P)를 포함할 수 있다. 패드(P)와 기판(100) 사이에는 표시영역(DA)으로부터 연장된 버퍼층(111) 및 제1게이트절연층(112)이 배치될 수 있다.
각 패드(P)는 제1도전층(CL1), 제2도전층(CL2), 제3도전층(CL3), 및 제4도전층(CL4)을 포함할 수 있다. 제1도전층(CL1), 제2도전층(CL2), 제3도전층(CL3), 및 제4도전층(CL4)은 순차적으로 적층되어, 서로 전기적으로 연결될 수 있다. 제1도전층(CL1)은 도 5에서 전술한 제1박막트랜지스터(TFT1, 도 5)의 제1게이트전극(GE1, 도 5)과 동일한 물질을 포함할 수 있다. 다른 실시예로, 제1도전층(CL1)은 스토리지 커패시터(Cst, 도 5)의 제2커패시터전극(CE2, 도 5)과 동일한 물질을 포함할 수 있다. 제1도전층(CL1)은 동일한 층 상에 배치된 연결부재(미도시)를 통해 표시부와 전기적으로 연결될 수 있다. 연결부재는 제1도전층(CL1)과 다른 층에 배치될 수도 있음은 물론이다.
제1도전층(CL1) 상에는 제2도전층(CL2)이 배치되며, 제1도전층(CL1)과 제2도전층(CL2) 사이에는 제1무기절연층(IIL1)이 개재될 수 있다. 제1도전층(CL1)과 제2도전층(CL2)은 제1무기절연층(IIL1)에 정의된 제1콘택홀(CNT1)을 통해 전기적으로 연결될 수 있다. 일 실시예에서, 제2도전층(CL2)은 제1박막트랜지스터(TFT1, 도 5)의 제1소스전극(SE1, 도 5) 및 제1드레인전극(DE1, 도 5)과 동일한 물질을 포함할 수 있다. 또한, 일 실시예로, 제1무기절연층(IIL1)은 표시영역(DA)의 제1층간절연층(105, 도 5), 제2게이트절연층(117, 도 5), 또는 제2층간절연층(119, 도 5)과 동일한 물질을 포함할 수 있다.
제2도전층(CL2) 상에는 제3도전층(CL3)이 배치될 수 있다. 제3도전층(CL3)은 제2도전층(CL2)을 완전히 커버하도록 배치될 수 있다. 다르게 말하면, 제3도전층(CL3)의 제2폭(W2)은 제2도전층(CL2)의 제1폭(W1)보다 크게 구비되어, 제2도전층(CL2)의 가장자리(CL2e)를 커버할 수 있다. 일 실시예로, 제3도전층(CL3)은 제1연결전극(CM1, 도 5) 및 제5연결전극(CM1', 도 6)과 동일한 물질을 포함할 수 있다. 예컨대, 제3도전층(CL3)은 Ti/Al/Ti의 3중층 구조를 갖는 제1층(CL3a), 제2층(CL3b) 및 제3층(CL3c)을 포함할 수 있다.
커버층(CP)은 제3도전층(CL3) 상에 배치되며, 제3도전층(CL3)의 가장자리(CL3e)를 커버할 수 있다. 커버층(CP)은 제3도전층(CL3)을 전부 커버하지 않고, 제3도전층(CL3)의 중앙부를 노출하는 제2콘택홀(CNT2)을 포함할 수 있다.
커버층(CP)은 제3도전층(CL3)의 상면(CL3t), 제3도전층(CL3)의 가장자리(CL3e)에 해당하는 측면(CL3s), 및 제3도전층(CL3)의 아래에 위치하는 제1무기절연층(IIL1)의 상면(IIL1t)의 적어도 일부를 연속적으로 덮을 수 있다. 제3도전층(CL3)의 측면(CL3s)은 제3도전층(CL3)의 가장자리(CL3e)에 대응될 수 있다. 구체적으로, 커버층(CP)은 제3도전층(CL3)의 제3층(CL3c)의 측면, 제2층(CL3b)의 측면, 제1층(CL3a)의 측면, 제3층(CL3c)의 상면의 적어도 일부, 및 제1무기절연층(IIL1)의 상면(IIL1t)의 적어도 일부를 연속적으로 덮을 수 있다.
커버층(CP)은 제3도전층(CL3)의 상면(CL3t), 제3도전층(CL3)의 측면(CL3s), 및 제1무기절연층(IIL1)의 상면(IIL1t)을 커버하도록 연장될 수 있다.
커버층(CP)은 제3도전층(CL3)의 상면(CL3t), 제3도전층(CL3)의 측면(CL3s), 및 제1무기절연층(IIL1)의 상면(IIL1t)과 직접 접촉할 수 있다.
커버층(CP)이 제3도전층(CL3)의 가장자리(CL3e)를 커버함으로써, Ti/Al/Ti의 3중층 구조를 갖는 제3도전층(CL3)의 제1층(CL3a), 제2층(CL3b), 제3층(CL3c) 중 알루미늄(Al)을 포함하는 제2층(CL3b)이 외부로 노출되지 않도록 할 수 있다.
후속하는 마스크 공정에서, 제3도전층(CL3)의 가장자리(CL3e)가 커버되지 않고 긴 시간 에천트에 노출되는 경우, 제2층(CL3b)의 측면에 언더컷이 발생하고, 상대적으로 제3층(CL3c)의 측면에는 돌출된 팁 구조가 과도하게 형성될 수 있다. 돌출된 팁 구조가 형성되는 경우, 제3도전층(CL3)의 측면(CL3s)에 공극이 발생할 수 있으며, 발생된 공극은 외부의 수분 및 산소의 이동 경로가 될 수 있다. 또한, 제3층(CL3c)의 팁 구조는 크랙을 발생시키고 투습 경로를 형성할 수도 있다.
본 발명의 실시예는, 커버층(CP)이 제3도전층(CL3)의 가장자리를 커버함으로써, 제3도전층(CL3)의 가장자리에 언더컷이 발생하거나 돌출된 팁 구조가 형성되는 것을 방지 또는 최소화할 수 있다.
일 실시예에서, 커버층(CP)은 적어도 하나의 투명 도전성 물질층을 포함할 수 있다. 도 7은 커버층(CP)이 하나의 투명 도전성 물질층(CP1')을 포함하는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 도 8에서 후술할 바와 같이, 커버층(CP)은 복수의 투명 도전성 물질층을 포함할 수 있다.
커버층(CP)이 하나의 투명 도전성 물질층(CP1')을 포함하는 경우, 상기 투명 도전성 물질층(CP1')은 도 6에서 설명한 제1연결배선(TWL1, 도 6)과 동일한 물질을 포함할 수 있고, 동일한 공정에서 형성될 수 있다. 상기 투명 도전성 물질층(CP1')은 예컨대 투명 도전성 산화물(TCO)을 포함할 수 있다. 상기 투명 도전성 물질층(CP1')은 예컨대, 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)중 적어도 하나를 포함할 수 있다.
일 비교예에서, 커버층이 예컨대 제2유기절연층(OIL2, 도 5)과 같은 유기절연층을 포함하는 경우, 커버층과 제1무기절연층 사이의 접착력(adhesion)이 좋지 않아, 패드에 외력이 인가될 시 커버층의 슬립 현상 또는 층간 박리 현상이 발생할 수 있다. 또한, 커버층의 두께가 두껍게 형성되나 외력에 의해 쉽게 변형되므로, 상부에 배치된 제2무기절연층에 크랙이 용이하게 발생할 수 있다. 따라서, 장치의 신뢰성이 저하될 수 있다.
그러나, 본 발명의 실시예에 따르면, 커버층(CP)이 투명 도전성 물질층(CP1')을 포함함으로써, 커버층(CP)과 제1무기절연층(IIL1) 사이의 층간 박리 현상이 방지될 수 있다. 투명 도전성 물질층(CP1')은 상대적으로 두께가 얇고 변형에 대한 저항성이 크므로, 그 상부에 배치된 제2무기절연층(IIL2)의 단차가 감소하며, 외력에 의한 크랙 발생 위험도 감소할 수 있다. 따라서, 장치의 신뢰성이 향상될 수 있다.
또한, 제1연결배선(TWL1, 도 6)을 형성하는 공정에서 동시에 커버층(CP)을 구성하는 투명 도전성 물질층(CP1')을 형성함으로써, 별도의 공정을 추가하지 않고도 제3도전층(CL3)의 가장자리(CL3e)를 효과적으로 덮는 커버층(CP)을 형성할 수 있다. 따라서, 공정상 경제적인 이점을 갖는다.
커버층(CP) 상에 제2무기절연층(IIL2)이 배치될 수 있다. 제2무기절연층(IIL2)은 커버층(CP)을 완전히 커버하도록 배치될 수 있다. 제2무기절연층(IIL2)은 커버층(CP)의 가장자리(CPe)를 덮을 수 있다. 제2무기절연층(IIL2)은 커버층(CP)의 상면을 덮되, 제2콘택홀(CNT2)을 통해 노출된 제3도전층(CL3)의 일부를 노출하는 제3콘택홀(CNT3)을 가질 수 있다.
일 실시예로, 제2무기절연층(IIL2)은 도 5를 참조하여 설명한 터치센서층(400, 도 5)의 제1터치절연층(410, 도 5)과 동일한 물질을 포함할 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 제2무기절연층(IIL2)은 제조 과정에서 제3도전층(CL3) 상에 형성되는 무기절연층이면 족하다.
제4도전층(CL4)은 제2무기절연층(IIL2) 상에 배치되며, 제3콘택홀(CNT3)을 통해 제3도전층(CL3)과 접촉할 수 있다. 제4도전층(CL4)이 패드(P)의 최종적인 노출 부분이 되어, 도 3a 또는 도 3b에 도시된 인쇄회로기판(PCB)의 패드부(PCB-P)와 전기적으로 연결될 수 있다. 일 실시예로, 제4도전층(CL4)은 도 5에 도시된 터치센서층(400, 도 5)의 제2터치전극층(402, 도 5)과 동일한 물질을 포함할 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 제1터치전극층(401, 도 5)과 동일한 물질을 포함할 수도 있다.
도 8은 본 발명의 다른 실시예에 따른 표시 패널의 패드영역을 개략적으로 도시한 단면도이다. 도 8은 도 7의 변형예로서, 중복되는 설명은 생략한다.
도 8을 참조하면, 커버층(CP)은 복수의 투명 도전성 물질층을 포함할 수 있다. 예컨대, 커버층(CP)은 순차적으로 적층된 제1투명 도전성 물질층(CP1) 및 제2투명 도전성 물질층(CP2)을 포함할 수 있다. 일 실시예에서, 제2투명 도전성 물질층(CP2)은 제1투명 도전성 물질층(CP1)을 덮도록 배치될 수 있다.
제1 및 제2투명 도전성 물질층(CP1, CP2)은 각각 예컨대, 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)중 적어도 하나를 포함할 수 있다.
커버층(CP)에 포함된 적어도 하나의 투명 도전성 물질층은 도 6에서 전술한 제1연결배선(TWL1, 도 6) 및 제2연결배선(TWL2, 도 6)과 동일한 물질을 포함할 수 있다. 일 실시예에서, 제1투명 도전성 물질층(CP1)은 제1연결배선(TWL1, 도 6)과 동일한 물질을 포함할 수 있으며, 동일한 공정에서 형성될 수 있다. 제2투명 도전성 물질층(CP2)은 제2연결배선(TWL2, 도 6)과 동일한 물질을 포함할 수 있으며, 동일한 공정에서 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 및 제2연결배선(TWL1, TWL2, 도 6)을 형성하는 공정에서 동시에 커버층(CP)의 제1 및 제2투명 도전성 물질층(TWL1, TWL2)을 형성함으로써, 별도의 공정을 추가하지 않고도 제3도전층(CL3)의 가장자리(CL3e)를 효과적으로 덮는 커버층(CP)을 형성할 수 있어, 공정상 경제적인 이점이 있다. 또한, 커버층(CP)이 순차 적층된 제1투명 도전성 물질층(CP1), 제2투명 도전성 물질층(CP2)를 포함하는 경우, 하나의 투명 도전성 물질층을 포함하는 경우와 비교하여 제3도전층(CL3)의 가장자리(CL3e)를 덮는 스텝 커버리지가 우수할 수 있다.
이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 전자 기기
10: 표시 패널
DA: 표시영역
NDA: 비표시영역
PDA: 패드영역
100: 기판
PD: 패드부
P: 패드
CL1, CL2, CL3, CL4: 제1도전층, 제2도전층, 제3도전층, 제4도전층
CL3e: 제3도전층의 가장자리
TWL1, TWL2: 제1연결배선, 제2연결배선

Claims (23)

  1. 표시영역 및 상기 표시영역 외측인 비표시영역을 포함하며, 상기 비표시영역에 위치한 패드영역을 포함하는 기판;
    상기 표시영역 상에 배치되며, 부화소를 포함하는 표시부; 및
    상기 패드영역 상에 배치되며, 패드를 포함하는 패드부;를 포함하되,
    상기 패드는,
    상기 기판 상에 배치된 제1도전층;
    상기 제1도전층을 커버하며, 상기 제1도전층의 적어도 일부를 노출하는 제1콘택홀을 갖는 제1무기절연층;
    상기 제1무기절연층 상에 배치되며, 상기 제1콘택홀을 통해 상기 제1도전층에 접속된 제2도전층; 및
    상기 제2도전층을 커버하는 제3도전층;을 포함하며,
    상기 제3도전층의 가장자리는 적어도 하나의 투명 도전성 물질층으로 커버된, 표시 패널.
  2. 제1항에 있어서,
    상기 적어도 하나의 투명 도전성 물질층을 커버하며, 상기 제3도전층의 적어도 일부를 노출하는 제2콘택홀을 갖는 제2무기절연층; 및
    상기 제2무기절연층 상에 배치되며, 상기 제2콘택홀을 통해 상기 제3도전층에 접속된 제4도전층;을 더 포함하는, 표시 패널.
  3. 제1항에 있어서,
    상기 제3도전층은 동일한 물질을 포함하는 제1층, 제3층과, 상기 제1층 및 상기 제3층 사이에 개재된 제2층을 포함하는 3중층 구조인, 표시 패널.
  4. 제3항에 있어서,
    상기 제3도전층의 상기 제1층 및 상기 제3층은 티타늄을 포함하고, 상기 제2층은 알루미늄을 포함하는, 표시 패널.
  5. 제1항에 있어서,
    상기 표시영역은 제1표시영역 및 상기 제1표시영역에 의해 적어도 부분적으로 둘러싸인 제2표시영역을 포함하고,
    상기 표시 패널은,
    상기 제1표시영역에 배치된 복수의 제1표시요소;
    상기 제2표시영역에 배치된 복수의 제2표시요소;
    상기 복수의 제2표시요소와 각각 전기적으로 연결된 복수의 제2부화소회로; 및
    상기 복수의 제2표시요소와 상기 복수의 제2부화소회로를 각각 전기적으로 연결하는 복수의 연결배선;을 포함하며,
    상기 복수의 제2부화소회로는 상기 제1표시영역과 상기 제2표시영역 사이 또는 상기 비표시영역에 배치되는, 표시 패널.
  6. 제5항에 있어서,
    상기 복수의 연결배선은 제1연결배선, 및 상기 제1연결배선 상에 배치되는 제2연결배선을 포함하는, 표시 패널.
  7. 제6항에 있어서,
    상기 적어도 하나의 투명 도전성 물질층은 상기 제1연결배선과 동일한 물질을 포함하는, 표시 패널.
  8. 제6항에 있어서,
    상기 적어도 하나의 투명 도전성 물질층은 제1투명 도전성 물질층, 및 상기 제1투명 도전성 물질층 상에 배치된 제2투명 도전성 물질층을 포함하는, 표시 패널.
  9. 제8항에 있어서,
    상기 제1투명 도전성 물질층은 상기 제1연결배선과 동일한 물질을 포함하고,
    상기 제2투명 도전성 물질층은 상기 제2연결배선과 동일한 물질을 포함하는, 표시 패널.
  10. 제1항에 있어서,
    상기 적어도 하나의 투명 도전성 물질층은,
    상기 제3도전층의 상면, 상기 제3도전층의 상기 가장자리에 해당하는 측면, 및 상기 제3도전층의 아래에 위치하는 상기 제1무기절연층의 상면을, 연속적으로 커버하는, 표시 패널.
  11. 제10항에 있어서,
    상기 적어도 하나의 투명 도전성 물질층은,
    상기 제3도전층의 상면, 상기 제3도전층의 상기 가장자리에 해당하는 측면, 및 상기 제3도전층의 아래에 위치하는 상기 제1무기절연층의 상면과 직접 접촉하는, 표시 패널.
  12. 제1항에 있어서,
    상기 표시 패널은,
    상기 표시영역 상에 배치되는 표시요소, 상기 기판과 상기 표시요소 사이에 배치되는 박막트랜지스터, 및 상기 표시요소와 상기 박막트랜지스터를 전기적으로 연결하는 연결전극을 더 포함하고,
    상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부가 중첩된 게이트전극 및 상기 게이트전극 상에 배치되며 상기 반도체층과 전기적으로 연결된 전극층을 포함하고,
    상기 제3도전층은 상기 연결전극과 동일한 물질을 포함하는, 표시 패널.
  13. 제12항에 있어서,
    상기 제1도전층은 상기 게이트전극과 동일한 물질을 포함하고,
    상기 제2도전층은 상기 전극층과 동일한 물질을 포함하는, 표시 패널.
  14. 제2항에 있어서,
    상기 표시 패널은,
    상기 표시부 상에 배치되며, 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함하는 박막봉지층; 및
    상기 박막봉지층 상에 배치된 터치센서층;을 더 포함하고,
    상기 터치센서층은,
    제1터치절연층;
    상기 제1터치절연층 상에 배치된 제1터치전극층;
    상기 제1터치전극층 상에 배치된 제2터치절연층; 및
    상기 제2터치절연층 상에 배치된 제2터치전극층;을 포함하고,
    상기 제4도전층은 상기 제2터치전극층과 동일한 물질을 포함하는, 표시 패널.
  15. 제1표시영역과 상기 제1표시영역에 의해 적어도 부분적으로 둘러싸인 제2표시영역을 포함하는 표시영역, 및 상기 표시영역의 외측인 비표시영역을 포함하며, 상기 비표시영역에 위치한 패드영역을 포함하는 표시 패널; 및
    상기 표시 패널의 하부에서 상기 제2표시영역에 대응하도록 배치되는 컴포넌트;를 포함하고,
    상기 표시 패널은,
    기판;
    상기 표시영역 상에 배치되며 부화소를 포함하는 표시부; 및
    상기 패드영역 상에 배치되며 패드를 포함하는 패드부;를 포함하되,
    상기 패드는,
    상기 기판 상에 배치된 제1도전층;
    상기 제1도전층을 커버하며, 상기 제1도전층의 적어도 일부를 노출하는 제1콘택홀을 갖는 제1무기절연층;
    상기 제1무기절연층 상에 배치되며, 상기 제1콘택홀을 통해 상기 제1도전층에 접속된 제2도전층; 및
    상기 제2도전층을 커버하는 제3도전층;을 포함하며,
    상기 제3도전층의 가장자리는 적어도 하나의 투명 도전성 물질층으로 커버된, 전자 기기.
  16. 제15항에 있어서,
    상기 적어도 하나의 투명 도전성 물질층을 커버하며, 상기 제3도전층의 적어도 일부를 노출하는 제2콘택홀을 갖는 제2무기절연층; 및
    상기 제2무기절연층 상에 배치되며, 상기 제2콘택홀을 통해 상기 제3도전층에 접속된 제4도전층;을 더 포함하는, 전자 기기.
  17. 제15항에 있어서,
    상기 표시 패널은,
    상기 제1표시영역에 배치된 복수의 제1표시요소;
    상기 제2표시영역에 배치된 복수의 제2표시요소;
    상기 복수의 제2표시요소와 각각 연결된 복수의 제2부화소회로를 각각 연결하는 복수의 연결배선;을 포함하며,
    상기 복수의 제2부화소회로는 상기 제1표시영역과 상기 제2표시영역 사이 또는 상기 비표시영역에 배치되는, 전자 기기.
  18. 제17항에 있어서,
    상기 복수의 연결배선은 제1연결배선, 및 상기 제1연결배선 상에 배치되는 제2연결배선을 포함하는, 전자 기기.
  19. 제18항에 있어서,
    상기 적어도 하나의 투명 도전성 물질층은 상기 제1연결배선과 동일한 물질을 포함하는, 전자 기기.
  20. 제18항에 있어서,
    상기 적어도 하나의 투명 도전성 물질층은 제1투명 도전성 물질층, 및 상기 제1투명 도전성 물질층 상에 배치된 제2투명 도전성 물질층을 포함하는, 전자 기기.
  21. 제20항에 있어서,
    상기 제1투명 도전성 물질층은 상기 제1연결배선과 동일한 물질을 포함하고,
    상기 제2투명 도전성 물질층은 상기 제2연결배선과 동일한 물질을 포함하는, 전자 기기.
  22. 제15항에 있어서,
    상기 표시 패널은,
    상기 표시영역 상에 배치되는 표시요소, 상기 기판과 상기 표시요소 사이에 배치되는 박막트랜지스터, 및 상기 표시요소와 상기 박막트랜지스터를 전기적으로 연결하는 연결전극을 더 포함하고,
    상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부가 중첩된 게이트전극 및 상기 게이트전극 상에 배치되며 상기 반도체층과 전기적으로 연결된 전극층을 포함하고,
    상기 제3도전층은 상기 연결전극과 동일한 물질을 포함하는, 전자 기기.
  23. 제16항에 있어서,
    상기 표시 패널은,
    상기 표시부 상에 배치되며, 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함하는 박막봉지층; 및
    상기 박막봉지층 상에 배치된 터치센서층;을 더 포함하고,
    상기 터치센서층은,
    제1터치절연층;
    상기 제1터치절연층 상에 배치된 제1터치전극층;
    상기 제1터치전극층 상에 배치된 제2터치절연층; 및
    상기 제2터치절연층 상에 배치된 제2터치전극층;을 포함하고,
    상기 제4도전층은 상기 제2터치전극층과 동일한 물질을 포함하는, 전자 기기.
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