KR20210079586A

KR20210079586A - 표시장치

Info

Publication number: KR20210079586A
Application number: KR1020190171541A
Authority: KR
Inventors: 강민구; 구형준; 장용호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-12-20
Filing date: 2019-12-20
Publication date: 2021-06-30

Abstract

본 발명의 실시예들은 표시장치에 관한 것으로서, 더욱 상세하게는, 다수의 서브픽셀 라인을 정해진 개수만큼 클러스터링 하여 구동함에 있어서, 각 클러스터에 포함되는 서브픽셀들이, 센스 트랜지스터들과 발광 제어 트랜지스터들의 전체 또는 일부를 공유하거나, 센스 트랜지스터들의 게이트 노드들과 연결되는 센스라인들과 발광 제어 트랜지스터들의 게이트 노드들과 연결되는 발광 제어라인들의 전체 또는 일부를 공유함으로써, 표시패널의 개구율과 해상도를 높여줄 수 있다.

Description

표시장치 {DISPLAY DEVICE}

본 발명의 실시예들은 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 다양한 종류의 표시장치가 개발되고 있다. 이러한 표시장치 중에는, 표시패널의 외부에 백 라이트 유닛을 구비하지 않고, 스스로 빛을 내는 발광 소자들이 표시패널에 형성된 자 발광 디스플레이가 있다.

이러한 자 발광 디스플레이의 경우, 표시패널에 형성된 발광 소자들 또는 이를 구동하기 위한 구동 트랜지스터들의 열화가 발생하는 경우, 화상 품질이 크게 떨어질 수 있다. 따라서, 발광 소자들 또는 구동 트랜지스터들의 특성치(예: 문턱전압 등)를 센싱하여 그 편차를 보상해주면 화상 품질을 향상시킬 수 있다.

하지만, 회로 소자들의 특성치를 센싱하고 보상해주기 위한 구동이 영상 디스플레이 구동 중에 진행되기에는 시간적인 제약이 있을 수 있다. 즉, 현재 기술로서는, 영상 디스플레이 구동 중에 유효한 센싱 및 보상 시간을 확보하기가 어려운 실정이다.

본 발명의 실시예들은 클러스터 구동을 통해 영상 디스플레이 구동 중에 유효한 센싱 및 보상 시간을 확보할 수 있는 표시장치를 제공할 수 있다.

본 발명의 실시예들은 클러스터 구동을 가능하게 하면서도, 표시패널의 개구율 및 해상도를 높여줄 수 있는 표시장치를 제공할 수 있다.

본 발명의 실시예들은, 다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀을 포함하고, 다수의 게이트 라인은 다수의 스캔 라인, 다수의 센스 라인 및 다수의 발광 제어 라인을 포함하는 표시패널과, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 다수의 게이트 라인을 구동하는 게이트 구동 회로를 포함하는 표시장치를 제공할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 발광 소자와, 발광 소자를 구동하는 구동 트랜지스터와, 스캔 라인에서 공급된 스캔 신호에 응답하여 구동 트랜지스터의 제1 노드와 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀은 M(M≥2)개의 클러스터로 그룹화되고, M개의 클러스터 각각은 N(N≥2)개의 서브픽셀 라인을 포함하고, M개의 클러스터 각각에 포함된 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, M개의 클러스터 중 임의의 제1 클러스터는 센스 트랜지스터와 발광 제어 트랜지스터를 포함하고, 센스 트랜지스터는 센스 라인에서 공급된 센스 신호에 응답하여 제1 클러스터 내 서브픽셀들로 초기화 전압을 전달하고, 발광 제어 트랜지스터는 발광 제어 라인에서 공급된 발광 제어 신호에 응답하여 제1 클러스터 내 서브픽셀들의 발광을 제어할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 클러스터에 포함되는 둘 이상의 서브픽셀은, 발광 제어 트랜지스터 및 센스 트랜지스터 중 하나 이상을 공유하거나, 발광 제어 라인과 센스 라인 중 하나 이상을 공유할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 센스 라인에서 공급된 센스 신호에 응답하여 서브픽셀들로 초기화 전압을 전달하는 하나 이상의 센스 트랜지스터와, 발광 제어 라인에서 공급된 발광 제어 신호에 응답하여 제1 클러스터 내 서브픽셀들의 발광을 제어하는 발광 제어 트랜지스터를 더 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 발광 제어 라인을 기준으로, 위에 위치한 서브픽셀과 아래에 위치하는 서브픽셀은 플립 된 구조를 갖거나, 센스 라인을 기준으로, 위에 위치한 서브픽셀과 아래에 위치하는 서브픽셀은 플립 된 구조를 가질 수 있다.

본 발명의 실시예들은, 다수의 데이터 라인 및 다수의 스캔 라인과 연결된 다수의 서브픽셀을 포함하는 표시패널과, 다수의 데이터 라인에 공급할 데이터 신호를 출력하는 데이터 구동 회로를 포함하는 표시장치를 제공할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀은, 다수의 데이터 라인 중 제1 데이터 라인과 다수의 스캔 라인 중 제1 스캔 라인에 연결되는 제1 서브픽셀과, 다수의 데이터 라인 중 제2 데이터 라인과 다수의 스캔 라인 중 제2 스캔 라인에 연결되는 제2 서브픽셀과, 제1 데이터 라인과 제3 스캔 라인에 연결되는 제3 서브픽셀과, 제2 데이터 라인과 제4 스캔 라인에 연결되는 제4 서브픽셀을 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 서로 다른 시간 대에 제1 데이터 라인과 제2 데이터 라인으로 데이터 신호를 공급하는 데이터 분배 회로를 더 포함할 수 있다.

제1 서브픽셀과 제2 서브픽셀은 동일한 제1 서브픽셀 라인에 배치되고, 제3 서브픽셀과 제4 서브픽셀은 동일한 제2 서브픽셀 라인에 배치될 수 있다.

제1 내지 제4 서브픽셀은, 발광 소자와, 발광 소자를 구동하는 구동 트랜지스터와, 스캔 라인에서 공급된 스캔 신호에 응답하여 구동 트랜지스터의 제1 노드와 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 제1 서브픽셀과 제3 서브픽셀의 발광을 공통으로 제어하는 제1 공통 발광 제어 트랜지스터와, 제2 서브픽셀과 제4 서브픽셀의 발광을 공통으로 제어하는 제2 공통 발광 제어 트랜지스터와, 제1 서브픽셀과 제3 서브픽셀로 초기화 전압을 공통으로 공급하는 제1 공통 센스 트랜지스터와, 제2 서브픽셀과 제4 서브픽셀로 초기화 전압을 공통으로 공급하는 제2 공통 센스 트랜지스터를 더 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀은 M(M≥2)개의 클러스터로 그룹화되고, M개의 클러스터 각각은 N(N≥2)개의 서브픽셀 라인을 포함하고, M개의 클러스터 각각에 포함된 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광하고, 제1 서브픽셀 라인과 제2 서브픽셀 라인은 동일한 클러스터에 포함될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀은, 다수의 데이터 라인 중 제1 데이터 라인과 다수의 스캔 라인 중 제1 스캔 라인에 연결되는 제1 서브픽셀과, 다수의 데이터 라인 중 제2 데이터 라인과 다수의 스캔 라인 중 제2 스캔 라인에 연결되는 제2 서브픽셀과, 제1 데이터 라인과 제3 스캔 라인에 연결되는 제3 서브픽셀과, 제2 데이터 라인과 제4 스캔 라인에 연결되는 제4 서브픽셀을 포함하고, 표시패널은, 서로 다른 시간 대에 제1 데이터 라인과 제2 데이터 라인으로 데이터 신호를 공급하는 데이터 분배 회로를 더 포함하고, 제1 서브픽셀과 제2 서브픽셀은 동일한 제1 서브픽셀 라인에 배치되고, 제3 서브픽셀과 제4 서브픽셀은 동일한 제2 서브픽셀 라인에 배치되고, 제1 내지 제4 서브픽셀은, 발광 소자와, 발광 소자를 구동하는 구동 트랜지스터와, 스캔 라인에서 공급된 스캔 신호에 응답하여 구동 트랜지스터의 제1 노드와 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 제1 서브픽셀 라인과 제2 서브픽셀 라인 사이에 배치되고 제1 내지 제4 서브픽셀이 공유하는 하나의 발광 제어 라인과 하나의 센스 라인을 더 포함할 수 있다.

본 발명의 실시예들에 의하면, 클러스터 구동을 통해 영상 디스플레이 구동 중에 유효한 센싱 및 보상 시간을 확보할 수 있다.

본 발명의 실시예들에 의하면, 클러스터 구동을 가능하게 하면서도, 표시패널의 개구율 및 해상도를 높여줄 수 있다.

도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 등가회로이다.
도 3은 본 발명의 실시예들에 따른 표시장치의 기본적인 구동 기간들을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 표시장치의 서브픽셀에 대한 구동 시, 서브픽셀에 인가되는 게이트 신호들을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 표시장치의 개별 구동에 대한 타이밍 다이어그램이다.
도 6은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동을 위한 클러스터들을 예시적으로 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동을 위한 GIP (Gate In Panel) 타입의 게이트 구동회로를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동에 대한 타이밍 다이어그램이다.
도 9는 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 한 클러스터에 인가되는 게이트 신호들을 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호에 대한 개별 게이트 구동 방식을 나타낸 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제1 게이트 클러스터 구동 구조를 나타낸 다이어그램이다.
도 12는 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제2 게이트 클러스터 구동 구조를 나타낸 다이어그램이다.
도 13은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제2 게이트 클러스터 구동 구조를 적용한 경우, 동일한 열에서 인접하게 배치된 제1 내지 제4 서브픽셀의 등가회로를 나타낸 도면이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제2 게이트 클러스터 구동 구조를 적용하는 경우, 발광 제어 트랜지스터와 센스 트랜지스터를 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제3 게이트 클러스터 구동 구조를 나타낸 다이어그램이다.
도 17은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제3 게이트 클러스터 구동 구조를 적용한 경우, 동일한 열에서 인접하게 배치된 제1 내지 제4 서브픽셀의 등가회로를 나타낸 도면이다.
도 18 및 도 19는 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제3 게이트 클러스터 구동 구조를 적용하는 경우, 발광 제어 트랜지스터와 센스 트랜지스터를 나타낸 도면이다.
도 20은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제4 게이트 클러스터 구동 구조를 나타낸 다이어그램이다.
도 21은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제4 게이트 클러스터 구동 구조를 적용한 경우, 동일한 열에서 인접하게 배치된 제1 내지 제4 서브픽셀의 등가회로를 나타낸 도면이다.
도 22는 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제5 게이트 클러스터 구동 구조를 나타낸 다이어그램이다.
도 23은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 시, 발광 제어 신호 및 센스 신호와 관련된 제5 게이트 클러스터 구동 구조를 적용한 경우, 동일한 열에서 인접하게 배치된 제1 내지 제4 서브픽셀의 등가회로를 나타낸 도면이다.
도 24는 본 발명의 실시예들에 따른 표시장치의 게이트 클러스터 구동의 활용 예를 나타낸 다이어그램이다.
도 25는 본 발명의 실시예들에 따른 표시장치의 게이트 클러스터 구동의 활용 예를 나타낸 다이어그램이다.
도 26은 본 발명의 실시예들에 따른 표시장치의 데이터 분배 회로의 분배 타이밍 다이어그램이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.

도 1은 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구성도이다.

도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결되는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.

구동 회로는, 기능적으로 볼 때, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다.

표시패널(110)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 데이터 라인(DL)은 행(Row) 또는 열(Column)으로 배치될 수 있고, 다수의 게이트 라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 데이터 라인(DL)은 행(Row)으로 배치되고, 다수의 게이트 라인(GL)은 열(Column)로 배치되는 것으로 가정한다.

컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 구동 동작에 필요한 각종 제어 신호(DCS, GCS)를 공급하여, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어한다.

이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.

전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.

컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하는 것 이외에, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.

이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.

컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.

데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.

데이터 구동 회로(120)는, 적어도 하나의 소스-드라이버 집적회로(S-DIC: Source-Driver Integrated Circuit)를 포함하여 구현될 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그-디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.

각 소스-드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스-드라이버 집적회로(S-DIC)는, 표시패널(110)에 연결된 소스-회로필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.

게이트 구동 회로(130)는, 다수의 게이트 라인(GL)로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동 회로(130)는 스캔 구동 회로라고도 한다.

게이트 구동 회로(130)는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.

게이트 구동 회로(130)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 게이트 구동 회로(130)는 다수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 표시패널(110)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.

게이트 구동 회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.

데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.

데이터 구동 회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.

게이트 구동 회로(130)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.

표시패널(110)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔 라인(SCL), 다수의 센스 라인(SCL) 및 다수의 발광 제어 라인(EML)을 포함할 수 있다. 스캔 라인(SCL), 센스 라인(SCL) 및 발광 제어 라인(EML)은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 센스 트랜지스터, 발광 제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔 신호, 센스 신호, 발광 제어 신호)를 전달하는 배선들이다. 이하, 도 2를 참조하여 설명한다.

본 실시예들에 따른 표시장치(100)는, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED(Micro Light Emitting Diode) 디스플레이 등의 자 발광 디스플레이일 수 있다.

본 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광 소자로서 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광 소자를 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED(Micro Light Emitting Diode)를 발광 소자로서 포함할 수 있다.

도 2는 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 등가회로이다.

도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 각 서브픽셀(SP)은, 발광 소자(ED)와, 발광 소자(ED)로 흐르는 전류를 제어하는 구동 트랜지스터(DRT)와, 데이터 전압(Vdata)을 구동 트랜지스터(DRT)로 전달하는 스캔 트랜지스터(SCT)와, 초기화 동작을 위한 센스 트랜지스터(SENT)와, 발광 제어를 위한 발광 제어 트랜지스터(EMT)와, 일정 기간 동안 전압 유지를 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.

도 2에 예시된 서브픽셀(SP)은, 발광 소자(ED)를 구동하기 위하여, 4개의 트랜지스터(DRT, SCT, SENT, EMT)와 1개의 캐패시터(Cst)를 갖기 때문에, 4T(Transistor)1C(Capacitor) 구조를 갖는다고 한다.

발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 위치하는 발광층(EL)을 포함한다. 발광 소자(ED)의 제1 전극(E1)은 애노드 전극 또는 캐소드 전극일 수 있고, 제2 전극(E2)은 캐소드 전극 또는 애노드 전극일 수 있다. 발광 소자(ED)는 일 예로, 유기발광다이오드(OLED), 발광다이오드(LED), 퀀텀닷 발광 소자 등일 수 있다.

발광 소자(ED)의 제2 전극(E2)은 공통 전극일 수 있다. 이 경우, 발광 소자(ED)의 제2 전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다. 여기서, 기저 전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압과 유사한 전압일 수 있다.

구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)을 포함한다.

구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. 아래에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다.

스캔 트랜지스터(SCT)는 게이트 라인(GL)의 일종인 다수의 스캔 라인(SCL) 중 대응되는 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터 라인(DL) 중 대응되는 데이터 라인(DL) 간의 연결을 제어할 수 있다.

스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 게이트 라인(GL)의 한 종류인 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다.

스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.

스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되고, 턴-오프 레벨 전압의 스캔 신호(SCAN)에 의해 턴-오프 된다. 여기서, 스캔 트랜지스터(SCT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 스캔 트랜지스터(SCT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.

센스 트랜지스터(SENT)는, 게이트 라인(GL)의 일종인 다수의 센스 라인(SENL) 중 대응되는 센스 라인(SENL)에서 공급되는 센스 신호(SENSE)에 응답하여, 발광 소자(ED)의 제1 전극(E1)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 초기화 전압 라인(IVL) 중 대응되는 초기화 전압 라인(IVL) 간의 연결을 제어할 수 있다.

센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 초기화 전압 라인(IVL)에 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 게이트 노드는 게이트 라인(GL)의 일종인 센스 라인(SENL)과 전기적으로 연결되어 센스 신호(SENSE)를 인가 받을 수 있다.

센스 트랜지스터(SENT)는 턴-온 되어, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vini)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해줄 수 있다.

센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스 신호(SENSE)에 의해 턴-온 되고, 턴-오프 레벨 전압의 센스 신호(SENSE)에 의해 턴-오프 된다. 여기서, 센스 트랜지스터(SENT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 센스 트랜지스터(SENT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.

발광 제어 트랜지스터(EMT)는 게이트 라인(GL)의 일종인 다수의 발광 제어 라인(EML) 중 대응되는 발광 제어 라인(EML)에서 공급되는 발광 제어 신호(EM)에 응답하여, 구동 트랜지스터(DRT)의 제3 노드(N3)와 다수의 구동 라인(DVL) 중 대응되는 구동 라인(DVL) 간의 연결을 제어할 수 있다. 즉, 도 2에 도시된 바와 같이, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 라인(DVL) 사이에 전기적으로 연결될 수 있다.

발광 제어 트랜지스터(EMT)의 드레인 노드 또는 소스 노드는 구동 라인(DVL)에 전기적으로 연결될 수 있다. 발광 제어 트랜지스터(EMT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제3 노드(N3)에 전기적으로 연결될 수 있다. 발광 제어 트랜지스터(EMT)의 게이트 노드는 게이트 라인(GL)의 일종인 발광 제어 라인(EML)과 전기적으로 연결되어 발광 제어 신호(EM)를 인가 받을 수 있다.

이와 다르게, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED)의 제1 전극(E1) 간의 연결을 제어할 수도 있다. 즉, 도 2에 도시된 바와 다르게, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED) 사이에 전기적으로 연결될 수 있다.

발광 제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광 제어 신호(EM)에 의해 턴-온 되고, 턴-오프 레벨 전압의 발광 제어 신호(EM)에 의해 턴-오프 된다. 여기서, 발광 제어 트랜지스터(EMT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 발광 제어 트랜지스터(EMT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.

스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지해줄 수 있다.

스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.

구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 모두가 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 중 적어도 하나는 n 타입 트랜지스터(또는 p 타입 트랜지스터)이고 나머지는 p 타입 트랜지스터(또는 n 타입 트랜지스터)일 수 있다.

도 2에 예시된 서브픽셀(SP)의 4T1C 구조는, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.

도 3은 본 발명의 실시예들에 따른 표시장치(100)의 기본적인 구동 기간들을 나타낸 도면이고, 도 4는 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)에 대한 구동 시, 서브픽셀(SP)에 인가되는 게이트 신호들(SCAN, SENSE, EM)을 나타낸 도면이다.

도 3을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP)의 구동시간은, 센싱 기간(SENSING), 제1 홀딩 기간(HOLD1), 데이터 쓰기 기간(DW), 제2 홀딩 기간(HOLD2) 및 발광 기간(EMISSION)을 포함할 수 있다.

도 3 및 도 4를 참조하면, 센싱 기간(SENSING)은 구동 트랜지스터(DRT)의 특성치(예: 문턱 전압, 이동도)가 센싱되는 기간이다. 센싱 기간(SENSING)은 초기화 기간(INIT) 및 샘플링 기간(SAMP)을 포함할 수 있다.

도 4를 참조하면, 센싱 기간(SENSING) 내 초기화 기간(INIT) 동안, 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되고, 센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스 신호(SENSE)에 의해 턴-온 된다.

이에 따라, 구동 트랜지스터(DRT)의 제1 노드(N1)에 센싱 구동용 데이터 전압(Vdata)이 인가되고, 구동 트랜지스터(DRT)의 제2 노드(N2)에 초기화 전압(Vini)이 인가됨으로써, 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)가 초기화 된다. 초기화 기간(INIT) 동안, 발광 제어 트랜지스터(EMT)는 턴-오프 레벨 전압의 발광 제어 신호(EM)에 의해 턴-오프 될 수 있다.

도 4를 참조하면, 센싱 기간(SENSING) 내 샘플링 기간(SAMP) 동안, 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되고, 센스 트랜지스터(SENT)는 턴-오프 레벨 전압의 센스 신호(SENSE)에 의해 턴-오프 된다. 그리고, 샘플링 기간(SAMP) 동안, 발광 제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광 제어 신호(EM)에 의해 턴-온 될 수 있다. 이에 따라, 구동 트랜지스터(DRT)의 제1 노드(N1)는 센싱 구동용 데이터 전압(Vdata)이 인가된 상태이고, 구동 트랜지스터(DRT)의 제2 노드(N2)는 플로팅 된 상태이다. 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 부스팅 되고, 일정 시간 이후 포화(saturation) 된다. 구동 트랜지스터(DRT)의 제2 노드(N2)의 포화된 전압은 구동 트랜지스터(DRT)의 제1 노드(N1)의 센싱 구동용 데이터 전압(Vdata)에서 구동 트랜지스터(DRT)의 문턱 전압(Vth)을 뺀 전압(Vdata-Vth)에 해당한다.

도 4를 참조하면, 제1 홀딩 기간(HOLD1)은 센싱 기간(SENSING) 이후 데이터 쓰기 기간(DW)이 진행되기 전의 기간이다. 제1 홀딩 기간(HOLD1) 동안, 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)는 턴-오프 상태일 수 있다. 제1 홀딩 기간(HOLD1) 동안, 구동 트랜지스터(DRT)의 도통 전류에 의해, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 상승한다. 이때, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)의 전위차가 유지되므로, 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)의 전압이 함께 변동(상승)될 수 있다.

도 4를 참조하면, 데이터 쓰기 기간(DW)은, 발광 소자(ED)에 흐르는 구동전류를 결정하는 기간으로서, 구동 트랜지스터(DRT)의 제1 노드(N1)에 영상표시를 위한 데이터 전압(Vdata)이 인가되는 기간이다. 이때, 센싱 기간(SENSING)의 구동 동작으로 인해, 발광 소자(ED)에 흐르는 구동전류는 구동 트랜지스터(DRT)의 문턱 전압과 무관하게 결정될 수 있다. 이에 따라, 구동 트랜지스터들(DRT) 간의 문턱 전압 편차에 따른 휘도 불균일이 발생하지 않는다. 따라서, 센싱 기간(SENSING)을 구동 트랜지스터들(DRT) 간의 문턱 전압 편차를 보상해주는 내부 보상기간이라고도 한다.

도 4를 참조하면, 데이터 쓰기 기간(DW) 동안, 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 된다. 이에 따라, 스캔 트랜지스터(SCT)는 데이터 라인(DL)에 공급된 영상 표시용 데이터 전압(VDTA)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달한다. 여기서, 구동 트랜지스터(DRT)의 제1 노드(N1)는 스토리지 캐패시터(Cst)의 한 전극과 전기적으로 연결된다. 따라서, 데이터 쓰기 기간(DW) 동안, 영상 표시용 데이터 전압(VDTA)과 대응되는 전하가 스토리지 캐패시터(Cst)에 충전된다.

도 4를 참조하면, 제2 홀딩 기간(HOLD2)은 데이터 쓰기 기간(DW) 이후 발광 기간(EMISSION)이 진행되기 전의 기간이다. 제2 홀딩 기간(HOLD2) 동안, 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)는 턴-오프 상태일 수 있다. 제2 홀딩 기간(HOLD2) 동안, 구동 트랜지스터(DRT)의 도통 전류에 의해, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 상승한다. 이때, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)의 전위차가 유지되므로, 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)의 전압이 함께 상승한다.

구동 트랜지스터(DRT)의 제2 노드(N2)의 상승된 전압(즉, 발광 소자(ED)의 제1 전극(E1)의 전압)이 일정 전압(발광 소자(ED)의 제2 전극(E2)의 전압에서 발광 소자(ED)의 문턱 전압을 더한 전압) 이상이 되면, 발광 소자(ED)가 발광하기 시작한다.

도 4를 참조하면, 발광 기간(EMISSION)은 발광 소자(ED)가 실제로 발광하는 기간이다. 발광 기간(EMISSION) 동안, 발광 소자(ED)가 발광할 수 있도록, 발광 제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광 제어 신호(EM)에 의해 턴-온 된다. 이때, 발광 소자(ED)의 발광 휘도는 발광 소자(ED)에 흐르는 구동전류에 비례한다. 발광 기간(EMISSION)이 한 프레임 시간의 대부분을 차지한다.

도 5는 본 발명의 실시예들에 따른 표시장치(100)의 개별 구동에 대한 타이밍 다이어그램이다.

도 5를 참조하면, 표시패널(110)에는 다수의 서브픽셀(SP)이 매트릭스 형태로 배열된다. 따라서, 표시패널(110)에는 다수의 서브픽셀 라인(SPL #1, SPL #2, SPL #3, SPL #4, SPL #5, SPL #6 등.)이 존재할 수 있다.

도 5를 참조하면, 다수의 서브픽셀 라인(SPL #1, SPL #2, SPL #3, SPL #4, SPL #5, SPL #6 등.)은 개별적으로 구동되고 순차적으로 구동될 수 있다.

다수의 서브픽셀 라인(SPL #1, SPL #2, SPL #3, SPL #4, SPL #5, SPL #6 등)은 센싱 기간(SENSING)이 순차적으로 진행되고, 제1 홀딩 기간(HOLD1)이 순차적으로 진행되고, 데이터 쓰기 기간(DW)이 순차적으로 진행되고, 제2 홀딩 기간(HOLD2)이 진행된다.

각 서브픽셀(SP)의 센싱 기간(SENSING) 동안, 각 서브픽셀(SP)의 구동 트랜지스터(DRT)의 문턱 전압에 대한 센싱 및 보상(내부 보상)이 진행되어, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 간의 전압 차이가 구동 트랜지스터(DRT)의 문턱 전압이 될 때까지 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 상승하여 포화되는 시간(센싱 시간)이 필요하다. 하지만, 센싱 기간(SENSING)이 센싱 시간만큼 확보되지 못하면, 문턱 전압 보상이 정상적으로 이루어지지 못한다.

전술한 바와 같이, 다수의 서브픽셀 라인(SPL #1, SPL #2, SPL #3, SPL #4, SPL #5, SPL #6 등)을 개별적으로 순차적으로 구동하는 경우, 센싱 기간(SENSING)을 필요한 시간만큼 확보하기가 어렵다.

이에 따라, 본 발명의 실시예들은 다수의 서브픽셀 라인(SPL #1, SPL #2, SPL #3, SPL #4, SPL #5, SPL #6 등.)을 몇 개의 클러스터로 그룹화하고, 하나의 클러스터에 포함되는 둘 이상의 서브픽셀 라인을 동시에 구동하는 클러스터 구동(Cluster Driving) 방식을 제시한다. 아래에서는, 클러스터 구동 방식에 대한 몇 가지 실시 예들을 설명한다. 클러스터 구동은 그룹 구동, 블록 구동, 또는 동시 구동 등이라고도 할 수 있다.

도 6은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동을 위한 클러스터들(CLST #1 ~ CLST #M, M≥2)을 예시적으로 나타낸 도면이다.

도 6을 참조하면, 다수의 서브픽셀(SP)은 M개의 클러스터(CLST #1 ~ CLST #M)으로 그룹화된다. M은 2 이상의 자연수일 수 있다.

도 6을 참조하면, M개의 클러스터(CLST #1 ~ CLST #M) 각각은 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)을 포함할 수 있다. N은 2이상의 자연수일 수 있다. N개의 서브픽셀 라인(SPL #1 ~ SPL #N) 각각에는 여러 개의 서브픽셀(SP)이 배치된다.

도 7은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동을 위한 GIP (Gate In Panel) 타입의 게이트 구동 회로(130)를 나타낸 도면이다.

도 7을 참조하면, 게이트 구동 회로(130)는 GIP 타입인 경우, 게이트 구동 회로(130)는 영상이 표시되는 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.

도 7을 참조하면, 게이트 구동 회로(130)는 구동 타이밍에 따라 스캔 신호(SCAN), 센스 신호(SENSE) 및 발광 제어 신호(EM)를 출력하기 위하여, 여러 가지의 상을 갖는 클럭 신호들이 필요하다. 이를 위해, 넌-액티브 영역(N/A)에 클럭 배선들(CL)이 배치된다.

도 7을 참조하면, 게이트 구동 회로(130)는 3가지 종류의 게이트 라인(GL)에 해당하는 스캔 라인(SCL), 센스 라인(SENL) 및 발광 제어 라인(EML)을 구동하기 위하여, 스캔 신호(SCAN)를 스캔 라인(SCL)으로 출력하는 스캔 드라이버(SCD), 센스 신호(SENSE)를 센스 라인(SENL)으로 출력하는 센스 드라이버(SED) 및 발광 제어 신호(EM)를 발광 제어 라인(EML)으로 출력하는 발광 제어 드라이버(EMD)를 포함할 수 있다.

도 7을 참조하면, 클러스터 구동을 위하여, 게이트 구동 회로(130)는 M개의 클러스터(CLST #1 ~ CLST #M) 별로 스캔 드라이버(SCD), 센스 드라이버(SED) 및 발광 제어 드라이버(EMD)를 포함할 수 있다.

예를 들어, M개의 클러스터(CLST #1 ~ CLST #M) 중 제1 클러스터(CLST #1)을 위한 제1 게이트 구동 회로(GDC #1)는, 제1 클러스터(CLST #1)에 배치된 N개의 스캔 라인(SCL)을 구동하기 위하여, N개의 스캔 신호(SCAN 1 ~ SCAN N)를 출력하는 스캔 드라이버(SCD)와, 제1 클러스터(CLST #1)에 배치된 K(1≤K≤N)개의 센스 라인(SENL)을 구동하기 위하여, K개의 센스 신호(SENSE)를 출력하는 센스 드라이버(SED)와, 제1 클러스터(CLST #1)에 배치된 K(1≤K≤N)개의 발광 제어 라인(EML)을 구동하기 위하여, K개의 발광 제어 신호(EM)를 출력하는 발광 제어 드라이버(EMD)를 포함할 수 있다.

M개의 클러스터(CLST #1 ~ CLST #M) 중 제2 클러스터(CLST #2)을 위한 제2 게이트 구동 회로(GDC #2)는, 제2 클러스터(CLST #2)에 배치된 N개의 스캔 라인(SCL)을 구동하기 위하여, N개의 스캔 신호(SCAN 1 ~ SCAN N)를 출력하는 스캔 드라이버(SCD)와, 제2 클러스터(CLST #2)에 배치된 K(1≤K≤N)개의 센스 라인(SENL)을 구동하기 위하여, K개의 센스 신호(SENSE)를 출력하는 센스 드라이버(SED)와, 제2 클러스터(CLST #2)에 배치된 K(1≤K≤N)개의 발광 제어 라인(EML)을 구동하기 위하여, K개의 발광 제어 신호(EM)를 출력하는 발광 제어 드라이버(EMD)를 포함할 수 있다.

각 클러스터 단위로 구성되는 스캔 드라이버(SCD)는 N개의 스캔 신호(SCAN 1 ~ SCAN N)를 생성하여 N개의 스캔 라인(SCL)으로 출력하기 위하여, N개의 스캔 라인(SCL) 각각에 대하여 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 풀-업 트랜지스터의 게이트 노드(Q 노드) 및 풀-다운 트랜지스터의 게이트 노드(QB 노드)를 제어하기 위한 제어 회로를 포함할 수 있다.

각 클러스터 단위로 구성되는 센스 드라이버(SED)는 K개의 센스 신호(SENSE)를 생성하여, K개의 센스 라인(SENL)으로 출력하기 위하여, K개의 센스 라인(SENL) 각각에 대하여 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 풀-업 트랜지스터의 게이트 노드(Q 노드) 및 풀-다운 트랜지스터의 게이트 노드(QB 노드)를 제어하기 위한 제어 회로를 포함할 수 있다.

각 클러스터 단위로 구성되는 발광 제어 드라이버(EMD)는 K개의 발광 제어 신호(EM)를 생성하여, K개의 발광 제어 라인(EML)으로 출력하기 위하여, K개의 발광 제어 라인(EML) 각각에 대하여 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 풀-업 트랜지스터의 게이트 노드(Q 노드) 및 풀-다운 트랜지스터의 게이트 노드(QB 노드)를 제어하기 위한 제어 회로를 포함할 수 있다.

스캔 드라이버(SCD) 및 센스 드라이버(SED)는 함께 구현될 수 있다.

아래에서는, 설명의 편의를 위하여, M개의 클러스터(CLST #1 ~ CLST #M) 각각은 6개의 서브픽셀 라인(SPL #1 ~ SPL #6, N=6)을 포함하는 경우를 예로 든다. M개의 클러스터(CLST #1 ~ CLST #M) 중 제1 클러스터(CLST #1) 및 제2 클러스터(CLST #2)을 예로 든다.

도 8은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동에 대한 타이밍 다이어그램이고, 도 9는 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 제1 클러스터(CLST #1)에 인가되는 게이트 신호들(SCAN, SENSE, EM)을 나타낸 도면이다.

도 8 및 도 9를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)을 정해진 절차(SENSING, HOLD1, DW, HOLD2, EMISSIOND)에 따라 구동한다. 그리고, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)의 구동이 시작된 이후, 제2 클러스터(CLST #2)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)의 구동이 시작될 수 있다.

일 예로, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 6개의 스캔 라인(SCL)의 구동과, 제2 클러스터(CLST #2)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 6개의 스캔 라인(SCL)의 구동이 중첩되지 않도록, 제1 클러스터(CLST #1)과 제2 클러스터(CLST #2)의 구동 타이밍이 제어될 수 있다.

도 8 및 도 9를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 배치된 서브픽셀들(SP)의 경우, 센싱 기간(SENSING)과 발광 기간(EMISSION)은 동시에 진행되고, 데이터 쓰기 기간(DW)은 순차적으로 진행된다.

도 8 및 도 9를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 센싱 기간(SENSING) 내 초기화 기간(INIT) 동안, 게이트 구동 회로(130)는, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 6개의 스캔 라인(SCL)으로 턴-온 레벨 전압(1차 턴-온 레벨 전압)을 갖는 스캔 신호들(SCAN 1 ~ SCAN 6)을 동시에 인가하고, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 K(1≤K≤6)개의 센스 라인(SENL)으로 턴-온 레벨 전압을 갖는 센스 신호(SENSE)를 동시에 인가하고, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 K(1≤K≤6)개의 발광 제어 라인(EML)으로 턴-오프 레벨 전압을 갖는 발광 제어 신호(EM)를 동시에 인가한다.

도 8 및 도 9를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 센싱 기간(SENSING) 내 샘플링 기간(SAMP) 동안, 게이트 구동 회로(130)는 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 6개의 스캔 라인(SCL)으로 턴-온 레벨 전압(1차 턴-온 레벨 전압 구간)을 갖는 스캔 신호들(SCAN 1 ~ SCAN 6)을 동시에 지속적으로 인가하고, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 K(1≤K≤6)개의 스캔 라인(SCL)으로 턴-오프 레벨 전압의 센스 신호(SENSE)를 동시에 인가하고, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 K(1≤K≤6)개의 발광 제어 라인(EML)으로 턴-온 레벨 전압(1차 턴-온 레벨 전압)을 갖는 발광 제어 신호(EM)를 동시에 인가한다.

전술한 바와 같이, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6) 모두는, 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 센스 신호(SENSE)를 동시에 인가 받는다.

센스 신호(SENSE)의 공급 구조의 일 예로, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 배치된 서브픽셀들(SP) 각각은 센스 트랜지스터(SENT)를 1개씩 포함할 수 있다.

이 경우, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 6개의 센스 라인(SENL)이 배치되고, 게이트 구동 회로(130)는 6개의 센스 라인(SENL)으로 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 센스 신호(SENSE)를 공급할 수 있다.

제1 클러스터(CLST #1)에 대한 센스 신호(SENSE)의 공급 방식의 일 예로, 게이트 구동 회로(130)는 6개의 센스 신호(SENSE)를 출력할 수 있다. 게이트 구동 회로(130)에서 출력된 6개의 센스 신호(SENSE)는 6개의 센스 라인(SENL)으로 각각 인가될 수 있다.

제1 클러스터(CLST #1)에 대한 센스 신호(SENSE)의 공급 방식의 다른 예로, 게이트 구동 회로(130)는 1개의 센스 신호(SENSE)를 출력할 수 있다. 이 경우, 1개의 센스 신호(SENSE)는 6개의 센스 라인(SENL)으로 분기되어 공급될 수 있다.

센스 신호(SENSE)의 공급 구조의 다른 예로, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 배치된 서브픽셀들(SP)은 컬럼 단위로 1개의 센스 트랜지스터(SENT)를 공유할 수 있다(즉, K=1). 이 경우, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 1개의 센스 라인(SENL)이 배치되고, 게이트 구동 회로(130)는 1개의 센스 라인(SENL)으로 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 센스 신호(SENSE)를 공급할 수 있다. 1개의 센스 라인(SENL)에 공급된 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 센스 신호(SENSE)는 컬럼 단위로 1개의 센스 트랜지스터(SENT)에 인가되고, 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 포함된 동일 컬럼에 배치된 서브픽셀들(SP)에 의해 공유된다.

전술한 바와 같이, 6개의 서브픽셀 라인(SPL #1 ~ SPL #6) 모두는, 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 발광 제어 신호(EM)를 동시에 인가 받는다.

발광 제어 신호(EM)의 공급 구조의 일 예로, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 배치된 서브픽셀들(SP) 각각은 발광 제어 트랜지스터(EMT)를 1개씩 포함할 수 있다.

이 경우, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 6개의 발광 제어 라인(EML)이 배치되고, 게이트 구동 회로(130)는 6개의 발광 제어 라인(EML)으로 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 발광 제어 신호(EM)를 공급할 수 있다.

제1 클러스터(CLST #1)에 대한 발광 제어 신호(EM)의 공급 방식의 일 예로, 게이트 구동 회로(130)는 6개의 발광 제어 신호(EM)를 출력할 수 있다. 게이트 구동 회로(130)에서 출력된 6개의 발광 제어 신호(EM)는 6개의 발광 제어 라인(EML)으로 각각 인가될 수 있다.

제1 클러스터(CLST #1)에 대한 발광 제어 신호(EM)의 공급 방식의 다른 예로, 게이트 구동 회로(130)는 1개의 발광 제어 신호(EM)를 출력할 수 있다. 1개의 발광 제어 신호(EM)는 6개의 발광 제어 라인(EML)으로 분기되어 공급될 수 있다.

발광 제어 신호(EM)의 공급 구조의 다른 예로, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 배치된 서브픽셀들(SP)은 컬럼 단위로 1개의 발광 제어 트랜지스터(EMT)를 공유할 수 있다(즉, K=1).

이 경우, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 1개의 발광 제어 라인(EML)이 배치되고, 게이트 구동 회로(130)는 1개의 발광 제어 라인(EML)으로 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 발광 제어 신호(EM)를 공급할 수 있다. 1개의 발광 제어 라인(EML)에 공급된 턴-온 레벨 전압 또는 턴-오프 레벨 전압의 발광 제어 신호(EM)는 컬럼 단위로 1개의 센스 트랜지스터(SENT)에 인가되고, 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 포함된 동일 컬럼에 배치된 서브픽셀들(SP)에 의해 공유된다.

도 8 및 도 9를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)은 센싱 기간(SENSING)이 동시에 시작되고 동시에 완료된다. 이후, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)은 각기 다른 시간적 길이의 제1 홀딩 기간(HOLD1)이 경과 한 이후 데이터 쓰기 기간(DW)을 진행한다. 여기서, 데이터 쓰기 기간(DW)은 각 서브픽셀(SP)에 영상 표시를 위한 데이터 전압(Vdata)이 입력되는 것을 의미한다.

본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6) 각각의 데이터 쓰기 기간(DW)은 순차적으로 진행된다.

제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6) 각각의 데이터 쓰기 기간(DW)이 순차적으로 진행되기 위해서, 게이트 구동 회로(130)는, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)에 대응되는 6개의 스캔 라인(SCL)으로 턴-온 레벨 전압(2차 턴-온 레벨 전압)을 갖는 스캔 신호들(SCAN 1 ~ SCAN 6)을 순차적으로 공급한다.

제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)은, 각기 다른 길이만큼의 제1 홀딩 기간(HOLD1)을 가진 이후, 데이터 쓰기 기간(DW)을 갖는다. 여기서, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6) 각각의 데이터 쓰기 기간(DW)은 동일한 시간적인 길이를 가질 수 있다.

제1 홀딩 기간(HOLD1) 동안, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)은 턴-오프 레벨 전압의 스캔 신호(SCAN 1 ~ SCAN 6), 턴-오프 레벨 전압의 센스 신호(SENSE), 턴-오프 레벨 전압의 발광 제어 신호(EM)를 공급받는다.

도 8 및 도 9를 참조하면, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6) 각각의 데이터 쓰기 기간(DW)이 순차적으로 진행된 이후, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6)은 각기 다른 길이만큼의 제2 홀딩 기간(HOLD2)을 가진다.

이후, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6) 각각의 발광 기간(EMISSION)이 동시에 진행된다. 여기서, 제1 클러스터(CLST #1)에 포함된 6개의 서브픽셀 라인(SPL #1 ~ SPL #6) 각각의 발광 기간(EMISSION)의 동일한 시간적인 길이를 가질 수 있다.

전술한 바와 같이, 한 프레임 시간 동안, 하나의 제1 클러스터(CLST #1) 내에 포함되는 6개의 서브픽셀 라인(SPL #1 ~ SPL #6, N=6)에 공급되는 6개의 스캔 신호(SCAN 1 ~ SCAN 6)는, 1차 턴-온 레벨 전압 구간(센싱 기간(SENSING)과 대응)과 2차 턴-온 레벨 전압 구간(데이터 쓰기 기간(DW)과 대응)을 갖는다.

6개의 스캔 신호(SCAN 1 ~ SCAN 6)는 동일한 타이밍에 1차 턴-온 레벨 전압 구간(센싱 기간(SENSING)과 대응)을 갖는다. 하지만, 6개의 스캔 신호(SCAN 1 ~ SCAN 6)는 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간(데이터 쓰기 기간(DW)과 대응)을 갖는다.

따라서, 하나의 제1 클러스터(CLST #1) 내에 포함되는 6개의 서브픽셀 라인(SPL #1 ~ SPL #6, N=6)에 배치된 6개의 스캔 라인(SCL)은 개별적으로 구동되어야 한다.

한 프레임 시간 동안, 하나의 제1 클러스터(CLST #1) 내에 포함되는 6개의 서브픽셀 라인(SPL #1 ~ SPL #6, N=6)에 공급되는 6개의 센스 신호(SENSE)는 한번의 턴-온 레벨 전압 구간(초기화 기간(INIT)과 대응)을 갖는다. 그리고, 6개의 센스 신호(SENSE)는 모두 동일한 타이밍에 턴-온 레벨 전압 구간(초기화 기간(INIT)과 대응)을 갖는다.

한 프레임 시간 동안, 하나의 제1 클러스터(CLST #1) 내에 포함되는 6개의 서브픽셀 라인(SPL #1 ~ SPL #6, N=6)에 공급되는 6개의 발광 제어 신호(EM)는 1차 턴-온 레벨 전압 구간(샘플링 기간(SAMP)과 대응)과 2차 턴-온 레벨 전압 구간(발광 기간(EMISSION)과 대응)을 갖는다. 그리고, 6개의 발광 제어 신호(EM)는 1차 턴-온 레벨 전압 구간(샘플링 기간(SAMP)과 대응)과 2차 턴-온 레벨 전압 구간(발광 기간(EMISSION)과 대응)을 모두 동일한 타이밍에 갖는다.

아래에서는, 효율적인 클러스터 구동을 위한 게이트 구동 방식을 설명한다. 설명의 편의를 위하여, 동일한 클러스터에 포함되고 서로 이웃하여 배치되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)을 예로 든다. 또한, 제1 서브픽셀 라인(SPL #1)에 배치되는 제1 서브픽셀(SP1), 제2 서브픽셀 라인(SPL #2)에 배치되는 제2 서브픽셀(SP2), 제3 서브픽셀 라인(SPL #3)에 배치되는 제3 서브픽셀(SP3), 제4 서브픽셀 라인(SPL #4)에 배치되는 제4 서브픽셀(SP4)를 예로 든다. 또한, 아래에서는, 발광 제어 라인(EML) 및 센스 라인(SENL)에 대한 게이트 구동에 초점을 맞추어 설명한다. 따라서, 설명의 편의를 위해, 스캔 라인들(SCL)이 도면들에서 생략될 수 있다.

도 10은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM)와 센스 신호(SENSE)에 대한 개별 게이트 구동 방식을 나타낸 다이어그램이다. 단, 도 10에서는 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)과 대응되어 배치된 4개의 스캔 라인(SCL)은 생략한다.

도 10을 참조하면, M개의 클러스터(CLST #1 ~ CLST #M) 중 임의의 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 발광 제어 라인(EML 1 ~ EML 4)은, 제1 클러스터(CLST #1)에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)과 각각 대응된다.

제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 발광 제어 라인(EML 1 ~ EML 4)은, 제1 클러스터(CLST #1)에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)으로 제1 내지 제4 발광 제어 신호(EM 1 ~ EM 4)를 공급한다.

제1 클러스터(CLST #1)에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)으로 공급된 제1 내지 제4 발광 제어 신호(EM 1 ~ EM 4)는, 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 포함된 제1 내지 제 4 서브픽셀(SP1 ~ SP4)의 발광을 제어할 수 있다.

도 10을 참조하면, M개의 클러스터(CLST #1 ~ CLST #M) 중 임의의 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 센스 라인(SENL 1 ~ SENL 4)은, 제1 클러스터(CLST #1)에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)과 각각 대응된다.

M개의 클러스터(CLST #1 ~ CLST #M) 중 임의의 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 센스 라인(SENL 1 ~ SENL 4)은, 제1 클러스터(CLST #1)에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)으로 1 클러스터(CLST #1)에 포함되는 제1 내지 제4 센스 신호(SENSE 1 ~ SENSE 4)를 공급한다.

제1 클러스터(CLST #1)에 포함된 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)으로 공급된 제1 내지 제4 센스 신호(SENSE 1 ~ SENSE 4)는, 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 포함된 제1 내지 제 4 서브픽셀(SP1 ~ SP4)로 초기화 전압(Vini)을 공급한다.

도 10을 참조하면, 제1 클러스터(CLST #1)의 영역에는, 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 각각 대응되는 제1 내지 제4 발광 제어 라인(EML 1 ~ EML 4)이 배치되고, 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 각각 대응되는 제1 내지 제4 센스 라인(SENL 1 ~ SENL 4)이 배치된다.

따라서, 제1 클러스터(CLST #1)에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 배치된 제1 내지 제4 서브픽셀(SP1 ~ SP4) 각각은, 발광 소자(ED), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst) 뿐만 아니라, 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)도 포함하는 4T1C 구조를 갖는다.

한 프레임 시간 동안, 하나의 제1 클러스터(CLST #1) 내에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 공급되는 4개의 스캔 신호(SCAN)는 1차 턴-온 레벨 전압 구간(센싱 기간(SENSING)과 대응)과 2차 턴-온 레벨 전압 구간(데이터 쓰기 기간(DW)과 대응)을 갖는다.

한 프레임 시간 동안, 하나의 제1 클러스터(CLST #1) 내에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 공급되는 6개의 스캔 신호(SCAN)는 동일한 타이밍에 1차 턴-온 레벨 전압 구간(센싱 기간(SENSING)과 대응)을 갖지만, 2차 턴-온 레벨 전압 구간(데이터 쓰기 기간(DW)과 대응)을 서로 다른 타이밍에 순차적으로 갖는다.

따라서, 게이트 구동 회로(130)는 하나의 제1 클러스터(CLST #1) 내에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)과 대응되어 배치된 4개의 스캔 라인(SCL)을 개별적으로 구동해야 한다.

이에 비해, 클러스터 구동 시, 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 발광 제어 라인(EML 1 ~ EML 4)은 동일한 타이밍에 구동된다. 클러스터 구동 시, 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 센스 라인(SENL 1 ~ SENL 4)도 동일한 타이밍에 구동된다.

따라서, 본 발명의 실시예들에 따른 표시장치(100)는, 하나의 클러스터에 포함되는 서브픽셀 라인들의 개수에 비해, 발광 제어 신호(EM) 및 센스 신호(SENSE)의 개수를 줄일 수 있는 구조를 제안한다. 이러한 구조를 "게이트 클러스터 구동 구조"라고 한다. 아래에서는 다양한 게이트 클러스터 구동 구조에 대하여 설명한다.

도 11은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제1 게이트 클러스터 구동 구조를 나타낸 다이어그램이다.

하나의 제1 클러스터(CLST #1) 내에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 공급되는 4개의 발광 제어 신호(EM 1 ~ EM 4)는, 한 프레임 시간 동안, 1차 턴-온 레벨 전압 구간(샘플링 기간(SAMP)과 대응)과 2차 턴-온 레벨 전압 구간(발광 기간(EMISSION)과 대응)을 갖는다.

하나의 제1 클러스터(CLST #1) 내에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 공급되는 4개의 발광 제어 신호(EM 1 ~ EM 4)는, 한 프레임 시간 동안, 1차 턴-온 레벨 전압 구간(샘플링 기간(SAMP)과 대응)과 2차 턴-온 레벨 전압 구간(발광 기간(EMISSION)과 대응)을 모두 동일한 타이밍에 갖는다.

따라서, 도 11을 참조하면, 게이트 구동 회로(130)는, 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 발광 제어 라인(EML 1 ~ EML 4)을 클러스터링(Clustering) 하여 구동할 수 있다.

도 11을 참조하면, 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 발광 제어 라인(EML 1 ~ EML 4)은 표시패널(110)의 넌-액티브 영역(N/A)에서 모두 묶여져 클러스터링 될 수 있다.

게이트 구동 회로(130)는 하나의 발광 제어 신호(EM 1234)만을 출력한다. 하지만, 게이트 구동 회로(130)에서 출력된 하나의 발광 제어 신호(EM 1234)는 분기되어 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 발광 제어 라인(EML 1 ~ EML 4)에 공급된다.

하나의 제1 클러스터(CLST #1) 내에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 공급되는 4개의 센스 신호(SENSE 1 ~ SENSE 4)는, 한 프레임 시간 동안, 1차례의 턴-온 레벨 전압 구간(초기화 기간(INIT)과 대응)을 갖는다.

하나의 제1 클러스터(CLST #1) 내에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 공급되는 4개의 센스 신호(SENSE 1 ~ SENSE 4)는, 한 프레임 시간 동안, 턴-온 레벨 전압 구간(초기화 기간(INIT)과 대응)을 모두 동일한 타이밍에 갖는다.

따라서, 도 11을 참조하면, 게이트 구동 회로(130)는, 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 센스 라인(SENL 1 ~ SENL 4)을 클러스터링(Clustering) 하여 구동할 수 있다.

도 11을 참조하면, 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 센스 라인(SENL 1 ~ SENL 4)은 표시패널(110)의 넌-액티브 영역(N/A)에서 한 지점에서 클러스터링 될 수 있다.

게이트 구동 회로(130)는 하나의 센스 신호(SENSE 1234)만을 출력한다. 하지만, 게이트 구동 회로(130)에서 출력된 하나의 센스 신호(SENSE 1234)는 분기되어 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 센스 라인(SENL 1 ~ SENL 4)에 공급된다.

전술한 제1 게이트 클러스터 구동 구조에 따르면, 게이트 구동 회로(130) 내 발광 제어 드라이버(EMD) 및 센스 드라이버(SED)의 회로 영역을 크게 줄여줄 수 있다. 게이트 구동 회로(130)가 GIP 타입으로 구현되는 경우, 표시패널(110)에서 GIP 타입의 게이트 구동 회로(130)가 형성되는 면적을 줄여줄 수 있어, 베젤 크기를 줄일 수 있다.

제1 게이트 클러스터 구동 구조는 표시패널(110) 내 액티브 영역(A/A)의 구조 변경이 없는 방식이다. 아래에서, 표시패널(110) 내 액티브 영역(A/A)의 구조 변경(배선 공유, 트랜지스터 공유 등)을 동반하는 게이트 클러스터 구동 구조들에 대하여 설명한다.

본 발명의 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브픽셀(SP)을 포함하고, 다수의 게이트 라인(GL)은 다수의 스캔 라인(SCL), 다수의 센스 라인(SENL) 및 다수의 발광 제어 라인(EML)을 포함하는 표시패널(110)과, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(130) 등을 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치(100)에서, 다수의 서브픽셀(SP) 각각은, 기본적으로, 발광 소자(ED)와 이를 구동하기 위하여 2개의 트랜지스터(DRT, SCT) 및 1개의 캐패시터(Cst)를 포함할 수 있다. 즉, 다수의 서브픽셀(SP) 각각은 2T(Transistor)1C(Capacitor) 구조를 갖는다.

보다 구체적으로 설명하면, 다수의 서브픽셀(SP) 각각은, 발광 소자(ED)와, 발광 소자(ED)를 구동하는 구동 트랜지스터(DRT)와, 스캔 라인(SCL)에서 공급된 스캔 신호(SCAN)에 응답하여 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 간의 연결을 제어하는 스캔 트랜지스터(SCT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치(100)는 클러스터 구동을 수행한다.

클러스터 구동을 위하여, 다수의 서브픽셀(SP)은 M개의 클러스터(CLST #1 ~ CLST #M, M≥2)로 그룹화될 수 있다. M개의 클러스터(CLST #1 ~ CLST #M) 각각은 N개의 서브픽셀 라인(SLP #1 ~ SPL #N, N≥2)을 포함할 수 있다.

클러스터 구동에 따르면, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SLP #1 ~ SPL #N)에 배치된 서브픽셀들(SP)은 동시에 발광할 수 있다.

게이트 클러스터 구동을 설명하기 위하여, M개의 클러스터(CLST #1 ~ CLST #M) 중 임의의 제1 클러스터(CLST #1)를 예로 든다.

제1 클러스터(CLST #1)는 센스 트랜지스터(SENT)와 발광 제어 트랜지스터(EMT)를 포함할 수 있다.

센스 트랜지스터(SENT)는, 센스 라인(SENL)에서 공급된 센스 신호(SENSE)에 응답하여, 제1 클러스터(CLST #1) 내 서브픽셀들(SP)로 초기화 전압(Vini)을 전달할 수 있다.

발광 제어 트랜지스터(EMT)는, 발광 제어 라인(EML)에서 공급된 발광 제어 신호(EM)에 응답하여, 제1 클러스터(CLST #1) 내 서브픽셀들(SP)로 구동 전압(EVDD)을 공급하고, 제1 클러스터(CLST #1) 내 서브픽셀들(SP)의 발광을 제어할 수 있다.

게이트 클러스터 구동을 위하여, 본 발명의 실시예들에 따른 표시장치(100)에서, i) 제1 클러스터(CLST #1)의 영역에 배치되는 발광 제어 라인(EML)의 개수가 1개 이상이고 제1 클러스터(CLST #1)에 포함된 서브픽셀 라인 개수인 N개 미만이거나(EML 공유 방식), ii) 제1 클러스터(CLST #1)의 영역에 배치되는 센스 라인(SENL)의 개수가 1개 이상이고 제1 클러스터(CLST #1)에 포함된 서브픽셀 라인 개수인 N개 미만이거나(SENL 공유 방식), iii) 제1 클러스터(CLST #1)의 영역에 배치되는 발광 제어 트랜지스터(EMT)의 개수가 1개 이상이고 제1 클러스터(CLST #1)에 포함된 서브픽셀들(SP)의 개수 미만이거나(EMT 공유 방식), iv) 제1 클러스터(CLST #1)의 영역에 배치되는 센스 트랜지스터(SENT)의 개수가 1개 이상이고 제1 클러스터(CLST #1)에 포함된 서브픽셀들(SP)의 개수 미만일 수 있다(SENT 공유 방식).

도 12는 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제2 게이트 클러스터 구동 구조를 나타낸 다이어그램이고, 도 13은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제2 게이트 클러스터 구동 구조를 적용한 경우, 동일한 열에서 인접하게 배치된 제1 내지 제4 서브픽셀(SP1 ~ SP4)의 등가회로를 나타낸 도면이다.

도 12 및 도13을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 게이트 클러스터 구동을 수행하더라도, 하나의 제1 클러스터(CLST #1) 내에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)과 대응되어 배치된 4개의 스캔 라인(SCL)에 대해서는 개별적으로 구동한다.

도 12 및 도 13을 참조하면, 게이트 구동 회로(130) 내 스캔 드라이버(SCD)는 제1 클러스터(CLST #1)의 영역에 배치된 제1 내지 제4 스캔 라인(SCL)으로 제1 내지 제4 스캔 신호(SCAN 1 ~ SCAN 4)를 개별적으로 출력할 수 있다. 본 발명의 실시예들에 따른 표시장치(100)는 스캔 신호(SCAN)에 대해서는 게이트 클러스터 구동을 수행하지 않는다.

도 12 및 도 13을 참조하면, 제2 게이트 클러스터 구동 구조를 적용하는 경우, 본 발명의 실시예들에 따른 표시장치(100)에서, 클러스터 단위로 발광 제어 라인(EML)을 2개의 서브픽셀 라인이 공유하고, 클러스터 단위로 센스 라인(SENL)을 2개의 서브픽셀 라인이 공유하고, 발광 제어 라인(EML) 또는 센스 라인(SENL)을 공유하는 2개의 서브픽셀은 플립 구조를 갖는다.

도 12 및 도 13을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)가 게이트 클러스터 구동을 수행하는 경우, 제1 클러스터(CLST #1)의 영역에 배치되는 발광 제어 라인(EML)의 개수는 1개 이상이고 제1 클러스터(CLST #1)에 포함된 서브픽셀 라인 개수인 N개 미만일 수 있다.

도 12 및 도 13을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)가 게이트 클러스터 구동을 수행하는 경우, 제1 클러스터(CLST #1)의 영역에 배치되는 센스 라인(SENL)의 개수는 1개 이상이고 제1 클러스터(CLST #1)에 포함된 서브픽셀 라인 개수인 N개 미만일 수 있다.

도 12 및 도 13을 참조하면, 제2 게이트 클러스터 구동 구조의 경우, 본 발명의 실시예들에 따른 표시장치(100)에서, 제1 클러스터(CLST #1) 내 서브픽셀들(SP1, SP2, SP3, SP4) 각각은, 발광 소자(ED)를 구동하기 위하여, 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst) 뿐만 아니라, 발광 제어 트랜지스터(EMT)와 센스 트랜지스터(SENT)를 포함할 수 있다.

도 12 및 도 13을 참조하면, 제2 게이트 클러스터 구동 구조의 경우, 본 발명의 실시예들에 따른 표시장치(100)에서, 제1 클러스터(CLST #1) 내 서브픽셀들(SP1, SP2, SP3, SP4) 각각은 4T1C 구조를 가질 수 있다.

제1 클러스터(CLST #1)에 포함되며 인접하게 배치된 제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2)은 하나의 발광 제어 라인(EML 12)을 통해 발광 제어 신호(EM)를 공통으로 공급받을 수 있다.

제1 서브픽셀 라인(SPL #1)에 배치된 제1 서브픽셀(SP1)과 제2 서브픽셀 라인(SPL #2)에 배치된 제2 서브픽셀(SP2)은 서로 플립 된 구조(Flipped Structure)를 가질 수 있다.

제1 클러스터(CLST #1)에 포함되며 인접하게 배치된 제2 서브픽셀 라인(SPL #2)과 제3 서브픽셀 라인(SPL #3)은 하나의 센스 라인(SENL 23)을 통해 센스 신호(SENSE 23)를 공통으로 공급받을 수 있다.

제2 서브픽셀 라인(SPL #2)에 배치된 제2 서브픽셀(SP2)과 제3 서브픽셀 라인(SPL #3)에 배치된 제3 서브픽셀(SP3)은 서로 플립 된 구조를 가질 수 있다.

상하로 배치된 2개의 서브픽셀(SP)이 서로 플립(Flip) 된 구조를 갖는다는 것은, 2개의 서브픽셀(SP)의 구조가 플립 되어 (뒤집혀) 있다는 것으로서, 2개의 서브픽셀(SP) 중 하나의 서브픽셀 내 회로소자들(ED, DRT, SCT, Cst, EMT, SENT)의 전체 또는 일부의 배치 위치와, 다른 서브픽셀 내 회로소자들(ED, DRT, SCT, Cst, EMT, SENT)의 전체 또는 일부의 배치 위치가 서로 반대인 것을 의미할 수 있다.

2개의 서브픽셀(SP)은 서로 플립 된 구조를 갖는다는 것은, 2개의 서브픽셀(SP) 내 회로소자들의 배치 위치가 2개의 서브픽셀(SP)의 경계를 기준으로, 서로 대칭이라는 것을 의미할 수도 있다.

2개의 서브픽셀(SP)은 서로 플립 된 구조를 갖는다는 것은 2개의 서브픽셀(SP)은 반전된 구조(Inverted Structure)를 갖는다는 의미일 수 있다.

도 12를 참고하면, 전술한 제2 게이트 클러스터 구동 구조에 따르면, 제1 클러스터(CLST #1)에 포함되는 둘 이상의 서브픽셀 라인(예: SPL #1, SPL #2) 은 1개의 발광 제어 라인(예: EML 12)을 공유할 수 있다. 제1 클러스터(CLST #1)에 포함되는 둘 이상의 서브픽셀 라인(예: SPL #2, SPL #3) 은 1개의 센스 라인(예: SENSE 23)을 공유할 수 있다.

제1 서브픽셀 라인(SPL #1)과 그 위에 배치된 서브픽셀 라인은 제1 서브픽셀 라인(SPL #1)과 그 위에 배치된 서브픽셀 라인 사이에 배치된 하나의 센스 라인(SENSE 01)을 공유하고, 공유하는 센스 라인(SENL 01)을 통해 센스 신호(SENSE 01)를 공통으로 공급받는다.

제1 서브픽셀 라인(SPL #1)에 배치된 제1 서브픽셀(SP1)과 제1 서브픽셀 라인(SPL #1) 위에 배치된 서브픽셀 라인에 배치된 서브픽셀은 플립 된 구조를 갖는다.

제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2)은 제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2) 사이에 배치된 하나의 발광 제어 라인(EML 12)을 공유하고, 공유하는 발광 제어 라인(EML 12)을 통해 발광 제어 신호(EM 12)를 공통으로 공급받는다.

제1 서브픽셀 라인(SPL #1)에 배치된 제1 서브픽셀(SP1)과 제2 서브픽셀 라인(SPL #2)에 배치된 제2 서브픽셀(SP2)은 플립 된 구조를 갖는다. 제1 서브픽셀(SP1) 내에서 회로 소자들(ED, DRT, SCT, SENT, EMT, Cst)의 위치와, 제2 서브픽셀(SP2) 내에서 회로 소자들(ED, DRT, SCT, SENT, EMT, Cst)의 위치는, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)이 공유하는 발광 제어 라인(EM 12)을 기준으로, 플립 되어 있거나 대칭일 수 있다.

제2 서브픽셀 라인(SPL #2)과 제3 서브픽셀 라인(SPL #3)은 제2 서브픽셀 라인(SPL #2)과 제3 서브픽셀 라인(SPL #3) 사이에 배치된 하나의 센스 라인(EML 23)을 공유하고, 공유하는 센스 라인(EML 23)을 통해 센스 신호(EM 23)를 공통으로 공급받는다.

제2 서브픽셀 라인(SPL #2)에 배치된 제2 서브픽셀(SP2)과 제3 서브픽셀 라인(SPL #3)에 배치된 제3 서브픽셀(SP3)은 플립 된 구조를 갖는다. 제2 서브픽셀(SP2) 내에서 회로 소자들(ED, DRT, SCT, SENT, EMT, Cst)의 위치와, 제3 서브픽셀(SP3) 내에서 회로 소자들(ED, DRT, SCT, SENT, EMT, Cst)의 위치는, 제2 서브픽셀(SP2)과 제3 서브픽셀(SP3)이 공유하는 센스 라인(EML 23)을 기준으로, 플립 되어 있거나 대칭일 수 있다.

제3 서브픽셀 라인(SPL #3)과 제4 서브픽셀 라인(SPL #4)은 제3 서브픽셀 라인(SPL #3)과 제4 서브픽셀 라인(SPL #4) 사이에 배치된 하나의 발광 제어 라인(EML 34)을 공유하고, 공유하는 발광 제어 라인(EML 34)을 통해 발광 제어 신호(EM 34)를 공통으로 공급받는다.

제3 서브픽셀 라인(SPL #3)에 배치된 제3 서브픽셀(SP3)과 제4 서브픽셀 라인(SPL #4)에 배치된 제4 서브픽셀(SP4)은 플립 된 구조를 갖는다. 제3 서브픽셀(SP3) 내에서 회로 소자들(ED, DRT, SCT, SENT, EMT, Cst)의 위치와, 제4 서브픽셀(SP4) 내에서 회로 소자들(ED, DRT, SCT, SENT, EMT, Cst)의 위치는, 제3 서브픽셀(SP3)과 제4 서브픽셀(SP4)이 공유하는 발광 제어 라인(EML 34)을 기준으로, 플립 되어 있거나 대칭일 수 있다.

제4 서브픽셀 라인(SPL #4)과 제5 서브픽셀 라인은 제4 서브픽셀 라인(SPL #4)과 제5 서브픽셀 라인 사이에 배치된 하나의 센스 라인(EML 45)을 공유하고, 공유하는 센스 라인(EML 45)을 통해 센스 신호(EM 45)를 공통으로 공급받는다.

제4 서브픽셀 라인(SPL #4)에 배치된 제4 서브픽셀(SP4)과 제5 서브픽셀 라인(SPL #5)에 배치된 제5 서브픽셀(SP5)은 플립 된 구조를 갖는다. 제4 서브픽셀(SP4) 내에서 회로 소자들(ED, DRT, SCT, SENT, EMT, Cst)의 위치와, 제5 서브픽셀(SP5) 내에서 회로 소자들(ED, DRT, SCT, SENT, EMT, Cst)의 위치는, 제4 서브픽셀(SP4)과 제5 서브픽셀(SP5)이 공유하는 센스 라인(EML 45)을 기준으로, 플립 되어 있거나 대칭일 수 있다.

도 14 및 도 15는 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제2 게이트 클러스터 구동 구조를 적용하는 경우, 발광 제어 트랜지스터(EMT)와 센스 트랜지스터(SENT)를 나타낸 도면이다.

도 14를 참조하면, 제2 게이트 클러스터 구동 구조에 따르면, 제1 서브픽셀(SP1)의 발광 제어 트랜지스터(EMT)와, 제2 서브픽셀(SP2)의 발광 제어 트랜지스터(EMT)는, 하나의 발광 제어 라인(EML 12)을 공유한다.

제1 서브픽셀(SP1)의 발광 제어 트랜지스터(EMT)는, 발광 제어 라인(EML 12)에서 돌출된 제1 돌출부(1411)와, 제1 돌출부(1411)와 일부가 교차하는 제1 패턴(1412)를 포함한다.

제1 돌출부(1411)은 제1 패턴(1412)의 중간 지점과 중첩된다. 제1 돌출부(1411)는 제1 서브픽셀(SP1)의 발광 제어 트랜지스터(EMT)의 게이트 노드(G)일 수 있다. 제1 패턴(1412)에서 제1 돌출부(1411)이 중첩되는 영역은 제1 서브픽셀(SP1)의 발광 제어 트랜지스터(EMT)의 채널 부분이다.

제1 패턴(1412)의 일 단은, 제1 서브픽셀(SP1)의 발광 제어 트랜지스터(EMT)의 드레인 노드(D) 또는 소스 노드(S)이고, 구동 전압(EVDD)이 인가될 수 있다.

제1 패턴(1412)의 타 단은, 제1 서브픽셀(SP1)의 발광 제어 트랜지스터(EMT)의 소스 노드(S) 또는 드레인 노드(D)이고, 제1 서브픽셀(SP1)의 구동 트랜지스터(DRT)의 제3 노드(N3)와 전기적으로 연결된다.

제2 서브픽셀(SP2)의 발광 제어 트랜지스터(EMT)는, 발광 제어 라인(EML 12)에서 돌출된 제2 돌출부(1421)와, 제2 돌출부(1421)와 일부가 교차하는 제2 패턴(1422)를 포함한다.

제2 돌출부(1421)은 제2 패턴(1422)의 중간 지점과 중첩된다. 제2 돌출부(1421)는 제2 서브픽셀(SP2)의 발광 제어 트랜지스터(EMT)의 게이트 노드일(G) 수 있다. 제2 패턴(1422)에서 제2 돌출부(1421)가 중첩되는 영역은 제2 서브픽셀(SP2)의 발광 제어 트랜지스터(EMT)의 채널 부분이다.

제2 패턴(1422)의 일 단은, 제2 서브픽셀(SP2)의 발광 제어 트랜지스터(EMT)의 드레인 노드(D) 또는 소스 노드(S)이고, 구동 전압(EVDD)이 인가될 수 있다.

제2 패턴(1422)의 타 단은, 제2 서브픽셀(SP2)의 발광 제어 트랜지스터(EMT)의 소스 노드(S) 또는 드레인 노드(D)이고, 제2 서브픽셀(SP2)의 구동 트랜지스터(DRT)의 제3 노드(N3)와 전기적으로 연결된다.

도 15를 참조하면, 제2 게이트 클러스터 구동 구조에 따르면, 제2 서브픽셀(SP2)의 발광 제어 트랜지스터(EMT)와, 제3 서브픽셀(SP3)의 발광 제어 트랜지스터(EMT)는, 하나의 센스 라인(EML 23)을 공유한다.

제2 서브픽셀(SP2)의 센스 트랜지스터(SENT)는, 센스 라인(SENL 23)에서 돌출된 제1 돌출부(1511)와, 제1 돌출부(1511)와 일부가 교차하는 제1 패턴(1512)를 포함한다.

제1 돌출부(1511)은 제1 패턴(1512)의 중간 지점과 중첩된다. 제1 돌출부(1511)는 제2 서브픽셀(SP2)의 발광 제어 트랜지스터(EMT)의 게이트 노드(G)일 수 있다. 제1 패턴(1512)에서 제1 돌출부(1511)이 중첩되는 영역은 제2 서브픽셀(SP2)의 센스 트랜지스터(SENT)의 채널 부분이다.

제1 패턴(1512)의 일 단은, 제2 서브픽셀(SP2)의 센스 트랜지스터(SENT)의 드레인 노드(D) 또는 소스 노드(S)이고, 초기화 전압(Vini)이 인가될 수 있다.

제1 패턴(1512)의 타 단은, 제2 서브픽셀(SP2)의 센스 트랜지스터(SENT)의 소스 노드(S) 또는 드레인 노드(D)이고, 제2 서브픽셀(SP2)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결된다.

제3 서브픽셀(SP3)의 센스 트랜지스터(SENT)는, 센스 라인(SENL 23)에서 돌출된 제2 돌출부(1521)와, 제2 돌출부(1521)와 일부가 교차하는 제2 패턴(1522)를 포함한다.

제2 돌출부(1521)은 제2 패턴(1522)의 중간 지점과 중첩된다. 제2 돌출부(1521)는 제3 서브픽셀(SP3)의 발광 제어 트랜지스터(EMT)의 게이트 노드(G)일 수 있다. 제2 패턴(1522)에서 제2 돌출부(1521)이 중첩되는 영역은 제3 서브픽셀(SP3)의 센스 트랜지스터(SENT)의 채널 부분이다.

제2 패턴(1522)의 일 단은, 제3 서브픽셀(SP3)의 센스 트랜지스터(SENT)의 드레인 노드(D) 또는 소스 노드(S)이고, 초기화 전압(Vini)이 인가될 수 있다.

제2 패턴(1522)의 타 단은, 제3 서브픽셀(SP3)의 센스 트랜지스터(SENT)의 소스 노드(S) 또는 드레인 노드(D)이고, 제3 서브픽셀(SP3)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결된다.

전술한 제2 게이트 클러스터 구동 구조에 의하면, 게이트 구동 회로(130) 내 발광 제어 드라이버(EMD) 및/또는 센스 드라이버(SED)의 회로 면적을 줄일 수 있을 뿐만 아니라, 발광 제어 라인(EML) 및/또는 센스 라인(SENL)의 개수를 줄일 수 있기 때문에 표시패널(110)의 개구율을 높여줄 수 있다. 이에 따라, 표시패널(110)의 정해진 크기 내에 보다 많은 서브픽셀(SP)을 형성할 수 있게 됨에 따라, 고해상도의 표시패널(110)의 구현을 가능하게 해줄 수 있다.

도 16은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제3 게이트 클러스터 구동 구조를 나타낸 다이어그램이고, 도 17은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제3 게이트 클러스터 구동 구조를 적용한 경우, 동일한 열에서 인접하게 배치된 제1 내지 제4 서브픽셀(SP1 ~ SP4)의 등가회로를 나타낸 도면이다.

도 16 및 도 17을 참조하면, 제3 게이트 클러스터 구동 구조를 적용하는 경우, 본 발명의 실시예들에 따른 표시장치(100)에서, 클러스터 단위로 발광 제어 라인(EML)을 2개의 서브픽셀 라인이 공유하고, 클러스터 단위로 센스 라인(SENL)을 2개의 서브픽셀 라인이 공유한다.

도 16 및 도 17을 참조하면, 제3 게이트 클러스터 구동 구조를 적용하는 경우, 본 발명의 실시예들에 따른 표시장치(100)에서, 클러스터 단위로 발광 제어 트랜지스터(EMT)를 2개의 서브픽셀 라인이 공유하고, 클러스터 단위로 센스 트랜지스터(SENT)를 2개의 서브픽셀 라인이 공유한다.

도 16 및 도 17을 참조하면, 제3 게이트 클러스터 구동 구조를 적용하는 경우, 본 발명의 실시예들에 따른 표시장치(100)에서, 발광 제어 트랜지스터(EMT) 및/또는 센스 트랜지스터(SENT)를 공유하는 2개의 서브픽셀은 플립 구조를 갖는다.

도 16 및 도 17을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 제1 클러스터(CLST #1)의 영역에 배치되는 발광 제어 트랜지스터(EMT)의 개수는 1개 이상이고 제1 클러스터(CLST #1)에 포함된 서브픽셀들(SP)의 개수 미만일 수 있다.

제1 클러스터(CLST #1)에 포함되며 인접하게 배치된 제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2) 각각에 포함된 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)은 하나의 발광 제어 트랜지스터(EMT)에 의해 발광이 공통으로 제어될 수 있다.

제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2) 사이에는, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)이 공유하는 하나의 발광 제어 트랜지스터(EMT)의 게이트 노드에 발광 제어 신호(EM 12)를 전달해주는 발광 제어 라인(EML 12)이 배치될 수 있다.

하나의 발광 제어 트랜지스터(EMT)를 공유하는 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)은 서로 플립 된 구조를 가질 수 있다.

제1 클러스터(CLST #1)에 포함되며 인접하게 배치된 제3 서브픽셀 라인(SPL #3)과 제4 서브픽셀 라인(SPL #4) 각각에 포함된 제3 서브픽셀(SP3)과 제4 서브픽셀(SP4)은 하나의 발광 제어 트랜지스터(EMT)에 의해 발광이 공통으로 제어될 수 있다.

제3 서브픽셀 라인(SPL #3)과 제4 서브픽셀 라인(SPL #4) 사이에는, 제3 서브픽셀(SP3)과 제4 서브픽셀(SP4)이 공유하는 하나의 발광 제어 트랜지스터(EMT)의 게이트 노드에 발광 제어 신호(EM 34)를 전달해주는 발광 제어 라인(EML 34)이 배치될 수 있다.

도 16 및 도 17을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 제1 클러스터(CLST #1)의 영역에 배치되는 센스 트랜지스터(SENT)의 개수는 1개 이상이고 제1 클러스터(CLST #1)에 포함된 서브픽셀들(SP)의 개수 미만일 수 있다.

제1 클러스터(CLST #1)에 포함되며 인접하게 배치된 제2 서브픽셀 라인(SPL #2)과 제3 서브픽셀 라인(SPL #3) 각각에 포함된 제2 서브픽셀(SP2)과 제3 서브픽셀(SP3)은 하나의 센스 트랜지스터(SENT)를 통해 초기화 전압(Vini)을 공통으로 공급받을 수 있다.

제2 서브픽셀 라인(SPL #2)과 제3 서브픽셀 라인(SPL #3) 사이에는, 제2 서브픽셀(SP2)과 제3 서브픽셀(SP3)이 공유하는 하나의 센스 트랜지스터(SENT)의 게이트 노드에 센스 신호(SENSE 23)를 전달해주는 센스 라인(SENL 23)이 배치될 수 있다.

제2 서브픽셀(SP2)과 제3 서브픽셀(SP3)은 서로 플립 된 구조를 가질 수 있다.

도 17을 참조하면, 제1 클러스터(CLST #1)에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 배치된 제1 내지 제4 서브픽셀(SP1 ~ SP4) 각각은, 발광 소자(ED), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함하는 2T1C 구조를 갖는다.

제1 클러스터(CLST #1)에 포함되는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 배치된 제1 내지 제4 서브픽셀(SP1 ~ SP4) 각각은 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)를 포함하지 않는다.

물론, 제1 서브픽셀 (SP1)과 제2 서브픽셀(SP2)이 공유하는 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)가 제1 서브픽셀 (SP1) 또는 제2 서브픽셀(SP2)에 포함되는 것으로 볼 수도 있다. 이 경우, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2) 중 하나는 2T1C 구조를 갖고, 다른 하나는 4T1C 구조를 갖는다고도 볼 수 있다.

또한, 제1 서브픽셀 (SP1)과 제2 서브픽셀(SP2)이 공유하는 센스 트랜지스터(SENT) 및 및 발광 제어 트랜지스터(EMT)가 제1 서브픽셀 (SP1) 및 제2 서브픽셀(SP2)에 나누어 포함되는 것으로 볼 수도 있다. 이 경우, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2) 각각은 3T1C 구조를 갖는다고 볼 수도 있다.

도 18 및 도 19는 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제3 게이트 클러스터 구동 구조를 적용하는 경우, 발광 제어 트랜지스터(EMT)와 센스 트랜지스터(SENT)를 나타낸 도면이다.

도 18을 참조하면, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)이 공유하는 하나의 발광 제어 트랜지스터(EMT)는, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2) 사이에 배치되는 발광 제어 라인(EML 12)에서 돌출된 제1 돌출부(1810)와, 발광 제어 라인(EML 12)과 교차하는 방향으로 배치된 분기 패턴(1820)과, 분기 패턴(1820)에서 돌출되고 제1 돌출부(1810)와 일부가 중첩되는 제2 돌출부(1830)를 포함할 수 있다.

제2 돌출부(1830)에서 제1 돌출부(1810)가 중첩되는 부분은 발광 제어 트랜지스터(EMT)의 채널이 형성되는 부분일 수 있다. 제1 돌출부(1810)는 발광 제어 트랜지스터(EMT)의 게이트 노드(G)이다. 제2 돌출부(1830)는 발광 제어 트랜지스터(EMT)의 드레인 노드(D) 또는 소스 노드(G)이고, 구동 전압(EVDD)이 인가될 수 있다.

분기 패턴(1820)의 일 단은 제1 서브픽셀(SP1)의 구동 트랜지스터(DRT)의 제3 노드(N3)와 전기적으로 연결될 수 있다. 분기 패턴(1820)의 타 단은 제2 서브픽셀(SP2)의 구동 트랜지스터(DRT)의 제3 노드(N3)와 전기적으로 연결될 수 있다.

발광 제어 신호(EM 12)가 발광 제어 라인(EML 12)의 제1 돌출부(1810)에 인가되면, 분기 패턴(1820)의 제2 돌출부(1830)에서 제1 돌출부(1810)가 중첩되는 부분에 채널이 형성된다. 따라서, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)이 공유하는 발광 제어 트랜지스터(EMT)는 턴-온 되고, 구동 전압(EVDD)이 하나의 발광 제어 트랜지스터(EMT)를 통해, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2) 각각의 구동 트랜지스터(DRT)의 제3 노드(N3)에 인가된다.

도 19를 참조하면, 제2 서브픽셀(SP2)과 제3 서브픽셀(SP3)이 공유하는 하나의 센스 트랜지스터(SENT)는, 제2 서브픽셀(SP2)과 제3 서브픽셀(SP3) 사이에 배치되는 센스 라인(SENL 23)에서 돌출된 제1 돌출부(1910)와, 센스 라인(SENL 23)과 교차하는 방향으로 배치된 분기 패턴(1920)과, 분기 패턴(1920)에서 돌출되고 제1 돌출부(1910)와 일부가 중첩되는 제2 돌출부(1930)를 포함할 수 있다.

제2 돌출부(1930)에서 제1 돌출부(1910)가 중첩되는 부분은 센스 트랜지스터(SENT)의 채널에 해당할 수 있다. 제1 돌출부(1910)는 센스 트랜지스터(SENT)의 게이트 노드(G)일 수 있다. 제2 돌출부(1930)는 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드이고 초기화 전압(Vini)이 인가될 수 있다.

분기 패턴(1920)의 일 단은 제2 서브픽셀(SP2)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 분기 패턴(1920)의 타 단은 제3 서브픽셀(SP3)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.

센스 신호(SENSE 23)가 센스 라인(EML 23)의 제1 돌출부(1910)에 인가되면, 분기 패턴(1920)의 제2 돌출부(1930)에서 제1 돌출부(1910)가 중첩되는 부분에 채널이 형성된다. 따라서, 제2 서브픽셀(SP2)과 제3 서브픽셀(SP3)이 공유하는 센스 트랜지스터(SENT)는 턴-온 된다. 이에 따라, 제2 서브픽셀(SP2)과 제3 서브픽셀(SP3)은 하나의 센스 트랜지스터(SENT)를 통해, 초기화 전압(Vini)이 제2 서브픽셀(SP2)과 제3 서브픽셀(SP3) 각각의 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가된다.

전술한 제3 게이트 클러스터 구동 구조에 의하면, 게이트 구동 회로(130) 내 발광 제어 드라이버(EMD) 및/또는 센스 드라이버(SED)의 회로 면적을 줄일 수 있을 뿐만 아니라, 발광 제어 라인(EML) 및/또는 센스 라인(SENL)의 개수를 줄일 수 있고, 발광 제어 트랜지스터(EMT) 및/또는 센스 트랜지스터(SENT)의 개수를 줄일 수 있기 때문에 표시패널(110)의 개구율을 더욱더 높여줄 수 있다. 이에 따라, 표시패널(110)의 정해진 크기 내에 더욱더 많은 서브픽셀(SP)을 형성할 수 있게 됨에 따라, 고해상도의 표시패널(110)의 구현을 가능하게 해줄 수 있다.

도 20은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제4 게이트 클러스터 구동 구조를 나타낸 다이어그램이고, 도 21은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제4 게이트 클러스터 구동 구조를 적용한 경우, 동일한 열에서 인접하게 배치된 제1 내지 제4 서브픽셀(SP1 ~ SP4)의 등가회로를 나타낸 도면이다.

도 20 및 도 21을 참조하면, 제4 게이트 클러스터 구동 구조를 적용하는 경우, 본 발명의 실시예들에 따른 표시장치(100)에서, 2개의 서브픽셀 라인 사이에 공유되는 발광 제어 라인(EML 12)과 공유되는 센스 라인(SENL 12)이 모두 배치되는 구조이다.

도 20 및 도 21을 참조하면, 제1 클러스터(CLST #1)에 포함되는 제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2) 사이에 발광 제어 라인(EML 12)과 센스 라인(SENL 12)이 배치된다.

제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2) 사이에 배치되는 발광 제어 라인(EML 12)은, 제1 서브픽셀 라인(SPL #1)의 제1 서브픽셀(SP1)과 제2 서브픽셀 라인(SPL #2)의 제2 서브픽셀(SP2)이 공유한다. 제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2) 사이에 배치되는 센스 라인(SENL 12)은, 제1 서브픽셀 라인(SPL #1)의 제1 서브픽셀(SP1)과 제2 서브픽셀 라인(SPL #2)의 제2 서브픽셀(SP2)이 공유한다.

도 20 및 도 21을 참조하면, 제1 클러스터(CLST #1)에 포함되는 제3 서브픽셀 라인(SPL #3)과 제4 서브픽셀 라인(SPL #4) 사이에 발광 제어 라인(EML 34)과 센스 라인(SENL 34)이 배치된다.

제3 서브픽셀 라인(SPL #3)과 제4 서브픽셀 라인(SPL #4) 사이에 배치되는 발광 제어 라인(EML 34)은, 제3 서브픽셀 라인(SPL #3)의 제3 서브픽셀(SP3)과 제4 서브픽셀 라인(SPL #4)의 제4 서브픽셀(SP4)이 공유한다. 제3 서브픽셀 라인(SPL #3)과 제4 서브픽셀 라인(SPL #4) 사이에 배치되는 센스 라인(SENL 34)은, 제3 서브픽셀 라인(SPL #3)의 제3 서브픽셀(SP3)과 제4 서브픽셀 라인(SPL #4)의 제4 서브픽셀(SP4)이 공유한다.

도 20 및 도 21을 참조하면, 제2 서브픽셀 라인(SPL #2)과 제3 서브픽셀 라인(SPL #3) 사이에는 발광 제어 라인(EML)과 센스 라인(SENL)이 배치되지 않는다.

도 20 및 도 21을 참조하면, 제4 게이트 클러스터 구동 구조를 적용하는 경우, 본 발명의 실시예들에 따른 표시장치(100)에서, 제1 내지 제4 서브픽셀(SP1, SP2, SP3, SP4) 각각은 4T1C 구조를 갖는다.

전술한 제4 게이트 클러스터 구동 구조에 의하면, 게이트 구동 회로(130) 내 발광 제어 드라이버(EMD) 및/또는 센스 드라이버(SED)의 회로 면적을 줄일 수 있을 뿐만 아니라, 발광 제어 라인(EML) 및/또는 센스 라인(SENL)의 개수를 줄일 수 있기 때문에 표시패널(110)의 개구율을 높여줄 수 있다. 이에 따라, 표시패널(110)의 정해진 크기 내에 보다 많은 서브픽셀(SP)을 형성할 수 있게 됨에 따라, 고해상도의 표시패널(110)의 구현을 가능하게 해줄 수 있다.

도 22는 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제5 게이트 클러스터 구동 구조를 나타낸 다이어그램이고, 도 23은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)와 관련된 제5 게이트 클러스터 구동 구조를 적용한 경우, 동일한 열에서 인접하게 배치된 제1 내지 제4 서브픽셀(SP1 ~ SP4)의 등가회로를 나타낸 도면이다.

제5 게이트 클러스터 구동 구조를 적용하는 경우, 본 발명의 실시예들에 따른 표시장치(100)에서, 클러스터 단위로, 2개 이상의 서브픽셀 라인은 하나의 발광 제어 라인(EML) 및/또는 하나의 센스 라인(SENL)을 공유한다.

도 22 및 도 23의 예시에서는, 하나의 제1 클러스터(CLST #1)에서, 4개의 서브픽셀 라인(SPL #1 ~ SPL #4)은 하나의 발광 제어 라인(EML 1234) 및/또는 하나의 센스 라인(SENL 1234)을 공유한다.

도 22 및 도 23을 참조하면, 제5 게이트 클러스터 구동 구조를 적용하는 경우, 본 발명의 실시예들에 따른 표시장치(100)에서, 하나의 제1 클러스터(CLST #1)에서, 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)은 컬럼 별로 하나의 발광 제어 트랜지스터(EMT) 및/또는 하나의 센스 트랜지스터(SENT)를 공유한다.

만약, 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)이 하나의 발광 제어 라인(EML 1234) 및 하나의 센스 라인(SENL 1234)을 공유하고, 컬럼 별로 하나의 발광 제어 트랜지스터(EMT) 및 하나의 센스 트랜지스터(SENT)를 공유하는 경우, 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)에 포함된 제1 내지 제4 서브픽셀(SP1 ~ SP4) 각각은 발광 제어 트랜지스터(EMT) 및 센스 트랜지스터(SENT)를 포함하지 않고, 발광 소자(ED), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함하는 2T1C 구조를 갖는다.

도 22 및 도 23을 참조하면, 제5 게이트 클러스터 구동 구조의 경우, 제1 클러스터(CLST #1)의 영역에 배치되는 발광 제어 트랜지스터(EMT)의 개수가 1개 이상이고, 제1 클러스터(CLST #1)에 포함된 서브픽셀들(SP)의 개수 미만일 수 있다. 또한, 제1 클러스터(CLST #1)의 영역에 배치되는 센스 트랜지스터(SENT)의 개수가 1개 이상이고 제1 클러스터(CLST #1)에 포함된 서브픽셀들(SP)의 개수 미만일 수 있다.

도 22 및 도 23을 참조하면, 제1 클러스터(CLST #1)는 제1 내지 제4 서브픽셀 라인(SPL #1 ~ SPL #4)을 포함할 수 있다.

도 22 및 도 23을 참조하면, 제1 서브픽셀 라인(SPL #1)에 배치된 제1 서브픽셀(SP1), 제2 서브픽셀 라인(SPL #2)에 배치된 제2 서브픽셀(SP2), 제3 서브픽셀 라인(SPL #3)에 배치된 제3 서브픽셀(SP3) 및 제4 서브픽셀 라인(SPL #4)에 배치된 제4 서브픽셀(SP4)은, 하나의 발광 제어 트랜지스터(EMT)에 의해 발광이 공통으로 제어될 수 있다.

도 22 및 도 23을 참조하면, 제1 서브픽셀 라인(SPL #1)에 배치된 제1 서브픽셀(SP1), 제2 서브픽셀 라인(SPL #2)에 배치된 제2 서브픽셀(SP2), 제3 서브픽셀 라인(SPL #3)에 배치된 제3 서브픽셀(SP3) 및 제4 서브픽셀 라인(SPL #4)에 배치된 제4 서브픽셀(SP4)은, 하나의 센스 트랜지스터(SENT)에 의해 초기화 전압(Vini)을 공통으로 공급받을 수 있다.

도 22 및 도 23을 참조하면, 제1 서브픽셀 라인(SPL #1)에 배치된 제1 서브픽셀(SP1), 제2 서브픽셀 라인(SPL #2)에 배치된 제2 서브픽셀(SP2), 제3 서브픽셀 라인(SPL #3)에 배치된 제3 서브픽셀(SP3) 및 제4 서브픽셀 라인(SPL #4)에 배치된 제4 서브픽셀(SP4)이 공유하는 하나의 발광 제어 트랜지스터(EMT) 및 하나의 센스 트랜지스터(SENT)는 제2 서브픽셀 라인(SPL #2)과 제3 서브픽셀 라인(SPL #3) 사이에 배치될 수 있다.

도 22 및 도 23을 참조하면, 제1 클러스터(CLST #1)에서, 하나의 발광 제어 트랜지스터(EMT)의 게이트 노드에 발광 제어 신호(EM `1234)를 공급하는 발광 제어 라인(EML 1234)과, 하나의 센스 트랜지스터(SENT)의 게이트 노드에 센스 신호(SENSE 1234)를 공급하는 센스 라인(SENL 1234)은, 제2 서브픽셀 라인(SPL #2)과 제3 서브픽셀 라인(SPL #3) 사이에 배치될 수 있다.

도 23을 참조하면, 표시패널(110)은, 하나의 발광 제어 트랜지스터(EMT)의 한 노드(예: 소스 노드)와 제1 내지 제4 서브픽셀(SP1 ~ SP4) 각각의 구동 트랜지스터(DRT)의 제3 노드(N3)를 전기적으로 연결해주는 연결 배선들(CL_EM)과, 하나의 센스 트랜지스터(SENT)의 한 노드와 제1 내지 제4 서브픽셀(SP1 ~ SP4) 각각의 구동 트랜지스터(DRT)의 제2 노드(N2)를 전기적으로 연결해주는 연결 배선들(CL_SENSE)을 더 포함할 수 있다.

전술한 제5 게이트 클러스터 구동 구조에 의하면, 게이트 구동 회로(130) 내 발광 제어 드라이버(EMD) 및/또는 센스 드라이버(SED)의 회로 면적을 줄일 수 있을 뿐만 아니라, 클러스터 크기(즉, 하나의 클러스터 내 서브픽셀 라인 개수 N)를 고려하여 발광 제어 라인(EML) 및/또는 센스 라인(SENL)의 개수를 줄일 수 있고, 클러스터 크기(즉, 하나의 클러스터 내 서브픽셀 라인 개수 N)를 고려하여 발광 제어 트랜지스터(EMT) 및/또는 센스 트랜지스터(SENT)의 개수를 줄일 수 있기 때문에 표시패널(110)의 개구율을 더욱더 높여줄 수 있다. 이에 따라, 표시패널(110)의 정해진 크기 내에 더욱더 많은 서브픽셀(SP)을 형성할 수 있게 됨에 따라, 고해상도의 표시패널(110)의 구현을 가능하게 해줄 수 있다.

한편, 게이트 구동 회로(130)는, 다수의 스캔 라인(SCL)으로 스캔 신호(SCAN)들을 공급하는 스캔 드라이버(SCD)와, 다수의 센스 라인(SENL)으로 센스 신호(SENSE)들을 공급하는 센스 드라이버(SED)와, 다수의 발광 제어 라인(EML)으로 발광 제어 신호(EM)들을 공급하는 발광 제어 드라이버(EMD)를 포함할 수 있다.

스캔 드라이버(SCD)는, 제1 클러스터(CLST #1)의 영역에 배치된 N개의 스캔 라인(SCL)으로 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는 N개의 스캔 신호(SCAN)를 출력할 수 있다.

N개의 스캔 신호(SCAN)는 동일한 타이밍에 1차 턴-온 레벨 전압 구간을 갖는다. N개의 스캔 신호(SCAN)는 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간을 순차적으로 갖는다.

센스 드라이버(SED)는, 제1 클러스터(CLST #1)의 영역에 배치된 1개 내지 N개 미만의 센스 라인(SENL)으로 동일한 타이밍에 턴-온 레벨 전압 구간을 갖는 센스 신호(SENSE)를 출력할 수 있다.

발광 제어 드라이버(EMD)는, 제1 클러스터(CLST #1)의 영역에 배치된 1개 내지 N개 미만의 발광 제어 라인(EML)으로 동일한 타이밍에 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는 발광 제어 신호(EM)를 출력할 수 있다.

본 발명의 실시예들에 따른 표시장치(100)는 내부 보상 기능을 제공한다.

이와 관련하여, 제1 클러스터(CLST #1)의 영역에는 N개의 스캔 라인(SCL)이 배치된다. 한 프레임 시간 동안, 게이트 구동 회로(130)는, 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는 스캔 신호(SCAN)를 N개의 스캔 라인(SCL)으로 출력한다.

한 프레임 시간 동안, N개의 스캔 라인(SCL) 각각에 인가되는 스캔 신호(SCAN)는 동일한 타이밍에 1차 턴-온 레벨 전압 구간을 갖고, 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간을 순차적으로 갖는다.

한 프레임 시간 동안, 센스 신호(SENSE)는 하나의 턴-온 레벨 전압 구간을 갖고, 발광 제어 신호(EM)는 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖고,

N개의 스캔 라인(SCL) 각각에 인가되는 스캔 신호(SCAN)의 1차 턴-온 레벨 전압 구간은 제1 구간과 제2 구간을 포함한다.

제1 구간은 센스 신호(SENSE)의 턴-온 레벨 전압 구간과 대응된다. 그리고, 제2 구간은 발광 제어 신호(EM)의 1차 턴-온 레벨 전압 구간과 대응된다.

N개의 스캔 라인(SCL) 각각에 인가되는 스캔 신호(SCAN)의 2차 턴-온 레벨 전압 구간이 순차적으로 진행된 이후, 발광 제어 신호(EM)의 2차 턴-온 레벨 전압 구간이 진행된다.

발광 제어 신호(EM)의 2차 턴-온 레벨 전압 구간 동안, 제1 클러스터(CLST #1)에 포함된 서브픽셀들(SP)이 발광한다.

본 발명의 실시예들에 따른 표시장치(100)에서, 다수의 데이터 라인(DL)은 서로 인접한 제1 데이터 라인(DL)과 제2 데이터 라인(DL)을 포함할 수 있다.

표시패널(110)은, 서로 다른 시간 대에 제1 데이터 라인(DL)과 제2 데이터 라인(DL)으로 데이터 신호를 공급하는 데이터 분배 회로를 더 포함할 수 있다. 데이터 분배 회로를 디멀티플렉서(De-multiplexer)라고도 한다.

예를 들어, 데이터 분배 회로는 제1 시간 대에 제1 데이터 라인(DL)으로 데이터 신호를 공급하고, 제1 시간 대와 다른 제2 시간 대에 제2 데이터 라인(DL)으로 데이터 신호를 공급할 수 있다.

도 24 및 도 25는 본 발명의 실시예들에 따른 표시장치(100)의 게이트 클러스터 구동 구조의 활용 예들를 나타낸 다이어그램들이다. 도 26은 본 발명의 실시예들에 따른 표시장치(100)의 데이터 분배 회로(DMUX)의 분배 타이밍 다이어그램이다.

도 24는 발광 제어 트랜지스터(EMT) 및 센스 트랜지스터(SENT)를 공유하는 도 16 및 도 17의 제3 게이트 클러스터 구동 구조와, 도 22 및 도 23의 제5 게이트 클러스터 구동 구조를 활용한 경우이다.

도 25는 발광 제어 라인(EML)과 센스 라인(SENL)을 공유하는 도 12 및 도 13의 제2 게이트 클러스터 구동 구조와, 도 20 및 도 21의 제4 게이트 클러스터 구동 구조를 활용한 경우이다.

도 24 및 도 25를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 스캔 라인(SCL)과 연결된 다수의 서브픽셀(SP)을 포함하는 표시패널(110)과, 다수의 데이터 라인(DL)에 공급할 데이터 신호를 출력하는 데이터 구동 회로(120) 등을 포함할 수 있다.

도 24 및 도 25를 참조하면, 다수의 서브픽셀(SP)은, 다수의 데이터 라인(DL) 중 제1 데이터 라인(DLa)과 다수의 스캔 라인(SCL) 중 제1 스캔 라인(SCL1a)에 연결되는 제1 서브픽셀(SP1a)과, 다수의 데이터 라인(DL) 중 제2 데이터 라인(DLb)과 다수의 스캔 라인(SCL) 중 제2 스캔 라인(SCL1b)에 연결되는 제2 서브픽셀(SP1b)과, 제1 데이터 라인(DLa)과 제3 스캔 라인(SCL 2a)에 연결되는 제3 서브픽셀(SP2a)과, 제2 데이터 라인(DL)과 제4 스캔 라인(SCL 2b)에 연결되는 제4 서브픽셀(SP2b)을 포함할 수 있다.

도 24 및 도 25를 참조하면, 제1 서브픽셀(SP1a)과 제2 서브픽셀(SP1b)은 동일한 제1 서브픽셀 라인(SPL #1)에 배치되고, 제3 서브픽셀(SP2a)과 제4 서브픽셀(SP2b)은 동일한 제2 서브픽셀 라인(SPL #2)에 배치될 수 있다.

도 24 및 도 25를 참조하면, 표시패널(110)은, 서로 다른 시간 대에 제1 데이터 라인(DLa)과 제2 데이터 라인(DLb)으로 데이터 신호(Vdata)를 공급하는 데이터 분배 회로(DMUX)를 더 포함할 수 있다.

도 24 및 도 25를 참조하면, 제1 내지 제4 서브픽셀(SP1a, SP1b, SP2a, SP2b)은, 발광 소자(ED)와, 발광 소자(ED)를 구동하는 구동 트랜지스터(DRT)와, 스캔 라인(SCL 1a, SCL 1b, SCL 2a, SCL 2b)에서 공급된 스캔 신호(SCAN 1a, SCAN 1b, SCAN 2a, SCAN 2b)에 응답하여 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 간의 연결을 제어하는 스캔 트랜지스터(SCT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst)를 포함할 수 있다.

도 24를 참조하면, 표시패널(110)은, 제1 서브픽셀(SP1a)과 제3 서브픽셀(SP2a)의 발광을 공통으로 제어하는 제1 공통 발광 제어 트랜지스터(EMT 12a)와, 제2 서브픽셀(SP1b)과 제4 서브픽셀(SP2b)의 발광을 공통으로 제어하는 제2 공통 발광 제어 트랜지스터(EMT 12b)와, 제1 서브픽셀(SP1a)과 제3 서브픽셀(SP2a)로 초기화 전압(Vini)을 공통으로 공급하는 제1 공통 센스 트랜지스터(SENT 12a)와, 제2 서브픽셀(SP1b)과 제4 서브픽셀(SP2b)로 초기화 전압(Vini)을 공통으로 공급하는 제2 공통 센스 트랜지스터(SENT 12b)를 더 포함할 수 있다.

도 24 및 도 25를 참조하면, 하나의 공통 발광 제어 라인(EML 12)과 하나의 공통 센스 라인(SENL 12)은, 제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2) 사이에 배치될 수 있다.

도 24를 참조하면, 표시패널(110)은, 제1 공통 발광 제어 트랜지스터(EMT 12a)와 제2 공통 제어 트랜지스터(EMT 12b) 각각의 게이트 노드로 발광 제어 신호(EM 12)를 공통으로 공급하는 하나의 공통 발광 제어 라인(EML 12)과, 제1 공통 센스 트랜지스터(SENT 12a)와 제2 공통 센스 트랜지스터(SENT 12b) 각각의 게이트 노드로 센스 신호(SENSE 12)를 공통으로 공급하는 하나의 공통 센스 라인(SENL 12)을 더 포함할 수 있다.

도 25를 참조하면, 표시패널(110)은, 제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2) 사이에 배치되고 제1 내지 제4 서브픽셀(SP1 ~ SP4)이 공유하는 하나의 발광 제어 라인(EML 12)과 하나의 센스 라인(SENL 12)을 더 포함할 수 있다.

도 24 및 도 25를 참조하면, 제1 서브픽셀 라인(SPL #1)과 제2 서브픽셀 라인(SPL #2)은 동일한 클러스터에 포함될 수 있다. 즉, 제1 내지 제4 서브픽셀(SP1a, SP1b, SP2a, SP2b)은 동일한 클러스터에 포함될 수 있다.

도 24 및 도 25를 참조하면, 데이터 분배 회로(DMUX)는 제1 데이터 라인(DLa)과 데이터 신호 입력(Vdata INPUT)을 전기적으로 연결해주는 제1 스위치(SWa)와, 제2 데이터 라인(DLb)과 데이터 신호 입력(Vdata INPUT)을 전기적으로 연결해주는 제2 스위치(SWb)를 포함할 수 있다.

도 24 내지 도 26을 참조하면, 1 수평 시간(1H) 동안, 제1 스위치(SWa)와 제2 스위치(SWb)는 교번하여 턴-온 된다. 제1 스위치(SWa)는 트랜지스터 형태로 구현되어 게이트 노드에 인가되는 제1 제어 신호(CSa)에 의해 온-오프가 제어된다. 제2 스위치(SWb)는 트랜지스터 형태로 구현되어 게이트 노드에 인가되는 제2 제어 신호(CSb)에 의해 온-오프가 제어된다.

도 26를 참조하면, 제1 스위치(SWa)를 턴-온 시키기 위하여 제1 제어 신호(CSa)가 하이 레벨 전압일 때, 제2 제어 신호(CSb)는 로우 레벨 전압을 갖게 되어 제2 스위치(SWb)는 턴-오프 상태를 갖는다.

도 26를 참조하면, 제2 스위치(SWb)를 턴-온 시키기 위하여 제2 제어 신호(CSb)가 하이 레벨 전압일 때, 제1 제어 신호(CSa)는 로우 레벨 전압을 갖게 되어 제1 스위치(SWa)는 턴-오프 상태를 갖는다.

본 발명의 실시예들에 따른 표시장치에서, 제1 클러스터에 포함되는 둘 이상의 서브픽셀이 발광 제어 라인을 공유하는 경우, 제1 클러스터에 포함되는 둘 이상의 서브픽셀 각각은 발광 제어 트랜지스터와 센스 트랜지스터를 포함할 수 있다. 제1 클러스터에 포함되며 인접하게 배치된 제1 서브픽셀 라인과 제2 서브픽셀 라인은 하나의 발광 제어 라인을 통해 발광 제어 신호를 공통으로 공급받을 수 있다. 제1 서브픽셀 라인에 배치된 제1 서브픽셀과 제2 서브픽셀 라인에 배치된 제2 서브픽셀은 서로 플립 된 구조를 가질 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 클러스터에 포함되는 둘 이상의 서브픽셀이 센스 라인을 공유하는 경우, 제1 클러스터에 포함되는 둘 이상의 서브픽셀 각각은 발광 제어 트랜지스터와 센스 트랜지스터를 포함할 수 있다. 제1 클러스터에 포함되며 인접하게 배치된 제2 서브픽셀 라인과 제3 서브픽셀 라인은 하나의 센스 라인을 통해 센스 신호를 공통으로 공급받을 수 있다. 제2 서브픽셀 라인에 배치된 제2 서브픽셀과 제3 서브픽셀 라인에 배치된 제3 서브픽셀은 서로 플립 된 구조를 가질 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 클러스터에 포함되는 둘 이상의 서브픽셀이 발광 제어 트랜지스터를 공유하는 경우, 제1 클러스터에 포함되며 인접하게 배치된 제1 서브픽셀 라인과 제2 서브픽셀 라인 각각에 포함된 제1 서브픽셀과 제2 서브픽셀은 발광 제어 트랜지스터에 의해 발광이 공통으로 제어될 수 있다. 제1 서브픽셀과 제2 서브픽셀은 서로 플립 된 구조를 가질 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 제2 서브픽셀에 의해 공유되는 발광 제어 트랜지스터는, 발광 제어 라인에서 돌출된 제1 돌출부와, 발광 제어 라인과 교차하는 방향으로 배치된 분기 패턴과, 분기 패턴에서 돌출되고 제1 돌출부와 일부가 중첩되는 제2 돌출부를 포함할 수 있다.

제2 돌출부에서 제1 돌출부가 중첩되는 부분은 하나의 발광 제어 트랜지스터의 채널에 해당할 수 있다. 제1 돌출부는 발광 제어 트랜지스터의 게이트 노드이고, 제2 돌출부는 발광 제어 트랜지스터의 드레인 노드 또는 소스 노드이고 구동 전압이 인가될 수 있다. 분기 패턴의 일 단은 제1 서브픽셀의 구동 트랜지스터의 제3 노드와 전기적으로 연결되고, 분기 패턴의 타 단은 제2 서브픽셀의 구동 트랜지스터의 제3 노드와 전기적으로 연결될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 클러스터에 포함되는 둘 이상의 서브픽셀이 센스 트랜지스터를 공유하는 경우, 제1 클러스터에 포함되며 인접하게 배치된 제2 서브픽셀 라인과 제3 서브픽셀 라인 각각에 포함된 제2 서브픽셀과 제3 서브픽셀은 센스 트랜지스터를 통해 초기화 전압을 공통으로 공급받을 수 있다. 제2 서브픽셀과 제3 서브픽셀은 서로 플립 된 구조를 가질 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제2 서브픽셀과 제3 서브픽셀에 의해 공유되는 센스 트랜지스터는, 센스 라인에서 돌출된 제1 돌출부와, 센스 라인과 교차하는 방향으로 배치된 분기 패턴과, 분기 패턴에서 돌출되고 제1 돌출부와 일부가 중첩되는 제2 돌출부를 포함할 수 있다. 제2 돌출부에서 제1 돌출부가 중첩되는 부분은 하나의 센스 트랜지스터의 채널에 해당할 수 있다. 제1 돌출부는 센스 트랜지스터의 게이트 노드이고, 제2 돌출부는 센스 트랜지스터의 드레인 노드 또는 소스 노드이고 초기화 전압이 인가될 수 있다. 분기 패턴의 일 단은 제2 서브픽셀의 구동 트랜지스터의 제2 노드와 전기적으로 연결되고, 분기 패턴의 타 단은 제3 서브픽셀의 구동 트랜지스터의 제2 노드와 전기적으로 연결될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 클러스터는 제1 내지 제4 서브픽셀 라인을 포함하고, 제1 내지 제4 서브픽셀 라인은 컬럼 별로 발광 제어 트랜지스터 및 센스 트랜지스터를 공유할 수 있다.

제1 서브픽셀 라인에 배치된 제1 서브픽셀, 제2 서브픽셀 라인에 배치된 제2 서브픽셀, 제3 서브픽셀 라인에 배치된 제3 서브픽셀 및 제4 서브픽셀 라인에 배치된 제4 서브픽셀은, 발광 제어 트랜지스터에 의해 발광이 공통으로 제어되고, 센스 트랜지스터에 의해 초기화 전압을 공통으로 공급받을 수 있다.

발광 제어 트랜지스터 및 센스 트랜지스터는 제2 서브픽셀 라인과 제3 서브픽셀 라인 사이에 배치될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 클러스터에서, 발광 제어 트랜지스터의 게이트 노드에 발광 제어 신호를 공급하는 발광 제어 라인과, 센스 트랜지스터의 게이트 노드에 센스 신호를 공급하는 센스 라인은, 제2 서브픽셀 라인과 제3 서브픽셀 라인 사이에 배치될 수 있다.

본 발명의 실시예들에 따른 표시장치는 발광 제어 트랜지스터의 한 노드와 제1 내지 제4 서브픽셀 각각의 구동 트랜지스터의 제3 노드를 전기적으로 연결해주는 연결 배선들과, 센스 트랜지스터의 한 노드와 제1 내지 제4 서브픽셀 각각의 구동 트랜지스터의 제2 노드를 전기적으로 연결해주는 연결 배선들을 더 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 게이트 구동 회로는, 다수의 스캔 라인으로 스캔 신호들을 공급하는 스캔 드라이버와, 다수의 센스 라인으로 센스 신호들을 공급하는 센스 드라이버와, 다수의 발광 제어 라인으로 발광 제어 신호들을 공급하는 발광 제어 드라이버를 포함할 수 있다.

스캔 드라이버는, 제1 클러스터의 영역에 배치된 N개의 스캔 라인으로 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는 N개의 스캔 신호를 출력할 수 있다.

N개의 스캔 신호는 동일한 타이밍에 1차 턴-온 레벨 전압 구간을 갖고, 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간을 순차적으로 가질 수 있다.

센스 드라이버는, 제1 클러스터의 영역에 배치된 1개 내지 N개 미만의 센스 라인으로 동일한 타이밍에 턴-온 레벨 전압 구간을 갖는 센스 신호를 출력할 수 있다.

발광 제어 드라이버는, 제1 클러스터의 영역에 배치된 1개 내지 N개 미만의 발광 제어 라인으로 동일한 타이밍에 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는 발광 제어 신호를 출력할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 클러스터의 영역에는 N개의 스캔 라인이 배치되고, 한 프레임 시간 동안, 게이트 구동 회로는, 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는 스캔 신호를 N개의 스캔 라인으로 출력할 수 있다.

한 프레임 시간 동안, N개의 스캔 라인 각각에 인가되는 스캔 신호는 동일한 타이밍에 1차 턴-온 레벨 전압 구간을 갖고, 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간을 순차적으로 가질 수 있다.

한 프레임 시간 동안, 센스 신호는 하나의 턴-온 레벨 전압 구간을 갖고, 발광 제어 신호는 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 가질 수 있다.

N개의 스캔 라인 각각에 인가되는 스캔 신호의 1차 턴-온 레벨 전압 구간은 제1 구간과 제2 구간을 포함하고, 제1 구간은 센스 신호의 턴-온 레벨 전압 구간과 대응되고, 제2 구간은 발광 제어 신호의 1차 턴-온 레벨 전압 구간과 대응될 수 있다.

N개의 스캔 라인 각각에 인가되는 스캔 신호의 2차 턴-온 레벨 전압 구간이 순차적으로 진행된 이후, 발광 제어 신호의 2차 턴-온 레벨 전압 구간이 진행될 수 있다.

발광 제어 신호의 2차 턴-온 레벨 전압 구간 동안, 제1 클러스터에 포함된 서브픽셀들이 발광할 수 있다.

다수의 데이터 라인은 서로 인접한 제1 데이터 라인과 제2 데이터 라인을 포함할 수 있다. 본 발명의 실시예들에 따른 표시장치에서, 표시패널은 서로 다른 시간 대에 제1 데이터 라인과 제2 데이터 라인으로 데이터 신호를 공급하는 데이터 분배 회로를 더 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 제1 공통 발광 제어 트랜지스터와 제2 공통 발광 제어 트랜지스터 각각의 게이트 노드로 발광 제어 신호를 공통으로 공급하는 하나의 공통 발광 제어 라인과, 제1 공통 센스 트랜지스터와 제2 공통 센스 트랜지스터 각각의 게이트 노드로 센스 신호를 공통으로 공급하는 하나의 공통 센스 라인을 더 포함할 수 있다.

하나의 공통 발광 제어 라인과 하나의 공통 센스 라인은, 제1 서브픽셀 라인과 제2 서브픽셀 라인 사이에 배치될 수 있다.

이상에서 전술한 본 발명의 실시예들에 의하면, 클러스터 구동을 통해 영상 디스플레이 구동 중에 유효한 센싱 및 보상 시간을 확보할 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀을 포함하고, 상기 다수의 게이트 라인은 다수의 스캔 라인, 다수의 센스 라인 및 다수의 발광 제어 라인을 포함하는 표시패널;
상기 다수의 데이터 라인을 구동하는 데이터 구동 회로; 및
상기 다수의 게이트 라인을 구동하는 게이트 구동 회로를 포함하고,
상기 다수의 서브픽셀 각각은, 발광 소자와, 상기 발광 소자를 구동하는 구동 트랜지스터와, 상기 스캔 라인에서 공급된 스캔 신호에 응답하여 상기 구동 트랜지스터의 제1 노드와 상기 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 다수의 서브픽셀은 M(M≥2)개의 클러스터로 그룹화되고, 상기 M개의 클러스터 각각은 N(N≥2)개의 서브픽셀 라인을 포함하고, 상기 M개의 클러스터 각각에 포함된 상기 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광하고,
상기 M개의 클러스터 중 임의의 제1 클러스터는 센스 트랜지스터와 발광 제어 트랜지스터를 포함하고, 상기 센스 트랜지스터는 센스 라인에서 공급된 센스 신호에 응답하여 상기 제1 클러스터 내 서브픽셀들로 초기화 전압을 전달하고, 상기 발광 제어 트랜지스터는 발광 제어 라인에서 공급된 발광 제어 신호에 응답하여 상기 제1 클러스터 내 서브픽셀들의 발광을 제어하고,
상기 제1 클러스터에 포함되는 둘 이상의 서브픽셀은, 상기 발광 제어 트랜지스터 및 상기 센스 트랜지스터 중 하나 이상을 공유하거나, 상기 발광 제어 라인과 상기 센스 라인 중 하나 이상을 공유하는 표시장치.
제1항에 있어서,
상기 제1 클러스터에 포함되는 둘 이상의 서브픽셀이 상기 발광 제어 라인을 공유하는 경우,
상기 제1 클러스터에 포함되는 둘 이상의 서브픽셀 각각은 상기 발광 제어 트랜지스터와 상기 센스 트랜지스터를 포함하고,
상기 제1 클러스터에 포함되며 인접하게 배치된 제1 서브픽셀 라인과 제2 서브픽셀 라인은 하나의 발광 제어 라인을 통해 상기 발광 제어 신호를 공통으로 공급받고,
상기 제1 서브픽셀 라인에 배치된 제1 서브픽셀과 상기 제2 서브픽셀 라인에 배치된 제2 서브픽셀은 서로 플립 된 구조를 갖는 표시장치.
제1항에 있어서,
상기 제1 클러스터에 포함되는 둘 이상의 서브픽셀이 상기 센스 라인을 공유하는 경우,
상기 제1 클러스터에 포함되는 둘 이상의 서브픽셀 각각은 상기 발광 제어 트랜지스터와 상기 센스 트랜지스터를 포함하고,
상기 제1 클러스터에 포함되며 인접하게 배치된 제2 서브픽셀 라인과 제3 서브픽셀 라인은 하나의 센스 라인을 통해 상기 센스 신호를 공통으로 공급받고,
상기 제2 서브픽셀 라인에 배치된 제2 서브픽셀과 상기 제3 서브픽셀 라인에 배치된 제3 서브픽셀은 서로 플립 된 구조를 갖는 표시장치.
제1항에 있어서,
상기 제1 클러스터에 포함되는 둘 이상의 서브픽셀이 상기 발광 제어 트랜지스터를 공유하는 경우,
상기 제1 클러스터에 포함되며 인접하게 배치된 제1 서브픽셀 라인과 제2 서브픽셀 라인 각각에 포함된 제1 서브픽셀과 제2 서브픽셀은 상기 발광 제어 트랜지스터에 의해 발광이 공통으로 제어되고,
상기 제1 서브픽셀과 상기 제2 서브픽셀은 서로 플립 된 구조를 갖는 표시장치.
제4항에 있어서,
상기 제1 서브픽셀과 상기 제2 서브픽셀에 의해 공유되는 상기 발광 제어 트랜지스터는,
상기 발광 제어 라인에서 돌출된 제1 돌출부와,
상기 발광 제어 라인과 교차하는 방향으로 배치된 분기 패턴과,
상기 분기 패턴에서 돌출되고 상기 제1 돌출부와 일부가 중첩되는 제2 돌출부를 포함하고,
상기 제2 돌출부에서 상기 제1 돌출부가 중첩되는 부분은 상기 하나의 발광 제어 트랜지스터의 채널에 해당하고,
상기 제1 돌출부는 상기 발광 제어 트랜지스터의 게이트 노드이고,
상기 제2 돌출부는 상기 발광 제어 트랜지스터의 드레인 노드 또는 소스 노드이고 구동 전압이 인가되고,
상기 분기 패턴의 일 단은 상기 제1 서브픽셀의 구동 트랜지스터의 제3 노드와 전기적으로 연결되고,
상기 분기 패턴의 타 단은 상기 제2 서브픽셀의 구동 트랜지스터의 제3 노드와 전기적으로 연결되는 표시장치.
제1항에 있어서,
상기 제1 클러스터에 포함되는 둘 이상의 서브픽셀이 상기 센스 트랜지스터를 공유하는 경우,

상기 제1 클러스터에 포함되며 인접하게 배치된 제2 서브픽셀 라인과 제3 서브픽셀 라인 각각에 포함된 제2 서브픽셀과 제3 서브픽셀은 상기 센스 트랜지스터를 통해 초기화 전압을 공통으로 공급받고,
상기 제2 서브픽셀과 상기 제3 서브픽셀은 서로 플립 된 구조를 갖는 표시장치.
제6항에 있어서,
상기 제2 서브픽셀과 상기 제3 서브픽셀에 의해 공유되는 상기 센스 트랜지스터는,
상기 센스 라인에서 돌출된 제1 돌출부와,
상기 센스 라인과 교차하는 방향으로 배치된 분기 패턴과,
상기 분기 패턴에서 돌출되고 상기 제1 돌출부와 일부가 중첩되는 제2 돌출부를 포함하고,
상기 제2 돌출부에서 상기 제1 돌출부가 중첩되는 부분은 상기 하나의 센스 트랜지스터의 채널에 해당하고,
상기 제1 돌출부는 상기 센스 트랜지스터의 게이트 노드이고,
상기 제2 돌출부는 상기 센스 트랜지스터의 드레인 노드 또는 소스 노드이고 초기화 전압이 인가되고,
상기 분기 패턴의 일 단은 상기 제2 서브픽셀의 구동 트랜지스터의 제2 노드와 전기적으로 연결되고,
상기 분기 패턴의 타 단은 상기 제3 서브픽셀의 구동 트랜지스터의 제2 노드와 전기적으로 연결되는 표시장치.
제1항에 있어서,
상기 제1 클러스터는 제1 내지 제4 서브픽셀 라인을 포함하고,
상기 제1 내지 제4 서브픽셀 라인은 컬럼 별로 상기 발광 제어 트랜지스터 및 상기 센스 트랜지스터를 공유하고,
상기 제1 서브픽셀 라인에 배치된 제1 서브픽셀, 상기 제2 서브픽셀 라인에 배치된 제2 서브픽셀, 상기 제3 서브픽셀 라인에 배치된 제3 서브픽셀 및 상기 제4 서브픽셀 라인에 배치된 제4 서브픽셀은,
상기 발광 제어 트랜지스터에 의해 발광이 공통으로 제어되고,
상기 센스 트랜지스터에 의해 초기화 전압을 공통으로 공급받고,
상기 발광 제어 트랜지스터 및 상기 센스 트랜지스터는 상기 제2 서브픽셀 라인과 상기 제3 서브픽셀 라인 사이에 배치되는 표시장치.
제8항에 있어서,
상기 제1 클러스터에서, 상기 발광 제어 트랜지스터의 게이트 노드에 발광 제어 신호를 공급하는 발광 제어 라인과, 상기 센스 트랜지스터의 게이트 노드에 센스 신호를 공급하는 센스 라인은, 상기 제2 서브픽셀 라인과 상기 제3 서브픽셀 라인 사이에 배치되고,
상기 발광 제어 트랜지스터의 한 노드와 상기 제1 내지 제4 서브픽셀 각각의 구동 트랜지스터의 제3 노드를 전기적으로 연결해주는 연결 배선들과, 상기 센스 트랜지스터의 한 노드와 상기 제1 내지 제4 서브픽셀 각각의 구동 트랜지스터의 제2 노드를 전기적으로 연결해주는 연결 배선들을 더 포함하는 표시장치.
제1항에 있어서,
상기 게이트 구동 회로는, 상기 다수의 스캔 라인으로 스캔 신호들을 공급하는 스캔 드라이버와, 상기 다수의 센스 라인으로 센스 신호들을 공급하는 센스 드라이버와, 상기 다수의 발광 제어 라인으로 발광 제어 신호들을 공급하는 발광 제어 드라이버를 포함하고,
상기 스캔 드라이버는, 상기 제1 클러스터의 영역에 배치된 N개의 스캔 라인으로 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는 N개의 스캔 신호를 출력하고, 상기 N개의 스캔 신호는 동일한 타이밍에 1차 턴-온 레벨 전압 구간을 갖고, 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간을 순차적으로 갖고,
상기 센스 드라이버는, 상기 제1 클러스터의 영역에 배치된 1개 내지 N개 미만의 센스 라인으로 동일한 타이밍에 턴-온 레벨 전압 구간을 갖는 센스 신호를 출력하고,
상기 발광 제어 드라이버는, 상기 제1 클러스터의 영역에 배치된 1개 내지 N개 미만의 발광 제어 라인으로 동일한 타이밍에 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는 발광 제어 신호를 출력하는 표시장치.
제1항에 있어서,
상기 제1 클러스터의 영역에는 N개의 스캔 라인이 배치되고,
한 프레임 시간 동안, 상기 게이트 구동 회로는, 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는 스캔 신호를 상기 N개의 스캔 라인으로 출력하고,
상기 한 프레임 시간 동안, 상기 N개의 스캔 라인 각각에 인가되는 스캔 신호는 동일한 타이밍에 1차 턴-온 레벨 전압 구간을 갖고, 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간을 순차적으로 갖고,
상기 한 프레임 시간 동안, 상기 센스 신호는 하나의 턴-온 레벨 전압 구간을 갖고, 상기 발광 제어 신호는 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖고,
상기 N개의 스캔 라인 각각에 인가되는 스캔 신호의 1차 턴-온 레벨 전압 구간은 제1 구간과 제2 구간을 포함하고, 상기 제1 구간은 상기 센스 신호의 턴-온 레벨 전압 구간과 대응되고, 상기 제2 구간은 상기 발광 제어 신호의 1차 턴-온 레벨 전압 구간과 대응되고,
상기 N개의 스캔 라인 각각에 인가되는 스캔 신호의 2차 턴-온 레벨 전압 구간이 순차적으로 진행된 이후, 상기 발광 제어 신호의 2차 턴-온 레벨 전압 구간이 진행되고,
상기 발광 제어 신호의 2차 턴-온 레벨 전압 구간 동안, 상기 제1 클러스터에 포함된 서브픽셀들이 발광하는 표시장치.
제1항에 있어서,
상기 다수의 데이터 라인은 서로 인접한 제1 데이터 라인과 제2 데이터 라인을 포함하고,
상기 표시패널은 서로 다른 시간 대에 상기 제1 데이터 라인과 상기 제2 데이터 라인으로 데이터 신호를 공급하는 데이터 분배 회로를 더 포함하는 표시장치.
다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀을 포함하고, 상기 다수의 게이트 라인은 다수의 스캔 라인, 다수의 센스 라인 및 다수의 발광 제어 라인을 포함하는 표시패널;
상기 다수의 데이터 라인을 구동하는 데이터 구동 회로; 및
상기 다수의 게이트 라인을 구동하는 게이트 구동 회로를 포함하고,
상기 다수의 서브픽셀 각각은, 발광 소자와, 상기 발광 소자를 구동하는 구동 트랜지스터와, 상기 스캔 라인에서 공급된 스캔 신호에 응답하여 상기 구동 트랜지스터의 제1 노드와 상기 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 표시패널은, 센스 라인에서 공급된 센스 신호에 응답하여 서브픽셀들로 초기화 전압을 전달하는 하나 이상의 센스 트랜지스터와, 발광 제어 라인에서 공급된 발광 제어 신호에 응답하여 상기 제1 클러스터 내 서브픽셀들의 발광을 제어하는 발광 제어 트랜지스터를 더 포함하고,
상기 발광 제어 라인을 기준으로 위에 위치한 서브픽셀과 아래에 위치하는 서브픽셀은 플립 된 구조를 갖거나, 상기 센스 라인을 기준으로 위에 위치한 서브픽셀과 아래에 위치하는 서브픽셀은 플립 된 구조를 갖는 표시장치.
다수의 데이터 라인 및 다수의 스캔 라인과 연결된 다수의 서브픽셀을 포함하는 표시패널; 및
상기 다수의 데이터 라인에 공급할 데이터 신호를 출력하는 데이터 구동 회로를 포함하고,
상기 다수의 서브픽셀은, 상기 다수의 데이터 라인 중 제1 데이터 라인과 상기 다수의 스캔 라인 중 제1 스캔 라인에 연결되는 제1 서브픽셀과, 상기 다수의 데이터 라인 중 제2 데이터 라인과 상기 다수의 스캔 라인 중 제2 스캔 라인에 연결되는 제2 서브픽셀과, 상기 제1 데이터 라인과 제3 스캔 라인에 연결되는 제3 서브픽셀과, 상기 제2 데이터 라인과 제4 스캔 라인에 연결되는 제4 서브픽셀을 포함하고,
상기 표시패널은, 서로 다른 시간 대에 상기 제1 데이터 라인과 상기 제2 데이터 라인으로 데이터 신호를 공급하는 데이터 분배 회로를 더 포함하고,
상기 제1 서브픽셀과 상기 제2 서브픽셀은 동일한 제1 서브픽셀 라인에 배치되고, 상기 제3 서브픽셀과 상기 제4 서브픽셀은 동일한 제2 서브픽셀 라인에 배치되고,
상기 제1 내지 제4 서브픽셀은, 발광 소자와, 상기 발광 소자를 구동하는 구동 트랜지스터와, 상기 스캔 라인에서 공급된 스캔 신호에 응답하여 상기 구동 트랜지스터의 제1 노드와 상기 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 표시패널은, 상기 제1 서브픽셀과 상기 제3 서브픽셀의 발광을 공통으로 제어하는 제1 공통 발광 제어 트랜지스터와, 상기 제2 서브픽셀과 상기 제4 서브픽셀의 발광을 공통으로 제어하는 제2 공통 발광 제어 트랜지스터와, 상기 제1 서브픽셀과 상기 제3 서브픽셀로 초기화 전압을 공통으로 공급하는 제1 공통 센스 트랜지스터와, 상기 제2 서브픽셀과 상기 제4 서브픽셀로 초기화 전압을 공통으로 공급하는 제2 공통 센스 트랜지스터를 더 포함하는 표시장치.
제14항에 있어서,
상기 표시패널은, 상기 제1 공통 발광 제어 트랜지스터와 상기 제2 공통 발광 제어 트랜지스터 각각의 게이트 노드로 발광 제어 신호를 공통으로 공급하는 하나의 공통 발광 제어 라인과, 상기 제1 공통 센스 트랜지스터와 상기 제2 공통 센스 트랜지스터 각각의 게이트 노드로 센스 신호를 공통으로 공급하는 하나의 공통 센스 라인을 더 포함하고,
상기 하나의 공통 발광 제어 라인과 상기 하나의 공통 센스 라인은, 상기 제1 서브픽셀 라인과 상기 제2 서브픽셀 라인 사이에 배치되는 표시장치.
제14항에 있어서,
상기 다수의 서브픽셀은 M(M≥2)개의 클러스터로 그룹화되고, 상기 M개의 클러스터 각각은 N(N≥2)개의 서브픽셀 라인을 포함하고, 상기 M개의 클러스터 각각에 포함된 상기 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광하고, 상기 제1 서브픽셀 라인과 상기 제2 서브픽셀 라인은 동일한 클러스터에 포함되는 표시장치.
다수의 데이터 라인 및 다수의 스캔 라인과 연결된 다수의 서브픽셀을 포함하는 표시패널; 및
상기 다수의 데이터 라인에 공급할 데이터 신호를 출력하는 데이터 구동 회로를 포함하고,
상기 다수의 서브픽셀은, 상기 다수의 데이터 라인 중 제1 데이터 라인과 다수의 스캔 라인 중 제1 스캔 라인에 연결되는 제1 서브픽셀과, 상기 다수의 데이터 라인 중 제2 데이터 라인과 다수의 스캔 라인 중 제2 스캔 라인에 연결되는 제2 서브픽셀과, 제1 데이터 라인과 제3 스캔 라인에 연결되는 제3 서브픽셀과, 제2 데이터 라인과 제4 스캔 라인에 연결되는 제4 서브픽셀을 포함하고,
상기 표시패널은, 서로 다른 시간 대에 상기 제1 데이터 라인과 상기 제2 데이터 라인으로 데이터 신호를 공급하는 데이터 분배 회로를 더 포함하고,
상기 제1 서브픽셀과 상기 제2 서브픽셀은 동일한 제1 서브픽셀 라인에 배치되고, 상기 제3 서브픽셀과 상기 제4 서브픽셀은 동일한 제2 서브픽셀 라인에 배치되고,
상기 제1 내지 제4 서브픽셀은, 발광 소자와, 상기 발광 소자를 구동하는 구동 트랜지스터와, 스캔 라인에서 공급된 스캔 신호에 응답하여 상기 구동 트랜지스터의 제1 노드와 상기 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 표시패널은, 상기 제1 서브픽셀 라인과 상기 제2 서브픽셀 라인 사이에 배치되고 상기 제1 내지 제4 서브픽셀이 공유하는 하나의 발광 제어 라인과 하나의 센스 라인을 더 포함하는 표시장치.
제17항에 있어서,
상기 다수의 서브픽셀은 M(M≥2)개의 클러스터로 그룹화되고, 상기 M개의 클러스터 각각은 N(N≥2)개의 서브픽셀 라인을 포함하고, 상기 M개의 클러스터 각각에 포함된 상기 N개의 서브픽셀 라인에 배치된 서브픽셀들은 동시에 발광하고, 상기 제1 서브픽셀 라인과 상기 제2 서브픽셀 라인은 동일한 클러스터에 포함되는 표시장치.