KR20200139297A - 표시 장치 - Google Patents

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Abstract

표시 장치는 표시 패널을 포함한다. 표시 패널은 제1 데이터선, 제2 데이터선, 및 화소를 포함하고, 화소는 제1 데이터선에 연결되는 제1 서브 화소 및 제2 데이터선에 연결되는 제2 서브 화소를 포함한다. 광 스트레스 보상부는, 입력 영상 데이터에 포함된 제1 서브 화소에 대한 제1 데이터값이 제1 기준 값 이하인 경우, 입력 영상 데이터에 포함된 제2 서브 화소에 대한 제2 데이터값에 기초하여 제1 서브 화소에 대한 제1 데이터 전압 제어 신호를 생성한다. 데이터 구동부는 제1 서브 화소에 대한 제1 데이터값에 기초하여 제1 데이터 신호를 생성하며, 제1 데이터 전압을 제1 데이터선에 제공하되, 제1 데이터 전압 제어 신호에 기초하여 제1 데이터 전압을 가변시킨다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
표시 장치는 표시 패널 및 구동부를 포함한다. 표시 패널은 주사선들, 데이터선들 및 화소들을 포함한다. 구동부는 주사선들에 주사 신호를 순차적으로 제공하는 주사 구동부 및 데이터선들에 데이터 신호를 제공하는 데이터 구동부를 포함한다. 화소들 각각은 해당 주사선을 통해 제공되는 주사 신호에 응답하여 해당 데이터선을 통해 제공되는 데이터 신호에 대응하는 휘도로 발광한다.
표시 장치는 화소들을 통해 영상을 표시하며, 화소들 각각은 발광 소자 및 발광 소자에 구동 전류를 제공하는 트랜지스터를 포함한다.
트랜지스터는 지속적인 광에 의해 특성(예를 들어, 전압-전류 특성)이 변경될 수 있다. 트랜지스터의 특성 변화로 인해 화소의 휘도가 변경되거나, 잔상이 발생할 수 있다. 또한, 트랜지스터의 게이트-소스 간 전압이 문턱 전압보다 작은 경우, 광에 의한 트랜지스터의 특성 변화가 가속화될 수 있다.
본 발명의 일 목적은 트랜지스터의 특성 변화를 완화시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 제1 데이터선, 제2 데이터선, 및 화소를 포함하고, 상기 화소는 상기 제1 데이터선에 연결되는 제1 서브 화소 및 상기 제2 데이터선에 연결되는 제2 서브 화소를 포함하는, 표시 패널; 입력 영상 데이터에 포함된 상기 제1 서브 화소에 대한 제1 데이터값이 제1 기준 값 이하인 경우, 상기 입력 영상 데이터에 포함된 상기 제2 서브 화소에 대한 제2 데이터값에 기초하여 상기 제1 서브 화소에 대한 제1 데이터 전압 제어 신호를 생성하는 광 스트레스 보상부; 및 상기 제1 서브 화소에 대한 제1 데이터값에 기초하여 제1 데이터 신호를 생성하며, 상기 제1 데이터 전압을 상기 제1 데이터선에 제공하되, 상기 제1 데이터 전압 제어 신호에 기초하여 상기 제1 데이터 전압을 가변시키는 데이터 구동부를 포함한다.
일 실시예에 의하면, 상기 데이터 전압 제어 신호는 상기 제1 데이터값의 범위 중 최소값에 대응하는 블랙 바이어스 오프셋 전압일 수 있다.
일 실시예에 의하면, 상기 광 스트레스 보상부는, 상기 제1 데이터값이 상기 제1 기준 값 이하이고 상기 제2 데이터값이 제2 기준 값보다 큰 경우, 상기 제2 데이터값에 기초하여 상기 제1 데이터 전압 제어 신호를 생성할 수 있다.
일 실시예에 의하면, 상기 제1 기준 값은 최소 계조에 대응할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 서브 화소에 연결되어 상기 제1 서브 화소의 특성 정보를 검출하는 보상부를 더 포함하고, 상기 제1 서브 화소는 발광 소자 및 상기 제1 데이터 전압에 응답하여 상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터를 포함하며, 상기 특성 정보는 상기 제1 트랜지스터의 문턱 전압이며, 상기 제1 데이터값은 상기 특성 정보에 기초하여 가변될 수 있다.
일 실시예에 의하면, 상기 제2 기준 값은 상기 제1 기준 값과 같을 수 있다.
일 실시예에 의하면, 상기 제2 서브 화소의 상기 제2 데이터값이 상기 제2 기준 값보다 큰 경우, 상기 제1 서브 화소의 상기 블랙 바이어스 오프셋 전압은 제1 전압 레벨을 가지고, 상기 제2 서브 화소의 상기 제2 데이터값이 상기 제2 기준 값 이하인 경우, 상기 블랙 바이어스 오프셋 전압은 상기 제1 전압 레벨보다 큰 제2 전압 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 제2 데이터값이 클수록 상기 제2 전압 레벨은 높아질 수 있다.
일 실시예에 의하면, 상기 데이터 구동부는 상기 블랙 바이어스 오프셋 전압에 기초하여 전체 계조 범위에 대한 데이터 전압들을 가변시킬 수 있다.
일 실시예에 의하면, 상기 데이터 구동부는 상기 가변된 블랙 바이어스 오프셋 전압에 기초하여 상기 최소값 내지 상기 제1 기준 값 사이의 데이터값들에 대응하는 데이터 전압들을 가변시킬 수 있다.
일 실시예에 의하면, 상기 광 스트레스 보상부는, 상기 제2 데이터값이 제2 기준 값 이하인 경우, 상기 제1 서브 화소에 대한 상기 제1 데이터값에 기초하여 제2 데이터 전압 제어 신호를 생성하며, 상기 데이터 구동부는 상기 제2 데이터값에 기초하여 상기 제2 데이터 전압을 생성하되, 상기 제2 데이터 전압 제어 신호에 기초하여 상기 제2 데이터 전압을 가변시킬 수 있다.
일 실시예에 의하면, 상기 제1 데이터값에 따른 상기 제2 데이터 전압의 제1 변화율은, 상기 제2 데이터값에 따른 상기 제1 데이터 전압의 변화율과 다를 수 있다.
일 실시예에 의하면, 상기 제1 서브 화소는 제1 색으로 발광하고, 상기 제2 서브 화소는 상기 제1 색과 다른 제2 색으로 발광할 수 있다.
일 실시예에 의하면, 상기 제1 서브 화소는 발광 소자 및 상기 제1 데이터 전압에 응답하여 상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 산화물 반도체를 포함할 수 있다.
일 실시예에 의하면, 상기 표시 패널은, 평면상, 제1 방향으로 연장하며 상기 제1 방향과 교차하는 제2 방향을 따라 배열되고 동일한 전원전압이 인가되는 전원선들; 및 상기 제2 방향으로 연장하며 상기 제1 방향을 따라 배열되는 주사선들을 더 포함하고, 상기 화소는 상기 전원선들 및 상기 주사선들에 의해 구획된 영역에 제공되며, 상기 전원선들은 상기 발광 소자의 캐소드 전극에 연결될 수 있다.
일 실시예에 의하면, 상기 발광 소자는 유기 발광 소자이고, 상기 유기 발광 소자의 캐소드는 상기 전원선들과 중첩하여 형성된 홀을 통해 상기 전원선들에 직접적으로 접촉할 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터는 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되는 반도체층, 및 상기 반도체층 상에 배치되는 제2 게이트 전극을 포함하며, 상기 제1 게이트 전극은 상기 주사선들 중 하나에 연결되고, 상기 제2 게이트 전극은 상기 발광 소자의 애노드 전극에 연결될 수 있다.
일 실시예에 의하면, 상기 제1 서브 화소는 상기 발광 소자 상에 배치되고 상기 발광 소자에서 발산되는 광의 파장을 시프트시키는 제1 광변환층을 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 복수의 표시 영역들로 구분되고, 상기 표시 영역들 각각에는 제1 서브 화소들 및 제2 서브 화소들이 제공되는, 표시 패널; 입력 영상 데이터에 기초하여 상기 표시 영역들 중 제1 표시 영역 내 상기 제1 서브 화소들에 대한 제1 평균 데이터값 및 상기 제1 표시 영역 내 상기 제2 서브 화소들에 대한 제2 평균 데이터값을 산출하고, 상기 제1 평균 데이터값이 제1 기준 값 이하인 경우, 상기 제2 평균 데이터값에 기초하여 상기 제1 서브 화소들에 대한 제1 데이터 전압 제어 신호를 생성하는 광 스트레스 보상부; 및 상기 제1 서브 화소들 중 하나에 대한 제1 데이터값에 기초하여 제1 데이터 신호를 생성하고, 상기 제1 데이터 전압을 상기 제1 서브 화소들 중 상기 하나에 제공하되, 상기 제1 데이터 전압 제어 신호에 기초하여 상기 제1 데이터 전압을 가변시키는 데이터 구동부를 포함할 수 있다.
일 실시예에 의하면, 상기 복수의 표시 영역들은 기 설정된 기준 블록에 의해 구분될 수 있다.
일 실시예에 의하면, 상기 광 스트레스 보상부는, 상기 제1 평균 데이터값이 상기 제1 기준 값 이하이고 상기 제2 평균 데이터값이 제2 기준 값보다 큰 경우, 상기 제2 평균 데이터값에 기초하여 상기 제1 데이터 전압 제어 신호를 생성할 수 있다.
일 실시예에 의하면, 상기 데이터 구동부는 상기 제1 데이터 전압 제어 신호에 기초하여 최소 데이터값에 대응하는 블랙 바이어스 오프셋 전압을 가변시킬 수 있다.
일 실시예에 의하면, 상기 제2 평균 데이터값이 상기 제2 기준 값보다 큰 경우, 상기 제1 서브 화소들의 상기 블랙 바이어스 오프셋 전압은 제1 전압 레벨을 가지고, 상기 제2 평균 데이터값이 상기 제2 기준 값 이하인 경우, 상기 블랙 바이어스 오프셋 전압은 상기 제1 전압 레벨보다 큰 제2 전압 레벨을 가질 수 있다.
일 실시예에 의하면, 상기 제2 평균 데이터값이 클수록 상기 제2 전압 레벨은 커질 수 있다.
일 실시예에 의하면, 상기 광 스트레스 보상부는 상기 입력 영상 데이터에 대한 히스토그램 분석을 통해 기준 블록을 결정하고, 상기 기준 블록에 기초하여 상기 표시 패널을 분할하여 상기 표시 영역들을 결정할 수 있다.
일 실시예에 의하면, 상기 광 스트레스 보상부는 상기 입력 영상 데이터로부터 윤곽선을 검출하고, 상기 윤곽선이 정지 영상인지 여부를 판단하며, 상기 윤곽선이 정지 영상인 경우 상기 윤곽선에 의해 정의되는 영역을 상기 제1 표시 영역으로 결정할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 화소를 포함하고, 상기 화소는 복수의 서브 화소들을 포함하는, 표시 패널; 입력 영상 데이터에 기초하여 상기 화소가, 상기 서브 화소들 중 제1 서브 화소가 비발광하고 제2 서브 화소가 발광하는, 광 스트레스 조건을 충족하는지 여부를 판단하고, 상기 화소가 상기 광 스트레스 조건을 충족하는 경우, 상기 제2 서브 화소에 대한 제2 데이터값에 기초하여 상기 제1 서브 화소에 대한 제1 데이터 전압 제어 신호를 생성하는 광 스트레스 보상부; 및 상기 제1 서브 화소에 대한 제1 데이터값에 기초하여 제1 데이터 신호를 생성하며, 상기 제1 데이터 전압을 상기 제1 서브 화소에 제공하되, 상기 제1 데이터 전압 제어 신호에 기초하여 상기 제1 데이터 전압을 가변시키는 데이터 구동부를 포함한다.
본 발명의 실시예들에 따른 표시 장치는, 화소 내 트랜지스터가 광 스트레스(또는, 역 바이어스 광 스트레스, 음의 바이어스 전압이 인가되는 상태에서의 광 스트레스)를 받는 상태인지 여부를 판단하며, 광의 세기에 대응하는 발광 서브 화소의 데이터값에 기초하여 비발광 서브 화소에 대한 블랙 바이어스 오프셋 전압을 가변시킬 수 있다. 따라서, 트랜지스터의 특성 변화가 완화될 수 있다.
도 1a는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1b는 도 1a의 표시 장치의 일 예를 나타내는 블록도이다.
도 2a는 도 1b의 표시 장치에 포함된 서브 화소의 일 예를 나타내는 회로도이다.
도 2b는 도 1b의 표시 장치에 포함된 서브 화소의 다른 예를 나타내는 회로도이다.
도 3은 도 1b의 표시 장치에 포함된 화소의 일 예를 나타내는 단면도이다.
도 4a는 도 3의 화소에 포함된 화소 회로층의 일 예를 나타내는 레이아웃이다.
도 4b는 도 4a의 화소 회로층에 포함된 반도체층의 일 예를 나타내는 도면이다.
도 4c는 도 3의 화소에 포함된 발광 소자층의 일 예를 나타내는 레이아웃이다.
도 5a 및 도 5b는 도 4a의 I-I'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다.
도 5c는 도 4a의 I-I'선을 따라 자른 화소의 다른 예를 나타내는 단면도이다.
도 6a는 도 4a의 화소에 포함된 제1 트랜지스터의 전압-전류 특성을 나타내는 도면이다.
도 6b는 도 4a의 화소에 포함된 제1 트랜지스터의 전압-전류 특성의 광에 의한 변화를 설명하는 도면이다.
도 7은 도 1b의 표시 장치에 포함된 광 스트레스 보상부의 일 예를 나타내는 블록도이다.
도 8은 1b의 표시 장치에 제공되는 입력 영상 데이터의 일 예를 나타내는 도면이다.
도 9는 도 7의 광 스트레스 보상부에 의해 가변되는 블랙 바이어스 오프셋 전압을 나타내는 도면이다.
도 10a 및 도 10b는 도 7의 광 스트레스 보상부에 의해 가변되는 데이터 전압들의 일 예를 나타내는 도면들이다.
도 11은 도 1b의 표시 장치에 포함된 광 스트레스 보상부의 다른 예를 나타내는 블록도이다.
도 12는 1b의 표시 장치에 제공되는 입력 영상 데이터의 다른 예를 나타내는 도면이다.
도 13은 도 1b의 표시 장치에 포함된 광 스트레스 보상부의 또 다른 예를 나타내는 블록도이다.
도 14는 1b의 표시 장치에 제공되는 입력 영상 데이터의 데이터값 분포의 일 예를 나타내는 도면이다.
도 15는 도 1b의 표시 장치에 포함된 광 스트레스 보상부의 또 다른 예를 나타내는 블록도이다.
도 16은 도 1a의 표시 장치의 다른 예를 나타내는 블록도이다.
도 17은 도 1a의 표시 장치에 포함된 제1 및 제2 화소들의 화소 회로층의 일 예를 나타내는 레이아웃이다.
도 18a 및 도 18b는 도 1a의 표시 장치의 또 다른 예를 나타내는 블록도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1a는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시부(110)(또는, 표시 패널), 주사 구동부(120)(또는, scan driver, gate driver), 데이터 구동부(130)(또는, data driver, source driver), 타이밍 제어부(140)(또는, timing controller), 및 광 스트레스 보상부(150)를 포함할 수 있다.
표시부(110)는 주사선들(SL1 내지 SLi, 단, i는 양의 정수), 데이터선들(DL1 내지 DLj, 단, j는 양의 정수), 및 화소(PX)를 포함할 수 있다. 화소(PX)는 서브 화소들(SP1, SP2, SP3)을 포함하고, 서브 화소들(SP1, SP2, SP3)은 주사선들(SL1 내지 SLi) 및 데이터선들(DL1 내지 DLj)에 의해 구획된 영역(예를 들어, 서브 화소 영역)에 배치되거나 제공될 수 있다.
서브 화소들(SP1, SP2, SP3) 각각은 주사선들(SL1 내지 SLi) 중 적어도 하나 및 데이터선들(DL1 내지 DLj) 중 하나에 전기적으로 연결될 수 있다. 예를 들어, 제1 서브 화소(SP1)는 제1 주사선(SL1) 및 제1 데이터선(DL1)에 연결되고, 제2 서브 화소(SP2)는 제1 주사선(SL1) 및 제2 데이터선(DL2)에 연결되며, 제3 서브 화소(SP3)는 제1 주사선(SL1) 및 제3 데이터선(DL3)에 연결될 수 있다.
제1 서브 화소(SP1)는 제1 주사선(SL1)을 통해 제공되는 주사 신호에 응답하여 제1 데이터선(DL1)을 통해 제공되는 제1 데이터 신호에 대응하는 휘도로 발광할 수 있다. 유사하게, 제2 서브 화소(SP2)는 제2 데이터선(DL2)을 통해 제공되는 제2 데이터 신호에 대응하는 휘도로 발광하고, 제3 서브 화소(SP3)는 제3 데이터선(DL3)을 통해 제공되는 제3 데이터 신호에 대응하는 휘도로 발광할 수 있다.
일 실시예에서, 제1 서브 화소(SP1)는 제1 색(예를 들어, 적색)으로 발광하고, 제2 서브 화소(SP2)는 제2 색(예를 들어, 녹색)으로 발광하며, 제3 서브 화소(SP3)는 제3 색(예를 들어, 청색)으로 발광할 수 있다. 한편, 도 1a에서 화소(PX)는 3개의 서브 화소들(SP1, SP2, SP3)을 포함하는 것으로 도시되어 있으나, 화소(PX)가 이에 한정되는 것은 아니다. 예를 들어, 화소(PX)는 4개 이상의 서브 화소들을 포함할 수도 있다.
표시부(110)에는 제1 및 제2 전원전압들(VDD, VSS)이 제공될 수 있다. 제1 및 제2 전원전압들(VDD, VSS)은 화소(PX)의 동작에 필요한 전압들이며, 제1 전원전압(VDD)은 제2 전원전압(VSS)의 전압 레벨보다 높은 전압 레벨을 가질 수 있다. 제1 및 제2 전원전압들(VDD, VSS)은 별도의 전원 공급부로부터 표시부(110)에 제공될 수 있다.
주사 구동부(120)는 주사 제어 신호(SCS)에 기초하여 주사 신호를 생성하고, 주사 신호를 주사선들(SL1 내지 SLi)에 순차적으로 제공할 수 있다. 여기서, 주사 제어 신호(SCS)는 개시 신호(또는 스타트 펄스), 클럭 신호들 등을 포함하고, 타이밍 제어부(140)로부터 제공될 수 있다. 예를 들어, 주사 구동부(120)는 클럭 신호들을 이용하여 펄스 형태의 개시 신호에 대응하는 펄스 형태의 주사 신호를 순차적으로 생성 및 출력하는 시프트 레지스터(shift register)(또는, 스테이지)를 포함할 수 있다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 제공되는 영상 데이터(DATA2) 및 데이터 제어 신호(DCS)에 기초하여 데이터 신호들을 생성하고, 데이터 신호들을 표시부(110)(또는, 화소(PX))에 제공할 수 있다. 여기서, 데이터 제어 신호(DCS)는 데이터 구동부(130)의 동작을 제어하는 신호이며, 유효 데이터 신호의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호) 등을 포함할 수 있다.
일 실시예에서, 데이터 구동부(130)는 감마 전압들을 이용하여 영상 데이터(DATA2)에 포함된 데이터값(또는, 계조값)에 대응하는 데이터 신호를 생성할 수 있다. 여기서, 감마 전압들은 데이터 구동부(130)에서 생성되거나, 별도의 감마 전압 생성 회로(예를 들어, 감마 집적 회로)로부터 제공될 수 있다. 예를 들어, 데이터 구동부(130)는 데이터값에 기초하여 감마 전압들 중 하나를 선택하여 데이터 신호로서 출력할 수 있다.
예를 들어, 데이터 구동부(130)는 제1 서브 화소(SP1)에 대한 제1 데이터값에 기초하여 제1 데이터 신호를 생성하고, 제2 서브 화소(SP2)에 대한 제2 데이터값에 기초하여 제2 데이터 신호를 생성하며, 제3 서브 화소(SP3)에 대한 제3 데이터값에 기초하여 제3 데이터 신호를 생성할 수 있다. 여기서, 제1 데이터값, 제2 데이터값, 및 제3 데이터값은 영상 데이터(DATA2)(또는, 제1 영상 데이터(DATA1))에 포함될 수 있다. 이하에서, "서브 화소의 데이터값" 및 "서브 화소에 대한 데이터값"은 영상 데이터(DATA2)(또는, 제1 영상 데이터(DATA1))에 포함되고 해당 서브 화소의 데이터 전압을 생성하는데 이용되는 계조값을 의미한다.
일 실시예에서, 데이터 구동부(130)는 데이터 전압 제어 신호(CTL_VD)에 기초하여 데이터 신호(또는, 데이터 전압)를 가변시킬 수 있다. 여기서, 데이터 전압 제어 신호(CTL_VD)는 광 스트레스 보상부(150)로부터 제공되고, 블랙 바이어스 오프셋 전압(black bias offset voltage)에 관한 정보를 포함하거나 블랙 바이어스 오프셋 전압일 수 있으며, 블랙 바이어스 오프셋 전압은 최소 데이터값(예를 들어, 0의 계조)에 대응하여 해당 서브 화소에 제공되는 데이터 전압과 같을 수 있다.
데이터 전압 제어 신호(CTL_VD)는 제1 서브 화소(SP1)에 대한 제1 데이터 전압 제어 신호(또는, 제1 블랙 바이어스 오프셋 전압), 제2 서브 화소(SP2)에 대한 제2 데이터 전압 제어 신호(또는, 제2 블랙 바이어스 오프셋 전압), 제3 서브 화소(SP3)에 대한 제3 데이터 전압 제어 신호(또는, 제3 블랙 바이어스 오프셋 전압) 중 적어도 하나를 포함할 수 있다.
데이터 구동부(130)에서 데이터 신호를 가변시키는 구성에 대해서는 도 10a 및 도 10b를 참조하여 후술하기로 한다.
타이밍 제어부(140)는 외부(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(DATA1) 및 제어 신호(CS)를 수신하고, 제어 신호(CS)에 기초하여 주사 제어 신호(SCS) 및 데이터 제어 신호(DCS)를 생성하며, 입력 영상 데이터(DATA1)를 변환하여 영상 데이터(DATA2)를 생성할 수 있다. 여기서, 제어 신호(CS)는 수직 동기 신호, 수평 동기 신호, 클럭 등을 포함할 수 있다. 예를 들어, 타이밍 제어부(140)는 입력 영상 데이터(DATA1)를 데이터 구동부(130)에서 이용 가능한 포맷을 가지는 영상 데이터(DATA2)로 변환할 수 있다.
광 스트레스 보상부(150)는 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))에 기초하여 화소(PX)가 광 스트레스 조건을 충족하는지 여부를 판단하고, 화소(PX)가 광 스트레스 조건을 충족하는 경우 화소(PX) 내 발광하는 서브 화소의 데이터값에 기초하여 화소(PX) 내 비발광하는 서브 화소에 대한 데이터 전압 제어 신호(CTL_VD)를 생성할 수 있다.
광 스트레스 조건은 서브 화소들(SP1, SP2, SP3) 중 적어도 하나의 서브 화소가 비발광하고, 또한, 적어도 하나의 다른 서브 화소가 발광하는 경우일 수 있다. 즉, 광 스트레스 조건은 화소(PX)가 비발광하는 적어도 하나의 서브 화소와 발광하는 적어도 하나의 서브 화소를 포함하는 경우일 수 있다. 예를 들어, 제1 서브 화소(SP1)가 비발광하고 제2 서브 화소(SP2)가 발광하는 경우, 광 스트레스 보상부(150)는 화소(PX)가 광 스트레스 조건을 충족하는 것으로 판단할 수 있다.
일 실시예에서, 광 스트레스 보상부(150)는 해당 서브 화소에 대한 데이터값이 기준 값(또는, 기준 데이터값, 기준 계조값) 이하인 경우, 해당 서브 화소가 비발광하는 것으로(또는, 비발광 서브 화소인 것으로) 판단하고, 해당 서브 화소에 대한 데이터값이 기준 값보다 큰 경우, 해당 서브 화소가 발광하는 것으로(또는, 발광 서브 화소인 것으로) 판단할 수 있다.
예를 들어, 광 스트레스 보상부(150)는 제1 서브 화소(SP1)에 대한 제1 데이터값이 제1 기준 값(예를 들어, 0 내지 255의 계조들 중 10의 계조, 또는, 0의 계조) 이하인 경우, 제1 서브 화소(SP1)가 비발광하는 것으로 판단하고, 제1 데이터값이 제1 기준 값보다 큰 경우, 제1 서브 화소(SP1)가 발광하는 것으로 판단할 수 있다. 예를 들어, 광 스트레스 보상부(150)는 제2 서브 화소(SP2)에 대한 제2 데이터값이 제2 기준 값(예를 들어, 0 내지 255의 계조들 중 10의 계조, 또는, 0의 계조) 이하인 경우, 제2 서브 화소(SP2)가 비발광하는 것으로 판단하고, 제2 데이터값이 제2 기준 값보다 큰 경우, 제2 서브 화소(SP2)가 발광하는 것으로 판단할 수 있다. 예를 들어, 광 스트레스 보상부(150)는 제3 서브 화소(SP3)에 대한 제3 데이터값이 제3 기준 값(예를 들어, 0 내지 255의 계조들 중 10의 계조, 또는, 0의 계조) 이하인 경우, 제3 서브 화소(SP3)가 비발광하는 것으로 판단하고, 제3 데이터값이 제3 기준 값보다 큰 경우, 제3 서브 화소(SP3)가 발광하는 것으로 판단할 수 있다. 제1 내지 제3 기준 값들은 상호 동일하거나, 상호 다르게 설정될 수 있다.
일 실시예에서, 제1 기준 값 이하의 데이터값들 중 적어도 일부는 음의 전압에 대응하거나, 제1 서브 화소(SP1) 내 트랜지스터의 문턱 전압보다 작을 수 있다. 예를 들어, 제1 서브 화소(SP1)의 0의 데이터값에 대응하는 데이터 전압은 -O.4V일 수 있다. 트랜지스터의 게이트-소스 전압이 문턱 전압보다 작거나, 트랜지스터의 게이트 전극에 음의 전압이 인가되는 경우, 광에 의한 트랜지스터의 특성 변화가 가속화되기 때문이다.
일 실시예에서, 제1 기준 값은 시간 경과에 따라 가변될 수 있다. 예를 들어, 트랜지스터의 문턱 전압이 음의 방향으로 시프트(negative shift)되는 경우, 시프트된 문턱 전압에 대응하여 제1 기준 값은 커질 수 있다.
한편, 주사 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 광 스트레스 보상부(150) 중 적어도 하나는 표시부(110)에 형성되거나, IC로 구현되고 연성 회로 기판에 실장되어 표시부(110)에 연결될 수 있다. 또한, 주사 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 광 스트레스 보상부(150) 중 적어도 2개는 하나의 IC로 구현될 수도 있다. 예를 들어, 광 스트레스 보상부(150)는 타이밍 제어부(140) 또는 데이터 구동부(130)와 하나의 IC로 구현될 수도 있다.
도 1을 참조하여 설명한 바와 같이, 표시 장치(100)는 화소(PX)가 광 스트레스 조건을 충족하는 경우, 화소(PX) 내 비발광 서브 화소에 대한 데이터 전압을 화소(PX) 내 발광 서브 화소의 데이터값에 기초하여 증가시킬 수 있다. 이 경우, 비발광 서브 화소의 구동 트랜지스터의 역 바이어스 광 스트레스(negative bias illumination stress, 즉, 음의 전압이 인가된 상태에서의 광 스트레스)가 완화되고, 구동 트랜지스터의 특성 변화가 완화될 수 있다.
도 1b는 도 1a의 표시 장치의 일 예를 나타내는 블록도이다.
도 1a 및 도 1b를 참조하면, 도 1b의 표시 장치(100_1)는 보상부(160)(또는, 보상 회로)를 더 포함한다는 점에서, 도 1a의 표시 장치(100)와 상이하다. 보상부(160)를 제외하고, 도 1b의 표시 장치(100_1)는 도 1a의 표시 장치(100)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
표시부(110)는 전원선(PL), 센싱 제어선들(SSL1 내지 SSLi), 및 센싱선들(RL1 내지 RLm, 단, m은 j/3)(또는, 리드아웃 선들)을 포함할 수 있다.
전원선(PL)에는 제2 전원전압(VSS)이 인가되고, 전원선(PL)은 서브 전원선들(PL_S1, PL_S2)을 포함할 수 있다. 서브 전원선들(PL_S1, PL_S2)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 배열될 수 있다. 서브 전원선들(PL_S1, PL_S2)은 화소(PX)의 크기만큼 상호 이격되어 배치될 수 있다. 이 경우, 화소(PX)는 서브 전원선들(PL_S1, PL_S2) 및 주사선들(SL1 내지 SLj)에 의해 구획된 영역(예를 들어, 화소 영역)에 배치되거나 제공될 수 있다. 도 4a를 참조하여 설명하겠지만, 전원선(PL)은 제2 전원전압(VSS)을 화소(PX)에 전달하는 다른 전원선과 병렬 연결되어, 제2 전원전압(VSS)의 전압 강하를 완화시킬 수 있다.
유사하게, 센싱선들(RL1 내지 RLm)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 배열될 수 있다. 서브 전원선들(PL_S1, PL_S2)은 화소(PX)의 크기만큼 상호 이격되어 배치될 수 있다. 센싱선들(RL1 내지 RLm) 각각은 대응되는 화소(PX)에 연결될 수 있다. 예를 들어, 화소(PX) 내 서브 화소들(SP1, SP2, SP3)은 제1 센싱선(RL1)과 연결될 수 있다.
센싱 제어선들(SSL1 내지 SSLi)은, 주사선들(SL1 내지 SLi)와 유사하게, 제1 방향(DR1)으로 연장하며, 제2 방향(DR2)을 따라 배열될 수 있다.
주사 구동부(120)는 주사 신호와 유사하게, 센싱 제어 신호를 더 생성하고, 센싱 제어 신호를 센싱선들(SSL1 내지 SSLi)에 제공할 수 있다.
타이밍 제어부(401)는 제어 신호(CS)에 기초하여 보상 구동 제어 신호(CCS)를 더 생성할 수 있다. 보상 구동 제어 신호(CCS)는 보상부(160)에 제공될 수 있다. 보상 구동 제어 신호(CCS)는 화소 센싱 및 열화 보상을 위한 보상부(160)의 구동을 제어할 수 있다.
보상부(160)는 센싱들(RL1 내지 RLm)로부터 제공되는 센싱 값들에 기초하여 화소(PX)의 특성 정보를 검출하고, 화소(PX)의 특성 정보에 기초하여 화소(PX)의 열화를 보상하는 보상 값을 생성할 수 있다.
일 실시예에서, 보상부(160)는 센싱선들(RL1 내지 RLm)을 통해 화소(PX)로부터 추출되는 전류 또는 전압을 제공받을 수 있다. 추출되는 전류 또는 전압은 센싱 값에 대응할 수 있다. 보상부(160)는 센싱 값 또는 센싱 값의 변화량 등에 기초하여 구동 트랜지스터의 문턱 전압 변화(및 이동도 변화, 발광 소자의 특성 변화 등)을 검출할 수 있다.
보상부(160)는 검출된 특성 정보에 기초하여 영상 데이터(DATA2) 또는 이에 대응하는 데이터 신호(또는, 데이터 전압)에 대한 보상 값을 산출할 수 있다. 보상 값은 타이밍 제어부(140), 또는 데이터 구동부(130)에 제공될 수 있다.
일 실시예에서, 보상 값(또는, 특성 정보, 문턱 전압 변화에 대한 센싱 값)은 광 스트레스 보상부(150)에 제공되고, 광 스트레스 보상부(150)는 보상 값에 기초하여 해당 서브 화소에 대한 기준 값(즉, 해당 서브 화소의 비발광 여부를 판단하는 기준)을 가변시킬 수 있다. 예를 들어, 제1 서브 화소(SP1)의 문턱 전압이 음의 방향으로 시프트하는 경우, 제1 서브 화소(SP1)의 제1 기준 값은 커질 수 있다.
도 1b에서 보상부(160)가 별개의 구성인 것으로 도시되었으나, 보상부(160)는 데이터 구동부(130)에 포함될 수도 있다.
도 2a는 도 1b의 표시 장치에 포함된 서브 화소의 일 예를 나타내는 회로도이다. 도 1b에 도시된 서브 화소들(SP1, SP2, SP3)은 상호 실질적으로 동일하거나 유사하므로, 서브 화소들(SP1, SP2, SP3)을 포괄하여 서브 화소(SP)를 설명하기로 한다.
도 2a를 참조하면, 서브 화소(SP)는 제n 주사선(SLn), 제k 데이터선(DLk), 제n 센싱 제어선(SSLn) 및 제k 센싱선(RLk)에 연결될 수 있다(단, n, k는 양의 정수).
서브 화소(SP)는 발광 소자(LED), 제1 트랜지스터(T1, 구동 트랜지스터), 제2 트랜지스터(T2, 스위칭 트랜지스터), 제3 트랜지스터(T3, 센싱 트랜지스터) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3) 각각은 산화물 반도체를 포함하는 박막 트랜지스터일 수 있다.
발광 소자(LED)의 애노드 전극은 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 제2 전극에 접속되고, 캐소드 전극은 제2 전원전압(VSS)이 인가된 제2 전원선에 접속될 수 있다. 발광 소자(LED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 광을 생성할 수 있다. 발광 소자(LED)는 유기 발광 다이오드 일 수 있으나, 이에 한정되는 것은 아니며, 무기 발광 다이오드를 포함할 수도 있다.
제1 트랜지스터(T1)의 제1 전극은 제1 전원전압(VDD)이 인가된 제1 전원선에 접속되고, 제2 전극은 제2 노드(N2)(또는, 발광 소자(LED)의 애노드 전극)에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LED)로 흐르는 전류량을 제어한다.
제2 트랜지스터(T2)의 제1 전극은 제k 데이터선(DLk)에 접속되고, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제n 주사선(SLn)에 접속될 수 있다. 제2 트랜지스터(T2)는 제n 주사선(SLn)으로 주사신호(S[n])가 공급될 때 턴-온되어 제k 데이터선(DLk)으로부터의 데이터 신호(또는, 데이터 전압(DATA))를 제1 노드(N1)로 전달할 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 발광 소자(LED)의 애노드 전극 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)의 전압을 저장할 수 있다.
제3 트랜지스터(T3)는 제k 센싱선(RLk)과 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 제2 전극) 사이에 접속될 수 있다. 제3 트랜지스터(T3)는 센싱 신호(SEN[n])에 응답하여 센싱 전류를 제k 센싱선(RLk)으로 전달할 수 있다. 센싱 전류는 보상부(160)로 제공될 수 있다. 예를 들어, 센싱 전류는 제1 트랜지스터(T1)의 문턱 전압의 변화량(및 이동도)을 산출하기 위해 이용될 수 있다. 센싱 전류와 센싱을 위한 전압의 관계에 따라 이동도 및 문턱 전압 정보가 산출될 수 있다. 일 실시예에서, 센싱 전류는 전압 형태로 변환되어 보상 동작에 이용될 수도 있다.
한편, 본 발명의 실시예에서 서브 화소(SP)는 도 2에 도시된 회로 구조에 한정되지 않는다.
도 2b는 도 1b의 표시 장치에 포함된 서브 화소의 다른 예를 나타내는 회로도이다.
도 2a 및 도 2b를 참조하면, 제1 트랜지스터(T1)가 백 게이트(back-gate) 전극(BGE)을 포함한다는 점을 제외하고, 도 2b의 서브 화소(SP)는 도 2a의 서브 화소(SP)와 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 트랜지스터(T1)의 백 게이트 전극은 제2 노드(N2)에 접속될 수 있다. 백 게이트 전극은 절연층을 사이에 두고 게이트 전극과 중첩하여 배치되며, 제1 트랜지스터(T1)의 몸체를 구성하고, 게이트 전극으로 기능할 수 있다. 즉, 제1 트랜지스터(T1)는 백 게이트 전극을 더 포함하는 백 게이트 트랜지스터(또는, 듀얼 게이트 트랜지스터)로 구현될 수도 있다.
제1 트랜지스터(T1)의 백 게이트 전극이 제2 노드(N2)에 연결됨에 따라, 서브 화소(SP)가 발광하는 동안, 제1 트랜지스터(T1)의 제2 전극(또는, 제2 트랜지스터 전극, 예를 들어, 소스 전극)의 전압 변화가 게이트 전극의 전압 변화로 전달되며, 제1 트랜지스터(T1)의 제1 전극 및 게이트 전극간의 전압(예를 들어, 게이트-소스 전압)이 유지되고, 화소(PX)는 원하는 휘도로 발광할 수 있다.
또한, 제1 트랜지스터(T1)의 백 게이트 전극이 제1 트랜지스터(T1)의 반도체층 상에 배치되는 경우, 백 게이트 전극은 광에 의한 제1 트랜지스터(T1)의 특성 변화를 완화시킬 수 있다. 백 게이트 전극에 대해서는 도 4a 및 도 5c를 참조하여 후술하기로 한다.
도 3은 도 1b의 표시 장치에 포함된 화소의 일 예를 나타내는 단면도이다.
도 1b 및 도 3을 참조하면, 화소(PX)(또는, 서브 화소(SP), 표시 장치(100))는 제1 기판(SUB1), 화소 회로층(PCL), 발광 소자층(LDL), 및 광변환층(CCL)을 포함할 수 있다.
제1 기판(SUB1)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 제1 기판(SUB1)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 제1 기판(SUB1)을 구성하는 재료는 이에 제한되지 않는다. 예를 들어, 제1 기판(SUB1)은 섬유 강화 플라스틱(FRP, Fiber glass Reinforced Plastic) 등으로도 이루어질 수 있다.
화소 회로층(PCL)은 제1 기판(SUB1) 상에 배치되고, 도 2a 및 도 2b를 참조하여 설명한 트랜지스터들(T1, T2, T3), 스토리지 커패시터(Cst), 및 배선들(SLn, DLk, SSLn, RLk)을 포함할 수 있다.
발광 소자층(LDL)은 화소 회로층(PCL) 상에 배치되고, 도 2a 및 도 2b를 참조하여 설명한 발광 소자(LED)를 포함할 수 있다.
광변환층(CCL)은 발광 소자층(LDL) 상에 배치되고, 특정 색상(또는, 특정 파장)의 광을 다른 색상의 광으로 변환하는 광변환 입자들 및 특정 색상의 광을 선택적으로 투과시키는 컬러 필터를 포함할 수 있다.
도 4a는 도 3의 화소에 포함된 화소 회로층의 일 예를 나타내는 레이아웃이다. 도 4b는 도 4a의 화소 회로층에 포함된 반도체층의 일 예를 나타내는 도면이다. 도 4c는 도 3의 화소에 포함된 발광 소자층의 일 예를 나타내는 레이아웃이다. 도 5a 및 도 5b는 도 4a의 I-I'선을 따라 자른 화소의 일 예를 나타내는 단면도들이다. 도 5c는 도 4a의 I-I'선을 따라 자른 화소의 다른 예를 나타내는 단면도이다.
제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)의 구조는 상호 실질적으로 동일하거나 유사므로, 제1 서브 화소(SP1)를 중심으로 설명하기로 한다.
먼저, 도 1b, 도 3, 도 4a 및 도 5a를 참조하면, 화소 회로층(PCL)은, 버퍼층(BUF), 반도체층(ACT), 제1 절연층(INS1), 제1 도전층(GAT), 제2 절연층(INS2), 제2 도전층(SD1), 및 제3 절연층(INS3)을 포함할 수 있다. 도 5a에 도시된 바와 같이, 버퍼층(BUF), 반도체층(ACT), 제1 절연층(INS1), 제1 도전층(GAT), 제2 절연층(INS2), 제2 도전층(SD1), 및 제3 절연층(INS3)은 제1 기판(SUB1) 상에 순차적으로 적층될 수 있다.
버퍼층(BUF)은 제1 기판(SUB1)의 전체 면 상에 배치될 수 있다. 버퍼층(BUF)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BUF)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(BUF)은 제1 기판(SUB1)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층(ACT)은 버퍼층(BUF)(또는, 제1 기판(SUB1)) 상에 배치될 수 있다. 반도체층(ACT)은 트랜지스터(TR)의 채널을 이루는 액티브층일 수 있다. 반도체층(ACT)은 후술할 제1 트랜지스터 전극(ET1)(또는, 소스 전극) 및 제2 트랜지스터 전극(ET2)(또는, 드레인 전극)에 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
도 4b에 도시된 바와 같이, 반도체층(ACT)은 제1 반도체 패턴(SCL1) 및 제2 반도체 패턴(SCL2)을 포함할 수 있다. 제1 반도체 패턴(SCL1)은 평면상 제1 서브 화소(SP1)(또는, 제1 서브 화소(SP1)가 형성되는 제1 서브 화소 영역(SPA1))의 상측에 배치되고, 제1 트랜지스터(T1)의 채널 및 제3 트랜지스터(T3)을 이룰 수 있다.
제2 반도체 패턴(SCL2)은 제1 반도체 패턴(SCL1)으로부터 이격되며, 평면상 제1 서브 화소(SP1)(또는, 제1 서브 화소 영역(SPA1))의 하측에 배치되고, 제2 트랜지스터(T2)의 채널을 이룰 수 있다.
반도체층(ACT)은 산화물 반도체를 포함할 수 있다. 반도체 패턴의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 n형 불순물이 사용될 수 있다.
다시 도 5a를 참조하면, 제1 절연층(INS1)(또는, 게이트 절연층)은 반도체층(ACT) 및 버퍼층(BUF)(또는, 제1 기판(SUB1)) 상에 배치될 수 있다. 제1 절연층(INS1)은 대체로 제1 기판(SUB1)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(INS1)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(INS1)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 제1 절연층(INS1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 도전층(GAT)은 제1 절연층(INS1) 상에 배치될 수 있다. 제1 도전층(GAT)은 제1 커패시터 전극(CSE1), 제1 수평 전원선(PL1_H), 제k 센싱 도전 패턴(RLk_P)(또는, 리드아웃 패턴), 제n 주사선(SLn), 제n 주사 도전 패턴(SLn_P), 제n+1 주사선(SLn+1), 제n 센싱 제어선(SSLn), 제n 센싱 제어 도전 패턴(SSLn_P)(또는, 센싱 패턴)을 포함할 수 있다.
도 4a에 도시된 바와 같이, 제1 커패시터 전극(CSE1)은 평면상 제1 반도체 패턴(SCL1) 및 제2 반도체 패턴(SCL2) 사이에 배치되며, 대체적으로 제1 서브 화소 영역(SPA1)의 중앙에 배치될 수 있다.
제1 서브 화소(SP1)의 제1 커패시터 전극(CSE1), 제2 서브 화소(SP1)의 제1 커패시터 전극(CSE1), 및 제3 서브 화소(SP3)의 제1 커패시터 전극(CSE1)은 상호 다른 면적을 가질 수 있다. 예를 들어, 제2 서브 화소(SP1)의 제1 커패시터 전극(CSE1)이 가장 큰 면적을 가지고, 제3 서브 화소(SP3)의 제1 커패시터 전극(CSE1)이 가장 작은 면적을 가질 수 있다.
제1 커패시터 전극(CSE1)의 일부는 제2 방향(DR2)으로 돌출되고, 제1 반도체 패턴(SCL1)(또는, 제1 반도체 패턴(SCL1) 중 제1 트랜지스터(T1)를 구성하는 일부 영역)과 중첩하여 배치될 수 있다. 제1 커패시터 전극(CSE1)의 일부는 제1 트랜지스터(T1)의 게이트 전극을 구성할 수 있다.
제1 수평 전원선(PL1_H)은 제1 방향(DR1)으로 연장하며, 다른 서브 화소 영역(예를 들어, 제2 서브 화소 영역(SPA2) 및 제3 서브 화소 영역(SPA3))까지 연장하고, 제1 서브 화소 영역(SPA1)의 상측(및 하측)에 배치될 수 있다. 후술하여 설명하겠지만, 제1 수평 전원선(PL1_H)는 제2 도전층(SD1)의 제1 수직 전원선(PL1V)와 연결되어 메쉬 구조의 제1 전원선(PL1)을 구성할 수 있다.
제k 센싱 도전 패턴(RLk_P)은 제1 방향(DR1)으로 연장하며, 제1 내지 제3 서브 화소 영역들(SPA1, SPA2, SPA3)에 걸쳐 배치될 수 있다. 제k 센싱 도전 패턴(RLk_P)은 평면상 제n 센싱 제어선(SSLn)의 하측에 배치될 수 있으나, 이에 한정되는 것은 아니다.
제n 주사선(SLn)은 제1 방향(DR1)으로 연장하며, 다른 서브 화소 영역(예를 들어, 제2 서브 화소 영역(SPA2) 및 제3 서브 화소 영역(SPA3))까지 연장할 수 있다. 제n 주사선(SLn)은 평면상 제1 수평 전원선(PL1_H) 및 제2 반도체 패턴(SCL2) 사이에 배치될 수 있다.
제n 주사 도전 패턴(SLn_P)은 제2 반도체 패턴(SCL2)과 중첩하여 배치되고, 제2 트랜지스터(T2)의 게이트 전극을 구성할 수 있다. 제n 주사 도전 패턴(SLn_P)은 후술하는 제2 도전층(SD1)의 제2 브리지 패턴(BRP2)을 통해 제n 주사선(SLn)에 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 제n 주사 도전 패턴(SLn_P)은 제n 주사선(SLn)으로부터 돌출되며, 제n 주사선(SLn)과 일체로 형성될 수도 있다.
제n+1 주사선(SLn+1)은 제n 주사선(SLn)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
제n 센싱 제어선(SSLn)은 제1 방향(DR1)으로 연장하며, 다른 서브 화소 영역(예를 들어, 제2 서브 화소 영역(SPA2) 및 제3 서브 화소 영역(SPA3))까지 연장할 수 있다. 제n 센싱 제어선(SSLn)은 평면상 제2반도체 패턴(SCL2) 및 제1 수평 전원선(PL1_H) 사이에 배치될 수 있다.
제n 센싱 제어 도전 패턴(SSLn_P)은 제1 반도체 패턴(SCL1)(또는, 제1 반도체 패턴(SCL1) 중 제3 트랜지스터(T3)를 구성하는 일부 영역)과 중첩하여 배치될 수 있다. 제n 센싱 제어 도전 패턴(SSLn_P)은 후술하는 제2 도전층(SD1)의 제3 브리지 패턴(BRP3)을 통해 제n 센싱 제어선(SSLn)에 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 제n 센싱 제어 도전 패턴(SSLn_P)은 제n 센싱 제어선(SSLn)으로부터 돌출되며, 제n 센싱 제어선(SSLn)과 일체로 형성될 수도 있다.
제1 도전층(GAT)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(GAT)은 단일막 또는 다층막 구조일 수 있다.
다시 도 5a를 참조하면, 제2 절연층(INS2)(또는, 층간 절연층)은 제1 도전층(GAT) 상에 배치되고, 대체로 제1 기판(SUB1)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(INS2)은 제1 도전층(GAT)과 제2 도전층(SD1)을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제2 절연층(INS2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(INS2)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(SD1)은 제2 절연층(INS2) 상에 배치될 수 있다. 제2 도전층(SD1)은 제2 커패시터 전극(CSE2), 제k 데이터선(DLk), 제k+1 데이터선 (DLk+1), 제k+2 데이터선(DLk+2), 제1 수직 전원선(PL1_V), 제2 전원선(PL2), 제1 내지 제4 브리지 패턴들(BRP1, BRP2, BRP3, BRP4)을 포함할 수 있다.
제2 커패시터 전극(CSE2)은 제1 커패시터 전극(CSE1)과 중첩하여 배치되며, 제1 커패시터 전극(CSE1)보다 큰 면적을 가질 수 있다. 제2 커패시터 전극(CSE2)의 일부는 제2 방향(DR2)으로 연장하며, 제1 반도체 패턴(SCL1)의 일부 영역(예를 들어, 제1 트랜지스터(T1)의 소스 영역 및 제3 트랜지스터(T3)의 소스 영역)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제1 반도체 패턴(SCL1)의 일부 영역과 접속할 수 있다. 제1 커패시터 전극(CSE1)의 일부는 제1 트랜지스터(T1) 및 제3 트랜지스터(T3) 각각의 제2 트랜지스터 전극(ET2)을 구성할 수 있다.
제k 데이터선(DLk)은 제2 방향(DR2)으로 연장하며, 제1 서브 화소 영역(SPA1)의 일측에 배치될 수 있다. 제k 데이터선(DLk)은 제2 반도체 패턴(SCL2)의 일부 영역(또는, 제2 트랜지스터(T2)의 소스 영역)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제2 반도체 패턴(SCL2)의 일부 영역과 접속할 수 있다. 제k 데이터선(DLk)은 제2 트랜지스터(T2)의 제1 트랜지스터 전극(ET1)을 구성할 수 있다.
제k+1 데이터선(DLk+1) 및 제k+2 데이터선(DLk+2)은 제k 데이터선(DLk)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제k+1 데이터선(DLk+1)의 일부는 제2 커패시터 전극(CSE2)을 회피하여 굴곡진 부분을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 수직 전원선(PL1_V)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 반복적으로 배치될 수 있다. 제1 수직 전원선(PL1_V)은 제1 반도체 패턴(SCL1)의 일부 영역(또는, 제1 트랜지스터(T1)의 드레인 영역)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제1 반도체 패턴(SCL1)의 일부 영역과 접속할 수 있다. 제1 수직 전원선(PL1_V)은 제1 트랜지스터(T1)의 제1 트랜지스터 전극(ET1)을 구성할 수 있다.
또한, 제1 수직 전원선(PL1_V)은 제1 도전층(GAT)의 제1 수평 전원선(PL1_H)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제1 수평 전원선(PL1_H)과 접속할 수 있다. 앞서 설명한 바와 같이, 제1 수직 전원선(PL1_V) 및 제1 수평 전원선(PL1_H)은 메쉬 구조의 제1 전원선(PL1)을 구성하고, 제1 전원선(PL1)에 인가되는 제1 전원전압(VDD)의 강하를 완화시킬 수 있다.
제2 전원선(PL2)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 화소(PX) 단위로, 반복적으로 배치될 수 있다. 제2 전원선(PL2)의 폭은 제1 수직 전원선(PL1_V)의 폭, 제k 데이터선(DLk)의 폭보다 크며, 예를 들어, 제2 전원선(PL2)의 폭은 제1 수직 전원선(PL1_V)의 폭의 약 3배 내지 6배일 수 있다. 제2 전원선(PL2)은 후술하는 기준 비아(VIA0)(또는, 비아홀)을 통해 발광 소자(LED)의 캐소드 전극과 접속할 수 있다.
제2 전원선(PL2)은 다른 배선과의 관계에서 기생 커패시터가 형성되는 것을 방지하기 위해 화소(PX)의 일측에 배치되고, 발광 소자(LED)의 캐소드 전극에 인가되는 제2 전원전압(VSS)의 강하를 방지하기 위해 상대적으로 큰 폭을 가질 수 있다.
제2 전원선(PL2)은 제n 주사선(SLn) 및 제n 센싱 제어선(SSLn)과 중첩하는 일부 영역에서 상대적으로 좁은 폭을 가지며, 이 경우, 제n 주사선(SLn) 및 제n 센싱 제어선(SSLn)의 로드가 상대적으로 감소될 수 있다.
제1 브리지 패턴(BRP1)은 제2 방향(DR2)으로 연장하며, 제2 반도체 패턴(SCL2)의 일부 영역(또는, 제2 트랜지스터(T2)의 드레인 영역)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제2 반도체 패턴(SCL2)의 일부 영역과 접속할 수 있다. 제1 브리지 패턴(BRP1)은 제2 트랜지스터(T2)의 제2 트랜지스터 전극(ET2)을 구성할 수 있다.
또한, 제1 브리지 패턴(BRP1)은 제1 커패시터 전극(CSE1)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제1 커패시터 전극(CSE1)과 접속할 수 있다.
제2 브리지 패턴(BRP2)은 제2 방향(DR2)으로 연장하며, 제n 주사선(SLn) 및 제n 주사 패턴(SLn_P)과 각각 중첩하며, 컨택홀(CNT)을 통해 제n 주사선(SLn) 및 제n 주사 패턴(SLn_P)과 각각 접속할 수 있다. 제2 브리지 패턴(BRP2)은 제n 주사선(SLn) 및 제n 주사 패턴(SLn_P)을 연결할 수 있다. 제n 주사선(SLn) 및 제n 주사 패턴(SLn_P)이 일체로 형성되는 경우, 제2 브리지 패턴(BRP2)은 생략될 수도 있다.
제3 브리지 패턴(BRP3)은 제2 방향(DR2)으로 연장하며, 제n 센싱 제어선(SSLn) 및 제n 센싱 제어 도전 패턴(SSLn_P)과 각각 중첩하며, 컨택홀(CNT)을 통해 제n 센싱 제어선(SSLn) 및 제n 센싱 제어 도전 패턴(SSLn_P)과 각각 접속할 수 있다. 제3 브리지 패턴(BRP3)은 제n 센싱 제어선(SSLn) 및 제n 센싱 제어 도전 패턴(SSLn_P)을 연결할 수 있다. 제n 센싱 제어선(SSLn) 및 제n 센싱 제어 도전 패턴(SSLn_P)이 일체로 형성되는 경우, 제3 브리지 패턴(BRP3)은 생략될 수도 있다.
제4 브리지 패턴(BRP4)은 제2 방향(DR2)으로 연장하며, 제1 반도체 패턴(SCL1)의 일부 영역(또는, 제3 트랜지스터(T3)의 소스 영역)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제1 반도체 패턴(SCL1)의 일부 영역과 접속할 수 있다. 제4 브리지 패턴(BRP4)은 제3 트랜지스터(T3)의 제1 트랜지스터 전극(ET1)을 구성할 수 있다.
또한, 제4 브리지 패턴(BRP4)은 제k 센싱 도전 패턴(RLk_P)과 중첩하며, 컨택홀(CNT)을 통해 노출된 제k 센싱 도전 패턴(RLk_P)과 접속할 수 있다.
제2 도전층(SD1)은, 제1 도전층(GAT)과 유사하게, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(SD1)은 단일막 또는 다층막 구조일 수 있다.
다시 도 5a를 참조하면, 제3 절연층(INS3)(또는, 보호층)은 제2 도전층(SD1) 상에 위치할 수 있다.
발광 소자층(LDL)은 화소 회로층(PCL) 상에 배치될 수 있다. 발광 소자층(LDL)은 발광 소자(LED) 및 봉지층(TFE)을 포함할 수 있다. 또한, 발광 소자층(LDL)은 브리지 전극(BRPS)을 더 포함할 수 있다.
발광 소자(LED)는 제3 절연층(INS3) 상에 배치될 수 있다.
발광 소자(LED)는 애노드 전극들(AE1, AE2, AE3)(또는, 하부 전극), 캐소드 전극(CE)(또는, 상부 전극), 및 발광층들(EL1, EL2, EL3)(또는, 중간층)을 포함할 수 있다. 또한, 발광 소자(LED)는 화소 정의막(PDL)을 더 포함할 수 있다.
제1 발광 소자(LED1), 제2 발광 소자(LED2), 및 제3 발광 소자(LED3)는 상호 실질적으로 동일하거나 유사하므로, 제1 발광 소자(LED1)을 중심으로 설명한다.
제1 발광 소자(LED1)는 제1 애노드 전극(AE1), 캐소드 전극(CE), 및 제1 발광층(EL1)을 포함할 수 있다. 제2 발광 소자(LED2)는 제2 애노드 전극(AE2), 캐소드 전극(CE), 및 제2 발광층(EL2)을 포함할 수 있다. 제3 발광 소자(LED3)는 제3 애노드 전극(AE3), 캐소드 전극(CE), 및 제3 발광층(EL3)을 포함할 수 있다.
도 4c에 도시된 바와 같이, 제1 애노드 전극(AE1)은 제1 서브 화소 영역(SPA1)의 대부분을 커버하도록 배치되며, 제1 비아(VIA1)와 중첩할 수 있다. 유사하게, 제2 애노드 전극(AE2)은 제2 서브 화소 영역(SPA2)의 대부분을 커버하도록 배치되며, 제2 비아(VIA2)와 중첩하고, 제1 애노드 전극(AE1)의 면적보다 큰 면적을 가질 수 있다. 제3 애노드 전극(AE3)은 제3 서브 화소 영역(SPA3)의 대부분을 커버하도록 배치되며, 제3 비아(VIA3)와 중첩하고, 제1 애노드 전극(AE1)의 면적보다 작은 면적을 가질 수 있다.
제1 애노드 전극(AE1)은 제3 절연층(INS3)을 관통하는 제1 비아(VIA1)(또는, 제1 비아홀)을 통해 제2 커패시터 전극(CSE2)와 접속하며, 제2 커패시터 전극(CSE2)을 통해 제1 트랜지스터(T1)의 제2 트랜지스터 전극(ET2)과 전기적으로 연결될 수 있다.
다시 도 5a를 참조하면, 화소 정의막(PDL)은 제1 애노드 전극(AE1)의 가장자리를 따라 배치되며, 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다.
화소 정의막(PDL)에 의해 노출된 제1 애노드 전극(AE1)의 상부에 제1 발광층(EL1)이 배치될 수 있다. 제1 발광층(EL1)은 저분자 물질 또는 고분자 물질을 포함할 수 있다.
캐소드 전극(CE)은 제1 발광층(EL1) 상에 배치될 수 있다. 캐소드 전극(CE)은 발광층들(EL1, EL2, EL3) 및 화소 정의막(PDL) 상에 전면적으로 형성되는 공통 전극일 수 있다. 캐소드 전극(CE)은 투명 또는 반투명 전극일 수 있다.
브리지 전극(BRPS)은 애노드 전극들(AE1, AE2, AE3)과 동일한 층에 배치되거나 동일한 공정을 통해 형성될 수 있다. 브리지 전극(BRPS)은 제2 전원선(PL2)과 중첩하며, 기준 비아(VIA0)를 통해 노출된 제2 전원선(PL2)과 접속할 수 있다. 또한, 브리지 전극(BRPS)은 화소 정의막(PDL)에 의해 부분적으로 노출되며, 캐소드 전극(CE)과 접속할 수 있다. 다만, 이에 한정되는 것은 아니며, 브리지 전극(BRPS)은 생략되고, 캐소드 전극(CE)이 기준 비아(VIA0)를 통해 제2 전원선(PL2)과 직접적으로 접속할 수도 있다. 기준 비아(VIA0)는 화소 정의막(PDL)이 형성된 이후에 레이저 드릴링(laser drilling)을 통해 형성될 수 있다.
봉지층(TFE)은 캐소드 전극(CE) 상에 배치될 수 있다. 봉지층(TFE)은 외부로부터 유입될 수 있는 수분 및 공기 등이 발광 소자(LED)에 침투하는 것을 방지할 수 있다. 봉지층(TFE)은 박막봉지(Thin Film Encapsulation)로 형성될 수 있으며, 하나 이상의 유기막과 하나 이상의 무기막을 포함할 수 있다. 예를 들어, 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트로 이루어진 군에서 선택된 어느 하나를 포함하여 이루어지고, 무기막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiONx)로 이루어진 군에서 선택된 어느 하나 이상을 포함하여 이루어질 수 있다.
한편, 도 4a 내지 도 5b에서 발광 소자층(LDL)은 유기 발광 소자를 포함하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 예를 들어, 발광 소자층(LDL)은 무기 발광 소자 등을 포함할 수도 있다.
광변환층(CCL)은 발광 소자층(LDL) 상에 배치될 수 있다. 광변환층(CCL)은 제2 기판(SUB2), 및 광변환 패턴층(LCP)을 포함할 수 있다.
제2 기판(SUB2)은 제1 기판(SUB1) 상에 제1 기판(SUB1)에 대향하여 배치될 수 있다. 제2 기판(SUB2)은, 표시 장치(100)의 상부 기판(일 예로, 봉지 기판 또는 박막 봉지층)을 구성할 수 있다.
제2 기판(SUB2)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 또한, 제2 기판(SUB2)은 제1 기판(SUB1)과 동일한 물질로 구성되거나, 제1 기판(SUB1)과 상이한 물질로 구성될 수도 있다.
실시예에 따라, 광변환 패턴층(LCP)은, 제1 서브 화소(SP1)와 마주하도록 배치되는 제1 광변환 패턴층(LCP1), 제2 서브 화소(SP2)와 마주하도록 배치되는 제2 광변환 패턴층(LCP2), 및 제3 서브 화소(SP3)와 마주하도록 배치되는 제3 광변환 패턴층(LCP3)을 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 광변환 패턴층들(LCP1, LCP2, LCP3) 중 적어도 일부는, 컬러 필터(CF)를 포함할 수 있다.
예를 들어, 제1 광변환 패턴층(LCP1)은, 제1 색에 대응하는 제1 색 변환 입자들을 포함하는 제1 컬러 변환층(CCL1)과, 제1 색의 광을 선택적으로 투과시키는 제1 컬러 필터(CF1)를 포함할 수 있다. 유사하게, 제2 광변환 패턴층(LCP2)은, 제2 색에 대응하는 제2 색 변환 입자들을 포함하는 제2 컬러 변환층(CCL2)과, 상기 제2 색의 광을 선택적으로 투과시키는 제2 컬러 필터(CF2)를 포함할 수 있다. 한편, 제3 광변환 패턴층(LCP3)은, 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL)과, 제3 색의 광을 선택적으로 투과시키는 제3 컬러 필터(CF3) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 제1, 제2 및 제3 발광 소자들(LED1, LED2, LED3)은 동일한 색의 광을 방출할 수 있다. 제1, 제2 및 제3 서브 화소들(SP1, SP2, SP3) 중 적어도 일부의 상부에는 컬러 변환층이 배치될 수 있다. 예를 들어, 제1 및 제2 서브 화소들(SP1, SP2)의 상부에는, 각각 제1 및 제2 컬러 변환층들(CCL1, CCL2)이 배치될 수 있다. 따라서, 표시 장치(100)는 풀-컬러의 영상을 표시할 수 있다.
제1 컬러 변환층(CCL1)은, 제1 서브 화소(SP1)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 제1 발광 소자(LED1)에서 방출되는 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 발광 소자(LED1)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(SP1)가 적색 서브 화소인 경우, 제1 컬러 변환층(CCL1)은, 제1 발광 소자(LED1)에서 방출되는 청색의 광을 적색의 광으로 변환하는 적색 퀀텀 닷(QD1)을 포함할 수 있다. 일 예로, 제1 컬러 변환층(CCL1)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 적색 퀀텀 닷(QD1)을 포함할 수 있다. 적색 퀀텀 닷(QD1)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 대략 620nm 내지 780nm 파장의 적색 광을 방출할 수 있다. 한편, 제1 서브 화소(SP1)가 다른 색의 서브 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 제1 서브 화소(SP1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
제1 컬러 필터(CF1)는, 제1 컬러 변환층(CCL1)과 제2 기판(SUB2)의 사이에 배치되며, 제1 컬러 변환층(CCL1)에서 변환된 제1 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 변환층(CCL1)이 적색 퀀텀 닷(QD1)을 포함할 경우, 제1 컬러 필터(CF1)는, 적색의 광을 선택적으로 투과시키는 적색 컬러 필터일 수 있다.
제2 컬러 변환층(CCL2)은, 제2 서브 화소(SP2)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 제2 발광 소자(LED2)에서 방출되는 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 발광 소자(LED2)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(SP2)가 녹색 서브 화소인 경우, 제2 컬러 변환층(CCL2)은, 제2 발광 소자(LED2)에서 방출되는 청색의 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷(QD2)을 포함할 수 있다. 일 예로, 제2 컬러 변환층(CCL2)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 녹색 퀀텀 닷(QD2)을 포함할 수 있다. 녹색 퀀텀 닷(QD2)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 대략 500nm 내지 570nm 파장의 녹색 광을 방출할 수 있다. 한편, 제2 서브 화소(SP2)가 다른 색의 서브 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 제2 서브 화소(SP2)의 색에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
제1 및 제2 퀀텀 닷들(또는, 적색 및 녹색 퀀텀 닷들(QD1, QD2)) 각각은 Ⅱ-Ⅳ족 화합물, Ⅲ-V족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
상기 Ⅱ-Ⅳ족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
상기 Ⅲ-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
상기 IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이러한 제1 및 제2 퀀텀 닷들은 대략 45nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 제1 및 제2 퀀텀 닷들을 통해 발광되는 광은 전 방향으로 방출될 수 있다. 이에 따라, 표시 장치(100)의 시야각이 향상될 수 있다.
한편, 제1 및 제2 퀀텀 닷들은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 퀀텀 닷들의 형태는 다양하게 변경될 수 있다.
표시 장치(100)는 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 적색 및 녹색 퀀텀 닷들(QD1, QD2)에 입사시킴으로써, 적색 및 녹색 퀀텀 닷들(QD1, QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 및 제2 서브 화소들(SP1, SP2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3) 각각에 동일 색상, 일 예로 청색의 제1, 제2 및 제3 발광 소자들(LED1, LED2, LED3)을 배치함으로써, 표시 장치의 제조 효율을 높일 수 있다.
제2 컬러 필터(CF2)는, 제2 컬러 변환층(CCL2)과 제2 기판(SUB2)의 사이에 배치되며, 제2 컬러 변환층(CCL2)에서 변환된 제2 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제2 컬러 변환층(CCL2)이 녹색 퀀텀 닷(QD2)을 포함할 경우, 제2 컬러 필터(CF2)는, 녹색의 광을 선택적으로 투과시키는 녹색 컬러 필터일 수 있다.
실시예에 따라, 광 산란층(LSL)은, 제3 서브 화소(SP3)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치될 수 있다. 일 예로, 광 산란층(LSL)은, 제3 서브 화소(SP3)와 제3 컬러 필터(CF3)의 사이에 배치될 수 있다.
제3 발광 소자(LED3)이 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SP3)가 청색 서브 화소인 경우, 광 산란층((LSL)은 제3 발광 소자(LED3)로부터 방출되는 광을 효율적으로 이용하기 위하여 선택적으로 구비될 수 있다. 이러한 광 산란층(LSL)은 적어도 한 종류의 광 산란 입자들(SCT)을 포함할 수 있다. 예를 들어, 광 산란층(LSL)은 TiO2나 실리카(Silica) 등의 광 산란 입자들(SCT)을 포함할 수 있다. 예를 들어, 광 산란층(LSL)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들(SCT)을 포함할 수 있다. 본 발명에서, 광 산란 입자들(SCT)의 구성 물질이 특별히 한정되지는 않으며, 광 산란층(LSL)은 현재 공지된 다양한 물질로 구성될 수 있다. 한편, 광 산란 입자들(SCT)이 제3 서브 화소 영역(SPA3)에만 배치되어야 하는 것은 아니다. 일 예로, 광 산란 입자들(SCT)은 제1 컬러 변환층(CCL1) 및/또는 제2 컬러 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다.
실시예에 따라, 제3 컬러 필터(CF3)는, 제3 서브 화소(SP3)와 마주하도록 제2 기판(SUB2)의 일면 상에 배치되며, 제3 발광 소자(LED3)에서 방출되는 색상의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제3 발광 소자(LED3)가 청색의 광을 방출하는 청색 발광 소자인 경우, 제3 컬러 필터(CF3)는, 청색의 광을 선택적으로 투과시키는 청색 컬러 필터일 수 있다.
일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 블랙 매트릭스(BM)가 배치될 수 있다.
한편, 퀀텀 닷들(QD1, QD2)은 입사된 광의 파장을 시프트시켜 전 방향으로 발광함에 따라, 퀀텀 닷들(QD1, QD2)에서 발산된 광 중 일부는 화소 회로층(PCL)으로 진행할 수 있다.
도 5b를 참조하면, 적색 퀀텀 닷(QD1)에서 발산된 제1 광(L_D1)의 일부는 제2 서브 화소 영역(SPA2) 내 화소 회로층(PCL)으로 진행하며, 제2 서브 화소(SP2)의 제1 트랜지스터(T1)(또는, 트랜지스터(TR))에 조사될 수 있다. 게이트 전극(GE)이 제1 트랜지스터(T1)의 채널 영역을 커버함에도, 제1 도전층(GAT), 제2 도전층(SD1) 등에 의한 반사를 통해, 제1 광(L_D1)이 제2 서브 화소(SP2)의 제1 트랜지스터(T1)의 채널 영역(또는, 반도체층(ACT))에 조사될 수 있다. 유사하게, 적색 퀀텀 닷(QD1)에서 발산된 제1 광(L_D1)의 일부는 제3 서브 화소(SP3)의 제1 트랜지스터(T1)의 채널 영역에 조사될 수 있다.
한편, 적색 퀀텀 닷(QD1)에서 발산된 제1 광(L_D1)의 일부는 인접한 인접 화소(또는, 인접 화소 내 서브 화소)로 진행할 수 있으나, 제2 전원선(PL2) 및 기준 비아(VIA0)(및 제1 수평 전원선(PL1_H), 주사선들(SLn, SLn+1) 등)를 통해 차단될 수 있다. 즉, 인접 화소 내 제1 트랜지스터(T1)의 채널 영역에 조사되는 제1 광(L_D1)(또는, 제1 광(L_D1)에 의한 제1 트랜지스터(T1)의 특성 변화)는 제2 서브 화소(SP2)의 제1 트랜지스터(T1)의 채널 영역에 조사되는 제1 광(L_D1)에 비해 미미할 수 있다. 따라서, 본 발명의 실시예들에 따른 표시 장치(100)는 하나의 화소(PX) 내 서브 화소들(SP1, SP2, SP3)에 기초하여 광 스트레스 조건을 판단할 수 있다.
유사하게, 녹색 퀀텀 닷(QD2)에서 발산된 제2 광(L_D2)의 일부는 제1 서브 화소 영역(SPA1) 내 화소 회로층(PCL)으로 진행하며, 제1 서브 화소(SP1)의 제1 트랜지스터(T1)의 채널 영역(또는, 반도체층(ACT))에 조사될 수 있다. 또한, 제2 광(L_D2)의 일부는 제3 서브 화소 영역(SPA3) 내 화소 회로층(PCL)으로 진행하며, 제3 서브 화소(SP3)의 제1 트랜지스터(T1)의 채널 영역에 조사될 수 있다.
한편, 도 5a 및 도 5b에서, 트랜지스터(TR)는 탑 게이트(top-gate) 구조의 트랜지스터로 구현되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 트랜지스터(TR)는 바텀 게이트(bottom-gate) 구조를 가질 수 있다.
도 4a, 도 5a 및 도 5c를 참조하면, 화소 회로층(PCL)을 제외하고, 도 5c의 화소(PX)는 도 5a의 화소(PX)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
화소 회로층(PCL)은, 버퍼층(BUF), 제1 도전층(GAT), 반도체층(ACT), 제1 절연층(INS1), 제2 도전층(SD1), 제2 절연층(INS2), 제3 도전층(BML), 및 제3 절연층(INS3)을 포함할 수 있다. 도 5c에 도시된 바와 같이, 버퍼층(BUF), 제1 도전층(GAT), 반도체층(ACT), 제1 절연층(INS1), 제2 도전층(SD1), 제2 절연층(INS2), 제3 도전층(BML), 및 제3 절연층(INS3)은 제1 기판(SUB1) 상에 순차적으로 적층될 수 있다.
버퍼층(BUF), 제1 도전층(GAT), 반도체층(ACT), 제1 절연층(INS1), 제2 도전층(SD1), 제2 절연층(INS2), 및 제3 절연층(INS3)은 적층된 위치들을 제외하고, 도 5a를 참조하여 설명한 버퍼층(BUF), 제1 도전층(GAT), 반도체층(ACT), 제1 절연층(INS1), 제2 도전층(SD1), 제2 절연층(INS2), 및 제3 절연층(INS3)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 도전층(GAT)은 버퍼층(BUF)(또는, 제1 기판(SUB1)) 상에 배치될 수 있다.
제1 절연층(INS1)(또는, 게이트 절연층)은 제1 도전층(GAT) 상에 배치될 수 있다.
반도체층(ACT)은 제1 절연층(INS1) 상에 배치될 수 있다. 제1 반도체 패턴(SCL1, 도 4a 참조)은 제1 커패시터 전극(CSE1) 및 제n 센싱 제어 도전 패턴(SSLn_P)과 중첩할 수 있다. 제1 커패시터 전극(CSE1)은 제1 트랜지스터(T1)의 게이트 전극을 구성하고, 제n 센싱 제어 도전 패턴(SSLn_P)은 제3 트랜지스터(T3)의 게이트 전극을 구성할 수 있다.
제2 도전층(SD1)은 반도체층(ACT) 상에 배치될 수 있다.
제1 수직 전원선(PL1_V)은 제1 반도체 패턴(SCL1, 도 4a 참조)과 접촉하며, 제1 트랜지스터(T1)의 제1 트랜지스터 전극(ET1)을 구성할 수 있다. 제2 커패시터 전극(CSE2)은 제1 반도체 패턴(SCL1)과 접촉하며, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3) 각각의 제2 트랜지스터 전극(ET2)을 구성할 수 있다. 제4 브리지 패턴(BRP4)은 제1 반도체 패턴(SCL1)과 접촉하며, 제3 트랜지스터(T3)의 제1 트랜지스터 전극(ET1)을 구성할 수 있다.
제2 절연층(INS2)은 제1 도전층(GAT) 상에 배치되고, 대체로 제1 기판(SUB1)의 전체 면에 걸쳐 배치될 수 있다.
제3 도전층(BML)은 제2 절연층(INS2) 상에 배치되고, 백 게이트 전극(BGE)을 포함할 수 있다. 백 게이트 전극(BGE)는 제1 트랜지스터(T1)의 채널 영역과 중첩하여 배치되며, 제1 트랜지스터(T1)의 게이트 전극(GE)과는 다른 게이트 전극(또는, 백 게이트 전극)을 구성할 수 있다.
백 게이트 전극(BGE)은 제1 트랜지스터(T1)의 채널 영역이 상부 방향에서 조사되는 광에 직접적으로 노출되는 것을 방지하며, 이에 따라, 도 5b를 참조하여 설명한 제1 광(L_D1), 제2 광(L_D2) 등에 의한 제1 트랜지스터(T1)의 특성 변화를 완화시킬 수 있다.
도 4a 내지 도 5c를 참조하여 설명한 바와 같이, 화소(PX)는 광변환층(CCL)을 포함함에 따라 화소(PX) 내 서브 화소에서 발산된 광이 해당 화소(PX) 내 인접 서브 화소의 트랜지스터(TR)에 조사될 수 있다. 한편, 화소(PX)(또는, 표시 장치(100))는 화소(PX) 단위로 배치되고 기준 비아(VIAO)를 통해 발광 소자(LED)의 캐소드 전극과 연결되는 제2 전원선(PL2)을 포함하므로, 화소(PX)에서 발산된 광이 인접 화소에 조사되는 것을 최소화 시킬 수 있다. 따라서, 본 발명의 실시예들에 따른 표시 장치(100)는 인접 화소를 고려하지 않고, 하나의 화소(PX) 내 서브 화소들(SP1, SP2, SP3)에 대해 광 스트레스 조건의 충족 여부를 판단하며, 또한, 화소(PX) 내 서브 화소들(SP1, SP2, SP3)만을 고려하여 광 스트레스에 대한 보상을 수행할 수 있다. 즉, 광 스트레스 조건 충적 여부에 대한 판단 및 이에 대한 보상을 위한 부하를 최소화 시킬 수 있다.
도 6a는 도 4a의 화소에 포함된 제1 트랜지스터의 전압-전류 특성을 나타내는 도면이다. 도 6b는 도 4a의 화소에 포함된 제1 트랜지스터의 전압-전류 특성의 광에 의한 변화를 설명하는 도면이다.
먼저 도 4a 및 도 6a를 참조하면, 제1 곡선(CURVE1)은 초기의 제1 트랜지스터(T1)의 전압-전류 특성을 나타내고, 제2 곡선(CURVE1)은 제1 트랜지스터(T1)가 광에 특정 시간 노출된 경우, 제1 트랜지스터(T1)의 전압 -전류 특성을 나타낸다. 앞서 설명한 바와 같이, 제1 트랜지스터(T1)는 산화물 반도체 트랜지스터일 수 있다.
제2 곡선(CURVE2)과 같이, 제1 트랜지스터(T1)(또는, 제1 트랜지스터(T1)의 채널 영역)가 특정 시간 동안 광에 노출된 경우, 제1 곡선(CURVE1)을 기준으로 제1 트랜지스터(T1)의 전압-전류 특성이 음의 방향으로 시프트 될 수 있다.
초기의 제1 트랜지스터(T1)에(또는, 제1 트랜지스터의 게이트 전극에, 제1 트랜지스터의 게이트 전극 및 소스 전극 사이에) 제1 전압(V1)이 인가되는 경우, 제1 곡선(CURVE1)에 따라 제1 트랜지스터(T1)에는 제1 전류(I1)가 흐를 수 있다. 광에 노출된 제1 트랜지스터(T1)에 제1 전압(V1)이 인가되는 경우, 제1 트랜지스터(T1)에는 제1 전류(I1)보다 큰 제2 전류(I2)가 흐르며, 제2 전류(I2)를 공급받는 발광 소자는 원하는 휘도보다 상대적으로 높은 휘도로 발광할 수 있다.
발광 소자가 원하는 휘도로 발광하기 위해서는, 제2 곡선(CURVE2)에 따라, 광에 노출된 제1 트랜지스터(T1)에 제1 전압(V1)보다 낮은 제2 전압(V2)이 인가되어야 한다.
즉, 광에 의해, 제1 트랜지스터의 게이트 전압(Vg)(또는, 게이트-소스 전압)이 제1 전압(V1) 및 제2 전압(V2) 간의 차이만큼 변화되며, 이는 제1 문턱 전압의 변화량(ΔVTH)(즉, 문턱 전압의 음의 방향으로의 시프트)으로 표현될 수 있다.
도 6b를 참조하면, 제1 특성 곡선(CURVE_L1)은 제1 세기의 광에 노출된 제1 트랜지스터(T1)의 시간(T)에 따른 문턱 전압의 변화량(ΔVTH)을 나타낸다. 제2 특성 곡선(CURVE_L2)은 제1 세기 보다 큰 제2 세기의 광에 노출된 제1 트랜지스터(T1)의 시간(T)에 따른 문턱 전압의 변화량(ΔVTH)을 나타내며, 제3 특성 곡선(CURVE_L3)은 제2 세기 보다 큰 제3 세기의 광에 노출된 제1 트랜지스터(T1)의 시간(T)에 따른 문턱 전압의 변화량(ΔVTH)을 나타내고, 제4 특성 곡선(CURVE_L4)은 제3 세기 보다 큰 제4 세기의 광에 노출된 제1 트랜지스터(T1)의 시간(T)에 따른 문턱 전압의 변화량(ΔVTH)을 나타낸다.
도 6b에 도시된 바와 같이, 광의 세기가 클수록 시간에 따른 문턱 전압의 변화량(ΔVth)이 커질 수 있다.
한편, 제1 트랜지스터(T1)의 게이트 전극에 양의 전압보다 음의 전압이 인가되는 경우(즉, 제1 트랜지스터(T1)에 게이트-소스 전압이 음의 전압 레벨을 가지는 경우), 제1 트랜지스터(T1)의 문턱 전압의 변화가 가속화될 수 있다.
예를 들어, 제1 트랜지스터(T1)의 게이트 전극에 양의 전압이 인가되는 경우, 제1 트랜지스터(T1)의 문턱 전압은 제1 특성 곡선(CURVE_L1)를 따라 변화하며, 제2 트랜지스터(T2)의 게이트 전극에 음의 전압이 인가되는 경우, 제2 트랜지스터(T2)의 문턱 전압은 제2 특성 곡선(CURVE_L2)를 따라 변화할 수 있다.
산화물 반도체를 포함하는 제1 트랜지스터(T1)가 구동하면서, 제1 트랜지스터(T1)의 채널 내 전자(electron) 중 일부가 게이트 절연층(예를 들어, 도 5a 및 도 5b에서, 제1 반도체 패턴과 중첩하는 제1 절연층(INS1)) 부근에 트랩(trap)되고, 이에 따라 제1 트랜지스터(T1)의 문턱 전압이 시프트될 수 있다. 제1 트랜지스터(T1)의 게이트 전극에 음의 전압이 인가되는 경우 제1 트랜지스터(T1)의 채널 내 정공보다 전자가 많은 상태에서, 광에 의해 생성된 전자(또는, 광 전자)가 추가되므로, 제1 트랜지스터(T1)의 문턱 전압이 크게 변화될 수 있다. 제1 트랜지스터(T1)의 게이트 전극에 양의 전압이 인가되는 경우, 트랩된 전자가 광에 의해 풀려 나게 되면서, 제1 트랜지스터(T1)의 문턱 전압이 상대적으로 작게 변화될 수 있다.
도 6a 및 도 6b를 참조하여 설명한 바와 같이, 산화물 반도체 트랜지스터로 구현된 제1 트랜지스터(T1)의 문턱 전압의 광의 세기에 대체적으로 비례하여 변화하며, 또한, 제1 트랜지스터(T1)의 문턱 전압은 제1 트랜지스터(T1)의 게이트 전극에 음의 전압이 인가되는 경우(즉, 음의 바이어스 전압이 인가된 상태에서), 보다 크게 변화될 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 장치(100)는 제1 트랜지스터(T1)에 광이 조사되는 경우, 음의 데이터 전압을 낮추되, 광의 세기에 따라 음의 데이터 전압의 변화량을 조절할 수 있다. 따라서, 제1 트랜지스터(T1)의 특성 변화가 가속화되는 것이 방지될 수 있다.
도 7은 도 1b의 표시 장치에 포함된 광 스트레스 보상부의 일 예를 나타내는 블록도이다.
도 1b 및 도 7을 참조하면, 광 스트레스 보상부(150)는, 광 스트레스 판단부(720)(또는, 광 스트레스 판단 회로) 및 데이터 전압 제어부(740)(또는, 데이터 전압 제어 회로)를 포함할 수 있다. 또한, 광 스트레스 보상부(150)는 저장부(760)(또는, 메모리 장치)를 더 포함할 수 있다.
광 스트레스 판단부(720)는 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))에 기초하여 화소(PX)가 광 스트레스 조건을 충족하는지 여부를 판단할 수 있다.
예를 들어, 광 스트레스 판단부(720)는 화소(PX)가 비발광하는 적어도 하나의 서브 화소와 발광하는 적어도 하나의 서브 화소를 포함하는 경우, 화소(PX)가 광 스트레스 조건을 충족하는 것을 판단할 수 있다.
일 실시예에서, 광 스트레스 보상부(150)는 해당 서브 화소에 대한 데이터값이 기준 값 이하인 경우, 해당 서브 화소가 비발광하는 것으로(또는, 비발광 서브 화소인 것으로) 판단하고, 해당 서브 화소에 대한 데이터값이 기준 값보다 큰 경우, 해당 서브 화소가 발광하는 것으로(또는, 발광 서브 화소인 것으로) 판단할 수 있다.
광 스트레스 조건을 설명하기 위해 도 8이 참조될 수 있다. 광 스트레스 조건을 설명한 이후에, 데이터 전압 제어부(740)를 설명하기로 한다.
도 8은 1b의 표시 장치에 제공되는 입력 영상 데이터의 일 예를 나타내는 도면이다. 도 8에는 도 1b의 표시부(110)에 구비된 화소(PX)에 대응하는 데이터값들을 포함하는 입력 영상 데이터(DATA1)의 일부(DATA_S1)가 예시적으로 도시되어 있다. 광 스트레스 조건의 기준인 기준 값은 10인 것으로 가정하여 이하 설명한다.
도 7 및 도 8을 참조하면, 도 5a를 참조하여 설명한 화소(PX)의 구조에 따라 화소(PX)는 동일한 행에 배치된 3개의 데이터값들에 대응할 수 있다. 3개의 데이터값들 중 첫번째 데이터값은 제1 서브 화소(SP1)에 대응하며, 두번째 데이터값은 제2 서브 화소(SP2)에 대응하며, 세번째 데이터값은 제3 서브 화소(SP3)에 대응할 수 있다.
예를 들어, 제31 화소(PX(3,1))에 대응하는 데이터값들은 255, 255, 0 일 수 있다. 여기서, 제31 화소(PX(3,1))는 제3 화소행 및 제1 화소열에 배치되는 화소이며, 화소열은 서브 화소열과 다를 수 있다.
이 경우, 광 스트레스 판단부(720)는 제31 화소(PX(3,1))의 제3 서브 화소(SP3)가 비발광하는 것으로 판단하고, 제31 화소(PX(3,1))의 제1 및 제2 서브 화소들(SP1, SP2)이 발광하는 것으로 판단하며, 제31 화소(PX(3,1))가 광 스트레스 조건을 충족하는 것으로 판단할 수 있다.
유사하게, 광 스트레스 판단부(720)는 제1 데이터 영역(AD1) 및 제2 데이터 영역(AD2)에 대응하는 화소들(예를 들어, 제81 화소(PX(8,1)), 제82 화소(PX(8,2)), 제73 화소(PX(7,3)), 제74 화소(PX(7,4)) 등)이 광 스트레스 조건을 충족하는 것으로 판단할 수 있다.
일 실시예에서, 광 스트레스 판단부(720)는 적어도 하나의 서브 화소가 발광하는지 여부를, 제3 서브 화소(SP3)을 제외한 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 기초하여 판단할 수 있다.
도 5a를 참조하여 설명한 바와 같이, 제1 및 제2 서브 화소들(SP1, SP2)이 제1 및 제2 컬러 변환층들(CCL1, CCL2)(또는, 퀀텀 닷들(QD1, QD2))을 포함하고, 제3 서브 화소(SP3)는 컬러 변환층(및 광 산란층)을 포함하지 않을 수도 있다. 이 경우, 제3 서브 화소(SP3)에서 발산된 광은 인접 화소(예를 들어, 제1 및 제2 서브 화소들(SP1, SP2))의 화소 회로층(PCL)으로 진행하지 않을 수 있다. 따라서, 제3 서브 화소(SP3)의 발광은 고려되지 않을 수도 있다.
예를 들어, 제73 화소(PX(7,3)) 및 제74 화소(PX(7,4))에서, 제3 서브 화소(SP3)를 제외하고, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)는 모두 비발광하므로, 광 스트레스 판단부(720)는 발광하는 서브 화소가 없는 것으로 판단하며, 제73 화소(PX(7,3)) 및 제74 화소(PX(7,4))가 광 스트레스 조건을 충족하지 않은 것으로 판단할 수도 있다.
다시 도 7을 참조하면, 데이터 전압 제어부(740)는, 화소(PX)가 광 스트레스 조건을 충족하는 경우, 화소(PX) 내 발광하는 서브 화소의 데이터값에 기초하여 화소(PX) 내 비발광하는 서브 화소에 대한 데이터 전압 제어 신호(CTL_VD)를 생성할 수 있다. 여기서, 데이터 전압 제어 신호(CTL_VD)는 블랙 바이어스 오프 전압의 전압 레벨을 가변시키는 신호이며, 블랙 바이어스 오프셋 전압은 최소 데이터값(예를 들어, 0의 계조)에 대응하는 데이터 전압과 같을 수 있다.
일 실시예에서, 제1 서브 화소(SP1)가 비발광하고, 제2 서브 화소(SP2)가 발광하는 경우, 광 스트레스 보상부(150)는 제2 서브 화소(SP2)의 제2 데이터값에 비례하여 제1 서브 화소(SP1)의 제1 데이터 전압의 전압 레벨이 높아지도록, 제1 데이터 전압 제어 신호를 생성할 수 있다.
데이터 전압 제어 신호(CTL_VD)를 생성하는 구성을 설명하기 위해 도 9가 참조될 수 있다.
도 9는 도 7의 광 스트레스 보상부에 의해 가변되는 블랙 바이어스 오프셋 전압을 나타내는 도면이다.
도 7 및 도 9를 참조하면, 제1 전압 곡선(CURVE_C1)은 제2 서브 화소(SP2)의 제2 데이터값(또는, 계조(GRAY), 인접 서브 화소의 데이터값)에 따른, 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)을 나타낼 수 있다.
제1 전압 곡선(CURVE_C1)에 따라, 제2 서브 화소(SP2)의 제2 데이터값이 제1 시작 값(GRAY_S1)(또는, 제1 시작 계조값) 이하인 경우, 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)은 최소 전압 레벨(V_OFFSET_MIN)을 가질 수 있다. 즉, 제2 서브 화소(SP2)의 제2 데이터값이 제1 시작 값(GRAY_S1) 이하인 경우, 데이터 전압 제어부(740)는 제2 서브 화소(SP2)로부터 발산된 광에 의한 제2 서브 화소(SP2)(또는, 제2 서브 화소(SP2) 내 제1 트랜지스터(T1))의 광 스트레스가 미미한 것으로 판단하고, 블랙 바이어스 오프셋 전압(V_OFFSET)을 최소 전압 레벨(V_OFFSET_MIN)을 갖도록 할 수 있다.
예를 들어, 제1 시작 값(GARY_S1)은 제2 서브 화소(SP2)의 발광 여부를 판단하는 기준인 제2 기준 값과 같을 수 있다. 이 경우, 광 스트레스 판단부(720)는 제2 서브 화소(SP2)의 비발광 여부를 고려할 필요 없이 제1 서브 화소(SP1)의 발광 여부(또는, 비발광 여부)만을 판단할 수 있다. 즉, 광 스트레스 판단부(720)는 화소(PX)가 광 스트레스 조건을 충족하는지 여부를 판단하는 대신, 화소(PX)(또는, 제1 서브 화소(SP1))가 광 스트레스를 받을 수 있는 상태인지 여부를 판단할 수도 있다.
제2 서브 화소(SP2)의 제2 데이터값이 제1 끝 값(GRAY_E1)(또는, 제1 끝 계조값)보다 큰 경우, 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)은 최대 전압 레벨(V_OFFSET_MAX)을 가질 수 있다. 즉, 제2 서브 화소(SP2)의 제2 데이터값이 제1 끝 값(GRAY_E1)보다 큰 경우, 데이터 전압 제어부(740)는 제2 서브 화소(SP2)로부터 발산된 광에 의한 제2 서브 화소(SP2)(또는, 제2 서브 화소(SP2) 내 제1 트랜지스터(T1))의 광 스트레스가 최대인 것으로 판단하고(또는, 데이터값의 증가에 의한 광 스트레스의 변화가 없는 것을 판단하고), 블랙 바이어스 오프셋 전압(V_OFFSET)을 최대 전압 레벨(V_OFFSET_MAX)을 갖도록 할 수 있다.
제2 서브 화소(SP2)의 제2 데이터값이 제1 시작 값(GRAY_S1)보다 크고 제1 끝 값(GRAY_E1) 이하인 경우, 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)은 최소 전압 레벨(V_OFFSET_MIN) 및 최대 전압 레벨(V_OFFSET_MAX) 사이의 범위 내에서, 제2 서브 화소(SP2)의 데이터값에 따라 가변될 수 있다.
예를 들어, 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)은 제2 서브 화소(SP2)의 데이터값에 비례하여, 선형적으로 가변될 수 있다. 예를 들어, 제2 서브 화소(SP2)의 데이터값이 "B(예를 들어, 150의 계조)"인 경우 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)의 전압 레벨은, 제2 서브 화소(SP2)의 데이터값이 "A(예를 들어, 150의 계조)"인 경우 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)의 전압 레벨보다 클 수 있다.
다만, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 예를 들어, 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)의 변화율은 데이터값에 비례하여, 선형적으로 증가하거나 감소할 수도 있다. 즉, 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)은 제2 서브 화소(SP2)의 데이터값에 따라, 포물선 형태로 가변될 수도 있다.
일 실시예에서, 제2 서브 화소(SP2)의 블랙 바이어스 오프셋 전압(V_OFFSET)은 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)과 다르게 설정될 수 있다.
예를 들어, 제2 전압 곡선(CURVE_C2)은 제1 서브 화소(SP1)의 제1 데이터값(또는, 계조(GRAY))에 따른, 제2 서브 화소(SP2)의 블랙 바이어스 오프셋 전압(V_OFFSET)을 나타낼 수 있다.
제2 전압 곡선(CURVE_C2)의 변곡점들 중 하나인 제2 시작 값(GRAY_S2)는 제1 시작 값(GRAY_S1)과 다르고, 제2 전압 곡선(CURVE_C2)의 변곡점들 중 다른 하나인 제2 끝 값(GRAY_E2)는 제1 끝 값(GRAY_E1)과 다를 수 있다. 또한, 제2 전압 곡선(CURVE_C2)에 따라 제2 서브 화소(SP2)의 블랙 바이어스 오프셋 전압(V_OFFSET)의 최소 전압 레벨은 제1 서브 화소(SP1)의 최소 전압 레벨(V_OFFSET_MIN)과 다르며, 제2 서브 화소(SP2)의 블랙 바이어스 오프셋 전압(V_OFFSET)의 최대 전압 레벨은 제1 서브 화소(SP1)의 최대 전압 레벨(V_OFFSET_MAX)과 다르며, 제2 서브 화소(SP2)의 블랙 바이어스 오프셋 전압(V_OFFSET)의 변화율은 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)의 변화율과 다를 수도 있다.
유사하게, 제3 서브 화소(SP3)의 블랙 바이어스 오프셋 전압(V_OFFSET)은 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)(및/또는 제2 서브 화소(SP2)의 블랙 바이어스 오프셋 전압(V_OFFSET))과 다르게 설정될 수도 있다.
일 실시예에서, 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)의 최소 전압 레벨(V_OFFSET_MIN) 및/또는 최대 전압 레벨(V_OFFSET_MAX)는, 시간 경과에 따라 가변될 수 있다.
도 6b를 참조하여 설명한 바와 같이, 제1 서브 화소(SP1)의 문턱 전압의 변화량은 시간 경과에 따라 커지며, 도 1b를 참조하여 설명한 보상부(160)를 통해 제1 서브 화소(SP1)의 문턱 전압의 변화량이 측정될 수 있다.
따라서, 데이터 전압 제어부(740)는 보상부(160)를 통해 측정된 제1 서브 화소(SP1)의 문턱 전압의 변화량에 기초하여 전압 곡선을 결정하고(예를 들어, 제1 및 제2 전압 곡선들(CURVE_C1, CURVE_C2) 중 하나를 선택하고), 결정된 전압 곡선에 기초하여 블랙 바이어스 오프셋 전압(V_OFFSET)을 가변시킬 수 있다. 예를 들어, 데이터 전압 제어부(740)는 제1 시점에서 제1 전압 곡선(CURVE_C1)를 제1 서브 화소(SP1)에 적용하고, 제2 시점에서 제2 전압 곡선(CURVE_C2)를 제1 서브 화소(SP1)에 적용할 수도 있다.
다시 도 7을 참조하면, 저장부(760)는 제1 서브 화소(SP1)에 대한 제1 기준 값, 제1 시작 값(GRAY_S1), 제1 끝 값(GRAY_E1), 최소 전압 레벨(V_OFFSET_MIN), 최대 전압 레벨(V_OFFSET_MAX)를 저장할 수 있다. 즉, 저장부(760)는 제1 서브 화소(SP1)의 블랙 바이어스 오프셋 전압(V_OFFSET)을 조절하는데 필요한 상수들(또는, 계수들)을 저장할 수 있다. 예를 들어, 상수들은 룩업 테이블 형태로 저장부(760)에 저장될 수 있다.
유사하게, 저장부(760)는 제2 서브 화소(SP2)의 블랙 바이어스 오프셋 전압(V_OFFSET) 및 제3 서브 화소(SP3)의 블랙 바이어스 오프셋 전압(V_OFFSET)을 각각 조절하는데 필요한 상수들을 저장할 수 있다.
도 7 내지 도 9를 참조하여 설명한 바와 같이, 광 스트레스 보상부(150)는 화소(PX)가 광 스트레스 조건을 충족하는지 여부를 판단하고, 화소(PX)가 광 스트레스 조건을 충족하는 경우, 화소(PX) 내 비발광 서브 화소에 대한 데이터 전압을 화소(PX) 내 발광 서브 화소의 데이터값에 기초하여 증가시킬 수 있다. 따라서, 비발광 서브 화소의 구동 트랜지스터의 역 바이어스 광 스트레스가 완화되고, 구동 트랜지스터의 특성 변화가 완화될 수 있다.
도 10a 및 도 10b는 도 7의 광 스트레스 보상부에 의해 가변되는 데이터 전압들의 일 예를 나타내는 도면들이다.
도 10a 및 도 10b에는, 가변되기 전의 데이터 전압(예를 들어, 제1 서브 화소(SP1)의 제1 데이터 전압, 이하, "일반 데이터 전압(VDATA)"이라 함)과 데이터 전압 제어 신호(CTL_VD)에 의해 가변된 후의 데이터 전압(예를 들어, 제1 서브 화소(SP1)의 가변된 제1 데이터 전압, 이하 "가변된 데이터 전압(VDATA')"이라 함) 간의 관계가 도시되어 있다.
먼저 도 7 및 도 10a를 참조하면, 제1 그래프(GRAPH1)는 제2 서브 화소(SP2)의 제2 데이터값이 도 9를 참조하여 설명한 제1 시작 값(GRAY_S1) 이하인 경우, 일반 데이터 전압(VDATA)와 가변된 데이터 전압(VDATA')간의 관계를 나타낼 수 있다.
도 9를 참조하여 설명한 바와 같이, 제2 서브 화소(SP2)의 제2 데이터값이 제1 시작 값(GRAY_S1) 이하인 경우, 블랙 바이어스 오프셋 전압(V_OFFSET)이 가변되지 않으므로, 제1 그래프(GRAPH1)에 따른 가변된 데이터 전압(VDATA')은 일반 데이터 전압(VDATA)과 같을 수 있다.
제2 그래프(GRAPH2)는 제2 서브 화소(SP2)의 제2 데이터값이 도 9에 도시된 "A"인 경우, 일반 데이터 전압(VDATA)와 가변된 데이터 전압(VDATA')간의 관계를 나타낼 수 있다.
이 경우, 가변된 데이터 전압(VDATA')은 일반 데이터 전압(VDATA)보다 최대(즉, 많아야) 제1 전압차(V_OFFSET_D1)만큼 클 수 있다. 여기서, 제1 전압차(V_OFFSET_D1)는 제2 서브 화소(SP2)의 제2 데이터값이 "A"인 경우의 블랙 바이어스 오프셋 전압(V_OFFSET)의 전압 레벨과 최소 전압 레벨(V_OFFSET_MIN) 간의 전압차 일 수 있다. 예를 들어, 0의 데이터값에 대응하는 가변된 데이터 전압(VDATA')은 0의 데이터값에 대응하는 일반 데이터 전압(VDATA)(또는, VDATA0))보다 제1 전압차(V_OFFSET_D1)만큼 클 수 있다. 일반 데이터 전압(VDATA)에 대응하는 데이터값이 커질수록 가변된 데이터 전압(VDATA') 및 일반 데이터 전압(VDATA) 간의 차이는 작아질 수 있다. 예를 들어, 255의 데이터값에 대응하는 가변된 데이터 전압(VDATA')은 255의 데이터값에 대응하는 일반 데이터 전압(VDATA)(또는, VDATA255))와 같을 수 있다.
즉, 가변된 데이터 전압(VDATA')은 제1 전압차(V_OFFSET_D1)를 데이터값(예를 들어, 제1 서브 화소(SP1)의 데이터값)에 기초하여 전체 구간에서 보간하여 설정될 수 있다.
제3 그래프(GRAPH3)는 제2 서브 화소(SP2)의 제2 데이터값이 제1 끝 값(GRAY_E1)보다 큰 경우, 일반 데이터 전압(VDATA)과 가변된 데이터 전압(VDATA') 간의 관계를 나타낼 수 있다.
이 경우, 가변된 데이터 전압(VDATA')은 일반 데이터 전압(VDATA)보다 최대(즉, 많아야) 제2 전압차(V_OFFSET_D2)만큼 클 수 있다.
도 10a를 참조하여 설명한 바와 같이, 제1 서브 화소(SP1)의 데이터 전압의 변화량은, 기 결정된 블랙 바이어스 오프셋 전압(V_OFFSET, 도 9 참조)을 데이터 전압의 전체 구간에 걸쳐 보간하여 설정될 수 있다.
다만, 이에 한정되는 것은 아니며, 제1 서브 화소(SP1)의 데이터 전압은 데이터 전압의 전체 구간이 아닌 일부 구간에 대해서만 가변될 수 도 있다.
도 7 및 도 10b를 참조하면, 제4 그래프(GRAPH4)는 제2 서브 화소(SP2)의 제2 데이터값이 도 9에 도시된 "A"인 경우, 일반 데이터 전압(VDATA)와 가변된 데이터 전압(VDATA') 간의 관계를 나타낼 수 있다.
가변된 데이터 전압(VDATA')은, 일반 데이터 전압(VDATA)과 비교하여, 기준 데이터 전압(VDATA_REF)보다 작은 범위 내에서, 변화될 수 있다. 예를 들어, 기준 데이터 전압(VDATA_REF)은 제1 기준 값(예를 들어, 32의 데이터값)에 대응할 수 있다.
예를 들어, 0의 데이터값에 대응하는 가변된 데이터 전압(VDATA')은 0의 데이터값에 대응하는 일반 데이터 전압(VDATA)(또는, VDATA0))보다 제1 전압차(V_OFFSET_D1)만큼 클 수 있다. 예를 들어, 제1 기준 값에 각각 대응하는 가변된 데이터 전압(VDATA') 및 일반 데이터 전압(VDATA)(또는, 기준 데이터 전압(VDATA_REF))은 같을 수 있다.
일반 데이터 전압(VDATA)이 기준 데이터 전압(VDATA_REF)보다 작은 범위 내에서, 가변된 데이터 전압(VDATA')은 제1 전압차(V_OFFSET_D1)를 데이터값(예를 들어, 제1 서브 화소(SP1)의 데이터값)에 기초하여 보간하여 설정될 수 있다.
제5 그래프(GRAPH5)는 제2 서브 화소(SP2)의 제2 데이터값이 제1 끝 값(GRAY_E1)보다 큰 경우, 일반 데이터 전압(VDATA)와 가변된 데이터 전압(VDATA')간의 관계를 나타낼 수 있다. 제2 전압차(V_OFFSET_D2)를 제외하고, 제5 그래프(GRAPH5)는 제4 그래프(GRAPH4)와 유사므로, 중복되는 설명은 반복하지 않기로 한다.
도 11은 도 1b의 표시 장치에 포함된 광 스트레스 보상부의 다른 예를 나타내는 블록도이다.
도 7 및 도 11을 참조하면, 도 11의 광 스트레스 보상부(150)는 평균 산출부(1110)(또는, 평균 데이터값 산출부, 평균 데이터값 산출 회로, 평균 계조 산출부), 광 스트레스 판단부(1120), 데이터 전압 제어부(1140) 및 저장부(1160)을 포함할 수 있다. 광 스트레스 판단부(1120), 데이터 전압 제어부(1140) 및 저장부(1160)는 도 7을 참조하여 설명한 광 스트레스 판단부(720), 데이터 전압 제어부(740) 및 저장부(760)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
평균 산출부(1110)는 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))를 복수의 서브 데이터들로 분할하고, 서브 데이터들 각각에 대한 평균 데이터값을 산출할 수 있다.
예를 들어, 평균 산출부(1110)는 기 설정된 기준 블록에 기초하여 영상 데이터(DATA2)를 서브 데이터들로 분할하고, 기준 블록은 8*8, 16*16 의 화소들에 대응할 수 있다. 즉, 서브 데이터들은 기준 블록에 의해 표시부(110)가 분할된 서브 표시 영역들(또는, 복수의 화소들을 포함하는 화소 그룹)에 각각 대응할 수 있다.
평균 산출부(1110)의 동작을 설명하기 위해 도 12가 참조될 수 있다.
도 12는 1b의 표시 장치에 제공되는 입력 영상 데이터의 다른 예를 나타내는 도면이다. 도 12에는 도 8과 동일한 입력 영상 데이터(DATA1)의 일부(DATA_S1)가 예시적으로 도시되어 있다.
도 1b 및 도 12를 참조하면, 평균 산출부(1110)는 기준 블록에 기초하여 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))를 블록들(BLOCK1, BLOCK2)(또는, 블록 데이터)로 분할할 수 있다. 예를 들어, 기준 블록은 4*4 화소 크기(또는, 4*12 서브 화소 크기)를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 예를 들어, 기준 블록은 제1 서브 블록(BLOCK_S1)와 같이, 4*2 화소 크기 등을 가질 수 있다. 또한, 후술하여 설명하겠지만, 기준 블록의 크기는 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))에 따라 가변될 수 도 있다.
평균 산출부(1110)은 블록들(BLOCK1, BLOCK2) 각각에 대한 평균 데이터값을 산출할 수 있다.
일 실시예에서, 평균 산출부(1110)는 서브 화소들(SP1, SP2, SP3)의 색상별로 평균 데이터값을 산출할 수 있다.
예를 들어, 평균 산출부(1110)는 제1 블록(BLOCK1) 내 제1 서브 화소(SP1)에 대응하는 데이터값들을 평균하여, 제1 서브 평균 데이터값을 산출할 수 있다. 유사하게, 평균 산출부(1110)는 제1 블록(BLOCK1) 내 제2 서브 화소(SP2)에 대응하는 데이터값들을 평균하여 제2 서브 평균 데이터값을 산출하며, 제1 블록(BLOCK1) 내 제3 서브 화소(SP3)에 대응하는 데이터값들을 평균하여 제3 서브 평균 데이터값을 산출할 수 있다. 예를 들어, 제1 블록(BLOCK1)에 대한 평균 데이터값은 (72, 199, 135)일 수 있다.
유사하게, 평균 산출부(1110)는 제2 블록(BLOCK2)에 대한 평균 데이터값을 산출할 수 있으며, 예를 들어, 제2 블록(BLOCK2)에 대한 평균 데이터값은 (72, 8, 72) 일 수 있다.
다시 도 11을 참조하면, 평균 산출부(1110)는 블록들(BLOCK1, BLOCK2)의 평균 데이터값들로 구성된 평균 데이터(DATA3)를 생성하고, 평균 데이터(DATA3)를 광 스트레스 판단부(1120)에 제공할 수 있다.
광 스트레스 판단부(1120)는 평균 데이터(DATA3)에 기초하여 화소(PX)가 광 스트레스 조건을 충족하는지 여부를 판단할 수 있다.
일 실시예에서, 광 스트레스 판단부(720)는, 블록 내 제1 서브 평균 데이터값이 제1 기준 값 이하이고, 제1 블록 내지 제2 서브 평균 데이터값이 제2 기준 값 이상인 경우, 제1 블록이 광 스트레스 조건을 충족하는 것을 판단할 수 있다.
도 12를 참조하여 예를 들어, 제1 블록(BLOCK1) 내 제1 서브 평균 데이터값은 제1 기준 값(예를 들어, 10의 데이터값)보다 크고, 제1 블록(BLOCK1) 내 제2 서브 평균 데이터값은 제2 기준 값(예를 들어, 10의 데이터값)보다 크며, 제1 블록(BLOCK1) 내 제3 서브 평균 데이터값은 제3 기준 값(예를 들어, 10의 데이터값)보다 크므로, 광 스트레스 판단부(720)는 제1 블록(BLOCK1)이 광 스트레스 조건을 충족하지 못한 것으로 판단할 수 있다. 다른 예로, 제2 블록(BLOCK2) 내 제1 서브 평균 데이터값은 제1 기준 값(예를 들어, 10의 데이터값)보다 크고, 제2 블록(BLOCK2) 내 제2 서브 평균 데이터값은 제2 기준 값(예를 들어, 10의 데이터값)보다 작으며, 제1 블록(BLOCK1) 내 제3 서브 평균 데이터값은 제3 기준 값(예를 들어, 10의 데이터값)보다 크므로, 광 스트레스 판단부(720)는 제2 블록(BLOCK2)이 광 스트레스 조건을 충족한 것으로 판단할 수 있다.
데이터 전압 제어부(1140)는, 블록이 광 스트레스 조건을 충족하는 경우, 기준 값을 초과하는 서브 평균 데이터값(예를 들어, 제1 서브 평균 데이터값)에 기초하여 기준 값 이하인 서브 평균 데이터값(예를 들어, 제2 서브 평균 데이터값)에 대응하는 서브 화소에 대한 데이터 전압 제어 신호(CTL_VD)를 생성할 수 있다.
도 12를 참조하여 예를 들어, 제2 블록(BLOCK2)의 제1 서브 평균 데이터값이 72이고, 제2 서브 평균 데이터값이 8일 수 있다. 이 경우, 데이터 전압 제어부(1140)는, 도 9를 참조하여 설명한 제1 전압 곡선(CURVE_C1) 및 제1 서브 평균 데이터값에 기초하여, 제2 서브 평균 데이터값에 대응하는 제2 서브 화소(SP2)에 대한 데이터 전압 제어 신호(CTL_VD)을 생성할 수 있다. 데이터 전압 제어 신호(CTL_VD)는 제2 블록(BLOCK2) 내 모든 제2 서브 화소(SP2)에 적용될 수 있다.
도 11 및 도 12를 참조하여 설명한 바와 같이, 광 스트레스 보상부(150)는 블록(또는, 서브 표시 영역, 또는 화소 그룹) 단위로 평균 데이터값을 산출하며, 평균 데이터값에 기초하여 블록이 광 스트레스 조건을 충족하는지 여부를 판단하고, 블록이 광 스트레스 조건을 충족하는 경우, 블록 내 기준 값을 초과하는 서브 평균 데이터값에 기초하여 기준 값 이하인 다른 서브 평균 데이터값에 대응하는 특정 서브 화소들에 대한 데이터 전압 제어 신호(CTL_VD)를 생성하며, 데이터 전압 제어 신호(CTL_VD)에 기초하여 블록 내 특정 서브 화소들에 대한 데이터 전압을 가변시킬 수 있다. 따라서, 광 스트레스 보상부(150)의 부하가 감소될 수 있다.
도 13은 도 1b의 표시 장치에 포함된 광 스트레스 보상부의 또 다른 예를 나타내는 블록도이다. 도 14는 1b의 표시 장치에 제공되는 입력 영상 데이터의 데이터값 분포의 일 예를 나타내는 도면이다.
먼저 도 11 및 도 13을 참조하면, 도 13의 광 스트레스 보상부(150)는 평균 산출부(1310), 광 스트레스 판단부(1320), 블록 결정부(1330)(또는, 블록 크기 결정부, 보상 영역 결정부), 데이터 전압 제어부(1340) 및 저장부(1360)을 포함할 수 있다. 평균 산출부(1310), 광 스트레스 판단부(1320), 데이터 전압 제어부(1340) 및 저장부(1360)는 도 11을 참조하여 설명한 평균 산출부(1110), 광 스트레스 판단부(1120), 데이터 전압 제어부(1140) 및 저장부(1160)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
블록 결정부(1330)는 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))에 기초하여 기준 블록의 크기를 결정할 수 있다.
일 실시예에서, 블록 결정부(1330)는 영상 데이터(DATA2)에 대한 히스토그램(histogram) 분석을 통해 기분 블록의 크기를 결정할 수 있다.
도 14를 참조하면, 제1 분산 그래프(GRAPH_H1)(또는, 제1 히스토그램)는 제1 시점에서의 영상 데이터(DATA2)의 히스토그램(즉, 계조(GRAY)별 개수(NUMBER))을 나타내고, 제2 분산 그래프(GRAPH_H2)(또는, 제2 히스토그램)는 제1 시점과 다른 제2 시점에서의 영상 데이터(DATA2)의 히스토그램을 나타낼 수 있다.
제1 분산 그래프(GRAPH_H1)에 따라 제1 시점에서의 영상 데이터(DATA2)(또는, 데이터값들)는 저계조 영역에 집중된 것으로 나타날 수 있다. 이 경우, 블록 결정부(1330)는 상대적으로 큰 크기를 가지는 제1 기준 블록을 기준 블록으로 결정할 수 있다.
제2 분산 그래프(GRAPH_H2)에 따라 제2 시점에서의 영상 데이터(DATA2)(또는, 데이터값들)는 전계조에 걸쳐 분포된 것으로 나타날 수 있다. 이 경우, 블록 결정부(1330)는 상대적으로 작은 크기를 가지는(예를 들어, 제1 기준 블록의 크기보다 작은 크기를 가지는) 제2 기준 블록을 기준 블록으로 결정할 수 있다.
즉, 블록 결정부(1330)는 영상 데이터(DATA2)의 분산 정도에 기초하여 기준 블록의 크기를 결정하며, 영상 데이터(DATA2)의 분산 정도가 클수록 기준 블록의 크기는 작아질 수 있다. 예를 들어, 기준 블록의 크기는 영상 데이터(DATA2)의 분산 정도에 반비례할 수 있다.
평균 산출부(1310)는 블록 결정부(1330)에 의해 결정된 기준 블록에 기초하여 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))를 블록들로 분할하고, 블록들 각각에 대한 평균 데이터값을 산출할 수 있다.
도 13 및 도 14를 참조하여 설명한 바와 같이, 광 스트레스 보상부(150)는 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))에 기초하여 기준 블록의 크기를 결정할 수 있다. 따라서, 광 스트레스 보상부(150)의 부하가 감소되면서도, 광 스트레스 보상의 정확도가 향상될 수 있다.
한편, 도 13에서 블록 결정부(1330)가 평균 산출부(1310)에 독립적으로 구성되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 블록 결정부(1330)는 평균 산출부(1310)에 포함될 수도 있다.
도 15는 도 1b의 표시 장치에 포함된 광 스트레스 보상부의 또 다른 예를 나타내는 블록도이다.
도 7 및 도 15를 참조하면, 광 스트레스 보상부(150)는 대상 영역 결정부(1510)(또는, 대상 영역 결정 회로, 보상 영역 결정부, 로고 검출부), 광 스트레스 판단부(1520), 데이터 전압 제어부(1540) 및 저장부(1560)을 포함할 수 있다. 광 스트레스 판단부(1520), 데이터 전압 제어부(1540) 및 저장부(1560)는 도 7을 참조하여 설명한 광 스트레스 판단부(720), 데이터 전압 제어부(740) 및 저장부(760)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
대상 영역 결정부(1510)는 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))에 기초하여 광 스트레스 보상이 필요한 보상 영역을 결정할 수 있다. 도 13을 참조하여 설명한 결정부는 하나의 프레임 영상에 기초하여 기준 블록(또는, 기준 블록에 대응하는 서브 데이터들, 서브 표시 영역들)을 결정하며, 대상 영역 결정부(1510)는 특정 시간 동안 제공되는 복수의 프레임 영상들에 기초하여 보상 영역을 결정할 수 있다. 예를 들어, 보상 영역은 로고가 표시되는 로고 영역일 수 있다. 로고는 특정 색상(예를 들어, 적색)을 가지며, 이에 따라 로고 영역에 포함된 화소는 발광 서브 화소(예를 들어, 적색 서브 화소) 및 비발광 서브 화소(예를 들어, 녹색 서브 화소, 청색 서브 화소)를 포함할 수 있다.
실시예들에서, 대상 영역 결정부(1510)는 윤곽선 검출 회로(1511) 및 정지 영상 판단 회로(1512)를 포함할 수 있다.
윤곽선 검출 회로(1511)는 에지 검출 알고리즘을 이용하여 영상 데이터(DATA2)(또는, 프레임 영상 데이터)에 포함된 윤곽선을 검출할 수 있다. 여기서, 윤곽선(outline)은 영상의 휘도(또는, 밝기)가 낮은 값에서 높은 값으로, 또는 높은 값에서 낮은 값으로 변하는 부분을 의미할 수 있다. 예를 들어, 윤곽선은 특정 구간에서 휘도가 급격히 변하나 특정 구간을 지나 주변과 같은 휘도를 가지는 부분(예를 들어, 라인 에지(line edge))이거나, 휘도가 높은 영역과 낮은 영역 사이에서 휘도가 급격히 변하는 부분(예를 들어, 스텝 에지(step edge))일 수 있다.
에지 검출 알고리즘은 소벨(sobel) 에지 검출 기술, 캐니(Canny) 에지 검출 기술 등을 포함할 수 있다.
일 실시예에서, 윤곽선 검출 회로(1511)은 영상 데이터(DATA2)에 포함된 데이터값들을 1차 미분하여, 영상 데이터(DATA2)에 대응하는 영상의 휘도 변화율(또는, 휘도 변화율 데이터)을 산출하고, 휘도 변화율이 기준 휘도 변화율보다 큰 부분을 윤곽선(또는, 윤곽선을 구성하는 지점)으로 결정할 수 있다. 예를 들어, 윤곽선 검출 회로(1511)는 영상 데이터(DATA2)에 포함된 데이터값들 중 수평 방향, 수직 방향, 대각선 방향 등으로 상호 인접한 인접 데이터값들의 차이를 산출하고, 상기 차이를 휘도 변화율로 결정할 수 있다.
일 실시예에서, 윤곽선 검출 회로(1511)은 휘도 변화율 데이터를 미분하여, 즉, 영상 데이터(DATA2)에 포함된 데이터값들을 2차 미분하여, 휘도 변화율의 부호(예를 들어, 양의 값, 또는, 음의 값)를 산출하며, 휘도 변화율이 기준 휘도 변화율 보다 크고 또한 휘도 변화율의 부호가 양의 값을 가지는 부분을 윤곽선으로 결정할 수 있다.
검출된 윤곽선에 대한 윤곽선 정보는 정지 영상 판단 회로(1512)에 제공될 수 있다.
정지 영상 판단 회로(1512)는 윤곽선이 정지 영상(still image)인지 여부를 판단할 수 있다. 예를 들어, 제1 시점에서 검출된 윤곽선(또는, 윤곽선 내 데이터값들)이 제2 시점에서 검출된 윤곽선과 동일한 경우, 정지 영상 판단 회로(1512)는 윤곽선 또는 윤곽선에 의해 구분되는 부분이 정지 영상인 것으로 판단할 수 있다.
대상 영역 결정부(1510)는, 윤곽선이 검출되고 윤곽선이 정지 영상인 경우, 윤곽선에 대응하는 표시 영역의 일부(또는, 윤곽선에 대응하는 영상 데이터(DATA2)의 일부)를 보상 영역으로 결정할 수 있다.
대상 영역 결정부(1510)는 보상 영역에 대응하는 부분 데이터(DATA4)(즉, 영상 데이터(DATA2))의 일부분을 광 스트레스 판단부(1520)에 제공할 수 있다.
광 스트레스 판단부(1520)는 부분 데이터(DATA4)에 대응하는 화소들이 광 스트레스 조건을 충족하는지 여부를 판단할 수 있다.
일 실시예에서, 광 스트레스 판단부(1520)는 도 11을 참조하여 설명한 평균 산출부(1110)와 유사하게, 부분 데이터(DATA4)에 대한 평균 데이터값을 산출하고, 평균 데이터값에 기초하여 보상 영역이 광 스트레스 조건을 충족하는지 여부를 판단할 수 있다. 이 경우, 데이터 전압 제어부(1540)는, 도 11을 참조하여 설명한 데이터 전압 제어부(1540)와 유사하게, 보상 영역들 내 특정 서브 화소들(예를 들어, 청색 서브 화소들)에 공통적으로 적용되는 데이터 전압 제어 신호(CTL_VD)를 생성할 수도 있다.
도 16은 도 1a의 표시 장치의 다른 예를 나타내는 블록도이다. 도 16에는 도 1b의 표시 장치에 대응하는 표시 장치가 도시되어 있다. 도 17은 도 1a의 표시 장치에 포함된 제1 및 제2 화소들의 화소 회로층의 일 예를 나타내는 레이아웃이다. 도 17에는 도 4a의 레이아웃에 대응하는 레이아웃이 도시되어 있다.
도 1b, 도 4a, 도 16 및 도 17를 참조하면, 제1 및 제2 화소들(PX1, PX2) 및 제2 전원선(PL2)의 배치 관계를 제외하고, 도 16의 표시 장치(100_2)는 도 1b의 표시 장치(100_1)와 실질적으로 동일하거나 유사하고, 도 17의 화소들(PX1, PX2)은 도 4a의 화소(PX)와 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 전원선(PL2)은 서브 전원선들(PL_S1, PL_S2)을 포함할 수 있다. 서브 전원선들(PL_S1, PL_S2)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 배열될 수 있다.
서브 전원선들(PL_S1, PL_S2)은 화소들(PX1, PX2) 각각보다 큰 간격을 가지고 상호 이격되어 배치될 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 서브 전원선들(PL_S1, PL_S2) 사이에는 제1 방향(DR1)으로 제1 및 제2 화소들(PX1, PX2)이 배치될 수 있다.
도 17을 참조하면, 제2 전원선(PL2)은 제2 방향(DR2)으로 연장할 수 있다. 제2 전원선(PL2)은 제1 화소(PX1)의 제1 서브 화소(SP1)의 좌측에 배치되고, 제2 화소(PX2)의 제3 서브 화소(SP3)의 우측에 배치될 수 있다. 즉, 제2 전원선(PL2)은 2개의 화소들을 단위로(또는, 6개의 서브 화소들을 단위로), 반복적으로 배치될 수 있다.
도 4a를 참조하여 설명한 바와 같이, 제2 전원선(PL2)의 폭은 제1 수직 전원선(PL1_V)의 폭, 제k 데이터선(DLk)의 폭보다 크며, 기준 비아(VIA0)(또는, 비아홀)을 통해 발광 소자(LED)의 캐소드 전극과 접속할 수 있다.
다시 도 16을 참조하면, 광 스트레스 보상부(150)는 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))에 기초하여 제1 화소(PX1)가 광 스트레스 조건을 충족하는지 여부를 판단하고, 제1 화소(PX1)가 광 스트레스 조건을 충족하는 경우 제1 화소(PX1) 내 발광하는 서브 화소의 데이터값에 기초하여 제1 화소(PX1) 내 비발광하는 서브 화소에 대한 데이터 전압 제어 신호(CTL_VD)를 생성할 수 있다. 제1 화소(PX1)의 광 스트레스 조건 충족 여부를 판단하는 구성과, 데이터 전압 제어 신호(CTL_VD)를 생성하는 구성은 도 8 내지 도 10b를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
일 실시예에서, 광 스트레스 보상부(150)는 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))에 기초하여 제1 및 제2 화소들(PX1, PX2)이 광 스트레스 조건을 충족하는지 여부를 판단하고, 제1 및 제2 화소들(PX1, PX2)이 광 스트레스 조건을 충족하는 경우 제1 및 제2 화소들(PX1, PX2) 내 발광하는 서브 화소의 데이터값에 기초하여 제1 및 제2 화소들(PX1, PX2) 내 비발광하는 서브 화소에 대한 데이터 전압 제어 신호(CTL_VD)를 생성할 수 있다.
예를 들어, 광 스트레스 보상부(150)는, 도 11을 참조하여 설명한 평균 산출부(1110)와 유사하게, 제1 및 제2 화소들(PX1, PX2)에 포함된 서브 화소별로(또는, 서브 화소의 색상별로) 평균 데이터값을 산출할 수 있다. 예를 들어, 제1 화소(PX1)의 제1 서브 화소(SP1) 및 제2 화소(PX2)의 제1 서브 화소(SP1)의 데이터값들을 평균하여, 제1 서브 평균 데이터값을 산출할 수 있다. 유사하게, 광 스트레스 보상부(150)는 제2 서브 화소(SP2)에 대한 제2 서브 평균 데이터값과, 제3 서브 화소(SP3)에 대한 제3 서브 평균 데이터값을 산출할 수 있다. 이후, 광 스트레스 보상부(150)는 제1 내지 제3 서브 평균 데이터값들에 기초하여 제1 및 제2 화소들(PX1, PX2)이 광 스트레스 조건을 충족하는지 여부를 판단하고, 데이터 전압 제어 신호(CTL_VD)를 생성할 수 있다. 즉, 광 스트레스 보상부(150)는 제1 서브 전원선(PL_S1) 및 제2 서브 전원선(PL_S2) 사이에(또는, 제2 전원선들 사이에) 배치된 제1 및 제2 화소들(PX1, PX2)을 하나의 블록으로 설정하고, 도 12를 참조하여 설명한 바와 같이, 블록 단위로 광 스트레스를 보상할 수 있다.
한편, 도 16 및 도 17에서, 제2 전원선(PL2)은 2개의 화소들을 간격으로 반복적으로 배치되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 18a 및 도 18b는 도 1a의 표시 장치의 또 다른 예를 나타내는 블록도들이다. 도 18a 및 도 18b에는 도 16의 표시 장치에 대응하는 표시 장치들이 도시되어 있다.
도 16 내지 도 18b를 참조하면, 제1 및 제2 화소들(PX1, PX2) 및 제2 전원선(PL2)의 배치 관계를 제외하고, 도 18a의 표시 장치(100_3) 및 도 18b의 표시 장치(100_4)는 도 16의 표시 장치(100_2)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
먼저, 도 18a를 참조하면, 서브 전원선들(PL_S1, PL_S2)은 4개의 서브 화소들에 대응하는 간격을 가지고, 상호 이격되어 배치될 수 있다.
이 경우, 광 스트레스 보상부(150)는 2개의 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 하나의 단위 화소로 결정하고, 단위 화소가 광 스트레스 조건을 충족하는 여부를 판단하고, 판단 결과에 기초하여 데이터 전압 제어 신호(CTL_VD)를 생성할 수 있다.
예를 들어, 광 스트레스 보상부(150)는 2개의 제1 서브 화소(SP1)의 데이터값들을 평균하여 제1 서브 평균 데이터값을 산출하고, 제1 서브 평균 데이터값과, 제2 서브 화소(SP2)의 제2 데이터값, 및 제3 서브 화소(SP3)의 제3 데이터값에 기초하여, 해당 단위 화소의 광 스트레스 조건 충족 여부를 판단할 수 있다.
즉, 표시 장치(100_3)는 4개의 서브 화소들 단위로, 광 스트레스 보상을 수행하되, 단위 화소가 동일한 타입(또는, 동일한 색상)의 서브 화소들을 포함하는 경우, 표시 장치(100_4)는 부분적으로 블록 단위 광 스트레스 보상 방법을 이용하여(즉, 동일한 색상의 서브 화소들에 대한 평균 데이터값을 산출하여), 광 스트레스 보상을 수행할 수도 있다.
도 18b를 참조하면, 서브 전원선들(PL_S1, PL_S2, PL_S3)은 2개의 서브 화소들에 대응하는 간격을 가지고, 상호 이격되어 배치될 수 있다.
이 경우, 광 스트레스 보상부(150)는 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)를 하나의 단위 화소로 결정하고, 단위 화소가 광 스트레스 조건을 충족하는 여부를 판단하고, 판단 결과에 기초하여 데이터 전압 제어 신호(CTL_VD)를 생성할 수 있다. 유사하게, 광 스트레스 보상부(150)는 제2 및 제3 서브 전원선들(PL_S2, PL_S3) 사이에 위치하는 제3 서브 화소(SP3) 및 제1 서브 화소(SP1)를 하나의 단위 화소로 결정하고, 단위 화소가 광 스트레스 조건을 충족하는 여부를 판단하고, 판단 결과에 기초하여 데이터 전압 제어 신호(CTL_VD)를 생성할 수 있다. 즉, 표시 장치(100_4)는 2개의 서브 화소들 단위로, 광 스트레스 보상을 수행할 수 있다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시부
120: 주사 구동부 130: 데이터 구동부
140: 타이밍 제어부 150: 광 스트레스 보상부
160: 보상부 720: 광 스트레스 판단부
740: 데이터 전압 제어부 760: 저장부
1110: 평균 산출부 1330: 블록 결정부
1510: 대상 영역 결정부 1511: 윤곽선 검출 회로
1512: 정지 영상 판단 회로

Claims (27)

  1. 제1 데이터선, 제2 데이터선, 및 화소를 포함하고, 상기 화소는 상기 제1 데이터선에 연결되는 제1 서브 화소 및 상기 제2 데이터선에 연결되는 제2 서브 화소를 포함하는, 표시 패널;
    입력 영상 데이터에 포함된 상기 제1 서브 화소에 대한 제1 데이터값이 제1 기준 값 이하인 경우, 상기 입력 영상 데이터에 포함된 상기 제2 서브 화소에 대한 제2 데이터값에 기초하여 상기 제1 서브 화소에 대한 제1 데이터 전압 제어 신호를 생성하는 광 스트레스 보상부; 및
    상기 제1 서브 화소에 대한 제1 데이터값에 기초하여 제1 데이터 신호를 생성하며, 상기 제1 데이터 전압을 상기 제1 데이터선에 제공하되, 상기 제1 데이터 전압 제어 신호에 기초하여 상기 제1 데이터 전압을 가변시키는 데이터 구동부를 포함하는,
    표시 장치.
  2. 제1 항에 있어서, 상기 데이터 전압 제어 신호는 상기 제1 데이터값의 범위 중 최소값에 대응하는 블랙 바이어스 오프셋 전압인,
    표시 장치.
  3. 제2 항에 있어서, 상기 광 스트레스 보상부는, 상기 제1 데이터값이 상기 제1 기준 값 이하이고 상기 제2 데이터값이 제2 기준 값보다 큰 경우, 상기 제2 데이터값에 기초하여 상기 제1 데이터 전압 제어 신호를 생성하는,
    표시 장치.
  4. 제3 항에 있어서, 상기 제1 기준 값은 최소 계조에 대응하는,
    표시 장치.
  5. 제3 항에 있어서,
    상기 제1 서브 화소에 연결되어 상기 제1 서브 화소의 특성 정보를 검출하는 보상부를 더 포함하고,
    상기 제1 서브 화소는 발광 소자 및 상기 제1 데이터 전압에 응답하여 상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터를 포함하며,
    상기 특성 정보는 상기 제1 트랜지스터의 문턱 전압이며, 상기 제1 데이터값은 상기 특성 정보에 기초하여 가변되는,
    표시 장치.
  6. 제3 항에 있어서, 상기 제2 기준 값은 상기 제1 기준 값과 같은,
    표시 장치.
  7. 제3 항에 있어서, 상기 제2 서브 화소의 상기 제2 데이터값이 상기 제2 기준 값보다 큰 경우, 상기 제1 서브 화소의 상기 블랙 바이어스 오프셋 전압은 제1 전압 레벨을 가지고,
    상기 제2 서브 화소의 상기 제2 데이터값이 상기 제2 기준 값 이하인 경우, 상기 블랙 바이어스 오프셋 전압은 상기 제1 전압 레벨보다 큰 제2 전압 레벨을 가지는,
    표시 장치.
  8. 제7 항에 있어서, 상기 제2 데이터값이 클수록 상기 제2 전압 레벨은 높아지는,
    표시 장치.
  9. 제2 항에 있어서, 상기 데이터 구동부는 상기 블랙 바이어스 오프셋 전압에 기초하여 전체 계조 범위에 대한 데이터 전압들을 가변시키는,
    표시 장치.
  10. 제2 항에 있어서, 상기 데이터 구동부는 상기 가변된 블랙 바이어스 오프셋 전압에 기초하여 상기 최소값 내지 상기 제1 기준 값 사이의 데이터값들에 대응하는 데이터 전압들을 가변시키는,
    표시 장치.
  11. 제1 항에 있어서, 상기 광 스트레스 보상부는, 상기 제2 데이터값이 제2 기준 값 이하인 경우, 상기 제1 서브 화소에 대한 상기 제1 데이터값에 기초하여 제2 데이터 전압 제어 신호를 생성하며,
    상기 데이터 구동부는 상기 제2 데이터값에 기초하여 상기 제2 데이터 전압을 생성하되, 상기 제2 데이터 전압 제어 신호에 기초하여 상기 제2 데이터 전압을 가변시키는,
    표시 장치.
  12. 제11 항에 있어서, 상기 제1 데이터값에 따른 상기 제2 데이터 전압의 제1 변화율은, 상기 제2 데이터값에 따른 상기 제1 데이터 전압의 변화율과 다른,
    표시 장치.
  13. 제1 항에 있어서, 상기 제1 서브 화소는 제1 색으로 발광하고,
    상기 제2 서브 화소는 상기 제1 색과 다른 제2 색으로 발광하는,
    표시 장치.
  14. 제1 항에 있어서, 상기 제1 서브 화소는 발광 소자 및 상기 제1 데이터 전압에 응답하여 상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 산화물 반도체를 포함하는,
    표시 장치.
  15. 제14 항에 있어서, 상기 표시 패널은,
    평면상, 제1 방향으로 연장하며 상기 제1 방향과 교차하는 제2 방향을 따라 배열되고 동일한 전원전압이 인가되는 전원선들; 및
    상기 제2 방향으로 연장하며 상기 제1 방향을 따라 배열되는 주사선들을 더 포함하고,
    상기 화소는 상기 전원선들 및 상기 주사선들에 의해 구획된 영역에 제공되며,
    상기 전원선들은 상기 발광 소자의 캐소드 전극에 연결되는,
    표시 장치.
  16. 제15 항에 있어서, 상기 발광 소자는 유기 발광 소자이고,
    상기 유기 발광 소자의 캐소드는 상기 전원선들과 중첩하여 형성된 홀을 통해 상기 전원선들에 직접적으로 접촉하는,
    표시 장치.
  17. 제15 항에 있어서, 상기 제1 트랜지스터는 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되는 반도체층, 및 상기 반도체층 상에 배치되는 제2 게이트 전극을 포함하며,
    상기 제1 게이트 전극은 상기 주사선들 중 하나에 연결되고,
    상기 제2 게이트 전극은 상기 발광 소자의 애노드 전극에 연결되는,
    표시 장치.
  18. 제15 항에 있어서, 상기 제1 서브 화소는 상기 발광 소자 상에 배치되고 상기 발광 소자에서 발산되는 광의 파장을 시프트시키는 제1 광변환층을 더 포함하는,
    표시 장치.
  19. 복수의 표시 영역들로 구분되고, 상기 표시 영역들 각각에는 제1 서브 화소들 및 제2 서브 화소들이 제공되는, 표시 패널;
    입력 영상 데이터에 기초하여 상기 표시 영역들 중 제1 표시 영역 내 상기 제1 서브 화소들에 대한 제1 평균 데이터값 및 상기 제1 표시 영역 내 상기 제2 서브 화소들에 대한 제2 평균 데이터값을 산출하고, 상기 제1 평균 데이터값이 제1 기준 값 이하인 경우, 상기 제2 평균 데이터값에 기초하여 상기 제1 서브 화소들에 대한 제1 데이터 전압 제어 신호를 생성하는 광 스트레스 보상부; 및
    상기 제1 서브 화소들 중 하나에 대한 제1 데이터값에 기초하여 제1 데이터 신호를 생성하고, 상기 제1 데이터 전압을 상기 제1 서브 화소들 중 상기 하나에 제공하되, 상기 제1 데이터 전압 제어 신호에 기초하여 상기 제1 데이터 전압을 가변시키는 데이터 구동부를 포함하는,
    표시 장치.
  20. 제19 항에 있어서, 상기 복수의 표시 영역들은 기 설정된 기준 블록에 의해 구분되는,
    표시 장치.
  21. 제19 항에 있어서, 상기 광 스트레스 보상부는, 상기 제1 평균 데이터값이 상기 제1 기준 값 이하이고 상기 제2 평균 데이터값이 제2 기준 값보다 큰 경우, 상기 제2 평균 데이터값에 기초하여 상기 제1 데이터 전압 제어 신호를 생성하는,
    표시 장치.
  22. 제21 항에 있어서, 상기 데이터 구동부는 상기 제1 데이터 전압 제어 신호에 기초하여 최소 데이터값에 대응하는 블랙 바이어스 오프셋 전압을 가변시키는,
    표시 장치.
  23. 제22 항에 있어서, 상기 제2 평균 데이터값이 상기 제2 기준 값보다 큰 경우, 상기 제1 서브 화소들의 상기 블랙 바이어스 오프셋 전압은 제1 전압 레벨을 가지고,
    상기 제2 평균 데이터값이 상기 제2 기준 값 이하인 경우, 상기 블랙 바이어스 오프셋 전압은 상기 제1 전압 레벨보다 큰 제2 전압 레벨을 가지는,
    표시 장치.
  24. 제23 항에 있어서, 상기 제2 평균 데이터값이 클수록 상기 제2 전압 레벨은 커지는,
    표시 장치.
  25. 제19 항에 있어서, 상기 광 스트레스 보상부는 상기 입력 영상 데이터에 대한 히스토그램 분석을 통해 기준 블록을 결정하고, 상기 기준 블록에 기초하여 상기 표시 패널을 분할하여 상기 표시 영역들을 결정하는,
    표시 장치.
  26. 제19 항에 있어서, 상기 광 스트레스 보상부는 상기 입력 영상 데이터로부터 윤곽선을 검출하고, 상기 윤곽선이 정지 영상인지 여부를 판단하며, 상기 윤곽선이 정지 영상인 경우 상기 윤곽선에 의해 정의되는 영역을 상기 제1 표시 영역으로 결정하는,
    표시 장치.
  27. 화소를 포함하고, 상기 화소는 복수의 서브 화소들을 포함하는, 표시 패널;
    입력 영상 데이터에 기초하여 상기 화소가, 상기 서브 화소들 중 제1 서브 화소가 비발광하고 제2 서브 화소가 발광하는, 광 스트레스 조건을 충족하는지 여부를 판단하고, 상기 화소가 상기 광 스트레스 조건을 충족하는 경우, 상기 제2 서브 화소에 대한 제2 데이터값에 기초하여 상기 제1 서브 화소에 대한 제1 데이터 전압 제어 신호를 생성하는 광 스트레스 보상부; 및
    상기 제1 서브 화소에 대한 제1 데이터값에 기초하여 제1 데이터 신호를 생성하며, 상기 제1 데이터 전압을 상기 제1 서브 화소에 제공하되, 상기 제1 데이터 전압 제어 신호에 기초하여 상기 제1 데이터 전압을 가변시키는 데이터 구동부를 포함하는,
    표시 장치.
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