WO2020110715A1 - 表示パネル、表示パネルの製造方法、及び基板 - Google Patents

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WO2020110715A1
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light emitting
color
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金谷　康弘
池田　雅延
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株式会社ジャパンディスプレイ
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments of the present invention relate to a display panel, a display panel manufacturing method, and a substrate.
  • an LED display panel using a light emitting diode (LED: Light Emitting Diode) that is a self-luminous element is known.
  • LED Light Emitting Diode
  • a display panel (hereinafter referred to as a micro LED display panel) in which minute light emitting diodes called micro LEDs are mounted on an array substrate has been developed.
  • the micro LED display is formed by mounting a large number of chip-shaped micro LEDs in the display area, so that it is easy to achieve both high definition and large size. It is attracting attention as a display panel for the next generation.
  • the present embodiment provides a display panel, a display panel manufacturing method, and a substrate that can be easily repaired.
  • the display panel according to one embodiment, A substrate, a first insulating layer provided on the substrate, a second insulating layer provided on the first insulating layer, and a display region provided on the substrate and each of a plurality of colors.
  • a plurality of pixels including sub-pixels, each of the sub-pixels being disposed on the drive transistor covered with the first insulating layer and electrically connected to the drive transistor.
  • a pixel electrode disposed on the connected conductive layer and the second insulating layer, electrically connected to the conductive layer, and to which a signal whose current value is controlled is given from the drive transistor through the conductive layer.
  • a light-emitting element mounted on the pixel electrode and including a first electrode electrically connected to the pixel electrode, each pixel being disposed on the second insulating layer.
  • a mounting electrode that is located at a distance from the pixel electrode and is stacked on the conductive layer of each of the sub-pixels, and in the first pixel of the plurality of pixels, the mounting electrode is in an electrically floating state. It is in.
  • a light-emitting element mounted on the pixel electrode and including a first electrode electrically connected to the pixel electrode, each pixel being disposed on the second insulating layer.
  • a panel having mounting electrodes that are spaced apart from the pixel electrodes and that are stacked on the conductive layer of each of the sub-pixels is prepared, and after the panel is prepared, light emission failure occurs in the plurality of light emitting elements.
  • the mounting electrode of the first pixel is electrically maintained in a floating state
  • the light emitting element of the first color of the sub-pixel of the first color of the second pixel among the pixels has a light emission failure
  • the light-emitting element of the first color of the second pixel is irradiated with laser light.
  • the additional light emitting element of the first color is mounted on the mounting electrode of the second pixel, and the first electrode of the additional light emitting element is electrically connected to the mounting electrode, and in the second pixel, Among the mounting electrodes, the region where the conductive layer of the sub-pixel of the first color is overlapped is irradiated with laser light to short-circuit the mounting electrode to the conductive layer of the sub-pixel of the first color, The mounting electrode is electrically connected to the drive transistor of the sub-pixel of the first color.
  • the substrate In one pixel, a first color micro light emitting diode, a second color micro light emitting diode, a third color micro light emitting diode, a first electrode on which the first color micro light emitting diode is mounted, and the second color A second electrode on which the micro light emitting diode is mounted, a third electrode on which the third color micro light emitting diode is mounted, a fourth electrode, a first inorganic insulating film, and a first electrode connected to the first electrode.
  • the color micro light emitting diodes have different colors, the fourth electrode is in an electrically floating state, and the first surface of the first inorganic insulating film has the first electrode, the second electrode, and the third electrode.
  • a second surface that is in contact with the electrode and the fourth electrode and that faces the first surface of the first inorganic insulating film is in contact with the first wiring, the second wiring, and the third wiring, and The wiring, the second wiring, and the third wiring are respectively drawn toward the fourth electrode and extend toward the fourth electrode, the tip of the first wiring, the tip of the second wiring, and the second wiring.
  • the tip of each of the three wirings overlaps with the fourth electrode, and the fourth electrode is insulated from the first wiring, the second wiring, and the third wiring by the first inorganic insulating film.
  • FIG. 1 is a perspective view showing a configuration of a display device according to an embodiment.
  • FIG. 2 is a circuit diagram showing the display device.
  • FIG. 3 is an equivalent circuit diagram showing the sub-pixel of the above embodiment.
  • FIG. 4 is a partial cross-sectional view showing the display panel shown in FIG.
  • FIG. 5 is a plan view showing the layout of the pixel shown in FIG. 1, showing various wirings, pixel electrodes, and mounting electrodes.
  • FIG. 6 is a plan view showing the first pixel and the second pixel of the above embodiment, and is a view showing the pixel electrode, the mounting electrode, the light emitting element, and the first conductive layer.
  • FIG. 7 is a cross-sectional view of the display panel taken along line VII-VII of FIG. 6, showing a first pixel.
  • FIG. 8 is a cross-sectional view showing the display panel taken along line VIII-VIII of FIG. 6 and showing a second pixel.
  • FIG. 9 is a diagram for explaining the method for manufacturing the display device according to the above embodiment, and is a diagram showing a state in which the light emitting element is irradiated with laser light.
  • FIG. 10 is a view for explaining the manufacturing method, following FIG. 9, showing a state in which the additional light emitting element is mounted on the mounting electrode.
  • FIG. 11 is a view for explaining the above-mentioned manufacturing method, following FIG. 10, and is a view showing a state in which the mounting electrode is irradiated with laser light.
  • FIG. 12 is a plan view showing the first pixel and the second pixel of the display device according to the modified example of the above-described embodiment, showing the pixel electrode, the mounting electrode, the light emitting element, and the first conductive layer. is there.
  • FIG. 1 is a perspective view showing a configuration of a display device 1 according to an embodiment.
  • FIG. 1 is a perspective view showing the configuration of a display device 1 according to this embodiment.
  • FIG. 1 shows a three-dimensional space defined by a first direction X, a second direction Y perpendicular to the first direction X, and a third direction Z perpendicular to the first direction X and the second direction Y.
  • the first direction X and the second direction Y are orthogonal to each other, but may intersect at an angle other than 90°.
  • the third direction Z is defined as the upper side
  • the direction opposite to the third direction Z is defined as the lower side.
  • the display device 1 is a micro LED display device using a micro light emitting diode (hereinafter referred to as a micro LED (Light Emitting Diode)) that is a self-luminous element will be mainly described.
  • a micro LED Light Emitting Diode
  • the display device 1 includes a display panel 2, a first circuit board 3, a second circuit board 4, and the like.
  • the display panel 2 may be referred to as a substrate.
  • the display panel 2 has a rectangular shape in one example.
  • the short side EX of the display panel 2 is parallel to the first direction X
  • the long side EY of the display panel 2 is parallel to the second direction Y.
  • the third direction Z corresponds to the thickness direction of the display panel 2.
  • the main surface of the display panel 2 is parallel to the XY plane defined by the first direction X and the second direction Y.
  • the display panel 2 has a display area DA and a non-display area NDA other than the display area DA.
  • the non-display area NDA has a terminal area MT. In the illustrated example, the non-display area NDA surrounds the display area DA.
  • the display area DA is an area for displaying an image, and includes, for example, a plurality of pixels PX arranged in a matrix.
  • the terminal region MT is provided along the short side EX of the display panel 2 and includes a terminal for electrically connecting the display panel 2 to an external device or the like.
  • the first circuit board 3 is mounted on the terminal area MT and electrically connected to the display panel 2.
  • the first circuit board 3 is, for example, a flexible printed circuit board.
  • the first circuit board 3 includes a drive IC chip (hereinafter, referred to as a panel driver) 5 that drives the display panel 2.
  • a panel driver a drive IC chip
  • the panel driver 5 is mounted on the first circuit board 3 in the illustrated example, it may be mounted below the first circuit board 3. Alternatively, the panel driver 5 may be mounted on a part other than the first circuit board 3, for example, on the second circuit board 4.
  • the second circuit board 4 is, for example, a flexible printed circuit board.
  • the second circuit board 4 is connected to the first circuit board 3 below the first circuit board 3, for example.
  • the panel driver 5 described above is connected to a control board (not shown) via the second circuit board 4, for example.
  • the panel driver 5 executes control for displaying an image on the display panel 2 by driving the plurality of pixels PX based on, for example, a video signal output from the control board.
  • the display panel 2 may have a bent area BA indicated by hatching.
  • the bending area BA is an area that is bent when the display device 1 is housed in a housing such as an electronic device.
  • the bending area BA is located on the terminal area MT side of the non-display area NDA.
  • the first circuit board 3 and the second circuit board 4 are arranged below the display panel 2 so as to face the display panel 2 in a state where the bent area BA is bent.
  • FIG. 2 is a circuit diagram showing the display device 1.
  • FIG. 3 is an equivalent circuit diagram showing the sub-pixel SP of this embodiment. Note that in FIG. 2, not all of the various wirings are shown.
  • the display panel 2 includes an insulating insulating substrate (substrate) 20 having a light transmitting property, such as a resin substrate or a glass substrate, and a matrix shape on the insulating substrate 20 in the display area DA.
  • the various wirings include a plurality of first scanning lines Sga, a plurality of second scanning lines Sgb, a plurality of third scanning lines Sgc, a plurality of fourth scanning lines Sgd, and a plurality of video signal lines. It has VL, a plurality of high potential power supply lines SLa, a plurality of reset wirings Sgr, and a plurality of initialization wirings Sgi.
  • the first scanning line Sga, the third scanning line Sgc, and the fourth scanning line Sgd are connected to the scanning line driving circuit YDR1 and extend in the first direction X.
  • the second scanning line Sgb is connected to the scanning line driving circuit YDR and is provided so as to extend in the first direction X.
  • the video signal line VL is connected to the signal line drive circuit XDR and is provided so as to extend in the second direction Y.
  • the high-potential power supply line SLa, the reset wiring Sgr, and the initialization wiring Sgi are provided so as to extend in the second direction Y.
  • the display panel 2 has not only the high potential power supply line SLa fixed to the high potential Pvdd but also the low potential power supply line SLb fixed to the low potential Pvss.
  • the high potential power supply line SLa is connected to the high potential power supply
  • the low potential power supply line SLb is connected to the low potential power supply.
  • the scanning line drive circuit YDR1 is configured to drive the first scanning line Sga, the third scanning line Sgc, and the fourth scanning line Sgd.
  • the scanning line drive circuit YDR2 is configured to drive the second scanning line Sgb.
  • the signal line drive circuit XDR is configured to drive the video signal line VL.
  • the scanning line driving circuits YDR1 and YDR2 and the signal line driving circuit XDR are formed on the insulating substrate 20 in the non-display area NDA, and constitute the driving unit 7 together with the panel driver 5.
  • Each pixel PX has a plurality of sub-pixels SP.
  • Each sub-pixel SP includes the light emitting element 10 and a pixel circuit that supplies a drive current to the light emitting element 10.
  • the light emitting element 10 is, for example, a self light emitting element, and is a micro light emitting diode (hereinafter referred to as a micro LED (Light Emitting Diode)) in the present embodiment.
  • the display device 1 of the present embodiment is a micro LED display device.
  • the pixel circuit of each sub-pixel SP is a voltage signal type pixel circuit that controls the light emission of the light emitting element 10 according to the video signal Vsig that is a voltage signal, and includes a reset switch RST, a pixel switch SST, an initialization switch IST, and an output. It has a switch BCT, a drive transistor DRT, a storage capacitor Cs, and an auxiliary capacitor Cad.
  • the storage capacitance Cs and the auxiliary capacitance Cad are capacitors.
  • the auxiliary capacitance Cad is an element provided to adjust the amount of light emission current, and may be unnecessary in some cases.
  • the reset switch RST, the pixel switch SST, the initialization switch IST, the output switch BCT, and the drive transistor DRT are composed of TFTs (thin film transistors).
  • the reset switch RST, the pixel switch SST, the initialization switch IST, the output switch BCT, and the drive transistor DRT are composed of TFTs of the same conductivity type, for example, N-channel type.
  • one or more of the reset switch RST, the pixel switch SST, the initialization switch IST, the output switch BCT, and the drive transistor DRT may be configured by a P-channel TFT. In that case, an N-channel TFT and a P-channel TFT may be formed at the same time.
  • the reset switch RST, the pixel switch SST, the initialization switch IST, and the output switch BCT have only to function as switches, and need not be composed of TFTs.
  • all the TFTs that configure the drive transistor DRT and each switch are formed in the same process and have the same layer structure, and are top-gate thin film transistors using polycrystalline silicon for the semiconductor layer.
  • the semiconductor layer may use a semiconductor other than polycrystalline silicon, such as amorphous silicon or an oxide semiconductor.
  • the reset switch RST, the pixel switch SST, the initialization switch IST, the output switch BCT, and the drive transistor DRT each have a first terminal, a second terminal, and a control terminal.
  • the first terminal is the source electrode
  • the second terminal is the drain electrode
  • the control terminal is the gate electrode.
  • the drive transistor DRT and the output switch BCT are connected in series with the light emitting element 10 between the high potential power supply line SLa and the low potential power supply line SLb.
  • the high potential power supply line SLa (high potential Pvdd) is set to a potential of 10V, for example, and the low potential power supply line SLb (low potential Pvss) is set to a potential of 1.5V, for example.
  • the drain electrode is connected to the high potential power supply line SLa, the source electrode is connected to the drain electrode of the drive transistor DRT, and the gate electrode is connected to the second scanning line Sgb.
  • the output switch BCT is on (conductive state) or off (non-conductive state) controlled by the control signal BG given to the second scanning line Sgb.
  • the output switch BCT controls the light emission time of the light emitting element 10 in response to the control signal BG.
  • the drain electrode is connected to the source electrode of the output switch BCT, and the source electrode is connected to one electrode (here, the anode) of the light emitting element 10.
  • the other electrode (here, the cathode) of the light emitting element 10 is connected to the low potential power supply line SLb.
  • the drive transistor DRT outputs a drive current having a current amount corresponding to the video signal Vsig to the light emitting element 10.
  • the source electrode is connected to the video signal line VL
  • the drain electrode is connected to the gate electrode of the driving transistor DRT
  • the gate electrode is connected to the third scanning line Sgc that functions as a signal writing control gate line.
  • the pixel switch SST is on/off controlled by a control signal SG supplied from the third scanning line Sgc. Then, in response to the control signal SG, the pixel switch SST controls connection/disconnection between the pixel circuit and the video signal line VL, and takes in the video signal Vsig from the video signal line VL to the pixel circuit.
  • the source electrode is connected to the initialization wiring Sgi
  • the drain electrode is connected to the gate electrode of the drive transistor DRT
  • the gate electrode is connected to the first scanning line Sga.
  • the initialization switch IST is on/off controlled by a control signal IG supplied from the first scanning line Sga. Then, the initialization switch IST controls connection/disconnection between the pixel circuit and the initialization wiring Sgi in response to the control signal IG.
  • the initialization potential (initialization voltage) Vini can be taken into the pixel circuit from the initialization wiring Sgi.
  • the reset switch RST is connected between the source electrode of the drive transistor DRT and the reset wiring Sgr.
  • the gate electrode of the reset switch RST is connected to the fourth scanning line Sgd that functions as a reset control gate wiring.
  • the reset wiring Sgr is connected to the reset power supply and fixed to the reset potential Vrst which is a constant potential.
  • the reset switch RST is switched to a conductive state (ON) or a non-conductive state (OFF) according to the control signal RG given through the fourth scanning line Sgd. By switching the reset switch RST to the ON state, the potential of the source electrode of the drive transistor DRT can be reset to the reset potential Vrst.
  • the storage capacitor Cs is connected between the gate electrode and the source electrode of the drive transistor DRT.
  • the auxiliary capacitance Cad is connected between the source electrode of the drive transistor DRT and the high potential power supply line SLa as a constant potential wiring.
  • the panel driver 5 shown in FIG. 2 controls the scanning line drive circuits YDR1 and YDR2 and the signal line drive circuit XDR.
  • the panel driver 5 receives a digital video signal and a synchronizing signal supplied from the outside, and generates a vertical scanning control signal for controlling a vertical scanning timing and a horizontal scanning control signal for controlling a horizontal scanning timing based on the synchronizing signal.
  • the panel driver 5 supplies the vertical scanning control signal and the horizontal scanning control signal to the scanning line driving circuits YDR1 and YDR2 and the signal line driving circuit XDR, respectively, and at the same time, in synchronization with the horizontal and vertical scanning timings, a digital video signal and The initialization signal is supplied to the signal line drive circuit XDR.
  • the signal line drive circuit XDR converts the video signal sequentially obtained in each horizontal scanning period into an analog format under the control of the horizontal scanning control signal, and supplies the video signal Vsig corresponding to the gradation to the plurality of video signal lines VL.
  • the panel driver 5 fixes the high potential power supply line SLa to the high potential Pvdd, fixes the reset wiring Sgr to the reset potential Vrst, and fixes the initialization wiring Sgi to the initialization potential Vini. Note that the potential of the high-potential power supply line SLa, the potential of the reset wiring Sgr, and the potential of the initialization wiring Sgi may be set through the signal line driver circuit XDR.
  • the panel driver 5 supplies a start pulse signal STV, a clock signal CKV, and the like to the scanning line driving circuits YDR1 and YDR2.
  • the scanning line drive circuits YDR1 and YDR2 include a shift register, an output buffer, and the like (not shown), sequentially transfer the start pulse signal STV to the shift register of the next stage, and control the sub-pixel SP of each row to four types through the output buffer. Signals, that is, control signals IG, BG, SG, RG are supplied. Accordingly, the first scanning line Sga, the second scanning line Sgb, the third scanning line Sgc, and the fourth scanning line Sgd are driven by the control signals IG, BG, SG, and RG, respectively.
  • FIG. 4 is a partial cross-sectional view showing the display panel 2 shown in FIG. In FIG. 4, the display panel 2 is drawn so that the display surface, that is, the light emitting surface faces upward and the back surface faces downward.
  • the display panel 2 includes an insulating substrate 20, insulating layers 21, 22, 23, 24, 25, 26 provided on the insulating substrate 20, and a plurality of pixels PX. There is.
  • the plurality of pixels PX are provided on the insulating substrate 20, are located in the display area DA, and include a plurality of color sub-pixels SP.
  • the insulating substrate 20 a glass substrate such as quartz or non-alkali glass, or a resin substrate such as polyimide can be mainly used.
  • the material of the insulating substrate 20 may be any material that can withstand the processing temperature when manufacturing the TFT.
  • the display device 1 can be configured as a sheet display.
  • the resin substrate is not limited to polyimide, and other resin materials may be used.
  • polyimide or the like for the insulating substrate 20 it may be appropriate to call the insulating substrate 20 an organic insulating layer or a resin layer.
  • the insulating layer 21 is provided on the insulating substrate 20.
  • Various TFTs are formed on the insulating layer 21.
  • the drive transistor DRT, the reset switch RST and the like are formed on the insulating layer 21, and in the non-display area NDA, the TFT and the like which configure the scanning line drive circuit YDR are formed on the insulating layer 21. ..
  • the TFT such as the drive transistor DRT includes the semiconductor layer SC, the gate electrode GE, the first electrode E1, and the second electrode E2.
  • the semiconductor layer SC is arranged on the insulating layer 21.
  • the insulating layer 22 is provided on the insulating layer 21 and the semiconductor layer SC.
  • the gate electrode GE is arranged on the insulating layer 22 and faces the channel region of the semiconductor layer SC.
  • the insulating layer 23 is provided on the insulating layer 22 and the gate electrode GE.
  • the first electrode E1 and the second electrode E2 are arranged on the insulating layer 23.
  • the first electrode E1 and the second electrode E2 pass through the contact holes formed in the insulating layer 22 and the insulating layer 23, respectively, and are electrically connected to the corresponding semiconductor layer SC.
  • the conductive layer CL is formed on the insulating layer 22.
  • the first electrode E1 of the drive transistor DRT is electrically connected to not only the corresponding semiconductor layer SC but also the conductive layer CL.
  • the second electrode E2 of the reset switch RST is electrically connected to not only the corresponding semiconductor layer SC but also the conductive layer CL. Therefore, the drive transistor DRT and the reset switch RST are electrically connected via the conductive layer CL.
  • the low potential power line SLb is arranged on the insulating layer 23.
  • the insulating layer 24 is provided on the insulating layer 23, the first electrode E1, the second electrode E2, and the low potential power supply line SLb.
  • the insulating layer 24 functions as a first insulating layer.
  • the first conductive layer CL1 and the second conductive layer CL2 as the conductive layers are arranged on the insulating layer 24.
  • the first conductive layer CL1 is electrically connected to the first electrode E1 through a contact hole formed in the insulating layer 24.
  • the second conductive layer CL2 is electrically connected to the second electrode E2 through a contact hole formed in the insulating layer 24.
  • the insulating layer 25 is provided on the insulating layer 24, the first conductive layer CL1, and the second conductive layer CL2.
  • the insulating layer 25 functions as a second insulating layer.
  • the insulating layer 25 has a thickness of about 100 to 200 nm.
  • the pixel electrode PE and the mounting electrode SE are arranged on the insulating layer 25.
  • the pixel electrode PE passes through a contact hole CH formed in the insulating layer 25 and is electrically connected to the first conductive layer CL1.
  • the mounting electrode SE is overlaid on the first conductive layer CL1.
  • a region of the mounting electrode SE facing each conductive layer CL1 (conductive layer of each sub-pixel) is raised.
  • the mounting electrode SE is raised about 50 to 100 nm.
  • the mounting electrode SE is in an electrically floating state.
  • the insulating layers 21, 22, 23, 24, 25, 26 are formed of an inorganic insulating material or an organic insulating material.
  • the insulating layers 21, 22, 23, 25, 26 are formed of a material such as silicon oxide (SiO 2) or silicon nitride (SiN) as an inorganic insulating material.
  • the insulating layer 25 is made of SiN.
  • the insulating layer 24 is formed of, for example, photosensitive acrylic as an organic insulating material.
  • the semiconductor layer SC is formed of low temperature polysilicon as polysilicon. However, the semiconductor layer SC may be formed of a semiconductor other than polysilicon, such as amorphous silicon or an oxide semiconductor.
  • the gate electrode GE and the conductive layer CL are located in the same layer and are made of metal as the same conductive material.
  • the gate electrode GE and the conductive layer CL are metal materials such as Al (aluminum), Ti (titanium), silver (Ag), molybdenum (Mo), tungsten (W), copper (Cu), and chromium (Cr), and these. It is formed of an alloy or the like that is a combination of the above metal materials, and may have a single-layer structure or a multi-layer structure.
  • the gate electrode GE and the conductive layer CL are formed of MoW (molybdenum/tungsten).
  • the first electrode E1, the second electrode E2, and the low-potential power supply line SLb are located in the same layer and are made of metal as the same conductive material.
  • the first electrode E1, the second electrode E2, and the low-potential power supply line SLb are also formed of the above metal material or the above alloy, and may have a single-layer structure or a multi-layer structure.
  • the first electrode E1, the second electrode E2, and the low potential power supply line SLb are each formed of TAT.
  • the TAT has a three-layer laminated structure (Ti-based/Al-based/Ti-based), a lower layer made of a metal material containing Ti as a main component such as Ti and an alloy containing Ti, Al, an alloy containing Al, and the like. It has an intermediate layer made of a metal material containing Al as a main component, and an upper layer made of a metal material containing Ti as a main component such as Ti and an alloy containing Ti.
  • the TFT may be a bottom gate type TFT.
  • Switches such as the drive transistor DRT are covered with an insulating layer 24.
  • the first conductive layer CL1 and the second conductive layer CL2 are located in the same layer, and are formed of the same metal material, the above alloy, the transparent conductive material or the like as the same conductive material.
  • the first conductive layer CL1 and the second conductive layer CL2 may have a single layer structure or a multilayer structure.
  • the first conductive layer CL1 and the second conductive layer CL2 are each formed of MAM.
  • the MAM has a three-layer laminated structure (Mo-based/Al-based/Mo-based), a lower layer made of a metal material containing Mo as a main component such as Mo and an alloy containing Mo, and an alloy containing Al and Al.
  • the first conductive layer CL1 and the second conductive layer CL2 each include a metal layer formed of molybdenum or a molybdenum alloy.
  • the pixel electrode PE and the mounting electrode SE are located in the same layer and are made of metal as the same conductive material.
  • the pixel electrode PE and the mounting electrode SE each have a single conductive layer, a three-layer laminated structure, or a two-layer laminated structure.
  • the pixel electrode PE and the mounting electrode SE are made of Al.
  • the pixel electrode PE and the mounting electrode SE may be formed of a transparent conductive material.
  • the melting point of the first conductive layer CL1 is preferably higher than that of the mounting electrode SE.
  • Each pixel PX has a mounting electrode SE.
  • the mounting electrode SE is disposed on the insulating layer 25 and is spaced from the pixel electrode PE.
  • the pixel electrode PE is electrically connected to the first conductive layer CL1 and receives a signal whose current value is controlled from the drive transistor DRT via the first conductive layer CL1.
  • the insulating layer 26 is provided on the insulating layer 25, the pixel electrode PE, and the mounting electrode SE.
  • the insulating layer 26 functions as a third insulating layer.
  • the insulating layer 26 is located on the plurality of pixel electrodes PE and the plurality of mounting electrodes SE, covers the plurality of pixel electrodes PE and the plurality of mounting electrodes SE, and exposes the plurality of light emitting elements 10. ..
  • the insulating layer 26 has an opening for exposing a part of the surface of the pixel electrode PE to mount the light emitting element 10 on the pixel electrode PE, and an opening for exposing a part of the surface of the mounting electrode SE. .
  • the size of the opening of the insulating layer 26 is slightly larger than that of the light emitting element 10 in consideration of the mounting deviation amount in the mounting process of the light emitting element 10.
  • the opening has substantially 20 ⁇ m ⁇ 20 ⁇ m.
  • the light emitting element 10 is mounted on the pixel electrode PE in the display area DA.
  • the light emitting element 10 has an anode AN as a first electrode, a cathode CA as a second electrode, and a light emitting layer LI that emits light.
  • the light emitting elements 10 are prepared to have the first, second, and third emission colors, respectively, and the anode AN is electrically connected and fixed to the corresponding pixel electrode PE. ..
  • the first color is red (R)
  • the second color is green (G)
  • the third color is blue (B).
  • the junction between the anode AN of the light emitting element 10 and the pixel electrode PE is particularly limited as long as good conduction can be secured between them and the laminated structure from the insulating substrate 20 to the insulating layer 26 is not damaged. It is not something that will be done.
  • a reflow process using a low-temperature melting solder material a method of placing the light emitting element 10 on the pixel electrode PE through a conductive paste and then firing and bonding the same, or a surface of the pixel electrode PE and an anode of the light emitting element 10.
  • a similar material can be used for AN and a solid phase bonding method such as ultrasonic bonding can be adopted.
  • the light emitting element 10 has a cathode CA on the opposite side of the anode AN electrically connected to the pixel electrode PE.
  • the element insulating layer 31 is provided on the insulating layer 25, the pixel electrode PE, the mounting electrode SE, and the insulating layer 26.
  • the element insulating layer 31 functions as a fourth insulating layer.
  • the element insulating layer 31 is filled in the space between the light emitting elements 10 and is made of a resin material.
  • the element insulating layer 31 exposes the surface of the cathode CA of the light emitting element 10.
  • the common electrode CE is located at least in the display area DA, is disposed on the element insulating layer 31 and the plurality of light emitting elements 10, and covers the light emitting elements 10 of the plurality of pixels.
  • the common electrode CE is disposed on the surface of the plurality of cathodes CA on the common electrode CE side and on the element insulating layer 31, is in contact with the plurality of cathodes CA, and is electrically connected to the plurality of cathodes CA.
  • the common electrode CE is shared by the plurality of sub-pixels SP.
  • the common electrode CE extends in the non-display area NDA and is electrically connected to the low potential power supply line SLb in the non-display area NDA.
  • the common electrode CE is in contact with the low potential power supply line SLb through the contact holes formed in the element insulating layer 31, the insulating layer 26, the insulating layer 25, and the insulating layer 24. Therefore, the common electrode CE is held at the same constant potential as the potential of the low potential power supply line SLb, and electrically connects the low potential power supply line SLb and the cathodes CA of all the light emitting elements 10.
  • the common electrode CE needs to be formed as a transparent electrode in order to extract light emitted from the light emitting element 10, and is formed using, for example, ITO as a transparent conductive material.
  • ITO transparent conductive material
  • the side wall portion of the light emitting element 10 is insulated with a protective film or the like, it is not always necessary to fill the gap with a resin material or the like, and the resin material is used for the anode AN and the pixel electrode PE exposed from the anode AN. It is sufficient that at least the surface and the surface of the mounting electrode SE can be insulated.
  • the element insulating layer 31 is formed with a film thickness that does not reach the cathode CA of the light emitting element 10, and then the common electrode CE is formed.
  • the material forming the common electrode CE can be continuously covered without breakage.
  • the display panel 2 has a structure from the insulating substrate 20 to the common electrode CE.
  • the display device 1 using the light emitting element 10 according to this embodiment as a display element is configured as described above, for example. If necessary, a cover member such as a cover glass, a touch panel substrate, or the like may be provided on the common electrode CE.
  • FIG. 5 is a plan view showing the layout of the pixel PX shown in FIG. 1, and is a view showing various wirings, the pixel electrode PE, and the mounting electrode SE.
  • each pixel PX has a plurality of sub-pixels SP.
  • each pixel PX has three color sub-pixels SP, a first-color sub-pixel SPa, a second-color sub-pixel SPb, and a third-color sub-pixel SPc.
  • the sub-pixel SPa has a pixel electrode PEa
  • the sub-pixel SPb has a pixel electrode PEb
  • the sub-pixel SPc has a pixel electrode PEc.
  • the pixel electrode PEa is adjacent to the mounting electrode SE in the second direction Y.
  • the pixel electrode PEb is adjacent to the mounting electrode SE in the first direction X.
  • the pixel electrode PEc is adjacent to the pixel electrode PEa in the first direction X and is adjacent to the pixel electrode PEb in the second direction Y.
  • the size of the pixel electrode PEa is larger than the size of each of the pixel electrode PEb and the pixel electrode PEc.
  • the size of the mounting electrode SE is substantially the same as the size of the pixel electrode PEa, and is larger than the size of each of the pixel electrode PEb and the pixel electrode PEc.
  • the mounting electrode SE has a first region R1 for mounting the light emitting element 10 and a second region R2 for connecting the mounting electrode SE and the first conductive layer CL1 at the time of repair described later. In the second region R2, the mounting electrode SE is overlaid on the three first conductive layers CL1 of the same pixel PX.
  • the pixel electrode PE has a first region R1 and a third region R3 for electrically connecting to the first conductive layer CL1.
  • FIG. 6 is a plan view showing the first pixel PX1 and the second pixel PX2 of this embodiment, and is a view showing the pixel electrode PE, the mounting electrode SE, the light emitting element 10, and the first conductive layer CL1. ..
  • FIG. 7 is a cross-sectional view showing the display panel 2 taken along the line VII-VII in FIG. 6 and showing the first pixel PX1.
  • FIG. 8 is a cross-sectional view showing the display panel 2 taken along the line VIII-VIII in FIG. 6 and showing the second pixel PX2.
  • the plurality of pixels PX of the display panel 2 include a first pixel PX1 and a second pixel PX2.
  • the light emitting element 10a of the first color is mounted on the pixel electrode PEa, and the light emitting element 10b of the second color is mounted on the pixel electrode PEb.
  • the third color light emitting element 10c is mounted on the pixel electrode PEc.
  • the light emitting elements 10 of the first pixel PX1 are all normal light emitting elements. Therefore, in the first pixel PX1, the mounting electrode SE is electrically connected to the first conductive layer CL1a of the sub pixel SPa, the first conductive layer CL1b of the sub pixel SPb, and the first conductive layer CL1c of the sub pixel SPc. Absent.
  • the mounting electrode SE is in an electrically floating state.
  • the pixel electrode PEa is connected to the first conductive layer CL1a
  • the pixel electrode PEb is connected to the first conductive layer CL1b
  • the pixel electrode PEc is connected to the first conductive layer CL1c.
  • the first conductive layer CL1a may be referred to as a first wiring
  • the first conductive layer CL1b may be referred to as a second wiring
  • the first conductive layer CL1c may be referred to as a third wiring.
  • the additional light emitting element is not mounted on the mounting electrode SE.
  • the width W of the first conductive layer CL1c is about 2 ⁇ m.
  • the insulating layer 25 has a first surface 25a that contacts the pixel electrode PEa and the mounting electrode SE, and a second surface 25b that faces the first surface 25a and contacts the first conductive layer CL1a.
  • the first surface 25a is also in contact with the pixel electrodes PEb and PEc.
  • the second surface 25b is also in contact with the first conductive layer CL1b and the first conductive layer CL1c.
  • the first conductive layer CL1a, the first conductive layer CL1b, and the first conductive layer CL1c are drawn out toward the mounting electrode SE.
  • the tip of the first conductive layer CL1a extending toward the mounting electrode SE, the tip of the first conductive layer CL1b, and the tip of the first conductive layer CL1c overlap with the mounting electrode SE, respectively.
  • the mounting electrode SE of the first pixel PX1 is insulated from the first conductive layer CL1a, the first conductive layer CL1b, and the first conductive layer CL1c by the insulating layer 25, respectively.
  • the insulating layer 26 has, in the first pixel PX1, a first opening OP1 exposing the pixel electrode PEa and a fourth opening OP4 exposing the mounting electrode SE.
  • the light emitting element 10a is connected to the pixel electrode PEa through the first opening OP1.
  • the insulating layer 26 further has a second opening that exposes the pixel electrode PEb and a third opening that exposes the pixel electrode PEc in the first pixel PX1.
  • the light emitting element 10b is connected to the pixel electrode PEb through the second opening.
  • the light emitting element 10c is connected to the pixel electrode PEc through the third opening.
  • the first surface 25a of the insulating layer 25 is in contact with the insulating layer 26 at positions where the pixel electrode PEa, the pixel electrode PEb, the pixel electrode PEc, and the mounting electrode SE are separated from each other.
  • the light emitting element 10a of the first color is mounted on the pixel electrode PEa
  • the light emitting element 10b of the second color is mounted on the pixel electrode PEb
  • the light emitting element 10c of the third color is mounted on the pixel electrode PEc.
  • the light emitting elements 10b and 10c are normal light emitting elements, but the first color light emitting element 10a is not a normal light emitting element.
  • the current does not flow between the pixel electrode PEa and the common electrode CE via the light emitting element 10a. Note that the light emitting element 10a of the second pixel PX2 may be damaged and the cathode CA may not exist in the light emitting element 10a.
  • the second pixel PX2 further includes an additional light emitting element 11a of the first color as a light emitting element of the same color as the light emitting element 10a that does not light up.
  • the additional light emitting element 11a is a micro LED.
  • the additional light emitting element 11a has an anode AN as a first electrode, a cathode CA as a second electrode, and a light emitting layer LI that emits light.
  • the additional light emitting element 11a is mounted on the mounting electrode SE of the second pixel PX2, and the anode AN of the additional light emitting element 11a is electrically connected to the mounting electrode SE.
  • the mounting electrode SE is in contact with the conductive layer CL1a of the first color sub-pixel SPa through the opening H of the insulating layer 25.
  • the mounting electrode SE is electrically insulated from the first conductive layer CL1b and electrically insulated from the first conductive layer CL1c.
  • the mounting electrode SE is electrically connected to the driving transistor DRT of the first-color sub-pixel SPa, and a signal whose current value is controlled is given from the driving transistor DRT.
  • the light-emitting element 10a when the signal whose current value is controlled by the drive transistor DRT of the first-color sub-pixel SPa is applied to the pixel electrode PEa and the mounting electrode SE of the first-color sub-pixel SPa, the light-emitting element 10a. Does not emit light, and the additional light emitting element 11a emits light.
  • the mounting electrode SE since the mounting electrode SE is electrically connected to the drive transistor DRT of the sub-pixel SPa, the mounting electrode SE is short-circuited to the first conductive layer CL1a in the second pixel PX2.
  • the element insulating layer 31 further exposes the additional light emitting element 11a.
  • the common electrode CE is further arranged on the additional light emitting element 11a.
  • the cathode CA of the additional light emitting element 11a is further electrically connected to the common electrode CE.
  • the pixel PX when there is a pixel PX having the light emitting element 10 that is not turned on in addition to the second pixel PX2 in the plurality of pixels PX, the pixel PX may be configured similarly to the second pixel PX2.
  • the additional light emitting element 11 of the first color, the second color, or the third color is added to the pixel PX having the light emitting element 10 that does not emit light, and the mounting electrode SE does not have the sub pixel SP that has the light emitting element 10 that does not emit light. It may be connected to the first conductive layer CL1.
  • the display device 1 of this embodiment is configured as described above.
  • the light emitting element 10 When the light emitting element 10 is a micro light emitting diode, the light emitting element 10a may be referred to as a first color micro light emitting diode, the light emitting element 10b may be referred to as a second color micro light emitting diode, and the light emitting element 10c may be referred to as a third color micro light emitting diode. ..
  • the pixel electrode PEa may be referred to as a first electrode
  • the pixel electrode PEb may be referred to as a second electrode
  • the pixel electrode PEc may be referred to as a third electrode
  • the mounting electrode SE may be referred to as a fourth electrode.
  • FIG. 9 is a diagram for explaining the method for manufacturing the display device 1 according to the present embodiment, and is a diagram showing a state in which the light emitting element 10a is irradiated with laser light.
  • FIG. 10 is a view for explaining the above manufacturing method, following FIG. 9, and showing a state in which the additional light emitting element 11a is mounted on the mounting electrode SE.
  • FIG. 11 is a view for explaining the above manufacturing method, following FIG. 10, showing a state in which the mounting electrode SE is irradiated with laser light.
  • a panel PNL having a laminated structure from the insulating substrate 20 to the insulating layer 26 is prepared.
  • the panel PNL is a structure serving as a base of the display panel 2.
  • the panel PNL includes an insulating substrate 20, an insulating layer 25, a plurality of pixels PX including subpixels SP of a plurality of colors, an insulating layer 26, and the like.
  • Each sub-pixel SP has a drive transistor DRT, a first conductive layer CL1, a pixel electrode PE, and a light emitting element 10.
  • the mounting electrodes SE of all the pixels PX are in an electrically floating state.
  • the panel PNL does not include the additional light emitting element 11, the element insulating layer 31, and the common electrode CE.
  • the light emitting element 10 is electrically inspected by applying a probe to the cathode CA of each light emitting element 10.
  • the determination as to whether or not the light emitting element 10 is defective in light emission can be made, for example, visually, but it is also possible to make a mechanical determination using a sensor.
  • the light emission failure of the light emitting element 10 includes not only the case where the light emitting element 10 is not lit at all but also the case where the brightness level of the light emitted from the light emitting element 10 is less than the threshold value.
  • the mounting electrode SE of the first pixel PX1 is electrically maintained in a floating state (FIG. 6). ..
  • the light emitting element 10a of the second pixel PX2 among the plurality of pixels PX has a defective light emission
  • the light emitting element 10a of the second pixel PX2 is irradiated with laser light to damage the light emitting element 10a, and the light emitting element 10a is damaged. Damage 10a.
  • the cathode CA may not exist in the light emitting element 10a. It is preferable that no current flows between the pixel electrode PEa and the common electrode CE via the light emitting element 10a that has a poor light emission. As a result, it is possible to suppress a decrease in the amount of current flowing through the additional light emitting element 11a.
  • the additional light emitting element 11a of the first color is mounted on the mounting electrode SE of the second pixel PX2, and the anode AN of the additional light emitting element 11a is electrically connected to the mounting electrode SE. ..
  • a region of the mounting electrode SE where the first conductive layer CL1a of the sub-pixel SPa is overlapped is irradiated with laser light.
  • the mounting electrode SE can be short-circuited to the first conductive layer CL1a of the sub-pixel SPa. Therefore, the mounting electrode SE can be electrically connected to the drive transistor DRT of the sub-pixel SPa.
  • the mounting electrode SE may be irradiated with laser light to short-circuit the mounting electrode SE to the first conductive layer CL1, and then the additional light emitting element 11a may be mounted.
  • the light emitting element 10a can be continuously irradiated with the laser light and the mounting electrode SE can be continuously irradiated with the laser light.
  • laser light irradiation can be performed using the same laser, which can contribute to reduction in manufacturing time.
  • an element insulating layer 31 is formed on the insulating layer 26, the plurality of light emitting elements 10, and the additional light emitting element 11.
  • the element insulating layer 31 exposes the plurality of light emitting elements 10 and the additional light emitting element 11.
  • the common electrode CE is formed on the element insulating layer 31, the plurality of light emitting elements 10, and the additional light emitting element 11. Accordingly, the common electrode CE is electrically connected to the cathodes CA of the plurality of light emitting elements 10 and the additional light emitting elements 11a, and is shared by the plurality of subpixels SP of the plurality of pixels PX. This completes the manufacturing method of the display panel 2.
  • the pixel PX includes the single mounting electrode SE. Therefore, as compared with the case where each sub-pixel SP includes a single mounting electrode SE, it is possible to contribute to higher definition of the pixel PX.
  • the light emitting element 10 that has a poor light emission may be removed from the display panel 2, but may be left on the pixel electrode PE. As a result, it is possible to save the trouble of removing the light emitting element 10 having the poor light emission from the display panel 2. From the above, it is possible to obtain the display device 1 and the manufacturing method of the display device 1 that allow easy repair.
  • FIG. 12 is a plan view showing the first pixel PX1 and the second pixel PX2 of the display device 1 according to the modification of the above-described embodiment, and includes the pixel electrode PE, the mounting electrode SE, the light emitting element 10, and the additional light emitting element.
  • 11a is a diagram showing a first conductive layer CL1.
  • the pixel electrodes PEa, PEb, PEc (light emitting elements 10a, 10b, 10c) of the respective pixels PX are arranged in the first direction X, extend in the second direction Y, and have a stripe shape ( They may be arranged in vertical stripes).
  • the mounting electrode SE is adjacent to the group of pixel electrodes PEa, PEb, PEc in the second direction Y and extends in the first direction X.
  • the mounting electrode SE faces at least one of the pixel electrodes PEa, PEb, and PEc in the second direction Y.
  • the positional relationship between the pixel electrodes PEa, PEb, PEc and the mounting electrode SE is not limited to the positional relationship of this modification, and various modifications are possible.
  • the positional relationship is not particularly limited as long as it is possible to connect any one of the pixel electrodes PEa, PEb, and PEc to the mounting electrode SE by the first conductive layer CL1. .. Also in the display device 1 and the manufacturing method of the display device 1 according to the modification configured as described above, the same effect as that of the above-described embodiment can be obtained.

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Abstract

リペアを容易に行うことが可能な表示パネル、表示パネルの製造方法、及び基板を提供する。　表示パネルは、基板と、第１絶縁層と、第２絶縁層と、それぞれ複数色の副画素を含む複数の画素と、を備える。各々の副画素は、駆動トランジスタと、上記駆動トランジスタに電気的に接続された導電層と、上記導電層を介して上記駆動トランジスタから電流値が制御された信号が与えられる画素電極と、上記画素電極の上に実装された発光素子と、を有する。各々の画素は、各々の副画素の上記導電層に重ねられた実装電極を有する。複数の画素のうち第１画素において、上記実装電極は、電気的にフローティング状態にある。

Description

表示パネル、表示パネルの製造方法、及び基板
　本発明の実施形態は、表示パネル、表示パネルの製造方法、及び基板に関する。
　表示パネルとして、自発光素子である発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤ表示パネルが知られている。近年では、より高精細な表示パネルとして、マイクロＬＥＤと称される微小な発光ダイオードをアレイ基板に実装した表示パネル（以下、マイクロＬＥＤ表示パネルと称する）が開発されている。
　マイクロＬＥＤディスプレイは、従来の液晶ディスプレイや有機ＥＬディスプレイと異なり、表示領域に、チップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代の表示パネルとして注目されている。
特開２０１８－１０３０９号公報 特開２０１８－４１７５２号公報
　本実施形態は、リペアを容易に行うことが可能な表示パネル、表示パネルの製造方法、及び基板を提供する。
　一実施形態に係る表示パネルは、
　基板と、前記基板の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた第２絶縁層と、前記基板の上に設けられ表示領域に位置しそれぞれ複数色の副画素を含む複数の画素と、を備え、各々の前記副画素は、前記第１絶縁層で覆われた駆動トランジスタと、前記第１絶縁層の上に配置され、前記駆動トランジスタに電気的に接続された導電層と、前記第２絶縁層の上に配置され、前記導電層に電気的に接続され、前記導電層を介して前記駆動トランジスタから電流値が制御された信号が与えられる画素電極と、前記画素電極の上に実装され、前記画素電極に電気的に接続された第１電極を含む発光素子と、を有し、各々の前記画素は、前記第２絶縁層の上に配置され前記画素電極に間隔を置いて位置し前記各々の副画素の前記導電層に重ねられた実装電極を有し、前記複数の画素のうち第１画素において、前記実装電極は、電気的にフローティング状態にある。
　また、一実施形態に係る表示パネルの製造方法は、
　基板と、前記基板の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた第２絶縁層と、前記基板の上に設けられ表示領域に位置しそれぞれ複数色の副画素を含む複数の画素と、を備え、各々の前記副画素は、前記第１絶縁層で覆われた駆動トランジスタと、前記第１絶縁層の上に配置され、前記駆動トランジスタに電気的に接続された導電層と、前記第２絶縁層の上に配置され、前記導電層に電気的に接続され、前記導電層を介して前記駆動トランジスタから電流値が制御された信号が与えられる画素電極と、前記画素電極の上に実装され、前記画素電極に電気的に接続された第１電極を含む発光素子と、を有し、各々の前記画素は、前記第２絶縁層の上に配置され前記画素電極に間隔を置いて位置し前記各々の副画素の前記導電層に重ねられた実装電極を有するパネルを用意し、前記パネルを用意した後、前記複数の発光素子に発光不良が生じているかどうか検査し、前記複数の画素のうち第１画素の前記複数の発光素子に発光不良が生じていない場合、前記第１画素の前記実装電極を、電気的にフローティング状態に維持し、前記複数の画素のうち第２画素の第１色の前記副画素の前記第１色の前記発光素子に発光不良が生じている場合、前記第２画素の前記第１色の発光素子にレーザ光を照射し、前記第２画素の前記実装電極の上に前記第１色の追加発光素子を実装し、前記追加発光素子の第１電極を前記実装電極に電気的に接続し、前記第２画素において、前記実装電極のうち、前記第１色の前記副画素の前記導電層が重ねられた領域にレーザ光を照射し、前記実装電極を前記第１色の前記副画素の前記導電層に短絡させ、前記実装電極を前記第１色の前記副画素の前記駆動トランジスタに電気的に接続する。
　また、一実施形態に係る基板は、
　１つの画素内において、第１色マイクロ発光ダイオードと、第２色マイクロ発光ダイオードと、第３色マイクロ発光ダイオードと、前記第１色マイクロ発光ダイオードが実装される第１電極と、前記第２色マイクロ発光ダイオードが実装される第２電極と、前記第３色マイクロ発光ダイオードが実装される第３電極と、第４電極と、第１無機絶縁膜と、前記第１電極と接続される第１配線と、前記第２電極と接続される第２配線と、前記第３電極と接続さる第３配線と、を備え、前記第１色マイクロ発光ダイオード、前記第２色マイクロ発光ダイオード、前記第３色マイクロ発光ダイオードは、それぞれ異なる色であり、前記第４電極は電気的にフローティング状態にあり、前記第１無機絶縁膜の第１面は、前記第１電極、前記第２電極、前記第３電極、及び前記第４電極に接し、前記第１無機絶縁膜の前記第１面と対向する第２面は、前記第１配線、前記第２配線、及び前記第３配線に接し、前記第１配線、前記第２配線、及び前記第３配線は、それぞれ前記第４電極に向かって引き出され、前記第４電極に向かって延びる前記第１配線の先端、前記第２配線の先端、及び前記第３配線の先端は、それぞれ前記第４電極に重畳し、前記第４電極は、前記第１配線、前記第２配線、及び前記第３配線とそれぞれ前記第１無機絶縁膜によって絶縁されている。
図１は、一実施形態に係る表示装置の構成を示す斜視図である。 図２は、上記表示装置を示す回路図である。 図３は、上記実施形態の副画素を示す等価回路図である。 図４は、図１に示した表示パネルを示す部分断面図である。 図５は、図１に示した画素のレイアウトを示す平面図であり、各種配線と、画素電極と、実装電極とを示す図である。 図６は、上記実施形態の第１画素及び第２画素を示す平面図であり、画素電極と、実装電極と、発光素子と、第１導電層とを示す図である。 図７は、図６の線ＶＩＩ－ＶＩＩに沿った表示パネルを示す断面図であり、第１画素を示す図である。 図８は、図６の線ＶＩＩＩ－ＶＩＩＩに沿った表示パネルを示す断面図であり、第２画素を示す図である。 図９は、上記実施形態に係る表示装置の製造方法を説明するための図であり、発光素子にレーザ光を照射している状態を示す図である。 図１０は、図９に続き、上記製造方法を説明するための図であり、実装電極の上に追加発光素子を実装した状態を示す図である。 図１１は、図１０に続き、上記製造方法を説明するための図であり、実装電極にレーザ光を照射している状態を示す図である。 図１２は、上記実施形態の変形例に係る表示装置の第１画素及び第２画素を示す平面図であり、画素電極と、実装電極と、発光素子と、第１導電層とを示す図である。
　（一実施形態）　
　以下に、本発明の一実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　図１は、一実施形態に係る表示装置１の構成を示す斜視図である。図１は、本実施形態に係る表示装置１の構成を示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。また、本実施形態において、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。
　以下、本実施形態においては、表示装置１が自発光素子であるマイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）を用いたマイクロＬＥＤ表示装置である場合について主に説明する。
　図１に示すように、表示装置１は、表示パネル２、第１回路基板３、及び第２回路基板４等を備えている。なお、表示パネル２を基板と称する場合もある。　
　表示パネル２は、一例では矩形の形状を有している。図示した例では、表示パネル２の短辺ＥＸは、第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、及び表示領域ＤＡ以外の非表示領域ＮＤＡを有している。非表示領域ＮＤＡは、端子領域ＭＴを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。
　表示領域ＤＡは、画像を表示する領域であり、例えばマトリクス状に配置された複数の画素ＰＸを備えている。　
　端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置などと電気的に接続するための端子を含んでいる。
　第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下、パネルドライバと表記）５などを備えている。なお、図示した例では、パネルドライバ５は、第１回路基板３の上に実装されているが、第１回路基板３の下に実装されていてもよい。又は、パネルドライバ５は、第１回路基板３以外に実装されていてもよく、例えば第２回路基板４に実装されていてもよい。第２回路基板４は、例えばフレキシブルプリント回路基板である。第２回路基板４は、第１回路基板３の例えば下方において第１回路基板３と接続されている。
　上記したパネルドライバ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。パネルドライバ５は、例えば制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。
　なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置１が電子機器等の筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板３及び第２回路基板４は、表示パネル２と対向するように、表示パネル２の下方に配置される。
　図２は、表示装置１を示す回路図である。図３は、本実施形態の副画素ＳＰを示す等価回路図である。なお、図２において、各種の配線の全てについて図示していない。　
　図２及び図３に示すように、表示パネル２は、樹脂基板、ガラス基板等の光透過性を有する絶縁性の絶縁基板（基板）２０、表示領域ＤＡにて絶縁基板２０の上にマトリクス状に配列された複数の画素ＰＸ、及び各種配線、走査線駆動回路ＹＤＲ１、ＹＤＲ２、及び信号線駆動回路ＸＤＲを備えている。
　各種配線は、複数本の第１走査線Ｓｇａと、複数本の第２走査線Ｓｇｂと、複数本の第３走査線Ｓｇｃと、複数本の第４走査線Ｓｇｄと、複数本の映像信号線ＶＬと、複数本の高電位電源線ＳＬａと、複数本のリセット配線Ｓｇｒと、複数本の初期化配線Ｓｇｉと、を有している。
　本実施形態において、第１走査線Ｓｇａ、第３走査線Ｓｇｃ、及び第４走査線Ｓｇｄは、走査線駆動回路ＹＤＲ１に接続され、第１方向Ｘに延出して設けられている。第２走査線Ｓｇｂは、走査線駆動回路ＹＤＲに接続され、第１方向Ｘに延出して設けられている。映像信号線ＶＬは、信号線駆動回路ＸＤＲに接続され、第２方向Ｙに延出して設けられている。高電位電源線ＳＬａ、リセット配線Ｓｇｒ、及び初期化配線Ｓｇｉは、第２方向Ｙに延出して設けられている。表示パネル２は、高電位Ｐｖｄｄに固定される高電位電源線ＳＬａだけでなく、低電位Ｐｖｓｓに固定される低電位電源線ＳＬｂも有している。高電位電源線ＳＬａは高電位電源に接続され、低電位電源線ＳＬｂは低電位電源に接続されている。
　走査線駆動回路ＹＤＲ１は、第１走査線Ｓｇａ、第３走査線Ｓｇｃ、及び第４走査線Ｓｇｄを駆動するように構成されている。走査線駆動回路ＹＤＲ２は、第２走査線Ｓｇｂを駆動するように構成されている。信号線駆動回路ＸＤＲは、映像信号線ＶＬを駆動するように構成されている。走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲは、非表示領域ＮＤＡにて絶縁基板２０の上に形成され、パネルドライバ５とともに駆動部７を構成している。
　各々の画素ＰＸは、複数の副画素ＳＰを有している。各々の副画素ＳＰは、発光素子１０と、発光素子１０に駆動電流を与える画素回路と、を含んでいる。発光素子１０は、例えば自己発光素子であり、本実施形態では、マイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）である。本実施形態の表示装置１は、マイクロＬＥＤ表示装置である。
　各副画素ＳＰの画素回路は、電圧信号からなる映像信号Ｖｓｉｇに応じて発光素子１０の発光を制御する電圧信号方式の画素回路であり、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを有している。保持容量Ｃｓ及び補助容量Ｃａｄは、キャパシタである。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となる場合もある。
　リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴは、ＴＦＴ（薄膜トランジスタ）により構成されている。本実施形態において、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴは、同一導電型、例えばＮチャネル型のＴＦＴにより構成されている。なお、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴの一以上は、Ｐチャネル型のＴＦＴにより構成されていてもよい。その場合、Ｎチャネル型のＴＦＴとＰチャネル型のＴＦＴを同時に形成してもよい。リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、及び出力スイッチＢＣＴは、スイッチとして機能すればよく、ＴＦＴで構成されていなくともよい。
　本実施形態に係る表示装置１において、駆動トランジスタＤＲＴ及び各スイッチをそれぞれ構成したＴＦＴは全て同一工程、同一層構造で形成され、半導体層に多結晶シリコンを用いたトップゲート構造の薄膜トランジスタである。なお、半導体層は、非晶質シリコン、酸化物半導体など、多結晶シリコン以外の半導体を利用してもよい。
　リセットスイッチＲＳＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴ、出力スイッチＢＣＴ、及び駆動トランジスタＤＲＴは、それぞれ、第１端子、第２端子、及び制御端子を有している。本実施形態では、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。
　画素ＰＸの画素回路において、駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、高電位電源線ＳＬａと低電位電源線ＳＬｂとの間で発光素子１０と直列に接続されている。高電位電源線ＳＬａ（高電位Ｐｖｄｄ）は例えば１０Ｖの電位に設定され、低電位電源線ＳＬｂ（低電位Ｐｖｓｓ）は、例えば１．５Ｖの電位に設定されている。
　出力スイッチＢＣＴにおいて、ドレイン電極は高電位電源線ＳＬａに接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は第２走査線Ｓｇｂに接続されている。これにより、出力スイッチＢＣＴは、第２走査線Ｓｇｂに与えられる制御信号ＢＧによりオン（導通状態）、オフ（非導通状態）制御される。出力スイッチＢＣＴは、制御信号ＢＧに応答して、発光素子１０の発光時間を制御する。
　駆動トランジスタＤＲＴにおいて、ドレイン電極は出力スイッチＢＣＴのソース電極に接続され、ソース電極は発光素子１０の一方の電極（ここでは陽極）に接続されている。発光素子１０の他方の電極（ここでは陰極）は、低電位電源線ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流を発光素子１０に出力する。
　画素スイッチＳＳＴにおいて、ソース電極は映像信号線ＶＬに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第３走査線Ｓｇｃに接続されている。画素スイッチＳＳＴは、第３走査線Ｓｇｃから供給される制御信号ＳＧによりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧに応答して、画素回路と映像信号線ＶＬとの接続、非接続を制御し、映像信号線ＶＬから映像信号Ｖｓｉｇを画素回路に取り込む。
　初期化スイッチＩＳＴにおいて、ソース電極は初期化配線Ｓｇｉに接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は第１走査線Ｓｇａに接続されている。初期化スイッチＩＳＴは、第１走査線Ｓｇａから供給される制御信号ＩＧによりオン、オフ制御される。そして、初期化スイッチＩＳＴは、制御信号ＩＧに応答して、画素回路と初期化配線Ｓｇｉとの接続、非接続を制御する。画素回路と初期化配線Ｓｇｉとを初期化スイッチＩＳＴにて接続することにより、初期化配線Ｓｇｉから初期化電位（初期化電圧）Ｖｉｎｉを画素回路に取り込むことができる。
　リセットスイッチＲＳＴは、駆動トランジスタＤＲＴのソース電極とリセット配線Ｓｇｒとの間に接続されている。リセットスイッチＲＳＴのゲート電極はリセット制御用ゲート配線として機能する第４走査線Ｓｇｄに接続されている。上記のように、リセット配線Ｓｇｒは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定される。リセットスイッチＲＳＴは、第４走査線Ｓｇｄを通して与えられる制御信号ＲＧに応じて、導通状態（オン）又は非導通状態（オフ）に切替えられる。リセットスイッチＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位をリセット電位Ｖｒｓｔにリセットすることができる。
　保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極とソース電極との間に接続されている。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と定電位の配線としての高電位電源線ＳＬａとの間に接続されている。
　一方、図２に示すパネルドライバ５は、走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する。パネルドライバ５は外部から供給されるデジタル映像信号及び同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。
　そして、パネルドライバ５は、これら垂直走査制御信号及び水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平及び垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給する。
　信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬに供給する。パネルドライバ５は、高電位電源線ＳＬａを高電位Ｐｖｄｄに固定し、リセット配線Ｓｇｒをリセット電位Ｖｒｓｔに固定し、初期化配線Ｓｇｉを初期化電位Ｖｉｎｉに固定する。なお、高電位電源線ＳＬａの電位、リセット配線Ｓｇｒの電位、及び初期化配線Ｓｇｉの電位は、信号線駆動回路ＸＤＲを介して設定されてもよい。
　走査線駆動回路ＹＤＲ１、ＹＤＲ２には、パネルドライバ５よりスタートパルス信号ＳＴＶ、クロック信号ＣＫＶなどが与えられる。　
　走査線駆動回路ＹＤＲ１、ＹＤＲ２は、図示しないシフトレジスタ、出力バッファ等を含み、スタートパルス信号ＳＴＶを順次次段のシフトレジスタに転送し、出力バッファを介して各行の副画素ＳＰに４種類の制御信号、すなわち、制御信号ＩＧ，ＢＧ，ＳＧ，ＲＧを供給する。これにより、第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ、及び第４走査線Ｓｇｄは、それぞれ制御信号ＩＧ，ＢＧ、ＳＧ、ＲＧにより駆動される。
　次に、図４を参照して、駆動トランジスタＤＲＴ、リセットスイッチＲＳＴ、画素電極ＰＥ、実装電極ＳＥ、発光素子１０、低電位電源線ＳＬｂ、共通電極ＣＥなどについて説明する。図４は、図１に示した表示パネル２を示す部分断面図である。なお、図４では、表示パネル２を、表示面、すなわち光出射面が上方を向き、背面が下方を向くように描いている。
　図４に示すように、表示パネル２は、絶縁基板２０と、絶縁基板２０の上に設けられた絶縁層２１，２２，２３，２４，２５，２６と、複数の画素ＰＸと、を備えている。複数の画素ＰＸは、絶縁基板２０の上に設けられ、表示領域ＤＡに位置し、複数色の副画素ＳＰを含んでいる。
　絶縁基板２０としては、主に、石英、無アルカリガラス等のガラス基板、またはポリイミド等の樹脂基板を用いることができる。絶縁基板２０の材質は、ＴＦＴを製造する際の処理温度に耐える材質であればよい。絶縁基板２０が可撓性を有する樹脂基板である場合、表示装置１をシートディスプレイとして構成することができる。樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。なお、絶縁基板２０にポリイミドなどを用いる場合、絶縁基板２０を有機絶縁層又は樹脂層と称した方が適当な場合があり得る。
　絶縁層２１は、絶縁基板２０上に設けられている。絶縁層２１の上に、各種のＴＦＴが形成されている。表示領域ＤＡにおいて、絶縁層２１の上に駆動トランジスタＤＲＴ、リセットスイッチＲＳＴなどが形成され、非表示領域ＮＤＡにおいて、絶縁層２１の上に走査線駆動回路ＹＤＲを構成するＴＦＴなどが形成されている。駆動トランジスタＤＲＴなどのＴＦＴは、半導体層ＳＣと、ゲート電極ＧＥと、第１電極Ｅ１と、第２電極Ｅ２と、を備えている。
　半導体層ＳＣは、絶縁層２１の上に配置されている。絶縁層２２は、絶縁層２１及び半導体層ＳＣの上に設けられている。ゲート電極ＧＥは、絶縁層２２の上に配置され、半導体層ＳＣのチャネル領域と対向している。絶縁層２３は、絶縁層２２及びゲート電極ＧＥの上に設けられている。第１電極Ｅ１及び第２電極Ｅ２は、絶縁層２３の上に配置されている。第１電極Ｅ１及び第２電極Ｅ２は、それぞれ絶縁層２２及び絶縁層２３に形成されたコンタクトホールを通り、対応する半導体層ＳＣに電気的に接続されている。
　本実施形態において、絶縁層２２の上に、導電層ＣＬが形成されている。駆動トランジスタＤＲＴの第１電極Ｅ１は、対応する半導体層ＳＣだけではなく、導電層ＣＬにも電気的に接続されている。リセットスイッチＲＳＴの第２電極Ｅ２は、対応する半導体層ＳＣだけではなく、導電層ＣＬにも電気的に接続されている。そのため、駆動トランジスタＤＲＴ及びリセットスイッチＲＳＴは、導電層ＣＬを介して電気的に接続されている。　
　非表示領域ＮＤＡにおいて、低電位電源線ＳＬｂは、絶縁層２３の上に配置されている。絶縁層２４は、絶縁層２３、第１電極Ｅ１、第２電極Ｅ２、及び低電位電源線ＳＬｂの上に設けられている。絶縁層２４は、第１絶縁層として機能している。
　導電層としての第１導電層ＣＬ１及び第２導電層ＣＬ２は、絶縁層２４の上に配置されている。第１導電層ＣＬ１は、絶縁層２４に形成されたコンタクトホールを通り第１電極Ｅ１に電気的に接続されている。第２導電層ＣＬ２は、絶縁層２４に形成されたコンタクトホールを通り第２電極Ｅ２に電気的に接続されている。
　絶縁層２５は、絶縁層２４、第１導電層ＣＬ１、及び第２導電層ＣＬ２の上に設けられている。絶縁層２５は、第２絶縁層として機能している。絶縁層２５の厚みは、１００乃至２００ｎｍくらいである。画素電極ＰＥ及び実装電極ＳＥは、絶縁層２５の上に配置されている。画素電極ＰＥは、絶縁層２５に形成されたコンタクトホールＣＨを通り第１導電層ＣＬ１に電気的に接続されている。実装電極ＳＥは、第１導電層ＣＬ１に重ねられている。実装電極ＳＥのうち、各々の導電層ＣＬ１（各々の副画素の導電層）と対向している領域は隆起している。例えば、実装電極ＳＥは、５０乃至１００ｎｍくらい隆起している。実装電極ＳＥは、電気的にフローティング状態にある。
　ここで、絶縁層２１，２２，２３，２４，２５，２６は、無機絶縁材料又は有機絶縁材料で形成されている。本実施形態において、絶縁層２１，２２，２３，２５，２６は、無機絶縁材料として、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）などの材料で形成されている。例えば、絶縁層２５は、ＳｉＮで形成されている。絶縁層２４は、有機絶縁材料として、例えば感光性アクリルで形成されている。　
　半導体層ＳＣは、ポリシリコンとして低温ポリシリコンで形成されている。但し、半導体層ＳＣは、アモルファスシリコン、酸化物半導体など、ポリシリコン以外の半導体で形成されていてもよい。
　ゲート電極ＧＥ及び導電層ＣＬは、同層に位置し、同一の導電材料として金属で形成されている。ゲート電極ＧＥ及び導電層ＣＬは、Ａｌ（アルミニウム）、Ｔｉ（チタン）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。例えば、ゲート電極ＧＥ及び導電層ＣＬは、ＭｏＷ（モリブデン・タングステン）で形成されている。
　第１電極Ｅ１、第２電極Ｅ２、及び低電位電源線ＳＬｂは、同層に位置し、同一の導電材料として金属で形成さている。第１電極Ｅ１、第２電極Ｅ２、及び低電位電源線ＳＬｂも、上記金属材料や、上記合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。例えば、第１電極Ｅ１、第２電極Ｅ２、及び低電位電源線ＳＬｂは、それぞれＴＡＴで形成されている。上記ＴＡＴとは、三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）を有し、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる上層と、を有している。
　ここではトップゲート型のＴＦＴを例として説明しているが、ＴＦＴはボトムゲート型のＴＦＴであってもよい。　
　駆動トランジスタＤＲＴなどのスイッチは、絶縁層２４で覆われている。
　第１導電層ＣＬ１及び第２導電層ＣＬ２は、同層に位置し、同一の導電材料として上記金属材料、上記合金、透明導電材料などで形成されている。第１導電層ＣＬ１及び第２導電層ＣＬ２は、単層構造であってもよいし、多層構造であってもよい。本実施形態において、第１導電層ＣＬ１及び第２導電層ＣＬ２は、それぞれＭＡＭで形成されている。上記ＭＡＭとは、三層積層構造（Ｍｏ系／Ａｌ系／Ｍｏ系）を有し、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる上層と、を有している。そのため、第１導電層ＣＬ１及び第２導電層ＣＬ２は、それぞれ、モリブデン又はモリブデン合金で形成された金属層を含んでいる。
　画素電極ＰＥ及び実装電極ＳＥは、同層に位置し、同一の導電材料として金属で形成されている。画素電極ＰＥ及び実装電極ＳＥは、それぞれ、単一の導電層、三層積層構造、又は二層積層構造を有している。本実施形態において、画素電極ＰＥ及び実装電極ＳＥは、Ａｌで形成されている。なお、画素電極ＰＥ及び実装電極ＳＥは、透明導電材料で形成されていてもよい。　
　第１導電層ＣＬ１の融点は、実装電極ＳＥの融点より高い方が望ましい。
　各々の画素ＰＸは、実装電極ＳＥを有している。実装電極ＳＥは、絶縁層２５の上に配置され、画素電極ＰＥに間隔を置いて位置している。画素電極ＰＥは、第１導電層ＣＬ１に電気的に接続され、第１導電層ＣＬ１を介して駆動トランジスタＤＲＴから電流値が制御された信号が与えられる。
　絶縁層２６は、絶縁層２５、画素電極ＰＥ、及び実装電極ＳＥの上に設けられている。絶縁層２６は、第３絶縁層として機能している。図示しないが、絶縁層２６は、複数の画素電極ＰＥ及び複数の実装電極ＳＥの上に位置し、複数の画素電極ＰＥ及び複数の実装電極ＳＥを覆い、複数の発光素子１０を露出させている。絶縁層２６は、画素電極ＰＥの表面の一部を露出させ画素電極ＰＥに発光素子１０を実装するための開口と、実装電極ＳＥの表面の一部を露出させる開口と、を有している。
　絶縁層２６の上記開口の大きさは、発光素子１０の実装工程における実装ずれ量等を考慮し、発光素子１０よりも一回り大きめのサイズである。例えば、発光素子１０が実質的に１０μｍ×１０μｍの実装面積である場合、上記開口は実質的に２０μｍ×２０μｍは確保されることが好ましい。
　表示領域ＤＡにおいて、画素電極ＰＥの上に発光素子１０が実装されている。発光素子１０は、第１電極としての陽極ＡＮと、第２電極としての陰極ＣＡと、光を放出する発光層ＬＩと、を有している。発光素子１０は、第１色、第２色、及び第３色の発光色を有するものがそれぞれ用意されており、陽極ＡＮは、対応する画素電極ＰＥに電気的に接続され、固定されている。本実施形態において、第１色は赤色（Ｒ）であり、第２色は緑色（Ｇ）であり、第３色は青色（Ｂ）である。
　発光素子１０の陽極ＡＮと画素電極ＰＥとの間の接合は、両者の間で良好な導通が確保でき、かつ、絶縁基板２０から絶縁層２６までの積層構造を破損しないものであれば特に限定されるものではない。例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子１０を画素電極ＰＥ上に載せた後に焼成結合する等の手法、あるいは画素電極ＰＥの表面と、発光素子１０の陽極ＡＮとに同系材料を用い、超音波接合等の固相接合の手法を採用することができる。発光素子１０は、画素電極ＰＥに電気的に接続されている陽極ＡＮの反対側に陰極ＣＡを有している。
　発光素子１０が実装された後、絶縁層２５、画素電極ＰＥ、実装電極ＳＥ、及び絶縁層２６の上に、素子絶縁層３１が設けられている。素子絶縁層３１は、第４絶縁層として機能している。素子絶縁層３１は、発光素子１０の間の空隙部に充填され、樹脂材料で形成されている。素子絶縁層３１は、発光素子１０のうち陰極ＣＡの表面を露出させている。
　共通電極ＣＥは、少なくとも表示領域ＤＡに位置し、素子絶縁層３１及び複数の発光素子１０の上に配置され、複数の画素の発光素子１０を覆っている。共通電極ＣＥは、複数の陰極ＣＡの共通電極ＣＥ側の表面と素子絶縁層３１の上に配置され、複数の陰極ＣＡに接触し、複数の陰極ＣＡと電気的に接続されている。共通電極ＣＥは、複数の副画素ＳＰで共用されている。
　共通電極ＣＥは、非表示領域ＮＤＡに延在し、非表示領域ＮＤＡにおいて、低電位電源線ＳＬｂに電気的に接続されている。共通電極ＣＥは、素子絶縁層３１、絶縁層２６、絶縁層２５、及び絶縁層２４に形成されたコンタクトホールを通り低電位電源線ＳＬｂにコンタクトしている。そのため、共通電極ＣＥは、低電位電源線ＳＬｂの電位と同一の定電位に保持され、低電位電源線ＳＬｂと全ての発光素子１０の陰極ＣＡとを電気的に接続している。
　共通電極ＣＥは、発光素子１０からの出射光を取り出すために、透明電極として形成する必要があり、透明導電材料として例えばＩＴＯを用いて形成される。一方、発光素子１０の側壁部分が保護膜等で絶縁されている場合は、必ずしも樹脂材料等で間隙を充填する必要はなく、樹脂材料は、陽極ＡＮと、陽極ＡＮから露出した画素電極ＰＥの表面と、実装電極ＳＥの表面とを少なくとも絶縁できればよい。この場合、発光素子１０の陰極ＣＡまで達しないような膜厚で素子絶縁層３１を形成し、続けて上記共通電極ＣＥを形成する。共通電極ＣＥが形成される表面には発光素子１０の実装に伴う凹凸の一部が残存しているが、共通電極ＣＥを形成する材料が段切れすることなく連続的に覆うことができればよい。
　上記のように、表示パネル２は、絶縁基板２０から共通電極ＣＥまでの構造を有している。本実施形態に係る発光素子１０を表示素子として用いる表示装置１は、例えば以上のように構成されている。なお、必要に応じて、共通電極ＣＥの上にカバーガラスなどのカバー部材やタッチパネル基板等が設けられてもよい。
　次に、画素ＰＸのレイアウトについて説明する。図５は、図１に示した画素ＰＸのレイアウトを示す平面図であり、各種配線と、画素電極ＰＥと、実装電極ＳＥとを示す図である。　
　図５に示すように、各々の画素ＰＸは、複数の副画素ＳＰを有している。本実施形態において、各々の画素ＰＸは、第１色の副画素ＳＰａ、第２色の副画素ＳＰｂ、及び第３色の副画素ＳＰｃの３色の副画素ＳＰを有している。副画素ＳＰａは画素電極ＰＥａを有し、副画素ＳＰｂは画素電極ＰＥｂを有し、副画素ＳＰｃは画素電極ＰＥｃを有している。
　画素電極ＰＥａは、第２方向Ｙに実装電極ＳＥと隣り合っている。画素電極ＰＥｂは、第１方向Ｘに実装電極ＳＥと隣り合っている。画素電極ＰＥｃは、第１方向Ｘに画素電極ＰＥａと隣り合い、第２方向Ｙに画素電極ＰＥｂと隣り合っている。平面視において、画素電極ＰＥａのサイズは、画素電極ＰＥｂ及び画素電極ＰＥｃの各々のサイズより大きい。実装電極ＳＥのサイズは、画素電極ＰＥａのサイズと実質的に同一であり、画素電極ＰＥｂ及び画素電極ＰＥｃの各々のサイズより大きい。
　実装電極ＳＥは、発光素子１０を実装するための第１領域Ｒ１と、後述するリペアの際に実装電極ＳＥと第１導電層ＣＬ１とを接続するための第２領域Ｒ２を有している。第２領域Ｒ２において、実装電極ＳＥは、同一画素ＰＸの３個の第１導電層ＣＬ１に重ねられている。画素電極ＰＥは、第１領域Ｒ１と、第１導電層ＣＬ１と電気的に接続するための第３領域Ｒ３と、を有している。
　次に、表示パネル２の複数の画素ＰＸのうち、第１画素ＰＸ１及び第２画素ＰＸ２について説明する。図６は、本実施形態の第１画素ＰＸ１及び第２画素ＰＸ２を示す平面図であり、画素電極ＰＥと、実装電極ＳＥと、発光素子１０と、第１導電層ＣＬ１とを示す図である。図７は、図６の線ＶＩＩ－ＶＩＩに沿った表示パネル２を示す断面図であり、第１画素ＰＸ１を示す図である。図８は、図６の線ＶＩＩＩ－ＶＩＩＩに沿った表示パネル２を示す断面図であり、第２画素ＰＸ２を示す図である。　
　図６に示すように、表示パネル２の複数の画素ＰＸは、第１画素ＰＸ１、第２画素ＰＸ２などを含んでいる。
　図６及び図７に示すように、第１画素ＰＸ１において、画素電極ＰＥａの上に第１色の発光素子１０ａが実装され、画素電極ＰＥｂの上に第２色の発光素子１０ｂが実装され、画素電極ＰＥｃの上に第３色の発光素子１０ｃが実装されている。第１画素ＰＸ１の発光素子１０は、全て正常な発光素子である。そのため、第１画素ＰＸ１において、実装電極ＳＥは、副画素ＳＰａの第１導電層ＣＬ１ａ、副画素ＳＰｂの第１導電層ＣＬ１ｂ、及び副画素ＳＰｃの第１導電層ＣＬ１ｃに電気的に接続されていない。実装電極ＳＥは、電気的にフローティング状態にある。画素電極ＰＥａは第１導電層ＣＬ１ａに接続され、画素電極ＰＥｂは第１導電層ＣＬ１ｂに接続され、画素電極ＰＥｃは第１導電層ＣＬ１ｃに接続されている。なお、第１導電層ＣＬ１ａを第１配線、第１導電層ＣＬ１ｂを第２配線、第１導電層ＣＬ１ｃを第３配線と、それぞれ称する場合がある。実装電極ＳＥの上に追加発光素子は実装されていない。なお、第１導電層ＣＬ１ｃの幅Ｗは、２μｍくらいである。
　絶縁層２５は、画素電極ＰＥａ及び実装電極ＳＥに接する第１面２５ａと、第１面２５ａと対向し第１導電層ＣＬ１ａに接する第２面２５ｂと、を有している。図示しないが、第１面２５ａは、画素電極ＰＥｂ及び画素電極ＰＥｃにも接している。図示しないが、第２面２５ｂは、第１導電層ＣＬ１ｂ及び第１導電層ＣＬ１ｃにも接している。
　第１導電層ＣＬ１ａ、第１導電層ＣＬ１ｂ、及び第１導電層ＣＬ１ｃは、それぞれ実装電極ＳＥに向かって引き出されている。実装電極ＳＥに向かって延びる第１導電層ＣＬ１ａの先端、第１導電層ＣＬ１ｂの先端、及び第１導電層ＣＬ１ｃの先端は、それぞれ実装電極ＳＥに重畳している。第１画素ＰＸ１の実装電極ＳＥは、第１導電層ＣＬ１ａ、第１導電層ＣＬ１ｂ、及び第１導電層ＣＬ１ｃとそれぞれ絶縁層２５によって絶縁されている。
　絶縁層２６は、第１画素ＰＸ１内において、画素電極ＰＥａを露出する第１開口部ＯＰ１、及び実装電極ＳＥを露出する第４開口部ＯＰ４を有している。発光素子１０ａは第１開口部ＯＰ１を介して画素電極ＰＥａに接続されている。
　図示しないが、絶縁層２６は、第１画素ＰＸ１内において、画素電極ＰＥｂを露出する第２開口部、及び画素電極ＰＥｃを露出する第３開口部をさらに有している。発光素子１０ｂは上記第２開口部を介して画素電極ＰＥｂに接続されている。発光素子１０ｃは上記第３開口部を介して画素電極ＰＥｃに接続されている。
　絶縁層２５の第１面２５ａは、画素電極ＰＥａ、画素電極ＰＥｂ、画素電極ＰＥｃ、及び実装電極ＳＥのそれぞれが離れた位置において、絶縁層２６に接している。
　図６及び図８に示すように、一方、第２画素ＰＸ２において、画素電極ＰＥａの上に第１色の発光素子１０ａが実装され、画素電極ＰＥｂの上に第２色の発光素子１０ｂが実装され、画素電極ＰＥｃの上に第３色の発光素子１０ｃが実装されている。第２画素ＰＸ２において、発光素子１０ｂ，１０ｃは正常な発光素子であるが、第１色の発光素子１０ａは正常な発光素子ではない。第２画素ＰＸ２において、電流は、画素電極ＰＥａと共通電極ＣＥとの間を、発光素子１０ａを介して流れない。なお、第２画素ＰＸ２の発光素子１０ａにダメージが与えられ、発光素子１０ａに陰極ＣＡが存在しない場合もあり得る。
　そのため、第２画素ＰＸ２は、点灯しない発光素子１０ａと同一色の発光素子として、第１色の追加発光素子１１ａをさらに有している。第２画素ＰＸ２に追加発光素子１１ａを設けることにより、第２画素ＰＸ２にて発光色として第１色が不足する事態を回避することができる。
　追加発光素子１１ａは、マイクロＬＥＤである。追加発光素子１１ａは、第１電極としての陽極ＡＮと、第２電極としての陰極ＣＡと、光を放出する発光層ＬＩと、を有している。追加発光素子１１ａは第２画素ＰＸ２の実装電極ＳＥの上に実装され、追加発光素子１１ａの陽極ＡＮは実装電極ＳＥに電気的に接続されている。
　第２画素ＰＸ２において、実装電極ＳＥは、絶縁層２５の開口Ｈを通じて第１色の副画素ＳＰａの導電層ＣＬ１ａに接している。第２画素ＰＸ２において、実装電極ＳＥは、第１導電層ＣＬ１ｂと電気的に絶縁され、第１導電層ＣＬ１ｃと電気的に絶縁されている。実装電極ＳＥは、第１色の副画素ＳＰａの駆動トランジスタＤＲＴに電気的に接続され駆動トランジスタＤＲＴから電流値が制御された信号が与えられる。第２画素ＰＸ２において、第１色の副画素ＳＰａの駆動トランジスタＤＲＴから電流値が制御された信号が第１色の副画素ＳＰａの画素電極ＰＥａ及び実装電極ＳＥに与えられた際、発光素子１０ａは発光せず、追加発光素子１１ａは発光する。　
　本実施形態において、実装電極ＳＥを副画素ＳＰａの駆動トランジスタＤＲＴに電気的に接続するため、第２画素ＰＸ２において、実装電極ＳＥを第１導電層ＣＬ１ａに短絡させている。
　上記のように第２画素ＰＸ２の追加発光素子１１ａを考慮すると、素子絶縁層３１は、さらに追加発光素子１１ａを露出させている。共通電極ＣＥは、さらに追加発光素子１１ａの上に配置されている。追加発光素子１１ａの陰極ＣＡは、さらに共通電極ＣＥに電気的に接続されている。
　なお、複数の画素ＰＸに、第２画素ＰＸ２以外に、点灯しない発光素子１０を有する画素ＰＸが存在している場合、第２画素ＰＸ２と同様に構成されていればよい。言い換えると、点灯しない発光素子１０を有する画素ＰＸに、第１色、第２色、又は第３色の追加発光素子１１が付加され、実装電極ＳＥを、点灯しない発光素子１０を有する副画素ＳＰの第１導電層ＣＬ１に接続させればよい。　
　本実施形態の表示装置１は、上記のように構成されている。　
　発光素子１０がマイクロ発光ダイオードである場合、発光素子１０ａを第１色マイクロ発光ダイオード、発光素子１０ｂを第２色マイクロ発光ダイオード、発光素子１０ｃを第３色マイクロ発光ダイオードと、それぞれ称する場合がある。また、画素電極ＰＥａを第１電極、画素電極ＰＥｂを第２電極、画素電極ＰＥｃを第３電極、実装電極ＳＥを第４電極と、それぞれ称する場合がある。
　次に、上記表示装置１の製造方法について説明する。ここでは、表示装置１の製造方法のうち、表示パネル２の製造方法について説明する。図９は、本実施形態に係る表示装置１の製造方法を説明するための図であり、発光素子１０ａにレーザ光を照射している状態を示す図である。図１０は、図９に続き、上記製造方法を説明するための図であり、実装電極ＳＥの上に追加発光素子１１ａを実装した状態を示す図である。図１１は、図１０に続き、上記製造方法を説明するための図であり、実装電極ＳＥにレーザ光を照射している状態を示す図である。
　図９に示すように、表示パネル２の製造方法が開始されると、まず、絶縁基板２０から絶縁層２６までの積層構造を有するパネルＰＮＬを用意する。パネルＰＮＬは、表示パネル２のベースとなる構造体である。パネルＰＮＬは、絶縁基板２０、絶縁層２５、複数色の副画素ＳＰを含む複数の画素ＰＸ、及び絶縁層２６などを備えている。各々の副画素ＳＰは、駆動トランジスタＤＲＴ、第１導電層ＣＬ１、画素電極ＰＥ、及び発光素子１０を有している。この時点で、全ての画素ＰＸの実装電極ＳＥは、電気的にフローティング状態にある。パネルＰＮＬは、追加発光素子１１、素子絶縁層３１、及び共通電極ＣＥを有していない。
　上記のようにパネルＰＮＬを用意した後、複数の発光素子１０に発光不良が生じているかどうか検査する。検査する際、各々の発光素子１０の陰極ＣＡにプローブを当てるなどし、発光素子１０を電気的に検査する。発光素子１０に発光不良が生じているかどうかの判断は、例えば目視にて行うことができるが、センサを利用して機械的に判断することも可能である。なお、発光素子１０の発光不良とは、発光素子１０が全く点灯しない場合だけではなく、発光素子１０から放出される光の輝度レベルが閾値未満となる場合も含んでいる。以下、複数の画素ＰＸのうち第１画素ＰＸ１及び第２画素ＰＸ２に注目する。
　複数の画素ＰＸのうち第１画素ＰＸ１の複数の発光素子１０に発光不良が生じていないと判断した場合、第１画素ＰＸ１の実装電極ＳＥを、電気的にフローティング状態に維持する（図６）。
　一方、複数の画素ＰＸのうち第２画素ＰＸ２の発光素子１０ａに発光不良が生じている場合、第２画素ＰＸ２の発光素子１０ａにレーザ光を照射し、発光素子１０ａにダメージを与え、発光素子１０ａを破損させる。その際、発光素子１０ａに陰極ＣＡが存在しなくなる場合があり得る。発光不良の発光素子１０ａを介して画素電極ＰＥａと共通電極ＣＥとの間を電流が流れない方が望ましい。これにより、追加発光素子１１ａを流れる電流量の低下を抑制することができる。
　図１０に示すように、続いて、第２画素ＰＸ２の実装電極ＳＥの上に第１色の追加発光素子１１ａを実装し、追加発光素子１１ａの陽極ＡＮを実装電極ＳＥに電気的に接続する。
　図１１に示すように、次いで、第２画素ＰＸ２において、実装電極ＳＥのうち、副画素ＳＰａの第１導電層ＣＬ１ａが重ねられた領域にレーザ光を照射する。上述したように、実装電極ＳＥの隆起のパターンに基づいて、レーザ光を照射する位置を決定することができる。これにより、実装電極ＳＥを副画素ＳＰａの第１導電層ＣＬ１ａに短絡させることができる。そのため、実装電極ＳＥを副画素ＳＰａの駆動トランジスタＤＲＴに電気的に接続することができる。
　なお、本実施形態の製造工程の順番と異なり、実装電極ＳＥにレーザ光を照射して実装電極ＳＥを第１導電層ＣＬ１に短絡させた後、追加発光素子１１ａを実装してもよい。この場合、発光素子１０ａへのレーザ光の照射と、実装電極ＳＥへのレーザ光の照射とを連続して行うことができる。例えば、同一のレーザを用いてレーザ光の照射を行うことができるため、製造時間の短縮に寄与することができる。
　図８に示すように、続いて、絶縁層２６、複数の発光素子１０、及び追加発光素子１１の上に、素子絶縁層３１を形成する。素子絶縁層３１は、複数の発光素子１０、及び追加発光素子１１を露出させている。次いで、素子絶縁層３１、複数の発光素子１０、及び追加発光素子１１の上に、共通電極ＣＥを形成する。これにより、共通電極ＣＥは、複数の発光素子１０及び追加発光素子１１ａのそれぞれの陰極ＣＡに電気的に接続され、複数の画素ＰＸの複数の副画素ＳＰで共用される。これにより、表示パネル２の製造方法が終了する。
　上記のように構成された一実施形態に係る表示装置１及び表示装置１の製造方法によれば、画素ＰＸは単個の実装電極ＳＥを備えている。そのため、各々の副画素ＳＰが単個の実装電極ＳＥを備えている場合と比較して画素ＰＸの高精細化に寄与することができる。発光不良の発光素子１０は、表示パネル２から取り外してもよいが、画素電極ＰＥの上に載せたままにしてもよい。これにより、発光不良の発光素子１０を表示パネル２から取り外す手間を省くことができる。　
　上記のことから、リペアを容易に行うことが可能な表示装置１及び表示装置１の製造方法を得ることができる。
　（一実施形態の変形例）　
　次に、上記実施形態の変形例について説明する。図１２は、上記実施形態の変形例に係る表示装置１の第１画素ＰＸ１及び第２画素ＰＸ２を示す平面図であり、画素電極ＰＥと、実装電極ＳＥと、発光素子１０と、追加発光素子１１ａと、第１導電層ＣＬ１とを示す図である。
　図１２に示すように、各々の画素ＰＸの画素電極ＰＥａ，ＰＥｂ，ＰＥｃ（発光素子１０ａ，１０ｂ，１０ｃ）は、第１方向Ｘに並べられ、第２方向Ｙに延在し、ストライプ状（縦ストライプ状）に配置されていてもよい。各々の画素ＰＸにおいて、実装電極ＳＥは、画素電極ＰＥａ，ＰＥｂ，ＰＥｃのグループに対し、第２方向Ｙに隣り合い、第１方向Ｘに延在している。実装電極ＳＥは、第２方向Ｙにおいて、画素電極ＰＥａ，ＰＥｂ，ＰＥｃのうち少なくとも一つの電極と対向している。
　なお、画素電極ＰＥａ，ＰＥｂ，ＰＥｃ及び実装電極ＳＥの位置関係は、本変形例の位置関係に限定されるものではなく、種々変形可能である。画素電極ＰＥａ，ＰＥｂ，ＰＥｃのうちの任意の一の画素電極ＰＥと、実装電極ＳＥと、を第１導電層ＣＬ１にて接続可能であれば、上記位置関係は、特に限定されるものではない。　
　上記のように構成された変形例に係る表示装置１及び表示装置１の製造方法においても、上記実施形態と同様の効果を得ることができる。
　本発明の実施形態を説明したが、上記の実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記の新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記の実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (18)

  1. 　基板と、
    　前記基板の上に設けられた第１絶縁層と、
    　前記第１絶縁層の上に設けられた第２絶縁層と、
    　前記基板の上に設けられ表示領域に位置しそれぞれ複数色の副画素を含む複数の画素と、を備え、
    　各々の前記副画素は、
    　　前記第１絶縁層で覆われた駆動トランジスタと、
    　　前記第１絶縁層の上に配置され、前記駆動トランジスタに電気的に接続された導電層と、
    　　前記第２絶縁層の上に配置され、前記導電層に電気的に接続され、前記導電層を介して前記駆動トランジスタから電流値が制御された信号が与えられる画素電極と、
    　　前記画素電極の上に実装され、前記画素電極に電気的に接続された第１電極を含む発光素子と、を有し、
    　各々の前記画素は、前記第２絶縁層の上に配置され前記画素電極に間隔を置いて位置し前記各々の副画素の前記導電層に重ねられた実装電極を有し、
    　前記複数の画素のうち第１画素において、前記実装電極は、電気的にフローティング状態にある、表示パネル。
  2. 　前記複数の画素のうち第２画素は、前記実装電極の上に実装され前記実装電極に電気的に接続された第１電極を含む第１色の追加発光素子をさらに有し、
    　前記第２画素において、
    　　前記実装電極は、前記第２絶縁層の開口を通じて前記第１色の前記副画素の前記導電層に接し、前記駆動トランジスタから前記電流値が制御された信号が与えられ、
    　　前記第１色の副画素の前記駆動トランジスタから前記電流値が制御された信号が前記第１色の副画素の前記画素電極及び前記実装電極に与えられた際、前記第１色の副画素の前記第１色の前記発光素子は発光せず、前記第１色の追加発光素子は発光する、請求項１に記載の表示パネル。
  3. 　前記第２画素において、
    　　前記実装電極は、第２色の前記副画素の前記導電層と電気的に絶縁され、第３色の前記副画素の前記導電層と電気的に絶縁されている、請求項２に記載の表示パネル。
  4. 　前記導電層の融点は、前記実装電極の融点より高い、請求項１に記載の表示パネル。
  5. 　前記導電層は、モリブデン又はモリブデン合金で形成された金属層を含み、
    　前記実装電極及び前記画素電極は、アルミニウムで形成されている、請求項４に記載の表示パネル。
  6. 　前記実装電極のうち、各々の前記導電層と対向している領域は隆起している、請求項１に記載の表示パネル。
  7. 　前記第２絶縁層、前記複数の画素電極、及び前記複数の実装電極の上に位置し、前記第２絶縁層、前記複数の画素電極、及び前記複数の実装電極を覆い、各々の前記画素電極及び前記実装電極の一部を露出させた第３絶縁層をさらに備える、請求項２に記載の表示パネル。
  8. 　前記第３絶縁層、前記複数の発光素子、及び前記追加発光素子の上に設けられ、前記複数の発光素子及び前記追加発光素子を露出させた第４絶縁層と、
    　前記第４絶縁層、前記複数の発光素子、及び前記追加発光素子の上に配置され、前記複数の副画素で共用された共通電極をさらに備え、
    　前記複数の発光素子及び前記追加発光素子は、それぞれ、前記共通電極に電気的に接続された第２電極を含んでいる、請求項７に記載の表示パネル。
  9. 　前記第２画素において、電流は、前記第１色の副画素の前記画素電極と前記共通電極との間を、前記第１色の前記発光素子を介して流れない、請求項８に記載の表示パネル。
  10. 　前記発光素子及び前記追加発光素子は、それぞれ、マイクロ発光ダイオードである、請求項２に記載の表示パネル。
  11. 　基板と、前記基板の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた第２絶縁層と、前記基板の上に設けられ表示領域に位置しそれぞれ複数色の副画素を含む複数の画素と、を備え、各々の前記副画素は、前記第１絶縁層で覆われた駆動トランジスタと、前記第１絶縁層の上に配置され、前記駆動トランジスタに電気的に接続された導電層と、前記第２絶縁層の上に配置され、前記導電層に電気的に接続され、前記導電層を介して前記駆動トランジスタから電流値が制御された信号が与えられる画素電極と、前記画素電極の上に実装され、前記画素電極に電気的に接続された第１電極を含む発光素子と、を有し、各々の前記画素は、前記第２絶縁層の上に配置され前記画素電極に間隔を置いて位置し前記各々の副画素の前記導電層に重ねられた実装電極を有するパネルを用意し、
    　前記パネルを用意した後、前記複数の発光素子に発光不良が生じているかどうか検査し、
    　前記複数の画素のうち第１画素の前記複数の発光素子に発光不良が生じていない場合、前記第１画素の前記実装電極を、電気的にフローティング状態に維持し、
    　前記複数の画素のうち第２画素の第１色の前記副画素の前記第１色の前記発光素子に発光不良が生じている場合、
    　　前記第２画素の前記第１色の発光素子にレーザ光を照射し、
    　　前記第２画素の前記実装電極の上に前記第１色の追加発光素子を実装し、前記追加発光素子の第１電極を前記実装電極に電気的に接続し、
    　　前記第２画素において、前記実装電極のうち、前記第１色の前記副画素の前記導電層が重ねられた領域にレーザ光を照射し、前記実装電極を前記第１色の前記副画素の前記導電層に短絡させ、前記実装電極を前記第１色の前記副画素の前記駆動トランジスタに電気的に接続する、表示パネルの製造方法。
  12. 　前記第２絶縁層、前記複数の画素電極、及び前記複数の実装電極の上に位置し、前記第２絶縁層、前記複数の画素電極、及び前記複数の実装電極を覆い、各々の前記画素電極及び前記実装電極の一部を露出させる開口を有する第３絶縁層を形成し、かつ、前記追加発光素子を実装し、かつ、前記第２画素において、前記実装電極を前記第１色の前記副画素の前記導電層に短絡させた後、
    　前記第３絶縁層、前記複数の発光素子、及び前記追加発光素子の上に設けられ、前記複数の発光素子及び前記追加発光素子を露出させた第４絶縁層をさらに形成する、請求項１１に記載の表示パネルの製造方法。
  13. 　前記第４絶縁層、前記複数の発光素子、及び前記追加発光素子の上に、前記複数の副画素で共用される共通電極を形成し、
    　前記共通電極を、前記複数の発光素子及び前記追加発光素子のそれぞれの第２電極に電気的に接続させる、請求項１２に記載の表示パネルの製造方法。
  14. 　１つの画素内において、第１色マイクロ発光ダイオードと、第２色マイクロ発光ダイオードと、第３色マイクロ発光ダイオードと、前記第１色マイクロ発光ダイオードが実装される第１電極と、前記第２色マイクロ発光ダイオードが実装される第２電極と、前記第３色マイクロ発光ダイオードが実装される第３電極と、第４電極と、第１無機絶縁膜と、前記第１電極と接続される第１配線と、前記第２電極と接続される第２配線と、前記第３電極と接続さる第３配線と、を備え、
    　前記第１色マイクロ発光ダイオード、前記第２色マイクロ発光ダイオード、前記第３色マイクロ発光ダイオードは、それぞれ異なる色であり、
    　前記第４電極は電気的にフローティング状態にあり、
    　前記第１無機絶縁膜の第１面は、前記第１電極、前記第２電極、前記第３電極、及び前記第４電極に接し、
    　前記第１無機絶縁膜の前記第１面と対向する第２面は、前記第１配線、前記第２配線、及び前記第３配線に接し、
    　前記第１配線、前記第２配線、及び前記第３配線は、それぞれ前記第４電極に向かって引き出され、
    　前記第４電極に向かって延びる前記第１配線の先端、前記第２配線の先端、及び前記第３配線の先端は、それぞれ前記第４電極に重畳し、
    　前記第４電極は、前記第１配線、前記第２配線、及び前記第３配線とそれぞれ前記第１無機絶縁膜によって絶縁されている、基板。
  15. 　前記第４電極は、第１方向において前記第２電極に隣合い、前記第１方向に垂直な第２方向において前記第１電極に隣合い、
    　前記第３電極は、前記第１方向において前記第１電極に隣合い、前記第２方向において前記第２電極に隣合う、請求項１４に記載の基板。
  16. 　前記第１電極、前記第２電極、及び前記第３電極は、第１方向において間隔を置いて並び、
    　前記第４電極は、前記第１方向と垂直な第２方向において、前記第１から前記第３電極のうち少なくともに一つの電極と対向する、請求項１４に記載の基板。
  17. 　さらに、前記第１から前記第４電極を覆う第２無機絶縁膜を備え、
    　前記第２無機絶縁膜は、前記画素内において、第１開口部、第２開口部、第３開口部、及び第４開口部を有し、
    　前記第１色マイクロ発光ダイオードは、前記第１開口部を介して前記第１電極と接続し、
    　前記第２色マイクロ発光ダイオードは、前記第２開口部を介して前記第２電極と接続し、
    　前記第３色マイクロ発光ダイオードは、前記第３開口部を介して前記第３電極と接続し、
    　前記第４開口部は前記第４電極を露出し、
    　前記第４電極には前記第１色から前記第３色マイクロ発光ダイオードのいずれも接続されていない、請求項１４に記載の基板。
  18. 　前記第１無機絶縁膜の前記第１面は、前記第１電極から前記第４電極のそれぞれが離れた位置において、前記第２無機絶縁膜と接している、請求項１７に記載の基板。
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