JP2018101785A - 発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置 - Google Patents

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Abstract

【課題】本出願は、発光ダイオードチップの不良に起因する画面不良を最小限に抑える発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置を提供する。
【解決手段】発光ダイオードチップは、半導体基板、第1パッドP1と第2パッドP2を有しながら、半導体基板上に互いに並んで設けられた第1及び第2発光ダイオードD1,D2、第1及び第2発光ダイオードそれぞれの第1パッドに共通に接続した第1電極E1、及び第1及び第2発光ダイオードのそれぞれの第2パッドに共通に接続した第2電極E2を備え、第1および第2発光ダイオードは、電気的に並列接続することができる。
【選択図】図4

Description

本出願は、発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置に関するものである。
ディスプレイ装置は、テレビやモニターの表示画面以外に、ノートブックコンピュータ、タブレットコンピュータ、スマートフォン、携帯表示機器、携帯情報機器などの表示画面として広く用いられている。
液晶ディスプレイと有機発光ディスプレイ装置は、スイッチング素子として薄膜トランジスタ(Thin Film Transistor)を用いて映像を表示する。液晶ディスプレイ装置は、自発光型ではないため、液晶ディスプレイパネルの下部に配置されたバックライトユニットから照射される光を利用して映像を表示する。このような液晶ディスプレイ装置は、バックライトユニットを有するのでデザインに制約があり、輝度と応答速度が低下し得る。また有機発光ディスプレイ装置は、有機物を含んでいるので、水分に脆弱で、信頼性と寿命が低下し得る。
最近では、マイクロ発光ダイオードチップを利用した発光ダイオードディスプレイ装置の研究開発が進められており、このような発光ダイオードディスプレイ装置は、高画質と高信頼性を有するため、次世代ディスプレイとして脚光を浴びている。
しかし、従来の発光ダイオードディスプレイ装置は、マイクロ発光ダイオードチップを薄膜トランジスタのアレイ基板に実装する工程で発生するマイクロ発光ダイオードチップの不良、あるいは転写不良によって画面不良が発生し、これを直接的に修理するには、コストと技術的な難易度の問題があり、冗長性方式は転写時間が2倍以上長くなるという問題がある。
本出願は、背景となる技術の問題点を解決するためのものであり、発光ダイオードチップの不良に起因する画面不良を最小限に抑える発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置を提供することを技術的課題とする。
前述した技術的課題を達成するための本出願に係る発光ダイオードチップは、半導体基板、第1パッドと第2パッドを有しながら、半導体基板上に互いに並んで設けられた第1及び第2発光ダイオード、第1および第2発光ダイオードそれぞれの第1パッドに共通に接続した第1電極および第1および第2発光ダイオードそれぞれの第2パッドに共通に接続した第2電極を含み、第1および第2発光ダイオードは、電気的に並列接続され得る。
前記課題の解決手段によれば、本出願に係る発光ダイオードチップおよび発光ダイオードディスプレイ装置は、冗長性方式に比べて転写時間も少なく、画素不良は冗長性方式と同様に顕著に少なく、発光ダイオードディスプレイの量産性を確保可能であるという効果がある。
前述の本出願の効果に加えて、本出願の他の特徴および利点は、以下の記述や、その技術および説明から、本出願が属する技術分野で通常の知識を有する者に明確に理解されるだろう。
本出願の一例に係る発光ダイオードディスプレイ装置の構成を説明するための図である。 図1に示された画素の構成を説明するための回路図である。 本出願に係る発光ダイオードチップの平面図である。 本出願に係る発光ダイオードチップの側面図である。 本出願に係る発光ダイオードチップを駆動薄膜トランジスタに転写した接続構造を説明するための図である。 図2に示された一つの画素で、駆動薄膜トランジスタと発光ダイオードチップの接続構造を説明するための断面図である。 図6に示された凹部の変形例を説明するための図である。
本出願の利点および特徴、そしてそれらを達成する方法は、添付の図と共に詳細に後述する一例を参照すると明確になるだろう。しかし、本発明は、以下で開示する一例に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、単に本出願の一例は、本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本発明は、請求項の範疇によってのみ定義される。
本出願の一例を説明するために図に開示された形状、大きさ、比率、角度、数などは例示的なものなので、本発明は、図に示された事項に限定されるものではない。明細書全体にわたって同一参照符号は同一の構成要素を指す。また、本発明を説明するにおいて、関連する公知技術に対する詳細な説明が本発明の要旨を不必要に曖昧にすると判断された場合、その詳細な説明は省略する。
本明細書で言及した「備える」、「有する」、「からなる」などが使用されている場合は、「〜だけ」が使用されていない限り、他の部分が追加され得る。構成要素を単数で表現する場合に特に明示的な記載事項がない限り、複数が含まれる場合を含む。
構成要素を解釈するに当たり、別途の明示的な記載がなくても誤差の範囲を含むものと解釈する。
位置関係の説明である場合には、例えば、「〜上に」、「〜上部に」、「〜下部に」、「〜隣に」など2つの部分の位置関係が説明されている場合は、「すぐに」または「直接」が使用されていない限り、二つの部分の間に1つ以上の他の部分が位置することもできる。
時間の関係に対する説明である場合には、例えば、「〜後に」、「〜に続いて」、「〜次に」、「〜前に」などで時間的前後関係が説明されている場合は、「すぐに」または「直接」が使用されていない限り連続していない場合も含み得る。
第1、第2などがさまざまな構成要素を記述するために使用されるが、このような構成要素はこのような用語によって制限されない。このような用語は、ただ一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下に記載されている第1構成要素は、本発明の技術的思想内で第2構成要素であり得る。
「第1水平軸方向」、「第2水平軸方向」および「垂直軸方向」は、互いの関係が垂直からなる幾何学的な関係だけに解釈してはならず、本出願の構成が機能的に作用することができる範囲内で、より広い方向性を有することを意味し得る。
「少なくとも一つ」の用語は、一つ以上の関連項目から提示可能なすべての組み合わせを含むものと理解されなければならない。たとえば、「第1項目、第2項目及び第3項目のうち少なくとも一つ」の意味は、第1項目、第2項目または第3項目のそれぞれのみならず、第1項目、第2項目及び第3項目の中で2つ以上から提示することができるすべての項目の組み合わせを意味し得る。
本出願のいくつかの例のそれぞれの特徴が部分的または全体的に互いに結合または組み合わせ可能で、技術的に様々な連動と駆動が可能であり、各例が互いに独立的に実施可能であり得、連関関係で共に実施することもできる。
以下では、本出願に係る発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置の好ましい例を添付の図を参照して詳細に説明する。各図の構成要素に参照符号を付加するにおいて、同一の構成要素に対しては、たとえ他の図上に表示されていても、可能な限り同一の符号を有することができる。
図1は、本出願の一例に係る発光ダイオードディスプレイ装置の構成を説明するための図であり、図2は、図1に示された画素(SP)の構成を説明するための回路図である。
図1及び図2を参照すると、本例に係る発光ダイオードディスプレイ装置は、第1基板100、複数の発光ダイオードチップ300、及び第2基板500を備える。
前記第1基板100は、薄膜トランジスタのアレイ基板として、ガラスまたはプラスチック材質からなり得る。一例による第1基板100は、表示領域(AA)および非表示領域(IA)を備える。
前記表示領域(AA)は、第1基板100の端部を除いた残りの部分に設けられる。このような表示領域(AA)は、映像を表示する画素アレイが配置される領域として定義することができる。
前記非表示領域(IA)は、第1基板100に設けられた表示領域(AA)を除いた残りの部分に設けられるもので、表示領域(AA)を囲む第1基板100の端の部分と定義され得る。このような非表示領域(IA)は、表示領域(AA)の外郭周辺として表示領域(AA)とは異なり、映像が表示されず、画素アレイの駆動のための配線と回路などが配置される領域として定義することができる。たとえば、非表示領域(IA)は、表示領域(AA)の上側の周辺に定義された第1非表示領域、表示領域(AA)の下側周辺に定義された第2非表示領域、表示領域(AA)の左側周辺に定義された第3非表示領域、および表示領域(AA)の右側周辺に定義された第4非表示領域を有することができる。
一例による第1基板100は、複数のゲートライン(GL)、複数のデータライン(DL)、複数の駆動電源ライン(PL)、複数の共通電源ライン(CL)、複数の画素(SP)を備える。
前記複数のゲートライン(GL)のそれぞれは、第1基板100上に設けられるもので、基板100の第1水平軸方向(X)に沿って長く延長され、第2水平軸方向(Y)に沿って一定の間隔で離隔される。ここで、第1水平軸方向(X)は、基板100の長辺の長さ方向と平行な方向と定義することができ、第2水平軸方向(Y)は、第1基板100の短辺の長さ方向と平行な方向と定義することができるが、その逆の方向に定義することもできる。
前記複数のデータライン(DL)は、複数のゲートライン(GL)と交差するように、第1基板100上に設けられるもので、第1基板100の第2水平軸方向(Y)に沿って長く延長され、第1水平軸方向(X)に沿って一定の間隔で離隔される。
前記複数の駆動電源ライン(PL)は、複数のデータライン(DL)それぞれと平行するように、第1基板100上に設けられるもので、複数のデータライン(DL)それぞれと共に形成することができる。このような複数の駆動電源ライン(PL)それぞれは、外部から提供される画素駆動電源を隣接した画素(SP)に供給する。
前記複数の駆動電源ライン(PL)それぞれは、ゲートライン(GL)と平行するように、第1基板100の第1非表示領域に設けられた一つの第1駆動電源の共通ラインに共通して接続することができる。前記いずれか一つの第1駆動電源の共通ラインは、外部から提供される画素駆動電源を複数の駆動電源ライン(PL)それぞれに分配する役割をする。前記第1駆動電源の共通ラインは、複数のデータライン(DL)それぞれと電気的に分離されるようにゲートライン(GL)と同一層に設けられ、ビアホールを通じて複数の駆動電源ライン(PL)それぞれの先端と電気的に接続することができる。
さらに、前記画素駆動電源は、複数の駆動電源ライン(PL)それぞれの一側端と他側端に供給することもできる。このため、複数の駆動電源ライン(PL)それぞれの一側端部は、第1基板100の第1非表示領域に設けられた一つの第1駆動電源の共通ラインに共通して接続し、複数の駆動電源ライン(PL)それぞれの他側端は、第1基板100の第2非表示領域に設けられた一つの第2駆動電源の共通ラインに共通して接続する。この場合には、本例は、第1及び第2駆動電源の共通ラインを通じて複数の駆動電源ライン(PL)それぞれの上側端および下側端それぞれに画素駆動電源を印加することにより、複数の駆動電源ライン(PL)それぞれの位置別のライン抵抗などにより、複数の駆動電源ライン(PL)それぞれで発生する駆動電源の電圧降下を最小限に抑えることができる。
前記第1及び第2駆動電源の共通ラインのそれぞれは、複数のゲートライン(GL)と同一層に設けられ、ビアホールを通じて複数の駆動電源ライン(PL)それぞれの先端と電気的に接続することができる。
前記複数の共通電源ライン(CL)は、複数のゲートライン(GL)それぞれと平行するように、第1基板100上に設けられるもので、複数のゲートライン(GL)それぞれと共に形成することができる。このような複数の共通電源ライン(CL)のそれぞれは、外部から提供される共通電源を隣接した画素(SP)に供給する。このような複数の共通電源ライン(CL)のそれぞれは、パネル駆動部900から個別に共通電源の供給を受けることができる。この場合、パネル駆動部900は、複数の共通電源ライン(CL)それぞれに供給される共通電源の電圧レベルを個別に制御して、発光ダイオードチップ300の電気的特性の変化、および/または後述する駆動薄膜トランジスタの電気的特性の変化を補償することができる。
さらに、複数の共通電源ライン(CL)は、第1基板100の第3及び第4非表示領域のうち少なくとも一つの非表示領域に設けられた共通電源供給ラインに共通して接続することができる。前記共通電源供給ラインは、外部から提供される共通電源を複数の共通電源ライン(CL)のそれぞれに分配する役割をする。前記共通電源供給ラインは、複数のゲートライン(GL)それぞれと電気的に分離されるように、データライン(DL)と同一層に設けられ、ビアホールを通じて複数の共通電源ライン(CL)それぞれの先端と電気的に接続することができる。
前記複数の画素(SP)それぞれは、ゲートライン(GL)とデータライン(DL)によって定義される画素領域に設けられる。複数の画素(SP)それぞれは、実際の光が発光する最小単位の領域として、サブ画素と定義することができる。隣接する少なくとも3つの画素(SP)は、カラー表示のための一つの単位画素を構成することができる。例えば、一つの単位画素は、隣接する赤色画素、緑色画素、および青色画素を含み、輝度向上のために白色画素をさらに含むこともできる。
前記複数の画素(SP)のそれぞれは、画素回路(PC)を備える。
前記画素回路(PC)は、画素(SP)内に定義された回路領域に設けられ、隣接するゲートライン(GL)とデータライン(DL)および駆動電源ライン(PL)に接続し、発光ダイオードチップ300に接続する。このような画素回路(PC)は、駆動電源ライン(PL)から供給される画素駆動電源をベースに、ゲートライン(GL)からのゲートパルスに応答してデータライン(DL)からのデータ信号に応じて発光ダイオードチップ300に流れる電流を制御する。一例による画素回路(PC)は、スイッチング薄膜トランジスタ(T1)、駆動薄膜トランジスタ(T2)、及びコンデンサ(Cst)を備える。
前記スイッチング薄膜トランジスタ(T1)は、ゲートライン(GL)に接続したゲート電極、データライン(DL)に接続した第1電極、及び駆動薄膜トランジスタ(T2)のゲート電極(N1)に接続した第2電極を備える。ここで、前記スイッチング薄膜トランジスタ(T1)の第1および第2電極は、電流の方向に応じて、ソース電極またはドレイン電極になり得る。このような前記スイッチング薄膜トランジスタ(T1)は、ゲートライン(GL)に供給されるゲートパルスによってスイッチングされ、データライン(DL)に供給されるデータ信号を駆動薄膜トランジスタ(T2)に供給する。
駆動薄膜トランジスタ(T2)は、スイッチング薄膜トランジスタ(T1)から供給される電圧および/またはコンデンサ(Cst)の電圧によってターンオンすることにより駆動電源ライン(PL)から発光ダイオードチップ300に流れる電流量を制御する。このため、一例による駆動薄膜トランジスタ(T2)は、前記スイッチング薄膜トランジスタ(T1)の第2電極(N1)に接続したゲート電極、駆動電源ライン(PL)に接続したドレイン電極、および発光ダイオードチップ300に接続するソース電極を備える。このような駆動薄膜トランジスタ(T2)は、スイッチング薄膜トランジスタ(T1)から供給されるデータ信号に基づいて駆動電源ライン(PL)から発光ダイオードチップ300に流れるデータ電流を制御することにより、データ信号に比例する明るさで発光ダイオードチップ300を発光させる。
前記コンデンサ(Cst)は、駆動薄膜トランジスタ(T2)のゲート電極(N1)とソース電極間の重畳領域に設けられ駆動薄膜トランジスタ(T2)のゲート電極に供給されるデータ信号に対応する電圧を保存し、保存した電圧で駆動薄膜トランジスタ(T2)をターンオンさせる。
前記複数の発光ダイオードチップ300のそれぞれは、該当画素(SP)の画素回路(PC)と共通電源ライン(CL)間に電気的に接続することにより画素回路(PC)、すなわち、駆動薄膜トランジスタ(T2)から共通電源ライン(CL)に流れる電流に比例する明るさで発光する。一例に係る発光ダイオードチップ300は、赤色光、緑色光、青色光、及び白色光のうちいずれか一つの光を放出する。また、発光ダイオードチップ300は、マイクロ発光ダイオードチップであり得る。ここで、マイクロ発光ダイオードチップは、1〜100マイクロメートルのスケールを有することができるが、これに限定されず、画素領域のうち画素回路(PC)が占める領域を除いた残りの発光領域のサイズよりも小さいサイズを有することができる。このような発光ダイオードチップ300の構造については後述することにする。
前記第2基板500は、第1基板100を覆うように配置されるもので、対向基板、カラーフィルタアレイ基板、または封止基板(encapsulation substrate)として定義することができる。このような第2基板500は、第1基板100の表示領域(AA)を囲むシーラントによって、第1基板100と対向合着され得る。
さらに、本発明の一例に係る発光ダイオードディスプレイ装置は、ゲート駆動回路700、およびパネル駆動部900をさらに備える。
前記ゲート駆動回路700は、パネル駆動部900から入力するゲート制御信号に応じてゲートパルスを生成して、ゲートラインに供給する。一例によるゲート駆動回路700は、各画素(SP)に設けられる薄膜トランジスタと同一な工程で、第1基板100の第3非表示領域に内蔵される。例えば、ゲート駆動回路700は、表示領域(AA)の左側および/または右側非表示領域に設けられ得るが、これに限定されず、ゲートラインにゲートパルスを供給することができる任意の非表示領域に設けられる。
選択的に、ゲート駆動回路700は、駆動集積回路の形態で製作され得る。この場合には、一例によるゲート駆動回路700は、複数のゲートラインと一対一で接続するように、第1基板100の第3および/または第4非表示領域に実装され得る。他の例に係るゲート駆動回路700は、ゲート軟性回路フィルムに実装することができ、この場合には、ゲート軟性回路フィルムは、第1基板100の第3および/または第4非表示領域に設けられたゲートパッド部に付着され、これにより、ゲート駆動回路700は、ゲート軟性回路フィルムとゲートパッド部を通じて複数のゲートラインと一対一で接続することができる。
前記パネル駆動部900は、第1基板100の第1非表示領域に設けられたパッド部に接続して、ディスプレイ駆動システムから供給される映像データに対応する映像を表示領域(AA)に表示する。一例によるパネル駆動部900は、複数のデータ軟性回路フィルム910、複数のデータ駆動集積回路930、プリント回路基板950、タイミング制御部970、および電源回路990を含んで構成される。
前記複数のデータ軟性回路フィルム910のそれぞれは、フィルム貼付工程により、第1基板100のパッド部に付着される。
前記複数のデータ駆動集積回路930のそれぞれは、複数のデータ軟性回路フィルム910のそれぞれに個別に実装される。このようなデータ駆動集積回路930は、タイミング制御部970から提供される画素データとデータ制御信号を受信し、データ制御信号に基づいて画素データをアナログ形式の画素別のデータ電圧に変換して、該当するデータライン(DL)に供給する。
前記プリント回路基板950は、複数のデータ軟性回路フィルム910と接続する。プリント回路基板950は、タイミング制御部970と、電源回路990を支持し、パネル駆動部900の構成間の信号および電源を伝達する役割をする。
前記タイミング制御部970は、プリント回路基板950に実装され、プリント回路基板950に設けられたユーザコネクタを通じてディスプレイ駆動システムから提供される映像データとタイミング同期信号を受信する。タイミング制御部970は、タイミング同期信号に基づいて映像データを表示領域(AA)の画素配置構造に適合するように整列して画素データを生成し、生成した画素データを、データ駆動集積回路930に提供する。また、タイミング制御部970は、タイミング同期信号に基づいて、データ制御信号とゲート制御信号それぞれを生成して、複数のデータ駆動集積回路930およびゲート駆動回路700それぞれの駆動タイミングを制御する。
前記電源回路990は、プリント回路基板950に実装され、外部から入力する入力電源を用いて、表示領域(AA)に映像を表示するために必要な各種電圧を生成して、該当構成に供給する。
さらに、前記パネル駆動部900は、プリント回路基板950に接続した制御ボードをさらに含むことができる。この場合には、前記タイミング制御部970と、電源回路990は、プリント回路基板950に実装せずに制御ボードに実装する。これにより、前記プリント回路基板950は、複数のデータ軟性回路フィルム910と制御ボード間の信号および電源を伝達する役割だけをする。
図3は、図2に示された発光ダイオードチップを説明するための平面図であり、図4は、図3に示された線I−I’の断面図である。
図3及び図4を参照すると、本例に係る発光ダイオードチップ300は、半導体基板310、第1発光ダイオード(D1)、第2発光ダイオード(D2)、絶縁層315、第1電極(E1)及び第2電極(E2)を備える。
前記半導体基板310は、第1発光ダイオード(D1)と第2発光ダイオード(D2)それぞれの製造のための基板として用いられる。半導体基板310は、第1発光ダイオード(D1)が設けられる第1領域(A1)、第2発光ダイオード(D2)が設けられる第2領域(A2)を含む。一例による半導体基板310は、サファイア基板(sapphire substrate)またはシリコン基板などの半導体物質を含むことができる。このような半導体基板310は、一定の光透過率を有する。
前記第1発光ダイオード(D1)は、半導体基板310の第1領域(A1)上に設けられる。一例による第1発光ダイオード(D1)は、発光層(EL)、第1パッド(P1)及び第2パッド(P2)を備える。
前記発光層(EL)は、第1パッド(P1)と第2パッド(P2)間に流れる電流に応じた電子と正孔の再結合によって発光する。一例による発光層(EL)は、第1半導体層320、活性層330、及び第2半導体層350を備える。
前記第1半導体層320は、活性層330に電子を提供する。一例による第1半導体層320は、n−GaN系半導体物質からなり得、n−GaN系半導体物質としては、GaN、AlGaN、InGaN、またはAlInGaNなどが挙げられる。ここで、第1半導体層320のドーピングに用いられる不純物としては、Si、Ge、Se、Te、またはCなどを用いることができる。
前記活性層330は、第1半導体層320の一側上に設けられる。このような活性層330は、井戸層と井戸層よりもバンドギャップが高い障壁層を有する多重量子井戸(MQW;Multi Quantum Well)構造を有する。一例による活性層330は、InGaN/GaNなどの多重量子井戸構造を有することができる。
前記第2半導体層350は、活性層330上に設けられ、活性層330に正孔を提供する。一例による第2半導体層350は、p−GaN系半導体物質からなり得、p−GaN系半導体物質としては、GaN、AlGaN、InGaN、またはAlInGaNなどが挙げられる。ここで、第2半導体層350のドーピングに用いられる不純物としては、Mg、Zn、またはBeなどを用いることができる。
前記第1パッド(P1)は、第2半導体層350上に設けられる。一例による第1パッド(P1)は、第2半導体層350に正孔を提供する第1発光ダイオード(D1)のアノード電極として用いることができる。このような第1パッド(P1)は、第1電極(E1)と電気的に接続する。
前記第2パッド(P2)は、活性層330と第2半導体層350から電気的に分離されるように、第1半導体層320の他側上に設けられる。一例による第2パッド(P2)は、第1半導体層320に電子を提供する第1発光ダイオード(D1)のカソード電極に用いることができる。このような第2パッド(P2)は、第2電極(E2)と電気的に接続する。
一例による第1及び第2パッド(P1、P2)のそれぞれは、発光ダイオードチップ300の光放出方向によって導電性透明物質または導電性反射物質からなり得る。一例としては、導電性透明物質は、ITO(Indium Tin Oxide)またはIZO(Indium Zinc Oxide)などを挙げられるが、これに限定されない。また、導電性反射物質は、Au、W、Pt、Si、Ir、Ag、Cu、Ni、TiまたはCrなどの金属物質およびその合金の中のいずれか一つ以上を含む物質からなり得るが、これに限定されない。例えば、発光ダイオードチップ300に放出される光を半導体基板310の方に進行させる場合には、第1及び第2パッド(P1、P2)のそれぞれは、導電性反射物質からなり、発光ダイオードチップ300に放出される光を半導体基板310とは反対の方向に進行させる場合には、第1及び第2パッド(P1、P2)のそれぞれは、導電性透明物質からなり得る。
前記第2発光ダイオード(D2)は、第1発光ダイオード(D1)と平行するように半導体基板310の第2領域(A2)上に設けられる。一例による第2発光ダイオード(D2)は、発光層(EL)、第1パッド(P1)及び第2パッド(P2)を備える。このような構成を有する第2発光ダイオード(D2)は、第1発光ダイオード(D1)と同一な工程によって同一な構造で形成されるので、これに対する具体的な説明は省略する。
前記絶縁層315は、第1及び第2発光ダイオード(D1、D2)を覆うように半導体基板310に設けられる。つまり、絶縁層315は、第1及び第2発光ダイオード(D1、D2)それぞれの前面と側面を囲むように、半導体基板310上に設けることによって、第1および第2発光ダイオード(D1、D2)間を電気的に絶縁しながら外部の衝撃からの損傷を防止する。一例による絶縁層315は、シリコン酸化物(SiO)、窒化ケイ素(SiN)のような無機物質で構成したり、ベンゾシクロブテン(benzocyclobutene)またはフォトアクリル(photo acryl)のような有機物質からなり得る。
前記第1電極(D1)は、絶縁層315上に設けられ、第1及び第2発光ダイオード(D1、D2)それぞれの第1パッド(P1)に共通して接続する。すなわち、第1電極(D1)は、第1発光ダイオード(D1)の第1パッド(P1)と第2発光ダイオード(D2)の第1パッド(P1)のそれぞれと重畳するように絶縁層315に設けられた第1パッドコンタクトホール(PCH1)を通じて第1及び第2発光ダイオード(D1、D2)それぞれの第1パッド(P1)に共通して接続する。このような第1電極(E1)は、絶縁層315上で第2電極(E2)を迂回して、第1および第2発光ダイオード(D1、D2)それぞれの第1パッド(P1)に共通に接続し、これにより第1および第2発光ダイオード(D1、D2)それぞれの第1パッド(P1)は、互いに並列接続する。
一例による第1電極(E1)は、第1接続電極(P1a)、第2接続電極(P1b)およびブリッジ電極(P1c)を備えることができる。
前記第1接続電極(P1a)は、半導体基板310に定義された第1領域(A1)上の絶縁層315に設けられ、第1パッドコンタクトホール(PCH1)を通じて第1発光ダイオード(D1)の第1パッド(P1)に接続する。
前記第2接続電極(P1b)は、半導体基板310に定義された第2領域(A2)上の絶縁層315に設けられ、第1パッドコンタクトホール(PCH1)を通じて第2発光ダイオード(D2)の第1パッド(P1)に接続する。このような第2接続電極(P1b)は、絶縁層315上で、ブリッジ電極(P1c)と第2電極(E2)を間に置いて第1接続電極(Pla)と並んで設けられる。
前記ブリッジ電極(P1c)は、第1及び第2発光ダイオード(D1、D2)間の絶縁層315上に設けられ、第1接続電極(P1a)と第2接続電極(P1b)を電気的に接続する。
前記第2電極(E2)は、絶縁層315上に設けられ、第1及び第2発光ダイオード(D1、D2)それぞれの第2パッド(P2)に共通して接続する。すなわち、第2電極(E2)は、第1発光ダイオード(D1)の第2パッド(P2)と第2発光ダイオード(D2)の第2パッド(P2)それぞれと重畳するように絶縁層315に設けられた第2パッドコンタクトホール(PCH2)を通じて第1及び第2発光ダイオード(D1、D2)それぞれの第2パッド(P2)に共通に接続し、これにより、第1及び第2発光ダイオード(D1、D2)それぞれの第2パッド(P2)は、互いに並列接続する。
一例による第1及び第2電極(E1、E2)それぞれは、発光ダイオードチップ300の光放出方向によって導電性透明性物質または導電性反射物質からなり得る。一例としては、導電性透明物質は、ITO(Indium Tin Oxide)またはIZO(Indium Zinc Oxide)などを挙げることができるが、これに限定されない。また、導電性反射物質は、Au、W、Pt、Si、Ir、Ag、Cu、Ni、TiまたはCrなどの金属物質とその合金の中のいずれか一つ以上を含む物質からなり得るが、これに限定されない。例えば、発光ダイオードチップ300に放出される光を半導体基板310の方に進行させる場合には、第1および第2電極(E1、E2)それぞれは、導電性反射物質からなり、発光ダイオードチップ300に放出される光を半導体基板310とは反対の方向に進行させる場合には、第1および第2電極(E1、E2)それぞれは、導電性透明物質からなり得る。
このような本例に係る発光ダイオードチップ300は、第1及び第2電極(E1、E2)を有する第1部分300a及び半導体基板310の背面と対応する第2部分300bを有する。このような発光ダイオードチップ300は、チップ実装工程によって、第1基板100に設けられた各画素領域に実装され、画素回路(PC)と共通電源ライン(CL)間に電気的に接続する。例えば、発光ダイオードチップ300の第1電極(E1)は、画素回路(PC)、すなわち、駆動薄膜トランジスタ(T2)のソース電極に電気的に接続し、発光ダイオードチップ300の第2電極(E2)は、共通電源ライン(CL)に電気的に接続する。これにより、発光ダイオードチップ300は、該当する画素回路(PC)の駆動薄膜トランジスタ(T2)から供給されるデータ電流によって発光する。
本例に係る発光ダイオードチップ300は、半導体基板310上に電気的に並列接続した2つの発光ダイオード(D1、D2)を有することで、2つの発光ダイオード(D1、D2)のいずれか一つを冗長性発光ダイオードとして用いることができる。したがって、本例では、発光ダイオードチップの不良を最小限に抑えることができ、冗長性発光ダイオードを各画素に追加で配置する必要がないので、転写工程(またはチップ実装工程)時間を減らし、量産性を向上させることができる。
図5は、本出願の一例に係る発光ダイオードチップを駆動薄膜トランジスタに転写した接続構造を説明するための図である。
図5を図2と結びつけると、本例に係る発光ダイオードディスプレイ装置は、複数の画素(SP)、第1平坦化層110、発光ダイオードチップ300、画素電極(AE)、および共通電極(CE)を備える。
前記複数の画素(SP)それぞれは、第1基板100上に設けられた駆動薄膜トランジスタ(T2)を含む画素回路(PC)を備える。
駆動薄膜トランジスタ(T2)は、ゲート電極(GE)、半導体層(SCL)、オーミックコンタクト層(OCL)、ソース電極(SE)、およびドレイン電極(DE)を備える。
前記ゲート電極(GE)は、第1基板100上にゲートライン(GL)と共に形成される。このようなゲート電極(GE)は、ゲート絶縁層103によって覆われる。
前記ゲート絶縁層103は、無機物質からなる単一層または複数の層で構成することができ、シリコン酸化物(SiO)、窒化ケイ素(SiN)などで構成することができる。
前記半導体層(SCL)は、ゲート電極(GE)と重畳(overlap)するように、ゲート絶縁層103上に予め設定されたパターン(または島)の形態で設けられる。このような半導体層(SCL)は、アモルファスシリコン(amorphous silicon)、多結晶シリコン(polycrystalline silicon)、酸化物(oxide)および有機物(organic material)の中のいずれかひとつから成る半導体物質で構成され得るが、これに限定されない。
前記オーミックコンタクト層(OCL)は、半導体層(SCL)上に予め設定されたパターン(または島)の形態で備えられる。ここで、オーミックコンタクト層(PCL)は、半導体層(SCL)とソース/ドレイン電極(SE、DE)間のオーミックコンタクトのためのものであり、省略可能である。
前記ソース電極(SE)は、半導体層(SCL)の一側と重畳するようにオーミックコンタクト層(OCL)の一側上に形成される。ソース電極(SE)は、データライン(DL)および駆動電源ライン(PL)と共に形成される。
前記ドレイン電極(DE)は、半導体層(SCL)の他側と重畳しながら、ソース電極(SE)と離隔するようにオーミックコンタクト層(OCL)の他側上に形成される。前記ドレイン電極(DE)は、ソース電極(SE)と共に形成されるもので、隣接する駆動電源ライン(PL)から分岐したり、突出したりする。
付加的に、画素回路(PC)を構成するスイッチング薄膜トランジスタ(T1)は、前記駆動薄膜トランジスタ(T2)と同一な構造で形成される。ここで、スイッチング薄膜トランジスタ(T1)のゲート電極は、ゲートライン(GL)から分岐したり突出したりして、スイッチング薄膜トランジスタ(T1)の第1電極は、データライン(DL)から分岐したり突出したりして、スイッチング薄膜トランジスタ(T1)の第2電極は、ゲート絶縁層103に設けられたビアホールを通じて駆動薄膜トランジスタ(T2)のゲート電極(GE)と接続する。
前記画素回路(PC)は、層間絶縁層105によって覆うことができる。前記層間絶縁層105は、駆動薄膜トランジスタ(T2)を含む画素回路(PC)を覆うように、第1基板100の全面に設けられる。一例による層間絶縁層105は、シリコン酸化物(SiO)、窒化ケイ素(SiN)のような無機物質で構成したり、ベンゾシクロブテン(benzocyclobutene)またはフォトアクリル(photo acryl)のような有機物質からなり得る。このような層間絶縁層105は、省略可能である。
前記第1平坦化層(または保護層)110は、画素(SP)、すなわち画素回路(PC)を覆うように基板100の全面に設けたり、層間絶縁層105を覆うように、第1基板100の全面に設けたりできる。このような第1平坦化層110は、駆動薄膜トランジスタ(T2)を含む画素回路(PC)を保護しながら、層間絶縁層105上に平坦面を提供する。一例による第1平坦化層110は、フォトアクリル(photo acryl)またはベンゾシクロブテン(benzocyclobutene)のような有機物質からなり得るが、工程の便宜上、フォトアクリル物質からなることが好ましい。
前記発光ダイオードチップ300は、転写方式を通じて画素回路(PC)と接続する。発光ダイオードチップ300は、画素回路(PC)と接続した第1及び第2電極(E1、E2)を有する第1部分300a及び第1部分300aとは反対の第2部分300bを有し、一例に係る発光ダイオードチップ300は、発光層(EL)、第1電極(E1)、及び第2電極(E2)を備え、これらに対する具体的な説明は、前述したので省略する。
前記画素電極(AE)は、駆動薄膜トランジスタ(T2)と、発光ダイオードチップ300の第1電極(E1)に電気的に接続するもので、アノード電極として定義することができる。画素電極(AE)は、発光ダイオードチップ300の第1電極(E1)と駆動薄膜トランジスタ(T2)に重畳する第1平坦化層110上に設けられる。このような画素電極(AE)は、層間絶縁層105と、第1平坦化層110を貫通して設けられた第1回路コンタクトホール(CCH1)を通じて、駆動薄膜トランジスタ(T2)のソース電極(SE)に電気的に接続し、発光ダイオードチップ300の第1電極(E1)に電気的に接続する。これにより、発光ダイオードチップ300の第1電極(E1)は、画素電極(AE)を通じて駆動薄膜トランジスタ(T2)のソース電極(SE)と電気的に接続する。このように、画素電極(AE)は、発光ダイオードディスプレイ装置が前面発光(top emission)方式の場合、透明導電性物質からなり、発光ダイオードディスプレイ装置がバックライト(bottom emission)方式の場合は、光反射導電性物質からなり得る。ここで、透明導電性物質は、ITO(Indium Tin Oxide)またはIZO(Indium Zinc Oxide)などが挙げられるが、これに限定されない。光反射導電性物質は、Al、Ag、Au、Pt、またはCuなどが挙げられるが、これに限定されない。光反射導電性物質からなる画素電極(AE)は、光反射導電性物質を含む単一層又は前記単一層を積層した多重層からなり得る。
前記第1回路コンタクトホール(CCH1)は、駆動薄膜トランジスタ(T2)のソース電極(SE)の一部と重畳する層間絶縁層105と、第1平坦化層110に設けられて駆動薄膜トランジスタ(T2)のソース電極(SE)の一部を露出させる。このような第1回路コンタクトホール(CCH1)は、フォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程によって駆動薄膜トランジスタ(T2)のソース電極(SE)の一部と重畳する層間絶縁層105と第1平坦化層110を除去して設けることができる。
前記共通電極(CE)は、発光ダイオードチップ300の第2電極(E2)と共通電源ライン(CL)に電気的に接続するもので、カソード電極と定義することができる。共通電極(CE)は、発光ダイオードチップ300の第2電極(E2)と共通電源ライン(CL)に重畳する第1平坦化層110上に設けられる。ここで、共通電極(CE)は、画素電極(AE)と同一な物質からなり得る。このような共通電極(CE)は、ゲート絶縁層103と層間絶縁層105および、第1平坦化層110を貫通して設けられた第2回路コンタクトホール(CCH2)を通じて共通電源ライン(CL)に電気的に接続し、発光ダイオードチップ300の第2電極(E2)に電気的に接続する。これにより、発光ダイオードチップ300の第2電極(E2)は、共通電極(CE)を通じて共通電源ライン(CL)と電気的に接続する。
前記第2回路コンタクトホール(CCH2)は、共通の電源ライン(CL)の一部と重畳するゲート絶縁層103と層間絶縁層105および、第1平坦化層110に設けられ、共通電源ライン(CL)の一部を露出させる。このような第2回路コンタクトホール(CCH2)はフォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程により、共通電源ライン(CL)の一部と重畳するゲート絶縁層103と層間絶縁層105および、第1平坦化層110を除去して設けられる。
前記画素電極(AE)及び前記共通電極(CE)は、第1及び第2回路コンタクトホール(CCH1、CCH2)を含む第1平坦化層110上に電極物質を蒸着する蒸着工程とフォトリソグラフィー工程およびエッチング工程を用いた電極パターニング工程によって同時に設けられる。
本例に係る発光ダイオードディスプレイ装置は、第2基板500をさらに備える。
前記第2基板500は、第1基板100のパッド部を除いた残りの部分を覆うように配置することによって、第1基板100上に設けられた画素アレイを保護するもので、カラーフィルタアレイ基板、対向基板、または封止基板と定義することができる。例えば、一例に係る第2基板500は、透明なガラス材質または透明プラスチック材質からなり得るが、これに限定されない。
一例による第2基板500は、ブラックマトリックス510を備える。
前記ブラックマトリックス510は、第1基板100に設けられた各画素(SP)の開口領域を定義する。つまり、ブラックマトリックス510は、各画素(SP)の発光ダイオードチップ300と重畳する開口領域を除いた残りの遮光領域と重畳する第2基板500上に設けられることで、隣接する開口領域間の混色を防止する。一例によるブラックマトリクス510は、複数のゲートライン(GL)と、複数の共通電源ライン(CL)および、各画素(SP)の画素回路(PC)それぞれを覆う複数の第1遮光パターン、複数のデータライン(DL)と、複数の駆動電源ライン(PL)それぞれを覆う複数の第2遮光パターン、及び第2基板500の端部を覆う第3遮光パターンを備えることができる。ここで、第1〜第3遮光パターンは、同一な層に設けることができ、これによりブラックマトリックス510は、メッシュ形態を有し得る。
さらに、第2基板500は、ブラックマトリックス510によって定義される開口領域に設けられた光抽出層530をさらに備えることができる。前記光抽出層530は、透明物質からなり、発光ダイオードチップ300から放出される光を外部に抽出する役割をする。発光ダイオードチップ300と向き合う光抽出層530の対向面は、発光ダイオードチップ300から放出される光の直進性を向上させるためのレンズ形状を有することができる。このような光抽出層530は、第2基板500に設けられたブラックマトリックス510と開口領域間の段差を最小限にする役割もある。
一方、各画素(SP)に配置された発光ダイオードチップ300が白色光を放出する場合には、第2基板500は、前記光抽出層530の代わりに開口領域に設けられたカラーフィルタ層530を備える。
前記カラーフィルタ層530は、複数の画素(SP)それぞれに定義された色相に対応する赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタを備えることができる。このようなカラーフィルタ層530は、画素(SP)から放出される白色光の中で、該当画素と対応する色相の波長を有する光のみを透過させる。
本例に係る発光ダイオードディスプレイ装置は、画素(SP)と、発光ダイオードチップ300を含む第1基板100の上面を覆う封止層(encapsulation layer)160をさらに備える。
前記封止層160は、画素(SP)と、発光ダイオードチップ300を覆うように、第2基板500と第1基板100の間に設けられる。つまり、封止層160は、画素(SP)と、発光ダイオードチップ300を含む第1基板100の上面にコーティングすることによって、第1基板100に設けられた画素(SP)および発光ダイオードチップ300を保護する。一例による封止層160は、OCA(optical clear adhesive)またはOCR(optical clear resin)であり得るが、これに限定されない。
一例による封止層160は、熱および/または光硬化性樹脂からなり、液状状態で第1基板100の上面にコーティングした後、熱および/または光を用いた硬化工程により硬化することができる。ここで、封止層160の硬化工程は、第1基板100の上面にコーティングした封止層160と第2基板500の合着工程以後に行なうことができる。このような封止層160は、第1基板100と第2基板500の合着工程時、第2基板500が押さえられることを緩衝する役割もする。
本例に係る発光ダイオードディスプレイ装置は、第1基板100と発光ダイオードチップ300の間に配置された反射層101をさらに備える。
前記反射層101は、発光ダイオードチップ300と重畳するようにゲート絶縁層103と第1基板100間に配置する。一例による反射層101は、駆動薄膜トランジスタ(T2)のゲート電極(GE)と同一の物質からなり、ゲート電極(GE)と同一な層に設けることができる。このような反射層101は、発光ダイオードチップ300から入射する光を第2基板500の方に反射させる。これにより、本例に係る発光ダイオードディスプレイ装置は、反射層101を含むことにより、前面発光(top emission)構造を有する。
選択的に、前記反射層101は、駆動薄膜トランジスタ(T2)のソース/ドレイン電極(SE/DE)と同一の物質からなり、ソース/ドレイン電極(SE/DE)と同一の層に設けてもよい。
このように、本例では、発光ダイオードチップ300と画素回路(PC)を接続する画素電極(AE)及び前記共通電極(CE)を同時に形成することができるので、電極の接続工程を単純化することができ、発光ダイオードチップ300と画素回路(PC)を接続する工程の時間を大幅に短縮させ、これにより発光ダイオードディスプレイ装置の生産性を向上させることができる。
図6は、図2に示した一つの画素で駆動薄膜トランジスタと発光ダイオードチップの接続構造を説明するための断面図である。
図6を図2の結びつけると、本例に係る発光ダイオードディスプレイ装置は、複数の画素(SP)、第1平坦化層110、凹部130、発光ダイオードチップ300、第2平坦化層140、画素電極(AE)、および共通電極(CE)を備える。
前記複数の画素(SP)と第1平坦化層110それぞれは、図5に示したのと同様であるため、これに対する重複説明は省略する。
前記凹部130は、画素(SP)で定義された発光領域に設けられ、発光ダイオードチップ300を収納する。ここで、画素(SP)の発光領域は、発光ダイオードチップ300と重畳する領域を含んで定義されるもので、より詳細には、画素領域のうち画素回路(PC)が設けられた回路領域を除いた残りの領域として定義することができる。
一例による凹部130は、画素回路(PC)を覆うように第1基板100上に設けられた第1平坦化層110から一定の深さ(D1)を有するように凹に設けられる。ここで、凹部130は、発光ダイオードチップ300の厚さ(または全体の高さ)に対応する深さ(D1)を有するように、第1平坦化層110の上面110aから凹に設けることができる。ここで、凹部130の底面130aは、発光ダイオードチップ300の厚さに基づいて設定された深さ(D1)を有するように画素(SP)の発光領域と重畳する第1平坦化層110の一部、第1平坦化層110の全体、第1平坦化層110の全体と層間絶縁層105の一部、または第1平坦化層110と層間絶縁層105およびゲート絶縁層103の全体を除去して形成することもできる。例えば、凹部130は、第1平坦化層110の上面110aから2〜6マイクロメートルの深さを有するように設けることができる。このような凹部130の底面130aの大きさは、発光ダイオードチップ300の第2部分300bよりも広いサイズを有するホーム(groove)またはカップ(cup)形態を有することができる。
このような凹部130は、発光ダイオードチップ300を収納することにより、発光ダイオードチップ300の転写(transfer)工程時、発光ダイオードチップ300のミスアライメントを最小限に抑えアライン精度を向上させ、さらに発光ダイオードチップ300の厚さ(または高さ)によるディスプレイ装置の厚さの増加を最小限に抑える。
このような凹部130は、発光ダイオードチップ300を支持する。ここで、凹部130は、接着部材305を通じて発光ダイオードチップ300を支持することができる。
前記接着部材305は、凹部130の底面130aと、発光ダイオードチップ300との間に介在して、発光ダイオードチップ300を凹部130の底面130aに付着させる。一例による接着部材305は、発光ダイオードチップ300の第2部分300b、すなわち半導体基板310の裏面に付着(またはコーティング)され、発光ダイオードチップ300を凹部130に実装する実装工程時に凹部130の底面130aに接着することができる。他の例に係る接着部材305は、凹部130の底面130aにドッティング(dotting)して、発光ダイオードチップ300の実装工程時に加えられる加圧力によって広がることにより、発光ダイオードチップ300の第2部分300b、すなわち半導体基板310の裏面に接着することができる。これにより、凹部130に実装された発光ダイオードチップ300は、接着部材305によって一時的に位置固定することができる。したがって、本例によると、発光ダイオードチップ300の実装工程は、発光ダイオードチップ300を凹部130の底面130aに単純付着する方式で行なうことにより、発光ダイオードチップ300の実装工程の時間が短縮され得る。
一例に係る発光ダイオードチップ300の実装工程は、赤色画素それぞれに赤色の発光ダイオードチップを実装する工程、緑色画素それぞれに緑色の発光ダイオードチップを実装する工程、および青色画素それぞれに青色の発光ダイオードチップを実装する工程を含むことができ、白色画素それぞれに白色の発光ダイオードチップを実装する工程をさらに含むことができる。
一例に係る発光ダイオードチップ300の実装工程は、画素それぞれに白色の発光ダイオードチップを実装する工程だけを含むことができる。この場合には、第1基板100または第2基板500は、各画素と重畳するカラーフィルタ層を備える。カラーフィルタ層は、白色光の中で該当画素と対応する色相の波長を有する光のみを透過させる。
一例に係る発光ダイオードチップ300の実装工程は、画素それぞれに第1色相の発光ダイオードチップを実装する工程だけを含むことができる。この場合には、第1基板100または第2基板500は、波長変換層、及び各画素と重畳するカラーフィルタ層を備える。波長変換層は、第1色相の発光ダイオードチップから入射する光の一部を基に、第2色相の光を放出する。カラーフィルタ層は、第1色相の光と第2色相の光の混合による白色光の中で、該当画素と対応する色相の波長を有する光のみを透過させる。ここで、第1色相は青色であり得、第2色相は黄色であり得る。
前記第2平坦化層140は、発光ダイオードチップ300を覆うように、第1平坦化層110上に設けられる。第2平坦化層140は、第1平坦化層110の上面と凹部130に配置された発光ダイオードチップ300の周囲と発光ダイオードチップ300の上面を覆うように、第1基板100の全面上に設けられる。ここで、第2平坦化層140は、凹部130に配置された発光ダイオードチップ300の周囲の空間を埋めながら、凹部130に配置された発光ダイオードチップ300の第1および第2電極(E1、E2)の両方を覆うことができる程度の厚さに設けることができる。このような第2平坦化層140は、第1平坦化層110上に平坦面を提供する。また、第2平坦化層140は、凹部130に配置された発光ダイオードチップ300の周囲の空間を埋めることにより、接着部材305によって凹部130に1次固定された発光ダイオードチップ300を2次的に固定する役割もする。
前記画素電極(AE)は、駆動薄膜トランジスタ(T2)と発光ダイオードチップ300の第1電極(E1)に電気的に接しているもので、アノード電極として定義することができる。画素電極(AE)は、発光ダイオードチップ300の第1電極(E1)と駆動薄膜トランジスタ(T2)に重畳する第2平坦化層140上に設けられる。このような画素電極(AE)は、層間絶縁層105と、第1平坦化層110及び第2平坦化層140を貫通して設けられた第1回路コンタクトホール(CCH1)を通じて駆動薄膜トランジスタ(T2)のソース電極(SE)に電気的に接続され、第2平坦化層140に設けられた第1電極コンタクトホール(ECH1)を通じて発光ダイオードチップ300の第1電極(E1)に電気的に接続する。これにより、発光ダイオードチップ300の第1電極(E1)は、画素電極(AE)を通じて駆動薄膜トランジスタ(T2)のソース電極(SE)と電気的に接続する。このように画素電極(AE)は、発光ダイオードディスプレイ装置が前面発光(top emission)方式の場合、透明導電性物質からなり、発光ダイオードディスプレイ装置がバックライト(bottom emission)方式の場合、光反射導電物質からなり得る。ここで、透明導電性物質は、ITO(Indium Tin Oxide)またはIZO(Indium Zinc Oxide)などを挙げられるが、これに限定されない。光反射導電性物質は、Al、Ag、Au、Pt、またはCuなどを挙げられるが、これに限定されない。光反射導電性物質からなる画素電極(AE)は、光反射導電性物質を含む単一層又は前記単一層が積層された多重層からなり得る。
前記第1回路コンタクトホール(CCH1)は、駆動薄膜トランジスタ(T2)のソース電極(SE)の一部と重畳する層間絶縁層105と、第1平坦化層110及び第2平坦化層140に設けられ駆動薄膜トランジスタ(T2)のソース電極(SE)の一部を露出させる。このような第1回路コンタクトホール(CCH1)は、フォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程によって駆動薄膜トランジスタ(T2)のソース電極(SE)の一部と重畳する層間絶縁層105と、第1平坦化層110及び第2平坦化層140を除去して設けることができる。
前記第1電極コンタクトホール(ECH1)は、発光ダイオードチップ300の第1電極(E1)の一部または全体を露出させることで、第1回路コンタクトホール(CCH1)と共に設けられる。このような第1電極コンタクトホール(ECH1)は、フォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程により、発光ダイオードチップ300の第1電極(E1)の一部または全体と重畳する第2平坦化層140を削除して設けることができる。ここで、第1回路コンタクトホール(CCH1)と第1電極コンタクトホール(ECH1)が異なる深さを有するので、本例では、ハーフトーンマスクを用いたフォトリソグラフィー工程を通じて第2平坦化層140上にマスクパターンを形成し、マスクパターンを用いたエッチング工程を通じて、第1回路コンタクトホール(CCH1)と第1電極コンタクトホール(ECH1)それぞれを同時に形成することができる。
前記共通電極(CE)は、発光ダイオードチップ300の第2電極(E2)と共通電源ライン(CL)に電気的に接続するもので、カソード電極と定義することができる。共通電極(CE)は、発光ダイオードチップ300の第2電極(E2)と共通電源ライン(CL)に重畳する第2平坦化層140上に設けられる。ここで、共通電極(CE)は、画素電極(AE)と同一の物質からなり得る。このような共通電極(CE)は、ゲート絶縁層103と層間絶縁層105と、第1平坦化層110及び第2平坦化層140を貫通して設けられた第2回路コンタクトホール(CCH2)を通じて共通電源ライン(CL)に電気的に接続し、第2平坦化層140に設けられた第2電極コンタクトホール(ECH2)を通じて発光ダイオードチップ300の第2電極(E2)に電気的に接続する。これにより、発光ダイオードチップ300の第2電極(E2)は、共通電極(CE)を通じて共通電源ライン(CL)と電気的に接続する。
前記第2回路コンタクトホール(CCH2)は、共通電源ライン(CL)の一部と重畳するゲート絶縁層103と層間絶縁層105と第1平坦化層110及び第2平坦化層140に設けられ、共通電源ライン(CL)の一部を露出させる。このような第2回路コンタクトホール(CCH2)は、フォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程により、共通電源ライン(CL)の一部と重畳するゲート絶縁層103と層間絶縁層105と第1平坦化層110及び第2平坦化層140を除去して設けることができる。第2回路コンタクトホール(CCH2)は、第1回路コンタクトホール(CCH1)と第1電極コンタクトホール(ECH1)と共に設けられる。
前記第2電極コンタクトホール(ECH2)は、発光ダイオードチップ300の第2電極(E2)の一部または全体を露出させるもので、第2回路コンタクトホール(CCH2)と共に設けられる。このような第2電極コンタクトホール(ECH2)は、フォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程により、発光ダイオードチップ300の第2電極(E2)の一部または全体と重畳する第2平坦化層140を削除して設けることができる。ここで、第2回路コンタクトホール(CCH2)と第2電極コンタクトホール(ECH2)は、第1回路コンタクトホール(CCH1)と第1電極コンタクトホール(ECH1)と同一なホールパターニング工程によって設けられ得る。
前記画素電極(AE)及び前記共通電極(CE)は、第1及び第2回路コンタクトホール(CCH1、CCH2)と、第1及び第2電極コンタクトホール(ECH1、ECH2)を含む第2平坦化層140上に電極物質を蒸着する蒸着工程とフォトリソグラフィー工程およびエッチング工程を用いた電極パターニング工程によって同時に設けることができる。これにより、本例は、発光ダイオードチップ300と画素回路(PC)を接続する画素電極(AE)及び前記共通電極(CE)を同時に形成することができるので、電極の接続工程を単純化することができ、発光ダイオードチップ300と画素回路(PC)を接続する工程の時間を大幅に短縮させ、これにより発光ダイオードディスプレイ装置の生産性を向上させられる。

図7は、図6に示した凹部の変形例を説明するのための図面である。
図7を参照すると、変形例に係る各画素(SP)に設けられる凹部130は、同一の深さを有したり、各画素(SP)ごとに異なる深さ(D1、D2、D3)を有するように、第1平坦化層110から凹に形成することができる。ここで、凹部130の深さ(D1、D2、D3)は、第1平坦化層110の上面110aと凹部130のそれぞれの底面130aとの間の距離として定義することができる。
各画素(SP)に設けられる凹部130は、一つの単位画素(UP)を構成する隣接した少なくとも3つの画素(SP1、SP2、SP3)それぞれ異なる深さ(D1、D2、D3)に設けることができる。つまり、凹部130は、画素に配置される発光ダイオードチップ300の高さを基に、第1平坦化層110からそれぞれ異なる深さ(D1、D2、D3)で設けることで、色相別の発光ダイオードチップ間の高さの偏差(または段差)を除去したり、最小限に抑える。
本例に係る発光ダイオードディスプレイ装置は、カラー画像を実現するために、赤色画素(SP1)、緑色画素(SP2)、および青色画素(SP3)を備え、発光ダイオードチップ300は、色相別に区分して、該当する色相の画素に設けられた凹部130に配置する。ここで、色相別の発光ダイオードチップは、製造工程上の工程誤差などによりそれぞれ異なる高さ(または厚み)を有し得る。たとえば、色相別の発光ダイオードチップの厚みは、赤色、緑色、および青色の順に厚いことがあり得る。この場合、凹部130の深さ(D1、D2、D3)は、発光ダイオードチップ300の高さに基づいて、赤色画素(SP1)、緑色画素(SP2)、および青色画素(SP3)の順に深く設けることができる。
したがって、本例は、画素に配置される発光ダイオードチップ300の高さ(または厚み)に基づいて、各画素に設けられる凹部130の深さをそれぞれ異なる深さに設定することにより、各画素に配置された発光ダイオードチップ300の最上部面、例えば、第1電極(E1)の上面を同一の水平線上(HL)に位置させることができ、これにより、前記第1及び第2電極のコンタクトホールのパターニング工程で色相別の発光ダイオードチップの厚さ偏差により、発光ダイオードチップ300の第1電極(または第2電極)が露出しないオープン不良を防止することができる。また、本例は、前面発光(top emission)構造では、各画素にそれぞれ異なる深さ(D1、D2、D3)で設ける凹部130を通じて、各画素の発光ダイオードチップ300と反射層101間の光学距離を最適化することにより、反射層101の反射効率を向上させることができ、これにより、発光ダイオードチップ300の光効率を最大化することができる。
以上で説明した本発明は、前述した例および添付の図に限定されるものではなく、本発明の技術的事項を逸脱しない範囲内で、複数の置換、変形及び変更が可能であることが、本発明が属する技術分野で通常の知識を有する者にとって明らかであろう。したがって、本発明の範囲は、後述する特許請求の範囲によって示され、特許請求の範囲の意味および範囲とそれと等価概念から導出されるすべての変更または変形された形態が、本発明の範囲に含まれるものと解釈されなければならない。
100:第1基板
101:反射層
110:第1平坦化層
130:凹部
140:第2平坦化層
160:封止層
300:発光ダイオードチップ
305:接着部材
315:絶縁層
500:第2基板
700:ゲート駆動回路
900:パネル駆動部

Claims (10)

  1. 半導体基板、および
    第1パッドと第2パッドを有しながら前記半導体基板上に互いに並んで設けられた第1及び第2発光ダイオードと、
    前記第1及び第2発光ダイオードそれぞれの第1パッドに共通に接続した第1電極、および
    前記第1及び第2発光ダイオードそれぞれの第2パッドに共通に接続した第2電極を備え、
    前記第1及び第2発光ダイオードは、電気的に並列接続された発光ダイオードチップ。
  2. 前記第1及び第2発光ダイオードを覆う絶縁層をさらに備え、
    前記第1電極は、前記絶縁層に設けられた第1パッドコンタクトホールを通じて前記第1及び第2発光ダイオードそれぞれの第1パッドに接続され、
    前記第2電極は、前記絶縁層に設けられた第2パッドコンタクトホールを通じて前記第1及び第2発光ダイオードそれぞれの第2パッドに接続された、請求項1に記載の発光ダイオードチップ。
  3. 前記第1及び第2発光ダイオードそれぞれが、
    前記半導体基板に設けられた第1半導体層と、
    前記第1半導体層の一側上に設けられた活性層、および
    前記活性層上に設けられた第2半導体層を備え、
    前記第1パッドは、前記第2半導体層上に設けられ、前記第2パッドは、前記第1半導体層上に設けられた、請求項1に記載の発光ダイオードチップ。
  4. 基板上に設けられた駆動薄膜トランジスタを含む画素と、
    前記画素を覆う第1平坦化層と、
    前記第1平坦化層上に配置され、第1電極と第2電極を有する発光ダイオードチップと、
    前記駆動薄膜トランジスタと前記発光ダイオードチップの第1電極に電気的に接続した画素電極、および
    前記発光ダイオードチップの第2電極に電気的に接続した共通電極を備え、
    前記発光ダイオードチップは、半導体基板上に並列に設けられた第1及び第2発光ダイオードを含む、発光ダイオードディスプレイ装置。
  5. 前記第1及び第2発光ダイオードそれぞれが、
    前記半導体基板に設けられた第1半導体層と、
    前記第1半導体層の一側上に設けられた活性層と、
    前記活性層上に設けられた第2半導体層と、
    前記第2半導体層上に設けられた第1パッド、および
    前記第1半導体層上に設けられた第2パッドを備える、請求項4に記載の発光ダイオードディスプレイ装置。
  6. 前記発光ダイオードチップが、前記第1及び第2発光ダイオードを覆う絶縁層をさらに備え、
    前記第1電極は、前記絶縁層に設けられた第1パッドコンタクトホールを通じて前記第1及び第2発光ダイオードそれぞれの第1パッドに共通して接続され、
    前記第2電極は、前記絶縁層に設けられた第2パッドコンタクトホールを通じて前記第1及び第2発光ダイオードそれぞれの第2パッドに共通して接続された、請求項5に記載の発光ダイオードディスプレイ装置。
  7. 前記基板上に設けられた共通の電源ラインをさらに備え、
    前記画素電極は、前記第1平坦化層の上面に設けられて前記駆動薄膜トランジスタと前記発光ダイオードチップの第1電極に電気的に接続され、
    前記共通電極は、前記第1平坦化層の上面に設けられて前記共通電源ラインと前記発光ダイオードチップの第2電極に電気的に接続された、請求項4〜6のいずれか一項に記載の発光ダイオードディスプレイ装置。
  8. 前記第1平坦化層に設けられて前記発光ダイオードチップを収納する凹部、および
    前記第1平坦化層と前記発光ダイオードチップを覆う第2平坦化層をさらに備え、
    前記画素電極と前記共通電極のそれぞれは、前記第2平坦化層上に設けられた、請求項4〜6のいずれか一項に記載の発光ダイオードディスプレイ装置。
  9. 前記基板上に設けられた共通の電源ラインをさらに備え、
    前記画素電極は、前記第2平坦化層の上面に設けられて前記駆動薄膜トランジスタと前記発光ダイオードチップの第1電極に電気的に接続され、
    前記共通電極は、前記第2平坦化層の上面に設けられて前記共通電源ラインと前記発光ダイオードチップの第2電極に電気的に接続された、請求項8に記載の発光ダイオードディスプレイ装置。
  10. 互いに隣接するように配置された少なくとも3つの画素を有する単位画素をさらに備え、
    前記凹部は、前記単位画素を構成する画素それぞれ毎に異なる深さで設けられた、請求項8に記載の発光ダイオードディスプレイ装置。
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