WO2022169285A1 - 엘이디 패키지를 제조하는 방법 - Google Patents

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WO2022169285A1
WO2022169285A1 PCT/KR2022/001735 KR2022001735W WO2022169285A1 WO 2022169285 A1 WO2022169285 A1 WO 2022169285A1 KR 2022001735 W KR2022001735 W KR 2022001735W WO 2022169285 A1 WO2022169285 A1 WO 2022169285A1
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semiconductor region
support
led chip
hole
electrode
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PCT/KR2022/001735
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송준오
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웨이브로드 주식회사
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    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Definitions

  • the present disclosure relates to a method of manufacturing an LED package as a whole (METHOD OF MANUFACTURING LED PACKAGE), in particular, to a method for manufacturing an LED package having an LED chip of a mini and micro vertical structure of 200 ⁇ mx200 ⁇ m or less will be.
  • FIG. 1 is a view showing an example of a micro LED package disclosed in International Patent Publication No. WO2019-013469, wherein the micro LED package 14 is a red LED chip (R), a green LED chip (G), and a blue LED chip (B). ), and also includes an upper molding part 130 for fixing and protecting the LED chips (R, G, B).
  • Each of the LED chips (R, G, B) is composed of a flip chip with two electrodes (P) facing downward, through a growth substrate or a support substrate (S) positioned on opposite sides of the two electrodes (P). The light generated by the light emitting unit E is emitted.
  • the micro LED package 14 may be mounted on a circuit board 160 (eg, a PCB, a panel including a plurality of pixels) through the solder 150 .
  • a circuit board 160 eg, a PCB, a panel including a plurality of pixels
  • one package (composed of R, G, and B LED chips) may be mounted on the circuit board 160 , or, as shown, a plurality of packages may be mounted on the circuit board 160 at once. have.
  • the LED chip is miniaturized to a small size of 200 ⁇ m or less, 100 ⁇ m or less, and several tens of ⁇ m, the width between the two electrodes P is also narrowed, so it is difficult to directly attach the electrode P to the circuit board 160.
  • the micro LED package 14 further includes a lower molding part 140 and an expansion electrode 142 .
  • the micro LED package 14 can be implemented without being limited by the wiring structure of the circuit board 160 .
  • the expansion electrode 142 is electrically connected to the electrode P through the lower molding part 140 .
  • the lower molding part 140 may be formed of an opaque material, and when the upper molding part 130 is made of an opaque material in white or black, the lower molding part 140 ) may be integrally formed with the same material as the upper molding part 130 .
  • transfer molding, injection molding, compression molding, etc. may be used, and an epoxy-based or silicone-based resin may be used as the molding material. have.
  • the light emitting part E has a height of 10 ⁇ m or less, and the transparent growth substrate or support substrate S generally has a height of 50 to 150 ⁇ m.
  • the height of the substrate S must also be reduced to 50 ⁇ m or less, but forming the substrate S supporting the light emitting unit E to a height of 30 ⁇ m or less is itself It is not an easy situation.
  • the height of the substrate S is reduced, when the molding parts 130 and 140 are white or black, particularly, when the molding parts 130 and 140 are black, light absorption by the molding parts 130 and 140 is not small. Therefore, it is necessary to examine the use of a chip having a structure in which the light emitting part E is positioned above the molding parts 130 and 140, that is, a vertical chip (see FIG. 2 ).
  • the molding part 31 is in direct contact with the support 6, it is necessary to consider the difference in the coefficient of thermal expansion between the support 6 and the light emitting part 4 in selecting the support 6, as well as the support ( 6) and the difference in the coefficient of thermal expansion between the molding part 31 should be considered. That is, it is preferable that the material of the support 6 is selected in consideration of the thermal expansion coefficient of the material of the light emitting part 4 and the molding part 31 (the difference in thermal expansion coefficient should be as small as 2 ppm).
  • a small material capable of thermal expansion at 300° C. or less coefficient of thermal expansion as small as 1 ppm so that the behavior of the support 6 material does not affect the light emitting part 4 and the molding part 31, that is, It should be selected in consideration of the characteristic that there is almost no mechanical material deformation in the external environment temperature change.
  • the side surface 6a of the support 6 should be close to the vertical plane is that when individualized, the distance between the LED chips is usually 50 ⁇ m or less in consideration of productivity, regardless of the structure and size of the LED chip, and the chip size is 200 It is advantageous to the quality of the chip and package when it has a vertical (side) surface as it becomes smaller as a mini and micro LED chip of ⁇ mx200 ⁇ m or less. From the point of view of the quality of the mini and micro vertical structure of the LED chip, it is expected that the quality of the LED chip between neighbors will be affected if vertical cutting is not performed. From a package quality point of view, it is difficult to maintain a constant distance when performing a package process after arranging, so it is expected to affect the package quality between neighbors in the subsequent process (cutting) process.
  • the thickness of the support 6 is 30 ⁇ m or less, in consideration of the horizontal/vertical size and the height size, in order to manufacture an LED chip having a mini and micro vertical structure having an LED chip size of 200 ⁇ mx200 ⁇ m or less, 30 ⁇ m This is because structurally stable positioning and arrangement are possible only when the following supports 6 are provided.
  • the most mass-produced and widely used LED chips with a thickness of 30 ⁇ m or less and 200 ⁇ mx200 ⁇ m or less of mini and micro vertical structure are moved between panels through the mass transfer process.
  • a stamp there is a stamp (PDMS Stamp) process, and in combination with this, in order to collectively transfer the LED chips of the mini and micro vertical structures, and to facilitate the release (Release), it is preferable that the support 6 has a magnetic (Magnetic) .
  • the step of preparing an LED chip having a vertical structure of 200 ⁇ m x 200 ⁇ m or less in width x length as, the LED chip has a first conductivity a first semiconductor region having a first semiconductor region, a active region generating light through recombination of electrons and holes, and a second semiconductor region having a second conductivity different from the first conductivity on a side opposite to the first semiconductor region with respect to the active region and the first semiconductor region, the active region, and the second semiconductor region form a light emitting part with the growth substrate removed
  • the LED chip includes a first electrode electrically connected to the first semiconductor region on the side of the first semiconductor region; 2 On the side of the semiconductor region, it is electrically connected to the second semiconductor region, functions as a second electrode, supports the light emitting part and has a thickness of 30 ⁇ m or less, and further comprising at least one bonding layer bonding the light emitting part and the support.
  • preparing an LED chip enclosing the LED chip with a white or black mold part to expose the first electrode and the first semiconductor region; forming, in the mold part, a first through-hole extending from the lower surface to the upper surface for electrical communication to the first electrode and a second through-hole extending from the lower surface to the support body for electrical communication to the support; and forming a first extension electrode electrically communicating with the first electrode through the first through-hole and a second extension electrode electrically communicating with the support through the second through-hole; A method is provided.
  • FIG. 1 is a view showing an example of a micro LED package presented in International Patent Publication No. WO2019-013469;
  • FIG. 2 is a view showing an example of an LED chip according to the present disclosure
  • FIG. 3 is a view showing an example of an LED package according to the present disclosure.
  • FIG. 4 is a view showing another example of an LED package according to the present disclosure.
  • 5 to 11 are views for explaining an example of a method of manufacturing the LED chip shown in FIG.
  • the LED chip 20 having a mini- and micro-vertical structure having a chip size of 200 ⁇ mx200 ⁇ m or less includes a first semiconductor region 1 (eg, n-type GaN). ), an active region (2; for example, InGaN/(In)GaN MQWs) that generates light through recombination of electrons and holes, and a second semiconductor region (3; for example, p-type GaN). , a first electrode 5 electrically connected to the first semiconductor region 1 and a support 6 serving as a second electrode and supporting the light emitting unit 4 .
  • a first semiconductor region 1 eg, n-type GaN
  • an active region for example, InGaN/(In)GaN MQWs
  • a second semiconductor region for example, p-type GaN
  • Unexplained reference numeral 9 denotes a reflective structure, and may be formed of a metal reflective film, a DBR reflective film, or a combination thereof.
  • Unexplained reference numeral 10 denotes an insulating protective layer (eg, SiO 2 ).
  • a rough surface 11 for scattering of light generated in the active region 2 is formed in the first semiconductor region 1 .
  • the first semiconductor region 1 and the second semiconductor region 3 may be formed of multiple layers, and their conductivity may be reversed.
  • the light emitting unit 4 is made of an AlGaInN material, and when the LED chip 20 emits red light, it may be made of an AlGaInP material.
  • the LED package 30 includes an LED chip 20 and an LED chip 20 having a mini and micro vertical structure having a chip size of 200 ⁇ mx200 ⁇ m or less. It includes a mold part 31 that surrounds and supports. The LED chip 20 is fixed to the mold part 31 so that light can be emitted through the upper surface 31a of the mold part 31 . That is, a part of the upper surface 31a of the mold part 31 is open.
  • Two through-holes 32 and 33 are formed in the mold part 31 , and the expansion electrode 34 is formed to be electrically connected to the first electrode 5 through the through-hole 32 , and the expansion electrode 35 is formed on the lower surface 31b of the mold part 31 so as to be electrically connected to the support 6 which is the second electrode through the through hole 33 .
  • the expansion electrode 34 is connected to the first electrode 5 on the upper surface 31a of the mold part 31 , and thus the LED chip 20 is moved out of the mold part 31 .
  • It further includes an upper extension electrode 34a extending from the upper surface 31a of the mold part 31 from the formed through hole 32 to the first electrode 5 .
  • the upper extension electrode 34a may be formed together in a process of forming the extension electrode 34 in the through hole 32 (eg, a plating process), and after forming the extension electrode 34 in the through hole 32 , It is also possible to form through a separate process (eg, sputtering). Laser drilling may be used to form the through holes 32 and 33 , and in this case, the mold part 31 may be made of a laser direct structuring (LDS) or laser direct imaging (LDI) capable material. Through this configuration, the coupling force between the expansion electrodes 34 and 35 and the through-holes 32 and 33 is increased to ensure secure fixation of the expansion electrodes 34 and 35 to the mold part 31 .
  • LDS laser direct structuring
  • LPI laser direct imaging
  • the light emitting part 4 is provided on the upper part of the mold part 31, and is made of a surface emitter rather than a volume emitter, so that the mold part 31 is white or black. Although it is composed of a transmissive material, particularly a black opaque material, light absorption by the mold part 31 can be minimized.
  • the LED chip 20 has a generally rectangular cross-section.
  • the illustrated LED package 30 is particularly suitable for the mini- and micro-vertical LED chips 20 having a chip size of 200 ⁇ m ⁇ 200 ⁇ m or less.
  • the height of the light emitting part 4 does not exceed 10 micrometers normally.
  • Invar FeNi36
  • Invar is an alloy composed of nickel (36%)-iron (64%). It is mainly used as a mask in OLED display manufacturing, and is also mentioned as a support for a vertical LED chip, but in fact, a vertical LED with a width of 200 ⁇ m or less. There has been no suggestion of the support 6 having a thickness of 30 ⁇ m or less in the chip 20 .
  • the coefficient of thermal expansion of the material of the support 6 is set as a constant, and the material of the mold part 31 can be selected as a material with a difference of the coefficient of thermal expansion within 10 ppm.
  • the material of the mold part 31 should also be selected so that the difference in the coefficient of thermal expansion with the invar support 6 is 10 ppm or less, preferably LDS or LDI process.
  • the material of the mold part 31 satisfying these conditions must first be a material having a low coefficient of thermal expansion as possible.
  • the difference in the coefficient of thermal expansion with the material of the support 6 having a main thickness (volume, specific gravity) in the vertical structure of the LED chip 20 with a width of 200 ⁇ m or less having the support 6 having a thickness of 30 ⁇ m or less is 10 ppm or less. This minimizes thermomechanical stress and mechanical deformation (warpage), thereby minimizing the quality influence of the vertical structure of the LED chip 20 .
  • This viscosity value may be adjusted according to the type and content of a filler such as silica (SiO 2 ) included in the mold part 31 .
  • a filler such as silica (SiO 2 ) included in the mold part 31 .
  • Typical materials and processes for the mold part 31 that satisfy the above conditions are LMC (Liquid-type Epoxy Molding Compound) and SMC (Silicone Molding) containing epoxy as a matrix and 80% or more of filler. Compound), which is preferably formed through a compression molding process.
  • EMC Solid Epoxy Molding Compound
  • the material of the mold part 31 may be considered, polyimide (PI), polybenzoxazole (PBO), liquid crystal polymer (Liquid Crystal Polymer) LCP)). Since these materials are used in liquid form, general photolithography processes including general spit coating processes (Soft Baking, Exposure, Development, and Final Hard Baking) It has the advantage that the process is easier because it is manufactured through
  • the LED package 30 has a mold part 31 in addition to the LED chip 20 having a mini and micro vertical structure having a chip size of 200 ⁇ mx200 ⁇ m or less.
  • the chip size includes a mini- and micro-vertical LED chip 21 of 200 ⁇ mx200 ⁇ m or less.
  • the LED chip 21 electrically communicates with the expansion electrode 34 through the through hole 32 , and electrically communicates with the expansion electrode 37 through the through hole 36 .
  • the expansion electrode 34 was used as a common electrode for the LED chip 20 and the LED chip 21 , but the LED chip 21 may have a separate through hole and an expansion electrode.
  • the extension electrode 35 and the extension electrode 37 are connected on the lower surface 31b of the mold part 31 and the extension electrodes 35 and 37 are used as common electrodes.
  • the LED chip 20 and the LED chip 21 may emit the same color or emit different colors, and it is not excluded to use an electronic device other than the light emitting device instead of the LED chip 21.
  • This configuration is 2 Beyond the mini- and micro-vertical LED chips 20 and 21 having a chip size of 200 ⁇ mx200 ⁇ m or less, three or more chip sizes can be composed of mini- and micro-vertical LED chips of 200 ⁇ mx200 ⁇ m or less.
  • the LED package 30 composed of these can correspond to one pixel such as a display or a signboard, and a plurality of chip sizes of 200 ⁇ mx200 ⁇ m or less can correspond to a plurality of pixels in one mold part 31 . It is also possible to arrange the LED chips of the mini and micro vertical structures and electrically connect them through expansion electrodes, and mold the mini and micro vertical LED chips 20 and 21 with a chip size of 200 ⁇ mx200 ⁇ m or less. In the process of transferring the LED chips 20 and 21 before being surrounded by the part 31, each of the LED chips 20 and 21 is individually moved in a Pick&Place method, or the LED chips 20 and 21 are placed on an appropriate carrier. Various transfer methods may be used, such as moving together in an attached state.
  • an epitaxial wafer 40 is prepared.
  • the epitaxial wafer 40 may be prepared by growing the first semiconductor region 1 , the active region 2 , and the second semiconductor region 3 as the light emitting part 4 on the growth substrate G . It is also possible to replace the growth substrate (G) with a support substrate through two wafer bonding processes instead of the growth substrate (G).
  • the reflective structure 9 and the first bonding layer 7 are formed on the epitaxial wafer 40 .
  • the support body 6 is prepared, and the 2nd bonding layer 8 is formed in the support body 6 .
  • the patterning or individualization of the second bonding layer 8 may be performed by forming a photoresist mask through a photolithography process in advance, depositing the second bonding layer 8, and then removing the mask.
  • the first bonding layer 7 and the second bonding layer are formed of 1) low melting point metals indium (In), tin (Sn), zinc (Zn), gallium (Ga), antimonium (Sb), lead (Pb) and precious metals such as gold (Au), silver (Ag), copper (Cu), gold (Pt), and palladium (Pd); It may be composed of a compound alloyed with, or single/multilayer, and 2) low melting point metals indium (In), tin (Sn), zinc (Zn), gallium (Ga), antimonium (Sb), lead ( Pb) and ferromagnetic metals such as cobalt (Co), nickel (Ni), and iron (Fe); It may also be composed of a compound alloyed with, etc., or a single layer
  • (1) or (2) is formed on one bonding layer of the first bonding layer 7 or the second bonding layer 8, and the other bonding layer is gold without a noble metal, a low-melting-point metal element.
  • Au silver
  • Au silver
  • Cu copper
  • Pt copper
  • Pd palladium
  • ferromagnetic metals such as cobalt (Co), nickel (Ni), and iron (Fe) can be formed alone and then joined. do.
  • the reflective structure 9 and the first bonding layer 7 may be patterned or individualized in the same manner as the second bonding layer 8 .
  • an appropriate removal process eg: The growth substrate G is removed through LLO (Laser Lift-Off).
  • the rough surface 11 forming process, the light emitting part 4 individualization process, and the insulating protective film 10 forming process are performed through well-known processes.
  • the invar support 6 has a chip size of 200 ⁇ mx200 ⁇ m or less of mini and micro vertical structures. We proceed with individualization to the size of the LED chip. This operation is important, and this operation can be implemented by applying a wet etching method to the Invar Thin Film Shadow Mask used for the shadow mask in manufacturing to the OLED display (Thesis: Analysis of the Machining Depth over Time in Wet Etching for Fabrication of Invar Thin Film Shadow Mask; Materials Science and Engineering 205 (2017) 012021).
  • the Invar support 6 composed of iron and nickel, it is basically patterned in a certain shape through a photolithography process using a photosensitizer or a photosensitizer film (dry film), and then the Invar surface to be wet-etched
  • the etching process is performed in 20-60% iron trichloride (FeCl 3 ) aqueous solution.
  • the aqueous solution temperature is preferably maintained at less than 100 °C at room temperature (Room Temperature). In some cases, a pressure nozzle may be used.
  • the chip size as shown in FIG. 2 is 200 ⁇ mx200 ⁇ m or less mini and micro
  • the vertical structure of the LED chip 20 is completed.
  • the LED chip (1) preparing an LED chip having a vertical structure with a width x length of 200 ⁇ m x 200 ⁇ m or less; wherein, the LED chip generates light through a first semiconductor region having a first conductivity, and recombination of electrons and holes a second semiconductor region having a second conductivity different from the first conductivity on a side opposite to the first semiconductor region with respect to the active region, the first semiconductor region and the active region with the growth substrate removed , the second semiconductor region forms a light emitting part, and the LED chip includes a first electrode electrically connected to the first semiconductor region on the first semiconductor region side, and a second electrode electrically connected with the second semiconductor region on the second semiconductor region side.
  • the support is made of Invar, and in the step of preparing the LED chip, the support is wet-etched in a state where at least one bonding layer is individualized to a size of 200 ⁇ m x 200 ⁇ m or less in width x length.
  • the first through-hole and the second through-hole are formed by using a laser, and the mold part is made of an LDS or LDI capable material. Way.
  • the mold part is made of one of liquid-type Epoxy Molding Compound (LMC) and Silicon Molding Compound (SMC), and is formed through a compression molding process, a method of manufacturing an LED package.
  • LMC liquid-type Epoxy Molding Compound
  • SMC Silicon Molding Compound
  • the mold part is made of one of polyimide (PI), polybenzoxazole (PBO), and liquid crystal polymer (LCP), a method of manufacturing an LED package.
  • PI polyimide
  • PBO polybenzoxazole
  • LCP liquid crystal polymer
  • an LED chip having a vertical structure with a width x length of 200 ⁇ m x 200 ⁇ m or less supported by a support having a thickness of 30 ⁇ m or less using two expansion electrodes It becomes possible to manufacture an LED package having a.

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Abstract

본 개시는 가로x세로의 폭이 200㎛x200㎛ 이하의 수직 구조의 엘이디 칩을 준비하는 단계; 제1 전극과 제1 반도체 영역이 노출되도록 엘이디 칩을 백색 또는 흑색으로 된 몰드부로 둘러싸는 단계; 몰드부에, 제1 전극으로의 전기적 연통을 위해 하면으로부터 상면으로 이어진 제1 관통홀과, 지지체로의 전기적 연통을 위해 하면으로부터 지지체로 이어진 제2 관통홀을 형성하는 단계; 그리고 제1 관통홀을 통해 제1 전극과 전기적으로 연통하는 제1 확장 전극과 제2 관통홀을 통해 지지체와 전기적으로 연통하는 제2 확장 전극을 형성하는 단계;를 포함하는, 엘이디 패키지를 제조하는 방법(METHOD OF MANUFACTURING LED PACKAGE)에 관한 것이다.

Description

엘이디 패키지를 제조하는 방법
본 개시(Disclosure)는 전체적으로 엘이디 패키지를 제조하는 방법(METHOD OF MANUFACTURING LED PACKAGE)에 관한 것으로, 특히 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩을 구비하는 엘이디 패키지를 제조하는 방법에 관한 것이다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 국제 공개특허공보 WO2019-013469호에 제시된 마이크로 엘이디 패키지의 일 예를 나타내는 도면으로서, 마이크로 엘이디 패키지(14)는 적색 엘이디 칩(R), 녹색 엘이디 칩(G) 및 청색 엘이디 칩(B)을 포함하며, 또한 엘이디 칩(R,G,B)을 고정하고 보호하는 상부 몰딩부(130)를 포함한다. 각각의 엘이디 칩(R,G,B)은 2개의 전극(P)이 하방을 향하는 플립 칩으로 구성되며, 2개의 전극(P)의 반대 측에 위치하는 성장 기판 내지 지지 기판(S)을 통해 발광부(E)에서 생성된 빛을 방출한다. 마이크로 엘이디 패키지(14)는 솔더(150)를 통해 회로 기판(160: 예: PCB, 복수의 픽셀의 구비하는 패널)에 장착될 수 있다. 마이크로 엘이디 패키지(14)는 하나의 패키지(R,G,B 엘이디 칩으로 구성)가 회로 기판(160)에 장착되거나, 도시된 바와 같이, 복수의 패키지가 한번에 회로 기판(160)에 장착될 수도 있다. 엘이디 칩이 200㎛ 이하, 100㎛ 이하, 수십 ㎛에 이르는 작은 크기로 소형화함에 따라 2개의 전극(P) 사이의 폭도 좁아져서 전극(P)을 직접 회로 기판(160)에 부착하기는 어려우며, 도시된 바와 같이, 마이크로 엘이디 패키지(14)는 하부 몰딩부(140)와 확장 전극(142)을 더 구비한다. 확장 전극(142)을 구비함으로써, 회로 기판(160)의 배선 구조에 제약받지 않고, 마이크로 엘이디 패키지(14)를 구현할 수 있게 된다. 확장 전극(142)은 하부 몰딩부(140)를 관통하여 전극(P)과 전기적으로 연결되어 있다. 상부 몰딩부(130)가 투명 재질인 경우에, 하부 몰딩부(140)는 불투명 재질로 형성될 수 있으며, 상부 몰딩부(130)가 백색 또는 흑색으로 불투명 재질인 경우에, 하부 몰딩부(140)는 상부 몰딩부(130)와 동일한 재질로 일체로 형성될 수 있다. 몰딩하는 방법으로는 전사 몰딩(transfer molding), 인젝션 몰딩(injection molding), 응축 몰딩(Compression molding) 등이 사용될 수 있으며, 몰딩 재료로는 에폭시(Epoxy)계 또는 실리콘계 수지(resin) 등이 사용될 수 있다.
한편, 통상의 플립 칩의 경우에, 발광부(E)는 10㎛ 이하의 높이를 가지며, 투명한 성장 기판 또는 지지 기판(S)은 일반적으로 50~150㎛의 높이를 가진다. 엘이디 칩이 200㎛ 이하로 소형화함에 따라, 기판(S)의 높이도 50㎛ 이하로 작아져야 하지만, 발광부(E)를 지지하는 기판(S)을 30㎛ 이하의 높이로 형성하는 것 자체가 쉽지 않은 실정이다. 또한, 기판(S)의 높이를 줄이더라도, 몰딩부(130,140)가 백색 또는 흑색인 경우에, 특히 흑색인 경우에, 몰딩부(130,140)에 의한 광 흡수가 적지 않은 문제가 발생한다. 따라서, 발광부(E)가 몰딩부(130,140) 상측에 위치하는 구조의 칩, 즉 수직 칩(Vertical Chip)의 사용을 검토하여야 한다(도 2 참조).
그러나, 확장 전극을 구비하는 형태 엘이디 패키지에 있어서, 엘이디 칩이 200㎛ 이하로 소형화함에 따라 수직 구조의 엘이디 칩을 도입하는 경우에도, 개선해야 할 사항이 적지 않으며, 특히, 기존 수직 구조의 엘이디 칩 패키지에서와 달리 몰딩부(31)가 지지체(6)와 직접 접촉하게 되므로, 지지체(6)를 선정함에 있어서 지지체(6)와 발광부(4) 간의 열팽창계수 차이를 고려해야 할 뿐만 아니라, 지지체(6)와 몰딩부(31) 간의 열팽창계수의 차이를 고려해야 한다. 즉, 지지체(6) 물질이 발광부(4)와 몰딩부(31) 물질의 열팽창계수를 고려하여 선정(열팽창계수 차가 2ppm 정도로 작을 것)되는 것이 바람직하다. 또 다른 한편으로, 지지체(6) 물질의 거동이 발광부(4)와 몰딩부(31)에 영향을 미치지 않도록 300℃ 이하에서 열팽창계수가 가능한 작은 물질(열팽창계수가 1ppm 정도로 작을 것), 즉 외부 환경 온도변화에 기계적 물질 변형이 거의 없는 특성을 고려하여 선정되어야 한다.
또한, 열팽창계수를 고려하여 지지체(6) 물질을 선정하는 한편, 수직 구조의 엘이디 칩(20)을 개별화할 때, 이를 지지하는 지지체(6)의 측면(6a)이 수직면에 가까워야 하며, 선정된 개별화된 지지체(6)의 측면(6a)이 수직 면에 가까워질 수 있는 기존 공정(Laser Ablation, Sawing)과 다른 새로운 공정이 개발, 제시되어야 한다.
지지체(6)의 측면(6a)이 수직면에 가까워야 하는 이유는 개별화할 때, 엘이디 칩의 구조 및 사이즈와 무관하게 통상적으로 엘이디 칩 간의 거리가 생산성을 감안해서 50㎛ 이하인데, 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 엘이디 칩으로 작아질수록 수직(측)면을 갖추어야 칩 및 패키지의 품질에 유리한다. 미니 및 마이크로 수직 구조의 엘이디 칩 품질 관점에서 보면, 수직 절단이 되지 않으면 이웃 간의 엘이디 칩 품질에 영향을 미칠 것으로 예상이 된다. 패키지 품질 관점에 보면 배열한 후에 패키지 공정을 할 때, 일정한 거리를 유지하기가 어려워서 후속 공정(절단) 과정에서 이웃 간의 패키지 품질에 영향을 미칠 것으로 예상이 된다.
지지체(6)의 두께가 30㎛ 이하인 것이 바람직한데, 엘이디 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩을 제조하기 위해서는 가로/세로 크기와 높이 크기를 감안했을 때, 30㎛ 이하의 지지대(6)를 가져야 구조적으로 안정적인 포지션닝(Positioning)과 배열이 가능하기 때문이다.
또한, 30㎛ 이하의 두께를 갖고 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩을 집단 전사(Massive Transfer) 공정을 통해 패널 간 위치 이동을 할 때 가장 많이 양산성이 검증되었고 널리 사용되는 방법으로 스탬프(PDMS Stamp) 공정이 있는데, 이와 결합하여 미니 및 마이크로 수직 구조의 엘이디 칩을 집단 전사하고, 탈착(Release)하는데 용이하게 하기 위해서는 지지대(6)가 자성(Magnetic)을 가지는 것이 바람직하다.
이에 대하여 '발명을 실시하기 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 가로x세로의 폭이 200㎛x200㎛ 이하의 수직 구조의 엘이디 칩을 준비하는 단계;로서, 엘이디 칩은 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 통해 빛을 생성하는 활영 영역, 활성 영역을 기준으로 제1 반도체 영역에 대향하는 측에 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 구비하며, 성장 기판이 제거된 상태로 제1 반도체 영역, 활성 영역, 제2 반도체 영역이 발광부를 형성하고, 엘이디 칩은 제1 반도체 영역 측에 제1 반도체 영역과 전기적으로 연결되는 제1 전극, 제2 반도체 영역 측에 제2 반도체 영역과 전기적으로 연결되어 제2 전극으로 기능하며 발광부를 지지하고 30㎛ 이하의 두께를 가지는 지지체, 그리고 발광부와 지지체를 접합하는 적어도 하나의 접합층을 더 구비하는, 엘이디 칩을 준비하는 단계; 제1 전극과 제1 반도체 영역이 노출되도록 엘이디 칩을 백색 또는 흑색으로 된 몰드부로 둘러싸는 단계; 몰드부에, 제1 전극으로의 전기적 연통을 위해 하면으로부터 상면으로 이어진 제1 관통홀과, 지지체로의 전기적 연통을 위해 하면으로부터 지지체로 이어진 제2 관통홀을 형성하는 단계; 그리고 제1 관통홀을 통해 제1 전극과 전기적으로 연통하는 제1 확장 전극과 제2 관통홀을 통해 지지체와 전기적으로 연통하는 제2 확장 전극을 형성하는 단계;를 포함하는, 엘이디 패키지를 제조하는 방법이 제공된다.
이에 대하여 '발명을 실시하기 위한 구체적인 내용'의 후단에 기술한다.
도 1은 국제 공개특허공보 WO2019-013469호에 제시된 마이크로 엘이디 패키지의 일 예를 나타내는 도면,
도 2는 본 개시에 따른 엘이디 칩의 일 예를 나타내는 도면,
도 3은 본 개시에 따른 엘이디 패키지의 일 예를 나타내는 도면,
도 4는 본 개시에 따른 엘이디 패키지의 또 다른 예를 나타내는 도면,
도 5 내지 도 11은 도 2에 제시된 엘이디 칩을 제조하는 방법의 일 예를 설명하는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 2는 본 개시에 따른 엘이디 칩의 일 예를 나타내는 도면으로서, 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩(20)은 제1 반도체 영역(1; 예: n형 GaN), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(2; 예: InGaN/(In)GaN MQWs) 및 제2 반도체 영역(3; 예: p형 GaN)을 구비하는 발광부(4), 제1 반도체 영역(1)과 전기적으로 연결된 제1 전극(5)과 제2 전극으로 기능하며 발광부(4)를 지지하는 지지체(6)를 포함한다. 발광부(4)와 지지체(6)는 제1 접합층(7)과 제2 접합층(8)을 통해 접합되어 있다. 미설명 부호 9는 반사 구조로서, 금속 반사막, DBR 반사막 또는 이들의 조합으로 이루어질 수 있다. 미설명 부호 10은 절연 보호막(예: SiO2)이다. 바람직하게는 제1 반도체 영역(1)에 활성 영역(2)에서 생성된 빛의 산란을 위한 거친 표면(11)이 형성된다. 제1 반도체 영역(1)과 제2 반도체 영역(3)은 다층으로 구성될 수 있으며, 이들의 도전성이 반대로 형성될 수 있음은 물론이다. 엘이디 칩(20)이 청색 또는 녹색을 발광하는 경우에 발광부(4)는 AlGaInN 물질로 이루어지며, 적색을 발광하는 경우에 AlGaInP 물질로 이루어질 수 있다.
도 3은 본 개시에 따른 엘이디 패키지의 일 예를 나타내는 도면으로서, 엘이디 패키지(30)는 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩(20)과 엘이디 칩(20)을 둘러싸서 지지하는 몰드부(31)를 포함한다. 엘이디 칩(20)은 빛이 몰드부(31)의 상면(31a)을 통해 방출될 수 있도록 몰드부(31)에 고정되어 있다. 즉, 몰드부(31)의 상면(31a)의 일부가 개방되어 있다. 몰드부(31)에는 2개의 관통홀(32,33)이 형성되어 있으며, 확장 전극(34)이 관통홀(32)을 통해 제1 전극(5)에 전기적으로 연결되도록 형성되어 있고, 확장 전극(35)이 관통홀(33)을 통해 제2 전극인 지지체(6)에 전기적으로 연결되도록 몰드부(31)의 하면(31b)에 형성되어 있다. 도 1에 제시된 예와 달리, 확장 전극(34)은 몰드부(31)의 상면(31a)에서 제1 전극(5)과 연결되며, 따라서 몰드부(31) 내에서 엘이디 칩(20)을 비켜서 형성된 관통홀(32)로부터 제1 전극(5)으로 몰드부(31)의 상면(31a)에서 뻗어있는 상부 확장 전극(34a)을 더 포함한다. 상부 확장 전극(34a)은 관통홀(32)에 확장 전극(34)을 형성하는 공정(예: 도금 공정)에서 함께 형성될 수 있으며, 관통홀(32)에 확장 전극(34)을 형성한 후에 별도의 공정(예: 스퍼터링)을 통해 형성하는 것도 가능하다. 관통홀(32,33)의 형성에는 레이저 드릴링이 이용될 수 있으며, 이 때, 몰드부(31)는 LDS(Laser Direct Structuring) 또는 LDI(Laser Direct Imaging) 가능 물질로 이루어질 수 있다. 이러한 구성을 통해, 확장 전극(34,35)과 관통홀(32,33)의 결합력을 높혀, 확장 전극(34,35)의 몰드부(31)에 대한 확실한(secure) 고정을 보장할 수 있는 이점을 가진다. 발광부(4)는 몰드부(31)의 상부에 구비되며, 볼륨 에미터(Volume Emitter)가 아니라 서피스 에미터(Surface Emitter)로 이루어지므로, 몰드부(31)가 백색 또는 흑색을 띠는 불투광 물질, 특히 흑색을 띠는 불투광 물질로 구성됨에도 불구하고, 몰드부(31)에 의한 광 흡수를 최소화할 수 있게 된다.
통상 엘이디 칩(20)은 통상 사각형의 횡단면을 갖는다. 도시된 엘이디 패키지(30)는 특히, 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩(20)에 적합하다. 발광부(4)의 높이는 통상 10㎛를 넘지 않는다.
전술한 바와 같이, 30㎛ 이하의 두께를 가지면서, 개별화된 상태에서 측면(6a)이 수직 절단 형상에 가까우며, 열팽창계수가 1ppm 정도로 작아 그 자체로 열팽창을 거의 하지 않으면서, 자성을 띠는 지지체(6) 물질은 인바(Invar; FeNi36) 이외에는 알려진 바가 거의 없다. 인바는 니켈(36%)-철(64%)로 구성된 합금이며, 주로 OLED 디스플레이 제작에서 마스크로 쓰이고, 수직 구조의 엘이디 칩의 지지체로도 언급되고 있지만, 실제 200㎛ 이하 폭의 수직 구조의 엘이디 칩(20)에서 30㎛ 이하의 두께를 가지는 지지체(6)로 제안된 바가 없다. 이와 같이, 지지체(6)를 열팽창계수가 아주 작은 인바로 선정함으로써, 지지체(6) 물질의 열팽창계수를 상수로 두고, 몰드부(31) 물질을 열팽창계수의 차가 10ppm 이내인 물질로 선정할 수 있는 이점을 가지게 된다.
한편, 몰드부(31) 물질 또한 인바로 된 지지체(6)와의 열팽창계수의 차이가 10ppm 이하로 선정되어야 하며, 바람직하게는 LDS 또는 LDI 공정이 가능하도록 선정되어야 한다.
이러한 조건을 만족하는 몰드부(31) 물질은 첫째, 가능한 낮은 열팽창계수 특성을 갖는 물질이어야 한다. 30㎛ 이하의 두께를 가지는 지지체(6)를 구비한 200㎛ 이하 폭의 수직 구조의 엘이디 칩(20)에서 주요 두께(부피, 비중)를 갖는 지지체(6) 물질과의 열팽창계수 차가 10ppm 이하로 하는 것이 열기계적 스트레스 및 기계적 변형(휨)을 최소화해서 수직 구조의 엘이디 칩(20)의 품질적 영향을 최소화할 수 있다. 둘째, 열팽창계수 특성 이외에, 최적화된 점성 값(well-balanced viscosity level)을 가져야 몰딩 공정중에서 흐름성과 작업성이 용이하다. 이러한 점성 값은 몰드부(31) 내부에 포함된 실리카(Silica; SiO2) 등의 필러(Filler) 종류 및 함량에 따라 조절될 수 있다. 상기 조건을 만족하는 대표적인 몰드부(31) 물질과 공정은 에폭시(Epoxy)를 모체(Matrix)로 하고 80% 이상의 필러 등을 포함하는 액상의 LMC(Liquid-type Epoxy Molding Compound), SMC(Silicone Molding Compound)가 있고, 이는 응축 몰딩(Compressive Molding) 공정을 통해 형성하는 것이 바람직하다. 이와는 달리, 고상의 EMC(Solid Epoxy Molding Compound) 물질은 전사 몰딩(Transfer Molding) 공정을 통해 형성하는데 본 개시의 물질과 공정에서는 우선적이지는 않다. 한편, 포토리소그라피 공정과 품질 강화 관점에서, 몰드부(31) 물질을 고려할 수 있는데, 폴리 이미드(Polyimide (PI)), 폴리벤조 옥사졸(Polybenzoxazole(PBO)), 액정 폴리머(Liquid Crystal Polymer(LCP))가 있다. 이들 물질은 액상 형태(Liquid Form)로 사용되기 때문에 일반적인 스피코팅 공정을 포함한 제반 포토리소그라피 공정(소프트 베이킹(Soft Baking), 노광(Exposure), 현상(Development), 및 최종 하드 베이킹(Hard Baking))을 통해서 제조되기 때문에 공정이 더 용이한 이점을 가진다.
도 4는 본 개시에 따른 엘이디 패키지의 또 다른 예를 나타내는 도면으로서, 엘이디 패키지(30)는 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩(20)에 더하여 몰드부(31)에 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩(21)을 포함한다. 엘이디 칩(21)은 관통홀(32)을 통해 확장 전극(34)과 전기적으로 연통하고, 관통홀(36)을 통해 확장 전극(37)과 전기적으로 연통한다. 제시된 예에서, 확장 전극(34)이 엘이디 칩(20)과 엘이디 칩(21)에 대해 공통 전극으로 사용되었으나, 엘이디 칩((21)에 대해 별도로 관통홀을 구비하고 확장 전극을 구비할 수 있음은 물론이며, 이러한 형태에서 확장 전극(35)과 확장 전극(37)을 몰드부(31)의 하면(31b)에서 연결시켜 이 확장 전극(35,37)을 공통 전극으로 사용하는 형태도 가능하다. 엘이디 칩(20)과 엘이디 칩(21)은 같은 색을 발광하거나 다른 색을 발광할 수 있으며, 엘이디 칩(21) 대신에 발광 소자가 아닌 전자 소자를 이용하는 것도 배제하지 않는다. 이러한 구성은 2개의 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩(20,21)을 넘어, 3개 이상의 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩으로 구성될 수 있으며, 이들로 구성된 엘이디 패키지(30)가 디스플레이, 간판 등의 하나의 픽셀에 대응할 수 있으며, 하나의 몰드부(31)에 복수의 픽셀에 대응할 수 있도록 복수의 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩을 배열하고, 확장 전극을 통해 전기적으로 연결하는 것도 또한 가능하다. 또한 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩(20,21)을 몰드부(31)로 둘러싸기 이전에 엘이디 칩(20,21)을 전사하는 공정에서, 엘이디 칩(20,21) 각각을 Pick&Place의 방식으로 개별적으로 옮기거나 엘이디 칩(20,21)을 적절한 캐리어에 부착한 상태로 함께 옮기는 등 다양한 전사 방법이 이용될 수 있다.
이하에서, 도 5 내지 도 11을 통해 도 2에 제시된 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩을 제조하는 방법의 일 예를 설명한다.
먼저, 도 5에 도시된 바와 같이, 에피 웨이퍼(40)를 준비한다. 에피 웨이퍼(40)는 성장 기판(G)에 발광부(4)로서 제1 반도체 영역(1), 활성 영역(2) 및 제2 반도체 영역(3)을 성장시킴으로 준비될 수 있다. 성장 기판(G) 대신에 두번의 웨이퍼 본딩을 공정을 거쳐 성장 기판(G)을 지지 기판으로 대체해 두는 것도 가능하다.
다음으로, 도 6에 도시된 바와 같이, 에피 웨이퍼(40)에 반사 구조(9)와 제1 접합층(7)을 형성한다. 그리고, 지지체(6)를 준비하고, 지지체(6)에 제2 접합층(8)을 형성한다. 이 때, 제2 접합층(8)을 미리 개별화될 칩의 크기로 패턴화 내지 개별화해두는 것이 바람직한데, 이는 접합성을 띠는 금속으로 이루어지는 제2 접합층(8)은 접합 공정 후에 형성된 합금으로 물성 변화가 일어나 대부분의 습식 용액으로 식각 제거하기가 쉽지 않을 뿐만 아니라, 후술하는 바와 같이, 인바로 이루어지는 지지체(6)를 습식 식각(wet etching)하는 식각액으로는 제2 접합층(8)이 제거되지 않기 때문이다. 제2 접합층(8)의 패턴화 내지 개별화는 미리 포토리소그라피 공정을 통해 포토레지스트로 된 마스크를 형성하고 제2 접합층(8)을 증착한 다음, 마스크를 제거함으로써 이루어질 수 있다. 제1 접합층(7)과 제2 접합층은 1) 저융점 금속인 인듐(In), 주석(Sn), 아연(Zn), 갈륨(Ga), 안티모늄(Sb), 납(Pb)과 귀금속인 금(Au), 은(Ag), 동(Cu), 배금(Pt), 팔라듐(Pd); 등으로 합금된 화합물 또는 단층/ 다층으로 구성될 수 있으며, 또한 2) 저융점 금속인 인듐(In), 주석(Sn), 아연(Zn), 갈륨(Ga), 안티모늄(Sb), 납(Pb)과 강자성 금속인 코발트(Co), 니켈(Ni), 철(Fe); 등으로 합금된 화합물 또는 단층/ 다층으로도 구성될 수 있다. 경우에 따라서는 제1 접합층(7) 또는 제2 접합층(8) 중에서 한쪽 접합층에 상기 (1) 또는 (2)를 형성하고, 또 다른 한쪽 접합층은 귀금속인 저융점 금속 원소 없이 금(Au), 은(Ag), 동(Cu), 배금(Pt), 팔라듐(Pd) 또는 강자성 금속인 코발트(Co), 니켈(Ni), 철(Fe)단독으로 형성한 다음 접합하는 것도 가능하다.
한편, 도 7에 도시된 바와 같이, 반사 구조(9)와 제1 접합층(7)도 제2 접합층(8)과 동일하게 패턴화 내지 개별화해두는 것도 가능하다.
다음으로, 도 8에 도시된 바와 같이, 제1 접합층(7)과 제2 접합층(8)을 통해 에피 웨이퍼(40)와 지지체(6)를 접합한 상태에서, 적절한 제거 공정(예: LLO(Laser Lift-Off))을 통해 성장 기판(G)을 제거한다.
다음으로, 도 9에 도시된 바와 같이, 주지의 공정을 통해, 거친 표면(11) 형성 공정, 발광부(4) 개별화 공정, 절연 보호막(10) 형성 공정을 행한다.
다음으로, 도 10에 도시된 바와 같이, 지지체(6)에 적절한 캐리어(50)가 부착된 상태에서, 인바로 된 지지체(6)를 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩 크기로 개별화하는 작업을 진행한다. 이 작업이 중요한데, 이 작업은 OLED 디스플이에 제조에서 쉐도우 마스크에 이용되는 인바 박막(Invar Thin Film Shadow Mask)을 습식 식각(Wet Echting)하는 방법을 적용함으로써 구현될 수 있다(논문: Analysis of the Machining Depth over Time in Wet Etching for Fabrication of Invar Thin Film Shadow Mask; Materials Science and Engineering 205 (2017) 012021). 예를 들어, 철과 니켈로 구성된 인바 지지체(6)를 습식 식각하기 위해서는 기본적으로 감광제 또는 감광제 필름(드라이 필름)을 사용한 포토리소그라피 공정을 통해 일정한 모양으로 패턴화한 다음, 습식 식각하고자 하는 인바 표면을 20-60% 삼염화철(FeCl3) 수용액에서 식각 공정을 수행한다. 수용액 온도는 상온(Room Temperature)에서 100℃ 미만을 유지하는 것이 바람직하다. 경우에 따라서는 압력 노즐(Pressure Nozzle)을 사용할 수 있다.
마지막으로, 도 11에 도시된 바와 같이, 절연 보호막(10)의 일부를 제거하고 제1 전극(5)을 형성하여, 도 2에 도시된 것과 같은 칩 사이즈가 200㎛x200㎛ 이하의 미니 및 마이크로 수직 구조의 엘이디 칩(20)을 완성한다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 가로x세로의 폭이 200㎛x200㎛ 이하의 수직 구조의 엘이디 칩을 준비하는 단계;로서, 엘이디 칩은 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 통해 빛을 생성하는 활영 영역, 활성 영역을 기준으로 제1 반도체 영역에 대향하는 측에 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 구비하며, 성장 기판이 제거된 상태로 제1 반도체 영역, 활성 영역, 제2 반도체 영역이 발광부를 형성하고, 엘이디 칩은 제1 반도체 영역 측에 제1 반도체 영역과 전기적으로 연결되는 제1 전극, 제2 반도체 영역 측에 제2 반도체 영역과 전기적으로 연결되어 제2 전극으로 기능하며 발광부를 지지하고 30㎛ 이하의 두께를 가지는 지지체, 그리고 발광부와 지지체를 접합하는 적어도 하나의 접합층을 더 구비하는, 엘이디 칩을 준비하는 단계; 제1 전극과 제1 반도체 영역이 노출되도록 엘이디 칩을 백색 또는 흑색으로 된 몰드부로 둘러싸는 단계; 몰드부에, 제1 전극으로의 전기적 연통을 위해 하면으로부터 상면으로 이어진 제1 관통홀과, 지지체로의 전기적 연통을 위해 하면으로부터 지지체로 이어진 제2 관통홀을 형성하는 단계; 그리고 제1 관통홀을 통해 제1 전극과 전기적으로 연통하는 제1 확장 전극과 제2 관통홀을 통해 지지체와 전기적으로 연통하는 제2 확장 전극을 형성하는 단계;를 포함하는, 엘이디 패키지를 제조하는 방법.
(2) 지지체는 인바(Invar)로 되어 있으며, 엘이디 칩을 준비하는 단계에서, 적어도 하나의 접합층이 가로x세로의 폭이 200㎛x200㎛ 이하의의 크기로 개별화된 상태에서 지지체를 습식 식각을 통해 가로x세로의 폭이 200㎛x200㎛ 이하의 크기로 개별화하는, 엘이디 패키지를 제조하는 방법.
(3) 몰드부는 인바(Invar)로 된 지지체와 열팽창계수의 차이가 10ppm 이내인, 엘이디 패키지를 제조하는 방법.
(4) 제1 관통홀 및 제2 관통홀을 형성하는 단계에서, 제1 관통홀과 제2 관통홀은 레이저를 이용하여 형성되며, 몰드부는 LDS 또는 LDI 가능한 물질로 이루어지는, 엘이디 패키지를 제조하는 방법.
(5) 몰드부는 액상의 LMC(Liquid-type Epoxy Molding Compound) 및 SMC(Silicone Molding Compound) 중의 하나로 이루어지고, 응축 몰딩(Compressive Molding) 공정을 통해 형성되는, 엘이디 패키지를 제조하는 방법.
(6) 몰드부는 폴리 이미드(Polyimide (PI)), 폴리벤조 옥사졸(Polybenzoxazole(PBO)), 액정 폴리머(Liquid Crystal Polymer(LCP)) 중의 하나로 이루어지는, 엘이디 패키지를 제조하는 방법.
본 개시에 따른 엘이디 패키지를 제조하는 방법에 의하면, 두 개의 확장 전극을 이용하여, 30㎛ 이하의 두께를 가지는 지지체에 의해 지지된 가로x세로의 폭이 200㎛x200㎛ 이하의 수직 구조의 엘이디 칩을 구비하는 엘이디 패키지를 제조할 수 있게 된다.

Claims (6)

  1. 엘이디 패키지를 제조하는 방법에 있어서,
    가로x세로의 폭이 200㎛x200㎛ 이하의 수직 구조의 엘이디 칩을 준비하는 단계;로서, 엘이디 칩은 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공의 재결합을 통해 빛을 생성하는 활영 영역, 활성 영역을 기준으로 제1 반도체 영역에 대향하는 측에 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 구비하며, 성장 기판이 제거된 상태로 제1 반도체 영역, 활성 영역, 제2 반도체 영역이 발광부를 형성하고, 엘이디 칩은 제1 반도체 영역 측에 제1 반도체 영역과 전기적으로 연결되는 제1 전극, 제2 반도체 영역 측에 제2 반도체 영역과 전기적으로 연결되어 제2 전극으로 기능하며 발광부를 지지하고 30㎛ 이하의 두께를 가지는 지지체, 그리고 발광부와 지지체를 접합하는 적어도 하나의 접합층을 더 구비하는, 엘이디 칩을 준비하는 단계;
    제1 전극과 제1 반도체 영역이 노출되도록 엘이디 칩을 백색 또는 흑색으로 된 몰드부로 둘러싸는 단계;
    몰드부에, 제1 전극으로의 전기적 연통을 위해 하면으로부터 상면으로 이어진 제1 관통홀과, 지지체로의 전기적 연통을 위해 하면으로부터 지지체로 이어진 제2 관통홀을 형성하는 단계; 그리고
    제1 관통홀을 통해 제1 전극과 전기적으로 연통하는 제1 확장 전극과 제2 관통홀을 통해 지지체와 전기적으로 연통하는 제2 확장 전극을 형성하는 단계;를 포함하는, 엘이디 패키지를 제조하는 방법.
  2. 청구항 1에 있어서,
    지지체는 인바(Invar)로 되어 있으며,
    엘이디 칩을 준비하는 단계에서, 적어도 하나의 접합층이 가로x세로의 폭이 200㎛x200㎛ 이하의의 크기로 개별화된 상태에서 지지체를 습식 식각을 통해 가로x세로의 폭이 200㎛x200㎛ 이하의 크기로 개별화하는, 엘이디 패키지를 제조하는 방법.
  3. 청구항 2에 있어서,
    몰드부는 인바(Invar)로 된 지지체와 열팽창계수의 차이가 10ppm 이내인, 엘이디 패키지를 제조하는 방법.
  4. 청구항 3에 있어서,
    제1 관통홀 및 제2 관통홀을 형성하는 단계에서, 제1 관통홀과 제2 관통홀은 레이저를 이용하여 형성되며, 몰드부는 LDS 또는 LDI 가능한 물질로 이루어지는, 엘이디 패키지를 제조하는 방법.
  5. 청구항 4에 있어서,
    몰드부는 액상의 LMC(Liquid-type Epoxy Molding Compound) 및 SMC(Silicone Molding Compound) 중의 하나로 이루어지고, 응축 몰딩(Compressive Molding) 공정을 통해 형성되는, 엘이디 패키지를 제조하는 방법.
  6. 청구항 1에 있어서,
    몰드부는 폴리 이미드(Polyimide (PI)), 폴리벤조 옥사졸(Polybenzoxazole(PBO)), 액정 폴리머(Liquid Crystal Polymer(LCP)) 중의 하나로 이루어지는, 엘이디 패키지를 제조하는 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100909733B1 (ko) * 2002-01-28 2009-07-29 니치아 카가쿠 고교 가부시키가이샤 지지기판을 갖는 질화물 반도체소자 및 그 제조방법
KR20130061231A (ko) * 2011-12-01 2013-06-11 엘지이노텍 주식회사 고출력 발광소자 패키지 및 그의 제조 방법
KR101519110B1 (ko) * 2014-04-30 2015-05-12 한국광기술원 발광다이오드 패키지 및 그 제조방법
JP2018101785A (ja) * 2016-12-20 2018-06-28 エルジー ディスプレイ カンパニー リミテッド 発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置
KR20180115173A (ko) * 2017-04-12 2018-10-22 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7842547B2 (en) 2003-12-24 2010-11-30 Lumination Llc Laser lift-off of sapphire from a nitride flip-chip
JP5305594B2 (ja) 2004-02-20 2013-10-02 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 光電素子、多数の光電素子を有する装置および光電素子を製造する方法
US20090218588A1 (en) * 2007-12-06 2009-09-03 Paul Panaccione Chip-scale packaged light-emitting devices
JP6045999B2 (ja) 2013-07-31 2016-12-14 株式会社東芝 半導体発光装置及びその製造方法
JP6182050B2 (ja) 2013-10-28 2017-08-16 株式会社東芝 半導体発光装置
US11756980B2 (en) 2019-05-14 2023-09-12 Seoul Viosys Co., Ltd. LED chip package and manufacturing method of the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100909733B1 (ko) * 2002-01-28 2009-07-29 니치아 카가쿠 고교 가부시키가이샤 지지기판을 갖는 질화물 반도체소자 및 그 제조방법
KR20130061231A (ko) * 2011-12-01 2013-06-11 엘지이노텍 주식회사 고출력 발광소자 패키지 및 그의 제조 방법
KR101519110B1 (ko) * 2014-04-30 2015-05-12 한국광기술원 발광다이오드 패키지 및 그 제조방법
JP2018101785A (ja) * 2016-12-20 2018-06-28 エルジー ディスプレイ カンパニー リミテッド 発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置
KR20180115173A (ko) * 2017-04-12 2018-10-22 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치

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