JP7464541B2 - 表示バックプレート及びその製作方法、表示パネル及びその製作方法、表示装置 - Google Patents

表示バックプレート及びその製作方法、表示パネル及びその製作方法、表示装置 Download PDF

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Description

本開示は、表示技術の分野に関し、特に表示バックプレート及びその製作方法、表示パネル及びその製作方法、表示装置に関するものである。
マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、Ｍｉｃｒｏ－ＬＥＤ）表示技術とは、ＬＥＤのサイズを１００μｍ以下に小型化して表示パネルを作製する技術である。Ｍｉｃｒｏ－ＬＥＤ表示パネルは、高輝度、高コントラスト、超高解像度と彩度、長寿命、高速応答、省エネルギー、環境に対する高い適応性など多くの利点を有している。
Ｍｉｃｒｏ－ＬＥＤ表示パネルの製作過程で、表示バックプレートとＭｉｃｒｏ－ＬＥＤをそれぞれ製作した後、表示バックプレートとＭｉｃｒｏ－ＬＥＤをボンディング（Ｂｏｎｄｉｎｇ）する必要がある。
本開示の少なくとも一実施例は、
アレイ基板と、前記アレイ基板上の複数対の接続構造とを含み、
前記アレイ基板は、複数の薄膜トランジスタと共通電極信号線とを含み、前記複数の薄膜トランジスタのうちの少なくとも１つは、一対の前記接続構造の一方に接続され、前記 共通電極信号線は、一対の前記接続構造の他方に接続され、
前記接続構造の第１の断面の面積は、前記第１の断面と前記アレイ基板の表面との間の距離と負の相関を有し、前記第１の断面は、前記アレイ基板の表面に平行である、
表示バックプレートに関する。
本開示の実施例の一実施形態として、前記接続構造の材料は、以下の材料のいずれかであり、または以下の材料の合金であり、前記材料は、銅又はアルミニウムである。
本開示の実施例の一実施形態として、前記接続構造は、本体部と導電部とを含み、前記導電部は、前記アレイ基板から離れた前記本体部の表面に位置し、
前記本体部の前記アレイ基板上の正投影は、前記導電部の前記アレイ基板上の正投影内に位置し、
前記導電部と前記本体部は、前記アレイ基板の表面から離れて共形し、
前記本体部の材料は、絶縁材である。
選択肢の一つとして、任意の位置における前記導電部の厚さの間の差は、設定値より小さい。
選択肢の一つとして、前記導電部の材料は、以下の材料のいずれかであり、または以下の材料の合金であり、前記材料は、銅又はアルミニウムである。
選択肢の一つとして、前記本体部は、有機絶縁部と無機絶縁部とを含み、前記無機絶縁部は、前記有機絶縁部と前記導電部との間に位置する。
例示的に、前記接続構造と前記アレイ基板との最大距離の値は、３ミクロンから５ミクロンの間である。
選択肢の一つとして、前記接続構造は、前記アレイ基板の第１の側に位置し、前記表示バックプレートは、パッドをさらに含み、前記パッドは、前記アレイ基板の第２の側に位置し、前記第２の側は、前記第１の側に対向する。
選択肢の一つとして、前記表示バックプレートは、パッケージ層をさらに含み、前記パッドは、前記アレイ基板と前記パッケージ層との間に位置する。
選択肢の一つとして、前記表示バックプレートは、前記アレイ基板の表面に位置するベースをさらに含み、前記ベースは、前記接続構造に１対１で対応する凹部を含み、前記凹部の第２の断面の面積は、前記第２の断面と前記アレイ基板の表面との間の距離と負の相関を有し、前記第２の断面は、前記アレイ基板の表面に平行であり、前記接続構造は、対応する前記凹部内にある。
例示的に、前記ベースは、順次積層された基板と、分離可能な層と、樹脂層とを含み、前記凹部は、前記樹脂層に位置する。
例示的に、前記ベースは、基板を含み、前記凹部は、前記基板に位置し、前記表示バックプレートは、前記ベースと前記接続構造との間に位置する分離可能な層をさらに含む。
例示的に、前記分離可能な層の材料は、以下の材料のいずれかから選ばれ、前記材料は、有機樹脂材料またはＧａＮである。
本開示の少なくとも一実施例は、
前述のいずれか１項に記載の表示バックプレートと、前記表示バックプレートにおける複数のＭｉｃｒｏ－ＬＥＤとを含み、前記複数のＭｉｃｒｏ－ＬＥＤのいずれかは、第１の極と第２の極とを含み、前記第１の極と前記第２の極は、それぞれ、一対の前記接続構造のうちの１つに接続されている、
表示パネルに関する。
選択肢の一つとして、前記接続構造の材料硬度は、前記第１の極と前記第２の極の材料硬度より大きい。
選択肢の一つとして、前記第１の極または第２の極の前記接続構造に接触する面は、前記接続構造を囲む突起を有する。
本開示の少なくとも一実施例は、前述のいずれか１項に記載の表示パネルを含む表示装置に関する。
本開示の少なくとも一実施例は、
複数対の接続構造を形成することと、
前記複数対の接続構造が配置されたアレイ基板を形成し、前記アレイ基板は、複数の薄膜トランジスタと共通電極信号線とを含み、前記複数の薄膜トランジスタのうちの少なくとも１つは、一対の前記接続構造の一方に接続され、前記共通電極信号線は、一対の前記接続構造の他方に接続されることと、
前記接続構造の第１の断面の面積は、前記第１の断面と前記アレイ基板の表面との間の距離と負の相関を有し、前記第１の断面は、前記アレイ基板の表面に平行であることと、
を含む、
表示バックプレートの製作方法に関する。
選択肢の一つとして、
前記複数対の接続構造を形成することは、
ベースを提供することと、
前記ベースの片側に凹部を形成し、前記凹部の第２の断面の面積は、前記第２の断面と前記アレイ基板の表面との間の距離と負の相関を有し、前記第２の断面は、前記アレイ基板の表面に平行であることと、
少なくとも前記凹部内に前記接続構造を形成することと、
を含む。
本開示の実施例の一実施形態として、前記少なくとも前記凹部内に前記接続構造を形成することは、
前記凹部内にシード層を形成することと、
前記シード層に金属メッキ層を形成することと、
を含む。
本開示の実施例の一実施形態として、前記少なくとも前記凹部内に前記接続構造を形成することは、
前記凹部内に導電部と本体部を順次に形成することと、
前記本体部の前記アレイ基板上の正投影は、前記導電部の前記アレイ基板上の正投影内に位置することと、
前記導電部と前記本体部は、前記アレイ基板の表面から離れて共形することと、
前記本体部の材料は、絶縁材であることと、
を含む。
選択肢の一つとして、前記方法は、
前記ベースを除去することをさらに含む。
例示的に、前記ベースは、順次積層された基板と、分離可能な層と、樹脂層とを含み、前記凹部は、前記樹脂層に位置し、前記前記ベースを除去することは、
前記基板および前記分離可能な層を前記樹脂層から分離することと、
前記樹脂層を除去することと、
を含む。
例示的に、前記ベースは、基板を含み、前記凹部は、前記基板に位置し、前記表示バックプレートは、前記ベースと前記接続構造との間に位置する分離可能な層をさらに含み、前記前記ベースを除去することは、
前記基板および前記分離可能な層を前記接続構造から分離することを含む。
例示的に、前記分離可能な層の材料は、有機樹脂材料であり、前記前記基板および前記分離可能な層を前記接続構造から分離することは、
機械的な力を用いて前記基板および前記分離可能な層を前記有機樹脂層から分離することを含み、
または、前記分離可能な層の材料は、ＧａＮであり、前記前記基板および前記分離可能な層を前記接続構造から分離することは、
レーザ照射を用いて分離可能な層を分解することにより、前記基板が前記接続構造から分離されることを含む。
本開示の少なくとも一実施例は、
前述のいずれか１項に記載の表示バックプレートを提供することと、
複数のＭｉｃｒｏ－ＬＥＤを前記表示バックプレートに同時に移動し、前記複数のＭｉｃｒｏ－ＬＥＤのいずれかは、第１の極と第２の極とを含み、前記第１の極と前記第２の極は、それぞれ、一対の前記接続構造のうちの１つに接続されていることと、
を含む、
表示パネルの製作方法に関する。
選択肢の一つとして、
前記複数のＭｉｃｒｏ－ＬＥＤを前記表示バックプレートに同時に移動することは、
前記表示バックプレートには溶剤がドープされた樹脂材料をコーティングすることと、
物質移動技術を用いて、前記複数のＭｉｃｒｏ－ＬＥＤを前記樹脂材料に同時に移動し、前記Ｍｉｃｒｏ－ＬＥＤの第１の極と第２の極は、前記接続構造に接触することと、
前記樹脂材料を加熱して、前記樹脂材料を硬化させることにより、前記マイクロ発光ダイオードの第１の極と第２の極が前記接続構造に接続されることと、
を含む。
本開示の実施例による表示バックプレートの構造概略図である。 本開示による接続構造の形状概略図である。 本開示の実施例による接続構造の構造概略図である。 本開示の実施例による別の表示バックプレートの構造概略図である。 本開示の実施例による別の表示バックプレートの構造概略図である。 本開示の実施例による別の表示バックプレートの構造概略図である。 本開示の実施例による表示バックプレートの構造概略図である。 本開示の実施例による別の表示バックプレートの構造概略図である。 本開示の実施例による表示パネルの構造概略図である。 本開示の実施例による第１の極および第２の極と接続構造との接触面の概略図である。 本開示の実施例による表示バックプレートの製作方法のフローチャートである。 本開示の実施例による表示バックプレートの製作方法のフローチャートである。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図８に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による表示バックプレートの製作方法のフローチャートである。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による図９に示された表示バックプレートを製作する過程の概略図である。 本開示の実施例による表示パネルの製作方法のフローチャートである。 本開示の実施例による表示パネルを製作する過程の概略図である。 本開示の実施例による表示パネルを製作する過程の概略図である。 本開示の実施例による表示パネルを製作する過程の概略図である。 本開示の実施例による表示パネルを製作する過程の概略図である。 本開示の実施例による表示パネルを製作する過程の概略図である。 本開示の実施例による表示パネルを製作する過程の概略図である。 本開示の実施例による表示パネルを製作する過程の概略図である。
本開示の目的、技術案および利点をより明確にするために、以下、図面を参照して本開示をさらに詳細に説明し、説明された実施例は、全ての実施例ではなく、本開示の一部の実施例にすぎないことは明らかである。本開示の実施例に基づいて、当業者が創造的な労働をしない前提で取得した他のすべての実施例は、本開示の保護の範囲に属する。
通常、表示バックプレートとＭｉｃｒｏ－ＬＥＤとのボンディング過程は、まず、シリコンシートに逆テーパ状の鋭い溝をエッチングすることと、次に、当該鋭い溝に銅（Ｃｕ）テーパーチップを形成することと、移動技術を用いて、Ｍｉｃｒｏ－ＬＥＤをテーパーチップが形成されたシリコンシートに移動し、Ｍｉｃｒｏ－ＬＥＤのＮ電極とＰ電極をそれぞれ２つのテーパーチップの底部に１対１で位置合わせ、テーパーチップの底部とは、テーパーチップの面積が大きい端を指すことと、共晶溶接を用いて、Ｍｉｃｒｏ－ＬＥＤの第１の極および第２の極をテーパーチップに溶接することと、シリコンシートをエッチングすることにより、Ｍｉｃｒｏ－ＬＥＤに固定されたテーパーチップをシリコンシートから分離することと、最後に、移動プロセスを用いて、Ｍｉｃｒｏ－ＬＥＤを表示バックプレートに移動し、テーパーチップを表示バックプレートの第１の極と第２の極に位置合わせ、強固な電気的接続を形成することと含む。
関連技術では、Ｍｉｃｒｏ－ＬＥＤの第１の極と第２の極は、テーパーチップの底部に位置合わせて接続され、Ｍｉｃｒｏ－ＬＥＤ表示パネルにおいてＭｉｃｒｏ－ＬＥＤのサイズが小さく（１００ミクロン以下）、密度が大きく、複数のＭｉｃｒｏ－ＬＥＤを同時にテーパーチップの底部に接続するときの位置合わせに対する要求が高く、操作が困難であるので、現在のボンディング過程では、毎回に１つのＭｉｃｒｏ－ＬＥＤをテーパーチップの底部に接続するしかないが、標準的な４Ｋ（３８４０×２１６０）のＭｉｃｒｏ－ＬＥＤディスプレイを例に挙げると、合計で８２９４４００ピクセルがあり、ＲＧＢサブピクセルに対応して設計され、合計で２４８８３２００個のＭｉｃｒｏ－ＬＥＤチップがあり、毎回に１つのＭｉｃｒｏ－ＬＥＤをテーパーチップにボンディングすると、時間コストと製作コストが非常に高い。同時に、前述のＭｉｃｒｏ－ＬＥＤのボンディング過程では、２回の移動プロセスを経て、Ｍｉｃｒｏ－ＬＥＤ表示パネルの製作プロセスが複雑になり、時間コストと製作コストが非常に高い。上記の両方の理由により、現在のＭｉｃｒｏ－ＬＥＤのボンディングは、高解像度の大きなサイズのＭｉｃｒｏ－ＬＥＤ表示パネルには適用されない。
図１は、本開示の実施例による表示バックプレートの構造概略図である。図１を参照すると、当該表示バックプレートは、アレイ基板１００と、アレイ基板１００上に配置された対になる接続構造２００とを含み、例えば、図１の括弧に含まれる２つの接続構造２００は、対になる。接続構造２００の第１の断面の面積は、第１の断面とアレイ基板１００の表面との間の距離と負の相関を有し、第１の断面は、アレイ基板１００の表面に平行である。負の相関とは、アレイ基板１００の表面からの距離が遠いほど、第１の断面の面積が小さくなることであり、アレイ基板１００の表面は、接続構造２００が設けられた面であり、接続構造２００は、アレイ基板１００の表面から突出している。
図１を参照すると、アレイ基板１００は、複数の薄膜トランジスタ（ＴＦＴ）１００Ａと共通電極信号線１００Ｂとを含み、複数のＴＦＴ１００Ａのうちの少なくとも１つは、一対の接続構造２００の一方に接続され、共通電極信号線１００Ｂは、一対の接続構造２００の他方に接続される。
当該表示バックプレートでは、本体はＴＦＴ基板であり、当該基板の片面には接続構造が設けられ、当該接続構造の第１の断面の面積は、第１の断面とアレイ基板の表面との間の距離と負の相関を有し、つまり、当該接続構造は、突出した尖部を有し、当該尖部のアレイ基板１００上の正投影は、当該接続構造の底部のアレイ基板上の正投影内に位置するので、Ｍｉｃｒｏ－ＬＥＤと当該表示バックプレートをボンディングする際に、Ｍｉｃｒｏ－ＬＥＤは、接続構造の尖部に接続され、接続構造の尖部の間の隙間が接続構造の底部の間の隙間より大きいことにより、Ｍｉｃｒｏ－ＬＥＤとのバインディング時に、多少のずれがあっても、接続構造とＭｉｃｒｏ－ＬＥＤとの電気的接続を確保することができ、位置合わすに対する要求が低くなり、すべてのＭｉｃｒｏ－ＬＥＤを接続構造の尖部に同時に接続することができるので、製作プロセスが簡略化され、時間コストと製造コストが節約され、同時に、当該接続構造は、表示バックプレート上に製作されたものであり、Ｍｉｃｒｏ－ＬＥＤを表示バックプレートに移動するだけでよく、一回の移動過程だけがあり、製作プロセスが簡略化され、時間コストと製造コストが節約された。したがって、当該表示バックプレートは、高解像度の大きなサイズのＭｉｃｒｏ－ＬＥＤ表示パネルには適用され、大面積、高効率、高良率のＭｉｃｒｏ－ＬＥＤのボンディング（Ｂｏｎｄｉｎｇ）を実現することができる。
図２は、本開示による接続構造２００の形状概略図であり、図２を参照すると、本開示の実施例では、接続構造２００は、図２の（ａ）に示すように、円錐、角錐などの規則的な形状であってもよく、図２の（ｂ）～（ｆ）に示すように、他の不規則的な形状であってもよく、例えば、図２の（ｂ）に示された接続構造は、弧状の側辺を有するテーパ形状であり、図２の（ｃ）～（ｆ）に示された接続構造は、複数の尖部を有する。
円錐や角錐によって限定されたテーパ形状を例にとると、当該接続構造２００は、テーパーチップであり、テーパーチップの尖部は、アレイ基板１００から離れる方向に突出し、テーパーチップは、対になるように配置され、対になるテーパーチップは、第１のテーパーチップと第２のテーパーチップとを含み、第１のテーパーチップの尖部は、Ｍｉｃｒｏ－ＬＥＤの第１の電極と接続するために使用され、第２のテーパーチップの尖部は、Ｍｉｃｒｏ－ＬＥＤの第２の電極と接続するために使用される。
本開示の実施例では、一実施形態として、当該接続構造２００は、一体構造の接続構造であり、このとき、接続構造２００は全体として導電性金属で製作される。例えば、接続構造の材料は、銅（Ｃｕ）またはアルミニウム（Ａｌ）である。この２種類の材料を用いて接続構造を製作することにより、導電性能と機械的強度が保証された。
別の実施形態として、当該接続構造２００は、２つの部分から構成される。図３は、本開示の実施例による接続構造の構造概略図であり、図３を参照すると、このとき、当該接続構造２００は、本体部２０１と導電部２０２とを含み、導電部２０２は、アレイ基板１００から離れた本体部２０１の表面に位置し、本体部２０１のアレイ基板１００上の正投影は、導電部２０２のアレイ基板１００上の正投影内に位置し、導電部２０２と本体部２０１は、アレイ基板１００の表面から離れて共形し、本体部２０１の材料は、絶縁材である。
ここで、導電部２０２と本体部２０１は、アレイ基板１００の表面から離れて共形することは、本体部２０１のアレイ基板１００から離れた面の形状が導電部２０２の形状に類似していることを指し、図３に示すように、本体部２０１の表面と導電部２０２の表面は、いずれもテーパ形状であり、この２つのテーパ形状は、相似な図形である。
当該実施形態では、接続構造２００が２つの部分から構成されているが、導電部２０２と本体部２０１との協働により、接続構造２００が同様に電気的接続効果と機械的強度を保証することもできる。
図３を参照すると、当該接続構造では、任意の位置における導電部２０２の厚さの間の差は、設定値より小さく、例えば、当該導電部の厚さの範囲は、１００～５００ｎｍであってもよく、任意の位置における導電部２０２の厚さの間の差は、１０～２５ｎｍより小さく、または、導電部の最大厚さにおける厚さの値の１／２０から１／１０より小さく、つまり、任意の位置における導電部２０２の厚さは、基本的に一致し、このように設計された導電部は、一層構造であり、任意の位置における厚さは、基本的に一致し、この結果、導電部の優れた導電性が保証された。
例示的に、当該接続構造では、導電部２０２が採用した材料は、前述の中実の接続構造が採用した材料と同じであり、例えば、導電部２０２の材料として、銅やアルミニウムが用いられる。銅やアルミニウムを用いて導電部を製作することにより、導電部の導電性能と機械的強度を保証することができる。
例示的に、当該接続構造では、本体部２０１は、有機絶縁部２１１Ａと無機絶縁部２１２Ａとを含み、無機絶縁部２１２Ａは、有機絶縁部２１１Ａと導電部２０２との間に位置する。これらの材料の組み合わせを用いて金属の中空部分を充填することによって、接続構造２０２に対して十分な支持作用を果たすことができる一方、無機材料によって、良い水酸素抵抗能力を実現することができ、一方で有機材料を金属と無機材料との間に置くことで、金属と無機材料との結合を保証することができる。
例示的に、当該無機絶縁部２１２Ａの材料は、酸化ケイ素（ＳｉＯ）であってもよく、当該有機絶縁部２１１Ａの材料は、ポリイミド（ＰＩ）であってもよい。
例示的に、接続構造２００の頂部とアレイ基板１００との最大距離（図１のｄに示す）の値は、３ミクロンから５ミクロンの間であり、つまり、接続構造２０２の高さの範囲は、３ミクロン～５ミクロンであってもよい。当該高さの範囲の接続構造２０２を採用することによって、Ｍｉｃｒｏ－ＬＥＤの第１の極及び第２の極との接触協力を実現し、電気的接続効果を保証することができる。
例示的に、接続構造２０２の高さの範囲は、３ミクロンであってもよく、３ミクロンの高さを有する接続構造２０２は、Ｍｉｃｒｏ－ＬＥＤの第１の極及び第２の極との接触を実現することができる。
ここで、接続構造２０２の高さとは、接続構造の張り出した端部の頂部とアレイ基板の表面との距離である。
本開示の実施例では、接続構造２０２の密度、すなわち接続構造の底部の寸法と間隔は、Ｍｉｃｒｏ－ＬＥＤの密度に基づいて決定されてもよく、Ｍｉｃｒｏ－ＬＥＤの許容密度範囲では、接続構造２０２が十分に大きな寸法と間隔を有することをできるだけ保証することによって、単一の接続構造２０２の導電性能と隣接する接続構造２０２との間の絶縁が保証される。
図４は、本開示の実施例による別の表示バックプレートの構造概略図である。図４を参照すると、接続構造２００は、アレイ基板１００の第１の側に位置し、表示バックプレートは、パッド（Ｐａｄ）３００をさらに含み、パッド３００は、アレイ基板１００の第２の側に位置し、前記第２の側は、前記第１の側に対向する。
パッドを設置することにより、アレイ基板についてＭｉｃｒｏ－ＬＥＤとのボンディングが可能であることが保証された同時に、他のデバイスとのボンディングを実現することができる。
例示的に、当該パッド３００が集積回路（ＩＣ）パッドであることにより、当該アレイ基板がＩＣに接続されることができ、さらにＩＣの駆動によって供給された信号が、最終的にＴＦＴを介してＭｉｃｒｏ－ＬＥＤに伝達され、発光するようにＭｉｃｒｏ－ＬＥＤを駆動することができる。
例示的に、パッド３００は、複数の組に分けられてもよく、各組のパッド３００は、共通パッド３０１、ゲートパッド３０２、およびデータパッド３０３を含む。
アレイ基板１００の各ＴＦＴ１００Ａは、１対の接続構造２００と１組のパッドに対応し、
各ＴＦＴのゲートは、対応するゲートパッドに接続され、各ＴＦＴのソースは、対応するデータパッドに接続され、各ＴＦＴのドレインは、１対の接続構造２００のうちの一方に接続され、各ＴＦＴに対応する共通パッドは、１対の接続構造２００のうちの他方に接続される。
選択肢の一つとして、図４を参照すると、当該表示バックプレートは、パッケージ層４００（または保護層（ＰＶＸ）と呼ばれ）をさらに含み、パッド３００は、アレイ基板１００とパッケージ層４００との間に位置し、パッケージ層４００は、表示バックプレートを使用する前に、パッド３００を保護することができ、この後に表示バックプレートを使用する場合、更に、パッケージ層４００を除去することができる。当該パッケージ層４００の材料として、例えば樹脂などの有機材料が選ばれている。
図５は、本開示の実施例による別の表示バックプレートの構造概略図である。図５を参照すると、当該表示バックプレートは、前記アレイ基板の表面に位置するベース５００をさらに含み、ベース５００は、接続構造２００に１対１で対応する凹部５０１を含み、凹部５０１の第２の断面の面積は、第２の断面とアレイ基板１００の表面との間の距離と負の相関を有し、第２の断面は、アレイ基板１００の表面に平行であり、接続構造２００は、凹部内にある。
ここで、ベース５００は、接続構造２００を製作する基礎であり、つまり接続構造２００は、接続構造２００上に製作されたものであり、製作の際に、まず上述した接続構造２００の形状に合致する凹部５０１を形成し、この後、対応する凹部５０１内に接続構造２００を製作する。接続構造及びアレイ基板の製作が完了した後、ベース５００を残すことにより、表示バックプレートを使用する前に、接続構造２００を保護することができ、この後に表示バックプレートを使用する場合、更に、ベース５００を除去することができる。
図５を参照すると、当該ベース５００は、順次積層された基板５１０と、分離可能な層５１１と、樹脂層５１２とを含み、凹部５０１は、樹脂層５１２に位置する。当該実施形態では、接続構造２００は、樹脂層５１２上に製作され、分離時に、まず分離可能な層５１１を樹脂層５１２から分離して、分離可能な層５１１と基板５１０を剥離し、この後、樹脂層５１２を除去する。
図６は、本開示の実施例による別の表示バックプレートの構造概略図である。図６を参照すると、当該表示バックプレートは、一種類の構造のベース５００を提供し、当該ベース５００は、基板５１０を含み、凹部５０１は、基板５１０に位置し、表示バックプレートは、ベース５００と接続構造２００との間に位置する分離可能な層５１１をさらに含む。当該実施形態では、接続構造２００は、基板５１０上に製作され、分離時に、分離可能な層５１１を接続構造２００から直接に分離して、分離可能な層５１１と基板５１０を剥離する。
図５および図６に示された表示バックプレートでは、基板５１０の材料として、ガラスが選ばれてもよい。
図５および図６に示された表示バックプレートでは、分離可能な層５１１の材料として、有機樹脂材料または窒化ガリウム（ＧａＮ）のいずれかから選ばれてもよい。
有機樹脂材料を使用する場合、有機樹脂材料とガラスとの接着力が、樹脂や金属との接着力より大きいので、機械的力によって基板と分離可能な層を分離することができる。ＧａＮを使用する場合、ＧａＮ層が、レーザ照射後に分解するので、レーザ照射によって基板と分離可能な層を分離することができる。
例示的に、有機樹脂材料は、耐熱性のある有機樹脂であってもよく、例えば、有機樹脂材料は、機械解離剤（ＤＢＬ）である。耐熱性のある有機樹脂を採用する場合、分離可能な層５１１は、５０ｎｍ以上の厚さを有する。
本開示の実施例では、表示バックプレートは、パッド及び接続構造の同時保護を達成するために、前述のパッケージ層４００及びベース５００を同時に含むことができ、使用時に、パッケージ層４００とベース５００を除去すればよい。
図７は、本開示の実施例による表示バックプレートの構造概略図である。以下、図７を参照して、本開示による表示バックプレートにおけるアレイ基板１００の構造を詳細に説明し、アレイ基板１００は、順次積層されたバッファ層１１２と、アクティブ層１１３と、ゲート絶縁層１１４と、ゲート層１１５と、層間絶縁層１１６と、ソースドレイン層１１７と、平坦化層１１８とを含むことができる。ここで、アクティブ層１１３、ゲート絶縁層１１４、ゲート層１１５、層間絶縁層１１６、ソースドレイン層１１７は、前述の薄膜トランジスタ１００Ａを構成し、前述の共通電極信号線１００Ｂは、ゲート層１１５と同層に設けられている。
例示的に、薄膜トランジスタ１００Ａは、多結晶の低温ポリシリコン（ＬＴＰＳ）薄膜トランジスタであり、ＬＴＰＳ薄膜トランジスタは電流性能が良く、電流駆動型のＭｉｃｒｏ－ＬＥＤ表示パネルに適している。図７に示すように、ＬＴＰＳ薄膜トランジスタは、通常、トップゲート構造（薄膜トランジスタのゲートがアクティブ層の上方にある構造）であり、もちろん、他の実施例では、ボトムゲート構造（薄膜トランジスタのゲートがアクティブ層の下方にある構造）を採用してもよい。
さらに、当該アレイ基板１００は、遮光部２１４３をさらに含み、遮光部２１４３は、接続構造２００とアクティブ層１１３との間にあり、アクティブ層１１３のベース５００上の正投影は、当該遮光部２１４３のベース５００上の正投影内に位置し、このように設けられた遮光部２１４３は、アクティブ層１１３に光が照射されないように遮光する。
さらに、当該アレイ基板１００は、第１の配線層２１４をさらに含み、第１の配線層２１４は、ゲート層１１５と接続構造２００とを接続するために使用される。当該第１の配線層２１４は、ソース配線および共通電極配線を含み、ソース配線および共通電極配線はそれぞれ導電部に接続されている。前述の遮光部２１４３は、第１の配線層２１４に設けられてもよい。
さらに、当該アレイ基板１００は、無機絶縁層２１２と有機絶縁層２１１とをさらに含み、有機絶縁層２１１は、第１の配線層２１４と無機絶縁層２１２との間に位置する。ここで、有機絶縁層２１１は、平坦化の役割を果たす一方で、凹部の内部を充填して支持の役割を果たすことによって、全体の接続構造をより強固にする。前述したように、有機絶縁部２１１Ａは、有機絶縁層２１１に位置し、有機絶縁部２１１Ａは、有機絶縁層２１１のアレイ基板の表面から突出した部分であり、無機絶縁部２１２Ａは、無機絶縁層２１２に位置し、無機絶縁部２１２Ａは、無機絶縁層２１２のアレイ基板の表面から突出した部分である。
例示的に、ゲート層１１５は、ゲートと、ゲート線と、共通電極信号線と、ソース配線とを含み、ゲートは、ゲート線に接続され、共通電極信号線は、共通電極配線に接続され、ソース配線は、第１の配線層２１４に接続されている。
例示的に、ソースドレイン層１１７は、ソースと、ドレインと、ゲート配線と、共通電極配線とを含み、ソースとドレインは、アクティブ層１１３に接続され、ソースは、ゲート層１１５のソース配線にも接続され、ゲート配線は、ゲート層１１５のゲート線に接続され、共通電極配線は、ゲート層１１５の共通電極信号線に接続されている。
図８は、本開示の実施例による別の表示バックプレートの構造概略図である。図８に示された表示バックプレートの構造について、図７と比較して、主にベース、接続構造、薄膜トランジスタの膜層、配線及び遮光部などの設計が異なる。
ここで、ベース、接続構造の違いについて、前述された。以下、薄膜トランジスタの膜層、配線及び遮光部などの設計について説明する。
アレイ基板１００は、順次積層された隔離層１１１、絶縁層２１４０、バッファ層１１２、アクティブ層１１３、ゲート絶縁層１１４、ゲート層１１５、層間絶縁層１１６、ソースドレイン層１１７、及び平坦化層１１８を含むことができる。ここで、アクティブ層１１３、ゲート絶縁層１１４、ゲート層１１５、層間絶縁層１１６、ソースドレイン層１１７は、前述の薄膜トランジスタ１００Ａを構成し、前述の共通電極信号線１００Ｂは、ソースドレイン層１１７と同層に設けられている。
さらに、当該アレイ基板１００は、第１の配線層２１４をさらに含み、第１の配線層２１４は、ソース配線と共通電極配線２１４２とを含み、ソース配線と共通電極配線はそれぞれ接続構造に接続されている。
例示的に、ゲート層１１５は、ゲートとゲート線とを含み、ゲートはゲート線に接続されている。
例示的に、ソースドレイン層１１７は、ソース、ドレイン、ゲート配線および共通電極信号線を含み、ソースとドレインは、アクティブ層１１３に接続され、ソースは、第１の配線層２１４のソース配線にも接続され、ゲート配線は、ゲート層１１５のゲート線に接続され、共通電極信号線は、第１の配線層２１４の共通電極配線に接続されている。
図９に示された構成では、遮光部２１４３は、独立に設けられ、隔離層１１１と絶縁層２１４０との間に位置する。
膜層構造の違いに加えて、図７と図８の配線の設計も異なり、図７に示された表示バックプレートには、ビアホールを４回に開設する必要があり、それぞれ第１の配線層２１４の下方のビアホール、ゲート層１１５の下方のビアホール、ソースドレイン層１１７の下方のビアホール、パッド３００の下方のビアホールであり、図８に示された表示バックプレートには、ビアホールを３回だけ開設する必要があり、それぞれ第１の配線層２１４の下方のビアホール、ソースドレイン層１１７の下方のビアホール、パッド３００の下方のビアホールである。
例示的に、本開示の実施例の図７と図８において、ゲート層および第１の配線層は、モリブデン（Ｍｏ）層であってもよく、ソースドレイン層およびパッドは、Ｔｉ／Ａｌ／Ｔｉ（チタン）積層構造であってもよい。
本開示の実施例の図７と図８の膜層構造は、一例にすぎず、同じ作用が達成される限り、膜層の構造を調整することができる。
図９は、本開示の実施例による表示パネルの構造概略図である。図９を参照すると、当該表示パネルは、図１から図８のいずれかに示された表示バックプレート１０と、表示バックプレート１０における複数のＭｉｃｒｏ－ＬＥＤ２０（図９では一例として１つのみを示している）とを含み、複数のＭｉｃｒｏ－ＬＥＤ２０のいずれかは、第１の極２１と第２の極２２とを含み、第１の極２１と第２の極２２は、それぞれ、一対の接続構造２００のうちの１つに接続されている。
ここで、第１の極２１と第２の極２２は、一方がＮ電極であり、他方がＰ電極である。通常、接続構造２００を介して共通電極信号線に接続されたものは、Ｎ電極であり、接続構造２００を介して薄膜トランジスタに接続されたものは、Ｐ電極である。表示パネルが作動しているとき、各Ｍｉｃｒｏ－ＬＥＤ２０のＮ電極は、共通電極信号線の制御の下で同じ電気信号を印加し、異なるＭｉｃｒｏ－ＬＥＤ２０のＰ電極の電気信号の大きさは、当該Ｍｉｃｒｏ－ＬＥＤ２０が表示すべき輝度に基づいて決定され、当該Ｐ電極の電気信号の書き込みは、薄膜トランジスタによって行われる。
図９を参照すると、表示パネルは、接続構造２００とＭｉｃｒｏ－ＬＥＤ２０の第１の極及び第２の極との間に位置する樹脂材料層６００をさらに含み、当該樹脂材料層６００は、接続構造２００とＭｉｃｒｏ－ＬＥＤ２０の第１の極及び第２の極との接続に対して締付作用を果たす。
例示的に、当該樹脂材料層６００の材料は、エポキシ樹脂等であってもよい。
本開示の実施例の一実施形態として、接続構造２００の材料硬度は、第１の極２１と第２の極２２の材料硬度より大きい。当該実施形態では、接続構造の材料硬度が第１の極と第２の極の材料硬度より大きいことによって、接続構造は、電極に突き込むことができ、接続構造と電極との間の電気的接続と機械的接続の効果がより良い。
例示的に、接続構造２００の材料として、銅又はアルミニウムが選ばれ、第１の極２１と第２の極２２のとして、インジウム（Ｉｎ）が選ばれ、インジウムの硬度が銅またはアルミニウムより小さいことにより、接続構造が電極に突き込むことができる。
図１０は、本開示の実施例による第１の極および第２の極と接続構造との接触面の概略図である。図１０を参照すると、接続構造２００の材料硬度が第１の極２１と第２の極２２の材料硬度より大きい場合、接続構造は、第１の極２１と第２の極２２に突き込むことができ、電気的接続が完了する。接続構造がマイクロ発光ダイオードの第１の極と第２の極に突き込んだ場合、第１の極２１または第２の極２２の接続構造２００に接触する面は、接続構造２００を囲む突起２１１を有する。
当該実施形態では、接続構造２００が第１の極２１または第２の極２２に突き込んで突起２１１を形成することにより、接続構造２００と電極との間の電気的接続と機械的接続の効果がより良い。
本開示の実施例の別の実施形態として、接続構造２００の材料硬度は、第１の極２１と第２の極２２の材料硬度以下であってもよい。例えば、接続構造２００は、第１の極２１及び第２の極２２と同じ材料で作成されることができる。
本開示の実施例では、上述したような表示パネルを含む表示装置も提供する。
具体的な実施形態において、本開示の実施例による表示装置は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなどの表示機能を有する任意の製品または部品であってもよい。
図１１は、本開示の実施例による表示バックプレートの製作方法のフローチャートである。当該方法は、図１から図８のいずれかに示された表示バックプレートを製作するためのものであり、図１１を参照すると、当該方法は、以下のステップを含む。
ステップ３１において、複数対の接続構造を形成する。
ステップ３２において、前記複数対の接続構造が配置されたアレイ基板を形成し、アレイ基板は、複数の薄膜トランジスタと共通電極信号線とを含み、複数の薄膜トランジスタのうちの少なくとも１つは、一対の接続構造の一方に接続され、共通電極信号線は、一対の接続構造の他方に接続される。
ここで、接続構造の第１の断面の面積は、第１の断面とアレイ基板の表面との間の距離と負の相関を有し、第１の断面は、アレイ基板の表面に平行である。
ステップ３１において、複数対の接続構造を形成することは、ベースを提供することと、ベースの片側に凹部を形成し、凹部の第２の断面の面積は、第２の断面とアレイ基板の表面との間の距離と負の相関を有し、第２の断面は、アレイ基板の表面に平行であることと、少なくとも凹部内に接続構造を形成することと、を含むことができる。
本開示の実施例の一実施形態として、少なくとも凹部内に接続構造を形成することは、凹部内にシード層を形成することと、シード層に金属メッキ層を形成することとを含む。当該実施形態では、電気めっきによって中実の接続構造を作成することができる。
本開示の実施例の別の実施形態として、少なくとも凹部内に接続構造を形成することは、凹部内に導電部と本体部を順次に形成することと、本体部のアレイ基板上の正投影は、導電部のアレイ基板上の正投影内に位置することと、導電部と本体部は、アレイ基板の表面から離れて共形することと、本体部の材料は、絶縁材であることと、を含む。本出願では、接続構造は、２つの部分からなることができ、２つの部分からなる接続構造は、同様に電気的接続効果と機械的強度を保証することができる。
選択肢の一つとして、当該方法は、ベースを除去することをさらに含む。ベースを除去することにより、この後に表示バックプレートを使用する場合、表示バックプレートは、Ｍｉｃｒｏ－ＬＥＤに直接にボンディングされることができる。
本開示の実施例の一実施形態として、ベースは、順次積層された基板と、分離可能な層と、樹脂層とを含み、凹部は、樹脂層に位置し、ベースを除去することは、
基板および分離可能な層を樹脂層から分離することと、樹脂層を除去することと、を含む。
当該実施形態では、接続構造は、前記樹脂層上に製作され、分離時に、まず分離可能な層を樹脂層から分離し、この後、樹脂層を除去する。
ここで、樹脂層は、ドライエッチングで除去されることができる。
本開示の実施例の別の実施形態として、ベースは、基板を含み、凹部は、基板に位置し、表示バックプレートは、ベースと接続構造との間に位置する分離可能な層をさらに含み、ベースを除去することは、
基板および分離可能な層を接続構造から分離することを含む。
当該実施形態では、接続構造は、基板上に製作され、分離時に、分離可能な層を接続構造から直接に分離すればよい。
例示的に、分離可能な層の材料は、有機樹脂材料であり、基板および分離可能な層を接続構造から分離することは、
機械的な力を用いて基板および分離可能な層を有機樹脂層から分離することを含み、
または、分離可能な層の材料は、ＧａＮであり、基板および分離可能な層を接続構造から分離することは、
レーザ照射を用いて分離可能な層を分解することにより、基板が接続構造から分離されることを含む。
当該実施形態では、有機樹脂材料層とガラスとの接着力が、樹脂や金属との接着力より大きいので、機械的力によって基板と有機樹脂材料層を分離することができ、
ＧａＮ層が、レーザ照射後に分解するので、レーザ照射によって基板を分離することができる。
図１２は、本開示の実施例による表示バックプレートの製作方法のフローチャートである。当該方法は、図７に示された表示バックプレートを製作するために使用され、図１２を参照すると、当該方法は、以下のステップを含む。
ステップ４１において、基板に分離可能な層を形成する。
図１３に示すように、基板５１０に分離可能な層５１１が形成される。本開示の実施例では、基板は、ガラス基板であってもよく、分離可能な層５１１は、機械解離剤（ＤＢＬ）であってもよく、ＤＢＬとガラス基板との粘性は、樹脂との粘性より大きい。ここで、ＤＢＬは、コーティングにより基板に形成されることができる。
ステップ４２において、分離可能な層に樹脂層を形成する。
図１４に示すように、分離可能な層５１１に樹脂層５１２が形成される。当該樹脂層５１２の材料は、ＰＩである。樹脂層５１２は、コーティングにより分離可能な層に形成されることができる。
ステップ４３において、樹脂層に凹部を形成する。
図１５に示すように、樹脂層５１２に凹部５０１が形成される。
本開示の実施例では、ポリイミド穴あけ技術（Ｔｈｒｏｕｇｈ ＰＩ Ｖｉａ、ＴＰＶ）を採用して、接続構造を製作した。ＰＩは、ポリマー樹脂材料の一種であり、凹部を製作する際には、フォトレジスト（ＰＲ接着剤）をエッチングバリア層とし、ドライエッチング（誘導結合プラズマ）でエッチングして凹部を形成することができる。この過程では、エッチングバリア層としてＰＲ接着剤が用いられ、ＰＲ接着剤のパターン自身がエッジで傾斜角（θ）を有するので、エッチングの開口と高さを制御することにより、エッチングされたパターンをテーパとすることができる。ここで、エッチングの開口幅ｄと高さｈは、ｄ＝２ｈ／ｔａｎ（θ）を満たすべきである。
ステップ４４において、凹部内に導電部と本体部を順次に形成し、接続構造が得られる。
本体部のアレイ基板上の正投影は、導電部のアレイ基板上の正投影内に位置し、導電部と本体部は、アレイ基板の表面から離れて共形し、本体部の材料は、絶縁材である。
図１６に示すように、対応する凹部５０１内に導電部２０２と本体部２０１が形成され、導電部２０２と本体部２０１が接続構造を構成する。
図１６を参照すると、ここでの本体部２０１は、有機絶縁部２１１Ａと無機絶縁部２１２Ａとを含み、無機絶縁部２１２Ａは、有機絶縁部２１１Ａと導電部２０２との間に位置する。
ここで、導電部２０２の形状は、凹部５０１の内側壁の形状と似ている。導電部２０２は、銅、アルミニウムなどで製作されてもよく、導電部２０２は、マグネトロンスパッタリングおよびパターニングにより製作されてもよく、導電部２０２は、所定の厚さを有し、凹部５０１の内壁面を覆うことができる。例示的に、導電部は、電気めっきによって製作されることもでき、例えば、まずシード層を製作し、この後、シード層上にめっきして金属メッキ層を形成することによって、導電部が得られる。例示的に、シード層は、１ｎｍから１０ｎｍの範囲の厚みを有するように形成される。例示的に、分離可能な層に対する相対的に高い粘合性を有し、かつ、めっきされた金属の拡散を防止する比較的良好な能力を有する任意の金属または合金は、シード層を製作する材料として利用されることができる。シード層を製作するための適切な金属材料の例は、銅、チタン、タンタル、クロム、チタンタングステン合金、窒化タンタル、窒化チタンを含む。金属メッキ層を形成する材料について、シード層と同じであってもよい。例示的に、シード層の材料が銅である場合、金属めっき層の材料が銅であれば、シード層と金属めっき層は、最終的に一体構造となり、シード層が他の材料であれば、最終的にシード層と金属めっき層は、二層構造となる。
ここで、有機絶縁部２１１Ａの材料は、ＰＩであってもよく、無機絶縁部２１２Ａの材料は、ＳｉＯであってもよい。製作時には、まず蒸着によって無機絶縁層２１２を形成し、さらにコーティングによって有機絶縁層２１１を形成することができる。ここで、有機絶縁層２１１は、平坦化の役割を果たす一方で、凹部の内部を充填して支持の役割を果たすことによって、全体の接続構造をより強固にする。前述したように、有機絶縁部２１１Ａは、有機絶縁層２１１に位置し、有機絶縁部２１１Ａは、有機絶縁層２１１のアレイ基板の表面から突出した部分であり、無機絶縁部２１２Ａは、無機絶縁層２１２に位置し、無機絶縁部２１２Ａは、無機絶縁層２１２のアレイ基板の表面から突出した部分である。
なお、導電部２０２を製作する際には、導電部に接続された配線も同時に製作され、この後に製作された配線と導電部との接続が容易となる。
ステップ４５において、第１の配線層を製作する。
図１７に示すように、有機絶縁層２１１及び無機絶縁層２１２には、ビアホール２１３を開設し、図１９に示すように、有機絶縁層２１１上に１層の金属を形成した（例えば１層のモリブデン（Ｍｏ）が蒸着された）後、パターニングを行って、第１の配線層２１４が得られ、第１の配線層２１４は、ビアホール２１３を介して導電部２０２に接続される。
図１８に示すように、当該第１の配線層２１４は、ソース配線２１４１および共通電極配線２１４２を含み、ソース配線および共通電極配線はそれぞれ導電部に接続されている。第１の配線層２１４は、遮光部２１４３をさらに含み、遮光部２１４３は、接続構造２００とアクティブ層１１３との間にあり、アクティブ層１１３のベース５００上の正投影は、当該遮光部のベース５００上の正投影内に位置し、当該遮光部２１４３は、アクティブ層に光が照射されないようにアクティブ層を遮光する。
ステップ４６において、第１の配線層にバッファ層を形成する。
図１９に示すように、第１の配線層２１４にバッファ層１１２が形成される。バッファ層１１２の材料は、ＳｉＯであってもよく、製作方式は、蒸着であってもよい。
ステップ４７において、バッファ層にアクティブ層を形成する。
図２０に示すように、バッファ層１１２にアクティブ層１１３が形成される。アクティブ層１１３の製作方法は、以下の通りであり、即ち、バッファ層上にａ－Ｓｉが蒸着され、ａ－Ｓｉに対しエキシマレーザアニールプロセスを行ってｐ－Ｓｉを形成し、最後にパターニングを行って、アクティブ層１１３が得られる。
ステップ４８において、アクティブ層にゲート絶縁層を形成する。
図２１に示すように、アクティブ層１１３にゲート絶縁層１１４が形成される。例示的に、ゲート絶縁層１１４の材料は、ＳｉＯであってもよく、製作方式は、蒸着であってもよい。
ステップ４９において、ゲート絶縁層にゲート層を形成する。
図２２に示すように、ゲート絶縁層１１４及びバッファ層１１２には、ビアホール２１５を開設し、図２３に示すように、ゲート絶縁層１１４上に１層の金属を形成した（例えば１層のモリブデン（Ｍｏ）が蒸着された）後、パターニングを行って、ゲート層１１５が得られ、ゲート層１１５は、ゲート１１５１と、ゲート線１１５２と、共通電極信号線１００Ｂと、ソース配線１１５４とを含み、ゲート１１５１は、ゲート線１１５２に接続され、共通電極信号線１００Ｂとソース配線１１５４は、ビアホール２１５を介して第１の配線層２１４に接続され、共通電極信号線１００Ｂは、共通電極配線に接続され、ソース配線１１５４は、第１の配線層２１４のソース配線に接続されている。
ステップ５０において、ゲート層に層間絶縁層を形成する。
図２４に示すように、ゲート層１１５に層間絶縁層１１６が形成される。層間絶縁層１１６は、ＳｉＮサブ層およびＳｉＯサブ層の積層であってもよく、製作方式は、蒸着であってもよい。
ステップ５１において、層間絶縁層にソースドレイン層を形成する。
図２５に示すように、層間絶縁層１１６及びゲート絶縁層１１４には、ビアホール２１６を開設し、図２６に示すように、層間絶縁層１１６上に１層の金属を形成した（例えばＴｉ／Ａｌ／Ｔｉ（チタン）積層が蒸着された）後、パターニングを行って、ソースドレイン層１１７が得られ、ソースドレイン層１１７は、ソース１１７１、ドレイン１１７２、ゲート配線１１７３および共通電極配線１１７４を含み、ソース１１７１とドレイン１１７２は、アクティブ層１１３に接続され、ソース１１７１は、ゲート層１１５のソース配線にも接続され、ゲート配線１１７３は、ゲート層１１５のゲート線に接続され、共通電極配線１１７４は、ゲート層１１５の共通電極信号線に接続されている。
ステップ５２において、ソースドレイン層に平坦化層を形成する。
図２７に示すように、ソースドレイン層１１７に平坦化層１１８が形成される。平坦化層１１８の材料は、ＳｉＯであってもよく、製作方式は、蒸着であってもよい。
ステップ５３において、平坦化層にパッドを形成する。
図２８に示すように、平坦化層１１８には、ビアホール２１７を開設し、図２９に示すように、平坦化層１１８上に１層の金属を形成した（例えばＴｉ／Ａｌ／Ｔｉ（チタン）積層が蒸着された）後、パターニングを行って、パッド３００が得られ、パッド３００は、共通パッド３０１、ゲートパッド３０２、およびデータパッド３０３を含み、共通パッド３０１は、共通電極配線に接続され、ゲートパッド３０２は、ゲート配線に接続され、データパッド３０３は、ドレインに接続されている。
ステップ５４において、パッドにパッケージ層を形成する。
パッド３００にパッケージ層４００が形成されて、図７に示されたような表示バックプレートが得られる。パッケージ層４００の材料は、樹脂材料であってもよく、製作方式は、コーティングであってもよく、樹脂材料がコーティングされた後に固化されて、パッケージ層４００が得られる。
図３０は、本開示の実施例による表示バックプレートの製作方法のフローチャートである。当該方法は、図８に示された表示バックプレートを製作するために使用され、図３０を参照すると、当該方法は、以下のステップを含む。
ステップ６１において、基板に凹部を形成する。
図３１を参照すると、当該基板５１０は、ガラス基板であってもよい。基板５１０に形成された凹部５０１に関し、当該凹部５０１の開口の断面の面積は大きく、底部の断面の面積は小さい。
本開示の実施例では、ガラス基板における凹部５０１は、以下のように製作されてもよい。
ガラス基板に特定の波長のレーザを照射し、レーザが照射された領域は、凹部を開設する必要がある領域である。レーザ照射により、ガラス基板が変性する。ここで、レーザを用いてガラス基板を照射する場合、レーザの移動を制御し、さらに各々の凹部を開設する必要のある位置を順次照射することができる。
フッ化水素酸（ＨＦ）を用いてガラス基板をエッチングし、ガラス基板における照射された領域と照射されなかった領域に対するフッ化水素酸のエッチング速度が異なるので、レーザで照射された領域に凹部が形成される。
フッ化水素酸によるエッチングの際に、ガラス基板の上面全体にフッ化水素酸があり、エッチングの過程において、底部に位置するフッ化水素酸は、レーザで照射されたガラス基板と反応して連続的に消費され、底部のフッ化水素酸の補給速度が上部より遅いことにより、上部のフッ化水素酸の濃度が底部より大きく、この結果、上部のエッチング開口が大きく、下部の方が小さく、逆円錐の形になる。つまり、本開示の実施例で必要とされた接続構造を製作するための凹部は、エッチングの時間を制御することにより、凹部の形状を制御する。
ステップ６２において、基板に分離可能な層を形成する。
図３２を参照すると、凹部５０１が形成された基板５１０には、１層の分離可能な層５１１が蒸着されている。当該分離可能な層５１１の材料は、ＧａＮであってもよく、製作方式は、蒸着であってもよい。当該ＧａＮ分離可能な層５１１の厚さは、１０～２０ｎｍであってもよい。
ステップ６３において、分離可能な層が形成された凹部内にシード層を形成する。
例示的に、シード層は、１ｎｍから１０ｎｍの範囲の厚みを有するように形成される。
例示的に、分離可能な層に対する相対的に高い粘合性を有し、かつ、めっきされた金属の拡散を防止する比較的良好な能力を有する任意の金属または合金は、シード層を製作する材料として利用されることができる。シード層を製作するための適切な金属材料の例は、銅、チタン、タンタル、クロム、チタンタングステン合金、窒化タンタル、窒化チタンを含む。
図３３を参照すると、分離可能な層５１１が形成された凹部５０１内にシード層２００Ａが形成される。当該シード層は、蒸着およびパターニングにより製作されてもよい。
ステップ６４において、シード層に金属めっき層を形成し、接続構造が得られる。
金属メッキ層を形成する材料について、シード層と同じであってもよい。例示的に、シード層の材料が銅である場合、金属めっき層の材料が銅であれば、シード層と金属めっき層は、最終的に一体構造となり、シード層が他の材料であれば、最終的にシード層と金属めっき層は、二層構造となる。
図３４を参照すると、シード層に電気めっきを施し、金属めっき層を形成し、金属めっき層をパターニングすることにより、接続構造が得られる。ここで、電気めっきの完成後、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）を行う必要もあり、電気めっきの均一性が良くないため、ＣＭＰプロセスによって金属表面を平らにすることができる。
なお、接続構造を製作する際には、接続構造に接続された配線も同時に製作され、この後に製作された配線と接続構造との接続が容易となる。
ステップ６５において、接続構造に隔離層を形成する。
図３５を参照すると、接続構造２００に隔離層１１１が形成され、隔離層１１１は、有機隔離層１１１１と無機隔離層１１１２とを含み、有機隔離層１１１１は、無機隔離層１１１２と接続構造２００との間に位置する。当該無機隔離層１１１２の材料は、酸化ケイ素（ＳｉＯ）であってもよく、当該有機隔離層１１１１の材料は、ポリイミド（ＰＩ）であってもよい。無機隔離層１１１２は、蒸着によって形成されることができ、有機隔離層１１１１は、コーティングによって形成されることができる。
当該実施形態では、隔離層１１１は、図７の有機絶縁層及び無機絶縁層と同様の役割を果たし、絶縁作用及び水酸素侵食防止作用を果たす。
ステップ６６において、第１の配線層を製作する。
図３６に示すように、有機隔離層１１１１及び無機隔離層１１１２には、ビアホール２１３を開設し、図３７に示すように、無機隔離層１１１２上に１層の金属を形成した（例えば１層のモリブデン（Ｍｏ）が蒸着された）後、パターニングを行って、第１の配線層２１４が得られ、第１の配線層２１４は、ビアホール２１３を介して接続構造２００に接続される。
図３７に示すように、当該第１の配線層２１４は、ソース配線２１４１および共通電極配線２１４２を含み、ソース配線および共通電極配線はそれぞれ接続構造に接続されている。
ステップ６７において、第１の配線層に絶縁層を形成する。
図３８に示すように、第１の配線層２１４に絶縁層２１４０が形成され、当該絶縁層２１４０の材料は、ポリイミド（ＰＩ）であってもよい。絶縁層は、コーティングによって形成されることができる。
ステップ６８において、絶縁層に遮光部を形成する。
図３９に示すように、絶縁層２１４０に遮光部２１４３が形成される。当該遮光部２１４３の材料は、例えばＭｏなどの金属であってもよく、その製作方式は、蒸着とコーティングプロセスであってもよい。
ステップ６９において、遮光部にバッファ層を形成する。
図４０に示すように、遮光部２１４３にバッファ層１１２が形成される。バッファ層１１２の材料は、ＳｉＯであってもよく、製作方式は、蒸着であってもよい。
ステップ７０において、バッファ層にアクティブ層を形成する。
図４１に示すように、バッファ層１１２にアクティブ層１１３が形成される。アクティブ層１１３の製作方法は、以下の通りであり、即ち、バッファ層上にａ－Ｓｉが蒸着され、ａ－Ｓｉに対しエキシマレーザアニールプロセスを行ってｐ－Ｓｉを形成し、最後にパターニングを行って、アクティブ層１１３が得られる。
ステップ７１において、アクティブ層にゲート絶縁層を形成する。
図４２に示すように、アクティブ層１１３にゲート絶縁層１１４が形成される。ゲート絶縁層１１４の材料は、ＳｉＯであってもよく、製作方式は、蒸着であってもよい。
ステップ７２において、ゲート絶縁層にゲート層を形成する。
図４３に示すように、ゲート絶縁層１１４上に１層の金属を形成した（例えば１層のモリブデン（Ｍｏ）が蒸着された）後、パターニングを行って、ゲート層１１５が得られ、ゲート層１１５は、ゲート１１５１とゲート線１１５２とを含み、ゲート１１５１は、ゲート線１１５２に接続されている。
ステップ７３において、ゲート層に層間絶縁層を形成する。
図４４に示すように、ゲート層１１５に層間絶縁層１１６が形成される。層間絶縁層１１６は、ＳｉＮサブ層およびＳｉＯサブ層の積層であってもよく、製作方式は、蒸着であってもよい。
ステップ７４において、層間絶縁層にソースドレイン層を形成する。
図４５に示すように、層間絶縁層１１６及びゲート絶縁層１１４には、ビアホール２１６を開設し、図４６に示すように、層間絶縁層１１６上に１層の金属を形成した（例えばＴｉ／Ａｌ／Ｔｉ（チタン）積層が蒸着された）後、パターニングを行って、ソースドレイン層１１７が得られ、ソースドレイン層１１７は、ソース１１７１、ドレイン１１７２、ゲート配線１１７３および共通電極信号線１００Ｂを含み、ソース１１７１とドレイン１１７２は、アクティブ層１１３に接続され、ソース１１７１は、第１の配線層２１４のソース配線にも接続され、ゲート配線１１７３は、ゲート層１１５のゲート線に接続され、共通電極信号線１００Ｂは、第１の配線層２１４の共通電極配線に接続されている。
ステップ７５において、ソースドレイン層に平坦化層を形成する。
図４７に示すように、ソースドレイン層１１７に平坦化層１１８が形成される。平坦化層１１８の材料は、ＳｉＯであってもよく、製作方式は、蒸着であってもよい。
ステップ７６において、平坦化層にパッドを形成する。
図４８に示すように、平坦化層１１８には、ビアホール２１７を開設し、図４９を参照すると、平坦化層１１８上に１層の金属を形成した（例えばＴｉ／Ａｌ／Ｔｉ（チタン）積層が蒸着された）後、パターニングを行って、パッド３００が得られ、パッド３００は、共通パッド３０１、ゲートパッド３０２、およびデータパッド３０３を含み、共通パッド３０１は、共通電極配線に接続され、ゲートパッド３０２は、ゲート配線に接続され、データパッド３０３は、ドレインに接続されている。
ステップ７７において、パッドにパッケージ層を形成する。
パッド３００にパッケージ層４００が形成されて、図８に示されたような表示バックプレートが得られる。パッケージ層４００の材料は、樹脂材料であってもよく、製作方式は、コーティングであってもよく、樹脂材料がコーティングされた後に固化されて、パッケージ層４００が得られる。
図５０は、本開示の実施例による表示パネルの製作方法のフローチャートである。図５０を参照すると、当該方法は、以下のステップを含む。
ステップ８１において、表示バックプレートを提供する。
当該表示バックプレートは、図１から図８のいずれかに示された表示バックプレートであってもよい。
図９または図１０に示された表示バックプレートが提供される場合、当該方法は、ベースを除去することをさらに含む。
図９に示された表示バックプレートが提供され、且つ分離可能な層５１１の材料が有機樹脂材料である場合、当該ベースを除去する過程は、以下のことを含む。
図５１に示すように、機械的な力を用いて基板５１０および分離可能な層５１１を有機樹脂層５１２から分離する。図５２に示すように、ドライエッチングで樹脂層５１２を除去し、接続構造２００を露出させる。
図８に示された表示バックプレートが提供され、且つ分離可能な層５１１の材料がＧａＮである場合、当該ベースを除去する過程は、以下のことを含む。
図５３に示すように、レーザ照射を用いて分離可能な層５１１を分解することにより、基板５１０が接続構造２００から分離される。ここで、レーザの波長は、２６６ｎｍであってもよく、レーザ照射により、ＧａＮが、ＧａとＮ２に分解され、接続構造が基板から分離される。
ステップ８２において、複数のＭｉｃｒｏ－ＬＥＤを表示バックプレートに同時に移動し、複数のＭｉｃｒｏ－ＬＥＤのいずれかは、第１の極と第２の極とを含み、第１の極と第２の極は、それぞれ、一対の接続構造のうちの１つに接続されている。
本開示の実施例では、複数のＭｉｃｒｏ－ＬＥＤを表示バックプレートに同時に移動することは、
表示バックプレートには溶剤がドープされた樹脂材料をコーティングすることを含む。
物質移動技術を用いて、複数のＭｉｃｒｏ－ＬＥＤを樹脂材料に同時に移動し、Ｍｉｃｒｏ－ＬＥＤの第１の極と第２の極は、接続構造に接触し、このとき、Ｍｉｃｒｏ－ＬＥＤの第１の極と第２の極は、樹脂材料に入り、接続構造に対応している。例示的に、共通電極信号線に接続される接続構造は、Ｍｉｃｒｏ－ＬＥＤのＮ極に接続され、薄膜トランジスタに接続される接続構造は、Ｍｉｃｒｏ－ＬＥＤのＰ極に接続されている。
樹脂材料を加熱して、樹脂材料を硬化させる。樹脂材料には溶剤がドープされ、加熱時に、これらの溶剤が蒸発することにより、樹脂材料を硬化させる。
ここで、硬化のための加熱温度は、１４０℃であってもよい。
ここで、物質移動技術とは、真空、静電気、付着などによって、大量のＭｉｃｒｏ－ＬＥＤを表示バックプレートに同時に移動することである。以上の過程で、表示バックプレートの接続構造を有する面は、上方に向いて、Ｍｉｃｒｏ－ＬＥＤとのボンディングを容易にする。樹脂材料が表示バックプレートにコーティングされた後、Ｍｉｃｒｏ－ＬＥＤを表示バックプレートに移動してボンディングした場合、樹脂材料が周囲に溢れ出してしまう。具体的に、Ｍｉｃｒｏ－ＬＥＤを表示バックプレートに移動した場合、Ｍｉｃｒｏ－ＬＥＤの第１の極及び第２の極を接続構造の頂部に接触させるように、一定の圧力でＭｉｃｒｏ－ＬＥＤを樹脂材料に埋める必要がある。Ｍｉｃｒｏ－ＬＥＤの埋めにより、樹脂材料が周囲に溢れ出す。Ｍｉｃｒｏ－ＬＥＤの第１の極及び第２の極が接続構造の頂部に接触した後、加熱することによって樹脂材料を硬化させる。樹脂材料が硬化されると、表面の張力がＭｉｃｒｏ－ＬＥＤを下方へ押し下げることができ、接続構造の頂部で、Ｍｉｃｒｏ－ＬＥＤの下方への圧力により、接続構造の頂部が接続構造の頂部を覆っている樹脂材料を突き破ることができ、この結果、Ｍｉｃｒｏ－ＬＥＤと表示バックプレートとの電気的接続が実現された。また、第１の極および第２の極の材料硬度が小さい場合、接続構造の頂部が、前述の張力により最終的に電極に挿入され、これによって、Ｍｉｃｒｏ－ＬＥＤと表示バックプレートとの電気的接続がさらに保証される。樹脂材料が硬化された後、当該接続の堅牢性も保証される。
図５４（図７の構造に対応）および図５５（図８の構造に対応）に示すように、接続構造２００には、１層の樹脂材料層６００がコーティングされている。この後、Ｍｉｃｒｏ－ＬＥＤ２０を樹脂材料層６００に移動し、Ｍｉｃｒｏ－ＬＥＤの第１の極及び第２の極２１、２２を接続構造２００に接触させてから、樹脂材料層６００を加熱して、図５６（図７の構造に対応）および図５７（図８の構造に対応）に示された表示パネルを得る。
当該実施形態では、樹脂材料に溶剤がドープされたので、加熱により溶剤が蒸発し、樹脂材料が熱を受けて収縮され、収縮による圧力は、Ｍｉｃｒｏ－ＬＥＤの第１の極及び第２の極と接続構造との間に強固な電気的接続を形成させる。
本開示による表示パネルの上述製造プロセスを完了した後、表示バックプレートにおけるパッケージ層を除去して（例えば、Ｏ２プラズマエッチングを採用して）、表示バックプレートにおけるパッドを露出させることもでき、パッドを駆動ＩＣ等にボンディングして、表示パネルと駆動回路との組立が完了する。
本開示の実施例では、Ｍｉｃｒｏ－ＬＥＤのボンディングおよびＩＣのボンディングは、いずれも表示バックプレートの２つの面において行われるので、このとき、表示パネルは、超狭額縁を達成することができ、複数の表示パネルは、つなぎ合わせによって巨大スクリーンを形成し、シームレススプライシングを実現する。
当業者は、本明細書を考慮してここで開示された内容を実践した後、本開示の他の実施形態を容易に想到する。本出願は、本開示のいかなる変形、用途、または適応的変化をカバーすることを意図し、これらの変形、用途、または適応的変化は、本開示の一般的な原理に従い、本開示に開示されていない本技術分野における公知常識または慣用技術手段を含む。明細書および実施例は、例示的なものとのみ見なされ、本開示の真の範囲および精神は、特許請求の範囲によって指摘される。
本開示は、以上で説明され且つ添付の図面に記載された正確な構造に限定されるものではなく、その範囲から逸脱することなく様々な修正及び変更が可能であることを理解すべきである。本開示の範囲は、添付された特許請求の範囲のみによって制限される。
１０ 表示バックプレート
２０ マイクロ発光ダイオード
２１ 第１の極
２２ 第２の極
１００ アレイ基板
１００Ａ 薄膜トランジスタ
１００Ｂ 共通電極信号線
２００ 接続構造
２０１ 本体部
２０２ 導電部
２１１ 突起
２１１Ａ 有機絶縁部
２１２Ａ 無機絶縁部
３００ パッド
４００ パッケージ層
５００ ベース
５０１ 凹部
５１０ 基板
５１１ 分離可能な層
５１２ 樹脂層

Claims (19)

  1. アレイ基板（１００）と、前記アレイ基板（１００）上の複数対の接続構造（２００）とを含み、
    前記アレイ基板（１００）は、複数の薄膜トランジスタ（１００Ａ）と共通電極信号線（１００Ｂ）とを含み、前記複数の薄膜トランジスタ（１００Ａ）のうちの少なくとも１つは、一対の前記接続構造（２００）の一方に接続され、前記共通電極信号線（１００Ｂ）は、一対の前記接続構造（２００）の他方に接続され、
    前記接続構造（２００）の第１の断面の面積は、前記第１の断面と前記アレイ基板（１００）の表面との間の距離と負の相関を有し、前記第１の断面は、前記アレイ基板（１００）の表面に平行である、
    表示バックプレートであって、
    前記表示バックプレートは、前記アレイ基板（１００）の表面に位置するベース（５００）をさらに含み、前記ベース（５００）は、凹部（５０１）を含み、前記凹部（５０１）の第２の断面の面積は、前記第２の断面と前記アレイ基板（１００）の表面との間の距離と負の相関を有し、前記第２の断面は、前記アレイ基板（１００）の表面に平行であり、前記接続構造（２００）の各々は、それぞれ１つの凹部（５０１）内にある、表示バックプレート。
  2. 前記接続構造（２００）の材料は、以下の材料のいずれかであり、または以下の材料の合金であり、前記材料は、銅又はアルミニウムである、請求項１に記載の表示バックプレート。
  3. 前記接続構造（２００）は、本体部（２０１）と導電部（２０２）とを含み、前記導電部（２０２）は、前記アレイ基板（１００）から離れた前記本体部（２０１）の表面に位置し、
    前記本体部（２０１）の前記アレイ基板（１００）上の正投影は、前記導電部（２０２）の前記アレイ基板（１００）上の正投影内に位置し、
    前記導電部（２０２）は、前記アレイ基板（１００）から離れた前記本体部（２０１）の表面と共形し、
    前記本体部（２０１）の材料は、絶縁材である、
    請求項１に記載の表示バックプレート。
  4. 任意の位置における前記導電部（２０２）の厚さの間の差は、設定値より小さい、請求項３に記載の表示バックプレート。
  5. 前記導電部（２０２）の材料は、以下の材料のいずれかであり、または以下の材料の合金であり、前記材料は、銅又はアルミニウムである、請求項３または４に記載の表示バックプレート。
  6. 前記本体部（２０１）は、有機絶縁部（２１１Ａ）と無機絶縁部（２１２Ａ）とを含み、前記無機絶縁部（２１２Ａ）は、前記有機絶縁部（２１１Ａ）と前記導電部（２０２）との間に位置する、請求項３または４に記載の表示バックプレート。
  7. 前記接続構造（２００）と前記アレイ基板（１００）との最大距離の値は、３ミクロンから５ミクロンの間である、請求項１から３のいずれか１項に記載の表示バックプレート。
  8. パッド（３００）をさらに含み、前記接続構造（２００）は、前記アレイ基板（１００）の第１の側に位置し、前記パッド（３００）は、前記アレイ基板（１００）の第２の側に位置し、前記第２の側は、前記第１の側に対向する、
    請求項１から３のいずれか１項に記載の表示バックプレート。
  9. パッケージ層（４００）をさらに含み、前記パッド（３００）は、前記アレイ基板（１００）と前記パッケージ層（４００）との間に位置する、請求項８に記載の表示バックプレート。
  10. 前記ベース（５００）は、順次積層された基板（５１０）と、分離可能な層（５１１）と、樹脂層（５１２）とを含み、前記凹部（５０１）は、前記樹脂層（５１２）に位置する、請求項１に記載の表示バックプレート。
  11. 前記ベース（５００）と前記接続構造（２００）との間に位置する分離可能な層（５１１）をさらに含み、前記ベース（５００）は、基板（５１０）を含み、前記凹部（５０１）は、前記基板（５１０）に位置する、請求項１に記載の表示バックプレート。
  12. 前記分離可能な層（５１１）の材料は、以下の材料のいずれかから選ばれ、前記材料は、有機樹脂材料またはＧａＮである、請求項１０または１１に記載の表示バックプレート。
  13. 表示バックプレート（１０）と、前記表示バックプレート（１０）における複数のマイクロ発光ダイオード（２０）とを含み、前記複数のマイクロ発光ダイオード（２０）のいずれかは、第１の極（２１）と第２の極（２２）とを含み、前記第１の極（２１）と前記第２の極（２２）は、それぞれ、一対の接続構造（２００）のうちの１つに接続されている、表示装置であって、
    前記表示バックプレートは、
    アレイ基板（１００）と、前記アレイ基板（１００）上の複数対の接続構造（２００）とを含み、
    前記アレイ基板（１００）は、複数の薄膜トランジスタ（１００Ａ）と共通電極信号線（１００Ｂ）とを含み、前記複数の薄膜トランジスタ（１００Ａ）のうちの少なくとも１つは、一対の前記接続構造（２００）の一方に接続され、前記共通電極信号線（１００Ｂ）は、一対の前記接続構造（２００）の他方に接続され、
    前記接続構造（２００）の第１の断面の面積は、前記第１の断面と前記アレイ基板（１００）の表面との間の距離と負の相関を有し、前記第１の断面は、前記アレイ基板（１００）の表面に平行であり、
    前記接続構造（２００）の材料硬度は、前記第１の極（２１）と前記第２の極（２２）の材料硬度より大きい、
    表示装置。
  14. 前記第１の極（２１）または第２の極（２２）の前記接続構造（２００）に接触する面は、前記接続構造（２００）を囲む突起（２１１）を有する、請求項１３に記載の表示装置。
  15. 複数対の接続構造を形成することと、
    前記複数対の接続構造が配置されたアレイ基板を形成し、前記アレイ基板は、複数の薄膜トランジスタと共通電極信号線とを含み、前記複数の薄膜トランジスタのうちの少なくとも１つは、一対の前記接続構造の一方に接続され、前記共通電極信号線は、一対の前記接続構造の他方に接続されることと、
    前記接続構造の第１の断面の面積は、前記第１の断面と前記アレイ基板の表面との間の距離と負の相関を有し、前記第１の断面は、前記アレイ基板の表面に平行であることと、
    を含み、
    前記複数対の接続構造を形成することは、
    ベースを提供することと、
    前記ベースの片側に凹部を形成し、前記凹部の第２の断面の面積は、前記第２の断面と前記アレイ基板の表面との間の距離と負の相関を有し、前記第２の断面は、前記アレイ基板の表面に平行であることと、
    少なくとも前記凹部内に前記接続構造を形成することと、
    を含む、
    表示バックプレートの製作方法。
  16. 前記少なくとも前記凹部内に前記接続構造を形成することは、
    前記凹部内にシード層を形成することと、
    前記シード層に金属メッキ層を形成することと、
    を含む、
    請求項１５に記載の方法。
  17. 前記少なくとも前記凹部内に前記接続構造を形成することは、
    前記凹部内に導電部と本体部を順次に形成することと、
    前記本体部の前記アレイ基板上の正投影は、前記導電部の前記アレイ基板上の正投影内に位置することと、
    前記導電部と前記本体部は、前記アレイ基板の表面から離れて共形することと、
    前記本体部の材料は、絶縁材であることと、
    を含む、
    請求項１５に記載の方法。
  18. 請求項１から１２のいずれか１項に記載の表示バックプレートを提供し、前記ベースを除去することと、
    複数のマイクロ発光ダイオードを前記表示バックプレートに同時に移動し、前記複数のマイクロ発光ダイオードのいずれかは、第１の極と第２の極とを含み、前記第１の極と前記第２の極は、それぞれ、一対の前記接続構造のうちの１つに接続されていることと、
    を含む、
    表示装置の製作方法。
  19. 前記複数のマイクロ発光ダイオードを前記表示バックプレートに同時に移動することは、
    前記表示バックプレートには溶剤がドープされた樹脂材料をコーティングすることと、
    物質移動技術を用いて、前記複数のマイクロ発光ダイオードを前記樹脂材料に同時に移動し、前記マイクロ発光ダイオードの第１の極と第２の極は、前記接続構造に接触することと、
    前記樹脂材料を加熱して、前記樹脂材料を硬化させることにより、前記マイクロ発光ダイオードの第１の極と第２の極が前記接続構造に接続されることと、
    を含む、
    請求項１８に記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220246594A1 (en) * 2019-06-11 2022-08-04 Kyocera Corporation Light emitter board and display device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008027933A (ja) 2006-07-18 2008-02-07 Sony Corp 素子、素子の製造方法、基板、基板の製造方法、実装構造体、実装方法、発光ダイオードディスプレイ、発光ダイオードバックライトおよび電子機器
US20180175268A1 (en) 2016-12-20 2018-06-21 Lg Display Co., Ltd. Light emitting diode chip and light emitting diode dsiplay apparatus comprising the same
CN109494292A (zh) 2018-10-30 2019-03-19 青岛海信电器股份有限公司 一种微型发光二极管灯板、其制作方法及显示装置
JP2019507904A (ja) 2016-02-25 2019-03-22 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ ビデオウォールモジュールおよびビデオウォールモジュールの製造方法
US20190157532A1 (en) 2017-11-22 2019-05-23 X-Celeprint Limited Interconnection by lateral transfer printing
JP2019079985A (ja) 2017-10-26 2019-05-23 株式会社ブイ・テクノロジー 基板接続構造、基板実装方法及びマイクロｌｅｄディスプレイ

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183507A (ja) * 1998-12-17 2000-06-30 Shinko Electric Ind Co Ltd 半導体チップ若しくは半導体装置の実装基板への実装構造
JP2002289770A (ja) 2001-03-27 2002-10-04 Nec Kansai Ltd 半導体装置
US9029196B2 (en) * 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
JP4949279B2 (ja) * 2008-01-21 2012-06-06 新光電気工業株式会社 配線基板及びその製造方法
US20100044416A1 (en) * 2008-08-21 2010-02-25 Nec Corporation Method of manufacturing electronic components having bump
JP5407269B2 (ja) 2008-10-21 2014-02-05 富士通セミコンダクター株式会社 半導体装置
US8513119B2 (en) 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
US8766439B2 (en) 2009-12-10 2014-07-01 International Business Machines Corporation Integrated circuit chip with pyramid or cone-shaped conductive pads for flexible C4 connections and a method of forming the integrated circuit chip
US8835301B2 (en) 2011-02-28 2014-09-16 Stats Chippac, Ltd. Semiconductor device and method of forming bump structure with insulating buffer layer to reduce stress on semiconductor wafer
FR2977370B1 (fr) 2011-06-30 2013-11-22 Commissariat Energie Atomique Composant de connexion muni d'inserts creux
CN103117246B (zh) 2011-11-17 2015-09-02 中芯国际集成电路制造(上海)有限公司 金属互连结构的制作方法
US9230932B2 (en) 2012-02-09 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect crack arrestor structure and methods
JP6413412B2 (ja) 2014-07-11 2018-10-31 日亜化学工業株式会社 半導体発光装置及びその製造方法
WO2017149521A1 (en) 2016-03-04 2017-09-08 Vuereal Inc. Micro device integration into system substrate
KR20160119942A (ko) 2015-04-06 2016-10-17 에스케이하이닉스 주식회사 소켓 플러그 접속 구조를 포함하는 반도체 패키지
US10468363B2 (en) * 2015-08-10 2019-11-05 X-Celeprint Limited Chiplets with connection posts
KR102402999B1 (ko) 2015-08-31 2022-05-30 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
KR102455088B1 (ko) * 2016-01-11 2022-10-14 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치
US10103069B2 (en) * 2016-04-01 2018-10-16 X-Celeprint Limited Pressure-activated electrical interconnection by micro-transfer printing
CN105759522B (zh) 2016-05-11 2019-01-22 深圳市华星光电技术有限公司 Tft基板的断线修复方法
JP6729046B2 (ja) 2016-06-20 2020-07-22 大日本印刷株式会社 配線基板およびその製造方法、ならびに半導体装置の製造方法
US11064609B2 (en) * 2016-08-04 2021-07-13 X Display Company Technology Limited Printable 3D electronic structure
US10325893B2 (en) 2016-12-13 2019-06-18 Hong Kong Beida Jade Bird Display Limited Mass transfer of micro structures using adhesives
WO2018117361A1 (ko) 2016-12-23 2018-06-28 주식회사 루멘스 마이크로 엘이디 모듈 및 그 제조방법
TWI607559B (zh) 2017-01-10 2017-12-01 錼創科技股份有限公司 顯示面板
US20180247584A1 (en) * 2017-02-27 2018-08-30 Shenzhen China Star Optoelectronics Technology Co., Ltd. Micro light emitting diode array substrates and display panels
CN106876552B (zh) * 2017-02-27 2019-07-26 深圳市华星光电技术有限公司 微发光二极管阵列基板及显示面板
TWI635630B (zh) * 2017-06-30 2018-09-11 錼創科技股份有限公司 微型發光二極體及顯示面板
CN108183156A (zh) 2017-12-26 2018-06-19 深圳市华星光电技术有限公司 微型发光二极管显示面板及其制作方法
KR102433873B1 (ko) 2018-01-29 2022-08-19 삼성전자주식회사 Led 패널 및 led 패널의 제조 방법
US10325894B1 (en) 2018-04-17 2019-06-18 Shaoher Pan Integrated multi-color light-emitting pixel arrays based devices by bonding
CN108493154B (zh) 2018-04-28 2020-09-29 深圳市华星光电技术有限公司 Micro LED显示面板的制作方法及Micro LED显示面板
CN108933153B (zh) 2018-07-27 2021-02-02 上海天马微电子有限公司 显示面板及其制作方法、显示装置
CN109285856B (zh) 2018-11-22 2020-07-03 京东方科技集团股份有限公司 Led发光基板及其制作方法、显示装置
CN109755376A (zh) * 2019-03-20 2019-05-14 中芯长电半导体（江阴）有限公司 扇出型led的封装结构及封装方法
CN109950270B (zh) 2019-03-27 2021-01-08 京东方科技集团股份有限公司 发光二极管芯片的驱动背板及其制作方法、显示面板
CN109887950A (zh) 2019-04-19 2019-06-14 京东方科技集团股份有限公司 显示基板、led器件、显示面板、显示装置及制作方法
CN110061106B (zh) 2019-04-24 2020-04-17 京东方科技集团股份有限公司 芯片、目标基板、芯片转移方法及显示装置
CN110047866B (zh) 2019-04-30 2021-04-02 京东方科技集团股份有限公司 阵列基板、显示面板及微型led的转移方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008027933A (ja) 2006-07-18 2008-02-07 Sony Corp 素子、素子の製造方法、基板、基板の製造方法、実装構造体、実装方法、発光ダイオードディスプレイ、発光ダイオードバックライトおよび電子機器
JP2019507904A (ja) 2016-02-25 2019-03-22 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ ビデオウォールモジュールおよびビデオウォールモジュールの製造方法
US20180175268A1 (en) 2016-12-20 2018-06-21 Lg Display Co., Ltd. Light emitting diode chip and light emitting diode dsiplay apparatus comprising the same
CN108206234A (zh) 2016-12-20 2018-06-26 乐金显示有限公司 发光二极管芯片及包括该芯片的发光二极管显示设备
JP2018101785A (ja) 2016-12-20 2018-06-28 エルジー ディスプレイ カンパニー リミテッド 発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置
JP2019079985A (ja) 2017-10-26 2019-05-23 株式会社ブイ・テクノロジー 基板接続構造、基板実装方法及びマイクロｌｅｄディスプレイ
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