WO2021114474A1 - 一种阵列基板及其制备方法 - Google Patents

一种阵列基板及其制备方法 Download PDF

Info

Publication number
WO2021114474A1
WO2021114474A1 PCT/CN2020/075100 CN2020075100W WO2021114474A1 WO 2021114474 A1 WO2021114474 A1 WO 2021114474A1 CN 2020075100 W CN2020075100 W CN 2020075100W WO 2021114474 A1 WO2021114474 A1 WO 2021114474A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
insulating layer
display area
gate
source
Prior art date
Application number
PCT/CN2020/075100
Other languages
English (en)
French (fr)
Inventor
陈诚
Original Assignee
武汉华星光电半导体显示技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 武汉华星光电半导体显示技术有限公司 filed Critical 武汉华星光电半导体显示技术有限公司
Priority to US16/768,949 priority Critical patent/US20210183905A1/en
Publication of WO2021114474A1 publication Critical patent/WO2021114474A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/301—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements flexible foldable or roll-able electronic displays, e.g. thin LCD, OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • the invention relates to the field of display, in particular to an array substrate and a preparation method thereof.
  • OLED Organic Light-Emitting Diode
  • OLED Organic Light-Emitting Diode
  • the application range is more and more extensive, especially the flexible OLED display device has
  • the characteristics of being bendable and easy to carry have become the main field of research and development in the field of display technology.
  • high-end mobile phones have higher requirements for brightness uniformity. How to improve the brightness uniformity of the screen is the key direction of major manufacturers.
  • the present invention provides an array substrate and a preparation method thereof to solve the technical problem that the brightness uniformity of the screen cannot be improved in the prior art.
  • an array substrate the array substrate includes a display area, a non-display area surrounding the display area, the non-display area has a bonding area and located in the bonding area and the display area.
  • a fan-out region between regions, the fan-out region is provided between the display region and the bonding region, and further includes a thin film transistor structure layer, the thin film transistor structure layer including a gate layer and a source and drain electrode layer
  • the materials of the gate layer and the source and drain electrode layers include at least one of titanium, aluminum, and titanium aluminum alloy.
  • the thin film transistor structure layer includes a substrate extending from the display area to the non-display area; a barrier layer provided on the substrate and extending from the display area to the non-display area; and a buffer layer , Arranged on the barrier layer and extending from the display area to the non-display area; an active layer arranged on the buffer layer of the display area; a first insulating layer arranged on the buffer layer and Covering the active layer and extending to the non-display area; the gate layer includes a first gate layer and a second gate layer; the first gate layer is disposed on the first insulating layer; A second insulating layer is disposed on the first insulating layer, covering the first gate layer and extending to the non-display area; the second gate layer is disposed on the second insulating layer; Three insulating layers, arranged on the second insulating layer and covering the second gate layer and extending to the non-display area; the source and drain electrode layers including the first source and drain electrode layers are arranged in the display area On
  • the first gate layer includes a first metal segment, which is provided in the display area and corresponds to the active layer; and a second metal segment, which is provided in the first insulating layer in the fan-out area On the layer; a third metal segment, located in the bonding area and extending from the first insulating layer to the inner wall of the opening.
  • the second gate layer includes a fourth metal segment, which is provided in the display area and corresponds to the active layer; and a fifth metal segment, which is provided in the second insulating layer in the fan-out area On the layer; a sixth metal segment, located in the bonding area and extending from the second insulating layer to the inner wall of the opening.
  • the present invention also provides a method for preparing an array substrate.
  • the array substrate includes a display area and a non-display area surrounding the display area.
  • the non-display area has a bonding area and is located between the bonding area and the display area.
  • the fan-out area between the display area and the bonding area, the fan-out area is provided between the display area and the bonding area, and further includes
  • the thin film transistor structure layer includes a gate layer and a source and drain electrode layer, and the material of the gate layer and the source and drain electrode layer includes at least one of titanium, aluminum, and titanium aluminum alloy Kind.
  • the specific preparation steps of the thin film transistor structure layer include
  • first gate layer on the first insulating layer, wherein the first gate layer includes forming a first metal segment corresponding to the active layer in the display area, and forming a first metal segment on the fan-out layer; Forming a second metal segment in the zone and forming a third metal segment in the bonding zone, the third metal segment covering the inner wall of the opening from the first insulating layer;
  • a first source-drain electrode layer is deposited on the third insulating layer corresponding to the first via hole, and the first source-drain electrode layer is electrically connected to the active layer through the first via hole.
  • a second source and drain electrode layer is deposited corresponding to the second via hole, and the second source and drain electrode layer is electrically connected to the first gate layer and the second gate layer through the second via hole , Forming a third source and drain electrode layer on the organic layer in the bonding region;
  • the specific preparation steps of the thin film transistor structure layer include
  • first gate layer on the first insulating layer, wherein the first gate layer includes forming a first metal segment corresponding to the active layer in the display area, and forming a first metal segment on the fan-out layer; Forming a second metal segment in the zone and forming a third metal segment in the bonding zone, the third metal segment covering the inner wall of the opening from the first insulating layer;
  • a first source-drain electrode layer is deposited on the third insulating layer corresponding to the first via hole, and the first source-drain electrode layer is electrically connected to the active layer through the first via hole.
  • a second source and drain electrode layer is deposited corresponding to the second via hole, and the second source and drain electrode layer is electrically connected to the first gate layer and the second gate layer through the second via hole , Forming a third source and drain electrode layer on the organic layer in the bonding region;
  • the specific preparation steps of the thin film transistor structure layer include
  • a second gate layer is formed on the second insulating layer, wherein the second gate layer includes forming a fourth metal segment corresponding to the active layer in the display area, and forming a fourth metal segment on the fan Forming a fifth metal segment in the exit zone and forming a sixth metal segment in the bonding zone, the sixth metal segment covering the inner wall of the opening from the second insulating layer;
  • a first source-drain electrode layer is deposited on the third insulating layer corresponding to the first via hole, and the first source-drain electrode layer is electrically connected to the active layer through the first via hole.
  • a second source and drain electrode layer is deposited corresponding to the second via hole, and the second source and drain electrode layer is electrically connected to the first gate layer and the second gate layer through the second via hole , Forming a third source and drain electrode layer on the organic layer in the bonding region;
  • the specific preparation steps of the thin film transistor structure layer include
  • a second gate layer is formed on the second insulating layer, wherein the second gate layer includes forming a fourth metal segment corresponding to the active layer in the display area, and forming a fourth metal segment on the fan Forming a fifth metal segment in the exit zone and forming a sixth metal segment in the bonding zone, the sixth metal segment covering the inner wall of the opening from the second insulating layer;
  • a first source-drain electrode layer is deposited on the third insulating layer corresponding to the first via hole, and the first source-drain electrode layer is electrically connected to the active layer through the first via hole.
  • a second source and drain electrode layer is deposited corresponding to the second via hole, and the second source and drain electrode layer is electrically connected to the first gate layer and the second gate layer through the second via hole , Forming a third source and drain electrode layer on the organic layer in the bonding region;
  • the method further includes S2) opening a via hole in the flat layer corresponding to the first source and drain electrode layer, depositing an anode layer on the flat layer, and the anode layer is connected to each other through the via hole.
  • the first source and drain electrode layer S3) depositing a pixel definition layer on the flat layer, wherein the pixel definition layer covers the anode layer; S4) opening the pixel definition layer in the area corresponding to the anode layer A light-emitting hole, and the bottom surface of the light-emitting hole completely falls on the anode layer.
  • the gate layer and the source and drain electrode layers on the array substrate are made of the same material, such as aluminum, titanium, titanium aluminum alloy and other low-resistance, bending-resistant metals, which improves the electrical conductivity of the metal wiring
  • the gate layer is arranged below the organic layer and is closer to the neutral surface, which reduces the risk of wire breakage in the bonding area.
  • the gate layer is used as a mask to pattern the inorganic film layer, which saves costs and solves the problem of poor adhesion of metal traces on the etched flexible substrate.
  • FIG. 1 is a schematic diagram of the array substrate in the first embodiment.
  • FIG. 2 is a schematic diagram of the array substrate in step S109) in the first embodiment.
  • FIG. 3 is a schematic diagram of the array substrate in step S110) in Embodiment 1.
  • FIG. 3 is a schematic diagram of the array substrate in step S110) in Embodiment 1.
  • FIG. 4 is a schematic diagram of the array substrate in step S110) after replacement in Embodiment 1.
  • FIG. 4 is a schematic diagram of the array substrate in step S110) after replacement in Embodiment 1.
  • FIG. 5 is a schematic diagram of the array substrate in the second embodiment.
  • FIG. 6 is a schematic diagram of the array substrate in step S109) in the second embodiment.
  • FIG. 7 is a schematic diagram of the array substrate in step S110) in the second embodiment.
  • FIG. 8 is a schematic diagram of the array substrate in step S110) after replacement in the second embodiment.
  • the array substrate of the present invention includes a thin film transistor layer 110, an anode layer 120 and a pixel definition layer 130.
  • the thin film transistor layer 110 includes a substrate 1101, a barrier layer 1102, a buffer layer 1103, an active layer 1104, a first insulating layer 1105, a first gate layer 1106, a second insulating layer 1107, The second gate layer 1108, the third insulating layer 1109, the source/drain electrode layer 1110, and the flat layer 1111.
  • the barrier layer 1102 is provided on the substrate 1101, and the material used for the barrier layer 1102 includes one or more of silicon oxide, silicon nitride, silicon oxynitride, and amorphous silicon, and is mainly used to block water and oxygen. , To prevent water and oxygen from corroding the array substrate.
  • the buffer layer 1103 is disposed on the barrier layer 1102, and the buffer layer 1103 is made of an insulating material, which not only plays a buffer role, but also prevents short circuits of electrode layers formed on the buffer layer 1103 later.
  • the array substrate of the present invention further includes a non-display area 102 with a display area 101 surrounding the display area 101.
  • the non-display area 102 has a bonding area 1022 and a fan-out located between the bonding area 1022 and the display area 102. District 1021.
  • the active layer 1104 is disposed on the buffer layer 1103, and the first insulating layer 1105 is disposed on the buffer layer 1103 and covers the active layer 1104.
  • the first gate layer 1106 is disposed on the first insulating layer 1105. Specifically, the first gate layer 1106 includes a first metal segment 11061, a second metal segment 11062, and a third metal segment 11063.
  • the first metal segment 11061 is disposed in the display area 101 and corresponds to the active layer 1104, the second metal segment 11062 is disposed in the fan-out area 1021, and the third metal segment 11063 is disposed in The bonding area 1022.
  • An opening 10221 is provided in the bonding region 1022, and the opening 10221 penetrates the third insulating layer 1109, the second insulating layer 1107, the first insulating layer 1105, the buffer layer 1103 and part of the barrier.
  • the thickness of the barrier layer 1102 that is not penetrated by the opening 10221 is less than 5000 A, and the third metal segment 11063 extends from the first insulating layer 1105 to the opening 10221 and covers the The inner wall of the hole 10221 is opened.
  • the second insulating layer 1107 covers the first gate layer 1106 and extends from the display area 101 to the edge of the opening 10221 in the bonding area 1022.
  • the second gate layer 1108 is disposed on the second insulating layer 1107. Specifically, in the display area 101, the fan-out area 1021, and the bonding area 1022, the first gate The first metal segment 11061, the second metal segment 11062, and the third metal segment 11063 of the layer 1106 all have a segment of the second gate layer 1108 corresponding to it for connection with subsequent source and drain electrode layers.
  • the third insulating layer 1109 covers the second gate layer 1108 and extends from the display area 101 to the edge of the opening 10221 in the bonding area 1022.
  • the source/drain electrode layer 1110 includes a first source/drain electrode layer 11101, a second source/drain electrode layer 11102, and a third source/drain electrode layer 11103.
  • the first source-drain electrode layer 11101 is provided on the third insulating layer 1109 of the display area 101, and the first source-drain electrode layer 11101 is provided with two pins, and the pins sequentially penetrate the The third insulating layer 1109, the second insulating layer 1107, and the first insulating layer 1105 are connected to the active layer 1104.
  • the second source-drain electrode layer 11102 is provided on the third insulating layer 1109 of the fan-out region 1021, and the second source-drain electrode layer 11102 is provided with two pins, one of which penetrates through the The third insulating layer 1109 is connected to the second gate layer 1108, and another pin penetrates the third insulating layer 1109 and the second insulating layer 1107 to connect to the second metal segment 11062.
  • the opening 10221 is filled with organic material to form an organic layer 10222, wherein the organic layer 10222 is flush with the third insulating layer 1109 away from the second insulating layer 1107, and the third source and drain electrode layer 11103 Is disposed on the organic layer 10222.
  • the third metal segment 11063 and the second gate layer 1108 are disposed under the organic layer 10222, closer to the neutral plane, Reduce the risk of disconnection in 1022 Bonding District.
  • the materials of the first gate layer 1106, the second gate layer 1108, and the source and drain electrode layer 1110 are the same, and low-resistance, bending-resistant materials such as aluminum, titanium, and titanium aluminum alloy are used.
  • Folding metal refers to the electrical conductivity and bending resistance of the first gate layer 1106, the second gate layer 1108, and the source/drain electrode layer 1110.
  • the flat layer 1111 is disposed on the third insulating layer 1109 and covers the source and drain electrode layer 1110.
  • the anode layer 120 is provided in the display area 101. Specifically, the anode layer 120 is provided on the flat layer 1111 and corresponds to the first source and drain electrode layer 11101, wherein the anode layer 120 includes A pin, the pin penetrates the flat layer 1111 and is connected to the first source-drain electrode layer 11101.
  • the pixel defining layer 130 is provided on the flat layer 1111. Specifically, the pixel defining layer 130 is provided with a pixel opening 131 corresponding to the anode layer 120. Since it accepts the ink in the subsequent inkjet printing process, the There are barrier walls 132 on both sides of the pixel opening 131 to prevent ink from overflowing during the subsequent inkjet printing process.
  • the preparation method of the array substrate of the present invention includes:
  • the thin film transistor structure layer includes a gate layer and a source and drain electrode layer, and the material of the gate layer and the source and drain electrode layer includes at least one of titanium, aluminum, and titanium aluminum alloy
  • the specific preparation steps of the thin film transistor structure layer are as follows:
  • metal layer on the first insulating layer and etching to form a second gate layer, wherein the metal layer includes a first metal segment formed in the display area corresponding to the active layer, A second metal segment is formed in the fan-out area and a third metal segment is formed in the bonding area, and metal traces are formed by etching.
  • the third metal segment covers the entire area from the first insulating layer. The inner wall of the opening;
  • a third insulating layer is deposited on the second insulating layer, wherein the third insulating layer covers the second gate layer and extends to the non-display area;
  • a first source-drain electrode layer is deposited on the third insulating layer corresponding to the first via hole, and the first source-drain electrode layer is electrically connected to the active layer through the first via hole.
  • a second source and drain electrode layer is deposited corresponding to the second via hole, and the second source and drain electrode layer is electrically connected to the first gate layer and the second gate layer through the second via hole , Forming a third source and drain electrode layer on the organic layer in the bonding region;
  • the preparation method of the array substrate may further replace the step S110) with:
  • step S111) is replaced with:
  • the etched openings are filled with organic matter to form an organic layer.
  • the preparation method of the array substrate further includes:
  • the array substrate of the present invention is substantially similar in structure to the array substrate in Embodiment 1.
  • the difference is that the second gate electrode in the array substrate in this embodiment
  • the layer 1108 includes a fourth metal segment 11081, a fifth metal segment 11082, and a sixth metal segment 11083.
  • the fourth metal segment 11081 is disposed on the second insulating layer 1107 in the display area 101 and corresponds to the active layer 1104.
  • the fifth metal segment 11082 is provided in the fan-out area 1021
  • the sixth metal segment 11083 is provided in the bonding area 1022
  • the first gate layer 1106 is provided in the first On the insulating layer 1105 and corresponding to the second gate layer 1108.
  • An opening 10221 is provided in the bonding region 1022, and the opening 10221 penetrates the third insulating layer 1109, the second insulating layer 1107, the first insulating layer 1105, the buffer layer 1103 and part of the barrier.
  • the thickness of the barrier layer 1102 that is not penetrated by the opening 10221 is less than 5000A, and the sixth metal segment 11083 extends from the second insulating layer 1107 to the opening 10221 and covers the The inner wall of the hole 10221 is opened.
  • the preparation method of the array substrate of the present invention includes:
  • the thin film transistor structure layer includes a gate layer and a source and drain electrode layer, and the material of the gate layer and the source and drain electrode layer includes at least one of titanium, aluminum, and titanium aluminum alloy Kind.
  • the specific preparation steps of the thin film transistor structure layer include
  • a second gate layer is formed on the second insulating layer, wherein the second gate layer includes forming a fourth metal segment corresponding to the active layer in the display area, and forming a fourth metal segment on the fan Forming a fifth metal segment in the exit zone and forming a sixth metal segment in the bonding zone, the sixth metal segment covering the inner wall of the opening from the second insulating layer;
  • a third insulating layer is deposited on the second insulating layer, wherein the third insulating layer covers the second gate layer and extends to the non-display area;
  • a first source-drain electrode layer is deposited on the third insulating layer corresponding to the first via hole, and the first source-drain electrode layer is electrically connected to the active layer through the first via hole.
  • a second source and drain electrode layer is deposited corresponding to the second via hole, and the second source and drain electrode layer is electrically connected to the first gate layer and the second gate layer through the second via hole , Forming a third source and drain electrode layer on the organic layer in the bonding region;
  • the preparation method of the array substrate may further replace the step S110) with:
  • step S111) is replaced with:
  • the etched openings are filled with organic matter to form an organic layer.
  • the preparation method of the array substrate further includes:

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明公开了一种阵列基板及其制备方法，阵列基板包括显示区和非显示区，所述非显示区具有邦定区和扇出区，所述扇出区设于显示区和邦定区之间，还包括薄膜晶体管结构层，包括栅极层和源漏电极层，栅极层和源漏电极层的材料包括钛、铝、钛铝合金中的至少一种。

Description

一种阵列基板及其制备方法 技术领域
本发明涉及显示领域，特别涉及一种阵列基板及其制备方法。
 背景技术
OLED（Organic Light-Emitting Diode）由于其重量轻，自发光，广视角、驱动电压低、发光效率高功耗低、响应速度快等优点，应用范围越来越广泛，尤其是柔性OLED显示装置具有可弯折易携带的特点，成为显示技术领域研究和开发的主要领域。目前高端手机对亮度均一性要求较高，如何提升屏幕的亮度均一性是各大厂商开发的重点方向。
 技术问题
为了解决上述技术问题，本发明提供了一种阵列基板及其制备方法，用以解决现有技术中屏幕的亮度均一性无法提升的技术问题。
 技术解决方案
解决上述技术问题的技术方案是：一种阵列基板，所述阵列基板包括显示区、围绕所述显示区的非显示区，所述非显示区具有邦定区和位于所述邦定区和显示区之间的扇出区，所述扇出区设于所述显示区和所述邦定区之间，还包括薄膜晶体管结构层，所述薄膜晶体管结构层包括栅极层和源漏电极层，所述栅极层和所述源漏电极层的材料包括钛、铝、钛铝合金中的至少一种。
进一步的，所述薄膜晶体管结构层包括基板，从所述显示区延伸至所述非显示区；阻隔层，设于所述基板上且从所述显示区延伸至所述非显示区；缓冲层，设于所述阻隔层上且从所述显示区延伸至所述非显示区；有源层，设于所述显示区的缓冲层上；第一绝缘层，设于所述缓冲层上且覆盖所述有源层并延伸至所述非显示区；所述栅极层包括第一栅极层和第二栅极层；所述第一栅极层设于所述第一绝缘层上；第二绝缘层，设于所述第一绝缘层上且覆盖所述第一栅极层并延伸至所述非显示区；所述第二栅极层设于所述第二绝缘层上；第三绝缘层，设于所述第二绝缘层上且覆盖所述第二栅极层并延伸至所述非显示区；所述源漏电极层包括第一源漏电极层设于所述显示区的所述第三绝缘层上且贯穿所述第三绝缘层、所述第二绝缘层和所述第一绝缘层连接至所述有源层；第二源漏电极层，设于所述扇出区的所述第三绝缘层上且贯穿所述第三绝缘层和所述第二绝缘层与所述第一栅极层和所述第二栅极层连接；开孔，设于所述邦定区中，所述开孔贯穿所述第三绝缘层、第二绝缘层、第一绝缘层、所述缓冲层和部分所述阻隔层；平坦层，设于所述第三绝缘层上且覆盖所述源漏电极层并延伸至所述非显示区。
进一步的，所述第一栅极层包括第一金属段，设于所述显示区中且对应所述有源层；第二金属段，设于所述扇出区中的所述第一绝缘层上；第三金属段，设于所述邦定区中且自所述第一绝缘层延伸至所述开孔内壁。
进一步的，所述第二栅极层包括第四金属段，设于所述显示区中且对应所述有源层；第五金属段，设于所述扇出区中的所述第二绝缘层上；第六金属段，设于所述邦定区中且自所述第二绝缘层延伸至所述开孔内壁。
本发明还提供了一种阵列基板的制备方法，所述阵列基板包括显示区、围绕所述显示区的非显示区，所述非显示区具有邦定区和位于所述邦定区和显示区之间的扇出区，所述扇出区设于所述显示区和所述邦定区之间，还包括
S1) 形成薄膜晶体管结构层，所述薄膜晶体管结构层包括栅极层和源漏电极层，所述栅极层和所述源漏电极层的材料包括钛、铝、钛铝合金中的至少一种。
进一步的，在所述步骤S1)中，所述薄膜晶体管结构层的具体制备步骤包括
S101）提供一基板；
S102）在所述基板上沉积一层阻隔层；
S103）在所述阻隔层上沉积一层缓冲层；
S104）在所述显示区中的所述缓冲层上形成有源层沉积一层和第一绝缘层，其中，所述第一绝缘层覆盖所述有源层并延伸至所述非显示区；
S105）在所述邦定区中刻蚀一开孔，所述开孔贯穿所述邦定区中的所述第一绝缘层、所述缓冲层和部分所述阻隔层；
S106）在所述第一绝缘层上形成第一栅极层，其中，所述第一栅极层包括在所述显示区中对应所述有源层形成第一金属段，在所述扇出区中形成第二金属段和在所述邦定区中形成第三金属段，所述第三金属段自所述第一绝缘层处覆盖所述开孔内壁；
S107）在所述第一绝缘层上沉积一层第二绝缘层，其中，所述第二绝缘层覆盖所述第一栅极层并延伸至所述非显示区；
S108）在所述第二绝缘层上形成第二栅极层；
S109）在所述第二绝缘层上沉积一层第三绝缘层，其中，所述第三绝缘层覆盖所述第二栅极层并延伸至所述非显示区；
S110）刻蚀所述邦定区对应所述开孔处的所述第二绝缘层和所述第三绝缘层，采用有机物填充刻蚀后的所述开孔形成有机层；
S111）在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
S112）在所述第三绝缘层对应所述第一过孔处沉积第一源漏电极层，所述第一源漏电极层通过所述第一过孔电性连接所述有源层，在对应所述第二过孔处沉积第二源漏电极层，所述第二源漏电极层通过所述第二过孔与所述第一栅极层和所述第二栅极层电性连接，在所述邦定区的所述有机层上形成第三源漏电极层；
S113）在所述第三绝缘层上形成一层平坦层并延伸至所述非显示区。
进一步的，在所述步骤S1)中，所述薄膜晶体管结构层的具体制备步骤包括
S101）提供一基板；
S102）在所述基板上沉积一层阻隔层；
S103）在所述阻隔层上沉积一层缓冲层；
S104）在所述显示区中的所述缓冲层上形成有源层沉积一层和第一绝缘层，其中，所述第一绝缘层覆盖所述有源层并延伸至所述非显示区；
S105）在所述邦定区中刻蚀一开孔，所述开孔贯穿所述邦定区中的所述第一绝缘层、所述缓冲层和部分所述阻隔层；
S106）在所述第一绝缘层上形成第一栅极层，其中，所述第一栅极层包括在所述显示区中对应所述有源层形成第一金属段，在所述扇出区中形成第二金属段和在所述邦定区中形成第三金属段，所述第三金属段自所述第一绝缘层处覆盖所述开孔内壁；
S107）在所述第一绝缘层上沉积一层第二绝缘层，其中，所述第二绝缘层覆盖所述第一栅极层并延伸至所述非显示区；
S108）在所述第二绝缘层上形成第二栅极层；
S109）在所述第二绝缘层上沉积一层第三绝缘层，其中，所述第三绝缘层覆盖所述第二栅极层并延伸至所述非显示区；
S110）刻蚀所述邦定区对应所述开孔处的所述第二绝缘层和所述第三绝缘层，同时在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
S111）采用有机物填充刻蚀后的所述开孔形成有机层；
S112）在所述第三绝缘层对应所述第一过孔处沉积第一源漏电极层，所述第一源漏电极层通过所述第一过孔电性连接所述有源层，在对应所述第二过孔处沉积第二源漏电极层，所述第二源漏电极层通过所述第二过孔与所述第一栅极层和所述第二栅极层电性连接，在所述邦定区的所述有机层上形成第三源漏电极层；
S113）在所述第三绝缘层上形成一层平坦层并延伸至所述非显示区。
进一步的，在所述步骤S1)中，所述薄膜晶体管结构层的具体制备步骤包括
S101）提供一基板；
S102）在所述基板上沉积一层阻隔层；
S103）在所述阻隔层上沉积一层缓冲层；
S104）在所述显示区中的所述缓冲层上形成有源层沉积一层和第一绝缘层，其中，所述第一绝缘层覆盖所述有源层并延伸至所述非显示区；
S105）在所述第一绝缘层上形成第一栅极层；
S106）在所述第一绝缘层上沉积一层第二绝缘层，其中，所述第二绝缘层覆盖所述第一栅极层并延伸至所述非显示区；
S107）在所述邦定区中刻蚀一开孔，所述开孔贯穿所述邦定区中的所述第二绝缘层、所述第一绝缘层、所述缓冲层和部分所述阻隔层；
S108）在所述第二绝缘层上形成第二栅极层，其中，所述第二栅极层包括在所述显示区中对应所述有源层上形成第四金属段、在所述扇出区中形成第五金属段和在所述邦定区中形成第六金属段，所述第六金属段自所述第二绝缘层处覆盖所述开孔内壁；
S109）在所述第二绝缘层上沉积一层第三绝缘层，其中，所述第三绝缘层覆盖所述第二栅极层并延伸至所述非显示区；
S110）刻蚀所述邦定区对应所述开孔处的所述第三绝缘层，采用有机物填充刻蚀后的所述开孔形成有机层；
S111）在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
S112）在所述第三绝缘层对应所述第一过孔处沉积第一源漏电极层，所述第一源漏电极层通过所述第一过孔电性连接所述有源层，在对应所述第二过孔处沉积第二源漏电极层，所述第二源漏电极层通过所述第二过孔与所述第一栅极层和所述第二栅极层电性连接，在所述邦定区的所述有机层上形成第三源漏电极层；
S113）在所述第三绝缘层上形成一层平坦层并延伸至所述非显示区。
进一步的，在所述步骤S1)中，所述薄膜晶体管结构层的具体制备步骤包括
S101）提供一基板；
S102）在所述基板上沉积一层阻隔层；
S103）在所述阻隔层上沉积一层缓冲层；
S104）在所述显示区中的所述缓冲层上形成有源层沉积一层和第一绝缘层，其中，所述第一绝缘层覆盖所述有源层并延伸至所述非显示区；
S105）在所述第一绝缘层上形成第一栅极层；
S106）在所述第一绝缘层上沉积一层第二绝缘层，其中，所述第二绝缘层覆盖所述第一栅极层并延伸至所述非显示区；
S107）在所述邦定区中刻蚀一开孔，所述开孔贯穿所述邦定区中的所述第二绝缘层、所述第一绝缘层、所述缓冲层和部分所述阻隔层；
S108）在所述第二绝缘层上形成第二栅极层，其中，所述第二栅极层包括在所述显示区中对应所述有源层上形成第四金属段、在所述扇出区中形成第五金属段和在所述邦定区中形成第六金属段，所述第六金属段自所述第二绝缘层处覆盖所述开孔内壁；
S109）在所述第二绝缘层上沉积一层第三绝缘层，其中，所述第三绝缘层覆盖所述第二栅极层并延伸至所述非显示区；
S110）刻蚀所述邦定区对应所述开孔处的所述第三绝缘层，同时在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
S111）采用有机物填充刻蚀后的所述开孔形成有机层；
S112）在所述第三绝缘层对应所述第一过孔处沉积第一源漏电极层，所述第一源漏电极层通过所述第一过孔电性连接所述有源层，在对应所述第二过孔处沉积第二源漏电极层，所述第二源漏电极层通过所述第二过孔与所述第一栅极层和所述第二栅极层电性连接，在所述邦定区的所述有机层上形成第三源漏电极层；
S113）在所述第三绝缘层上形成一层平坦层并延伸至所述非显示区。
进一步的，还包括S2）在所述平坦层对应所述第一源漏电极层上开设一过孔，在所述平坦层上沉积一层阳极层，所述阳极层通过所述过孔连接所述第一源漏电极层；S3）在所述平坦层上沉积一层像素定义层，其中所述像素定义层覆盖所述阳极层；S4）在所述像素定义层对应所述阳极层区域开设一发光孔，所述发光孔的底面完全落于所述阳极层上。
 有益效果
本发明的阵列基板及其制备方法，阵列基板上栅极层和源漏电极层采用同一种材料如铝、钛、钛铝合金等低电阻、耐弯折金属，提高了金属走线的电导率和弯折特性，在阵列基板的邦定区中，栅极层设于有机层的下方，离中性面更近，降低了邦定区断线的风险。利用栅极层作为掩膜板进行无机膜层图案化，节约了成本同时解决了金属走线在蚀刻后的柔性基板上粘附较差的问题。
 附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1是实施例1中的阵列基板示意图。
图2是实施例1中S109)步骤中的阵列基板示意图。
图3是实施例1中S110)步骤中的阵列基板示意图。
图4是实施例1中替换后的S110)步骤中的阵列基板示意图。
图5是实施例2中的阵列基板示意图。
图6是实施例2中S109)步骤中的阵列基板示意图。
图7是实施例2中S110)步骤中的阵列基板示意图。
图8是实施例2中替换后的S110)步骤中的阵列基板示意图。
图中
110 薄膜晶体管层；                         120 阳极层；
130 像素定义层；                           1101 基板；
1102 阻隔层；                              1103 缓冲层；
1104 有源层；                              1105 第一绝缘层；
1106 第一栅极层；                           1107 第二绝缘层；
1108 第二栅极层；                           1109 第三绝缘层；
1110 源漏电极层；                           1111 平坦层；
101 显示区；                                102 非显示区；
1021 扇出区；                               1022 邦定区；
11061 第一金属段；                          11062 第二金属段；
11063 第三金属段；                          10221 开孔；
11101 第一源漏电极层；                      11102 第二源漏电极层；
11103 第三源漏电极层；                      11081 第四金属段；
11082 第五金属段；                          11083 第六金属段；
131 像素开孔；                               132 挡墙；
 本发明的实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例1
本实施例中，本发明的阵列基板包括薄膜晶体管层110、阳极层120和像素定义层130。
如图1所示，其中，所述薄膜晶体管层110包括基板1101、阻隔层1102、缓冲层1103、有源层1104、第一绝缘层1105、第一栅极层1106、第二绝缘层1107、第二栅极层1108、第三绝缘层1109、源漏电极层1110和平坦层1111。
所述阻隔层1102设于所述基板1101上，所述阻隔层1102的所用材料包括氧化硅、氮化硅、氮氧化硅和非晶硅中的一种或几种，主要用于阻隔水氧，防止水氧侵蚀所述阵列基板。
所述缓冲层1103设于所述阻隔层1102上，所述缓冲层1103采用绝缘材料，起到缓冲作用的同时也可以防止后续在所述缓冲层1103上形成的电极层短路。
本发明的阵列基板还包括显示区101围绕所述显示区101的非显示区102，所述非显示区102具有邦定区1022和位于所述邦定区1022和显示区102之间的扇出区1021。
所述有源层1104设于所述缓冲层1103上，所述第一绝缘层1105设于所述缓冲层1103上且覆盖所述有源层1104。
所述第一栅极层1106设于所述第一绝缘层1105上，具体的，所述第一栅极层1106包括第一金属段11061、第二金属段11062和第三金属段11063。
所述第一金属段11061设于所述显示区101中且对应所述有源层1104，所述第二金属段11062设于所述扇出区1021中，所述第三金属段11063设于所述邦定区1022中。
在所述邦定区1022中设有一开孔10221，所述开孔10221贯穿所述第三绝缘层1109、第二绝缘层1107、第一绝缘层1105、所述缓冲层1103和部分所述阻隔层1102，其中未被所述开孔10221贯穿的所述阻隔层1102的厚度小于5000A，所述第三金属段11063自所述第一绝缘层1105延伸至所述开孔10221处并覆盖所述开孔10221的内壁。
所述第二绝缘层1107覆盖所述第一栅极层1106且自所述显示区101延伸至所述邦定区1022中的开孔10221边缘处。
所述第二栅极层1108设于所述第二绝缘层1107上，具体的，在所述显示区101、所述扇出区1021和所述邦定区1022中，所述第一栅极层1106的所述第一金属段11061、第二金属段11062和所述第三金属段11063均有一段所述第二栅极层1108与之对应，用以后续的源漏电极层连接。
所述第三绝缘层1109覆盖所述第二栅极层1108且自所述显示区101延伸至所述邦定区1022中的开孔10221边缘处。
所述源漏电极层1110包括第一源漏电极层11101、第二源漏电极层11102和第三源漏电极层11103。
所述第一源漏电极层11101设于所述显示区101的所述第三绝缘层1109上，所述第一源漏电极层11101设有两个引脚，所述引脚依次贯穿所述第三绝缘层1109、所述第二绝缘层1107和所述第一绝缘层1105直至与所述有源层1104连接。
所述第二源漏电极层11102设于所述扇出区1021的所述第三绝缘层1109上，所述第二源漏电极层11102设有两个引脚，其中一引脚贯穿所述第三绝缘层1109与所述第二栅极层1108相连，另一引脚贯穿所述第三绝缘层1109和所述第二绝缘层1107与所述第二金属段11062相连。
所述开孔10221内填充有机物形成有机层10222，其中，所述有机层10222与所述第三绝缘层1109远离所述第二绝缘层1107一侧平齐，所述第三源漏电极层11103设于所述有机层10222上，在所述邦定区1022中，所述第三金属段11063和所述第二栅极层1108设于所述有机层10222下方，距离中性面更近，降低邦定区1022断线的风险。
在本实施例中，所述第一栅极层1106、所述第二栅极层1108和所述源漏电极层1110的材料相同，采用如铝、钛、钛铝合金等低电阻、耐弯折金属，提到所述第一栅极层1106、所述第二栅极层1108和所述源漏电极层1110的电导率和耐弯折性能。
所述平坦层1111设于所述第三绝缘层1109上且覆盖所述源漏电极层1110。
所述阳极层120设于所述显示区101中，具体的，所述阳极层120设于所述平坦层1111上且对应所述第一源漏电极层11101，其中，所述阳极层120包括一引脚，所述引脚贯穿所述平坦层1111与所述第一源漏电极层11101相连。
所述像素定义层130设于所述平坦层1111上，具体的，所述像素定义层130对应所述阳极层120上设有一像素开孔131，由于承接后续喷墨打印制程中的墨水，在所述像素开孔131两侧还设有挡墙132，用以防止后续的喷墨打印过程中墨水溢出。
为了更好的解释本发明，本实施例中，本发明的阵列基板的制备方法包括：
S1) 形成薄膜晶体管结构层，所述薄膜晶体管结构层包括栅极层和源漏电极层，所述栅极层和所述源漏电极层的材料包括钛、铝、钛铝合金中的至少一种，其中，所述薄膜晶体管结构层的具体制备步骤如下：
S101）提供一基板；
S102）在所述基板上沉积一层阻隔层；
S103）在所述阻隔层上沉积一层缓冲层；
S104）在所述显示区中的所述缓冲层上形成有源层沉积一层和第一绝缘层，其中，所述第一绝缘层覆盖所述有源层并延伸至所述非显示区；
S105）在所述邦定区中刻蚀一开孔，所述开孔贯穿所述邦定区中的所述第一绝缘层、所述缓冲层和部分所述阻隔层；
S106）在所述第一绝缘层上形成一层金属层并刻蚀形成第二栅极层，其中，所述金属层包括在所述显示区中对应所述有源层形成第一金属段，在所述扇出区中形成第二金属段和在所述邦定区中形成第三金属段，通过刻蚀形成金属走线，所述第三金属段自所述第一绝缘层处覆盖所述开孔内壁；
S107）在所述第一绝缘层上沉积一层第二绝缘层，其中，所述第二绝缘层覆盖所述第一栅极层并延伸至所述非显示区；
S108）在所述第二绝缘层上形成第二金属层并刻蚀形成第二栅极层；
S109）如图2所示，在所述第二绝缘层上沉积一层第三绝缘层，其中，所述第三绝缘层覆盖所述第二栅极层并延伸至所述非显示区；
S110）如图3所示，刻蚀所述邦定区对应所述开孔处的所述第二绝缘层和所述第三绝缘层，同时利用所述开孔底部的所述第三金属段作为掩膜板将所述阻隔层图案化，采用有机物填充刻蚀后的所述开孔形成有机层，既节约了掩膜板的成本，同时也解决了金属走线在蚀刻后的柔性基板上粘附较差的问题；
S111）在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
S112）在所述第三绝缘层对应所述第一过孔处沉积第一源漏电极层，所述第一源漏电极层通过所述第一过孔电性连接所述有源层，在对应所述第二过孔处沉积第二源漏电极层，所述第二源漏电极层通过所述第二过孔与所述第一栅极层和所述第二栅极层电性连接，在所述邦定区的所述有机层上形成第三源漏电极层；
S113）在所述第三绝缘层上形成一层平坦层并延伸至所述非显示区。
如图4所示，在本发明的另一优选实施例中，所述阵列基板的制备方法还可以将所述步骤S110)替换为：
刻蚀所述邦定区对应所述开孔处的所述第二绝缘层和所述第三绝缘层，同时在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
所述步骤S111)替换为：
采用有机物填充刻蚀后的所述开孔形成有机层。
所述阵列基板的制备方法还包括：
S2）在所述平坦层对应所述第一源漏电极层上开设一过孔，在所述平坦层上沉积一层阳极层，所述阳极层通过所述过孔连接所述第一源漏电极层；
S3）在所述平坦层上沉积一层像素定义层，其中所述像素定义层覆盖所述阳极层；
S4）在所述像素定义层对应所述阳极层区域开设一发光孔，所述发光孔的底面完全落于所述阳极层上。
实施例2
如图5所示，本实施例中，本发明的阵列基板与实施例1中的阵列基板结构大体相似，不同点在于，本实施例中的所述阵列基板中所述所述第二栅极层1108包括第四金属段11081、第五金属段11082和第六金属段11083。
所述第四金属段11081设于所述显示区101中的所述第二绝缘层1107上且对应所述有源层1104。所述第五金属段11082设于所述扇出区1021中，所述第六金属段11083设于所述邦定区1022中，其中，所述第一栅极层1106设于所述第一绝缘层1105上且对应所述第二栅极层1108。
在所述邦定区1022中设有一开孔10221，所述开孔10221贯穿所述第三绝缘层1109、第二绝缘层1107、第一绝缘层1105、所述缓冲层1103和部分所述阻隔层1102，其中未被所述开孔10221贯穿的所述阻隔层1102的厚度小于5000A，所述第六金属段11083自所述第二绝缘层1107延伸至所述开孔10221处并覆盖所述开孔10221的内壁。
为了更好的解释本发明，本实施例中，本发明的阵列基板的制备方法包括：
S1) 形成薄膜晶体管结构层，所述薄膜晶体管结构层包括栅极层和源漏电极层，所述栅极层和所述源漏电极层的材料包括钛、铝、钛铝合金中的至少一种。
在所述步骤S1)中，所述薄膜晶体管结构层的具体制备步骤包括
S101）提供一基板；
S102）在所述基板上沉积一层阻隔层；
S103）在所述阻隔层上沉积一层缓冲层；
S104）在所述显示区中的所述缓冲层上形成有源层沉积一层和第一绝缘层，其中，所述第一绝缘层覆盖所述有源层并延伸至所述非显示区；
S105）在所述第一绝缘层上形成第一栅极层；
S106）在所述第一绝缘层上沉积一层第二绝缘层，其中，所述第二绝缘层覆盖所述第一栅极层并延伸至所述非显示区；
S107）在所述邦定区中刻蚀一开孔，所述开孔贯穿所述邦定区中的所述第二绝缘层、所述第一绝缘层、所述缓冲层和部分所述阻隔层；
S108）在所述第二绝缘层上形成第二栅极层，其中，所述第二栅极层包括在所述显示区中对应所述有源层上形成第四金属段、在所述扇出区中形成第五金属段和在所述邦定区中形成第六金属段，所述第六金属段自所述第二绝缘层处覆盖所述开孔内壁；
S109）如图6所示，在所述第二绝缘层上沉积一层第三绝缘层，其中，所述第三绝缘层覆盖所述第二栅极层并延伸至所述非显示区；
S110）如图7所示，刻蚀所述邦定区对应所述开孔处的所述第三绝缘层，采用有机物填充刻蚀后的所述开孔形成有机层；
S111）在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
S112）在所述第三绝缘层对应所述第一过孔处沉积第一源漏电极层，所述第一源漏电极层通过所述第一过孔电性连接所述有源层，在对应所述第二过孔处沉积第二源漏电极层，所述第二源漏电极层通过所述第二过孔与所述第一栅极层和所述第二栅极层电性连接，在所述邦定区的所述有机层上形成第三源漏电极层；
S113）在所述第三绝缘层上形成一层平坦层并延伸至所述非显示区。
如图8所示，在本发明的另一优选实施例中，所述阵列基板的制备方法还可以将所述步骤S110)替换为：
刻蚀所述邦定区对应所述开孔处的所述第二绝缘层和所述第三绝缘层，同时在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
所述步骤S111)替换为：
采用有机物填充刻蚀后的所述开孔形成有机层。
所述阵列基板的制备方法还包括：
S2）在所述平坦层对应所述第一源漏电极层上开设一过孔，在所述平坦层上沉积一层阳极层，所述阳极层通过所述过孔连接所述第一源漏电极层；
S3）在所述平坦层上沉积一层像素定义层，其中所述像素定义层覆盖所述阳极层；
S4）在所述像素定义层对应所述阳极层区域开设一发光孔，所述发光孔的底面完全落于所述阳极层上。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (11)

  1. 一种阵列基板，其中，所述阵列基板包括显示区、围绕所述显示区的非显示区，所述非显示区具有邦定区和位于所述邦定区和所述显示区之间的扇出区，还包括
    薄膜晶体管结构层，所述薄膜晶体管结构层包括栅极层和源漏电极层，所述栅极层和所述源漏电极层的材料包括钛、铝、钛铝合金中的至少一种。
  2. 根据权利要求1所述的阵列基板，其中，
    所述薄膜晶体管结构层包括
    基板，从所述显示区延伸至所述非显示区；
    阻隔层，设于所述基板上且从所述显示区延伸至所述非显示区；
    缓冲层，设于所述阻隔层上且从所述显示区延伸至所述非显示区；
    有源层，设于所述显示区的缓冲层上；
    第一绝缘层，设于所述缓冲层上且覆盖所述有源层并延伸至所述非显示区；
    所述栅极层包括第一栅极层和第二栅极层；
    所述第一栅极层设于所述第一绝缘层上；
    第二绝缘层，设于所述第一绝缘层上且覆盖所述第一栅极层并延伸至所述非显示区；
    所述第二栅极层设于所述第二绝缘层上；
    第三绝缘层，设于所述第二绝缘层上且覆盖所述第二栅极层并延伸至所述非显示区；
    所述源漏电极层包括
    第一源漏电极层设于所述显示区的所述第三绝缘层上且贯穿所述第三绝缘层、所述第二绝缘层和所述第一绝缘层连接至所述有源层；
    第二源漏电极层，设于所述扇出区的所述第三绝缘层上且贯穿所述第三绝缘层和所述第二绝缘层与所述第一栅极层和所述第二栅极层连接；
    开孔，设于所述邦定区中，所述开孔贯穿所述第三绝缘层、第二绝缘层、第一绝缘层、所述缓冲层和部分所述阻隔层；
    平坦层，设于所述第三绝缘层上且覆盖所述源漏电极层并延伸至所述非显示区。
  3. 根据权利要求2所述的阵列基板，其中，
    所述第一栅极层包括
    第一金属段，设于所述显示区中且对应所述有源层；
    第二金属段，设于所述扇出区中的所述第一绝缘层上；
    第三金属段，设于所述邦定区中且自所述第一绝缘层延伸至所述开孔内壁。
  4. 根据权利要求2所述的阵列基板，其中，
    所述第二栅极层包括
    第四金属段，设于所述显示区中且对应所述有源层；
    第五金属段，设于所述扇出区中的所述第二绝缘层上；
    第六金属段，设于所述邦定区中且自所述第二绝缘层延伸至所述开孔内壁。
  5. 一种阵列基板的制备方法，其中，所述阵列基板包括显示区、围绕所述显示区的非显示区，所述非显示区具有邦定区和位于所述邦定区和显示区之间的扇出区，还包括
    S1) 形成薄膜晶体管结构层，所述薄膜晶体管结构层包括栅极层和源漏电极层，所述栅极层和所述源漏电极层的材料包括钛、铝、钛铝合金中的至少一种。
  6. 根据权利要求5所述的阵列基板的制备方法，其中，
    在所述步骤S1)中，所述薄膜晶体管结构层的具体制备步骤包括
    S101）提供一基板；
    S102）在所述基板上沉积一层阻隔层；
    S103）在所述阻隔层上沉积一层缓冲层；
    S104）在所述显示区中的所述缓冲层上形成有源层和第一绝缘层，其中，所述第一绝缘层覆盖所述有源层并延伸至所述非显示区；
    S105）在所述邦定区中刻蚀一开孔，所述开孔贯穿所述邦定区中的所述第一绝缘层、所述缓冲层和部分所述阻隔层；
    S106）在所述第一绝缘层上形成第一栅极层，其中，所述第一栅极层包括在所述显示区中对应所述有源层上形成第一金属段，在所述扇出区中形成第二金属段和在所述邦定区中形成第三金属段，所述第三金属段自所述第一绝缘层处延伸且覆盖所述开孔内壁；
    S107）在所述第一绝缘层上沉积一层第二绝缘层，其中，所述第二绝缘层覆盖所述第一栅极层并延伸至所述非显示区；
    S108）在所述第二绝缘层上形成第二栅极层；
    S109）在所述第二绝缘层上沉积一层第三绝缘层，其中，所述第三绝缘层覆盖所述第二栅极层并延伸至所述非显示区；
    S110）刻蚀所述邦定区对应所述开孔处的所述第二绝缘层和所述第三绝缘层，采用有机物填充刻蚀后的所述开孔形成有机层；
    S111）在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
    S112）在所述第三绝缘层对应所述第一过孔处沉积第一源漏电极层，所述第一源漏电极层通过所述第一过孔电性连接所述有源层，在对应所述第二过孔处沉积第二源漏电极层，所述第二源漏电极层通过所述第二过孔与所述第一栅极层和所述第二栅极层电性连接，在所述邦定区的所述有机层上形成第三源漏电极层；
    S113）在所述第三绝缘层上形成一层平坦层并延伸至所述非显示区。
  7. 根据权利要求5所述的阵列基板的制备方法，其中，
    S101）提供一基板；
    S102）在所述基板上沉积一层阻隔层；
    S103）在所述阻隔层上沉积一层缓冲层；
    S104）在所述显示区中的所述缓冲层上形成有源层和第一绝缘层，其中，所述第一绝缘层覆盖所述有源层并延伸至所述非显示区；
    S105）在所述邦定区中刻蚀一开孔，所述开孔贯穿所述邦定区中的所述第一绝缘层、所述缓冲层和部分所述阻隔层；
    S106）在所述第一绝缘层上形成第一栅极层，其中，所述第一栅极层包括在所述显示区中对应所述有源层形成第一金属段，在所述扇出区中形成第二金属段和在所述邦定区中形成第三金属段，所述第三金属段自所述第一绝缘层处覆盖所述开孔内壁；
    S107）在所述第一绝缘层上沉积一层第二绝缘层，其中，所述第二绝缘层覆盖所述第一栅极层并延伸至所述非显示区；
    S108）在所述第二绝缘层上形成第二栅极层；
    S109）在所述第二绝缘层上沉积一层第三绝缘层，其中，所述第三绝缘层覆盖所述第二栅极层并延伸至所述非显示区；
    S110）刻蚀所述邦定区对应所述开孔处的所述第二绝缘层和所述第三绝缘层，同时在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
    S111）采用有机物填充刻蚀后的所述开孔形成有机层；
    S112）在所述第三绝缘层对应所述第一过孔处沉积第一源漏电极层，所述第一源漏电极层通过所述第一过孔电性连接所述有源层，在对应所述第二过孔处沉积第二源漏电极层，所述第二源漏电极层通过所述第二过孔与所述第一栅极层和所述第二栅极层电性连接，在所述邦定区的所述有机层上形成第三源漏电极层；
    S113）在所述第三绝缘层上形成一层平坦层并延伸至所述非显示区。
  8. 根据权利要求5所述的阵列基板的制备方法，其中，
    在所述步骤S1)中，所述薄膜晶体管结构层的具体制备步骤包括
    S101）提供一基板；
    S102）在所述基板上沉积一层阻隔层；
    S103）在所述阻隔层上沉积一层缓冲层；
    S104）在所述显示区中的所述缓冲层上形成有源层和第一绝缘层，其中，所述第一绝缘层覆盖所述有源层并延伸至所述非显示区；
    S105）在所述第一绝缘层上形成第一栅极层；
    S106）在所述第一绝缘层上沉积一层第二绝缘层，其中，所述第二绝缘层覆盖所述第一栅极层并延伸至所述非显示区；
    S107）在所述邦定区中刻蚀一开孔，所述开孔贯穿所述邦定区中的所述第二绝缘层、所述第一绝缘层、所述缓冲层和部分所述阻隔层；
    S108）在所述第二绝缘层上形成第二栅极层，其中，所述第二栅极层包括在所述显示区中对应所述有源层上形成第四金属段、在所述扇出区中形成第五金属段和在所述邦定区中形成第六金属段，所述第六金属段自所述第二绝缘层处覆盖所述开孔内壁；
    S109）在所述第二绝缘层上沉积一层第三绝缘层，其中，所述第三绝缘层覆盖所述第二栅极层并延伸至所述非显示区；
    S110）刻蚀所述邦定区对应所述开孔处的所述第三绝缘层，采用有机物填充刻蚀后的所述开孔形成有机层；
    S111）在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
    S112）在所述第三绝缘层对应所述第一过孔处沉积第一源漏电极层，所述第一源漏电极层通过所述第一过孔电性连接所述有源层，在对应所述第二过孔处沉积第二源漏电极层，所述第二源漏电极层通过所述第二过孔与所述第一栅极层和所述第二栅极层电性连接，在所述邦定区的所述有机层上形成第三源漏电极层；
    S113）在所述第三绝缘层上形成一层平坦层并延伸至所述非显示区。
  9. 根据权利要求5所述的阵列基板的制备方法，其中，
    在所述步骤S1)中，所述薄膜晶体管结构层的具体制备步骤包括
    S101）提供一基板；
    S102）在所述基板上沉积一层阻隔层；
    S103）在所述阻隔层上沉积一层缓冲层；
    S104）在所述显示区中的所述缓冲层上形成有源层和第一绝缘层，其中，所述第一绝缘层覆盖所述有源层并延伸至所述非显示区；
    S105）在所述第一绝缘层上形成第一栅极层；
    S106）在所述第一绝缘层上沉积一层第二绝缘层，其中，所述第二绝缘层覆盖所述第一栅极层并延伸至所述非显示区；
    S107）在所述邦定区中刻蚀一开孔，所述开孔贯穿所述邦定区中的所述第二绝缘层、所述第一绝缘层、所述缓冲层和部分所述阻隔层；
    S108）在所述第二绝缘层上形成第二栅极层，其中，所述第二栅极层包括在所述显示区中对应所述有源层上形成第四金属段、在所述扇出区中形成第五金属段和在所述邦定区中形成第六金属段，所述第六金属段自所述第二绝缘层处延伸且覆盖所述开孔内壁；
    S109）在所述第二绝缘层上沉积一层第三绝缘层，其中，所述第三绝缘层覆盖所述第二栅极层并延伸至所述非显示区；
    S110）刻蚀所述邦定区对应所述开孔处的所述第三绝缘层，同时在所述显示区对应所述有源层的所述第三绝缘层、所述第二绝缘层和所述第一绝缘层上刻蚀第一过孔，在所述扇出区的所述第三绝缘层和所述第二绝缘层上刻蚀第二过孔；
    S111）采用有机物填充刻蚀后的所述开孔形成有机层；
    S112）在所述第三绝缘层对应所述第一过孔处沉积第一源漏电极层，所述第一源漏电极层通过所述第一过孔电性连接所述有源层，在对应所述第二过孔处沉积第二源漏电极层，所述第二源漏电极层通过所述第二过孔与所述第一栅极层和所述第二栅极层电性连接，在所述邦定区的所述有机层上形成第三源漏电极层；
    S113）在所述第三绝缘层上形成一层平坦层并延伸至所述非显示区。
  10. 根据权利要求6所述的阵列基板的制备方法，其中，还包括
    S2）在所述平坦层对应所述第一源漏电极层上开设一过孔，在所述平坦层上沉积一层阳极层，所述阳极层通过所述过孔连接所述第一源漏电极层；
    S3）在所述平坦层上沉积一层像素定义层，其中所述像素定义层覆盖所述阳极层；
    S4）在所述像素定义层对应所述阳极层区域开设一发光孔，所述发光孔的底面完全落于所述阳极层上。
  11. 根据权利要求8所述的阵列基板的制备方法，其中，还包括
    S2）在所述平坦层对应所述第一源漏电极层上开设一过孔，在所述平坦层上沉积一层阳极层，所述阳极层通过所述过孔连接所述第一源漏电极层；
    S3）在所述平坦层上沉积一层像素定义层，其中所述像素定义层覆盖所述阳极层；
    S4）在所述像素定义层对应所述阳极层区域开设一发光孔，所述发光孔的底面完全落于所述阳极层上。
PCT/CN2020/075100 2019-12-12 2020-02-13 一种阵列基板及其制备方法 WO2021114474A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/768,949 US20210183905A1 (en) 2019-12-12 2020-02-13 Array substrate and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201911272740.XA CN111106130A (zh) 2019-12-12 2019-12-12 一种阵列基板及其制备方法
CN201911272740.X 2019-12-12

Publications (1)

Publication Number Publication Date
WO2021114474A1 true WO2021114474A1 (zh) 2021-06-17

Family

ID=70422169

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2020/075100 WO2021114474A1 (zh) 2019-12-12 2020-02-13 一种阵列基板及其制备方法

Country Status (2)

Country Link
CN (1) CN111106130A (zh)
WO (1) WO2021114474A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584565B (zh) * 2020-05-11 2023-09-26 武汉华星光电半导体显示技术有限公司 一种柔性阵列基板及显示面板
CN111627965A (zh) * 2020-05-26 2020-09-04 武汉华星光电半导体显示技术有限公司 一种显示面板及显示装置
CN114628529B (zh) * 2022-03-10 2024-02-13 武汉华星光电半导体显示技术有限公司 驱动背板及其制备方法、显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101373792A (zh) * 2007-08-22 2009-02-25 三星Sdi株式会社 薄膜晶体管、有机发光二极管显示装置及其制造方法
CN108389869A (zh) * 2018-03-01 2018-08-10 上海天马微电子有限公司 柔性显示面板
CN108831910A (zh) * 2018-06-07 2018-11-16 武汉华星光电半导体显示技术有限公司 显示面板
CN109065571A (zh) * 2018-07-19 2018-12-21 武汉华星光电半导体显示技术有限公司 显示面板及电子装置
CN109448570A (zh) * 2018-12-17 2019-03-08 武汉华星光电半导体显示技术有限公司 显示面板及显示模组

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101373792A (zh) * 2007-08-22 2009-02-25 三星Sdi株式会社 薄膜晶体管、有机发光二极管显示装置及其制造方法
CN108389869A (zh) * 2018-03-01 2018-08-10 上海天马微电子有限公司 柔性显示面板
CN108831910A (zh) * 2018-06-07 2018-11-16 武汉华星光电半导体显示技术有限公司 显示面板
CN109065571A (zh) * 2018-07-19 2018-12-21 武汉华星光电半导体显示技术有限公司 显示面板及电子装置
CN109448570A (zh) * 2018-12-17 2019-03-08 武汉华星光电半导体显示技术有限公司 显示面板及显示模组

Also Published As

Publication number Publication date
CN111106130A (zh) 2020-05-05

Similar Documents

Publication Publication Date Title
US11716877B2 (en) Organic light-emitting display device and method of manufacturing the same
US20240096910A1 (en) Method of fabricating array substrate, array substrate and display device
CN102299167B (zh) 有机发光装置及其制造方法
WO2020143396A1 (zh) 柔性基板及其制备方法、显示装置
WO2020113761A1 (zh) 阵列基板及其制作方法、显示装置
WO2020124921A1 (zh) 显示面板及其制作方法
CN104733495B (zh) 有机发光二极管显示设备及其制造方法
WO2016176886A1 (zh) 柔性oled及其制作方法
US9299961B2 (en) OLED display panel
TWI555187B (zh) 有機電激發光顯示器及其製造方法
WO2021042574A1 (zh) 一种阵列基板及其制备方法
WO2021114474A1 (zh) 一种阵列基板及其制备方法
JP2006146205A (ja) 平板表示装置及びその製造方法
CN110660839B (zh) 一种显示面板及其制备方法
CN103681740A (zh) 有机发光二极管装置以及制造该装置的方法
KR102595445B1 (ko) 유기 발광 표시 장치 및 이의 제조 방법
WO2021103204A1 (zh) 显示面板及其制备方法、显示装置
JP2023531333A (ja) 表示基板及びその製造方法、表示装置
WO2021017243A1 (zh) 显示面板母板和显示面板母板的制备方法
CN110416257A (zh) 显示面板背板结构、其制备方法及顶发射型显示面板
KR20160017339A (ko) 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
JP2023518622A (ja) 表示基板及びその製造方法、表示マザーボード並びに表示装置
WO2021027160A1 (zh) 显示面板及其制作方法
US20210183905A1 (en) Array substrate and manufacturing method thereof
TW202043867A (zh) 顯示面板及顯示面板製作方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20898361

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20898361

Country of ref document: EP

Kind code of ref document: A1