CN101373792A - 薄膜晶体管、有机发光二极管显示装置及其制造方法 - Google Patents

薄膜晶体管、有机发光二极管显示装置及其制造方法 Download PDF

Info

Publication number
CN101373792A
CN101373792A CNA2008102126070A CN200810212607A CN101373792A CN 101373792 A CN101373792 A CN 101373792A CN A2008102126070 A CNA2008102126070 A CN A2008102126070A CN 200810212607 A CN200810212607 A CN 200810212607A CN 101373792 A CN101373792 A CN 101373792A
Authority
CN
China
Prior art keywords
metal
semiconductor layer
layer
metal structure
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008102126070A
Other languages
English (en)
Other versions
CN101373792B (zh
Inventor
朴炳建
徐晋旭
梁泰勋
李吉远
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung SDI Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung SDI Co Ltd filed Critical Samsung SDI Co Ltd
Publication of CN101373792A publication Critical patent/CN101373792A/zh
Application granted granted Critical
Publication of CN101373792B publication Critical patent/CN101373792B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements

Abstract

本发明提供了一种薄膜晶体管(TFT)、一种具有该TFT的有机发光二极管显示装置及其制造方法。该TFT包括：基底；半导体层，设置在基底上并包括沟道区、源区和漏区；栅电极，设置在与半导体层的沟道区对应的位置处；栅极绝缘层，置于栅电极和半导体层之间，以使半导体层与栅电极电绝缘；金属结构，由金属层、金属硅化物层、或者金属层和金属硅化物层的双层组成，所述金属结构与栅电极分隔开，并在半导体层的上方或下方设置在与半导体层的除了沟道区的区域对应的位置处，所述金属结构由与栅电极的材料相同的材料形成；源电极和漏电极，电连接到半导体层的源区和漏区。

Description

薄膜晶体管、有机发光二极管显示装置及其制造方法
技术领域
本发明的方面涉及一种薄膜晶体管(TFT)、制造该TFT的方法、具有该TFT的有机发光二极管(OLED)显示装置以及制造该OLED显示装置的方法。更具体地讲，本发明的方面涉及一种TFT、制造该TFT的方法、具有该TFT的OLED显示装置以及制造该OLED显示装置的方法，其中，在该TFT中，通过吸除(gettering)来减少在利用诱导结晶金属结晶的半导体层的沟道区中余留的诱导结晶金属的含量，从而改善该TFT的电性能。
背景技术
通常，由于多晶硅(poly-Si)的场效应迁移率高，所以poly-Si层被广泛地用于薄膜晶体管(TFT)的半导体层，可被应用到高速工作的电路，并可用于构造互补金属氧化物半导体(CMOS)电路。使用poly-Si层的TFT通常可用作有源矩阵液晶显示器(AMLCD)的有源器件，或者用作有机发光二极管(OLED)显示装置的开关器件或驱动器件。
使a-Si层结晶成poly-Si层的方法可包括固相结晶(SPC)法、准分子激光结晶(ELC)法、金属诱导结晶(MIC)法和金属诱导横向结晶(MILC)法。近来，对利用诱导结晶金属使a-Si层结晶的方法进行了大量的研究，因为这些方法使a-Si层在低温下结晶的时间短于利用SPC法结晶的时间。
通常，利用诱导结晶金属使a-Si层结晶的方法为MIC法和MILC法。然而，在这些方法中，由于诱导结晶金属导致的污染会劣化TFT的器件性能。
为了防止由诱导结晶金属导致的污染，可在利用诱导结晶金属使a-Si层结晶之后执行吸除工艺，从而去除余留的诱导结晶金属。通常，利用杂质(如磷(P)气或惰性气体)或通过在poly-Si层上形成a-Si层来执行吸除工艺。然而，在传统的方法中，不能从poly-Si层中有效地去除诱导结晶金属，所以仍然会存在漏电流的问题。
发明内容
本发明的方面提供了一种薄膜晶体管(TFT)、一种制造TFT的方法、一种具有该TFT的有机发光二极管(OLED)显示装置和一种制造OLED显示装置的方法，其中，在该TFT中，通过吸除沟道区中存在的诱导结晶金属来减少在利用诱导结晶金属形成半导体层之后余留在沟道区中的诱导结晶金属的含量，从而改善TFT的电性能。
根据本发明的实施例，TFT包括：基底；半导体层，设置在基底上并包括沟道区、源区和漏区；栅电极，设置在与半导体层的沟道区对应的位置处；栅极绝缘层，置于栅电极和半导体层之间，以使半导体层与栅电极电绝缘；金属结构，包括金属层、金属硅化物层、或者金属层和金属硅化物层的双层，所述金属结构与栅电极分隔开，并在半导体层的上方或下方设置在与半导体层的除了沟道区的区域对应的位置处，所述金属结构由与栅电极的材料相同的材料形成；源电极和漏电极，电连接到半导体层的源区和漏区。
根据本发明的另一实施例，一种制造TFT的方法包括：提供基底；利用诱导结晶金属在基底上形成结晶的半导体层；在与半导体层的沟道区对应的位置处形成栅电极；在栅电极和半导体层之间形成栅极绝缘层，以使半导体层与栅电极电绝缘；形成包括金属层、金属硅化物层、或者金属层和金属硅化物层的双层的结构，所述结构在半导体层的上方或下方设置在与半导体层的除了沟道区的区域对应的位置处，所述金属结构由与栅电极的材料相同的材料形成；形成源电极和漏电极，所述源电极和漏电极电连接到半导体层的源区和漏区。在所述方法中，对形成有金属结构的基底进行退火，以将诱导结晶金属从半导体层的沟道区吸除到半导体层的与金属结构对应的区域。
根据本发明的又一实施例，OLED显示装置包括：基底；半导体层，设置在基底上并包括沟道区、源区和漏区；栅电极，设置在与半导体层的沟道区对应的位置处；栅极绝缘层，置于栅电极和半导体层之间，以使半导体层与栅电极电绝缘；金属结构，包括金属层、金属硅化物层、或者金属层和金属硅化物层的双层，所述金属结构与栅电极分隔开，并在半导体层的上方或下方设置在与半导体层的除了沟道区的区域对应的位置处，所述金属结构由与栅电极的材料相同的材料形成；源电极和漏电极，分别电连接到半导体层的源区和漏区；第一电极，电连接到源电极和漏电极之一；有机层，设置在第一电极上；第二电极，设置在有机层上。
根据本发明的又一实施例，一种制造OLED显示装置的方法包括：提供基底；利用诱导结晶金属在基底上形成结晶的半导体层；在与半导体层的沟道区对应的位置处形成栅电极；在栅电极和半导体层之间形成栅极绝缘层，以使半导体层与栅电极电绝缘；形成金属结构，所述金属结构包括金属层、金属硅化物层、或者金属层和金属硅化物层的双层，所述金属结构在半导体层的上方或下方设置在与半导体层的除了沟道区的区域对应的位置处，所述金属结构由与栅电极的材料相同的材料形成；形成源电极和漏电极，所述源电极和漏电极电连接到半导体层的源区和漏区；形成第一电极，所述第一电极电连接到源电极和漏电极之一；在第一电极上形成具有发射层(EML)的有机层；在有机层上形成第二电极。在该方法中，对形成有金属结构的基底进行退火，以将诱导结晶金属从半导体层的沟道区吸除到半导体层的与金属结构对应的区域。
根据本发明的另一实施例，提供了一种制造顶部栅薄膜晶体管的方法，该方法包括：利用诱导结晶金属在基底上形成结晶的半导体层，所述结晶的半导体层包括沟道区、源区和漏区；在所述结晶的半导体层上形成栅极绝缘层；蚀刻栅极绝缘层以形成至少一个第一接触孔，所述至少一个第一接触孔部分地暴露半导体层的除了沟道区之外的区域；在栅极绝缘层上沉积栅电极材料并填充所述至少一个第一接触孔，其中，栅电极材料包括金属、金属硅化物、或者金属和金属硅化物的双层或组合；将栅电极材料图案化，以形成与沟道区对应的栅电极和与栅电极分开的至少一个金属结构，所述至少一个金属结构包含填充所述至少一个第一接触孔的栅电极材料；对其上形成有栅电极和至少一个金属结构的结晶的半导体层进行退火，从而将余留在结晶的半导体层的沟道区中的诱导结晶金属吸除到半导体层的接触金属结构的区域。
根据本发明的另一实施例，提供了一种制造底部栅薄膜晶体管的方法，该方法包括：在基底上沉积栅电极材料，其中，栅电极材料包括金属、金属硅化物、或者金属和金属硅化物的双层或组合；将栅电极材料图案化，以形成栅电极和与栅电极分隔开的至少一个金属结构；在基底上形成栅极绝缘层，以覆盖栅电极和至少一种金属结构；蚀刻栅极绝缘层以暴露至少一个金属结构；在栅极绝缘层上形成非晶硅层，并接触至少一个金属结构；利用诱导结晶金属使非晶硅层结晶以形成多晶硅层，并将多晶硅层图案化以形成包括与栅电极对齐的沟道区、源区和漏区的半导体层，其中，半导体层在沟道区之外的区域中接触金属结构；对结晶的半导体层进行退火，从而将余留在结晶的半导体层的沟道区中的诱导结晶金属吸除到半导体层的接触金属结构的区域中。
本发明的另外方面和/或优点将在下面的描述中部分地阐明，并且从描述中部分是清楚的，或者通过本发明的实施可以被理解。
附图说明
通过下面结合附图对实施例进行的描述，本发明这些和/或其它方面和优点将是清楚的并更容易被理解，其中：
图1A至图1D是示出了根据本发明示例性实施例的结晶工艺的剖视图；
图2A至图2F是示出了根据本发明示例性实施例的制造顶部栅薄膜晶体管(TFT)的方法的剖视图；
图3A至图3C是示出了根据本发明示例性实施例的制造底部栅TFT的方法的剖视图；
图4是示出了将根据本发明示例性实施例的TFT的半导体层的每单位宽度的截止电流(off-current)与通过利用P掺杂的吸除工艺制造的传统TFT的半导体层的每单位宽度的截止电流进行比较的曲线图；
图5是根据本发明示例性实施例的具有TFT的有机发光二极管(OLED)显示装置的剖视图。
具体实施方式
现在，将详细解释本发明的实施例，本发明实施例的示例示出在附图中，其中，相同的标号始终表示相同的元件。下面，将参照附图来描述实施例，以解释本发明。这里，将理解的是，在这里的陈述的一层“形成在”或“设置在”第二层上的情况下，第一层可以直接形成在或直接设置在第二层上，或者可以在第一层和第二层之间存在中间层。另外，如这里所使用的，术语“形成在”与“位于”或“设置在”具有相同的意思，并不意味着限制关于任何具体制造工艺。
图1A至图1D是示出了根据本发明实施例的结晶工艺的剖视图。
参照图1A，缓冲层110形成在基底100(如玻璃基底或塑料基底)上。可利用化学气相沉积(CVD)技术或物理气相沉积(PVD)技术来获得缓冲层110。缓冲层110可为由一种或多种绝缘材料(如氧化硅或氮化硅)形成的单层或多层。在这种情况下，缓冲层110可防止在基底100中产生的湿气或杂质的扩散，或者控制在结晶工艺中的热传递速率，从而有助于非晶硅(a-Si)层的结晶。
其后，a-Si层120形成在缓冲层110上。可利用CVD或PVD技术来获得a-Si层120。另外，可在形成a-Si层120的过程中或在形成a-Si层120之后进行脱氢工艺，从而降低a-Si层中的氢浓度。
然后，使a-Si层120结晶成poly-Si层。在本实施例中，可通过利用诱导结晶金属的结晶方法使a-Si层120结晶成poly-Si层，其中，所述结晶方法例如金属诱导结晶(MIC)法、金属诱导横向结晶(MILC)法或超晶粒硅(SGS，super grain silicon)结晶法。
在MIC法中，金属如镍(Ni)、钯(Pd)、金(Au)或铝(Al)被引入与a-Si层接触或被掺杂到a-Si层中，从而诱导a-Si层到poly-Si层的相变。在MILC方法中，通过金属与硅反应形成的硅化物横向扩散，从而连续诱导a-Si层的结晶。
在SGS结晶法中，将扩散到a-Si层中的诱导结晶金属控制在低浓度，从而使晶粒尺寸的范围在几μm到几百μm。例如，SGS结晶法可包括：形成覆盖层，以控制a-Si层上的诱导结晶金属的扩散；在覆盖层上形成诱导结晶金属层；对诱导结晶金属层进行退火，使诱导结晶金属扩散到a-Si层中，从而使a-Si层结晶成poly-Si层。可选择地，可通过以低浓度形成诱导结晶金属层而不形成覆盖层，来降低扩散到a-Si层中的诱导结晶金属的浓度。
根据利用覆盖层的SGS结晶方法，与MIC法或MILC法相比，更有效地控制了扩散到a-Si层中的诱导结晶金属的浓度。因此，现在将描述SGS结晶法。
图1B是示出了在a-Si层上形成覆盖层和诱导结晶金属层的工艺的剖视图。参照图1B，覆盖层130形成在a-Si层120上。覆盖层130可为氮化硅层，在氮化硅层中，诱导结晶金属会在随后的退火工艺中扩散，或者覆盖层130可为氮化硅层和氧化硅层的双层。可利用沉积法如CVD或PVD来形成覆盖层130。覆盖层130可形成为厚度为大约
Figure A200810212607D00121
至
Figure A200810212607D00122
当覆盖层130的厚度形成为小于
Figure A200810212607D00123
时，覆盖层130不能适当地用于控制扩散到a-Si层120中的诱导结晶金属的量。当覆盖层130的厚度形成为大于
Figure A200810212607D00124
时，只有少量的诱导结晶金属扩散到a-Si层120中，从而导致a-Si层120的不完全结晶。
之后，在覆盖层130上沉积诱导结晶金属，从而形成诱导结晶金属层140。诱导结晶金属可为从由Ni、Pd、Ag、Au、Al、Sn、Sb、Cu、Tr和Cd组成的组中选择的一种金属。例如，诱导结晶金属可为Ni。在这种情况下，在覆盖层130上，诱导结晶金属层140可形成为面密度为大约1011～1015atoms/cm2(原子数/平方厘米)。当诱导结晶金属层140形成为面密度低于大约1011atoms/cm2时，只形成少量的晶种(seed)，从而阻碍了a-Si层120结晶成poly-Si层。当诱导结晶金属层140形成为面密度大于大约1015atoms/cm2时，增大了扩散到a-Si层120中的诱导结晶金属的量，从而减小poly-Si层的晶粒尺寸。另外，余留的诱导结晶金属的量增大，从而会降低通过使poly-Si层图案化而使形成的半导体层的性能劣化。
当如本实施例形成覆盖层130时，由于覆盖层130控制诱导结晶金属的扩散，使得只有非常少量的诱导结晶金属扩散到a-Si层120中，以使a-Si层120能够结晶，所以不需要准确地控制诱导结晶金属层140的厚度。
图1C是示出了使诱导结晶金属通过覆盖层扩散到a-Si层的对基底进行退火的工艺的剖视图。参照图1C，对具有缓冲层110、a-Si层120、覆盖层130和诱导结晶金属层140的基底100进行退火，从而诱导结晶金属层140中的一些诱导结晶金属扩散到a-Si层120的表面。具体地讲，穿过覆盖层130扩散的诱导结晶金属140a和140b中只有少量的诱导结晶金属140b一直扩散到a-Si层120的表面上，而大量的诱导结晶金属140a既不能到达a-Si层120，也不能穿过覆盖层130。
因此，扩散到a-Si层120的表面的诱导结晶金属的量可取决于覆盖层130的扩散阻碍能力，所述扩散阻碍能力与覆盖层130的厚度密切相关。换言之，随着覆盖层130的厚度的增加，诱导结晶金属的扩散量减少并且晶粒的尺寸增大。相反，随着覆盖层130的厚度的减小，诱导结晶金属的扩散量增大并且晶粒的尺寸减小。
在这种情况下，可在大约200～900℃的温度下执行使诱导结晶金属扩散的退火工艺几秒至几个小时。当在上述时间和温度条件下执行退火工艺时，可防止由于过度加热而导致的基底100的变形，并且在制造成本和生产良率方面可获得期望的结果。可利用炉子工艺、快速热退火(RTA)工艺、紫外线(UV)工艺和激光工艺中的任何一种工艺来执行退火过程。
图1D是示出了利用扩散的诱导结晶金属使a-Si层结晶成poly-Si层的过程的剖视图。参照图1D，当受到穿过覆盖层130并扩散到a-Si层120的表面上的诱导结晶金属140b的催化时，a-Si层120结晶成poly-Si层150。即，扩散的诱导结晶金属140b与a-Si层120的Si结合形成金属硅化物。金属硅化物形成晶核(即，晶种)，从而使a-Si层120结晶成poly-Si层150。
因此，控制由金属硅化物形成的晶种的数量，即，控制对使a-Si层120结晶做出贡献的扩散的诱导结晶金属140b的量，使得poly-Si层150的晶粒的尺寸可在几μm至几百μm的范围内。另外，因为由于覆盖层130的扩散阻挡效果使得只有非常少量的诱导结晶金属保留在poly-Si层150中，所以与通过其它结晶方法形成的多晶硅层相比，poly-Si层150展现出更好的特性。
尽管图1D中已经示出了在诱导结晶金属扩散到a-Si层120的表面中形成金属硅化物之后，对具有覆盖层130和诱导结晶金属层140的所得结构执行退火工艺，但是在执行用于形成poly-Si层150的退火工艺之前，可去除覆盖层130和诱导结晶金属层140。
图2A至图2F是示出了根据本发明示例性实施例的制造顶部栅TFT的工艺的剖视图。
参照图2A，将参照图1A至图1D描述的利用SGS结晶法形成的poly-Si层150图案化，从而在具有缓冲层110(参照图1A)的基底100(参照图1A)上形成半导体层160。作为可选择地，可在随后的工艺中将poly-Si层150图案化。
参照图2B，在具有半导体层160的基底100上形成栅极绝缘层170。栅极绝缘层170可为氧化硅层、氮化硅层、或氧化硅层和氮化硅层的双层。
光致抗蚀剂图案180形成在栅极绝缘层170上，以与将限定半导体层160的沟道区的区域对应。之后，利用光致抗蚀剂图案180作为掩模来掺杂导电杂质离子190，从而形成源区161、漏区163和沟道区162。在这种情况下，杂质离子190可为p型杂质离子或n型杂质离子。p型杂质离子可为从由硼(B)、铝(Al)、镓(Ga)和铟(In)组成的组中选择的一种的离子，n型离子可为从由磷(P)、砷(As)和锑(Sb)组成的组中选择的一种的离子。
参照图2C，去除光致抗蚀剂图案180，蚀刻栅极绝缘层170，从而形成第一孔200，以部分地暴露半导体层160的除了沟道区162之外的区域。
之后，将栅电极材料沉积在基底100的整个表面上并将其图案化，从而同时形成栅电极210和至少一个金属结构211，其中，所述至少一个金属结构211包含金属、金属硅化物或金属和金属硅化物的组合或双层。这里，术语“金属结构”指的是包含金属、金属硅化物或者金属和金属硅化物的组合或双层的结构。每个金属结构211接触半导体层通过第一孔200之一暴露的区域，并与栅电极210分隔开。每个金属结构211设置在第一孔200中的一个中，并且可从栅极绝缘层170的表面突出或不突出。将理解的是，孔200和金属结构211的数量可少于或多于图2C中示出的数量。
金属结构211由扩散系数低于半导体层160中的诱导结晶金属的扩散系数的金属或其合金形成，或者由该金属的硅化物形成的金属硅化物层形成。用于形成金属结构211的金属或金属硅化物可为吸除金属或吸除金属硅化物。
更具体地讲，用于形成金属结构211的金属或金属硅化物在半导体层160中的扩散系数为诱导结晶金属的扩散系数的1/100或者更小。当金属或金属硅化物的扩散系数为诱导结晶金属的扩散系数的1/100或更小时，可防止金属或金属硅化物离开半导体层160的与金属结构对应的连接区160a，并防止金属或金属硅化物扩散到半导体层160的其它区域中。
为了使半导体层160结晶，广泛地使用镍(Ni)作为诱导结晶金属。因为在半导体层160中Ni的扩散系数为大约10-5cm2/s或更小，所以当Ni被用作诱导结晶金属时，在吸除工艺中使用的金属结构211可由扩散系数为半导体层160中的Ni的扩散系数的1/100或更小的金属或金属硅化物形成，即，由扩散系数为大约0～10-7cm2/s的金属或金属硅化物形成。更具体地讲，金属结构211可由在大约500℃至大约993℃的温度下扩散系数为大约0～10-7cm2/s的金属或金属硅化物形成。当金属结构211由扩散系数为大约0～10-7cm2/s的金属或金属硅化物形成时，可防止金属或金属硅化物扩散到半导体层160的沟道区162中。
栅电极210和金属结构211可由从由Sc、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Re、Ru、Os、Co、Rh、Ir、Pt、Y、La、Ce、Pr、Nd、Dy、Ho、TiN、TaN、上述金属的合金及上述金属的硅化物组成的组中选择的一种形成。
栅电极210和金属结构211可形成为单层或多层。单层可由从由Sc、Ti、Zr、Hf、V、Nb、Cr、Mo、W、Mn、Re、Ru、Os、Co、Rh、Ir、Pt、Y、Ta、La、Ce、Pr、Nd、Dy、Ho、TiN、TaN、上述金属的合金及上述金属的硅化物组成的组中选择的一种形成。多层可包括下层210a和211a及上层210b和211b，其中，通过沉积上述用于形成单层的材料来形成下层，上层由Al或Al-Nd合金形成。当形成由Al或Al-Nd合金形成的上层210b和211b时，由于Al或Al-Nd合金具有低电阻，所以栅电极210可具有低电阻。
金属结构211可形成在与半导体层160的沟道区162分隔50μm或更小距离的区域中。当金属结构211形成在与半导体层160的沟道区162分隔大于50μm的区域中时，从沟道区162到半导体层160的与金属结构211对应的连接区160a的距离大，所以会延长从沟道区162到半导体层160的与金属结构211对应的连接区160a的吸除诱导结晶金属所用的退火时间，这样会导致基底100的变形或防止了诱导结晶金属到达连接区160a。
金属结构211可形成为厚度为大约
Figure A200810212607D00161
至
Figure A200810212607D00162
当金属结构211形成为厚度小于
Figure A200810212607D00163
时，诱导结晶金属不会被有效地吸除到半导体层160的与金属层、金属硅化物层或它们的双层211对应的连接区160a中。当金属层、金属硅化物层或它们的双层211被形成为厚度大于
Figure A200810212607D00164
时，金属结构211会由于应力而剥落(peel)。
参照图2D，层间绝缘层220形成在基底100的整个表面上，以保护下面的结构并使下面的结构电绝缘。层间绝缘层220可为氧化硅层、氮化硅层或它们的双层。
接下来，为了从半导体层160去除诱导结晶金属，或更具体地讲，为了从半导体层160的沟道区162去除诱导结晶金属，执行退火工艺。结果，金属结构211的金属与半导体层160的硅结合，从而在半导体层160的与金属结构211接触的表面中形成金属硅化物，或者金属结构的金属硅化物扩散到半导体层160的表面中。因此，由与诱导结晶金属不同的金属组成的金属硅化物在半导体层160的与金属结构211接触的连接区160a中从半导体层160的表面形成预定深度。金属结构211的与半导体层160接触的部分可变成金属硅化物层。
当由于退火工艺而导致余留在半导体层160的沟道区162中的诱导结晶金属(例如，Ni)扩散到半导体层160的与金属结构211对应的连接区160a中时，诱导结晶金属在连接区160a中析出(precipitate)并不会再进行任何扩散。这是因为用于结晶的诱导结晶金属(例如，Ni)在含有金属硅化物的连接区160a中比在半导体层160的其它区域中在热动力学上更稳定。基于上述原理，可以从半导体层160的沟道区162中去除用于结晶的诱导结晶金属。
可在大约500℃至993℃的温度下执行10秒至10个小时的退火工艺。当在低于500℃的温度下执行退火工艺时，诱导结晶金属(例如，Ni)在半导体层160中不会扩散，从而诱导结晶金属不会移动到半导体层160的连接区160a。当在高于993℃的温度下执行退火工艺时，由于诱导结晶金属Ni的低共熔点为993℃，所以诱导结晶金属Ni可为固相，并且由于高温会导致基底100变形。
当执行退火工艺的时间少于10秒时，难以从半导体层160的沟道区162充分地去除诱导结晶金属(例如，Ni)。当执行退火工艺的时间长于10个小时时，由于长时间持续的退火工艺，会导致基底100变形，从而在制造成本和良率方面出现问题。当在相对高的温度下执行退火时，能够在相对短的时间内去除诱导结晶金属。
作为可选择的，可在形成金属结构211之后的任何其它时间来执行退火工艺。例如，当在栅电极210上形成绝缘层之后执行退火工艺时，栅电极210可防止由于退火工艺而导致的热损坏。另外，为了保护栅电极210，可在惰性气氛中执行退火工艺。
参照图2E，可蚀刻栅极绝缘层170和层间绝缘层220，从而形成接触孔230，以暴露半导体层160的源区161和漏区163。
之后，将源/漏电极材料沉积在基底100的整个表面上，并将源/漏电极材料图案化，从而形成源电极240a和漏电极240b。源电极240a和漏电极240b分别通过接触孔230电连接到半导体层160的源区161和漏区163。源电极240a和漏电极240b可由从钼(Mo)、铬(Cr)、钨(W)、钼-钨(MoW)、铝(Al)、铝-钕(Al-Nd)、钛(Ti)、氮化钛(TiN)、铜(Cu)、Mo合金、Al合金和Cu合金组成的组中选择的一种形成。
可选择地，参照图2F，可蚀刻层间绝缘层220以形成暴露金属结构211的接触孔230a。在这种情况下，可存在通过第一孔200分别电连接到半导体层160的源区161和漏区163的两个金属结构211，并且源电极240a和漏电极240b可通过接触孔230a电连接到金属结构211，从而源电极240a和漏电极240b可电连接到半导体层160的源区161和漏区163。
结果，完成了制造根据图2F的实施例的顶部栅TFT的制造。
图3A至图3C是示出了根据本发明另一实施例的制造底部栅TFT的方法的剖视图。除了下面具体描述之外，现在将参照图2A至图2F示出的方法来描述制造底部栅TFT的方法。
参照图3A，缓冲层310形成在基底300上。将栅电极材料沉积在缓冲层310上并将栅电极材料图案化，从而同时形成栅电极320和至少一个金属结构321。另外，术语“金属结构”指的是包含金属、金属硅化物或者金属和金属硅化物的组合或双层的结构。在半导体层340(参照图3B)下方在对应于半导体层340的除了沟道区之外的区域的位置处可形成金属结构321，并且金属结构321与栅电极320分隔开。尽管图3A中示出了两个金属结构321，但是应该理解，金属结构的数量可以多于或少于所示出的数量。
金属结构321可包含扩散系数低于半导体层340中的诱导结晶金属的扩散系数的金属或其合金，或者由该金属的硅化物形成的金属硅化物层。用于形成金属结构321的金属或金属硅化物可为吸除金属或吸除金属硅化物。
金属结构321可由从Sc、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Re、Ru、Os、Co、Rh、Ir、Pt、Y、La、Ce、Pr、Nd、Dy、Ho、TiN、TaN、上述金属的合金及上述金属的硅化物组成的组中选择的一种形成。
栅电极320和金属结构321可形成为单层或多层。单层可由从由Sc、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Re、Ru、Os、Co、Rh、Ir、Pt、Y、Ta、La、Ce、Pr、Nd、Dy、Ho、TiN、TaN、上述金属的合金及上述金属的硅化物组成的组中选择的一种形成。多层可包括下层320a和321a及上层320b和321b，其中，通过沉积上述用于形成单层的材料来形成下层，上层由Al或Al-Nd合金形成。当形成由Al或Al-Nd合金形成的上层320b和321b时，由于Al或Al-Nd合金具有低电阻，所以栅电极320可具有低电阻。
金属结构321可形成在与半导体层340的沟道区分隔50μm或更小距离的区域中。当金属结构321形成在与半导体层340的沟道区分隔大于50μm的区域中时，从沟道区到半导体层340的与金属结构321对应的连接区340a的距离大，所以会延长从沟道区到半导体层340的与金属结构321对应的连接区340a的吸除诱导结晶金属所用的退火时间，这样会导致基底300的变形或诱导结晶金属不能到达连接区340a。
金属结构321可形成为厚度为大约
Figure A200810212607D00181
至当金属结构321形成为厚度小于
Figure A200810212607D00183
时，诱导结晶金属不会被有效地吸除到半导体层340的与金属结构321对应的连接区340a中。当金属结构321被形成为厚度大于10000
Figure A200810212607D00192
时，金属结构321会由于应力而剥落。
参照图3B，栅极绝缘层330形成在具有栅电极320和金属结构321的基底300上。在形成栅极绝缘层330的过程中，从金属结构321的顶表面去除栅极绝缘层材料，以允许金属结构321直接接触poly-Si层(将在后面形成)。
其后，a-Si层形成在栅极绝缘层330上，并利用与参照图1A至图1D描述的方法相同的SGS结晶方法使a-Si层结晶成poly-Si层。poly-Si层被图案化，从而形成半导体层340。作为可选择的，可在随后的工艺中将poly-Si层图案化。同时，在用于使a-Si层结晶的退火工艺过程中，可将诱导结晶金属吸除到半导体层340的与金属结构321对应的连接区340a中。
之后，可对具有缓冲层310、栅电极320、金属结构321、栅极绝缘层330和半导体层340的基底300执行退火工艺。为了将诱导结晶金属从半导体层340吸除到半导体层340的与金属结构321对应的连接区340a中，具体地讲，为了将诱导结晶金属从半导体层340的沟道区340吸除到半导体层340的与金属结构321对应的连接区340a中，可执行退火工艺。可选择地，可在形成金属结构321之后的任何其它时间来执行退火工艺。
参照图3C，可在半导体层340上顺序地形成欧姆接触材料层和源/漏导电层，并将它们顺序地图案化，从而形成欧姆接触层350以及源电极360a和漏电极360b。欧姆接触层350可为掺杂的a-Si层。
为了减少掩模工艺的数量，可利用单个掩模将源/漏导电层和欧姆接触层图案化。结果，可在整个源电极360a和漏电极360b的下方设置欧姆接触层350。欧姆接触层350可置于半导体层340与源电极360a和漏电极360b之间，从而源电极360a和漏电极360b可与半导体层340欧姆接触。可选择地，可省略欧姆接触层350的形成。在这种情况下，在堆叠源/漏导电层之前，可在半导体层340上形成导电区域，从而源电极360a和漏电极360b可与半导体层340欧姆接触。作为结果，完成了具有栅电极320、半导体层340以及源电极360a和漏电极360b的底部栅TFT的制造。
图4是示出了将根据本发明示例性实施例的TFT的半导体层的每单位宽度的截止电流值与通过利用磷(P)掺杂的吸除工艺制造的传统TFT的半导体层的每单位宽度的截止电流值进行比较的曲线图。
在曲线图的横坐标中，区域A指的是通过利用P掺杂的吸除工艺制造的传统TFT，区域B和C指的是根据本发明实施例的TFT。具体地讲，区域B是利用钛(Ti)作为金属结构制造的TFT，区域C是利用钼(Mo)作为金属结构制造的TFT。曲线的纵坐标表示每个TFT的半导体层的每单位宽度的截止电流(A/μm)值。
在形成传统TFT的过程中，吸除工艺包括将P离子以大约2×1014/cm2的量掺杂到结晶的半导体层的除了沟道区之外的区域中，并将具有掺杂的半导体层的基底在大约550℃的温度下退火1个小时。在根据本发明实施例的形成TFT的过程中，在半导体层的除了沟道区之外的区域上方，Ti层或Mo层被沉积为厚度为大约
Figure A200810212607D00201
并与栅电极分隔开。在与上述的利用P掺杂的吸除工艺相同的条件下，通过退火来执行吸除工艺。在退火工艺之后，测量每个TFT的截止电流。
当根据本发明的方面沉积Ti层或Mo层并执行退火工艺以提供吸除时，Ti或Mo与半导体层的Si反应，从而形成Ti硅化物或Mo硅化物。Ti硅化物或Mo硅化物形成在半导体层的与Ti层或Mo层接触的下面的区域中，诱导结晶金属被吸除到形成有Ti硅化物或Mo硅化物的区域中。
参照图4中的区域A，在通过包括利用P掺杂的吸除工艺的工艺而形成的TFT中，该TFT的半导体层的每单位宽度的截止电流为大约4.5E-12至7.0E-12A/μm。然而，参照图4的区域B和C，通过包括利用Ti层的吸除的工艺形成的TFT(区域B)的半导体层的每单位宽度的截止电流为大约5.0E-13A/μm或更小，通过包括利用Mo层的吸除的工艺形成的TFT(区域C)的半导体层的每单位宽度的截止电流为大约6.0E-13A/μm或更小。因此，可以观察到根据本发明实施例的TFT的半导体层的每单位宽度的截止电流远远小于传统TFT的半导体层的每单位宽度的截止电流。
基于上述的结果，可以得出结论，在根据本发明实施例制备的TFT中，余留在半导体层的沟道区中的诱导结晶金属的量大大减少。因此，根据本发明的实施例，可以制造具有减小的漏电流和良好的电性能的TFT。
在下文中，将参照图5来描述根据本发明另一实施例的具有TFT的有机发光二极管(OLED)的显示装置。
参照图5，在具有如图2F所示的TFT的基底100的整个表面上形成绝缘层250。绝缘层250可为无机层或有机层。无机层可为氧化硅层、氮化硅层或玻璃上硅(SOG)层。有机层可为从由聚酰亚胺、苯并环丁烯类树脂和丙烯酸酯组成的组中选择的一种形成。可选择地，绝缘层250可为无机层和有机层的堆叠结构。
可蚀刻绝缘层250，从而形成暴露源电极240a和漏电极240b中的一个的通孔。第一电极260被形成为通过通孔连接到源电极240a和漏电极240b之一。第一电极260可为阳极或阴极。当第一电极260为阳极时，阳极可为由从由氧化铟锡(ITO)、氧化铟锌(IZO)和氧化铟锡锌(ITZO)组成的组中选择的透明导电材料形成。当第一电极260为阴极时，阴极可由从由Mg、Ca、Al、Ag、Ba及它们的合金组成的组中选择的一种形成。
之后，在第一电极260上形成像素限定层270，并且像素限定层270具有部分暴露第一电极260的表面的开口，具有发射层(EML)的有机层280形成在第一电极260的暴露的表面上。有机层280还可包括从由空穴注入层(HIL)、空穴传输层(HTL)、空穴阻挡层(HBL)、电子阻挡层(EBL)、电子注入层(EIL)和电子传输层(ETL)组成的组中选择的至少一个。接下来，在有机层280上形成第二电极290。因此，完成了根据本实施例的OLED显示装置的制造。
如上所述，在与利用诱导结晶金属结晶的半导体层的除了沟道区之外的区域的对应的预定区域中，在半导体层的上方或下方形成金属结构。金属结构由扩散系数低于半导体层中的诱导结晶金属的扩散系数的金属、所述金属的合金或所述金属的硅化物形成。之后，对具有金属结构的基底进行退火，从而从半导体层的沟道区中去除余留的诱导结晶金属。结果，可以显著地降低TFT的截止电流。
另外，金属结构可由与栅电极的材料相同的材料形成，从而简化制造工艺。
根据本发明的方面，从半导体层的沟道区去除余留的诱导结晶金属，从而可以制造具有良好电性能的TFT以及具有该TFT的OLED显示装置。
尽管已经示出和描述了几个本发明的实施例，但是本领域的技术人员应该理解，在不脱离本发明的原理和精神的情况下，可以对实施例做出改变，本发明的范围由权利要求及其等同物限定。

Claims (34)

1.一种薄膜晶体管，其包括：
基底；
半导体层，设置在基底上并包括沟道区、源区和漏区；
栅电极，设置在与半导体层的沟道区对应的位置处；
栅极绝缘层，置于栅电极和半导体层之间，以使半导体层与栅电极电绝缘；
金属结构，包括金属层、金属硅化物层、或者金属层和金属硅化物层的双层，所述金属结构与栅电极分隔开，并在半导体层的上方或下方设置在与半导体层的除了沟道区的区域对应的位置处，所述金属结构由与栅电极的材料相同的材料形成；
源电极和漏电极，分别电连接到半导体层的源区和漏区。
2.根据权利要求1所述的薄膜晶体管，其中，金属结构和栅电极包括由扩散系数低于半导体层中的诱导结晶金属的扩散系数的金属或该金属的合金形成的金属层、或者由该金属的硅化物形成的金属硅化物层。
3.根据权利要求2所述的薄膜晶体管，其中，金属层或金属硅化物层的扩散系数为诱导结晶金属的扩散系数的1/100或更小。
4.根据权利要求3所述的薄膜晶体管，其中，诱导结晶金属为镍，金属层或金属硅化物层的扩散系数为0～10-7cm2/s。
5.根据权利要求3所述的薄膜晶体管，其中，金属层或金属硅化物层由从由Sc、Zr、Hf、V、Nb、W、Mn、Re、Os、Ir、Y、Ta、La、Ce、Pr、Nd、Dy、Ho、上述金属的合金和上述金属的硅化物组成的组中选择的一种形成。
6.根据权利要求1所述的薄膜晶体管，其中，金属结构设置在与半导体层的沟道区距离50μm或更小距离处。
7.根据权利要求1所述的薄膜晶体管，其中，金属结构的厚度为30
Figure A200810212607C0002133240QIETU
至10000
Figure A200810212607C0002133255QIETU
。
8.根据权利要求1所述的薄膜晶体管，其中，金属结构和栅电极包括通过堆叠Al层或Al-Nd合金层和由从Sc、Ti、Zr、Hf、V、Nb、Cr、Mo、W、Mn、Re、Ru、Os、Co、Rh、Ir、Pt、Y、Ta、La、Ce、Pr、Nd、Dy、Ho、TiN、TaN、上述金属的合金及上述金属的硅化物组成的组中选择的一种形成的层而形成的多层。
9.根据权利要求1所述的薄膜晶体管，其中，金属结构电连接到源电极和漏电极。
10.一种制造薄膜晶体管的方法，所述方法包括：
提供基底；
利用诱导结晶金属在基底上形成结晶的半导体层；
在与半导体层的沟道区对应的位置处形成栅电极；
在栅电极和半导体层之间形成栅极绝缘层，以使半导体层与栅电极电绝缘；
形成金属结构，所述金属结构包括金属层、金属硅化物层、或者金属层和金属硅化物层的双层，所述金属结构在半导体层的上方或下方设置在与半导体层的除了沟道区的区域对应的位置处，所述金属结构由与栅电极的材料相同的材料形成；
形成源电极和漏电极，所述源电极和漏电极分别电连接到半导体层的源区和漏区，
其中，对形成有金属结构的基底进行退火，以将诱导结晶金属从半导体层的沟道区吸除到半导体层的与金属结构对应的区域中。
11.根据权利要求10所述的方法，其中，在半导体层的上方在与半导体层的除了沟道区的区域对应的位置处形成金属结构的步骤包括：
在基底上形成非晶硅层；
利用诱导结晶金属使非晶硅层结晶，以形成半导体层；
在具有半导体层的基底的整个表面上形成栅极绝缘层；
蚀刻栅极绝缘层，以形成部分暴露半导体层的除了沟道区之外的区域的第一孔；
在基底的整个表面上沉积栅电极材料，以同时形成栅电极和金属结构，从而金属结构通过第一孔接触半导体层的暴露区域并与栅电极分隔开。
12.根据权利要求11所述的方法，还包括：在形成金属结构和栅电极之后，
在基底的整个表面上形成层间绝缘层；
蚀刻层间绝缘层和栅极绝缘层，以形成接触孔，其中，源电极和漏电极通过所述接触孔分别电连接到半导体层的源区和漏区。
13.根据权利要求11所述的方法，还包括：在形成金属层、金属硅化物层或双层以及栅电极之后，
在基底的整个表面上形成层间绝缘层；
蚀刻层间绝缘层，以形成暴露金属结构的接触孔。
14.根据权利要求12所述的方法，还包括在形成层间绝缘层之后执行退火工艺。
15.根据权利要求13所述的方法，还包括在形成层间绝缘层之后执行退火工艺。
16.根据权利要求10所述的方法，其中，在半导体层的下方在与半导体层的除了沟道区的区域对应的位置处形成金属结构的步骤包括：
在基底的整个表面上沉积栅电极材料并将栅电极材料图案化，以同时形成栅电极和金属结构，从而金属结构对应于半导体层的除了沟道区之外的区域并与栅电极分隔开；
在具有栅电极和金属结构的基底的整个表面上形成栅极绝缘层；
在栅极绝缘层上形成非晶硅层；
利用诱导结晶金属使非晶硅层结晶以形成半导体层。
17.根据权利要求10所述的方法，其中，金属结构和栅电极由金属层或金属硅化物层形成，所述金属层由扩散系数低于半导体层中的诱导结晶金属的扩散系数的金属或该金属的合金形成，所述金属硅化物层由该金属的硅化物形成。
18.根据权利要求10所述的方法，其中，形成有金属结构的基底在500℃至993℃的温度下退火10秒至10个小时。
19.根据权利要求10所述的方法，其中，在惰性气氛中对形成有金属结构的基底退火。
20.根据权利要求10所述的方法，其中，利用超晶粒硅结晶技术来执行结晶的半导体层的形成。
21.一种有机发光二极管显示装置，其包括：
基底；
半导体层，设置在基底上并包括沟道区、源区和漏区；
栅电极，设置在与半导体层的沟道区对应的位置处；
栅极绝缘层，置于栅电极和半导体层之间，以使半导体层与栅电极电绝缘；
金属结构，包括金属层、金属硅化物层、或者金属层和金属硅化物层的双层，所述金属结构与栅电极分隔开，并在半导体层的上方或下方设置在与半导体层的除了沟道区的区域对应的位置处，所述金属结构由与栅电极的材料相同的材料形成；
源电极和漏电极，分别电连接到半导体层的源区和漏区；
第一电极，电连接到源电极和漏电极之一；
有机层，设置在第一电极上；
第二电极，设置在有机层上。
22.一种制造有机发光二极管显示装置的方法，所述方法包括：
提供基底；
利用诱导结晶金属在基底上形成结晶的半导体层；
在与半导体层的沟道区对应的位置处形成栅电极；
在栅电极和半导体层之间形成栅极绝缘层，以使半导体层与栅电极电绝缘；
形成金属结构，所述金属结构包括金属层、金属硅化物层、或者金属层和金属硅化物层的双层，所述金属结构在半导体层的上方或下方设置在与半导体层的除了沟道区的区域对应的位置处，所述金属结构由与栅电极的材料相同的材料形成；
形成源电极和漏电极，所述源电极和漏电极分别电连接到半导体层的源区和漏区；
形成第一电极，所述第一电极电连接到源电极和漏电极之一；
在第一电极上形成具有发射层的有机层；
在有机层上形成第二电极，
其中，对形成有金属结构的基底进行退火，以将诱导结晶金属从半导体层的沟道区吸除到半导体层的与金属结构对应的区域。
23.根据权利要求22所述的方法，其中，在半导体层的上方在与半导体层的除了沟道区的区域对应的位置处形成金属结构的步骤包括：
在基底上形成非晶硅层；
利用诱导结晶金属使非晶硅层结晶，以形成半导体层；
在具有半导体层的基底的整个表面上形成栅极绝缘层；
蚀刻栅极绝缘层，以形成部分暴露半导体层的除了沟道区之外的区域的第一孔；
在基底的整个表面上沉积栅电极材料，以同时形成栅电极和金属结构，从而金属结构通过第一孔接触半导体层的暴露区域并与栅电极分隔开。
24.根据权利要求23所述的方法，还包括：在形成金属结构和栅电极之后，
在基底的整个表面上形成层间绝缘层；
蚀刻层间绝缘层和栅极绝缘层，以形成接触孔，其中，源电极和漏电极通过所述接触孔电连接到半导体层的源区和漏区。
25.根据权利要求23所述的方法，还包括：在形成金属结构和栅电极之后，
在基底的整个表面上形成层间绝缘层；
蚀刻层间绝缘层，以形成暴露金属结构的接触孔。
26.根据权利要求24所述的方法，还包括在形成层间绝缘层之后执行退火工艺。
27.根据权利要求25所述的方法，还包括在形成层间绝缘层之后执行退火工艺。
28.根据权利要求22所述的方法，其中，在半导体层的下方在与半导体层的除了沟道区的区域对应的位置处形成金属结构的步骤包括：
在基底的整个表面上沉积栅电极材料并将栅电极材料图案化，以同时形成栅电极和金属结构，从而金属结构对应于半导体层的除了沟道区之外的区域并与栅电极分隔开；
在具有栅电极和金属结构的基底的整个表面上形成栅极绝缘层；
在栅极绝缘层上形成非晶硅层；
利用诱导结晶金属使非晶硅层结晶以形成半导体层。
29.根据权利要求22所述的方法，其中，金属结构和栅电极包含扩散系数低于半导体层中的诱导结晶金属的扩散系数的金属或该金属的合金、或者由该金属的硅化物形成的金属硅化物层。
30.根据权利要求22所述的方法，其中，形成有金属结构的基底在500℃至993℃的温度下退火10秒至10个小时。
31.根据权利要求22所述的方法，其中，在惰性气氛中对形成有金属结构的基底退火。
32.根据权利要求22所述的方法，其中，利用超晶粒硅结晶技术来执行结晶的半导体层的形成。
33.一种制造顶部栅薄膜晶体管的方法，所述方法包括：
利用诱导结晶金属在基底上形成结晶的半导体层，所述结晶的半导体层包括沟道区、源区和漏区；
在所述结晶的半导体层上形成栅极绝缘层；
蚀刻栅极绝缘层以形成至少一个第一接触孔，所述至少一个第一接触孔部分地暴露半导体层的除了沟道区之外的区域；
在栅极绝缘层上沉积栅电极材料并填充所述至少一个第一接触孔，其中，栅电极材料包括金属、金属硅化物、或者金属和金属硅化物的双层或组合；
将栅电极材料图案化，以形成对应于沟道区的栅电极和与栅电极分开的至少一个金属结构，所述至少一个金属结构包含填充所述至少一个第一接触孔的栅电极材料；
对其上形成有栅电极和至少一个金属结构的结晶的半导体层进行退火，从而将余留在结晶的半导体层的沟道区中的诱导结晶金属吸除到半导体层的接触金属结构的区域。
34.一种制造底部栅薄膜晶体管的方法，所述方法包括：
在基底上沉积栅电极材料，其中，栅电极材料包括金属、金属硅化物、或者金属和金属硅化物的双层或组合；
将栅电极材料图案化，以形成栅电极和与栅电极分隔开的至少一个金属结构；
在基底上形成栅极绝缘层，以覆盖栅电极和至少一种金属结构；
蚀刻栅极绝缘层以暴露至少一个金属结构；
在栅极绝缘层上形成非晶硅层，并接触至少一个金属结构；
利用诱导结晶金属使非晶硅层结晶以形成多晶硅层，并将多晶硅层图案化以形成包括与栅电极对齐的沟道区、源区和漏区的半导体层，其中，半导体层在沟道区之外的区域中接触金属结构；
对结晶的半导体层进行退火，从而将余留在结晶的半导体层的沟道区中的诱导结晶金属吸除到半导体层的接触金属结构的区域中。
CN2008102126070A 2007-08-22 2008-08-21 薄膜晶体管、有机发光二极管显示装置及其制造方法 Active CN101373792B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2007-0084412 2007-08-22
KR1020070084412A KR100889626B1 (ko) 2007-08-22 2007-08-22 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR1020070084412 2007-08-22

Publications (2)

Publication Number Publication Date
CN101373792A true CN101373792A (zh) 2009-02-25
CN101373792B CN101373792B (zh) 2012-03-07

Family

ID=40381322

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008102126070A Active CN101373792B (zh) 2007-08-22 2008-08-21 薄膜晶体管、有机发光二极管显示装置及其制造方法

Country Status (4)

Country Link
US (1) US8513669B2 (zh)
JP (1) JP5043781B2 (zh)
KR (1) KR100889626B1 (zh)
CN (1) CN101373792B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102064188A (zh) * 2009-11-11 2011-05-18 三星移动显示器株式会社 薄膜晶体管及使用其的有机发光显示装置
CN102201443A (zh) * 2010-03-24 2011-09-28 三星移动显示器株式会社 基底、制造基底的方法及有机发光显示装置
CN102386090A (zh) * 2010-08-26 2012-03-21 三星移动显示器株式会社 形成多晶硅层的方法、薄膜晶体管和有机发光器件
CN102856388A (zh) * 2011-06-30 2013-01-02 三星显示有限公司 薄膜晶体管和显示装置及其制造方法
CN105161509A (zh) * 2015-08-06 2015-12-16 友达光电股份有限公司 像素结构
CN105789221A (zh) * 2009-03-27 2016-07-20 株式会社半导体能源研究所 半导体装置
CN107195583A (zh) * 2017-05-02 2017-09-22 深圳市华星光电技术有限公司 一种oled显示面板及其制备方法
CN110970360A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 半导体装置和制造半导体装置的方法
CN111106130A (zh) * 2019-12-12 2020-05-05 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法
WO2020244404A1 (zh) * 2019-06-04 2020-12-10 京东方科技集团股份有限公司 薄膜晶体管、薄膜晶体管的制作方法、阵列基板、显示面板、显示装置

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR101041141B1 (ko) 2009-03-03 2011-06-13 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101015849B1 (ko) * 2009-03-03 2011-02-23 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101049799B1 (ko) * 2009-03-03 2011-07-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101049801B1 (ko) 2009-03-05 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치
KR101056428B1 (ko) * 2009-03-27 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치
KR101082254B1 (ko) * 2009-11-04 2011-11-09 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
KR101073272B1 (ko) * 2009-11-04 2011-10-12 삼성모바일디스플레이주식회사 유기전계발광 표시 장치의 제조 방법
KR101094295B1 (ko) * 2009-11-13 2011-12-19 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법
KR101993584B1 (ko) * 2010-01-22 2019-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101733196B1 (ko) * 2010-09-03 2017-05-25 삼성디스플레이 주식회사 박막 트랜지스터, 이의 제조 방법, 및 이를 구비한 표시 장치
KR101809661B1 (ko) * 2011-06-03 2017-12-18 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치
KR101976057B1 (ko) * 2011-08-19 2019-05-07 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그의 제조방법
TWI500163B (zh) * 2012-10-15 2015-09-11 Innocom Tech Shenzhen Co Ltd 低溫多晶矽薄膜電晶體、其製備方法及顯示裝置
JP2014154765A (ja) * 2013-02-12 2014-08-25 Nagoya Univ 半導体結晶、その製造方法、及び多層膜構造体
KR20140115191A (ko) * 2013-03-20 2014-09-30 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
KR102138280B1 (ko) * 2013-04-30 2020-07-28 삼성디스플레이 주식회사 표시 패널 및 이를 구비하는 표시 장치
CN104253159B (zh) * 2014-08-19 2017-06-13 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
CN104952880A (zh) * 2015-05-06 2015-09-30 深圳市华星光电技术有限公司 双栅极tft基板的制作方法及其结构
TWI578061B (zh) * 2015-05-29 2017-04-11 鴻海精密工業股份有限公司 電連接結構及陣列基板
KR102556027B1 (ko) 2015-09-10 2023-07-17 삼성디스플레이 주식회사 디스플레이장치 및 이의 제조방법
CN105552247B (zh) * 2015-12-08 2018-10-26 上海天马微电子有限公司 复合基板、柔性显示装置及其制备方法
KR102493128B1 (ko) * 2016-04-12 2023-01-31 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 표시 장치 및 그 제조 방법
KR102519087B1 (ko) * 2017-06-30 2023-04-05 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN110649068A (zh) 2019-09-02 2020-01-03 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法

Family Cites Families (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3465209A (en) * 1966-07-07 1969-09-02 Rca Corp Semiconductor devices and methods of manufacture thereof
JPS62104173A (ja) 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
JP3122177B2 (ja) 1991-08-09 2001-01-09 旭硝子株式会社 薄膜トランジスタとその製造方法
JPH06151859A (ja) 1992-09-15 1994-05-31 Canon Inc 半導体装置
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JPH07176753A (ja) 1993-12-17 1995-07-14 Semiconductor Energy Lab Co Ltd 薄膜半導体装置およびその作製方法
JP3403807B2 (ja) 1994-06-02 2003-05-06 松下電器産業株式会社 薄膜トランジスタおよび液晶表示装置
JP2738315B2 (ja) * 1994-11-22 1998-04-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
JPH08255907A (ja) 1995-01-18 1996-10-01 Canon Inc 絶縁ゲート型トランジスタ及びその製造方法
US5771110A (en) * 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
JP3744980B2 (ja) * 1995-07-27 2006-02-15 株式会社半導体エネルギー研究所 半導体装置
TW374196B (en) * 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
JPH1012882A (ja) 1996-06-20 1998-01-16 Toshiba Corp 薄膜トランジスタ及びその製造方法
US6746905B1 (en) * 1996-06-20 2004-06-08 Kabushiki Kaisha Toshiba Thin film transistor and manufacturing process therefor
TW324862B (en) 1996-07-03 1998-01-11 Hitachi Ltd Liquid display apparatus
JPH10150204A (ja) * 1996-09-19 1998-06-02 Toshiba Corp 半導体装置およびその製造方法
JPH10135475A (ja) * 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3545583B2 (ja) 1996-12-26 2004-07-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
TW386238B (en) * 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3942683B2 (ja) 1997-02-12 2007-07-11 株式会社半導体エネルギー研究所 半導体装置作製方法
JP3544280B2 (ja) * 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3717634B2 (ja) 1997-06-17 2005-11-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11111992A (ja) 1997-09-30 1999-04-23 Toshiba Corp 薄膜トランジスタ、相補型薄膜トランジスタ、および薄膜トランジスタの製造方法
JPH11261075A (ja) 1998-03-13 1999-09-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
KR19990075412A (ko) 1998-03-20 1999-10-15 윤종용 박막 트랜지스터 및 그 제조 방법
US6331476B1 (en) * 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
WO2000001016A1 (fr) * 1998-06-30 2000-01-06 Matsushita Electric Industrial Co., Ltd. Transistor a film mince et son procede de fabrication
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
JP4030193B2 (ja) 1998-07-16 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4376331B2 (ja) 1998-08-07 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6559036B1 (en) * 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR100482462B1 (ko) 1998-12-23 2005-09-02 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 폴리실리콘-박막트랜지스터의 제조방법
JP4531177B2 (ja) 1998-12-28 2010-08-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6380007B1 (en) * 1998-12-28 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR100303711B1 (ko) 1999-01-28 2001-09-26 장 진 다결정/비정질 실리콘 이중 활성층을 가지는 박막트랜지스터 및
KR20010043359A (ko) * 1999-03-10 2001-05-25 모리시타 요이찌 박막 트랜지스터와 패널 및 그들의 제조 방법
US6680487B1 (en) 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
JP4270719B2 (ja) 1999-06-30 2009-06-03 株式会社東芝 半導体装置及びその製造方法
JP4437570B2 (ja) * 1999-07-12 2010-03-24 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
JP2001102169A (ja) * 1999-10-01 2001-04-13 Sanyo Electric Co Ltd Ｅｌ表示装置
US20020020840A1 (en) * 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
TWI301907B (en) * 2000-04-03 2008-10-11 Semiconductor Energy Lab Semiconductor device, liquid crystal display device and manfacturing method thereof
JP2001319878A (ja) 2000-05-11 2001-11-16 Sharp Corp 半導体製造方法
JP2002093745A (ja) 2000-09-12 2002-03-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100439345B1 (ko) * 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
TW546846B (en) * 2001-05-30 2003-08-11 Matsushita Electric Ind Co Ltd Thin film transistor and method for manufacturing the same
US6743700B2 (en) * 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production
JP2003007719A (ja) 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた表示装置
JP3961240B2 (ja) * 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100662493B1 (ko) * 2001-07-10 2007-01-02 엘지.필립스 엘시디 주식회사 비정질막의 결정화방법 및 이를 이용한 액정표시소자의제조방법
US6952023B2 (en) * 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2003075870A (ja) 2001-09-06 2003-03-12 Toshiba Corp 平面表示装置およびその製造方法
JP2003100633A (ja) 2001-09-25 2003-04-04 Sharp Corp 半導体装置の製造方法および半導体装置
JP3600229B2 (ja) 2001-10-31 2004-12-15 株式会社半導体エネルギー研究所 電界効果型トランジスタの製造方法
JP2003188098A (ja) 2001-12-13 2003-07-04 Sharp Corp 半導体装置およびその製造方法
KR100452445B1 (ko) * 2001-12-29 2004-10-08 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
US20030155572A1 (en) 2002-02-19 2003-08-21 Min-Koo Han Thin film transistor and method for manufacturing thereof
KR100488959B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
KR100488958B1 (ko) 2002-03-08 2005-05-11 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 박막트랜지스터의 제조 방법
JP2003298059A (ja) 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
JP4115153B2 (ja) 2002-04-08 2008-07-09 シャープ株式会社 半導体装置の製造方法
JP4115158B2 (ja) * 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
JP2004022845A (ja) 2002-06-17 2004-01-22 Sharp Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP4115283B2 (ja) * 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
KR100469624B1 (ko) * 2003-03-18 2005-02-02 네오폴리((주)) 결정질 활성층을 포함하는 박막트랜지스터의 제조 방법 및반도체 장치
KR100928490B1 (ko) * 2003-06-28 2009-11-26 엘지디스플레이 주식회사 액정표시패널 및 그 제조 방법
JP2005057240A (ja) * 2003-07-23 2005-03-03 Seiko Epson Corp 薄膜半導体素子、及び薄膜半導体素子の製造方法
KR100515357B1 (ko) 2003-08-14 2005-09-15 삼성에스디아이 주식회사 게이트와 바디가 전기적으로 연결된 박막 트랜지스터와 그제조방법
KR100501706B1 (ko) 2003-10-16 2005-07-18 삼성에스디아이 주식회사 게이트-바디콘택 박막 트랜지스터
US7202143B1 (en) * 2003-10-23 2007-04-10 The Board Of Trustees Of The University Of Arkansas Low temperature production of large-grain polycrystalline semiconductors
KR100600853B1 (ko) * 2003-11-17 2006-07-14 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100611224B1 (ko) * 2003-11-22 2006-08-09 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
KR100623247B1 (ko) 2003-12-22 2006-09-18 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100595456B1 (ko) * 2003-12-29 2006-06-30 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
JP4437404B2 (ja) 2004-01-08 2010-03-24 シャープ株式会社 半導体装置とその製造方法
KR100654022B1 (ko) * 2004-05-04 2006-12-04 네오폴리((주)) 금속유도측면결정화법을 이용한 박막 트랜지스터 제조방법
TW200601566A (en) * 2004-06-28 2006-01-01 Adv Lcd Tech Dev Ct Co Ltd Semiconductor apparatus and manufacturing method thereof
JP2006049823A (ja) 2004-06-28 2006-02-16 Advanced Lcd Technologies Development Center Co Ltd 半導体装置及びその製造方法
KR100656495B1 (ko) * 2004-08-13 2006-12-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US20060040438A1 (en) * 2004-08-17 2006-02-23 Jiong-Ping Lu Method for improving the thermal stability of silicide
KR100611766B1 (ko) 2004-08-24 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
US7575959B2 (en) * 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8088676B2 (en) * 2005-04-28 2012-01-03 The Hong Kong University Of Science And Technology Metal-induced crystallization of amorphous silicon, polycrystalline silicon thin films produced thereby and thin film transistors produced therefrom
JP5386064B2 (ja) 2006-02-17 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5670005B2 (ja) * 2006-03-06 2015-02-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
TWI429028B (zh) * 2006-03-31 2014-03-01 Semiconductor Energy Lab 非揮發性半導體記憶體裝置及其製造方法
KR100770268B1 (ko) 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
US7750403B2 (en) * 2006-06-30 2010-07-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP4481284B2 (ja) 2006-09-20 2010-06-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100878284B1 (ko) * 2007-03-09 2009-01-12 삼성모바일디스플레이주식회사 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치
KR100846985B1 (ko) * 2007-04-06 2008-07-17 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR101383409B1 (ko) * 2007-06-08 2014-04-18 엘지디스플레이 주식회사 표시장치
KR100848341B1 (ko) 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100889627B1 (ko) 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789221A (zh) * 2009-03-27 2016-07-20 株式会社半导体能源研究所 半导体装置
CN102064188B (zh) * 2009-11-11 2015-05-20 三星显示有限公司 薄膜晶体管及使用其的有机发光显示装置
CN102064188A (zh) * 2009-11-11 2011-05-18 三星移动显示器株式会社 薄膜晶体管及使用其的有机发光显示装置
CN102201443A (zh) * 2010-03-24 2011-09-28 三星移动显示器株式会社 基底、制造基底的方法及有机发光显示装置
CN102201443B (zh) * 2010-03-24 2015-05-20 三星显示有限公司 基底、制造基底的方法及有机发光显示装置
CN102386090A (zh) * 2010-08-26 2012-03-21 三星移动显示器株式会社 形成多晶硅层的方法、薄膜晶体管和有机发光器件
CN102386090B (zh) * 2010-08-26 2016-05-11 三星显示有限公司 形成多晶硅层的方法、薄膜晶体管和有机发光器件
CN102856388A (zh) * 2011-06-30 2013-01-02 三星显示有限公司 薄膜晶体管和显示装置及其制造方法
CN105161509A (zh) * 2015-08-06 2015-12-16 友达光电股份有限公司 像素结构
CN105161509B (zh) * 2015-08-06 2018-03-23 友达光电股份有限公司 像素结构
WO2018201542A1 (zh) * 2017-05-02 2018-11-08 深圳市华星光电技术有限公司 一种oled显示面板及其制备方法
CN107195583B (zh) * 2017-05-02 2019-08-02 深圳市华星光电技术有限公司 一种oled显示面板及其制备方法
CN107195583A (zh) * 2017-05-02 2017-09-22 深圳市华星光电技术有限公司 一种oled显示面板及其制备方法
CN110970360A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 半导体装置和制造半导体装置的方法
CN110970360B (zh) * 2018-09-28 2022-06-28 台湾积体电路制造股份有限公司 半导体装置和制造半导体装置的方法
US11563100B2 (en) 2019-06-04 2023-01-24 Chengdu Boe Optoelectronics Technology Co., Ltd. Thin film transistor and method for manufacturing the same, array substrate, display panel, and display device
WO2020244404A1 (zh) * 2019-06-04 2020-12-10 京东方科技集团股份有限公司 薄膜晶体管、薄膜晶体管的制作方法、阵列基板、显示面板、显示装置
CN111106130A (zh) * 2019-12-12 2020-05-05 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法
WO2021114474A1 (zh) * 2019-12-12 2021-06-17 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法

Also Published As

Publication number Publication date
JP5043781B2 (ja) 2012-10-10
JP2009049419A (ja) 2009-03-05
CN101373792B (zh) 2012-03-07
US8513669B2 (en) 2013-08-20
KR20090020028A (ko) 2009-02-26
KR100889626B1 (ko) 2009-03-20
US20090050894A1 (en) 2009-02-26

Similar Documents

Publication Publication Date Title
CN101373792B (zh) 薄膜晶体管、有机发光二极管显示装置及其制造方法
EP2028687B1 (en) Method of fabricating thin film transistor and organic light emitting diode display device including the same
TWI382471B (zh) 多晶矽製造方法、以之製造之ｔｆｔ、ｔｆｔ製造方法及含該ｔｆｔ之有機發光二極體顯示裝置
JP5090253B2 (ja) 多結晶シリコン層の製造方法、これを利用して形成された薄膜トランジスタ、その製造方法及びこれを含む有機電界発光表示装置
KR100864884B1 (ko) 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
CN101826548B (zh) 有机发光二极管显示装置及其制造方法
CN101630693B (zh) 薄膜晶体管、其制造方法及有机发光二极管显示装置
US8164096B2 (en) Organic light emitting diode flat panel display device having uniform electrical characteristics and method of manufacturing the same
CN101826555B (zh) 薄膜晶体管、制造方法及有机发光二极管显示装置
JP5497324B2 (ja) 多結晶シリコンの製造方法、薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置
US8623720B2 (en) Method of fabricating a thin film transistor from amorphous silicon and organic light emitting diode display device having the thin film transistor
CN102044568A (zh) 薄膜晶体管及其制造方法

Legal Events

Date Code Title Description
C06 Publication
C41 Transfer of patent application or patent right or utility model
PB01 Publication
TA01 Transfer of patent application right

Effective date of registration: 20090123

Address after: Gyeonggi Do Korea Suwon

Applicant after: Samsung Mobile Display Co., Ltd.

Address before: Gyeonggi Do Korea Suwon

Applicant before: Samsung SDI Co., Ltd.

ASS Succession or assignment of patent right

Owner name: SAMSUNG MOBILE DISPLAY CO., LTD.

Free format text: FORMER OWNER: SAMSUNG SDI CO., LTD.

Effective date: 20090123

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SAMSUNG DISPLAY CO., LTD.

Free format text: FORMER OWNER: SAMSUNG MOBILE DISPLAY CO., LTD.

Effective date: 20121115

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121115

Address after: South Korea Gyeonggi Do Yongin

Patentee after: Samsung Display Co., Ltd.

Address before: Gyeonggi Do Korea Suwon

Patentee before: Samsung Mobile Display Co., Ltd.