WO2018117361A1 - 마이크로 엘이디 모듈 및 그 제조방법 - Google Patents

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신은성
조동희
문명지
장한빛
김용필
박재순
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Definitions

  • the present invention relates to a micro LED module comprising a micro LED and a submount substrate on which the micro LED is mounted, and more particularly, to suppress that the gap between the micro LED and the submount substrate varies from area to area,
  • the present invention provides a micro LED module and a method of manufacturing the same, which can suppress a poor connection of connecting portions connecting the electrode pads of the micro LED and the electrodes of the submount.
  • micro LED modules Display devices using micro LED modules are known.
  • a micro LED module is manufactured by flip chip bonding a micro LED including a plurality of LED cells onto a submount substrate.
  • the micro LED includes a light transmissive sapphire substrate and a gallium nitride-based semiconductor light emitting part formed on the light transmissive sapphire substrate and having a plurality of LED cells.
  • the semiconductor light emitting part includes an n-type semiconductor layer exposed region formed by etching, and the plurality of LED cells are formed in a matrix array on the n-type semiconductor layer exposed region.
  • Each LED cell includes an n-type semiconductor layer, an active layer, and a p-type conductive semiconductor layer, and a p-type electrode pad is formed on the p-type semiconductor layer of each LED cell.
  • an n-type electrode pad is formed in the n-type semiconductor layer exposed region.
  • the submount substrate includes a plurality of electrodes provided to correspond to the electrode pads of the micro LED.
  • the electrode pads of the micro LED are connected to the electrodes of the submount substrate.
  • the solder constituting at least a portion of the solder bumps must be heated to a temperature near the melting point. At this time, the difference in thermal expansion coefficient between the Si-based submount substrate and the thermal expansion coefficient between the sapphire substrate which is the LED substrate is large. As a result, a significant misalignment occurs between the submount substrate and the micro LED.
  • This misalignment is not connected to the electrode pads of the micro LED and the electrodes of the submount substrate, or, more seriously, is misconnected and causes a serious defect such as a short.
  • the thermal expansion coefficient of the sapphire substrate on which the micro LED is based is 7.6 ⁇ m -1 K
  • the thermal expansion coefficient of the Si-based submount substrate is 2.6 ⁇ m -1 K. It is approximately 2.5 times the coefficient of thermal expansion of the submount substrate. If the bump used for flip chip bonding uses a solder having a high melting point, the bonding temperature is high. At this time, due to a significant difference in thermal expansion coefficient, misalignment may occur between the micro LED and the submount substrate, thereby preventing bonding.
  • solder melting point temperature is set to a bonding temperature
  • about 5-6 um misalignment is generated on the basis of a 1 cm substrate, and it is practically difficult to use in a process requiring 2 um bonding precision such as flip chip bonding of micro LEDs. .
  • the problem to be solved by the present invention is to suppress the gap between the micro LED and the sub-mount substrate according to the region, thereby preventing the connection of the connecting portion connecting the electrode pads of the micro LED and the electrodes of the sub-mount substrate. It is to provide a micro LED module that can be suppressed and a method of manufacturing the same.
  • Another object of the present invention is to provide a technique for solving the problem of misalignment caused by the difference in thermal expansion coefficient between the LED substrate and the submount substrate in the micro LED mounting process.
  • a micro LED module including a plurality of LED cells, each LED cell comprises a first conductive semiconductor layer, an active layer and a second conductive semiconductor layer; A submount substrate on which the micro LED is mounted; A plurality of electrode pads formed on the micro LED cell; A plurality of electrodes formed on the submount substrate to correspond to the plurality of electrode pads; A plurality of connection parts connecting the plurality of electrode pads and the plurality of electrodes; And
  • a gap filling layer formed by filling a gap between the micro LED and the submount substrate, and having a bonding force with respect to the microLED and the submount substrate.
  • the gap filling layer is formed by curing a gap filling material in a liquid or gel form filled between the micro LED and the submount substrate.
  • the gap filling layer is formed by melting and curing a gap filling material filled in a powder state between the micro LED and the submount substrate.
  • the gap filling layer is formed between the micro LED and the submount substrate to cover all of the periphery of each of the plurality of connections.
  • the micro LED includes a structure in which the plurality of LED cells are formed in a matrix array and an exposed region of the first conductivity type semiconductor layer is formed outside.
  • the plurality of electrode pads may include a plurality of individual electrode pads connected to a second conductive semiconductor layer of each of the plurality of LED cells and formed in a matrix arrangement, and in the exposed region of the first conductive semiconductor layer.
  • the plurality of connection parts may include a plurality of inner connection parts connecting the plurality of individual electrode pads and the plurality of first electrodes and an outer connection part connecting the common electrode pad and the second electrode.
  • the gap filling layer may include an inner filling portion which occupies an inner region between the micro LED and the submount substrate and covers the periphery of each of the plurality of inner connecting portions, and the micro LED and the submount substrate.
  • An outer fill portion occupies an outer region between and covers the outer connection portion.
  • the gap filling layer further includes a circumference portion covering the outer side surface of the micro LED on the outer empty area of the submount substrate.
  • each of the plurality of connections comprises a solder that is hardened after melting to electrically connect between each of the plurality of electrode pads and each of the plurality of electrodes.
  • each of the plurality of connection parts includes a metal pillar connected to any one of the electrode pad and the electrode and solder formed on the metal pillar.
  • each of the plurality of connection portion includes a conductive soft block formed in contact with any one of the electrode pad and the electrode, and a conductive insertion rod is inserted into the conductive soft block by a vertical force and electrically connected to each other. do.
  • the gap filling layer may include an inner filling portion occupying an inner region in which the plurality of micro LED cells exist among the region between the micro LED and the submount substrate, and the micro LED and the submount.
  • An outer fill portion may occupy an outer region in which the plurality of micro LED cells does not exist among the regions between the substrates.
  • the gap filling layer may include a filling portion occupying between the micro LED and the submount substrate, and a circumference portion covering the outer side surface of the micro LED on an outer empty area of the submount substrate.
  • the filling part may mean both the aforementioned inner filling part and the outer filling part.
  • Micro LED module manufacturing method preparing a micro LED with a plurality of electrode pads; Preparing a submount substrate on which a plurality of electrodes are formed; Mounting the micro LED to face the submount substrate using the plurality of electrode pads and a plurality of connections using the plurality of electrodes; And forming a gap filling layer between the micro LED and the submount substrate and having a bonding force with the microLED and the submount substrate.
  • each of the plurality of connections comprises a solder that is hardened after melting to electrically connect each of the plurality of electrode pads and each of the plurality of electrodes, the step of forming the gap filling layer of the solder After melting and curing, a gap fill material in liquid, gel or powder is filled between the microLED and the submount substrate.
  • each of the plurality of connections comprises a solder that is hardened after melting to electrically connect each of the plurality of electrode pads and each of the plurality of electrodes, the step of forming the gap filling layer of the solder Before melting, a liquid, gel or powdery gap fill material is filled between the microLED and the submount substrate.
  • the plurality of electrode pads may include a plurality of individual electrode pads connected to a second conductive semiconductor layer of each of the plurality of LED cells and formed in a matrix arrangement, and in the exposed region of the first conductive semiconductor layer.
  • the plurality of connection parts may include a plurality of inner connection parts connecting the plurality of individual electrode pads and the plurality of first electrodes and an outer connection part connecting the common electrode pad and the second electrode.
  • the mounting may include connecting the electrode pad and the electrode by using a connection part including solder, and in the heating process of melting the solder and cooling of the solder, the submount substrate. And the LED substrate of the micro LED are controlled by different heating-cooling curves.
  • Patent Document 1 Republic of Korea Patent Registration 10-1150861 (2012.05.22. Registration)
  • Patent Document 2 Republic of Korea Patent Registration 10-0470904 (January 31, 2005)
  • a gap-filling layer having a predetermined bonding force is formed between a submount substrate and a micro LED side LED substrate so that at least the micro LED is mounted on the submount substrate, and thereafter, between the LED substrate and the submount substrate. It can be suppressed that the gap of the region varies from one region to another, and this allows a plurality of connections such as solder bumps to more reliably connect the electrode pads of the micro LED and the electrodes of the submount substrate.
  • FIG. 1 is a view for explaining a micro LED module according to a first embodiment of the present invention.
  • FIGS. 2A to 2E are views for explaining a process of manufacturing a micro LED in the method of manufacturing a micro LED module according to the first embodiment of the present invention.
  • 3 and 4 are diagrams for explaining a process of forming a bump on a submount substrate in the method of manufacturing a micro LED module according to the first embodiment of the present invention.
  • FIG. 5 is a view for explaining a mounting process of a method for manufacturing a micro LED module according to a first embodiment of the present invention.
  • Figure 6 is a view showing a heating-cooling curve graph of the mounting process of the micro LED module manufacturing method according to the first embodiment of the present invention.
  • FIG. 7 is a view for explaining a method of forming a gap filling layer after a mounting process of a method of manufacturing a micro LED module according to a first embodiment of the present invention.
  • FIG. 8 is a view for explaining a method of forming a gap filling layer before a mounting process as another example of a method of manufacturing a micro LED module according to a first embodiment of the present invention.
  • FIG. 9 is a view illustrating a micro LED module in which a filler is filled between LED cells as a modification of the micro LED module according to the first embodiment of the present invention.
  • FIG. 10 is a view for explaining a micro LED module according to a second embodiment of the present invention.
  • FIG. 11 is a view illustrating a process of forming a conductive soft block on a micro LED in a method of manufacturing a micro LED module according to a second embodiment of the present invention.
  • FIG. 12 is a view illustrating a process of connecting the electrode pad of the micro LED to the electrode of the sub-mount substrate by mounting the micro LED on the sub-mount substrate in the method of manufacturing a micro LED module according to the second embodiment of the present invention.
  • FIG. 13 and 14A to 14E are diagrams for describing modifications of the micro LED module according to the second embodiment of the present invention.
  • 15 is a micrograph showing a typical solder joint failure.
  • 16 is a flowchart illustrating a flip chip bonding method of a micro LED according to a third embodiment of the present invention.
  • FIG. 17 is a diagram for conceptually describing a micro LED of a micro LED module according to a third embodiment of the present invention.
  • FIG. 18 is a cross-sectional view showing a part of an active matrix substrate of a micro LED module according to a third embodiment of the present invention.
  • 19 is a view for explaining a Cu pillar bump step of the flip chip bonding method according to the third embodiment of the present invention.
  • 20 is a diagram for explaining an active matrix substrate on which a Cu pillar bump is formed.
  • FIG. 21 illustrates a state immediately before a flip chip bonding step of mounting a micro LED on an active matrix substrate according to a third embodiment of the present invention.
  • FIG. 22 is a view showing a compression step and a tension step of a flip chip bonding step according to a third embodiment of the present invention.
  • the micro LED module may include one or more micro LEDs 100 including a plurality of LED cells 130 formed in a matrix arrangement, and the micro LEDs 100 may include: And a submount substrate 200 to be mounted.
  • the micro LED 100 includes one or more common electrode pads 140 on the outer edge region side, and a plurality of individual electrode pads 150 corresponding to each of the LED cells 100 in a matrix arrangement are formed therein.
  • the submount substrate 200 includes pad electrodes 240 and 240 ′ formed to correspond to the common electrode pad 140 and the individual electrode pads 150.
  • individual electrode pads refers to electrode pads individually connected to an n-type semiconductor layer or a p-type semiconductor layer provided in one LED cell, and a common electrode pad is an n-type or p-type semiconductor of several LED cells. It means an electrode pad commonly connected to a layer.
  • the micro LED 100 has one n-type semiconductor layer 132 formed on a main surface of the sapphire substrate 131, and a plurality of LED cells 130 are formed in a matrix arrangement on the n-type semiconductor layer 132. do.
  • the plurality of LED cells 130 includes an active layer 133 sequentially grown in one direction from the n-type semiconductor layer 132 and a p-type semiconductor layer 134. With this structure, an n-type semiconductor layer exposed region is formed in the outer periphery of the entire LED cells 130, and a trench exposing the n-type semiconductor layer 132 between neighboring LED cells 130. Is formed.
  • the micro LED 100 includes an electrically insulating cell cover layer 160 formed to cover the exposed surfaces of the plurality of LED cells 130 and the n-type semiconductor layer 132, and the cell cover layer 160 includes pad exposure holes exposing the electrode pads 140 and 150.
  • the pad exposing hole includes a plurality of first pad exposing holes exposing p-type individual electrode pads 150 of each of the LED cells 130 and a second pad exposing hole exposing the n-type common electrode pad 140. It includes.
  • the submount substrate 200 corresponds to a plurality of CMOS cells (not shown) corresponding to the plurality of LED cells 130 included in the micro LED 100 and electrode pads of the micro LED 100. It is preferably an active matrix substrate including a plurality of electrodes 240 and 240 '. In addition, an electrically insulating electrode cover layer 250 is formed on the submount substrate 200 to cover the electrodes 240 and 240 ', and the electrode cover layer 250 is formed of the electrodes 240 and 240'. It includes an electrode exposure hole for exposing.
  • the micro LED module includes a plurality of connection parts 270 and 260 connecting the electrodes 240 ′ and 240 of the submount substrate 200 to the electrode pads 140 and 150 of the micro LED 100. )
  • Each of the plurality of connection parts 270 and 260 includes bumps 270 or 260 that protrude in the vertical direction while being connected to each of the electrodes of the submount substrate 200.
  • Each of the bumps 270 and 260 includes Cu pillars 272 and 262 and solders 274 and 264 formed on top of the Cu pillars 272 and 262. Instead of bumps 270 and 260 containing Cu pillars, bumps comprising other metal materials may be used.
  • the solders 274 and 264 are formed of a SnAg solder material and retain the original hemisphere shape, but are inserted into the pad exposure hole in a semi-melt state and then compressed and deformed in the pad exposure hole. To 140 and 150.
  • solders 264 and 274 are partially inserted into the pad exposure hole in a semi-melt state and then hardened, the solders 264 and 274 are firmly fixed between the Cu pillars 262 and 272 and the electrode pads 150 and 140 at an accurate position without slipping. .
  • the hardened solders 264 and 274 after compression deformation are inserted into the pad exposing hole to have an inner solder portion having a diameter or maximum width equal to the diameter or the maximum width of the pad exposing hole, and a peripheral cell cover of the pad exposing hole outside the pad exposing hole.
  • the outer solder portion abuts the layer 160 surface.
  • the pad exposed hole allows the partially molten solder to be partially inserted and acts as a solder insert hole that firmly engages as the solder in the half molten state hardens to fix the solder.
  • the LED substrate 131 of the micro LED 100 is a sapphire substrate 131 having a thermal expansion coefficient of 7.6 ⁇ m ⁇ 1 K and the submount substrate 200 is a Si-based submount substrate having a thermal expansion coefficient of 2.6 ⁇ m ⁇ 1 K
  • the solder heating and cooling process for flip chip bonding the micro LED 100 to the submount substrate 200 there may be a difference in deformation amount due to a difference in thermal expansion coefficient between the microLED 100 and the submount substrate 200. have.
  • a flip chip bonding method of controlling the temperature of the LED substrate 131 and the temperature of the submount substrate 200 with different heating-cooling curves may be used.
  • the micro LED module includes a gap filling layer 700 that is filled between the micro LED 100 and the submount substrate 200.
  • the gap filling layer 700 is formed of an insulating adhesive material having an adhesive force such as epoxy or silicon, and the micro LED 100 and the sub LED after the at least the micro LED 100 is mounted on the submount substrate 200.
  • the gap between the mount substrate 200 is suppressed according to the region, thereby suppressing the poor connection of the connecting portions 260 and 270 connecting between the electrode pads of the micro LED 100 and the electrodes of the submount. .
  • the gap filling layer 700 may be entirely filled between the micro LED 100 and the submount substrate 200 to connect the electrode pads 150 and 140 to the electrodes 240 and 240 ′. 270 entirely covers the sides of each.
  • the gap filling layer 700 includes an inner filling portion 710 and an outer filling portion 720, and the inner filling portion 710 connects between the individual electrode pads 150 and the individual electrodes 240. Covering the inner connection portions 260, and the outer filling portion 720 connects between the common electrode pad 140 and the common electrode 240 ′ in an n-type semiconductor layer exposed region having the common electrode pad 140. To cover the outer connection 270 around,
  • the submount substrate 200 includes a blank area outside the area where the micro LED 100 is mounted.
  • the gap filling layer 700 may further include a circumferential portion 730 covering the outer side surface of the micro LED 100 on the outer empty area of the submount substrate 200.
  • the gap filling layer 700 is formed of an adhesive material such as an epoxy or silicone adhesive, and firmly fixes the gap between the submount substrate 200 and the LED substrate 131. Since the gap between the 200 and the LED substrate 131 is regionally uniform, it is possible to prevent a defect in which a solder of the bump, which is a connection part connecting the electrode pad and the electrode, is damaged. Furthermore, it is possible to adjust the filling amount of the filling material according to the region so that the bonding force of the outer filling portion 720 and the circumferential portion 730 is larger than the bonding force of the inner filling portion 710.
  • the lifting phenomenon between the LED substrate and the mount substrate may further increase the bonding force by increasing the filling amount per volume of the filling material on the relatively more outer side.
  • FIGS. 2A to 2E A process of manufacturing a micro LED will be described with reference to FIGS. 2A to 2E.
  • an n-type semiconductor layer 132 and an active layer 133 are formed on a primary surface of a translucent sapphire substrate 131, which is an LED substrate having a coefficient of thermal expansion of approximately 7.6 ⁇ m ⁇ 1 K. And an epitaxial layer including the p-type semiconductor layer 134.
  • the epi layer is etched to a predetermined depth by using a mask pattern to enclose the grooves 101 separating the LED cells 130 and at least the outside of the LED cells 130. Forms an exposed region 102 of the n-type semiconductor layer 132, thereby forming a plurality of LED cells including both the active layer 133 and the p-type semiconductor layer 134 on the n-type semiconductor layer 132. 130 are formed.
  • a buffer layer may be formed between the n-type semiconductor layer 132 and the sapphire substrate 131.
  • arbitrary functions are performed between the n-type semiconductor layer 132 and the active layer 133, between the active layer 133 and the p-type semiconductor layer 134, and on the exposed surface of the p-type semiconductor layer 134.
  • Other semiconductor layers may be interposed.
  • a p-type individual electrode pad 150 is formed on the p-type semiconductor layer 134 of each of the LED cells 130, and the exposed region 102 of the n-type semiconductor layer 132 is formed.
  • N-type common electrode pad 140 is formed in the outer region.
  • an electrically insulating cell cover layer 160 is formed to cover all of the LED cells 130 and the exposed region 102 of the n-type semiconductor layer 132.
  • the first pad exposing hole 162 exposing the p-type individual electrode pad 150 and the second pad exposing hole 164 exposing the n-type common electrode pad 140.
  • the first pad exposing hole 162 and the second pad exposing hole 164 may be formed by etching using a mask pattern.
  • the cell cover layer 160 is formed to have a substantially constant thickness along the cross-sectional profiles of the LED cells 130 to reduce the width and depth of the valleys 101 between neighboring LED cells 130, but the valleys It can be seen that it is kept as it is. However, the cell cover layer 160 may be formed to completely fill the valleys 101.
  • the size of the LED cell 130 of the manufactured micro LED 100 is preferably 5 ⁇ m or less, and therefore, the size of the p-type individual electrode pads 150 formed in each LED cell 130 is preferably less than 5 ⁇ m.
  • an Si-based submount substrate 200 having a size of approximately 15,000 ⁇ m ⁇ 10,000 ⁇ m and having CMOS cells corresponding to the LED cells is prepared.
  • the submount substrate 200 includes a plurality of CMOS cells corresponding to the plurality of LED cells described above, a plurality of individual electrodes 240 corresponding to the p-type electrode pads of the micro LED, and an n-type electrode of the micro LED. It may include a common electrode (not shown) corresponding to the pad.
  • the submount substrate 200 includes a plurality of electrodes 240 formed in a matrix array on a Si-based substrate base material 201 and connected to CMOS cells, and an insulating electrode cover layer formed to cover the electrodes 240. And an electrode exposure hole 252 for exposing the individual electrodes 240 in the insulating electrode cover layer 250.
  • the process of forming the bump is a first washing step, UBM (Under Bump Metallurgy) forming step, photolithography step, scum removal step, Cu plating step, solder metal plating step, PR removal step, UBM etching step, It may comprise a second washing step, a reflow step and a third washing step.
  • UBM Under Bump Metallurgy
  • a scrubber is used to clean the submount substrate 200 introduced as shown in FIG. 4A.
  • the submount substrate 200 includes a pad-type electrode 240 formed of Al or Cu material and an electrode exposure hole exposing a region of the electrode 240 in a substrate base material 201 in which a CMOS cell is formed by a CMOS process.
  • the electrode cover layer 250 formed on the substrate base material 201 with the 252 is included.
  • the substrate 240 is formed on the submount substrate 200 to cover the electrode 240.
  • the UBM 261 is formed of a Ti / Cu laminated structure, and may be formed by sputtering of the metal. Note that the UBM 261 may be part of the electrode 240 in a broad sense.
  • the photolithography step 103 forms a photosensitive PR (Photoresist) 300 to cover the UBM 261 on the submount substrate 200 as a whole, as shown in FIG.
  • a pattern (not shown) is placed and light is applied to form an electrode exposure hole 302 exposing only one region of the UBM 261 directly above the electrode 240.
  • a scum removal step of removing scum generated during the photolithography step is performed.
  • a Cu plating step S105 and a solder metal plating step S106 are performed in turn, and as shown in FIG. 4D, first through the opening 302 of the PR 300.
  • Cu is plated to form a Cu pillar 262
  • SnAg is plated as a solder metal on the Cu pillar 262 to form a SnAg solder 263 in a layer having a predetermined thickness.
  • Cu may be Cu or a Cu alloy comprising Cu.
  • a PR removal step is performed to expose the top and side surfaces of the bump including the Cu pillars 262 and the solder 263, as shown in FIG. 4E.
  • the UBM etching step is performed to remove the remaining UBM by etching except for the UBM 261 located in the region directly below the Cu pillar 262 as shown in FIG. 4F.
  • a second washing step is performed to remove the residue.
  • a bump 260 in which a Cu pillar 262 and a solder cap 263 are sequentially stacked is formed on the UBM 261 on the electrode 240 of the submount substrate 200.
  • a reflow step is performed so that the layered solder 263 is melted and cured to form the solder 263 into a hemispherical or semicircular cross-sectional shape as shown in Fig. 4G. Rapid thermal processing (RTP) may be usefully used.
  • RTP Rapid thermal processing
  • a third wash step is performed to remove the residue again.
  • the spacing of the Cu pillar bumps 260 on the submount substrate 200 is preferably about the same as the diameter of the Cu pillar 262, and the spacing of the Cu pillar bumps 260 does not exceed 5 ⁇ m. If the spacing of the Cu pillar bump 260 exceeds 5 ⁇ m, the diameter of the Cu pillar bump 260 and the size of the corresponding LED cell must also be increased, thereby reducing the precision of the display device including the micro LED.
  • the submount substrate 200 includes a plurality of electrodes provided to correspond to the electrode pads 150 of the micro LED 100, and each of the plurality of electrodes includes a Cu pillar 262 and a SnAg.
  • a bump 260 composed of solder 263 is formed in advance.
  • the electrode pads 150 of the micro LED 100 are connected to the electrodes of the submount substrate 200.
  • the solder 263 constituting at least a part of the bump 260 must be heated to a temperature near the melting point.
  • the temperature of the micro LED 100 and the submount substrate 200 is separately If the flip chip bonding process is performed without control, a difference in deformation amount occurs between the Si-based submount substrate 200 and the sapphire substrate 131, which is a flip chip bonded submount substrate 200 and a micro LED. Serious misalignment occurs between 100.
  • the mount substrate 200 has a change in length of 5.85 ⁇ ⁇ by the thermal expansion coefficient of Si
  • the sapphire substrate 131 has a change in length of 17.1 ⁇ ⁇ by the thermal expansion coefficient of sapphire, which appears during the bonding process of the two substrates.
  • the change in length is 11.25 mu m.
  • the present invention provides the Si-based submount substrate 200 in consideration of the thermal expansion coefficients of the Si-based submount substrate 200 and the sapphire substrate 131 provided with the driving IC and the circuit. ) And the sapphire substrate 131 at different temperatures, the solder 264 between the micro LED 100 and the submount substrate 200, more specifically, each LED cell 130 of the micro LED 100.
  • the solder 264 of the bump 260 interposed between the electrode pad 150 and the submount substrate 200 formed in FIG. 2 is heated to flip chip bond the micro LED 100 and the submount substrate 200 to each other.
  • the temperature of the sapphire substrate 131 is controlled by the first temperature control unit 5b provided in the first chuck 5a that faces the sapphire substrate 131 and supports the micro LED 100, and the Si-based sub
  • the temperature of the mount substrate 200 is controlled by the second temperature controller 6b provided in the second chuck 6a supporting the submount substrate 200.
  • the temperature of the submount substrate 200 and the micro LED 100 of the sapphire substrate 131 during the flip chip bonding process, as shown in FIG. 6, is the temperature raising section A1 and the heating temperature holding section ( It is controlled differently in each of A2) and the cooling section A3.
  • the temperature of the sapphire substrate 131 is controlled by the first temperature control unit 5b provided in the first chuck 5a from about 170 ° C. to about 180 ° C., which is the first holding temperature.
  • the temperature of the Si-based submount substrate 200 rises linearly with the heating slope, and the temperature of the Si-based submount substrate 200 is 350 ° C. to 400 ° C., which is the second holding temperature from the normal temperature by the second temperature adjusting part 6b included in the second chuck 6a.
  • Rise linearly with a second heating gradient greater than the first gradient to < RTI ID 0.0 >
  • a force is applied to press the submount substrate 200 and the micro LED 100 in the vertical direction with the solder 264 in the molten state interposed therebetween, and the temperature of the sapphire substrate 131 is applied. Is maintained at a first holding temperature of 170 ° C to 180 ° C for a predetermined time, and the temperature of the Si-based submount substrate 200 is maintained at a second holding temperature of 350 ° C to 400 ° C.
  • the start point of the heating temperature maintenance section of the sapphire substrate 131 and the start point of the heating temperature maintenance section of the submount substrate 200 are the same as a1, and the end point of the heating temperature maintenance section of the sapphire substrate 131 and the submount substrate 200 The end point of the heating temperature maintenance section is the same as a2.
  • the sapphire substrate 131 is cooled from the first holding temperature to room temperature while the Si-based submount substrate 200 is cooled from the second holding temperature to room temperature.
  • the cooling inclination of the sapphire substrate 131 and the cooling inclination of the Si substrate submount substrate 200 in the cooling section A3 are preferably the same. For this reason, in the cooling section, the time point when the cooling of the sapphire substrate 131 is completed and reaches room temperature is earlier than the time point when cooling of the submount substrate 200 is completed and reaches room temperature.
  • the sapphire substrate A significant difference in shrinkage deformation may occur between the 131 and the submount substrate 200, so that the solder connection may be broken, and the alignment of the LED cell may be misaligned.
  • the submount substrate 200 and the micro LED 100 face each other.
  • the plurality of bumps 260 formed on the submount substrate 200 and the plurality of p-type electrode pads 150 formed on the micro LED 100 are also disposed to face each other.
  • n-type electrode pads and corresponding bumps are also disposed to face each other.
  • Each of the plurality of p-type electrode pads 150 may be a surface of the cell cover layer 160 exposed through a pad exposure hole (or a solder insert hole 162) formed in the cell cover layer 160, which may be a passivation layer. It is located recessed to a certain depth from.
  • the diameter or maximum width of the pad exposing hole 162 is referred to as c, and the distance between two pad exposing holes 162 and 162 on both sides adjacent to the pad exposing hole 162 therebetween is referred to as a,
  • C ' When the diameter or the maximum width of the Cu pillar 262 is referred to as C ', they may be represented by a relationship of c ⁇ C' ⁇ a.
  • the pad exposing hole 162 may not function so that the solder cap in the semi-melt state may have a p-type electrode pad ( It will be difficult to bond to the desired position by sliding on the 150, and if the diameter or the maximum width C 'of the Cu pillar 262 is between the two pad exposure holes (both sides adjacent to the pad exposure hole 162 therebetween) If greater than the spacing a between 162 and 162, the solder 264 will reach a pad exposure hole 162 other than the pad exposure hole 162, resulting in a short failure.
  • the solder 264 After heating the solder cap 264 formed at the end of the Cu pillar 262 of the Cu pillar bump 260 to a predetermined temperature or more to form a semi-melt state, as shown in (b) of FIG. 5, the solder 264 ) Is inserted into the pad exposing hole 162 and subsequently, the solder 264 is compressed by reducing the gap between the Cu pillar 262 and the electrode pad 150. The front portion of the solder 264 deformed by compression fills the inside of the pad exposing hole 162, and the rear portion of the solder 264 outside the cell cover layer 160 outside the pad exposing hole 162. Abut the surface.
  • the post-deformed hardened solder 264 includes a minimum width, such as the diameter or the maximum width of the pad exposed hole 162, in the pad exposed hole, and the maximum width of the hardened solder 264 after the final deformation is a pad. It is larger than the maximum width or diameter of the exposure hole 162 and smaller than the width of the LED cell 130.
  • a gap filling layer 700 is formed between the micro LED 100 and the submount substrate 200.
  • the gap filling layer 700 is formed by filling an adhesive material, such as an epoxy or a silicone adhesive, between the micro LED 100 and the submount substrate 200 and curing it.
  • an adhesive material such as an epoxy or a silicone adhesive
  • the filling amount of the gap filling material can be increased.
  • FIG. 8 is a view for explaining a method of forming a gap filling layer before a mounting process as a method different from that of FIG. 7.
  • An adhesive gap fill material 700 ′ is filled in the gap between the micro LED 100 and the submount substrate 200 in powder, liquid or gel form, and then the solder 264 provided in the bump 260. ) Is heated to flip chip bond the micro LED 100 to the submount substrate 200.
  • the gap filling layer 700 formed by melting and curing the gap filling material 700 'or the gap filling material 700' is hardened by a micro LED ( By holding the adhesive force between the 100 and the submount substrate 200 with a predetermined force or more, it contributes to suppressing deformation due to excessive difference between the micro LED 100 and the submount substrate 200.
  • the micro LED module may include a filler 190 filled between individual LED cells 130.
  • the filler is SiO 2 , Si 3 N 4 , or SiO 2 , Si 3 N 4 Combinations, polyamides, and the like can be used.
  • PECVD, evaporation, sputtering, and the like may be used.
  • the filler 190 has the effect of ensuring thermal insulation of the plurality of LED cells 130 and at the same time, providing thermal stability when work is required at a high temperature during a later process.
  • the filler 190 since the filler 190 has a higher refractive index than air, the filler 190 serves to reduce Fresnel of light emitted from the plurality of LED cells.
  • the filler 190 may be filled after forming the cell cover layer 160, or may be filled between the plurality of LED cells 130 and 130 without forming the cell cover layer 160. Furthermore, a part of the filler may be formed to cover the electrode pad of the LED cell and may be used as a part of the cell cover layer 160.
  • the filler 130 may be filled to a height equal to the height of the protrusion of the LED cell 130.
  • the micro LED module may include one or more micro LEDs 100 including a plurality of LED cells 130 formed in a matrix array, and the micro LEDs 100 may include: And a submount substrate 200 to be mounted.
  • the micro LED module may include a plurality of electrode pads 140 and 150 provided in the micro LED 100 and a pad type formed in the submount substrate 200 to correspond to the plurality of electrode pads 140 and 150. Electrodes 240, 240 '.
  • the micro LED module 100 includes a connection portion connecting the electrode pads 140 and 150 and the electrodes 240 and 240 'at room temperature without using a solder requiring high temperature melting. .
  • the connecting portion is inserted into the conductive soft block 2 and inserted into the conductive soft block 2 by a vertical force, that is, a vertical pressing force, and is electrically connected to the conductive soft block 2. It includes (3).
  • the micro LED 100 has one n-type semiconductor layer 132 formed on a main surface of the sapphire substrate 131, and a plurality of LED cells 130 are formed in a matrix arrangement on the n-type semiconductor layer 132. do.
  • the plurality of LED cells 130 includes an active layer 133 sequentially grown in one direction from the n-type semiconductor layer 132 and a p-type semiconductor layer 134. With this structure, an n-type semiconductor layer exposed region is formed in the outer periphery of the entire LED cells 130, and a trench exposing the n-type semiconductor layer 132 between neighboring LED cells 130. Is formed.
  • the micro LED device 100 includes an electrically insulating cell cover layer 160 formed to cover the exposed surfaces of the plurality of LED cells 130 and the n-type semiconductor layer 132, and the cell cover
  • the layer 160 includes pad exposure holes 162 and 164 exposing the electrode pads 140 and 150.
  • the pad exposure holes 162 and 164 expose a plurality of first pad exposure holes 162 and n-type electrode pads 140 that expose the p-type electrode pads 150 of the LED cells 130, respectively. And two pad exposure holes 164.
  • the submount substrate 200 includes a plurality of CMOS cells (not shown) corresponding to the plurality of LED cells 130 included in the micro LED device 100, and electrode pads of the micro LED device 100. It is preferably an active matrix substrate including a plurality of electrodes 240, 240 ′ corresponding thereto. In addition, an electrically insulating electrode cover layer 250 is formed on the submount substrate 200 to cover the electrodes 240 and 240 ′, and the electrode cover layer 250 exposes the electrode 240.
  • the electrode exposure hole 252 is included.
  • the electrically insulating cell cover layer 160 is formed to cover the LED cell 130 of the micro LED 100 to expose the electrode pad 150.
  • the pad exposure hole 162 is included.
  • the conductive soft block 2 is formed of a material that is excellent in electrical conductivity and soft, such as Au, indium, or other solder material, and is formed to cover the electrically insulating cell cover layer 160. The pad is exposed to the electrode pad 150 through the exposure hole 162.
  • the conductive soft block 2 is formed of a soft material into which the conductive insert rod 3 having a cross section of a predetermined size can be embedded, and the insertion depth of the conductive insert rod 3, and moreover, the conductive insert rod It is preferable to have thickness larger than the length of (3).
  • the conductive soft block 2 may be formed by stacking two or more different materials.
  • one or more layers may be interposed between the conductive soft block 2 and the electrode pad 150 to increase the bonding force between the conductive soft block 2 and the electrode pad 150. .
  • the electrically insulating electrode cover layer 250 is formed in the submount substrate 200 to cover at least the electrodes 240, and includes an electrode exposure hole 252 for exposing the electrode 240.
  • the conductive insert rod 3 is formed of a material having a sufficient strength and sufficient conductivity by a material containing a high hardness conductive metal such as Ag, Cu, Al, Ti, Pt, or a carbon material such as carbon nanotubes, By the external force in the vertical direction, it is formed to have a cross-sectional size that can be embedded in the conductive soft block 2 described above.
  • the conductive insertion rod 3 is vertically connected to the electrode 240 through the electrode exposure hole 252.
  • One or more layers may be interposed between the electrode 240 and the conductive insert rod 3 to increase the bonding force between the conductive insert rod 3 and the electrode 240.
  • the conductive soft block 2 has no hole before the conductive insertion rod 3 is inserted, but is deformed by being inserted into the conductive insertion rod 3 to allow insertion of the insertion rod 3. Is formed.
  • the outer surface of the insertion rod 3 and the inner surface of the hole of the conductive soft block 2 are in close contact with each other in the hole, thereby making an electrical connection between the conductive soft block 2 and the conductive insertion rod 3. .
  • the conductive insert rod 3 may be solid, but has a hollow shape or has a hook shape at the tip so that it can be more firmly fixed with respect to the conductive soft block 2, and the contact surface area can be increased.
  • the conductive insertion rod 3 has a shape in which the cross-sectional size gradually decreases toward the tip, that is, a sharp pointed shape, so that the conductive insertion rod 3 can be more smoothly inserted into the conductive soft block 2 such as a nail. have. It is also conceivable to provide several conductive insert rods 3 for one conductive soft block 2, further increasing the contact surface area.
  • the process of mounting the micro LED on the submount substrate is performed following the process of manufacturing the micro LED based on the sapphire substrate.
  • the micro LED fabrication method is the same as the micro LED fabrication process in the first embodiment described above with reference to FIGS. 2A to 2E except for the soft block forming process as shown in FIG.
  • the size of the LED cell 130 of the micro LED 100 manufactured by the method illustrated in FIGS. 2A to 2E is preferably 5 ⁇ m or less, and thus, the p-type electrode pad 150 formed in each LED cell 130 may be formed.
  • the size is preferably less than 5 ⁇ m.
  • an electrically conductive soft block 2 having good electrical conductivity is formed to contact the electrode pad 150.
  • the conductive soft block 2 is formed to cover the electrically insulating cell cover layer 160, and is formed to contact the electrode pad 150 through the pad exposure hole 162.
  • a soft metal material is deposited or plated so as to cover both the cell cover layer 160 and the pad exposure hole 162, and then, by etching, each pad exposure hole ( The soft metal material is etched to be connected to each electrode pad 150 through the 162 to form a plurality of conductive soft blocks 2.
  • the conductive soft block 2 is formed of a soft material into which the conductive insert rod 3 having a cross section of a predetermined size can be embedded, and has a thickness greater than the length of the conductive insert rod 3. It is desirable to have.
  • the conductive soft block 2 may be formed by stacking two or more different materials.
  • one or more layers may be interposed between the conductive soft block 2 and the electrode pad 150 to increase the bonding force between the conductive soft block 2 and the electrode pad 150. .
  • the submount substrate is fabricated in a manner similar to the submount substrate fabrication process in the first embodiment described above.
  • the submount substrate 200 has a size of about 15,000 ⁇ m ⁇ 10,000 ⁇ m and is prepared as a Si-based substrate on which CMOS cells corresponding to the LED cells are formed.
  • the submount substrate 200 includes a plurality of CMOS cells corresponding to the plurality of LED cells described above, a plurality of individual electrodes 240 corresponding to the p-type electrode pads of the micro LED, and an n-type electrode of the micro LED. It may include a common electrode 240 ′ corresponding to the pad.
  • the submount substrate 200 is formed in a matrix array on the Si-based substrate base material 201 to cover the plurality of electrodes 240 and 240 'connected to the CMOS cells and the electrodes 240 and 240'.
  • the electrode cover layer 250 is formed, and the electrode cover layer 250 has electrode exposure holes 252 exposing at least the individual electrodes 240.
  • the electrode size and the inter-electrode spacing on the submount substrate 200 do not exceed 5 ⁇ m to correspond to the LED size of the micro LED and the spacing between the LEDs. If the electrode spacing exceeds 5 ⁇ m, the size of the LED cell must also be large, thereby reducing the precision of the display device including the micro LED.
  • a material containing a hard conductive metal such as Ag, Cu, Al, Ti, Pt, or the like may be sufficient by a carbon material such as carbon nanotubes.
  • a conductive insertion rod 3 formed to have strength and sufficient conductivity is vertically connected to the electrode 240 through the electrode exposure hole 252.
  • the process is carried out.
  • the submount substrate 200 includes a plurality of electrodes 240 provided to correspond to the electrode pads 150 of the micro LED 100, and each of the plurality of electrodes 240 is conductive.
  • the insertion rod 3 is formed.
  • the micro LED 100 and the submount substrate 200 are disposed such that the conductive inserting rod 3 and the conductive soft block 2 face each other.
  • the micro LED 100 and / or the submount substrate 200 are moved in a vertical direction so that the conductive insertion rod 3 is inserted into the conductive soft block 2.
  • the conductive insertion rod 3 is embedded in the conductive soft block 2 to form a hole in the soft block 2 in the vertical direction, and within the vertical hole, the conductive insertion rod 3 is the conductive It is in electrical contact with the soft block 2.
  • FIG. 13 shows an example in which the positions of the conductive insert rod 3 and the conductive soft block 2 are arranged in the opposite manner to those described above.
  • the conductive insertion rod 3 is connected to the electrode pad 150 formed in the LED cell 130 to be vertically formed, and the conductive soft block 2 is in contact with the electrode 240 of the submount substrate 200. It is formed.
  • the electrode pad 150 is exposed through the pad exposure hole 162 of the cell cover layer 160 covering the LED cell 130.
  • the conductive soft block 2 is formed to contact the electrode cover layer 250 covering the electrode 240, and contacts the electrode 240 through the electrode exposure hole 252.
  • FIG. 14A, 14B, 14C, 14D, and 14E illustrate examples of various types of connections for connecting an electrode pad of a micro LED and an electrode of a submount substrate at room temperature.
  • 14A shows an example in which the conductive insert rod 3 inserted into the conductive soft block 2 is hollow
  • FIG. 14B shows that the conductive insert rod 3 inserted into the conductive soft block 2 has a hook 31 at its tip.
  • 14C shows an example in which the conductive insert rod 3 inserted into the conductive soft block 2 gradually decreases toward the tip.
  • 14D shows an example in which a plurality of conductive insert rods 3 are inserted into one conductive soft block 2.
  • FIG. 14E illustrates an example in which a reinforcing filler portion 4 is formed by filling between a submount substrate and a micro LED to ensure a more firm and more reliable connection between the conductive insert rod 3 and the conductive soft block 2. Shows.
  • a technique for solving the above problem is a flip chip bonding technique using a Cu pillar bump.
  • the use of Cu pillar bumps allows for much finer flip chip bonding without reducing the distance between the LED cell and the active matrix substrate.
  • the electrical conductivity and thermal conductivity of Cu is much better than that of the solder alloy, there is an advantage of improving the electrical and thermal characteristics of the micro LED.
  • this method involves forming under bump metallurgy (UBM) on the electrode pad, forming a Cu pillar on the UBM, forming a hemispherical solder cap on the Cu pillar, and then bonding followed by melting of the solder cap.
  • UBM under bump metallurgy
  • a technique for solving the above problem is a flip chip bonding technique using a Cu pillar bump.
  • the use of Cu pillar bumps allows for much finer flip chip bonding without reducing the distance between the LED cell and the active matrix substrate.
  • the electrical conductivity and thermal conductivity of Cu is much better than that of the solder alloy, there is an advantage of improving the electrical and thermal characteristics of the micro LED.
  • this method involves forming under bump metallurgy (UBM) on the electrode pad, forming a Cu pillar on the UBM, forming a hemispherical solder cap on the Cu pillar, and then bonding followed by melting of the solder cap.
  • UBM under bump metallurgy
  • a third embodiment of the present invention provides a method of preventing excessive narrow neck or fullness of a solder joint in mounting a micro LED on an active matrix substrate.
  • the flip chip bonding method includes a pillar bump forming step (S100) of forming a plurality of Cu pillar bumps on an active matrix substrate, and the plurality of Cu pillars using a plurality of Cu pillar bumps.
  • an active matrix substrate of approximately 15,000 ⁇ m ⁇ 10,000 ⁇ m and a micro LED mounted on the active matrix substrate are provided.
  • the micro LED 100 includes a plurality of LED cells 130 arranged in a matrix, as shown in FIG.
  • the plurality of LED cells 130 includes an n-type semiconductor layer 132, an active layer 133, and a p-type semiconductor layer 134 on the light-transmissive growth substrate 110, in turn, and each p cell 130 includes p's.
  • a p-type electrode pad (not shown) is formed on the type semiconductor layer 134.
  • the micro LED 100 has an exposed area of the n-type semiconductor layer 110 in the form of a square ring along the outer edge and is connected to the n-type semiconductor layer 132 of all the LED cells 130 in the exposed area.
  • One or more n-type electrode pads 140 may be formed as the common electrode.
  • the active matrix substrate includes a plurality of CMOS cells corresponding to the plurality of LED cells 130 included in the micro LED 100, a plurality of individual electrode pads corresponding to the p-type electrode pads of the micro LED 100, and n It includes a common electrode pad corresponding to the type electrode pad.
  • the active matrix substrate 200 is formed on a Si substrate matrix 201 in a matrix array and connected to a plurality of individual electrode pads.
  • the pillar bump forming step S100 may include a first washing step S101, an under bump metallurgy (UBM) forming step S102, a photolithography step S103, and a scum removing step S104. ), Cu plating step (S105), solder metal plating step (S106), PR removal step (S107), UBM etching step (S108), second cleaning step (S109), reflow step (S110) and the third It includes a washing step (S111).
  • UBM under bump metallurgy
  • a scrubber is used to clean the active matrix substrate 200 introduced as shown in FIG. 19A.
  • the active matrix substrate 200 includes an electrode pad 240 formed of Al or Cu material and an opening 252 exposing a region of the electrode pad 240 to a substrate base material 201 in which a CMOS cell is formed by a CMOS process. ) And an insulating layer 250 formed on the substrate base material 201.
  • the UBM 261 is formed of a Ti / Cu laminated structure, and may be formed by sputtering of the metal.
  • the photolithography step 103 forms a photosensitive PR (Photoresist) 300 to cover the UBM 261 on the active matrix substrate 200 as a whole, as shown in FIG. 19C, and then masks thereon.
  • a pattern (not shown) is placed and light is applied to form an opening 302 exposing only one region of the UBM 261 directly above the electrode pad 240.
  • a scum removal step S104 for removing scums generated during the photolithography step is performed.
  • Cu plating step S105 and the solder metal plating step S106 are performed in turn, and as shown in FIG. 19D, first through the opening 302 of the PR 300.
  • Cu is plated to form a Cu pillar 262
  • SnAg is plated as a solder metal on the Cu pillar 262 to form a SnAg solder cap 263 in a layer having a predetermined thickness.
  • Cu may be a Cu metal or a Cu alloy comprising Cu.
  • the PR removing step S107 is performed to expose the top and side surfaces of the solder bumps including the Cu pillars 262 and the solder caps 263, as shown in FIG. 19E.
  • the UBM etching step S108 is performed to remove the remaining UBMs by etching except for the UBM 261 located in the region immediately below the Cu pillar 262, as shown in FIG. 19F.
  • a second washing step S109 is performed to remove the residue.
  • a Cu pillar bump 260 in which a Cu pillar 262 and a solder cap 263 are sequentially stacked is formed on the UBM 261 on the electrode pad 240 of the active matrix substrate 200. do.
  • a reflow step (S110) is performed, and the layered solder cap 263 is melted and cured to form a hemispherical or semicircular cross-sectional shape. Rapid thermal processing (RTP) may be usefully used.
  • RTP Rapid thermal processing
  • the plurality of Cu pillar bumps 260 formed as described above have a 5 ⁇ m spacing with other Cu pillar bumps 260 neighboring in the horizontal and vertical directions, as shown in FIGS. 20A and 20B.
  • a matrix array is formed on the active matrix substrate 100.
  • the height H of the Cu pillar 262 is the height of the solder cap 263. Preference is given to greater than 1.5 times (h), more preferably greater than 2 times (h).
  • the spacing of the Cu pillar bumps 260 on the active matrix substrate and the spacing of the LED cells is preferably about the same as the diameter of the Cu pillar, and the spacing of the Cu pillar bumps does not exceed 5 ⁇ m. If the spacing of the Cu pillar bumps exceeds 5 ⁇ m, the diameter of the Cu pillar bumps and the size of the corresponding LED cell must also be increased, thereby reducing the precision of the display device including the micro LEDs.
  • the active matrix substrate has a size of 15,000 ⁇ m ⁇ 10,000 ⁇ m, and approximately 1,000,000 Cu pillar bumps are formed on this active matrix substrate. Corresponding micro LEDs are also provided with approximately 1,000,000 LED cells. In the flip chip bonding step described below, p-type electrode pads of approximately 1,000,000 LED cells and approximately 1,000,000 Cu pillar bumps are bonded. If the heights of the LED cells are not constant after the bonding, the active layers provided in the LED cells are provided even though the same current is supplied. Due to the height difference of the deviation may occur, such as brightness. Therefore, by making the shape of the solder joint uniform after the flip chip bonding step, it is required to make the height difference of the LED cells constant.
  • the micro LED 100 prepared before the flip chip bonding step S200 may be formed such that the p-type electrode pad 150 of each of the plurality of LED cells 130 includes a Cu pillar or a Cu pillar. have.
  • the p-type electrode pads 150 of the micro LED 100 are formed in the number and positions corresponding to the Cu pillar bumps 260 of the active matrix substrate 200.
  • the Cu pillar bump 260 of the active matrix substrate 200 and the p-type electrode pad of the micro LED 100 may be used.
  • a step 150 is disposed to face each other, and includes a solder compression step S201 and a solder tensioning step S202 under a predetermined temperature condition in which the solder cap 263 is semi-melted.
  • part of the solder adjacent to the micro LED that is, the first part and the part of the solder adjacent to the active matrix substrate, that is, the second part Silver is formed dense than the structure of the other parts of the solder, and the intermediate part between the first and second parts, the bottle neck with a finely reduced section, that is, the third part is the other parts of the solder. It will be formed in a Dilute state than the tissue of.
  • the solder part is formed as a dense part as a whole, but according to the present invention, in the case of the bottleneck part by successively performing the compression step and the solder tension step of the solder A small amount of tissue is formed by the tensile force of.
  • the active matrix is heated under a heating temperature condition in which the SnAg solder cap 263 of the Cu pillar bump 260 on the active matrix substrate 200 is semi-melted.
  • the solder cap 263 is semi-melted by narrowing the interval between the Cu pillar 262 of the Cu pillar bump 260 on the substrate 200 and the electrode pad 150 on the micro LED 100 to the first interval D1.
  • Compress at. the solder cap 263 may be sufficiently compressed so that the first gap D1 is smaller than 1/2 of the height of the solder cap 263 to be sufficiently spread laterally. If the solder cap 263 is not sufficiently spread by compression and is stretched in a subsequent tensioning step, a defect that is biased to one side may be increased.
  • an interval between the Cu pillar 262 of the Cu pillar bump 260 on the active matrix substrate 200 and the electrode pad 100 on the micro LED 100 is determined by the first interval D1.
  • the solder cap 263 is stretched in a semi-melt state by increasing the second gap D2.
  • the second gap D2 is greater than half of the height of the solder cap 263.
  • the solder cap 263 is compressed until it is protruded laterally, and then tensioned and solidified so that the solder joint formed by solidifying the solder cap 263 does not protrude sideways.
  • a narrow substantially narrow neck may be formed to firmly fix the Cu pillar 262 and the electrode pad 150.
  • the maximum cross sectional diameter of the solder joint 263 ' is greater than the diameter of the Cu pillar 262 and the minimum cross sectional diameter of the solder joint 263' is greater than 80% and less than 100% of the diameter of the Cu pillar 262. desirable.
  • the minimum cross-sectional diameter is located at the midpoint of the height of the solder joint 263 '.
  • the maximum cross-sectional diameter portion is formed in a portion in contact with the end side of the Cu pillar 262 or the electrode pad 150.
  • the maximum cross-sectional diameter of the solder joint 263 ' is obtained by compressing and stretching the solder cap 263' in a semi-melt state, and is formed in a structure surrounding an end side surface of the Cu pillar 262 or the electrode pad 150. More reliable solder joints are possible.

Abstract

마이크로 엘이디 모듈이 개시된다. 이 마이크로 엘이디 모듈은, 다수의 엘이디 셀을 포함하되, 각 엘이디 셀이 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는, 마이크로 엘이디; 상기 마이크로 엘이디가 마운팅되는 서브마운트 기판; 상기 마이크로 엘이디 셀에 형성된 다수의 전극패드; 상기 다수의 전극패드에 대응되게 상기 서브마운트 기판 상에 형성된 다수의 전극; 상기 다수의 전극패드와 상기 다수의 전극 사이를 연결하는 다수의 연결부; 및 상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 갭에 채워져 형성되며, 상기 마이크로 엘이디와 상기 서브마운트 기판에 대해 접합력을 갖는 갭 채움층을 포함한다.

Description

마이크로 엘이디 모듈 및 그 제조방법
본 발명은 마이크로 엘이디와 그 마이크로 엘이디가 마운팅되는 서브마운트 기판을 포함하는 마이크로 엘이디 모듈에 관한 것으로서, 더 상세하게는, 마이크로 엘이디와 서브마운트 기판의 사이의 간극이 영역에 따라 달라지는 것 것을 억제하여, 마이크로 엘이디의 전극패드들과 서브마운트의 전극들 사이를 연결하는 연결부들의 연결 불량을 억제할 수 있는 마이크로 엘이디 모듈 및 그 제조방법을 제공하는 것이다.
마이크로 엘이디 모듈을 이용하는 디스플레이 장치가 알려져 있다. 통상, 마이크로 엘이디 모듈은 다수의 엘이디 셀을 포함하는 마이크로 엘이디를 서브마운트 기판 상에 플립 칩 본딩하여 제작된다.
마이크로 엘이디는 투광성 사파이어 기판과, 상기 투광성 사파이어 기판 상에 형성되고 다수의 엘이디 셀을 갖는 질화갈륨계 반도체 발광부를 포함한다. 반도체 발광부는 식각에 의해 형성된 n형 반도체층 노출 영역을 포함하며, 상기 n형 반도체층 노출 영역 상에 상기 다수의 엘이디 셀이 매트릭스 배열로 형성된다. 각 엘이디 셀은 n형 반도체층, 활성층 및 p형 도전형 반도체층을 포함하고, 각 엘이디 셀의 p형 반도체층에는 p형 전극패드가 형성된다. 또한 상기 n형 반도체층 노출 영역에는 n형 전극패드가 형성된다.
한편, 서브마운트 기판은 마이크로 엘이디의 전극패드들에 대응되게 마련된 다수의 전극들을 포함한다. 솔더 범프를 이용하여 마이크로 엘이디를 마운트 기판에 플립 칩 본딩함으로써, 마이크로 엘이디의 전극패드들이 서브마운트 기판의 전극들과 연결된다. 마이크로 엘이디를 서브마운트 기판에 플립 칩 본딩하기 위해서는, 솔더 범프의 적어도 일부를 구성하는 솔더를 용융점 근처의 온도로 가열하여야 한다. 이때, Si 기반 서브마운트 기판의 열팽창계수와 엘이디 기판인 사파이어 기판간의 열팽창 계수의 차이가 크기 때문에, 플립 칩 본딩 공정 중의 가열 및 냉각시, Si 서브마운트 기판과 사파이어 기판 사이에는 팽창 변형량 및 수축 변형량에 있어서 큰 차이를 나타내며, 이 차이로 인해 서브마운트 기판과 마이크로 엘이디 사이에는 심각한 미스얼라인먼트(misalignment)이 발생한다.
이와 같은 미스얼라인먼트는 마이크로 엘이디의 전극패드들과 서브마운트 기판의 전극들이 연결되지 못하거나, 더 심각하게는, 잘못 연결되어 쇼트 등과 같은 심각한 불량을 초래한다.
예컨대 마이크로 엘이디의 기반이 되는 사파이어 기판의 열팽창계수가 7.6㎛-1K이고, Si 기반 서브마운트 기판의 열팽창 계수가 2.6㎛m-1K이므로, 온도에 따라, S사파이어 기판의 열팽창계수가 Si 기반 서브마운트 기판의 열팽창계수의 대략 2.5배에 이른다. 플립 칩 본딩에 사용하는 범프가 용융점이 높은 솔더를 사용하면, 본딩 온도가 높아지는데, 이때, 열팽창계수의 심각한 차이로 인해 마이크로 엘이디와 서브마운트 기판 사이에 미스얼라인먼트가 발생되어 본딩이 안될 수 있다. 예컨대, 260℃ 솔더 용융점 온도를 본딩 온도로 설정하면, 1cm 기판 기준으로, 약 5~6um 미스얼라인먼트가 발생되어 마이크로 엘이디의 플립 칩 본딩과 같이 2um 본딩 정밀도가 요구되는 공정에서는 실질적으로 이용이 어렵게 된다.
통상 마이크로 엘이디를 이용하여 고해상도, 미세 픽셀 피치(10um이하)의 디스플레이 장치를 제작할 경우에는, 전술한 것과 같은 플립 칩 본딩 공정이 이용되지만, 정밀도가 2um이하의 경우, 사파이어 재질의 엘이디 기판과 Si를 기반으로 한 서브마운트 기판의 열팽창계수가 다르기 때문에 본딩이 쉽지 않다. Au 또는 SnAg와 같은 고용융점 솔더를 이용할 경우에는 높은 온도로 가열하는 것이 수반되어 열팽창계수로 인한 변형량 차이가 더 확대되어 본딩 자체가 실질적으로 불가능하며, 용융점이 상대적으로 낮은 인듐(Indium)을 솔더 재료로 이용하면 본딩이 가능하겠지만 그럼에도 불구하고 미스얼라인먼트가 발생한다.
또한, 마이크로 엘이디의 엘이디 기판과 마운트 기판의 열팽창계수 차이로 인한 변형량 차이를 억제하여 미스얼라인먼트를 줄인다 하더라도, 엘이디 기판과 서브마운트 기판 사이에는 영역에 따라 미세한 간극의 차이가 있을 수 밖에 없고, 이는 엘이디 기판의 전극패드와 서브마운트 기판의 전극 사이를 연결하는 연결부의 연결 불량을 초래한다. 특히, 엘이디 기판과 서브마운트 기판 사이에 열팽창계수가 큰 경우일수록, 엘이디 기판과 서브마운트 기판 사이의 간극이 불균일해져, 전술한 문제점이 심각하게 발생한다.
본 발명이 해결하고자 하는 과제는, 마이크로 엘이디와 서브마운트 기판의 사이의 간극이 영역에 따라 달라지는 것을 억제하여, 마이크로 엘이디의 전극패드들과 서브마운트기판의 전극들 사이를 연결하는 연결부들의 연결 불량을 억제할 수 있는 마이크로 엘이디 모듈 및 그 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 마이크로 엘이디의 마운팅 공정에서 엘이디 기판과 서브마운트 기판 사이의 열팽창 계수 차이로 인한 미스얼라인머트 문제를 해결하는 기술을 제공하는 것이다.
본 발명의 일측면에 따른 마이크로 엘이디 모듈은, 다수의 엘이디 셀을 포함하되, 각 엘이디 셀이 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는, 마이크로 엘이디; 상기 마이크로 엘이디가 마운팅되는 서브마운트 기판; 상기 마이크로 엘이디 셀에 형성된 다수의 전극패드; 상기 다수의 전극패드에 대응되게 상기 서브마운트 기판 상에 형성된 다수의 전극; 상기 다수의 전극패드와 상기 다수의 전극 사이를 연결하는 다수의 연결부; 및
상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 갭에 채워져 형성되며, 상기 마이크로 엘이디와 상기 서브마운트 기판에 대해 접합력을 갖는 갭 채움층을 포함한다.
일 실시예에 따라, 상기 갭 채움층은 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 채워진 액상 또는 겔상의 갭 채움물질이 경화되어 형성된다.
일 실시예에 따라, 상기 갭 채움층은 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 분말 상태로 채워진 갭 채움물질이 용융 및 경화되어 형성된다.
일 실시예에 따라, 상기 갭 채움층은 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 형성되어 상기 다수의 연결부 각각의 주변을 모두 덮는다.
일 실시예에 따라, 상기 마이크로 엘이디는 안쪽에 상기 다수의 엘이디 셀이 매트릭스 배열로 형성되고 바깥쪽에 제1 도전형 반도체층 노출 영역이 형성된 구조를 포함한다.
일 실시예에 따라, 상기 다수의 전극패드는 상기 다수의 엘이디 셀 각각의 제2 도전형 반도체층과 연결되어 매트릭스 배열로 형성되는 다수의 개별 전극패드와, 상기 제1 도전형 반도체층 노출 영역에서 상기 제1 도전형 반도체층과 연결되는 외곽 측 공통 전극패드를 포함하고, 상기 다수의 전극은 상기 다수의 개별 전극패드와 연결되는 다수의 제1 전극과 상기 공통 전극패드와 연결되는 제2 전극을 포함하고, 상기 다수의 연결부는 다수의 개별 전극패드와 상기 다수의 제1 전극을 연결하는 다수의 내측 연결부와 상기 공통 전극패드와 상기 제2 전극을 연결하는 외곽 연결부를 포함한다.
일 실시예에 따라, 상기 갭 채움층은, 상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 내측 영역을 점유하며 상기 다수의 내측 연결부 각각의 주위를 덮는 내측 채움부와, 상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 외곽 영역을 점유하며 상기 외곽 연결부 주위를 덮는 외곽 채움부를 포함한다.
일 실시예에 따라, 상기 갭 채움층은 상기 서브마운트 기판의 외곽 빈 영역 상에서 상기 마이크로 엘이디의 외곽 측면을 덮는 둘레부를 더 포함한다.
일 실시예에 따라, 상기 다수의 연결부 각각은 용융 후 경화되어 상기 다수의 전극패드 각각과 상기 다수의 전극 각각의 사이를 전기적으로 연결하는 솔더를 포함한다.
일 실시예에 따라, 상기 다수의 연결부 각각은 상기 전극패드와 상기 전극 중 어느 하나에 연결되는 금속 필라와 상기 금속 필라에 형성되는 솔더를 포함한다.
일 실시예에 따라, 상기 다수의 연결부 각각은 상기 전극패드와 상기 전극 중 어느 하나에 접하여 형성된 도전성 소프트 블록과, 수직 방향 힘에 의해 상기 도전성 소프트 블록에 삽입되어 전기적으로 연결되는 도전성 삽입로드를 포함한다.
일 실시예에 따라, 상기 갭 채움층은, 상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 영역 중 상기 다수의 마이크로 엘이디 셀이 존재하는 내측 영역을 점유하는 내측 채움부와, 상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 영역 중 상기 다수의 마이크로 엘이디 셀이 존재하지 않는 외곽 영역을 점유하는 외곽 채움부를 포함할 수 있다.
일 실시예에 따라, 상기 갭 채움층은 상기 마이크로 엘이디와 상기 서브마운트 기판 사이를 점유하는 채움부와, 상기 서브마운트 기판의 외곽 빈 영역 상에서 상기 마이크로 엘이디의 외곽 측면을 덮는 둘레부를 포함할 수 있다. 여기에서 채움부는 전술한 내측 채움부와 외측 채움부를 모두 포함하는 의미일 수 있다.
본 발명의 다른 측면에 따른 마이크로 엘이디 모듈 제조방법은, 다수의 전극패드가 형성된 마이크로 엘이디를 준비하는 단계; 다수의 전극이 형성된 서브마운트 기판을 준비하는 단계; 상기 다수의 전극패드와 상기 다수의 전극을 이용하는 다수의 연결부를 이용하여, 상기 마이크로 엘이디를 상기 서브마운트 기판과 마주하도록 마운팅하는 단계; 및 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 상기 마이크로 엘이디와 상기 서브마운트 기판과 접합력을 갖는 갭 채움층을 형성하는 단계를 포함한다.
일 실시예에 따라, 상기 다수의 연결부 각각은 용융 후 경화되어 상기 다수의 전극패드 각각과 상기 다수의 전극 각각을 전기적으로 연결하는 솔더를 포함하되, 상기 갭 채움층을 형성하는 단계는 상기 솔더의 융융 및 경화 후에 상기 마이크로 엘이디와 상기 서브마운트 기판 사이로 액상, 겔상 또는 분말 상의 갭 채움물질을 채운다.
일 실시예에 따라, 상기 다수의 연결부 각각은 용융 후 경화되어 상기 다수의 전극패드 각각과 상기 다수의 전극 각각을 전기적으로 연결하는 솔더를 포함하되, 상기 갭 채움층을 형성하는 단계는 상기 솔더의 융융 전에 상기 마이크로 엘이디와 상기 서브마운트 기판 사이로 액상, 겔상 또는 분말 상의 갭 채움물질을 채운다.
일 실시예에 따라, 상기 다수의 전극패드는 상기 다수의 엘이디 셀 각각의 제2 도전형 반도체층과 연결되어 매트릭스 배열로 형성되는 다수의 개별 전극패드와, 상기 제1 도전형 반도체층 노출 영역에서 상기 제1 도전형 반도체층과 연결되는 외곽 측 공통 전극패드를 포함하고, 상기 다수의 전극은 상기 다수의 개별 전극패드와 연결되는 다수의 제1 전극과 상기 공통 전극패드와 연결되는 제2 전극을 포함하고, 상기 다수의 연결부는 다수의 개별 전극패드와 상기 다수의 제1 전극을 연결하는 다수의 내측 연결부와 상기 공통 전극패드와 상기 제2 전극을 연결하는 외곽 연결부를 포함한다.
일 실시예에 따라, 상기 마운팅 하는 단계는, 솔더를 포함하는 연결부를 이용하여 상기 전극패드와 상기 전극을 연결하되, 상기 솔더를 용융시키는 가열 및 상기 솔더를 경화시키는 냉각 과정에서, 상기 서브마운트 기판과 상기 마이크로 엘이디의 엘이디 기판을 서로 다른 가열-냉각 곡선으로 제어한다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) 대한민국등록특허10-1150861(2012.05.22. 등록)
(특허문헌 2) 대한민국등록특허10-0470904(2005.01.31.등록)
본 발명에 따르면, 서브마운트 기판과 마아크로 엘이디 측 엘이디 기판 사이에 일정 접합력을 갖는 갭 채움층을 형성하여, 적어도 상기 마이크로 엘이디가 상기 서브마운트 기판에 마운팅된 후, 엘이디 기판과 서브마운트 기판의 사이의 간극이 영역에 따라 달라지는 것 것을 억제할 수 있고, 이를 통해, 솔더 범들과 같은 다수의 연결부들이 마이크로 엘이디의 전극패드들과 서브마운트 기판의 전극들을 보다 더 신뢰성 있게 연결하는 것을 가능하게 해준다.
도 1은 본 발명의 제1 구현예에 따른 마이크로 엘이디 모듈을 설명하기 위한 도면이다.
도 2a 내지 도 2e는 본 발명의 제1 구현예에 따른 마이크로 엘이디 모듈 제조방법에서 마이크로 엘이디를 제작하는 공정을 설명하기 위한 도면이다.
도 3 및 도 4는 본 발명의 제1 구현예에 따른 마이크로 엘이디 모듈 제조방법에서 서브마운트 기판에 범프를 형성하는 공정을 설명하기 위한 도면들이다.
도 5는 본 발명의 제1 구현예에 따른 마이크로 엘이디 모듈 제조방법의 마운팅 공정을 설명하기 위한 도면이다.
도 6은 본 발명의 제1 구현예에 따른 마이크로 엘이디 모듈 제조방법의 마운팅 공정의 가열-냉각 곡선 그래프를 보인 도면이다.
도 7은 본 발명의 제1 구현예에 따른 마이크로 엘이디 모듈 제조방법의 마운팅 공정 후 갭 채움층을 형성하는 방식을 설명하기 위한 도면이다.
도 8은 본 발명의 제1 구현예에 따른 마이크로 엘이디 모듈 제조방법의 다른 예로서 마운팅 공정 전 갭 채움층을 형성하는 방식을 설명하기 위한 도면이다.
도 9는 본 발명의 제1 구현예에 따른 마이크로 엘이디 모듈의 변형예로서, 엘이디 셀들 사이에 충전재가 채워진 마이크로 엘이디 모듈을 설명하기 위한 도면이다.
도 10은 본 발명의 제2 구현예에 따른 따른 마이크로 엘이디 모듈을 설명하기 위한 도면이다.
도 11은 본 발명의 제2 구현예에 따른 마이크로 엘이디 모듈 제조방법에 있어서 마이크로 엘이디에 도전성 소프트 블록을 형성하는 공정을 보인 도면이다.
도 12은 본 발명의 제2 구현예에 따른 따른 마이크로 엘이디 모듈 제조 방법에서 마이크로 엘이디를 서브마운트 기판에 마운팅하여 마이크로 엘이디의 전극패드를 서브마운트 기판의 전극에 연결하는 과정을 보여주기 위한 도면이다.
도 13과 도 14a 내지 도 14e는 본 발명의 제2 구현예에 따른 마이크로 엘이디 모듈의 변형예들을 설명하기 위한 도면들이다.
도 15는 통상적인 솔더 접합부 불량을 보여주는 현미경 사진이다.
도 16는 본 발명의 제3 구현예에 따른 마이크로 엘이디의 플립 칩 본딩 방법을 설명하기 위한 순서도이다.
도 17은 본 발명의 제3 구현예에 따른 마이크로 엘이디 모듈의 마이크로 엘이디를 개념적으로 설명하기 위한 도면이다.
도 18은 본 발명의 제3 구현예에 따른 마이크로 엘이디 모듈의 액티브 매트릭스 기판의 일부를 도시한 단면도이다.
도 19는 본 발명의 제3 구현예에 따른 플립 칩 본딩 방법의 Cu 필라 범프 단계를 설명하기 위한 도면이다.
도 20은 Cu 필라 범프가 형성된 액티브 매트릭스 기판을 설명하기 위한 도면이다.
도 21은 본 발명의 제3 구현예에 따라 액티브 매트릭스 기판에 마이크로 엘이디를 실장하는 플립 칩 본딩 단계 바로 전 상태를 설명하기 위한 도면이다.
도 22는 본 발명의 제3 구현예에 따른 플립 칩 본딩 단계의 압축 단계와 인장 단계를 차례로 보여주는 도면이다
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 첨부된 도면들 및 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이 용이하게 이해할 수 있도록 간략화되고 예시된 것이므로, 도면들 및 실시예들이 본 발명의 범위를 한정하는 것으로 해석되어서는 아니 될 것이다.
[제1 구현예]
도 1을 참조하면, 본 발명의 제1 구현예에 따른 마이크로 엘이디 모듈은, 매트릭스 배열로 형성된 복수의 엘이디 셀(130)을 포함하는 하나 이상의 마이크로 엘이디(100)와, 상기 마이크로 엘이디(100)가 마운팅되는 서브마운트 기판(200)을 포함한다. 마이크로 엘이디(100)는, 외곽 가장자리 영역 측에 하나 이상의 공통 전극패드(140)를 구비하고, 안쪽에는 매트릭스 배열의 엘이디 셀(100)들 각각에 대응되는 개별 전극패드(150)가 다수개로 형성된다. 상기 서브마운트 기판(200)은 상기 공통 전극패드(140)와 상기 개별 전극패드(150)들에 대응되게 형성된 패드형 전극(240, 240')을 포함한다. 본 명세서에서 용어 개별 전극패드는 하나의 엘이디 셀에 구비된 n형 반도체층 또는 p형 반도체층에 개별 접속된 전극패드를 의미하는 것이고, 공통 전극패드는 여러 개의 엘이디 셀의 n형 또는 p형 반도체층에 공통적으로 접속되는 전극패드를 의미한다.
상기 마이크로 엘이디(100)는 사파이어 기판(131)의 주면 상에 하나의 n형 반도체층(132)이 형성되며, 상기 n형 반도체층(132) 상에는 다수의 엘이디 셀(130)들이 행렬 배열로 형성된다. 상기 다수의 엘이디 셀(130)은 상기 n형 반도체층(132)으로부터 일 방향으로 차례대로 성장된 활성층(133)과, p형 반도체층(134)을 포함한다. 이러한 구조에 의해, 상기 엘이디 셀(130)들 전체의 주변을 둘러싸는 외곽에 n형 반도체층 노출 영역이 형성되고, 이웃하는 엘이디 셀들(130) 사이에는 n형 반도체층(132)을 노출시키는 도랑이 형성된다.
또한, 상기 마이크로 엘이디(100)는 상기 다수의 엘이디 셀(130)과 상기 n형 반도체층(132)의 노출면을 덮도록 형성된 전기 절연성의 셀 커버층(160)을 포함하며, 상기 셀 커버층(160)은 상기 전극패드(140, 150)들을 노출시키는 패드 노출홀들을 포함한다. 상기 패드 노출홀은 엘이디 셀(130)들 각각의 p형의 개별 전극패드(150)를 노출시키는 복수의 제1 패드 노출홀과 n형의 공통 전극패드(140)를 노출시키는 제2 패드 노출홀을 포함한다.
상기 서브마운트 기판(200)은 상기 마이크로 엘이디(100)에 구비된 다수의 엘이디 셀(130)에 상응하는 다수의 CMOS셀(미도시됨)들과, 마이크로 엘이디(100)의 전극패드들에 대응되는 다수의 전극(240, 240')을 포함하는 액티브 매트릭스 기판인 것이 바람직하다. 또한, 상기 서브마운트 기판(200) 측에는 상기 전극(240, 240')을 덮도록 전기 절연성의 전극 커버층(250)이 형성되며, 상기 전극 커버층(250)은 상기 전극(240, 240')을 노출시키는 전극 노출홀을 포함한다.
또한, 상기 마이크로 엘이디 모듈은 상기 서브마운트 기판(200) 측 전극들(240', 240) 각각을 상기 마이크로 엘이디(100) 측 전극패드(140, 150)들에 연결하는 다수의 연결부(270, 260)들을 포함한다.
상기 다수의 연결부(270, 260)들 각각은 상기 서브마운트 기판(200)의 전극들 각각에 연결된 채 수직 방향으로 돌출된 범프(270 또는 260)를 포함한다.
상기 범프(270, 260) 각각은 Cu 필라(272, 262)와, 상기 Cu 필라(272, 262) 상단에 형성된 솔더(274, 264)을 포함한다. Cu 필라를 포함하는 범프(270, 260)를 대신하여 다른 금속 재료를 포함하는 범프가 이용될 수도 있다.
상기 솔더(274, 264)는, SnAg 솔더 재료로 형성된 것으로서, 원래 반구 형태를 유지하지만, 반용융 상태로 상기 패드 노출홀에 삽입된 후 압축되어 상기 패드 노출홀 내에서 변형된 상태로 상기 전극패드(140, 150)에 접합된다.
상기 솔더(264, 274)는 반용융 상태로 상기 패드 노출홀에 일부 삽입된 후 경화되므로, 미끄러짐 없이 정확한 위치에서 Cu 필라(262, 272)와 전극패드(150, 140) 사이를 단단하게 고정한다. 압축 변형 후 경화된 솔더(264, 274)는 상기 패드 노출홀 내에 삽입되어 패드 노출홀의 직경 또는 최대폭과 동일한 직경 또는 최대폭을 갖는 내부 솔더부와, 상기 패드 노출홀 바깥쪽에서 상기 패드 노출홀의 주변 셀 커버층(160) 표면에 접해 있는 있는 외부 솔더부를 포함한다. 이와 같이, 패드 노출홀은 반용융 상태의 솔더가 부분적으로 삽입되는 것을 허용하고 그 반용용 상태의 솔더가 경화되면서 단단하게 맞물려 솔더를 단단히 고정하는 솔더 인서트 홀의 역할을 한다.
마이크로 엘이디(100)의 엘이디 기판(131)이 열팽창계수 7.6㎛m-1K인 사파이어 기판(131)이고 서브마운트 기판(200)이 열팽창계수 2.6㎛m-1K인 Si 기반의 서브마운트 기판이므로, 마이크로 엘이디(100)를 서브마운트 기판(200)에 플립 칩 본딩하기 위한 솔더 가열 및 냉각 과정에서 마이크로 엘이디(100)와 서브마운트 기판(200) 사이에는 열팽창계수 차이에 따른 변형량의 차이가 있을 수 있다. 이러한 변형량의 억제를 위해, 엘이디 기판(131)의 온도와 서브마운트 기판(200)의 온도를 서로 다른 가열-냉각 곡선으로 제어하는 플립 칩 본딩 방법이 이용되는 것이 좋다.
또한, 상기 마이크로 엘이디 모듈은 마이크로 엘이디(100)와 서브마운트 기판(200) 사이에 채워지는 갭 채움층(700)을 포함한다. 상기 갭 채움층(700)은, 예컨대 에폭시 또는 실리콘 등과 같이 접착력을 갖는 절연성 접착 재료로 형성된 것으로서, 상기 적어도 마이크로 엘이디(100)가 서브마운트 기판(200)에 마운팅된 후에 마이크로 엘이디(100)와 서브마운트 기판(200)의 사이의 간극이 영역에 따라 달라지는 것 것을 억제하여 마이크로 엘이디(100)의 전극패드들과 서브마운트의 전극들 사이를 연결하는 연결부들(260, 270)의 연결 불량을 억제한다.
상기 갭 채움층(700)은, 상기 마이크로 엘이디(100)와 상기 서브마운트 기판(200) 사이에 전체적으로 채워져, 전극패드(150, 140)와 전극(240, 240')을 연결하는 연결부(260, 270)들 각각의 측면을 전체적으로 덮는다. 또한, 상기 갭 채움층(700)은 내측 채움부(710)과 외곽 채움부(720)을 포함하며, 내측 채움부(710)는 개별 전극패드(150)와 개별 전극(240)들 사이를 연결하는 내측 연결부(260)들 주위를 덮고 있고, 외곽 채움부(720)는 공통 전극패드(140)가 있는 n형 반도체층 노출영역에서 공통 전극패드(140)와 공통 전극(240') 사이를 연결하는 외곽 연결부(270) 주위를 덮고 있다,
또한, 상기 서브마운트 기판(200)은 상기 마이크로 엘이디(100)가 실장되는 영역 외곽에 빈 영역을 포함한다. 그리고, 상기 갭 채움층(700)은 상기 서브마운트 기판(200)의 외곽 빈 영역 상에서 상기 마이크로 엘이디(100)의 외곽 측면을 덮는 둘레부(730)를 더 포함하는 것이 바람직하다.
상기 갭 채움층(700)은, 에폭시 또는 실리콘 접착제와 같은 접착 물질로 이루어져, 상기 서브마운트 기판(200)과 상기 엘이디 기판(131) 사이를 단단하게 고정해주며, 이 때문에, 상기 서브마운트 기판(200)과 상기 엘이디 기판(131) 사이의 갭이 영역적으로 뷸균일함으로 인해, 전극패드와 전극 사이를 연결하는 연결부, 즉, 범프의 솔더가 파손되는 불량을 막아줄 수 있다. 더 나아가, 상기 외곽 채움부(720) 및 둘레부(730)의 접합력이 내측 채움부(710)의 접합력보다 더 커지도록 채움 물질의 채움량을 영역에 따라 조절하는 것이 가능하다.
예컨대, 엘이디 기판과 마운트 기판 사이의 들뜸 현상이 상대적으로 더 많은 외곽 측에 채움 물질의 체적당 채움량을 늘려 접합력을 더 증가시킬 수 있다.
이하에서는, 마이크로 엘이디 제작 공정과, 마이크로 엘이디를 서브마운트 기판에 마운팅하는 공정에 대해 차례로 설명한다.
마이크로 엘이디 제작
도 2a 내지 도 2e를 참조하여 마이크로 엘이디를 제작하는 공정에 대하여 설명한다.
먼저, 도 2a에 도시된 바와 같이, 열팽창 계수가 대략 7.6㎛m-1K인 엘이디 기판인 투광성 사파이어 기판(131)의 주면(primary surface) 상에 n형 반도체층(132), 활성층(133) 및 p형 반도체층(134)을 포함하는 에피층이 형성된다.
다음, 도 2b에 도시된 바와 같이, 마스크 패턴을 이용하여 상기 에피층을 일정 깊이 식각하여, 엘이디 셀(130)들을 분리하는 도랑(101)들과, 적어도 상기 엘이디 셀(130)들의 외곽을 둘러싸는 n형 반도체층(132)의 노출 영역(102)을 형성하며, 이에 의해, n형 반도체층(132) 상에 활성층(133) 및 p형 반도체층(134)을 모두 포함하는 다수의 엘이디 셀(130)들이 형성된다. 도시하지 않았지만, n형 반도체층(132)과 사파이어 기판(131) 사이에는 버퍼층이 형성될 수 있다. 그리고, 상기 n형 반도체층(132)과 활성층(133) 사이, 상기 활성층(133)과 p형 반도체층(134) 사이, 그리고, p형 반도체층(134)의 노출 표면 상에는 임의의 기능들을 수행하는 다른 반도체층들이 개재될 수 있다.
다음, 도 2c에 도시된 바와 같이, 엘이디 셀(130)들 각각의 p형 반도체층(134) 상에 p형 개별 전극패드(150)를 형성하고, n형 반도체층(132) 노출 영역(102) 중 외곽 영역에 n형 공통 전극패드(140)를 형성한다. 상기 p형 개별 전극패드(150)와 상기 n형 공통 전극패드(140)의 두께를 다르게 함으로써, 상기 p형 반도체층(134)과 n형 반도체층(132)의 단차를 보상한다.
다음, 도 2d에 도시된 바와 같이, 상기 엘이디 셀(130)들과 상기 n형 반도체층(132)의 노출 영역(102)을 모두 덮도록 전기 절연성 셀 커버층(160)을 형성한다.
다음, 도 2e에 도시된 바와 같이, 상기 p형 개별 전극패드(150)를 노출시키는 제1 패드 노출 홀(162)과 상기 n형 공통 전극패드(140)를 노출시키는 제2 패드 노출 홀(164)을 형성한다. 제1 패드 노출 홀(162)과 상기 제2 패드 노출홀(164)은 마스크 패턴을 이용한 식각에 의해 형성될 수 있다. 상기 셀 커버층(160)은 상기 엘이디 셀(130)들의 단면 프로파일을 따라 거의 일정 두께로 형성되어, 이웃하는 엘이디 셀(130) 사이의 골(101)의 폭 및 깊이를 감소시키지만, 그 골이 그대로 유지되도록 함을 알 수 있다. 그러나, 상기 셀 커버층(160)이 상기 골(101)을 완전히 메우도록 형성될 수도 있다.
제작된 마이크로 엘이디(100)의 엘이디 셀(130) 크기는 5㎛ 이하인 것이 바람직하며, 따라서, 각 엘이디 셀(130)에 형성된 p형 개별 전극패드(150)의 크기는 5㎛ 미만인 것이 바람직하다.
서브마운트 기판 준비 및 범프 형성
먼저 도 3를 참조하면, 필라 범프 형성 단계 전에, 대략 15,000㎛×10,000㎛ 크기를 가지며 엘이디 셀들에 대응되는 CMOS셀들이 형성된 Si 기반 서브마운트 기판(200)이 준비된다. 상기 서브마운트 기판(200)은 전술한 다수의 엘이디 셀에 상응하는 복수의 CMOS셀들과, 마이크로 엘이디의 p형 전극패드들에 대응되는 다수의 개별 전극(240)들과, 마이크로 엘이디의 n형 전극패드에 대응되는 공통 전극(미도시됨)을 포함할 수 있다. 상기 서브마운트 기판(200)은 Si 기반 기판 모재(201) 상에 행렬 배열로 형성되어 CMOS셀들과 연결되는 다수의 전극(240)들과, 상기 전극(240)들을 덮도록 형성된 절연성 전극 커버층(250)을 포함하며, 이 절연성 전극 커버층(250)에는 개별 전극(240)들을 노출시키는 전극 노출홀(252)들이 형성된다.
한편, 상기 범프를 형성하는 공정은 제1 세척 단계, UBM(Under Bump Metallurgy) 형성 단계, 포토리소그래피 단계, 스컴 제거 단계, Cu 플레이팅 단계, 솔더 금속 플레이팅 단계, PR 제거 단계, UBM 식각 단계, 제2 세척 단계, 리플로우 단계 및 제3 세척 단계를 포함할 수 있다.
제1 세척 단계는 스크러버(scrubber)를 이용하여 도 4의 (a)와 같이 도입된 서브마운트 기판(200)에 대하여 세척을 수행한다. 서브마운트 기판(200)은 CMOS 공정에 의해 CMOS셀이 형성된 기판 모재(201)에 Al 또는 Cu 재료에 의해 형성된 패드형 전극(240)과, 상기 전극(240)의 일 영역을 노출시키는 전극 노출홀(252)을 구비한 채 상기 기판 모재(201)에 형성된 전극 커버층(250)을 포함한다.
UBM 형성 단계는, 도 4의 (b)에 도시된 바와 같이, 전극(240)과 Cu 필라 사이의 접착성을 높이고 솔더의 확산을 방지하기 위한 UBM(261)을 상기 전극 커버층(250)과 상기 전극(240)을 덮도록 서브마운트 기판(200) 상에 형성한다. UBM(261)은 Ti/Cu 적층 구조로 형성되는 것이며, 해당 금속의 스퍼터링에 의해 형성될 수 있다. 여기에서, UBM(261)은 넓은 의미에서 전극(240)의 일부일 수 있다는 점에 유의한다.
포토리소그래피 단계(103)는, 도 4의 (c) 에 도시된 바와 같이, 서브마운트 기판(200) 상의 UBM(261)을 전체적으로 덮도록 감광성 PR(Photoresist; 300)을 형성한 후, 그 위에 마스크 패턴(미도시됨)을 올려놓고 빛을 가해 전극(240) 직상의 UBM(261) 일 영역만을 노출시키는 전극 노출홀(302)을 형성한다. 다음, 포토리소그래피 단계 수행 중 발생한 스컴을 제거하는 스컴 제거 단계가 수행된다.
다음, Cu 플레이팅(plating) 단계(S105)와 솔더 금속 플레이팅 단계(S106)가 차례로 수행되어, 도 4의 (d)에 도시된 바와 같이, PR(300)의 오프닝(302)을 통해 먼저 Cu가 플레이팅되어 Cu 필라(262)가 형성되며, 상기 Cu 필라(262) 상에 솔더 금속으로서 SnAg가 플레이팅되어 SnAg 솔더(263)가 일정 두께의 층상으로 형성된다. 본 명세서에서, Cu가 Cu 또는 Cu를 포함하는 Cu합금일 수 있다는 것에 유의한다.
다음, PR 제거 단계가 수행되어, 도 4의 (e)에 도시된 바와 같이, Cu 필라(262)와 솔더(263)를 포함하는 범프의 상면과 측면이 노출된다.
다음, UBM 식각 단계이 수행되어, 도 4의 (f)에 도시된 바와 같이, Cu 필라(262) 직하 영역에 위치하는 UBM(261)을 제외한 나머지 UBM이 식각으로 제거된다. 다음, 잔류물을 제거하는 제2 세척 단계가 수행된다. UBM 식각 단계 후, 서브마운트 기판(200)의 전극(240) 상의 UBM(261) 상에 Cu 필라(262) 및 솔더 캡(263)이 차례로 적층된 범프(260)가 형성된다. 다음, 리플로우 단계가 수행되어, 층상의 솔더(263)가 용융 후 경화되어, 그 솔더(263)이 도 4의 (g)에 도시된 것과 같은 반구형 또는 반원 단면 형상으로 형성한다. 급속 열처리(RTP; Rapid Thermal Processing)가 유용하게 이용될 수 있다. 다음, 리플로우 단계 후에 다시 잔류물을 제거하는 제3 세척 단계가 수행된다.
상기 서브마운트 기판(200) 상의 Cu 필라 범프(260)들 간격은 Cu 필라(262)의 직경과 거의 같은 것이 바람직하며, Cu 필라 범프(260)의 간격이 5㎛를 초과하지 않는 것이 좋다. 만일 Cu 필라 범프(260)의 간격이 5㎛을 초과하면 Cu 필라 범프(260)의 직경 및 그에 상응하는 엘이디 셀의 크기도 커져야 하므로 마이크로 엘이디를 포함하는 디스플레이 장치의 정밀도를 떨어뜨릴 수 있게 된다.
마운팅
도 5의 (a) 및 (b)에 도시된 바와 같이, 2.6㎛m-1K의 열팽창 계수를 갖는 Si 기판 모재를 기반으로 하는 서브마운트 기판(200)에 Si 기판 모재의 열팽창 계수의 약 2.5배에 이르는 7.6㎛m-1K의 열팽창 계수를 갖는 사파이어 기판(131)을 기반으로 한 마이크로 엘이디(100) 간의 플립 칩 본딩이 수행된다.
앞에서 언급한 바와 같이, 서브마운트 기판(200)은 마이크로 엘이디(100)의 전극패드(150)들에 대응되게 마련된 다수의 전극들을 포함하며, 상기 다수의 전극들 각각에는 Cu 필라(262)와 SnAg 솔더(263)로 구성된 범프(260)가 미리 형성된다.
위와 같은 범프를 이용해 마이크로 엘이디(100)를 서브마운트 기판(200)에 플립 칩 본딩함으로써, 마이크로 엘이디(100)의 전극패드(150)들이 서브마운트 기판(200)의 전극들과 연결된다.
마이크로 엘이디(100)를 서브마운트 기판(200)에 플립 칩 본딩하기 위해서는, 범프(260)의 적어도 일부를 구성하는 솔더(263)를 용융점 근처의 온도로 가열하여야 한다. 이때, Si 기반 서브마운트 기판(200)의 열팽창계수와 마이크로 엘이디(100)의 사파이어 기판(131)의 열팽창 계수의 차이가 크기 때문에, 마이크로 엘이디(100)와 서브마운트 기판(200)의 온도를 별도로 제어하지 않고 기존과 같이 플립 칩 본딩 공정을 수행할 경우, Si 기반 서브마운트 기판(200)과 사파이어 기판(131) 사이에는 변형량 차이가 생기며, 이는 플립 칩 본딩되는 서브마운트 기판(200)과 마이크로 엘이디(100) 사이에 심각한 미스얼라인먼트를 발생시킨다.
일예로, 솔더를 용융시키는 250℃ 온도 조건으로 1cm 길이의 사파이어 기판(131)을 기반으로 하는 마이크로 엘이디(100)와 1cm 길이를 갖는 Si 기반 서브마운트 기판(200)을 플립 칩 본딩하는 경우, 서브마운트 기판(200)은 Si의 열팽창 계수에 의해 5.85㎛의 길이 변화량이 있게 되고, 사파이어 기판(131)은 사파이어의 열팽창 계수에 의해 17.1㎛의 길이 변화량이 있게 되어, 상기 두 기판의 본딩 공정시 나타나는 길이 변화는 11.25 ㎛가 된다. 결국, 이 길이 변화량의 차이는 셀 얼라인먼트 심하게 틀어지는 현상을 야기한다.
이와 같이 셀 얼라인먼트가 틀어지는 현상을 막기 위해, 본 발명은, 구동 IC 및 회로가 구비된 Si 기반 서브마운트 기판(200)과 사파이어 기판(131)의 열팽창계수를 고려하여, Si 기반 서브마운트 기판(200)과 사파이어 기판(131)을 서로 다른 온도로 제어하면서, 마이크로 엘이디(100)와 서브마운트 기판(200) 사이의 솔더(264), 더 구체적으로는, 마이크로 엘이디(100)의 각 엘이디 셀(130)에 형성된 전극패드(150)와 서브마운트 기판(200) 사이에 개재된 범프(260)의 솔더(264)를 가열하여, 마이크로 엘이디(100)와 서브마운트 기판(200)을 플립 칩 본딩한다.
상기 사파이어 기판(131)의 온도는 사파이어 기판(131)과 면하여 마이크로 엘이디(100)를 지지하는 제1 척(5a)에 구비된 제1 온도조절부(5b)에 의해 제어되고, Si 기반 서브마운트 기판(200)의 온도는 상기 서브마운트 기판(200)을 지지하는 제2 척(6a)에 구비된 제2 온도조절부(6b)에 의해 제어된다.
플립 칩 본딩 공정 중 서브마운트 기판(200)과 마이크로 엘이디(100)의 사파이어 기판(131)에 대한 온도는, 도 6에 가장 잘 도시된 바와 같이, 승온 구간(A1)과, 가열 온도 유지 구간(A2)과, 냉각 구간(A3) 각각에서 서로 다르게 제어된다.
승온 구간(A1)에서는, 제1 척(5a)에 구비된 제1 온도 조절부(5b)에 의해 사파이어 기판(131)의 온도가 상온으로부터 제1 유지 온도인 대략 170℃~180℃까지 제1 가열 기울기로 선형적으로 상승하고, 제2 척(6a)에 구비된 제2 온도 조절부(6b)에 의해 Si 기반 서브마운트 기판(200)의 온도가 상온으로부터 제2 유지 온도인 350℃~400℃까지 제1 기울기보다 큰 제2 가열 기울기로 선형적으로 상승한다.
가열 온도 유지 구간에서(A2)는 용융 상태의 솔더(264)를 사이에 두고 서브마운트 기판(200)과 마이크로 엘이디(100)를 수직 방향으로 가압하는 힘이 가해지며, 사파이어 기판(131)의 온도는 제1 유지 온도인 170℃~180℃로 일정 시간 유지되고, Si 기반 서브마운트 기판(200)의 온도는 제2 유지 온도인 350℃~400℃로 일정 시간 유지된다.
사파이어 기판(131)의 가열 온도 유지 구간 시작 시점과 서브마운트 기판(200)의 가열 온도 유지 구간 시작 시점은 a1으로 같고 사파이어 기판(131)의 가열 온도 유지 구간 종료 시점과 서브마운트 기판(200)의 가열 온도 유지 구간 종료 시점은 a2로 같다.
냉각 구간(A3)에서는 사파이어 기판(131)이 제1 유지 온도로부터 상온까지 냉각되는 한편 Si 기반 서브마운트 기판(200)은 제2 유지 온도로부터 상온까지 냉각된다. 이때, 냉각 구간(A3)에서의 사파이어 기판(131)의 냉각 기울기와 Si 기판 서브마운트 기판(200)의 냉각 기울기는 동일한 것이 바람직하다. 이로 인해, 상기 냉각 구간에서, 상기 사파이어 기판(131)의 냉각이 완료되어 상온에 이르는 시점은 상기 서브마운트 기판(200)의 냉각이 완료되어 상온에 이르는 시점보다 앞에 있게 된다.
만일, 사파이어 기판(131)과 서브마운트 기판(200)의 냉각 완료 시점을 같게 하기 위해, 사파이어 기판(131)의 냉각 기울기와 서브마운트 기판(200)의 냉각 기울기를 과하게 다르게 할 경우, 상기 사파이어 기판(131)과 상기 서브마운트 기판(200) 사이에는 심각한 수축 변형량 차이가 발생하여, 솔더에 의한 연결부가 끊어지고, 엘이디 셀의 얼라인먼트가 틀어지게 될 수 있다.
다시 도 5를 참조하면, 플립 칩 본딩 공정을 위해, 도 5의 (a)에 도시된 바와 같이, 서브마운트 기판(200)과 마이크로 엘이디(100)가 마주보게 배치된다. 이에 의해, 서브마운트 기판(200) 상에 형성된 복수의 범프(260)와 마이크로 엘이디(100)에 형성된 복수의 p형 전극패드(150) 또한 마주보게 배치된다. 도시를 생략하였지만, n형 전극패드와 그에 대응하는 범프 또한 마주보며 배치된다.
상기 복수의 p형 전극패드(150) 각각은 패시베이션층일 수 있는 셀 커버층(160)에 형성된 패드 노출홀(또는, 솔더 인서트 홀; 162)을 통해 노출된 채 상기셀 커버층(160)의 표면으로부터 일정 깊이 함몰되어 위치한다.
상기 패드 노출 홀(162)의 직경 또는 최대 폭을 c라 하고, 해당 패드 노출홀(162)을 사이에 두고 이와 인접하는 양측의 두 패드 노출 홀(162, 162) 사이의 간격을 a라 하고, 상기 Cu 필라(262)의 직경 또는 최대 폭을 C'라 하면, 이들은 c < C' < a의 관계식으로 표현될 수 있다.
상기 패드 노출 홀(162)에 삽입되기 전의 솔더(264), 즉, 압축 변형되기 전의 솔더(264)는 반구 형태로 이루어지며, 상기 Cu 필라(262)의 상단과 접하는 기저부의 직경 또는 최대 폭이 상기 Cu 필라(262)의 직경 또는 최대 폭(C')과 실질적으로 같게 정해진다. 또한, 셀 커버층(160)이 형성되어 있는 엘이디 셀(130) 각각의 최대 폭을 b라 할 때, c < C' < b < a인 것이 바람직하다.
만일, Cu 필라(262)의 직경 또는 최대폭 C'이 패드 노출 홀(162)의 직경 또는 최대폭 c보다 작다면 패드 노출 홀(162)이 기능하지 못하여 반용융 상태의 솔더 캡이 p형 전극패드(150) 상에서 미끄러져 원하는 위치에의 접합이 어렵게 될 것이며, 만일, Cu 필라(262)의 직경 또는 최대폭 C'이 해당 패드 노출 홀(162)을 사이에 두고 이와 인접하는 양측의 두 패드 노출 홀(162, 162) 사이의 간격 a보다 크다면, 솔더(264)가 해당 패드 노출 홀(162)이 아닌 다른 패드 노출 홀(162)에 도달하게 되어 쇼트 불량을 초래하게 될 것이다.
상기 패드 노출 홀(162)의 깊이 h와 부동태층의 두께 T와, p형 전극패드(150)의 두께(t)의 관계는 h = T - t, T > t로 정해진다.
일정 온도 이상으로 Cu 필라 범프(260)의 Cu 필라(262) 단부에 형성된 솔더 캡(264)을 가열하여 반용융 상태로 만든 후, 도 5의 (b)에 도시된 바와 같이, 상기 솔더(264)를 패드 노출 홀(162) 내로 삽입하고, 이와 연속해, Cu 필라(262)와 전극패드(150) 사이의 간격을 줄임으로써, 솔더(264)를 압축시킨다. 압축에 의해 변형되는 솔더(264)의 전방부는 상기 패드 노출 홀(162)의 내부를 메우며, 상기 솔더 (264)의 후방부는 상기 패드 노출 홀(162) 바깥쪽에서 상기 셀 커버층(160)의 외부 표면과 접한다.
최종적으로 변형 후 경화된 솔더(264)는 상기 패드 노출 홀(162)의 직경 또는 최대폭과 같은 최소 폭을 상기 패드 노출 홀 내부에 포함하며, 최종 변형 후 경화된 솔더(264)의 최대 폭은 패드 노출 홀(162)의 최대폭 또는 직경보다 크면서 엘이디 셀(130)의 폭보다 작게 된다.
갭 채움층 형성
다음, 도 7에 도시된 바와 같이 마이크로 엘이디(100)와 상기 서브마운트 기판(200) 사이에 갭 채움층(700)이 형성된다. 상기 갭 채움층(700)은 에폭시 또는 실리콘 접착제와 같이 접착성을 갖는 접착물질을 상기 마이크로 엘이디(100)와 서브마운트 기판(200) 사이에 채워 넣은 후 경화시켜 형성된다. 시간에 따라 그리고 온도 변화에 따라 갭 크기의 변화가 예상되는 영역, 예컨대, 가장자리 영역에, 갭 채움 물질의 채움량을 증가시킬 수 있다.
도 8은 도 7의 방식과 다른 방식으로서 마운팅 공정 전 갭 채움층을 형성하는 방식을 설명하기 위한 도면이다.
도 8에 도시된 바와 같이, 마이크로 엘이디(100)의 전극패드(150)가 서브마운트 기판(200) 상의 범프(260)와 맞대어지도록 마이크로 엘이디(100)를 플레이싱하는 단계의 전 또는 후에 절연성과 접착성을 갖는 갭 채움 물질(700')이 분말상, 액상 또는 겔상으로 마이크로 엘이디(100)와 서브마운트 기판(200) 사이의 갭에 채워지며, 그 다음, 범프(260)에 구비된 솔더(264)를 가열하여, 마이크로 엘이디(100)를 서브마운트 기판(200)에 플립 칩 본딩한다. 이 경우, 플립 칩 본딩을 위한 가열 및 냉각 과정에서도, 갭 채움 물질(700') 또는 그 갭 채움 물질(700')이 용융 후 경화되어 형성된 갭 채움층(700)이 서로 열팽창계수가 마이크로 엘이디(100)과 서브마운트 기판(200) 사이를 소정 힘 이상의 접착력으로 잡아주어, 마이크로 엘이디(100)과 서브마운트 기판(200) 간에 과도한 차이로 변형되는 것을 억제하는데 기여한다.
도 9를 참조하면, 전술한 마이크로 엘이디 모듈의 변형예를 볼 수 있다. 도 9를 참조하면, 마이크로 엘이디 모듈은 개별 엘이디 셀(130)들 사이에 채워진 충전재(190)를 포함할 수 있다. 상기 충전재는 SiO2, Si3N4, 또는 SiO2, Si3N4 의 조합, 폴리아미드, 등이 이용될 수 있다. 개별 엘이디 셀(130)들 사이에 상기 충전재(190)를 채우기 위해, 강화화학증착(PECVD), 증발(Evaporation), 스퍼터링(Sputtering) 등이 방법의 이용될 수 있다. 상기 충전재(190)는, 다수개의 엘이디 셀(130)의 절연을 확실하게 하는 것도 동시에 후반 공정 중에 높은 온도에서 작업이 필요한 경우에 열적인 안정성을 줄 수 있는 효과가 있다. 또한, 상기 충전재(190)의경우 공기보다 굴절율이 높기 때문에 다수의 엘이디 셀에서 나오는 광(light)의 프레넬(Fresnel)을 감소시키는 역할을 한다. 상기 충전재(190)는, 셀 커버층(160)을 형성하고 나서 채워지거나, 셀 커버층(160)을 형성하지 않는 상태에서 다수개의 엘이디 셀(130, 130)의 사이 사이로 채워질 수 있다. 더 나아가, 충전재 일부가 엘이디 셀의 전극패드를 덮도록 형성되어 셀 커버층(160)의일부로 이용될 수도 있다. 또한, 상기 충전재(130)는 상기 엘이디 셀(130)의 돌출 높이와 같아지는 높이로 충전될 수 있다.
[제2 구현예]
도 10을 참조하면, 본 발명의 제2 구현예에 따른 마이크로 엘이디 모듈은, 매트릭스 배열로 형성된 복수의 엘이디 셀(130)을 포함하는 하나 이상의 마이크로 엘이디(100)와, 상기 마이크로 엘이디(100)가 마운팅되는 서브마운트 기판(200)을 포함한다. 또한, 상기 마이크로 엘이디 모듈은 마이크로 엘이디(100)에 구비된 다수의 전극패드(140, 150)와, 상기 다수의 전극패드(140, 150)에 대응되게 상기 서브마운트 기판(200)에 형성된 패드형 전극(240, 240')을 포함한다. 또한, 상기 마이크로 엘이디 모듈(100)은, 고온 용융이 요구되는 솔더를 이용하지 않고서도, 상온에서 상기 전극패드(140, 150)와 상기 전극(240, 240') 사이를 연결하는 연결부를 포함한다. 상기 연결부는 도전성 소프트 블록(2)와, 수직 방향 힘, 즉, 수직 방향 가압력에 의해, 상기 도전성 소프트 블록(2)에 박히면서 삽입되어 상기 도전성 소프트 블록(2)과 전기적으로 연결되는 도전성 삽입로드(3)를 포함한다.
상기 마이크로 엘이디(100)는 사파이어 기판(131)의 주면 상에 하나의 n형 반도체층(132)이 형성되며, 상기 n형 반도체층(132) 상에는 다수의 엘이디 셀(130)들이 행렬 배열로 형성된다. 상기 다수의 엘이디 셀(130)은 상기 n형 반도체층(132)으로부터 일 방향으로 차례대로 성장된 활성층(133)과, p형 반도체층(134)을 포함한다. 이러한 구조에 의해, 상기 엘이디 셀(130)들 전체의 주변을 둘러싸는 외곽에 n형 반도체층 노출 영역이 형성되고, 이웃하는 엘이디 셀들(130) 사이에는 n형 반도체층(132)을 노출시키는 도랑이 형성된다.
또한, 상기 마이크로 엘이디 소자(100)는 상기 다수의 엘이디 셀(130)과 상기 n형 반도체층(132)의 노출면을 덮도록 형성된 전기 절연성의 셀 커버층(160)을 포함하며, 상기 셀 커버층(160)은 상기 전극패드(140, 150)들을 노출시키는 패드 노출홀(162, 164)들을 포함한다. 상기 패드 노출홀(162, 164)은 엘이디 셀(130)들 각각의 p형 전극패드(150)를 노출시키는 복수의 제1 패드 노출홀(162)과 n형 전극패드(140)를 노출시키는 제2 패드 노출홀(164)을 포함한다.
상기 서브마운트 기판(200)은 상기 마이크로 엘이디 소자(100)에 구비된 다수의 엘이디 셀(130)에 상응하는 다수의 CMOS셀(미도시됨)들과, 마이크로 엘이디 소자(100)의 전극패드들에 대응되는 다수의 전극(240, 240')을 포함하는 액티브 매트릭스 기판인 것이 바람직하다. 또한, 상기 서브마운트 기판(200) 측에는 상기 전극(240, 240')을 덮도록 전기 절연성의 전극 커버층(250)이 형성되며, 상기 전극 커버층(250)은 상기 전극(240)을 노출시키는 전극 노출홀(252)을 포함한다.
도 10의 이점쇄선 원에 잘 나타낸 바와 같이, 전기 절연성의 셀 커버층(160)은, 마이크로 엘이디(100)의 엘이디 셀(130)을 덮도록 형성되는 것으로서, 전극패드(150)을 노출시키기 위한 패드 노출홀(162)을 포함한다. 또한, 상기 도전성 소프트 블록(2)은, 예컨대, Au, 인듐 또는 기타 솔더 재료와 같이 전기 전도성이 우수하면서도 연질인 재료로 형성된 것으로서, 전기 절연성의 셀 커버층(160)을 덮도록 형성되되, 상기 패드 노출홀(162)을 통해 상기 전극패드(150)와 접촉하도록 형성된다. 상기 도전성 소프트 블록(2)은, 일정 크기의 단면을 갖는 도전성 삽입로드(3)가 박힐 수 있는 연질 재료로 형성되며, 상기 도전성 삽입로드(3)의 삽입 깊이, 더 나아가서는, 상기 도전성 삽입로드(3)의 길이보다 큰 두께를 갖는 것이 바람직하다. 또한, 상기 도전성 소프트 블록(2)은 2개 이상의 다른 재료를 적층하여 형성될 수 있다. 그리고, 상기 도전성 소프트 블록(2)과 전극패드(150) 사이에는 상기 도전성 소프트 블록(2)과 전극패드(150) 사이의 결합력을 높이거나 하는 등의 기능을 하는 하나 이상의 층들이 개재될 수 있다.
전기 절연성의 전극 커버층(250)은, 적어도 전극(240)들을 덮도록 서브마운트 기판(200)에 형성되는 것으로서, 전극(240)을 노출시키기 위한 전극 노출홀(252)을 포함한다. 또한, 상기 도전성 삽입로드(3)는 Ag, Cu, Al, Ti, Pt 등의 고경도 도전성 금속을 포함하는 재료 또는 카본 나노 튜브 등 카본 재료에 의해 충분한 강도와 충분한 도전성을 갖는 재료로 형성되며, 수직 방향 외력에 의해, 전술한 도전성 소프트 블록(2)에 박힐 수 있는 단면 크기를 갖도록 형성된다. 상기 도전성 삽입로드(3)는 상기 전극 노출홀(252)을 통해 상기 전극(240)과 연결되어 수직으로 세워진다. 상기 전극(240)과 상기 도전성 삽입로드(3) 사이에는 상기 도전성 삽입로드(3)과 상기 전극(240) 사이의 결합력을 높이거나 하는 등의 기능을 하는 하나 이상의 층들이 개재될 수 있다.
상기 도전성 소프트 블록(2)은 상기 도전성 삽입로드(3)의 삽입 전에는 홀이 없지만, 상기 도전성 삽입로드(3)가 박혀 삽입되는 것에 의해 변형되어, 상기 삽입로드(3)의 삽입을 허용하는 홀이 형성된다. 상기 홀 내에서 상기 삽입로드(3)의 외부면과 상기 도전성 소프트 블록(2)의 홀 내부면은 꼭 맞게 접하여, 상기 도전성 소프트 블록(2)과 상기 도전성 삽입로드(3) 간의 전기적 연결이 이루어진다. 상기 도전성 삽입로드(3)는 중실형일 수도 있지만, 상기 도전성 소프트 블록(2)에 대하여 더 단단히 고정될 수 있도록, 그리고, 접촉 표면적이 증가될 수 있도록, 중공형을 갖거나 또는 첨단에 후크 형상을 가질 수 있다. 이때, 삽입로드(3)를 중공형으로 하여 상기 도전성 삽입로드(3)에 박아 넣으면, 삽입로드(3)에 구비된 중공 내로 도전성 소프트 블록(2)의 일부가 들어오므로, 삽입로드(3)의 체적만큼 소프트 블록(2)의 체적이 증가되는 것을 줄여줄 수 있다.
또한, 상기 도전성 삽입로드(3)는 첨단을 향해 단면 크기가 점진적으로 감소되는 형상, 즉, 끝이 뾰족한 형상을 가져 못(nail)과 같이 도전성 소프트 블록(2)에 더 원활하게 삽입되도록 할 수 있다. 또한, 하나의 도전성 소프트 블록(2)에 대해 여러 개의 도전성 삽입로드(3)를 제공하여, 보다 더 접촉 표면적을 증가시키는 것도 고려될 수 있다.
또한, 마이크로 엘이디를 서브마운트 기판에 마운팅하는 공정은 사파이어 기판을 기반으로 하는 마이크로 엘이디를 제작하는 공정에 뒤 이어 수행된다.
이하에서는, 마이크로 엘이디 제작 공정과, 마이크로 엘이디를 서브마운트 기판에 마운팅하는 공정에 대해 차례로 설명한다.
마이크로 엘이디 제작
마이크로 엘이디 제작 방법은 도 11에 도시된 것과 같은 소프트 블록 형성 공정을 제외하면 도 2a 내지 도 2e를 참조로 하여 앞에서 설명한 제1 구현예에 있어서의 마이크로 엘이디 제작 공정과 동일하다. 도 2a 내지 도 2e에 도시된 방법으로 제작된 마이크로 엘이디(100)의 엘이디 셀(130) 크기는 5㎛ 이하인 것이 바람직하며, 따라서, 각 엘이디 셀(130)에 형성된 p형 전극패드(150)의 크기는 5㎛ 미만인 것이 바람직하다.
도 11을 참조하면, 전기 전도성이 좋고 연질인 도전성 소프트 블록(2)이 상기 전극패드(150)와 접촉하도록 형성된다. 상기 도전성 소프트 블록(2)은, 상기 전기 절연성의 셀 커버층(160)을 덮도록 형성되되, 상기 패드 노출홀(162)을 통해 상기 전극패드(150)와 접촉하도록 형성된다. 도전성 소프트 블록(2)을 형성하는 좋은 방법으로는, 셀 커버층(160)과 패드 노출홀(162)을 모두 덮도록 연질 금속 재료를 증착 도는 도금한 후, 식각에 의해, 각 패드 노출홀(162)을 통해 각 전극패드(150)와 연결되도록, 연질 금속 재료를 식각하여, 다수의 도전성 소프트 블록(2)을 형성하는 것이다. 앞에서 언급한 바와 같이, 상기 도전성 소프트 블록(2)은, 일정 크기의 단면을 갖는 도전성 삽입로드(3)가 박힐 수 있는 연질 재료로 형성되며, 상기 도전성 삽입로드(3)의 길이보다 큰 두께를 갖는 것이 바람직하다. 또한, 상기 도전성 소프트 블록(2)은 2개 이상의 다른 재료를 적층하여 형성될 수 있다. 그리고, 상기 도전성 소프트 블록(2)과 전극패드(150) 사이에는 상기 도전성 소프트 블록(2)과 전극패드(150) 사이의 결합력을 높이거나 하는 등의 기능을 하는 하나 이상의 층들이 개재될 수 있다.
서브마운트 기판 준비
서브마운트 기판은 앞에서 설명한 제1 구현예에 있어서의 서브마운트 기판 제작 공정과 유사한 방식으로 제작된다.
도 10을 참조하면, 서브마운트 기판(200)은 대략 15,000㎛×10,000㎛ 크기를 가지며, 엘이디 셀들에 대응되는 CMOS셀들이 형성된 Si 기반 기판으로 준비된다. 상기 서브마운트 기판(200)은 전술한 다수의 엘이디 셀에 상응하는 복수의 CMOS셀들과, 마이크로 엘이디의 p형 전극패드들에 대응되는 다수의 개별 전극(240)들과, 마이크로 엘이디의 n형 전극패드에 대응되는 공통 전극(240')을 포함할 수 있다. 상기 서브마운트 기판(200)은 Si 기반 기판 모재(201) 상에 행렬 배열로 형성되어 CMOS셀들과 연결되는 다수의 전극(240, 240')들과, 상기 전극(240, 240')들을 덮도록 형성된 전극 커버층(250)을 포함하며, 상기 전극 커버층(250)에는 적어도 상기 개별 전극(240)들을 노출시키는 전극 노출홀(252)들이 형성된다.
상기 서브마운트 기판(200) 상의 전극 크기 및 전극 간 간격은 마이크로 엘이디의 엘이디셀 크기 및 엘이디셀간 간격에 대응하도록 5㎛를 초과하지 않는다. 만일 전극 간격이 5㎛을 초과하면 엘이디 셀의 크기도 커져야 하므로 마이크로 엘이디를 포함하는 디스플레이 장치의 정밀도를 떨어뜨릴 수 있게 된다. 전극 노출홀(252)들을 갖는 전극 커버층(250)의 형성이 완료되면, 는 Ag, Cu, Al, Ti, Pt 등의 고경도 도전성 금속을 포함하는 재료 또는 카본 나노 튜브 등 카본 재료에 의해 충분한 강도와 충분한 도전성을 갖도록 형성된 도전성 삽입로드(3)가 상기 전극 노출홀(252)을 통해 상기 전극(240)과 연결되어 수직으로 세워진다.
마운팅
도 12에 도시된 바와 같이, 2.6㎛m-1K의 열팽창 계수를 갖는 Si 기판 모재를 기반으로 하는 서브마운트 기판(200) 상에 사파이어 기판(131)을 기반으로 한 마이크로 엘이디(100)의 마운팅 공정이 수행된다.
앞에서 언급한 바와 같이, 서브마운트 기판(200)은 마이크로 엘이디(100)의 전극패드(150)들에 대응되게 마련된 다수의 전극(240)들을 포함하며, 상기 다수의 전극(240)들 각각에는 도전성 삽입로드(3)가 형성되어 있다.
먼저, 상기 도전성 삽입로드(3)과 상기 도전성 소프트 블록(2)이 마주하도록 상기 마이크로 엘이디(100)와 상기 서브마운트 기판(200)을 배치한다. 다음, 상온 조건 하에서, 상기 마이크로 엘이디(100) 및/또는 상기 서브마운트 기판(200)을 수직 방향으로 이동시켜, 상기 도전성 삽입로드(3)가 상기 도전성 소프트 블록(2)에 삽입되게 하는 수직 방향 힘을 발생시킨다. 상기 도전성 삽입로드(3)는 상기 도전성 소프트 블록(2)에 박혀 상기 소프트 블록(2)에 홀을 수직 방향 홀을 형성하며, 이 수직 방향 홀 내에서, 상기 도전성 삽입 로드(3)는 상기 도전성 소프트 블록(2)과 접촉하여 전기적으로 연결된다.
다른 예들
도 13은 도전성 삽입로드(3)와 도전성 소프트 블록(2)의 위치가 앞에서 설명한 것과 반대로 배치된 예를 보여준다. 상기 도전성 삽입로드(3)는 엘이디 셀(130)에 형성된 전극패드(150)와 연결되어 수직으로 세워져 형성되고, 상기 도전성 소프트 블록(2)은 서브마운트 기판(200)의 전극(240)과 접촉하여 형성되어 있다. 이때, 전극패드(150)는 엘이디 셀(130)을 덮고 있는 셀 커버층(160)의 패드 노출홀(162)을 통해 노출되어 있다. 또한, 도전성 소프트 블록(2)은 전극(240)을 덮고 있는 전극 커버층(250)과 접하도록 형성되되, 상기 전극 노출홀(252)을 통해 상기 전극(240)과 접촉한다.
도 14a, 도 14b, 도 14c, 도 14d 및 도 14e는 마이크로 엘이디의 전극패드와 서브마운트 기판의 전극을 상온에서 연결하는 다양한 종류의 연결부의 예들을 보여준다. 도 14a는 도전성 소프트 블록(2)에 삽입되는 도전성 삽입로드(3)가 중공형인 예를 보여주고, 도 14b는 도전성 소프트 블록(2)에 삽입되는 도전성 삽입로드(3)가 첨단에 후크(31) 형상을 갖는 예를 보여주며, 도 14c는 도전성 소프트 블록(2)에 삽입되는 도전성 삽입로드(3)가 첨단을 향해 점진적으로 작아지는 형상을 갖는 예를 보여준다. 도 14d는 복수개의 도전성 삽입로드(3)가 하나의 도전성 소프트 블록(2)에 삽입되는 예를 보여준다. 또한, 도 14e는 보강 채움부(4)가 서브마운트 기판과 마이크로 엘이디 사이에 채워져 형성되어 상기 도전성 삽입로드(3)와 상기 도전성 소프트 블록(2) 사이의 연결을 더 단단히 더 신뢰성 있는 보장하는 예를 보여준다.
하지만, 통상적인 플립 칩 본딩 공정을 마이크로 엘이디의 실장에 이용할 경우, 솔더 범프 크기가 감소함에 따라 범프 접속부당 전류밀도와 열에너지 밀도가 증가하여, 플립 솔더 접속부의 신뢰도가 감소할 수 있다. 또한, 이웃하는 솔더 범프들 사이의 간격이 미세화됨으로 인해 솔더 리플로우시 이웃하는 다른 솔더 범프와의 사이에 솔더 브릿징 현상이 발생할 우려가 높다.
위와 같은 문제점을 해결하기 위한 기술이 Cu 필라 범프를 이용하는 플립 칩 본딩 기술이다. Cu 필라 범프를 이용하면, 엘이디 셀과 액티브 매트릭스 기판 사이의 거리를 감소시키지 않으면서도 훨씬 미세한 플립 칩 본딩이 가능하다는 장점이 있다. 또한 Cu의 전기 전도도와 열 전도도가 솔더 합금에 비해 훨씬 우수하기 때문에, 마이크로 엘이디의 전기적 특성과 열적 특성을 향상시킬 수 있는 장점이 있다.
하지만, 이 방법은, 전극패드 상에 UBM(Under Bump Metallurgy)을 형성하고, UBM 상에 Cu 필라를 형성하고, Cu 필라 상에 솔더 캡을 반구형으로 형성한 후, 솔더 캡의 용융을 수반하는 본딩에 의해 엘이디의 전극패드와 기판의 전극패드를 접속시키는데, 공정 제어의 어려움으로 인해, 도 15에 보여지는 바와 같이, 액티브 메트릭스 기판 상에 마이크로 엘이디에 플립 칩 본딩하기 위하여 좀더 높은 압력을 가하게 되면 솔더가 옆으로 빠져나와 쇼트 불량을 초래하거나 또는 좀더 낮은 압력을 가하게 되면 솔더 접합부에 좁은 목이 생겨 패드 간 연결 구조가 단절될 우려가 높았다. 또한, 이러한 문제점과 함께 UBM 형성 후 필요 부분만 남긴 후 제거하는 과정에서 남은 잔류물로 인해 범프 변형의 우려가 존재하였다.
[제3 구현예]
한편, 통상적인 플립 칩 본딩 공정을 마이크로 엘이디의 실장에 이용할 경우, 솔더 범프 크기가 감소함에 따라 범프 접속부당 전류밀도와 열에너지 밀도가 증가하여, 플립 솔더 접속부의 신뢰도가 감소할 수 있다. 또한, 이웃하는 솔더 범프들 사이의 간격이 미세화됨으로 인해 솔더 리플로우시 이웃하는 다른 솔더 범프와의 사이에 솔더 브릿징 현상이 발생할 우려가 높다.
위와 같은 문제점을 해결하기 위한 기술이 Cu 필라 범프를 이용하는 플립 칩 본딩 기술이다. Cu 필라 범프를 이용하면, 엘이디 셀과 액티브 매트릭스 기판 사이의 거리를 감소시키지 않으면서도 훨씬 미세한 플립 칩 본딩이 가능하다는 장점이 있다. 또한 Cu의 전기 전도도와 열 전도도가 솔더 합금에 비해 훨씬 우수하기 때문에, 마이크로 엘이디의 전기적 특성과 열적 특성을 향상시킬 수 있는 장점이 있다.
하지만, 이 방법은, 전극패드 상에 UBM(Under Bump Metallurgy)을 형성하고, UBM 상에 Cu 필라를 형성하고, Cu 필라 상에 솔더 캡을 반구형으로 형성한 후, 솔더 캡의 용융을 수반하는 본딩에 의해 엘이디의 전극패드와 기판의 전극패드를 접속시키는데, 공정 제어의 어려움으로 인해, 도 15에 보여지는 바와 같이, 액티브 메트릭스 기판 상에 마이크로 엘이디에 플립 칩 본딩하기 위하여 좀더 높은 압력을 가하게 되면 솔더가 옆으로 빠져나와 쇼트 불량을 초래하거나 또는 좀더 낮은 압력을 가하게 되면 솔더 접합부에 좁은 목이 생겨 패드 간 연결 구조가 단절될 우려가 높았다. 또한, 이러한 문제점과 함께 UBM 형성 후 필요 부분만 남긴 후 제거하는 과정에서 남은 잔류물로 인해 범프 변형의 우려가 존재한다.
따라서, Cu 필라 및 그 Cu 필라 단부에 형성된 솔더 캡을 포함하는 Cu 필라 범프를 이용하는 솔더 접합부 형성에 의해, 마이크로 엘이디를 액티브 매트릭스 기판에 플립 칩 본딩하는 방법 있어서, 오픈 불량 또는 쇼트 불량을 야기할 수 있는 솔더 접합부의 과다 좁은 목(narrow neck) 또는 배부름 현상을 방지할 수 있는 방법이 요구된다.
본 발명의 제3 구현예는 마이크로 엘이디를 액티브 매트릭스 기판에 실장함에 있어서 솔더 접합부의 과다 좁은 목(narrow neck) 또는 배부름 현상을 방지할 수 있는 방법을 제공한다.
도 16에 도시된 바와 같이, 플립 칩 본딩 방법은, 크게 액티브 매트릭스 기판 상에 다수의 Cu 필라 범프를 형성하는 필라 범프 형성 단계(S100)와, 다수의 Cu 필라 범프를 이용하여 상기 다수의 Cu 필라 범프에 대응하는 엘이디 셀을 포함하는 마이크로 엘이디를 액티브 매트릭스 기판 상에 플립 칩 본딩하는 플립 칩 본딩 단계(S200)를 포함한다.
액티브 매트릭스 기판 및 마이크로 엘이디의 제공
필라 범프 형성 단계 전에, 대략 15,000㎛ ×10,000㎛ 크기의 액티브 매트릭스 기판과 이 액티브 매트릭스 기판에 실장되는 마이크로 엘이디가 제공된다.
마이크로 엘이디(100)는, 도 17에 도시된 바와 같이, 행렬 배열된 다수의 엘이디 셀(130)들을 포함한다. 다수의 엘이디 셀(130)들은 투광성 성장기판(110) 상에 차례대로 n형 반도체층(132), 활성층(133) 및 p형 반도체층(134)을 포함하며, 각 엘이디 셀(130)의 p형 반도체층(134) 상에는 p형 전극패드(미도시됨)가 형성된다.
또한 마이크로 엘이디는(100)은 외곽 가장자리를 따라 사각 링 형태로 n형 반도체층(110)의 노출 영역이 형성되고 이 노출 영역에 모든 엘이디 셀(130)들의 n형 반도체층(132)과 연결되는 공통전극으로서의 n형 전극패드(140)가 하나 이상 형성될 수 있다.
액티브 매트릭스 기판은 마이크로 엘이디(100)에 구비된 다수의 엘이디 셀(130)에 상응하는 다수의 CMOS셀들과, 마이크로 엘이디(100)의 p형 전극패드들에 대응되는 다수의 개별 전극패드와, n형 전극패드에 대응되는 공통 전극패드를 포함한다.
도 18는 액티브 매트릭스 기판의 일부를 확대하여 도시한 도면으로서, 이를 참조하면, 액티브 매트릭스 기판(200)은 Si 기판 모재(201) 상에 행렬 배열로 형성되어 CMOS셀들과 연결되는 다수의 개별 전극패드(240)들과, 상기 개별 전극패드(240)들을 덮도록 형성된 절연층(250)을 포함하며, 이 절연층(250)에는 개별 전극패드(240)들을 노출시키는 오프닝(252)들이 형성된다.
필라 범프 형성 단계(S100)
도 16 및 도 19을 참조하면, 상기 필라 범프 형성 단계(S100)는 제1 세척 단계(S101), UBM(Under Bump Metallurgy) 형성 단계(S102), 포토리소그래피 단계(S103), 스컴 제거 단계(S104), Cu 플레이팅 단계(S105), 솔더 금속 플레이팅 단계(S106), PR 제거 단계(S107), UBM 식각 단계(S108), 제2 세척 단계(S109), 리플로우 단계(S110) 및 제3 세척 단계(S111)를 포함한다.
제1 세척 단계(S101)는 스크러버(scrubber)를 이용하여 도 19의 (a)와 같이 도입된 액티브 매트릭스 기판(200)에 대하여 세척을 수행한다. 액티브 매트릭스 기판(200)은 CMOS 공정에 의해 CMOS셀이 형성된 기판 모재(201)에 Al 또는 Cu 재료에 의해 형성된 전극패드(240)와, 상기 전극패드(240)의 일 영역을 노출시키는 오프닝(252)을 구비한 채 상기 기판 모재(201)에 형성된 절연층(250)을 포함한다.
UBM 형성 단계(S102)는, 도 19의 (b)에 도시된 바와 같이, 전극패드(240)와 Cu 필라 사이의 접착성을 높이고 솔더의 확산을 방지하기 위한 UBM(261)을 상기 절연층(250)과 상기 전극패드(240)를 덮도록 액티브 매트릭스 기판(200) 상에 형성한다. 본 실시예에서 UBM(261)은 Ti/Cu 적층 구조로 형성되는 것이며, 해당 금속의 스퍼터링에 의해 형성될 수 있다.
포토리소그래피 단계(103)는, 도 19의 (c) 에 도시된 바와 같이, 액티브 매트릭스 기판(200) 상의 UBM(261)을 전체적으로 덮도록 감광성 PR(Photoresist; 300)을 형성한 후, 그 위에 마스크 패턴(미도시됨)을 올려놓고 빛을 가해 전극패드(240) 직상의 UBM(261) 일 영역만을 노출시키는 오프닝(302)을 형성한다. 다음, 포토리소그래피 단계 수행 중 발생한 스컴을 제거하는 스컴 제거 단계(S104)가 수행된다.
다음, Cu 플레이팅(plating) 단계(S105)와 솔더 금속 플레이팅 단계(S106)가 차례로 수행되어, 도 19의 (d)에 도시된 바와 같이, PR(300)의 오프닝(302)을 통해 먼저 Cu가 플레이팅되어 Cu 필라(262)가 형성되며, 상기 Cu 필라(262) 상에 솔더 금속으로서 SnAg가 플레이팅되어 SnAg 솔더 캡(263)이 일정 두께의 층상으로 형성된다. 본 명세서에서, Cu는 Cu 금속 또는 Cu를 포함하는 Cu 합금일 수 있다는 것에 유의한다.
다음, PR 제거 단계(S107)가 수행되어, 도 19의 (e)에 도시된 바와 같이, Cu 필라(262)와 솔더 캡(263)을 포함하는 솔더 범프의 상면과 측면이 노출된다.
다음, UBM 식각 단계(S108)이 수행되어, 도 19의 (f)에 도시된 바와 같이, Cu 필라(262) 직하 영역에 위치하는 UBM(261)을 제외한 나머지 UBM이 식각으로 제거된다. 다음, 잔류물을 제거하는 제2 세척 단계(S109)가 수행된다. UBM 식각 단계(S109) 후, 액티브 매트릭스 기판(200)의 전극패드(240) 상의 UBM(261) 상에 Cu 필라(262) 및 솔더 캡(263)이 차례로 적층된 Cu 필라 범프(260)가 형성된다. 다음, 리플로우 단계(S110)가 수행되어, 층상의 솔더 캡(263)이 용융 후 경화되어, 반구형 또는 반원 단면 형상으로 형성한다. 급속 열처리(RTP; Rapid Thermal Processing)가 유용하게 이용될 수 있다. 다음, 리플로우 단계(S110) 후에 다시 잔류물을 제거하는 제3 세척 단계(S111)이 수행된다.
위와 같이 형성된 다수의 Cu 필라 범프(260)는, 도 20의 (a) 및 (b)에 도시된 바와 같이, 가로 방향과 세로 방향으로 이웃하는 다른 Cu 필라 범프(260)와 5㎛ 간격을 가지면서, 액티브 매트릭스 기판(100) 상에 행렬 배열로 형성된다. 또한, 플립 칩 본딩시 반구형 솔더 캡(260)의 압축으로 인해 솔더가 액티브 매트릭스 기판(100)의 표면에 이를 가능성을 고려하여 Cu 필라(262)의 높이(H)는 솔더 캡(263)의 높이(h)의 1.5배, 더 바람직하게는, 2배보다 큰 것이 선호된다.
액티브 매트릭스 기판 상의 Cu 필라 범프(260)들의 간격과 엘이디 셀들의 간격은 Cu 필라의 직경과 거의 같은 것이 바람직하며, Cu 필라 범프의 간격이 5㎛를 초과하지 않는 것이 좋다. 만일 Cu 필라 범프의 간격이 5㎛을 초과하면 Cu 필라 범프의 직경 및 그에 상응하는 엘이디 셀의 크기도 커져야 하므로 마이크로 엘이디를 포함하는 디스플레이 장치의 정밀도를 떨어뜨릴 수 있게 된다.
액티브 매트릭스 기판은 15,000㎛×10,000㎛ 크기를 가지며, 이러한 액티브 매트릭스 기판 상에 대략 1,000,000개의 Cu 필라 범프가 형성된다. 그에 대응되는 마이크로 엘이디에도 대략 1,000,000개의 엘이디 셀이 제공된다. 이하 설명되는 플립 칩 본딩 단계에서 대략 1,000,000개의 엘이디 셀의 p형 전극패드와 대략 1,000,000개의 Cu 필라 범프가 접합되는데, 접합 후 엘이디 셀들의 높이가 일정치 않으면 동일한 전류가 공급되더라도 엘이디 셀들에 구비된 활성층의 높이 차이로 인해 밝기 등에 편차가 발생할 수 있다. 따라서, 플립 칩 본딩 단계 후 솔더 접합부의 형상이 균일하게 되도록 함으로써, 엘이디 셀들의 높이 차이를 일정하게 하는 것이 요구된다.
플립 칩 본딩 단계(S200)
도 21을 참조하면, 플립 칩 본딩 단계(S200) 전에 준비된 마이크로 엘이디(100)는 다수의 엘이디 셀(130) 각각의 p형 전극패드(150)가 Cu 필라이거나 또는 Cu 필라를 포함하도록 형성될 수 있다. 마이크로 엘이디(100)의 p형 전극패드(150)는 액티브 매트릭스 기판(200)의 Cu 필라 범프(260)에 대응되는 개수 및 위치로 형성한다. 상기 플립 칩 본딩 단계(S200)는, 도 22의 (a) 및 (b)에 도시된 바와 같이, 액티브 매트릭스 기판(200)의 Cu 필라 범프(260)와 마이크로 엘이디(100)의 p형 전극패드(150)를 마주보게 배치하는 단계가 수행되며, 솔더 캡(263)을 반용융 상태로 만드는 일정 온도 조건 하에서 솔더 압축 단계(S201)와, 솔더 인장 단계(S202)를 포함한다.
상기와 같이 솔더 압축 단계(S201)와, 더불어 솔더 인장 단계(S202)를 형성함으로써, 마이크로 엘이디에 인접한 솔더의 일부, 즉, 제1 부분과 액티브 메트릭스 기판에 인접한 솔더의 일부, 즉, 제2 부분은 솔더 다른 부분의 조직보다 밀한(dense)한 상태로 형성되고, 제1 부분과 제2 부분 사이의 중간 부분, 미세하게 단면이 감속된 병목 부분(Bottle Neck), 즉 제3 부분은 솔더 다른 부분의 조직보다 소한(Dilute) 상태로 형성될 것이다. 솔더 캡에 대한 압축 단계만으로 솔더 접합부를 형성하는 경우를 가정하면, 솔더 부분이 전체적으로 밀한 부분으로 형성되지만, 본 발명에 따라, 솔더의 압축 단계와 솔더 인장 단계를 연속적으로 수행함으로써 병목 부분의 경우 양측의 인장력으로 소한 조직이 형성된다.
도 22의 (a)에 도시된 솔더 압축 단계(S201)에서는 액티브 매트릭스 기판(200) 측 Cu 필라 범프(260)의 SnAg 솔더 캡(263)을 반용융 상태로 만드는 가열 온도 조건 하에서, 상기 액티브 매트릭스 기판(200) 측 Cu 필라 범프(260)의 Cu 필라(262)와 마이크로 엘이디(100) 측 전극패드(150) 간 간격을 제1 간격(D1)으로 좁혀 상기 솔더 캡(263)을 반용융 상태에서 압축시킨다. 이때, 솔더 캡(263)을 상기 제1 간격(D1)이 상기 솔더 캡(263) 높이의 1/2보다 작아질 정도로 충분히 압축하여 측방향으로 충분히 퍼지게 해주는 것이 좋다. 만일 솔더 캡(263)이 압축에 의해 충분히 퍼지지 않고 뒤 이은 인장 단계에서 늘어나면 일측으로 치우쳐 늘어나는 불량이 생길 수 있다.
다음 뒤 이은 인장 단계(S202)에서는 상기 액티브 매트릭스 기판(200) 측 Cu 필라 범프(260)의 Cu 필라(262)와 마이크로 엘이디(100) 측 전극패드(100) 간 간격을 상기 제1 간격(D1)에서 상기 제2 간격(D2)으로 증가시켜 상기 솔더 캡(263)을 반용융 상태로 인장한다. 상기 제2 간격(D2)은 상기 솔더 캡(263) 높이의 1/2보다 크도록 한다.
전술한 것과 같이, 반용융 상태에서 솔더 캡(263)을 측방으로 돌출될 때까지 압축한 후 인장한 후 응고시킴에 의해, 솔더 캡(263)이 응고되어 형성된 솔더 접합부는 옆으로 돌출되지도 않고 좁은 실질적으로 좁은 목이 없는 형상이 되어 상기 Cu 필라(262)와 상기 전극패드(150) 사이를 단단하게 고정시킬 수 있다.
최종적으로 솔더 접합부(263')의 최대 단면 직경은 Cu 필라(262)의 직경보다 크고 솔더 접합부(263')의 최소 단면 직경은 Cu 필라(262)의 직경의 80%보다 크고 100%보다 작은 것이 바람직하다. 최소 단면 직경부는 솔더 접합부(263')의 높이 중간 지점에 위치한다. 최대 단면 직경부는 Cu 필라(262) 또는 전극패드(150)의 단부 측면과 접하는 부분에 생긴다. 솔더 접합부(263')의 최대 단면 직경부는 반용융 상태로 솔더 캡(263')을 압축 및 인장하여 생기는 것으로서, Cu 필라(262) 또는 전극패드(150)의 단부 측면을 둘러싸는 구조로 형성되므로, 더욱 더 신뢰성 있는 솔더 접합이 가능하다.

Claims (17)

  1. 다수의 엘이디 셀을 포함하되, 각 엘이디 셀이 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는, 마이크로 엘이디;
    상기 마이크로 엘이디가 마운팅되는 서브마운트 기판;
    상기 마이크로 엘이디 셀에 형성된 다수의 전극패드;
    상기 다수의 전극패드에 대응되게 상기 서브마운트 기판 상에 형성된 다수의 전극;
    상기 다수의 전극패드와 상기 다수의 전극 사이를 연결하는 다수의 연결부; 및
    상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 갭에 채워져 형성되며, 상기 마이크로 엘이디와 상기 서브마운트 기판에 대해 접합력을 갖는 갭 채움층을 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  2. 청구항 1에 있어서, 상기 갭 채움층은 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 형성되어 상기 다수의 연결부 각각의 주변을 모두 덮는 것을 특징으로 하는 마이크로 엘이디 모듈.
  3. 청구항 1에 있어서, 상기 갭 채움층은 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 채워진 액상 또는 겔상의 갭 채움물질이 경화되어 형성되는 것을 특징으로 하는 마이크로 엘이디 모듈.
  4. 청구항 1에 있어서, 상기 갭 채움층은 상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 분말 상태로 채워진 갭 채움물질이 용융 및 경화되어 형성되는 것을 특징으로 하는 마이크로 엘이디 모듈.
  5. 청구항 1 에 있어서, 상기 마이크로 엘이디는 안쪽에 상기 다수의 엘이디 셀이 매트릭스 배열로 형성되고 바깥쪽에 제1 도전형 반도체층 노출 영역이 형성된 구조를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  6. 청구항 5에 있어서, 상기 다수의 전극패드는 상기 다수의 엘이디 셀 각각의 제2 도전형 반도체층과 연결되어 매트릭스 배열로 형성되는 다수의 개별 전극패드와, 상기 제1 도전형 반도체층 노출 영역에서 상기 제1 도전형 반도체층과 연결되는 외곽 측 공통 전극패드를 포함하고, 상기 다수의 전극은 상기 다수의 개별 전극패드와 연결되는 다수의 제1 전극과 상기 공통 전극패드와 연결되는 제2 전극을 포함하고, 상기 다수의 연결부는 다수의 개별 전극패드와 상기 다수의 제1 전극을 연결하는 다수의 내측 연결부와 상기 공통 전극패드와 상기 제2 전극을 연결하는 외곽 연결부를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  7. 청구항 6에 있어서, 상기 갭 채움층은, 상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 내측 영역을 점유하며 상기 다수의 내측 연결부 각각의 주위를 덮는 내측 채움부와, 상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 외곽 영역을 점유하며 상기 외곽 연결부 주위를 덮는 외곽 채움부를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  8. 청구항 7에 있어서, 상기 갭 채움층은 상기 서브마운트 기판의 외곽 빈 영역 상에서 상기 마이크로 엘이디의 외곽 측면을 덮는 둘레부를 더 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  9. 청구항 1에 있어서, 상기 다수의 연결부 각각은 상기 전극패드와 상기 전극 중 어느 하나에 연결되는 금속 필라와 상기 금속 필라에 형성되는 솔더를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  10. 청구항 1에 있어서, 상기 다수의 연결부 각각은 상기 전극패드와 상기 전극 중 어느 하나에 접하여 형성된 도전성 소프트 블록과, 수직 방향 힘에 의해 상기 도전성 소프트 블록에 삽입되어 전기적으로 연결되는 도전성 삽입로드를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  11. 청구항 1에 있어서, 상기 갭 채움층은, 상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 영역 중 상기 다수의 마이크로 엘이디 셀이 존재하는 내측 영역을 점유하는 내측 채움부와, 상기 마이크로 엘이디와 상기 서브마운트 기판 사이의 영역 중 상기 다수의 마이크로 엘이디 셀이 존재하지 않는 외곽 영역을 점유하는 외곽 채움부를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  12. 청구항 1에 있어서, 상기 갭 채움층은 상기 마이크로 엘이디와 상기 서브마운트 기판 사이를 점유하는 채움부와, 상기 서브마운트 기판의 외곽 빈 영역 상에서 상기 마이크로 엘이디의 외곽 측면을 덮는 둘레부를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  13. 다수의 전극패드가 형성된 마이크로 엘이디를 준비하는 단계;
    다수의 전극이 형성된 서브마운트 기판을 준비하는 단계;
    상기 다수의 전극패드와 상기 다수의 전극을 이용하는 다수의 연결부를 이용하여, 상기 마이크로 엘이디를 상기 서브마운트 기판과 마주하도록 마운팅하는 단계; 및
    상기 마이크로 엘이디와 상기 서브마운트 기판 사이에 상기 마이크로 엘이디와 상기 서브마운트 기판과 접합력을 갖는 갭 채움층을 형성하는 단계를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈 제조방법.
  14. 청구항 13에 있어서, 상기 다수의 연결부 각각은 용융 후 경화되어 상기 다수의 전극패드 각각과 상기 다수의 전극 각각을 전기적으로 연결하는 솔더를 포함하되, 상기 갭 채움층을 형성하는 단계는 상기 솔더의 융융 및 경화 후에 상기 마이크로 엘이디와 상기 서브마운트 기판 사이로 액상, 겔상 또는 분말 상의 갭 채움물질을 채우는 것을 특징으로 하는 마이크로 엘이디 모듈 제조방법.
  15. 청구항 13에 있어서, 상기 다수의 연결부 각각은 용융 후 경화되어 상기 다수의 전극패드 각각과 상기 다수의 전극 각각을 전기적으로 연결하는 솔더를 포함하되, 상기 갭 채움층을 형성하는 단계는 상기 솔더의 융융 전에 상기 마이크로 엘이디와 상기 서브마운트 기판 사이로 액상, 겔상 또는 분말 상의 갭 채움물질을 채우는 것을 특징으로 하는 마이크로 엘이디 모듈 제조방법.
  16. 청구항 13에 있어서, 상기 다수의 전극패드는 상기 다수의 엘이디 셀 각각의 제2 도전형 반도체층과 연결되어 매트릭스 배열로 형성되는 다수의 개별 전극패드와, 상기 제1 도전형 반도체층 노출 영역에서 상기 제1 도전형 반도체층과 연결되는 외곽 측 공통 전극패드를 포함하고, 상기 다수의 전극은 상기 다수의 개별 전극패드와 연결되는 다수의 제1 전극과 상기 공통 전극패드와 연결되는 제2 전극을 포함하고, 상기 다수의 연결부는 다수의 개별 전극패드와 상기 다수의 제1 전극을 연결하는 다수의 내측 연결부와 상기 공통 전극패드와 상기 제2 전극을 연결하는 외곽 연결부를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈 제조방법.
  17. 청구항 13에 있어서, 상기 마운팅 하는 단계는, 솔더를 포함하는 연결부를 이용하여 상기 전극패드와 상기 전극을 연결하되, 상기 솔더를 용융시키는 가열 및 상기 솔더를 경화시키는 냉각 과정에서, 상기 서브마운트 기판과 상기 마이크로 엘이디의 엘이디 기판을 서로 다른 가열-냉각 곡선으로 제어하는 것을 특징으로 하는 마이크로 엘이디 모듈 제조방법.
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