JP7066537B2 - 表示装置及び表示装置の駆動方法 - Google Patents

Description

本発明の実施形態は、表示装置及び表示装置の駆動方法に関する。

自発光素子である発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤディスプレイが知られているが、近年では、より高精細化した表示装置として、マイクロＬＥＤと称される微小な発光ダイオード素子を用いた表示装置（以下、マイクロＬＥＤディスプレイと表記）が開発されている。

このマイクロＬＥＤディスプレイは、従来の液晶表示ディスプレイや有機ＥＬディスプレイと異なり、表示領域に、チップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代ディスプレイとして注目されている。

しかしながら、マイクロＬＥＤディスプレイにおいては、各素子に流れる電流密度によって当該素子の発光効率が異なることが知られており、高輝度かつ低消費電力を実現することが困難である。

特開２０１８－０１４４７５号公報

そこで、本発明が解決しようとする課題は、高輝度かつ低消費電力を実現することが可能な表示装置を提供することにある。

実施形態によれば、表示領域にマトリクス状に配置された複数の画素と、映像信号に基づいて前記複数の画素を駆動する駆動部とを具備する表示装置が提供される。前記複数の画素はそれぞれ、発光素子と、前記発光素子への電流値を制御する駆動トランジスタとを有する。前記駆動トランジスタと前記発光素子とは、第１電源電位と、前記第１電源電位と電位差を有する第２電源電位との間に直列に接続される。前記複数の画素を駆動するための映像信号は、第１輝度情報と第２輝度情報とを含む。前記第１輝度情報は、前記表示領域を複数の領域に分割したうちの１つの領域に含まれる画素の階調値の平均値に基づく、当該１つの領域に含まれる画素間で共通の輝度情報である。前記第２輝度情報は、前記１つの領域に含まれる画素の階調値と、前記平均値との差分に基づく、前記１つの領域に含まれる画素のそれぞれにおいて独立した輝度情報である。前記駆動部は、前記第１輝度情報に基づいて前記１つの領域に含まれる画素に共通の発光時間を制御し、かつ、前記第２輝度情報に基づいて前記１つの領域に含まれる画素のそれぞれが有する前記発光素子に供給される電流値を制御する。

実施形態に係る表示装置の構成を概略的に示す斜視図。 表示装置の断面構造の一例を模式的に表した図。 表示装置の断面構造の他の例を模式的に表した図。 表示装置の回路構成の一例について説明するための図。 画素におけるリセット動作、オフセットキャンセル動作及び書き込み動作に関する各種信号の出力例を示すタイミングチャート。 駆動トランジスタのソース側のリセット動作の概要について説明するための図。 駆動トランジスタのゲート側のリセット動作の概要について説明するための図。 オフセットキャンセル動作の概要について説明するための図。 映像信号の書き込み動作の概要について説明するための図。 発光素子の発光動作の概要について説明するための図。 表示領域を分割したブロックの概要について説明するための図。 ＰＷＭ制御線と画素に含まれる副画素との接続関係について説明するための図。 画素が表現する階調制御について説明するための図。 パネルドライバの処理手順の一例について説明するための図。 表示装置におけるＰＷＭ制御について説明するための図。 発光素子の発光効率と当該発光素子に流れる電流密度との関係を示す図。

以下、図面を参照して、実施形態について説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

図１は、本実施形態に係る表示装置１の構成を概略的に示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。また、本実施形態において、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。

以下、本実施形態においては、表示装置１が自発光素子であるマイクロＬＥＤを用いたマイクロＬＥＤ表示装置（マイクロＬＥＤディスプレイ）である場合について主に説明する。

図１に示すように、表示装置１は、表示パネル２、第１回路基板３及び第２回路基板４等を備える。

表示パネル２は、一例では矩形状である。図示した例では、表示パネル２の短辺ＥＸは、第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、及び表示領域ＤＡの外側の非表示領域ＮＤＡを有している。非表示領域ＮＤＡは、端子領域ＭＴを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。

表示領域ＤＡは、画像を表示する領域であり、例えばマトリクス状に配置された複数の画素ＰＸを備えている。画素ＰＸは、発光素子（マイクロＬＥＤ）及び当該発光素子を駆動するためのスイッチング素子（駆動トランジスタ）等を含む。

端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置等と電気的に接続するための端子を含んでいる。

第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下、パネルドライバと表記）５等を備えている。なお、図示した例では、パネルドライバ５は、第１回路基板３の上に配置されているが、下に配置されていてもよい。または、パネルドライバ５は、第１回路基板３以外に実装されていてもよく、例えば第２回路基板４に実装されていてもよい。第２回路基板４は、例えばフレキシブルプリント回路基板である。第２回路基板４は、第１回路基板３の例えば下方において第１回路基板３と接続されている。

上記したパネルドライバ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。パネルドライバ５は、例えば制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。

なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置１が電子機器等の筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板３及び第２回路基板４は、表示パネル２と対向するように、表示パネル２の下方に配置される。

図２は、表示装置１の断面構造を模式的に表したものである。ここでは、上記したマイクロＬＥＤと称される微小な発光ダイオード素子が表示素子として画素電極上に実装された例について説明する。

なお、図２においては、画素を構成するＴＦＴ（Thin Film Transistor）を含む表示領域ＤＡ、端子領域ＭＴ、及び当該端子領域ＭＴを含む非表示領域ＮＤＡ（額縁領域）を折り曲げるための折り曲げ領域ＢＡについて主に示している。

図２に示す表示パネル２のアレイ基板ＡＲは、絶縁基板２１を備えている。絶縁基板２１としては、ＴＦＴ工程中の処理温度に耐えるのであれば特に材質は問わないが、主に石英、無アルカリガラス等のガラス基板、またはポリイミド等の樹脂基板を用いることができる。樹脂基板は可撓性を有し、シートディスプレイとして表示装置１を構成することができる。なお、樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。上記のことから、絶縁基板２１を、有機絶縁層、又は樹脂層と称した方が適当な場合があり得る。

絶縁基板２１上には、三層積層構造のアンダーコート層２２が設けられている。アンダーコート層２２は、シリコン酸化物（ＳｉＯ２）で形成された第１層２２ａ、シリコン窒化物（ＳｉＮ）で形成された第２層２２ｂ、及びシリコン酸化物（ＳｉＯ２）で形成された第３層２２ｃを有している。最下層の第１層２２ａは基材である絶縁基板２１との密着性向上のため、中層の第２層２２ｂは外部からの水分及び不純物のブロック膜として、最上層の第３層２２ｃは第２層２２ｂ中に含有する水素原子が後述する半導体層ＳＣ側に拡散しないようにするブロック膜として、それぞれ設けられている。なお、アンダーコート層２２は、この構造に限定されるものではない。アンダーコート層２２は、更に積層があってもよいし、単層構造あるいは二層構造であってもよい。例えば、絶縁基板２１がガラスである場合、シリコン窒化膜は比較的密着性がよいため、当該絶縁基板２１上に直接シリコン窒化膜を形成しても構わない。

遮光層２３は、絶縁基板２１の上に配置されている。遮光層２３の位置は、後にＴＦＴを形成する箇所に合わせられている。本実施形態において、遮光層２３は、金属で形成されている。但し、遮光層２３は、黒色層など、遮光性を有する材料で形成されていればよい。また、本実施形態において、遮光層２３は、第１層２２ａの上に設けられ、第２層２２ｂで覆われている。なお、本実施形態と異なり、遮光層２３は、絶縁基板２１の上に設けられ、第１層２２ａで覆われていてもよい。遮光層２３によれば、ＴＦＴのチャネル裏面への光の侵入を抑制することができるため、絶縁基板２１側から入射され得る光に起因したＴＦＴ特性の変化を抑制することが可能である。また、遮光層２３を導電層で形成した場合には、当該遮光層２３に所定の電位を与えることで、ＴＦＴにバックゲート効果を付与することが可能である。

上記したアンダーコート層２２上にはＴＦＴ（例えば、駆動トランジスタＤＲＴ）が形成される。ＴＦＴとしては半導体層ＳＣにポリシリコンを利用するポリシリコンＴＦＴを例としている。本実施形態において、低温ポリシリコンを利用して半導体層ＳＣが形成されている。ＴＦＴは、ＮｃｈＴＦＴ、ＰｃｈＴＦＴのいずれを用いてもよい。または、ＮｃｈＴＦＴとＰｃｈＴＦＴを同時に形成してもよい。以後、駆動トランジスタＤＲＴとしてＮｃｈＴＦＴを用いた例として説明する。ＮｃｈＴＦＴの半導体層ＳＣは、第１領域と、第２領域と、第１領域及び第２領域の間のチャネル領域と、チャネル領域及び第１領域の間並びにチャネル領域及び第２領域の間にそれぞれ設けられた低濃度不純物領域と、を有する。第１及び第２領域の一方がソース領域として機能し、第１及び第２領域の他方がドレイン領域として機能している。ゲート絶縁膜ＧＩはシリコン酸化膜を用い、ゲート電極ＧＥはＭｏＷ（モリブデン・タングステン）で形成されている。なお、ゲート電極ＧＥなど、ゲート絶縁膜ＧＩの上に形成される配線や電極を、１ｓｔ配線、又は１ｓｔメタルと称する場合がある。ゲート電極ＧＥは、ＴＦＴのゲート電極としての機能に加え、後述する保持容量電極としての機能も有している。ここではトップゲート型のＴＦＴを例として説明しているが、ＴＦＴはボトムゲート型のＴＦＴであってもよい。

ゲート絶縁膜ＧＩ及びゲート電極ＧＥの上には、層間絶縁膜２４が設けられている。層間絶縁膜２４は、ゲート絶縁膜ＧＩ及びゲート電極ＧＥの上に、例えば、シリコン窒化膜及びシリコン酸化膜を順に積層して構成されている。ゲート絶縁膜ＧＩ及び層間絶縁膜２４は、折り曲げ領域ＢＡに設けられていない。そのため、折り曲げ領域ＢＡを含む絶縁基板２１上の全領域に、ゲート絶縁膜ＧＩ及び層間絶縁膜２４を形成した後、ゲート絶縁膜ＧＩ及び層間絶縁膜２４にパターニングを行って、ゲート絶縁膜ＧＩ及び層間絶縁膜２４のうち少なくとも折り曲げ領域ＢＡに相当する箇所を除去している。更に、層間絶縁膜２４などの除去によってアンダーコート層２２が露出するため、当該アンダーコート層２２についてもパターニングを行って折り曲げ領域ＢＡに相当する箇所を除去している。アンダーコート層２２を除去した後には、絶縁基板２１を構成する例えばポリイミドが露出する。なお、アンダーコート層２２のエッチングを通じて、絶縁基板２１の上面が一部浸食された膜減りを生ずる場合がある。

この場合、層間絶縁膜２４の端部における段差部分及びアンダーコート層２２の端部における段差部分のそれぞれの下層に配線パターンを形成しておいてもよい。これによれば、次の工程で形成する引き回し配線ＬＬが段差部分を横切る際に、配線パターンの上を通る。層間絶縁膜２４とアンダーコート層２２との間にはゲート電極ＧＩがあり、アンダーコート層２２と絶縁基板２１との間には例えば遮光層２３があるので、それらの層を利用して配線パターンを形成することができる。

層間絶縁膜２４の上に、第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬが設けられている。第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬは、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用され、Ｔｉ（チタン）、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる下層と、Ａｌ（アルミニウム）、Ａｌを含む合金などＡｌを主成分とする金属材料からなる中間層と、Ｔｉ、Ｔｉを含む合金などＴｉを主成分とする金属材料からなる上層と、を有している。なお、第１電極Ｅ１など、層間絶縁膜２４の上に形成される配線や電極を、２ｎｄ配線、又は２ｎｄメタルと称する場合がある。第１電極Ｅ１は半導体層ＳＣの第１領域に接続され、第２電極Ｅ２は半導体層ＳＣの第２領域に接続されている。例えば、半導体層ＳＣの第１領域がソース領域として機能する場合、第１電極Ｅ１はソース電極であり、第２電極Ｅ２はドレイン電極である。第１電極Ｅ１は、層間絶縁膜２４、及びＴＦＴのゲート電極（保持容量電極）ＧＥとともに保持容量Ｃｓを形成している。引き回し配線ＬＬは、絶縁基板２１の周縁の端部まで延在され、第１回路基板３やパネルドライバ（駆動ＩＣ）５を接続する端子を形成する。

なお、引き回し配線ＬＬは、折り曲げ領域ＢＡを横切って端子部に到達するように形成されるため、層間絶縁膜２４及びアンダーコート層２２の段差を横切る。上記したように段差部分には遮光層２３による配線パターンが形成されているため、引き回し配線ＬＬが段差の凹部で段切れを生じたとしても、下の配線パターンにコンタクトすることで導通を維持することが可能である。

ＴＦＴ及び引き回し配線ＬＬを覆うように平坦化膜２５が、層間絶縁膜２４、第１電極Ｅ１、第２電極Ｅ２、及び引き回し配線ＬＬの上に形成されている。平坦化膜２５としては感光性アクリル等の有機絶縁材料が多く用いられる。ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。

平坦化膜２５は、画素コンタクト部及び周辺領域では除去される。平坦化膜２５の上に、導電層２６が設けられている。導電層２６は、酸化物導電層として、例えばＩＴＯで形成されている。導電層２６は、例えば、平坦化膜２５の除去により第１電極Ｅ１及び引き回し配線ＬＬが露出した箇所を被覆する導電層２６ａを含んでいる。平坦化膜２５及び導電層２６は、絶縁層２７で被覆されている。例えば、絶縁層２７はシリコン窒化膜で形成されている。絶縁層２７の上に、画素電極２８が形成されている。画素電極２８は、絶縁層２７の開口を介して導電層２６ａにコンタクトし、第１電極Ｅ１に電気的に接続されている。ここでは、画素電極２８は、発光素子３０を実装するための接続端子となる。画素電極２８は、単一の導電層、二層以上の導電層を含む積層体で形成されている。本実施形態において、画素電極２８は、二層積層構造（Ａｌ系／Ｍｏ系）が採用され、Ｍｏ、Ｍｏを含む合金などＭｏを主成分とする金属材料からなる下層と、Ａｌ、Ａｌを含む合金などＡｌを主成分とする金属材料からなる上層と、を有している。画素部において、上記導電層２６は、導電層２６ｂを含んでいる。導電層２６ｂ、絶縁層２７、及び画素電極２８は、補助容量Ｃａｄを形成している。なお、上記導電層２６は、端子部の表面を形成する導電層２６ｃを含んでいる。導電層２６ａは、製造工程で第１電極Ｅ１や引き回し配線ＬＬの露出部がダメージを負わないようにバリア膜として設けることを目的の一つとしている。

絶縁層２７及び画素電極２８の上に絶縁層２９が設けられている。絶縁層２９は、例えばシリコン窒化物で形成されている。絶縁層２９は、画素電極２８の端部等を絶縁すると共に、画素電極２８の表面の一部に発光素子（マイクロＬＥＤ）３０を実装するための開口を有している。絶縁層２９の開口の大きさは、発光素子３０の実装工程における実装ずれ量等を考慮し、発光素子３０よりも一回り大きめの開口とする。例えば発光素子３０が実質的に１０μｍ×１０μｍの実装面積である場合、上記開口は実質的に２０μｍ×２０μｍは確保されることが好ましい。

表示領域ＤＡにおいて、アレイ基板ＡＲの上に、発光素子３０が実装される。発光素子３０は、陽極ＡＮと、陰極ＣＡと、光を放出する発光層ＬＩと、を有している。発光素子３０は、Ｒ、Ｇ、Ｂの発光色を有するものがそれぞれ用意されており、対応する画素電極２８に陽極側端子が接触し固定されている。発光素子３０の陽極ＡＮと画素電極２８との間の接合は、両者の間で良好な導通が確保でき、かつ、アレイ基板ＡＲの形成物を破損しないものであれば特に限定されない。例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３０をアレイ基板ＡＲ上に載せた後に焼成結合する等の手法、あるいは画素電極２８の表面と、発光素子の陽極ＡＮとに同系材料を用い、超音波接合等の固層接合の手法を採用することができる。

発光素子３０は、画素電極２８に接する陽極ＡＮの反対側に陰極ＣＡを有している。発光素子３０が形成されたアレイ基板ＡＲの上には、素子絶縁層３１が設けられている。素子絶縁層３１は、アレイ基板ＡＲの上で、発光素子３０の間の空隙部に充填された樹脂材料で形成されている。素子絶縁層３１は、発光素子３０のうち陰極ＣＡの表面を露出させている。対向電極３２は、対向電極３２の陰極ＣＡの表面と素子絶縁層３１の上に形成され、陰極ＣＡに接触し、陰極ＣＡと電気的に接続されている。対向電極３２は、発光素子３０からの出射光を取り出すために、透明電極として形成する必要があり、透明導電材料として例えばＩＴＯを用いて形成される。なお、ＩＴＯで形成される上記導電層２６を１ｓｔＩＴＯと称する場合があり、ＩＴＯで形成される対向電極３２を２ｎｄＩＴＯと称する場合がある。対向電極３２は、表示領域ＤＡに実装された複数の発光素子３０の陰極ＣＡを共通に接続し、表示領域ＤＡの外側に設けられた陰極コンタクト部でアレイ基板ＡＲ側に設けられた配線と接続される。

一方、発光素子３０の側壁部分が保護膜等で絶縁されている場合は、必ずしも樹脂材料等で間隙を充填する必要はなく、樹脂材料は、陽極ＡＮと、陽極ＡＮから露出した画素電極２８の表面とを少なくとも絶縁できればよい。この場合、図３に示すように発光素子３０の陰極ＣＡまで達しないような膜厚で素子絶縁層３１を形成し、続けて上記対向電極３２を形成する。対向電極３２が形成される表面には発光素子３０の実装に伴う凹凸の一部が残存しているが、対向電極３２を形成する材料が段切れすることなく連続的に覆うことができればよい。

上記のように、アレイ基板ＡＲは、絶縁基板２１から対向電極３２までの構造を有している。本実施形態に係る発光素子３０を表示素子として用いる表示装置１は、例えば以上のように構成されている。なお、図２の説明では、便宜的に、画素電極２８が駆動トランジスタＤＲＴに接続される場合を例に説明した。但し、図４を用いて後述するが、画素電極２８は、ＰＷＭ制御トランジスタＥＭを介して駆動トランジスタＤＲＴに電気的に接続される場合もある。なお、必要に応じて、対向電極３２の上にカバーガラスなどのカバー部材やタッチパネル基板等が設けられてもよい。このカバー部材やタッチパネル基板は、表示装置１との空隙を埋めるために樹脂等を用いた充填剤を介して設けられてもよい。

ここで、上記したように表示装置１がマイクロＬＥＤ表示装置である場合、当該マイクロＬＥＤ表示装置が有するマイクロＬＥＤの発光効率は、当該マイクロＬＥＤに流れる電流密度によって異なることが知られている。このため、本実施形態に係る表示装置１においては、高い発光効率を得られる電流を発光素子（マイクロＬＥＤ）に流した状態で、当該電流のパルス幅を変調するＰＷＭ（Pulse Width Modulation）制御を行うことによって、表示装置１における各画素の階調を表現するものとする。

次に、図４を参照して、表示装置１の回路構成について説明する。上記したように表示領域ＤＡには複数の画素ＰＸがマトリクス状に配置されている。複数の画素ＰＸは、同様に構成されている。そこで、図４においては、複数の画素ＰＸのうちの１つの画素ＰＸを代表して説明する。画素ＰＸは、例えば３つの副画素（サブピクセル）ＳＰＲ、ＳＰＧ及びＳＰＢを含む。

副画素ＳＰＲ、ＳＰＧ及びＳＰＢは、同様に構成されている。そこで、ここでは、便宜的に、副画素ＳＰＢの構成（画素回路）について主に説明する。図４に示すように、副画素ＳＰＢは、発光素子３０、ＰＷＭ制御トランジスタＥＭ、駆動トランジスタＤＲＴ、発光制御トランジスタＣＣＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、保持容量Ｃｓ及び補助容量Ｃａｄを含む。ゲートドライバＧＤは、リセットトランジスタＲＳＴを含んでいる。なお、図４に示す出力トランジスタＢＣＴは、副画素ＳＰＲ、ＳＰＧ及びＳＰＢに対して１つ配置されている。図４において、各トランジスタは、ｎチャネル型トランジスタである。また、図４に示す素子容量Ｃｌｅｄは、発光素子３０の陽極ＡＮと陰極ＣＡとの間の容量である。なお、ＰＷＭ制御トランジスタＥＭ、発光制御トランジスタＣＣＴ、リセットトランジスタＲＳＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、及び出力トランジスタＢＣＴは、それぞれトランジスタで構成されていなくともよい。ＰＷＭ制御トランジスタＥＭ、発光制御トランジスタＣＣＴ、リセットトランジスタＲＳＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、及び出力トランジスタＢＣＴは、それぞれ、ＰＷＭ制御スイッチ、発光制御スイッチ、リセットスイッチ、画素スイッチ、初期化スイッチ、及び出力スイッチとして機能するものであればよい。Ｖｒｓｔ線はリセット配線として機能し、ＢＧ線、ＲＧ線、ＣＧ線、ＩＧ線、及びＳＧ線は、それぞれ制御配線として機能している。

以下の説明においては、トランジスタのソース・ドレイン端子の一方を第１端子、他方を第２端子とする。また、容量素子の一方の端子を第１端子、他方の端子を第２端子とする。

ＰＷＭ制御トランジスタＥＭは、上記した表示装置１におけるＰＷＭ制御を行うために設けられており、第１主電源線４１（第１電源電位）及び第２主電源線４２（第２電源電位）との間に、駆動トランジスタＤＲＴ及び発光素子３０と共に直列に接続されている。具体的には、ＰＷＭ制御トランジスタＥＭの第１端子は、発光素子３０のアノード端子に接続される。また、ＰＷＭ制御トランジスタＥＭの第２端子は、駆動トランジスタＤＲＴの第１端子、保持容量Ｃｓの第１端子及び補助容量Ｃａｄの第１端子に接続される。

駆動トランジスタＤＲＴの第１端子は、上記したＰＷＭ制御トランジスタＥＭの第２端子、保持容量Ｃｓの第１端子及び補助容量Ｃａｄの第１端子に接続される。駆動トランジスタＤＲＴの第２端子は、発光制御トランジスタＣＣＴの第１端子に接続されている。

発光制御トランジスタＣＣＴの第２端子は、出力トランジスタＢＣＴの第１端子と接続されている。また、発光制御トランジスタＣＣＴの第２端子は、Ｖｒｓｔ線を介してリセットトランジスタＲＳＴの第１端子に接続されている。

出力トランジスタＢＣＴの第２端子は、第１主電源線４１に接続されている。また、発光素子３０のカソード端子は、第２主電源線４２に接続されている。

画素トランジスタＳＳＴの第１端子は、駆動トランジスタＤＲＴのゲート端子、初期化トランジスタＩＳＴの第１端子及び保持容量Ｃｓの第２端子に接続されている。画素トランジスタＳＳＴの第２端子は、画素信号線４３に接続されている。

初期化トランジスタＩＳＴの第２端子は、初期化電源線４４に接続されている。補助容量Ｃａｄの第２端子は、第１主電源線４１に接続されている。なお、補助容量Ｃａｄの第２端子は、定電位線に接続されていればよく、第１主電源線４１と異なる配線に接続されていてもよい。

ここで、リセットトランジスタＲＳＴは副画素ＳＰＢ（画素ＰＸ）外に配置されたゲートドライバＧＤに設けられており、当該リセットトランジスタＲＳＴの第２端子は、リセット電源線４６に接続されている。

ここで、第１主電源線４１には第１電源電位ＰＶＤＤが供給され、第２主電源線４２には第２電源電位ＰＶＳＳが供給される。第１電源電位ＰＶＤＤは発光素子３０にアノード電圧を供給するための電圧に相当し、第２電源電位ＰＶＳＳは発光素子３０のカソード電圧に相当する。

また、画素信号線４３には画素信号Ｖｓｉｇが供給され、初期化電源線４４には初期化電圧Ｖｉｎｉが供給され、リセット電源線４６はリセット電源電位Ｖｒｓｔに設定される。なお、画素信号Ｖｓｉｇは、上記した映像信号に基づいて画素（ここでは、副画素ＳＰＢ）に書き込まれる信号である。

なお、発光制御トランジスタＣＣＴのゲート端子は、ＣＧ線に接続されている。このＣＧ線には、発光制御信号ＣＧが供給される。

出力トランジスタＢＣＴのゲート端子は、ＢＧ線に接続されている。このＢＧ線には、出力制御信号ＢＧが供給される。

画素トランジスタＳＳＴのゲート端子は、ＳＧ線に接続されている。このＳＧ線には、画素制御信号ＳＧが供給される。

初期化トランジスタＩＳＴのゲート端子は、ＩＧ線に接続されている。このＩＧ線には、初期化制御信号ＩＧが供給される。

リセットトランジスタＲＳＴのゲート端子は、ＲＧ線に接続されている。このＲＧ線には、リセット制御信号ＲＧが供給される。

なお、ＰＷＭ制御トランジスタＥＭのゲート端子には、ＰＷＭ制御のためのＰＷＭ制御線４５が接続されている。本実施形態におけるＰＷＭ制御によれば、当該ＰＷＭ制御線４５を介してＰＷＭ制御トランジスタＥＭに供給される信号（以下、ＰＷＭ制御信号と表記）に基づく当該ＰＷＭ制御トランジスタＥＭの導通、非導通によって、発光素子３０の発光時間を制御することができる。

図４においては上記したトランジスタが全てｎチャネル型トランジスタであるものとして説明したが、例えば駆動トランジスタＤＲＴ以外のトランジスタはｐチャネル型トランジスタであってもよく、ｎチャネル型トランジスタ及びｐチャネル型トランジスタが混在していてもよい。

また、表示装置１は、少なくとも１つのゲートドライバＧＤを備えていればよい。本実施形態において、図示していないが、表示装置１は、２つのゲートドライバＧＤを備えている。ゲートドライバＧＤは、図４で言う画素ＰＸの左側だけではなく、画素ＰＸの右側にも設けられている。そのため、１つの画素ＰＸに、両側のゲートドライバＧＤから信号を与えることが可能である。ここでは、上記したＳＧ線については両側給電方式が採用されており、他のＣＧ線、ＢＧ線、ＩＧ線、Ｖｒｓｔ線等については片側給電方式が採用されているものとする。

ここでは、副画素ＳＰＢの構成について説明したが、副画素ＳＰＲ及びＳＰＧについても同様である。

なお、図４において説明した回路構成は一例であり、上記した駆動トランジスタＤＲＴ及びＰＷＭ制御トランジスタＥＭを含むものであれば、表示装置１の回路構成は他の構成であっても構わない。例えば図４において説明した回路構成のうちの一部が省略されていてもよいし、他の構成が追加されても構わない。

図５は、画素ＰＸにおけるリセット動作、オフセットキャンセル（ＯＣ）動作、書き込み動作及び発光動作に関する各種信号の出力例を示すタイミングチャートである。ここでは、主にＲＧ線、ＢＧ線、ＣＧ線、ＩＧ線及びＳＧ線に供給される信号について説明する。

なお、画素ＰＸにおけるリセット動作及びオフセットキャンセル動作は、当該画素ＰＸの２行単位で行われるものとする。図５において、リセット動作及びオフセットキャンセル動作の対象となる２行の画素ＰＸ（以下、１行目及び２行目の画素ＰＸと表記）に接続されているＲＧ線、ＢＧ線、ＣＧ線及びＩＧ線はそれぞれＲＧ１２、ＢＧ１２、ＣＧ１２及びＩＧ１２として示している。なお、１行目の画素ＰＸに接続されるＳＧ線はＳＧ１、２行目の画素ＰＸに接続されるＳＧ線はＳＧ２として示している。

同様に、上記した１行目及び２行目の画素ＰＸの次にリセット動作及びオフセットキャンセル動作の対象となる２行の画素ＰＸ（以下、３行目及び４行目の画素ＰＸと表記）に接続されているＲＧ線、ＢＧ線、ＣＧ線及びＩＧ線はそれぞれＲＧ３４、ＢＧ３４、ＣＧ３４及びＩＧ３４として示している。なお、３行目の画素ＰＸに接続されるＳＧ線はＳＧ３、４行目の画素ＰＸに接続されるＳＧ線はＳＧ４として示している。

図５では、１行目～４行目の画素ＰＸに対する各種の信号のタイミングを示しているが、例えば５行目以降の画素ＰＸについても同様である。

以下、１行目及び２行目の画素ＰＸのリセット動作、オフセットキャンセル動作、映像信号の書き込み動作及び発光動作に係る信号の順序について説明する。なお、各種の動作の詳細については、図６～図１０を用いて後述する。各画素ＰＸにおけるリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作は、パネルドライバ５から出力される信号（ＳＥＬＲ／Ｇ／Ｂ）に従って副画素ＳＰＲ、ＳＰＧ及びＳＰＢ（ＲＧＢ）のうちの１つを選択することにより実行される。

また、表示装置１の回路構成においてはトランジスタが全てｎチャネル型である場合を想定しており、このようなトランジスタのゲート端子にロー（レベル）の信号が供給されると当該トランジスタはオフ状態（非導通状態）となる。一方、このようなトランジスタのゲート端子にハイ（レベル）の信号が供給されると当該トランジスタはオン状態（導通状態）となる。

まず、保持容量Ｃｓのリセット動作に先立って、ＢＧ１２の出力制御信号ＢＧがハイからローになると共にＲＧ１２のリセット制御信号ＲＧがローからハイになる。これにより、出力トランジスタＢＣＴを介した第１電源電位ＰＶＤＤと第２電源電位ＰＶＳＳとの間での電流が遮られると共に、Ｖｒｓｔ線の電圧で出力トランジスタＢＣＴ－アノード間がリセットされる。

次に、ＩＧ１２の初期化制御信号ＩＧがローからハイになる。これにより、初期化トランジスタＩＳＴを通じて初期化電圧Ｖｉｎｉで保持容量Ｃｓがリセットされる。

なお、保持容量Ｃｓのリセットに先立って信号がローになっていたＢＧ１２の出力制御信号ＢＧは、保持容量Ｃｓのリセット期間の完了に伴いハイになる。また、ＲＧ１２のリセット制御信号ＲＧは、保持容量Ｃｓのリセット期間の完了に伴いローになる。

また、ＩＧ１２の初期化制御信号ＩＧは、オフセットキャンセル期間の完了に伴いローになる。

その後、ＣＧ１２の発光制御信号ＣＧは、ハイからローになる。これにより、発光制御トランジスタＣＣＴを介した第１電源電位ＰＶＤＤと第２電源電圧ＰＶＳＳとの間での電流が遮られる。

これに合わせて、ＳＧ１の画素制御信号ＳＧがローからハイになる。この場合、画素信号線４３を介して画素信号Ｖｓｉｇに応じた電流が画素トランジスタＳＳＴを通じて保持容量Ｃｓ等に流れ、当該保持容量Ｃｓには画素信号Ｖｓｉｇに応じた静電容量が蓄積される。これにより、１行目の画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）への書き込み動作が完了する。

次に、ＳＧ２の画素制御信号ＳＧがローからハイになる。この場合、画素信号線４３を介して画素信号Ｖｓｉｇに応じた電流が画素トランジスタＳＳＴを通じて保持容量Ｃｓ等に流れ、当該保持容量Ｃｓには映像信号に応じた静電容量が蓄積される。これにより、２行目の画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）への書き込み動作が完了する。

書き込み動作が完了した場合、上記した画素信号Ｖｓｉｇに基づいて決定される電流値に従って発光素子３０に電流が流れることにより、当該発光素子３０が発光する。

ここでは、１行目及び２行目の画素ＰＸのリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作に係る信号の順序について説明したが、３行目及び４行目の画素ＰＸにおけるリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作についても同様である。

図５においてはリセット動作及びオフセットキャンセル動作が２行単位で（つまり、２行一括で）実施されるものとして説明したが、このような構成によれば、額縁領域の削減及び電力削減等を実現することができる。

以下、図６～図１０を参照して、表示装置１の動作の概要について説明する。まず、図６を参照して、駆動トランジスタＤＲＴのソース側のリセット動作について説明する。

なお、以下の説明においては、上記した保持容量Ｃｓの第１端子と接続される駆動トランジスタＤＲＴの第１端子がソース端子、発光制御トランジスタＣＣＴの第１端子と接続される駆動トランジスタＤＲＴの第２端子がドレイン端子であるものとして説明する。

駆動トランジスタＤＲＴのソース側のリセット動作の場合、出力制御信号ＢＧをロー（ＢＧ＝Ｌ）、リセット制御信号ＲＧをハイ（ＲＧ＝Ｈ）、発光制御信号ＣＧをハイ（ＣＧ＝Ｈ）、初期化制御信号ＩＧをロー（ＩＧ＝Ｌ）、画素制御信号ＳＧをロー（ＳＧ＝Ｌ）とする。

これによれば、出力トランジスタＢＣＴはＯＦＦ状態（ＢＣＴ＝ＯＦＦ）、リセットトランジスタＲＳＴはＯＮ状態（ＲＳＴ＝ＯＮ）、発光制御トランジスタＣＣＴはＯＮ状態（ＣＣＴ＝ＯＮ）、初期化トランジスタＩＳＴはＯＦＦ状態（ＩＳＴ＝ＯＦＦ）、画素トランジスタＳＳＴはＯＦＦ状態（ＳＳＴ＝ＯＦＦ）となる。ソースリセット動作では、リセットトランジスタＲＳＴはＯＮ状態に切り替えられている。

ここで、ＰＷＭ制御トランジスタＥＭがオン状態となることにより、駆動トランジスタＤＲＴのソース端子及びドレイン端子のそれぞれの電位はリセット電源電位Ｖｒｓｔと同電位にリセットされ、ソースリセット動作は完了する。

なお、リセット電源電位Ｖｒｓｔとしては、例えば第２電源電位ＰＶＳＳよりも低い電位に設定される。具体的には、リセット電源電圧Ｖｒｓｔとして－２Ｖに設定される。

ソースリセット動作の際、駆動トランジスタＤＲＴがＯＮ状態であってもＯＦＦ状態であっても、当該駆動トランジスタＤＲＴのソース端子は－２Ｖ（リセット電源電位Ｖｒｓｔ）に引かれるため、駆動トランジスタＤＲＴはＯＮ状態となる。なお、画素信号Ｖｓｉｇの最小値は０Ｖである。そして、発光素子３０のアノード側は－２Ｖとなり、カソード側よりも低くなるため、当該発光素子３０は消灯する。

なお、保持容量Ｃｓには前フレームで書き込まれた画素信号Ｖｓｉｇによる電圧が保持されているが、保持容量Ｃｓの第２端子は電気的にフローティング状態にあるので、当該保持容量Ｃｓの充放電は行われず、保持容量Ｃｓの第１端子の電位の変化に応じて第２端子の電位が変化する。

次に、図７を参照して、駆動トランジスタＤＲＴのゲート側のリセット動作について説明する。

駆動トランジスタＤＲＴのゲート側のリセット動作の場合、出力制御信号ＢＧをロー（ＢＧ＝Ｌ）、リセット制御信号ＲＧをハイ（ＲＧ＝Ｈ）、発光制御信号ＣＧをハイ（ＣＧ＝Ｈ）、初期化制御信号ＩＧをハイ（ＩＧ＝Ｈ）、画素制御信号ＳＧをロー（ＳＧ＝Ｌ）とする。

これによれば、出力トランジスタＢＣＴはＯＦＦ状態（ＢＣＴ＝ＯＦＦ）、リセットトランジスタＲＳＴはＯＮ状態（ＲＳＴ＝ＯＮ）、発光制御トランジスタＣＣＴはＯＮ状態（ＣＣＴ＝ＯＮ）、初期化トランジスタＩＳＴはＯＮ状態（ＩＳＴ＝ＯＮ）、画素トランジスタＳＳＴはＯＦＦ状態（ＳＳＴ＝ＯＦＦ）となる。つまり、初期化トランジスタＩＳＴはＯＮ状態に切り替えられ、ゲートリセット動作が開始される。

この場合、駆動トランジスタＤＲＴのソース端子及び保持容量Ｃｓの第１端子にはリセット電源電圧Ｖｒｓｔが供給され、駆動トランジスタＤＲＴのゲート端子には初期化トランジスタＩＳＴを介して初期化電圧Ｖｉｎｉが供給される。これにより、駆動トランジスタＤＲＴのゲート端子の電位は、初期化電圧Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報がリセットされる。

ここで、初期化電圧Ｖｉｎｉとしては、リセット電源電圧Ｖｒｓｔよりも高い電圧が設定される。例えば初期化電圧Ｖｉｎｉは＋１．２Ｖである。ゲートリセット動作において、駆動トランジスタＤＲＴでは、ソース端子の電位（Ｖｒｓｔ）に対するゲート端子の電位（Ｖｉｎｉ）がハイレベルになるため、駆動トランジスタＤＲＴはオン状態となる。

また、この期間において、保持容量Ｃｓには、リセット電源電位Ｖｒｓｔの値と初期化電圧Ｖｉｎｉとの電位差に基づく電荷が保持される。なお、駆動トランジスタＤＲＴがＯＮ状態であっても、出力トランジスタＢＣＴがＯＦＦ状態であるため、図７に示すゲートリセット動作において発光素子３０は点灯（発光）しない。

次に、図８を参照して、オフセットキャンセル動作について説明する。オフセットキャンセル動作の場合、出力制御信号ＢＧをハイ（ＢＧ＝Ｈ）、リセット制御信号ＲＧをロー（ＲＧ＝Ｌ）、発光制御信号ＣＧをハイ（ＣＧ＝Ｈ）、初期化制御信号ＩＧをハイ（ＩＧ＝Ｈ）、画素制御信号ＳＧをロー（ＳＧ＝Ｌ）とする。

これによれば、出力トランジスタＢＣＴはＯＮ状態（ＢＣＴ＝ＯＮ）、リセットトランジスタＲＳＴはＯＦＦ状態（ＲＳＴ＝ＯＦＦ）、発光制御トランジスタＣＣＴはＯＮ状態（ＣＣＴ＝ＯＮ）、初期化トランジスタＩＳＴはＯＮ状態（ＩＳＴ＝ＯＮ）、画素トランジスタＳＳＴはＯＦＦ状態（ＳＳＴ＝ＯＦＦ）となる。つまり、出力トランジスタＢＣＴはＯＮ状態に、リセットトランジスタＲＳＴはＯＦＦ状態に、それぞれ切り替えられる。

この場合、駆動トランジスタＤＲＴのドレイン端子には出力トランジスタＢＣＴを介して第１電源電位ＰＶＤＤが供給される。

ここで、駆動トランジスタＤＲＴはオン状態となっているため、駆動トランジスタＤＲＴのドレイン端子に供給された第１電源電位ＰＶＤＤによって駆動トランジスタＤＲＴのチャネルを電流が流れ、当該駆動トランジスタＤＲＴのソース端子の電位が上昇する。その後、駆動トランジスタＤＲＴのソース端子の電位とゲート端子の電位との差が駆動トランジスタＤＲＴのしきい値電圧（Ｖｔｈ）に達すると、駆動トランジスタＤＲＴはオフ状態となる。言い換えると、駆動トランジスタＤＲＴのゲート端子－ソース端子間の電圧はキャンセル点（Ｖｇｓ＝Ｖｔｈ）に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに保持される。

具体的には、駆動トランジスタＤＲＴのゲート端子には初期化電圧Ｖｉｎｉが供給されており、当該駆動トランジスタＤＲＴのソース端子の電位がＶｉｎｉ－Ｖｔｈに達すると駆動トランジスタＤＲＴはオフ状態となる。これにより、駆動トランジスタＤＲＴのＶｔｈのばらつき分のオフセットが当該駆動トランジスタＤＲＴのゲート・ソース間に生じる。これにより、駆動トランジスタＤＲＴのしきい値のオフセットキャンセル動作は完了する。

次に、図９を参照して、映像信号（画素信号Ｖｓｉｇ）の書き込み動作について説明する。

書き込み動作の場合、出力制御信号ＢＧをハイ（ＢＧ＝Ｈ）、リセット制御信号ＲＧをロー（ＲＧ＝Ｌ）、発光制御信号ＣＧをロー（ＣＧ＝Ｌ）、初期化制御信号ＩＧをロー（ＩＧ＝Ｌ）、画素制御信号ＳＧをハイ（ＳＧ＝Ｈ）とする。

これによれば、出力トランジスタＢＣＴはＯＮ状態（ＢＣＴ＝ＯＮ）、リセットトランジスタＲＳＴはＯＦＦ状態（ＲＳＴ＝ＯＦＦ）、発光制御トランジスタＣＣＴはＯＦＦ状態（ＣＣＴ＝ＯＦＦ）、初期化トランジスタＩＳＴはＯＦＦ状態（ＩＳＴ＝ＯＦＦ）、画素トランジスタＳＳＴはＯＮ状態（ＳＳＴ＝ＯＮ）となる。つまり、発光制御トランジスタＣＣＴ及び初期化トランジスタＩＳＴはＯＦＦ状態に、画素トランジスタＳＳＴはＯＮ状態に切り替えられる。

この場合、画素トランジスタＳＳＴを通じて画素信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに書き込まれる。

ここで、駆動トランジスタＤＲＴのソースは上記したオフセットキャンセル動作によりＶｔｈの値毎に異なる電位となっているため、同じ映像信号を書き込む場合であっても当該駆動トランジスタＤＲＴの電圧Ｖｇｓは異なる。画素信号Ｖｓｉｇが完了した駆動トランジスタＤＲＴにおいて、電圧Ｖｇｓは次の式１で表される。

なお、図５において説明したように、例えば１行目の画素ＰＸに対する書き込みが完了した後は、同様にして２行目の画素に対する書き込みが行われる。第２行の画素に対する書き込みが行われる場合、１行目の画素ＰＸについては画素トランジスタＳＳＴをＯＦＦ状態とする。

上記した書き込み動作においては、発光制御トランジスタＣＣＴがＯＦＦ状態であるため、発光素子３０は点灯（発光）しない。

次に、図１０を参照して、発光素子３０を発光させる発光動作の概要について説明する。

発光動作の場合、出力制御信号ＢＧをハイ（ＢＧ＝Ｈ）、リセット制御信号ＲＧをロー（ＲＧ＝Ｌ）、発光制御信号ＣＧをハイ（ＣＧ＝Ｈ）、初期化制御信号ＩＧをロー（ＩＧ＝Ｌ）、画素制御信号ＳＧをロー（ＳＧ＝Ｌ）とする。

これによれば、出力トランジスタＢＣＴはＯＮ状態（ＢＣＴ＝ＯＮ）、リセットトランジスタＲＳＴはＯＦＦ状態（ＲＳＴ＝ＯＦＦ）、発光制御トランジスタＣＣＴはＯＮ状態（ＣＣＴ＝ＯＮ）、初期化トランジスタＩＳＴはＯＦＦ状態（ＩＳＴ＝ＯＦＦ）、画素トランジスタＳＳＴはＯＦＦ状態（ＳＳＴ＝ＯＦＦ）となる。つまり、画素トランジスタＳＳＴはＯＦＦ状態に、発光制御トランジスタＣＣＴはＯＮ状態に切り替えられる。なお、発光動作の際、ＰＷＭ制御トランジスタＥＭは所定期間ＯＮ状態となる。

この場合、上記した書き込み動作によって書き込まれた駆動トランジスタＤＲＴのゲート電位に応じて当該駆動トランジスタＤＲＴ及びＰＷＭ制御トランジスタＥＭを通り、発光素子３０に電流Ｉledが流れ、当該発光素子３０が点灯（発光）する。

発光期間において、電流Ｉｌｅｄは、駆動トランジスタＤＲＴから与えられる出力電流（駆動トランジスタＤＲＴの飽和領域の出力電流）Ｉｄｒｔに相当する（Ｉｌｅｄ＝Ｉｄｒｔ）。駆動トランジスタＤＲＴの利得係数をβとすると、出力電流Ｉｄｒｔは次の式２で表される。

そして、上記式２に上記式１を代入することにより、出力電流Ｉｄｒｔは次の式３で表される。

このため、出力電流Ｉｄｒｔは、駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈに依存しない値となり、出力電流Ｉｄｒｔへの駆動トランジスタＤＲＴのしきい値電圧のばらつきによる影響を排除することができる。

なお、上記利得係数βは、次の式で定義される。
β＝１／２×Ｃｏｘ×μ×Ｗ／Ｌ
なお、Ｃｏｘは単位面積当たりのゲート静電容量、μはキャリア移動度、Ｗは駆動トランジスタＤＲＴのチャネル幅、Ｌは駆動トランジスタＤＲＴのチャネル長である。

ここで、上記したように表示装置１がマイクロＬＥＤ表示装置である場合、当該マイクロＬＥＤ表示装置が有するマイクロＬＥＤの発光効率は電流密度によって異なることから、例えばＲＧＢ毎に最大の発光効率を得られる電流密度で発光制御することが重要である。

この場合、各画素ＰＸが表現する階調制御としては、最大発光効率を得られる電流をマイクロＬＥＤに流した状態でＰＷＭ制御を行うことが有効である。

しかしながら、各画素ＰＸが表現する階調制御をＰＷＭ制御（ＰＷＭにおけるデューティ制御）のみで行うと、画素回路が複雑になる。

そこで、本実施形態においては、表示領域ＤＡ（つまり、複数の画素ＰＸ）を複数の領域（以下、ブロックと表記）に分割し、当該ブロック単位でＰＷＭ制御を行うとともに、当該ブロック内の画素ＰＸの各々が表現する個別の階調については当該画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）に含まれる発光素子３０に供給される電流値（Ｖｓｉｇ）により微調整する構成とする。

まず、図１１を参照して、上記したブロックの概要について説明する。図１１に示すように、表示領域ＤＡは、複数のブロックに分割される。図１１では、表示領域ＤＡがＢｌｏｃｋ１～１６の１６のブロックに分割されている例が示されている。

表示領域ＤＡが分割されたＢｌｏｃｋ１～１６の各々には、表示領域ＤＡにマトリクス状に配置されている複数の画素ＰＸのうち、当該ブロック（領域）に対応する画素ＰＸが含まれている（割り当てられている）。なお、Ｂｌｏｃｋ１～１６には、例えば複数の画素ＰＸがそれぞれ含まれている。

ここで、表示領域ＤＡが分割された複数のＢｌｏｃｋ１～１６の各々には、ＲＧＢ毎に独立したＰＷＭ制御線４５が配置されている。具体的には、例えばＢｌｏｃｋ１に含まれる複数の画素ＰＸ（以下、画素ＰＸ１と表記）の各々には副画素ＳＰＲ、ＳＰＧ及びＳＰＢが含まれているが、Ｂｌｏｃｋ１には、複数の画素ＰＸ１に含まれる全ての副画素ＳＰＲに接続される１のＰＷＭ制御線４５Ｒ、複数の画素ＰＸ１に含まれる全ての副画素ＳＰＧに接続される１のＰＷＭ制御線４５Ｇ、複数の画素ＰＸ１に含まれる全ての副画素ＳＰＢに接続される１のＰＷＭ制御線４５Ｂの３つのＰＷＭ制御線（つまり、ＲＧＢ毎の制御線）４５が配置されている。ここでは、Ｂｌｏｃｋ１について説明したが、他のＢｌｏｃｋ２～１６についても同様である。

なお、図１１に示す例では表示領域ＤＡが１６のブロックに分割された場合について示されているが、当該表示領域ＤＡが分割されるブロックの数は１６以外の数であってもよいし、当該ブロックの形状も図１１に示すものと異なっていてもよい。

次に、図１２を参照して、ＰＷＭ制御線４５と画素ＰＸに含まれる副画素ＳＰＲ、ＳＰＧ及びＳＰＢとの接続関係について説明する。なお、図１２においては各画素ＰＸに含まれる副画素ＳＰＲ、ＳＰＧ及びＳＰＢの画素回路を示しているが、当該画素回路においては、主に駆動トランジスタＤＲＴ、ＰＷＭ制御トランジスタＥＭ及び発光素子３０についてのみ示し、他の構成については省略されている。

図１２に示すＰＷＭ制御線４５Ｒの一端は、例えばＢｌｏｃｋ１に含まれる複数の画素ＰＸ１の各々に含まれる副画素ＳＰＲのＰＷＭ制御トランジスタＥＭのゲート端子に接続されている。ここではＢｌｏｃｋ１に含まれる複数の画素ＰＸ１のうちの２つの画素ＰＸ１のみが示されているが、ＰＷＭ制御線４５Ｒは、他の画素ＰＸ１に含まれる副画素ＳＰＲのＰＷＭ制御トランジスタＥＭのゲート端子にも同様に接続されている。

このＰＷＭ制御線４５Ｒに後述するＰＷＭ制御信号が供給されることによって、Ｂｌｏｃｋ１内の全ての画素ＰＸ１に含まれる副画素ＳＰＲに対する包括的なＰＷＭ制御が可能となる。

また、ＰＷＭ制御線４５Ｇの一端は、例えばＢｌｏｃｋ１に含まれる複数の画素ＰＸ１の各々に含まれる副画素ＳＰＧのＰＷＭ制御トランジスタＥＭのゲート端子に接続されている。ここではＢｌｏｃｋ１に含まれる複数の画素ＰＸのうちの２つの画素ＰＸ１のみが示されているが、ＰＷＭ制御線４５Ｇは、他の画素ＰＸ１に含まれる副画素ＳＰＧのＰＷＭ制御トランジスタＥＭのゲート端子にも同様に接続されている。

このＰＷＭ制御線４５ＧにＰＷＭ制御信号が供給されることによって、Ｂｌｏｃｋ１内の全ての画素ＰＸ１に含まれる副画素ＳＰＧに対する包括的なＰＷＭ制御が可能となる。

更に、ＰＷＭ制御線４５Ｂの一端は、例えばＢｌｏｃｋ１に含まれる複数の画素ＰＸ１の各々に含まれる副画素ＳＰＢのＰＷＭ制御トランジスタＥＭのゲート端子に接続されている。ここではＢｌｏｃｋ１に含まれる複数の画素のＰＸのうちの２つの画素ＰＸ１のみが示されているが、ＰＷＭ制御線４５Ｂは、他の画素ＰＸ１に含まれる副画素ＳＰＢのＰＷＭ制御トランジスタＥＭのゲート端子にも同様に接続されている。

このＰＷＭ制御線４５ＢにＰＷＭ制御信号が供給されることによって、Ｂｌｏｃｋ１内の全ての含まれる副画素ＳＰＢに対する包括的なＰＷＭ制御が可能となる。

ここではＢｌｏｃｋ１について主に説明したが、他のＢｌｏｃｋ２～１６についても同様である。これによれば、本実施形態においては、各ＰＷＭ制御線４５に供給されるＰＷＭ制御信号に基づいて、ブロック単位でのＲＧＢ毎のＰＷＭ制御が可能となる。

なお、上記したようにＰＷＭ制御線４５の一端は副画素ＳＰＲ、ＳＰＧ及びＳＰＢのＰＷＭ制御トランジスタＥＭのゲート端子に接続されるが、当該ＰＷＭ制御線４５の他端は、パネルドライバ５に接続される。すなわち、上記したＰＷＭ制御のためのＰＷＭ制御信号は、パネルドライバ５から供給される。

ここで、本実施形態に係る表示装置１においては、上記したように各画素ＰＸに含まれる副画素ＳＰＲ、ＳＰＧ及びＳＰＢの駆動トランジスタＤＲＴのゲート端子に画素信号Ｖｓｉｇが供給される。

このため、本実施形態において画素ＰＸが表現する階調は、図１３に示すように、ＳＧ線に接続された画素トランジスタＳＳＴを介して供給される画素信号Ｖｓｉｇに基づく各副画素ＳＰＲ、ＳＰＧ及びＳＰＢの発光素子３０の発光輝度と、ＰＷＭ制御線４５を介して供給されるＰＷＭ制御信号に基づく各副画素ＳＰＲ、ＳＰＧ及びＳＰＢの発光素子３０の発光時間とによって制御される。なお、画素信号Ｖｓｉｇは各画素ＰＸに含まれる副画素毎に供給される信号であるが、ＰＷＭ制御信号は各ブロック毎に供給される信号である。

以下、図１４のフローチャートを参照して、パネルドライバ５（駆動部）の処理手順について説明する。ここでは、パネルドライバ５によって実行される処理のうち、上記した階調制御に関する処理について主に説明する。

まず、パネルドライバ５は、上記したように制御基板から出力される映像信号を取得する（ステップＳ１）。この映像信号には、表示パネル２に表示されるフレーム（画像）における各画素ＰＸのＲ、Ｇ及びＢの階調値（輝度値）の情報が含まれている。

次に、上記した表示領域ＤＡが分割された複数のブロックの各々に対して、以下のステップＳ２及びＳ３の処理が実行される。以下、ステップＳ２及びＳ３の処理の対象となるブロックを対象ブロックと称する。

なお、ステップＳ２及びＳ３の処理は、対象ブロック内の複数の画素ＰＸに含まれる複数の副画素ＳＰＲ、ＳＰＧ及びＳＰＢ（つまり、ＲＧＢ）毎に実行される。以下、対象ブロック内の複数の画素ＰＸに含まれる複数の副画素ＳＰＲ（以下、単に対象ブロック内の複数の副画素ＳＰＲと表記）についてステップＳ２及びＳ３の処理が実行される場合について説明する。

この場合、パネルドライバ５は、ステップＳ１において取得された映像信号に基づいて、対象ブロック内の複数の副画素ＳＰＲの各々の階調値の平均値（以下、階調平均値と表記）を算出する（ステップＳ２）。

パネルドライバ５は、ステップＳ２において算出された階調平均値に基づいて、対象ブロック内の複数の副画素ＳＰＲのＰＷＭ制御トランジスタＥＭに供給されるＰＷＭ制御信号の信号値（以下、ＰＷＭ制御値と表記）を決定する（ステップＳ３）。

なお、ステップＳ２において決定されるＰＷＭ制御値は、対象ブロック内の複数の副画素ＳＰＲに最適なＰＷＭ比率に相当する。ステップＳ２においては、複数の副画素ＳＰＲの発光素子３０に最大発光効率の電流値を流した状態でＰＷＭ制御を実行した場合に、上記した階調平均値に対応する階調を表現することが可能となるようなＰＷＭ制御値が決定される。このＰＷＭ制御値は、対象ブロック内の複数の副画素ＳＰＲ間で共通の輝度情報である。

ここでは対象ブロック内の複数の副画素ＳＰＲについてステップＳ２及びＳ３の処理が実行される場合について説明したが、対象ブロック内の複数の副画素ＳＰＧ及びＳＰＢについても同様にステップＳ２及びＳ３の処理が実行される。

これによれば、対象ブロック内の複数の副画素ＳＰＲ、ＳＰＧ及びＳＰＢ毎（つまり、ＲＧＢ毎）のＰＷＭ制御トランジスタＥＭに対するＰＷＭ制御値が決定される。

ステップＳ３の処理が実行されると、全てのブロックについてステップＳ２及びＳ３の処理が実行されたか否かが判定される（ステップＳ４）。

全てのブロックについて処理が実行されていないと判定された場合（ステップＳ４のＮＯ）、上記したステップＳ２に戻って処理が繰り返される。この場合、処理が実行されていないブロックを対象ブロックとしてステップＳ２及びＳ３の処理が実行される。

一方、全てのブロックについて処理が実行されたと判定された場合（ステップＳ４のＹＥＳ）、表示領域ＤＡに備えられている複数の画素ＰＸの各々に含まれる副画素の全てに対して、以下のステップＳ５及びＳ６の処理が実行される。以下、ステップＳ５及びＳ６の処理の対象となる副画素を対象副画素と称する。

この場合、パネルドライバ５は、ステップＳ１において取得された映像信号に含まれる対象副画素の階調値と、当該対象副画素を含む画素ＰＸが含まれるブロックに対して上記したステップＳ２において算出された階調平均値（当該対象副画素の階調値を用いて算出された階調平均値）との差分を算出する（ステップＳ５）。

なお、ステップＳ５において算出される差分は、上記したように対象副画素の発光素子３０に最大発光効率の電流値を流した状態でＰＷＭ制御が行われた場合に表現される階調値（つまり、階調平均値）と、映像信号に基づいて対象副画素が表現すべき階調値との差分に相当する。

パネルドライバ５は、ステップＳ５において算出された差分に基づいて、画素トランジスタＳＳＴを介して対象副画素の駆動トランジスタＤＲＴのゲート端子に供給される画素信号Ｖｓｉｇの信号値（以下、画素信号値と表記）を決定する（ステップＳ６）。

ステップＳ６においては、上記したステップＳ５において算出された差分を微調整し、上記したＰＷＭ制御値に基づいてＰＷＭ制御が行われた状態で、映像信号に基づいて表現すべき階調値に対応する輝度で対象副画素（対象副画素の発光素子３０）が発光することが可能なような画素信号値が決定される。この画素信号値は、対象副画素に対して独立して（個別に）決定された輝度情報である。

ステップＳ６の処理が実行されると、全ての副画素についてステップＳ５及びＳ６の処理が実行されたか否かが判定される（ステップＳ７）。

全ての副画素について処理が実行されていないと判定された場合（ステップＳ７のＮＯ）、上記したステップＳ５に戻って処理が繰り返される。この場合、処理が実行されていない副画素を対象副画素としてステップＳ５及びＳ６の処理が実行される。

一方、全ての副画素について処理が実行されたと判定された場合（ステップＳ７のＹＥＳ）、パネルドライバ５は、上記したステップＳ３において決定されたブロック毎のＰＷＭ制御値（第１輝度情報）及びステップＳ６において決定された副画素毎の画素信号値（第２輝度情報）を含む映像信号に基づいて複数の画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）を駆動する（ステップＳ８）。

上記した処理によれば、各ブロックにおいて決定された共通のＰＷＭ制御値（つまり、当該ＰＷＭ制御値に基づいて決定される発光時間）及び当該ブロック内の各画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）に対して独立して決定された画素信号値（つまり、当該画素信号値によって決定される電流値に基づく発光輝度）に基づいて各副画素の発光素子３０を発光させることによって、映像信号に基づく当該画素ＰＸの階調を表現することが可能となる。

なお、図１４の処理は、１フレームの表示を行う度に実行される。すなわち、上記したＰＷＭ制御値（第１輝度情報）及び画素信号値（第２輝度情報）は、１フレームの表示を行うための映像信号に属するものである。

以下、図１５を参照して、本実施形態に係る表示装置１において実行されるＰＷＭ制御について説明する。ここでは、図１１等に示す複数のＢｌｏｃｋ１～１６のうちのＢｌｏｃｋ１内の画素ＰＸ１に含まれる副画素ＳＰＲ、ＳＰＧ及びＳＰＢの各々におけるＰＷＭ制御について具体的に説明する。

ここで、図１５に示す書き込み期間において、上記した図９で説明した映像信号の書き込み動作が実行された場合を想定する。なお、この書き込み動作は上記したように行単位で行われる。このため、書き込み動作は、図１１に示すＢｌｏｃｋ１～４内の複数の画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）に対して行われる。

この場合、Ｂｌｏｃｋ１内の各副画素においては、画素トランジスタＳＳＴを通じて画素信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに書き込まれるが、当該駆動トランジスタＤＲＴのゲートに書き込まれる画素信号Ｖｓｉｇの信号値は、当該副画素を対象画素として上記した図１４に示すステップＳ６の処理が実行されることによって決定された画素信号値である。

上記したＢｌｏｃｋ１～４内の複数の画素ＰＸ１に対する書き込み動作が完了する（書き込み期間が終了する）と、図１５に示す発光期間においては、上記した図１０で説明した発光動作が実行される。

この発光期間において、Ｂｌｏｃｋ１内の複数の副画素ＳＰＲ、ＳＰＧ及びＳＰＢの各々のＰＷＭ制御トランジスタＥＭには、ＰＷＭ制御線４５を介してＰＷＭ制御信号が供給される。

ここで、図１５において、ＰＷＭ制御トランジスタＥＭ－Ｒは、Ｂｌｏｃｋ１内の複数の副画素ＳＰＲのＰＷＭ制御トランジスタＥＭの集合を表している。同様に、ＰＷＭ制御トランジスタＥＭ－Ｇは、Ｂｌｏｃｋ１内の複数の副画素ＳＰＧのＰＷＭ制御トランジスタＥＭの集合を表している。更に、ＰＷＭ制御トランジスタＥＭ－Ｂは、Ｂｌｏｃｋ１内の複数の副画素ＳＰＢのＰＷＭ制御トランジスタＥＭの集合を表している。上記したようにＰＷ制御信号は、ＰＷＭ制御トランジスタＥＭ－Ｒ、ＥＭ－Ｇ、ＥＭ－Ｂ毎に供給される。

図１５に示す例では、ＰＷＭ制御トランジスタＥＭ－Ｒには、発光期間の８割の時間で発光素子３０を発光させるＰＷＭ制御信号が供給されていることが示されている。なお、このＰＷＭ制御トランジスタＥＭ－Ｒに供給されるＰＷＭ制御信号の信号値は、Ｂｌｏｃｋ１を対象ブロックとし、当該Ｂｌｏｃｋ１内の複数の副画素ＳＰＲについて実行された図１４に示すステップＳ３において決定されたＰＷＭ制御値である。

また、ＰＷＭ制御トランジスタＥＭ－Ｇには、発光期間の５割の時間で発光素子３０を発光させるＰＷＭ制御信号が供給されていることが示されている。なお、このＰＷＭ制御トランジスタＥＭ－Ｇに供給されるＰＷＭ制御信号の信号値は、Ｂｌｏｃｋ１を対象ブロックとし、当該Ｂｌｏｃｋ１内の複数の副画素ＳＰＧについて実行された図１４に示すステップＳ３において決定されたＰＷＭ制御値である。

また、ＰＷＭ制御トランジスタＥＭ－Ｂには、発光期間の３割の時間で発光素子３０を発光させるＰＷＭ制御信号が供給されていることが示されている。なお、このＰＷＭ制御トランジスタＥＭ－Ｂに供給されるＰＷＭ制御信号の信号値は、Ｂｌｏｃｋ１を対象ブロックとし、当該Ｂｌｏｃｋ１内の複数の副画素ＳＰＢについて実行された図１４に示すステップＳ３において決定されたＰＷＭ制御値である。

すなわち、Ｂｌｏｃｋ１内の例えば１つの副画素ＳＰＲの発光素子３０は、当該副画素ＳＰＲに対して個別に決定された画素信号値（つまり、当該副画素ＳＰＲに含まれる発光素子３０の発光輝度）及び当該Ｂｌｏｃｋ１内の複数の副画素ＳＰＲに対して共通に決定されたＰＷＭ制御値（つまり、当該副画素ＳＰＲに含まれる発光素子３０の発光時間）に基づいて発光することによって、映像信号に基づく当該副画素ＳＰＲの階調を表現する。

同様に、Ｂｌｏｃｋ１内の例えば１つの副画素ＳＰＧの発光素子３０は、当該副画素ＳＰＧに対して個別に決定された画素信号値（つまり、当該副画素ＳＰＧに含まれる発光素子３０の発光輝度）及び当該Ｂｌｏｃｋ１内の複数の副画素ＳＰＧに対して共通に決定されたＰＷＭ制御値（つまり、当該副画素ＳＰＧに含まれる発光素子３０の発光時間）に基づいて発光することによって、映像信号に基づく当該副画素ＳＰＧの階調を表現する。

更に、Ｂｌｏｃｋ１内の例えば１つの副画素ＳＰＢの発光素子３０は、当該副画素ＳＰＢに対して個別に決定された画素信号値（つまり、当該副画素ＳＰＢに含まれる発光素子３０の発光輝度）及び当該Ｂｌｏｃｋ１内の複数の副画素ＳＰＢに対して共通に決定されたＰＷＭ制御値（つまり、当該副画素ＳＰＢに含まれる発光素子３０の発光時間）に基づいて発光することによって、映像信号に基づく当該副画素ＳＰＢの階調を表現する。

すなわち、本実施形態において、映像信号に基づく画素ＰＸの階調は、当該画素ＰＸに含まれる複数の副画素ＳＰＲ、ＳＰＧ及びＳＰＢの各々に含まれる発光素子３０がそれぞれ上記したように発光することによって表現することができる。

なお、図１５においては、副画素ＳＰＲ、ＳＰＧ及びＳＰＢの発光素子３０がＰＷＭ制御によって点灯及び消灯を繰り返すことが示されているが、上記した発光期間全体に対してＰＷＭ制御値に基づく発光時間（ＰＷＭ比率）で発光するのであれば、発光素子３０の点灯及び消灯の繰り返し回数は限定されない。具体的には、例えばＢｌｏｃｋ１内の副画素ＳＰＲの発光素子３０は、ＰＷＭ制御信号（ＰＷＭ制御値）に基づいて当該発光期間の開始から８割の時間において継続して発光し、残りの２割の時間において継続して消灯しても構わない。

ここでは、主にＢｌｏｃｋ１内の複数の画素ＰＸに含まれる副画素ＳＰＲ、ＳＰＧ及びＳＰＢの各々に対するＰＷＭ制御について説明したが、上記したようにＢｌｏｃｋ１～４内の複数の画素ＰＸに対する書き込み動作が完了した場合、Ｂｌｏｃｋ２～４内の複数の画素ＰＸに含まれる副画素ＳＰＲ、ＳＰＧ及びＳＰＢについても同様のＰＷＭ制御が実行される。

更に、Ｂｌｏｃｋ１～４内の複数の画素ＰＸに対する書き込み動作が完了した場合には、図１５に示すようにＢｌｏｃｋ５～８内の複数の画素ＰＸに対する書き込み動作が開始される。Ｂｌｏｃｋ５～８内の複数の画素ＰＸに対する書き込み動作が完了した場合には、当該Ｂｌｏｃｋ５～８内の複数の画素ＰＸの発光期間が開始する。なお、この発光期間中の動作については、上記したＢｌｏｃｋ１～４と同様である。また、Ｂｌｏｃｋ９～１２及びＢｌｏｃｋ１３～１６についても同様である。

上記したように本実施形態においては、表示領域ＤＡを複数のブロック（領域）に分割したうちの１つのブロックに含まれる画素の階調平均値に基づく、当該１つのブロックに含まれる画素間で共通のＰＷＭ制御値（第１輝度情報）と、当該ブロックに含まれる画素の階調値と当該階調平均値との差分に基づく、当該画素のそれぞれにおいて独立した画素信号（第２輝度情報）と、を含む映像信号に基づいて複数の画素を駆動する。この場合、パネルドライバ５（駆動部）は、ＰＷＭ制御値に基づいてブロックに含まれる画素に共通の発光時間を制御し、かつ、画素信号値に基づいて当該ブロックに含まれる画素のそれぞれが有する発光素子２０に供給される電流値を制御する。

すなわち、本実施形態において、各ブロックに含まれる画素の階調は、ＰＷＭ制御値に基づいて制御される発光時間と、画素信号値に基づいて制御される電流値に基づく発光輝度との積算で表現することができる。

ここで、図１６は、電流値に対するカンデラ（明るさ）によって規定される発光素子３０（マイクロＬＥＤ）の発光効率と当該発光素子３０に流れる電流密度との関係を示している。

図１６においては上記したように発光素子３０に流れる電流密度によって当該発光素子３０の発光効率が変化することが示されているが、本実施形態においては、発光効率が最大となる電流値（電流密度）を基準としてＰＷＭ制御によりブロックに含まれる複数の画素の階調を包括的に調整し、当該画素の各々の実際の階調については画素信号Ｖｓｉｇによって微調整する。

これによれば、全ての画素の階調値をＰＷＭ制御のみで行う必要がないため画素回路が複雑になることを回避することができるとともに、発光効率が最大となる電流値付近の電流値（すなわち、発光効率が最大となる電流値の所定範囲内）で各画素の階調を制御することが可能となるため、本実施形態においては高輝度かつ低消費電力を実現することが可能となる。なお、発光効率が最大となる電流値付近の電流値（発光効率が最大となる電流値から予め定められた範囲内にある値）とは、上記した映像信号に含まれる画素の階調値と、当該画素が含まれるブロックに対して算出された階調平均値との差分を微調整する程度に発光効率が最大となる電流値から増減させた電流値をいう。

なお、上記した構成は、複数の画素の各々が第１主電源線４１（第１電源電位）と第２主電源線４２（第２電源電位）との間に駆動トランジスタＤＲＴ及び発光素子３０と直列に接続されたＰＷＭ制御トランジスタＥＭを有し、上記した発光時間を当該ＰＷＭ制御トランジスタＥＭの導通、非導通によって制御することによって実現可能である。

また、上記した図１４においては１フレームの表示を行うための映像信号が取得された際に決定されたＰＷＭ制御値及び画素信号値（つまり、１フレームの表示を行うための映像信号に属するＰＷＭ制御値及び画素信号値）を用いて複数の画素を駆動するものとして説明したが、ＰＷＭ制御値としては、例えば当該フレームよりも前のフレームの表示を行うための映像信号に基づいて決定されたＰＷＭ制御値（つまり、前のフレームの映像信号に属するＰＷＭ制御値）を用いる構成としてもよい。

なお、本実施形態においては、画素ＰＸが副画素ＳＰＲ、ＳＰＧ及びＳＰＢを含むものとして説明したが、当該画素ＰＸには、副画素ＳＰＲ、ＳＰＧ及びＳＰＢに加えて白色を発光する発光素子を有する副画素が更に含まれていてもよい。また、画素ＰＸは、１つの副画素を含む構成であってもよい。なお、画素ＰＸが１つの副画素を含む構成の場合には、ブロック内の複数の画素ＰＸの階調平均値に基づいてＰＷＭ制御値が決定されればよい。

また、画素ＰＸが副画素ＳＰＲ、ＳＰＧ及びＳＰＢを含む場合であっても、例えば複数の画素ＰＸの階調平均値に基づいてＰＷＭ制御値が決定される構成であってもよい。これによれば、１つのブロック内の複数の画素ＰＸに含まれる全ての副画素ＳＰＲ、ＳＰＧ及びＳＰＢについて同一のＰＷＭ制御値によるＰＷＭ制御を行うことが可能である。

また、図１１等においては、各ＰＷＭ制御線４５を表示領域ＤＡの左右の外側を引き回して表示領域ＤＡ（ブロック）内に配置する例を示しているが、当該ＰＷＭ制御線４５は、画素ＰＸ内を経由してブロック内に配置してもよい。また、ＰＷＭ制御線４５は、例えば他の信号線や第１主電源線４１（ＰＶＤＤ）等に重ねてブロック内に引き回してもよい。

また、本実施形態においては、隣接するブロック間でのＰＷＭ制御値（ＰＷＭ比率）の違いにより、当該隣接するブロックの境界近傍で境界ムラが視認される可能性がある。これについては、パネルドライバ５において、画素信号値に適切な補正を施すことにより、当該境界ムラの影響を低減することが可能である。

なお、本実施形態においては、発光素子としてマイクロＬＥＤを用いたマクロＬＥＤ表示装置について主に説明したが、本実施形態に係る表示装置１は、発光素子として有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置（有機ＥＬディスプレイ）等であっても構わない。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…表示装置、２…表示パネル、３…第１回路基板、４…第２回路基板、５…パネルドライバ（駆動部）、３０…発光素子、ＤＲＴ…駆動トランジスタ、ＥＭ…ＰＷＭ制御トランジスタ、ＰＸ…画素、ＳＰＲ，ＳＰＧ，ＳＰＢ…副画素。

Claims (14)

1. 表示領域にマトリクス状に配置された複数の画素と、
   映像信号に基づいて前記複数の画素を駆動する駆動部と
   を具備し、
   前記複数の画素はそれぞれ、発光素子と、前記発光素子への電流値を制御する駆動トランジスタとを有し、
   前記駆動トランジスタと前記発光素子とは、第１電源電位と、前記第１電源電位と電位差を有する第２電源電位との間に直列に接続され、
   前記複数の画素を駆動するための映像信号は、第１輝度情報と第２輝度情報とを含み、
   前記第１輝度情報は、前記表示領域を複数の領域に分割したうちの１つの領域に含まれる画素の階調値の平均値に基づく、当該１つの領域に含まれる画素間で共通の輝度情報であり、
   前記第２輝度情報は、前記１つの領域に含まれる画素の階調値と前記平均値との差分に基づく、前記１つの領域に含まれる画素のそれぞれにおいて独立した輝度情報であり、
   前記駆動部は、前記第１輝度情報に基づいて前記１つの領域に含まれる画素に共通の発光時間を制御し、かつ、前記第２輝度情報に基づいて前記１つの領域に含まれる画素のそれぞれが有する前記発光素子に供給される電流値を制御する
   表示装置。
2. 前記１つの領域に含まれる画素の階調は、前記第１輝度情報に基づいて制御される発光時間と、前記第２輝度情報に基づいて制御される電流値に基づく発光輝度と、の積算で表現される、請求項１記載の表示装置。
3. 前記発光素子は、前記表示領域において、前記画素に対応して形成された画素電極上に実装されたマイクロＬＥＤである、請求項１記載の表示装置。
4. 前記第２輝度情報に基づいて制御される電流値は、前記マイクロＬＥＤの発光効率が最大となる電流値から予め定められた範囲内にある値である、請求項３記載の表示装置。
5. 前記複数の画素はそれぞれ、前記第１電源電位と前記第２電源電位との間に、前記駆動トランジスタと前記発光素子と共に直列に接続された制御トランジスタを更に有し、
   前記発光時間は、前記制御トランジスタの導通、非導通によって制御される
   請求項１記載の表示装置。
6. 前記第１輝度情報及び前記第２輝度情報は、１フレームの表示を行うための前記映像信号に属する、請求項１記載の表示装置。
7. 前記第２輝度情報は、１フレームの表示を行うための前記映像信号に属し、
   前記第１輝度情報は、前記１フレームよりも前のフレームの表示を行うための前記映像信号に属する
   請求項１記載の表示装置。
8. 表示領域にマトリクス状に配置された複数の画素を備える表示装置の駆動方法であって、
   映像信号を取得するステップと、
   前記取得された映像信号に基づいて前記複数の画素を駆動するステップと
   を具備し、
   前記複数の画素はそれぞれ、発光素子と、前記発光素子への電流値を制御する駆動トランジスタとを有し、
   前記駆動トランジスタと前記発光素子とは、第１電源電位と、前記第１電源電位と電位差を有する第２電源電位との間に直列に接続され、
   前記複数の画素を駆動するための映像信号は、第１輝度情報と第２輝度情報とを含み、
   前記第１輝度情報は、前記表示領域を複数の領域に分割したうちの１つの領域に含まれる画素の平均階調値に基づく、当該１つの領域に含まれる画素間で共通の輝度情報であり、
   前記第２輝度情報は、前記１つの領域に含まれる画素の階調値と前記平均階調値との差分に基づく、前記１つの領域に含まれる画素のそれぞれにおいて独立した輝度情報であり、
   前記駆動するステップは、
   前記第１輝度情報に基づいて前記１つの領域に含まれる画素に共通の発光時間を制御するステップと、
   前記第２輝度情報に基づいて前記１つの領域に含まれる画素のそれぞれが有する前記発光素子に供給される電流値を制御するステップと
   を含む
   表示装置の駆動方法。
9. 前記１つの領域に含まれる画素の階調は、前記第１輝度情報に基づいて制御される発光時間と、前記第２輝度情報に基づいて制御される電流値に基づく発光輝度と、の積算で表現される、請求項８記載の表示装置の駆動方法。
10. 前記発光素子は、前記表示領域において、前記画素に対応して形成された画素電極上に実装されたマイクロＬＥＤである、請求項８記載の表示装置の駆動方法。
11. 前記第２輝度情報に基づいて制御される電流値は、前記マイクロＬＥＤの発光効率が最大となる電流値から予め定められた範囲内にある値である、請求項１０記載の表示装置の駆動方法。
12. 前記複数の画素はそれぞれ、前記第１電源電位と前記第２電源電位との間に、前記駆動トランジスタと前記発光素子と共に直列に接続された制御トランジスタを更に有し、
    前記発光時間は、前記制御トランジスタの導通、非導通によって制御される
    請求項８記載の表示装置の駆動方法。
13. 前記第１輝度情報及び前記第２輝度情報は、１フレームの表示を行うための前記映像信号に属する、請求項８記載の表示装置の駆動方法。
14. 前記第２輝度情報は、１フレームの表示を行うための前記映像信号に属し、
    前記第１輝度情報は、前記１フレームよりも前のフレームの表示を行うための前記映像信号に属する
    請求項８記載の表示装置の駆動方法。

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