JP7066537B2 - 表示装置及び表示装置の駆動方法 - Google Patents
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Description
本発明の実施形態は、表示装置及び表示装置の駆動方法に関する。
自発光素子である発光ダイオード(LED:Light Emitting Diode)を用いたLEDディスプレイが知られているが、近年では、より高精細化した表示装置として、マイクロLEDと称される微小な発光ダイオード素子を用いた表示装置(以下、マイクロLEDディスプレイと表記)が開発されている。
このマイクロLEDディスプレイは、従来の液晶表示ディスプレイや有機ELディスプレイと異なり、表示領域に、チップ状の多数のマイクロLEDが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代ディスプレイとして注目されている。
しかしながら、マイクロLEDディスプレイにおいては、各素子に流れる電流密度によって当該素子の発光効率が異なることが知られており、高輝度かつ低消費電力を実現することが困難である。
そこで、本発明が解決しようとする課題は、高輝度かつ低消費電力を実現することが可能な表示装置を提供することにある。
実施形態によれば、表示領域にマトリクス状に配置された複数の画素と、映像信号に基づいて前記複数の画素を駆動する駆動部とを具備する表示装置が提供される。前記複数の画素はそれぞれ、発光素子と、前記発光素子への電流値を制御する駆動トランジスタとを有する。前記駆動トランジスタと前記発光素子とは、第1電源電位と、前記第1電源電位と電位差を有する第2電源電位との間に直列に接続される。前記複数の画素を駆動するための映像信号は、第1輝度情報と第2輝度情報とを含む。前記第1輝度情報は、前記表示領域を複数の領域に分割したうちの1つの領域に含まれる画素の階調値の平均値に基づく、当該1つの領域に含まれる画素間で共通の輝度情報である。前記第2輝度情報は、前記1つの領域に含まれる画素の階調値と、前記平均値との差分に基づく、前記1つの領域に含まれる画素のそれぞれにおいて独立した輝度情報である。前記駆動部は、前記第1輝度情報に基づいて前記1つの領域に含まれる画素に共通の発光時間を制御し、かつ、前記第2輝度情報に基づいて前記1つの領域に含まれる画素のそれぞれが有する前記発光素子に供給される電流値を制御する。
以下、図面を参照して、実施形態について説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
図1は、本実施形態に係る表示装置1の構成を概略的に示す斜視図である。図1は、第1方向Xと、第1方向Xに垂直な第2方向Yと、第1方向X及び第2方向Yに垂直な第3方向Zによって規定される三次元空間を示している。なお、第1方向X及び第2方向Yは、互いに直交しているが、90°以外の角度で交差していてもよい。また、本実施形態において、第3方向Zを上と定義し、第3方向Zと反対側の方向を下と定義する。「第1部材の上の第2部材」及び「第1部材の下の第2部材」とした場合、第2部材は、第1部材に接していてもよく、第1部材から離れて位置していてもよい。
以下、本実施形態においては、表示装置1が自発光素子であるマイクロLEDを用いたマイクロLED表示装置(マイクロLEDディスプレイ)である場合について主に説明する。
図1に示すように、表示装置1は、表示パネル2、第1回路基板3及び第2回路基板4等を備える。
表示パネル2は、一例では矩形状である。図示した例では、表示パネル2の短辺EXは、第1方向Xと平行であり、表示パネル2の長辺EYは、第2方向Yと平行である。第3方向Zは、表示パネル2の厚さ方向に相当する。表示パネル2の主面は、第1方向Xと第2方向Yとにより規定されるX-Y平面に平行である。表示パネル2は、表示領域DA、及び表示領域DAの外側の非表示領域NDAを有している。非表示領域NDAは、端子領域MTを有している。図示した例では、非表示領域NDAは、表示領域DAを囲んでいる。
表示領域DAは、画像を表示する領域であり、例えばマトリクス状に配置された複数の画素PXを備えている。画素PXは、発光素子(マイクロLED)及び当該発光素子を駆動するためのスイッチング素子(駆動トランジスタ)等を含む。
端子領域MTは、表示パネル2の短辺EXに沿って設けられ、表示パネル2を外部装置等と電気的に接続するための端子を含んでいる。
第1回路基板3は、端子領域MTの上に実装され、表示パネル2と電気的に接続されている。第1回路基板3は、例えばフレキシブルプリント回路基板である。第1回路基板3は、表示パネル2を駆動する駆動ICチップ(以下、パネルドライバと表記)5等を備えている。なお、図示した例では、パネルドライバ5は、第1回路基板3の上に配置されているが、下に配置されていてもよい。または、パネルドライバ5は、第1回路基板3以外に実装されていてもよく、例えば第2回路基板4に実装されていてもよい。第2回路基板4は、例えばフレキシブルプリント回路基板である。第2回路基板4は、第1回路基板3の例えば下方において第1回路基板3と接続されている。
上記したパネルドライバ5は、例えば第2回路基板4を介して制御基板(図示せず)と接続されている。パネルドライバ5は、例えば制御基板から出力される映像信号に基づいて複数の画素PXを駆動することによって表示パネル2に画像を表示する制御を実行する。
なお、表示パネル2は、斜線を付して示す折り曲げ領域BAを有していてもよい。折り曲げ領域BAは、表示装置1が電子機器等の筐体に収容される際に折り曲げられる領域である。折り曲げ領域BAは、非表示領域NDAのうち端子領域MT側に位置している。折り曲げ領域BAが折り曲げられた状態において、第1回路基板3及び第2回路基板4は、表示パネル2と対向するように、表示パネル2の下方に配置される。
図2は、表示装置1の断面構造を模式的に表したものである。ここでは、上記したマイクロLEDと称される微小な発光ダイオード素子が表示素子として画素電極上に実装された例について説明する。
なお、図2においては、画素を構成するTFT(Thin Film Transistor)を含む表示領域DA、端子領域MT、及び当該端子領域MTを含む非表示領域NDA(額縁領域)を折り曲げるための折り曲げ領域BAについて主に示している。
図2に示す表示パネル2のアレイ基板ARは、絶縁基板21を備えている。絶縁基板21としては、TFT工程中の処理温度に耐えるのであれば特に材質は問わないが、主に石英、無アルカリガラス等のガラス基板、またはポリイミド等の樹脂基板を用いることができる。樹脂基板は可撓性を有し、シートディスプレイとして表示装置1を構成することができる。なお、樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。上記のことから、絶縁基板21を、有機絶縁層、又は樹脂層と称した方が適当な場合があり得る。
絶縁基板21上には、三層積層構造のアンダーコート層22が設けられている。アンダーコート層22は、シリコン酸化物(SiO2)で形成された第1層22a、シリコン窒化物(SiN)で形成された第2層22b、及びシリコン酸化物(SiO2)で形成された第3層22cを有している。最下層の第1層22aは基材である絶縁基板21との密着性向上のため、中層の第2層22bは外部からの水分及び不純物のブロック膜として、最上層の第3層22cは第2層22b中に含有する水素原子が後述する半導体層SC側に拡散しないようにするブロック膜として、それぞれ設けられている。なお、アンダーコート層22は、この構造に限定されるものではない。アンダーコート層22は、更に積層があってもよいし、単層構造あるいは二層構造であってもよい。例えば、絶縁基板21がガラスである場合、シリコン窒化膜は比較的密着性がよいため、当該絶縁基板21上に直接シリコン窒化膜を形成しても構わない。
遮光層23は、絶縁基板21の上に配置されている。遮光層23の位置は、後にTFTを形成する箇所に合わせられている。本実施形態において、遮光層23は、金属で形成されている。但し、遮光層23は、黒色層など、遮光性を有する材料で形成されていればよい。また、本実施形態において、遮光層23は、第1層22aの上に設けられ、第2層22bで覆われている。なお、本実施形態と異なり、遮光層23は、絶縁基板21の上に設けられ、第1層22aで覆われていてもよい。遮光層23によれば、TFTのチャネル裏面への光の侵入を抑制することができるため、絶縁基板21側から入射され得る光に起因したTFT特性の変化を抑制することが可能である。また、遮光層23を導電層で形成した場合には、当該遮光層23に所定の電位を与えることで、TFTにバックゲート効果を付与することが可能である。
上記したアンダーコート層22上にはTFT(例えば、駆動トランジスタDRT)が形成される。TFTとしては半導体層SCにポリシリコンを利用するポリシリコンTFTを例としている。本実施形態において、低温ポリシリコンを利用して半導体層SCが形成されている。TFTは、NchTFT、PchTFTのいずれを用いてもよい。または、NchTFTとPchTFTを同時に形成してもよい。以後、駆動トランジスタDRTとしてNchTFTを用いた例として説明する。NchTFTの半導体層SCは、第1領域と、第2領域と、第1領域及び第2領域の間のチャネル領域と、チャネル領域及び第1領域の間並びにチャネル領域及び第2領域の間にそれぞれ設けられた低濃度不純物領域と、を有する。第1及び第2領域の一方がソース領域として機能し、第1及び第2領域の他方がドレイン領域として機能している。ゲート絶縁膜GIはシリコン酸化膜を用い、ゲート電極GEはMoW(モリブデン・タングステン)で形成されている。なお、ゲート電極GEなど、ゲート絶縁膜GIの上に形成される配線や電極を、1st配線、又は1stメタルと称する場合がある。ゲート電極GEは、TFTのゲート電極としての機能に加え、後述する保持容量電極としての機能も有している。ここではトップゲート型のTFTを例として説明しているが、TFTはボトムゲート型のTFTであってもよい。
ゲート絶縁膜GI及びゲート電極GEの上には、層間絶縁膜24が設けられている。層間絶縁膜24は、ゲート絶縁膜GI及びゲート電極GEの上に、例えば、シリコン窒化膜及びシリコン酸化膜を順に積層して構成されている。ゲート絶縁膜GI及び層間絶縁膜24は、折り曲げ領域BAに設けられていない。そのため、折り曲げ領域BAを含む絶縁基板21上の全領域に、ゲート絶縁膜GI及び層間絶縁膜24を形成した後、ゲート絶縁膜GI及び層間絶縁膜24にパターニングを行って、ゲート絶縁膜GI及び層間絶縁膜24のうち少なくとも折り曲げ領域BAに相当する箇所を除去している。更に、層間絶縁膜24などの除去によってアンダーコート層22が露出するため、当該アンダーコート層22についてもパターニングを行って折り曲げ領域BAに相当する箇所を除去している。アンダーコート層22を除去した後には、絶縁基板21を構成する例えばポリイミドが露出する。なお、アンダーコート層22のエッチングを通じて、絶縁基板21の上面が一部浸食された膜減りを生ずる場合がある。
この場合、層間絶縁膜24の端部における段差部分及びアンダーコート層22の端部における段差部分のそれぞれの下層に配線パターンを形成しておいてもよい。これによれば、次の工程で形成する引き回し配線LLが段差部分を横切る際に、配線パターンの上を通る。層間絶縁膜24とアンダーコート層22との間にはゲート電極GIがあり、アンダーコート層22と絶縁基板21との間には例えば遮光層23があるので、それらの層を利用して配線パターンを形成することができる。
層間絶縁膜24の上に、第1電極E1、第2電極E2、及び引き回し配線LLが設けられている。第1電極E1、第2電極E2、及び引き回し配線LLは、それぞれ三層積層構造(Ti系/Al系/Ti系)が採用され、Ti(チタン)、Tiを含む合金などTiを主成分とする金属材料からなる下層と、Al(アルミニウム)、Alを含む合金などAlを主成分とする金属材料からなる中間層と、Ti、Tiを含む合金などTiを主成分とする金属材料からなる上層と、を有している。なお、第1電極E1など、層間絶縁膜24の上に形成される配線や電極を、2nd配線、又は2ndメタルと称する場合がある。第1電極E1は半導体層SCの第1領域に接続され、第2電極E2は半導体層SCの第2領域に接続されている。例えば、半導体層SCの第1領域がソース領域として機能する場合、第1電極E1はソース電極であり、第2電極E2はドレイン電極である。第1電極E1は、層間絶縁膜24、及びTFTのゲート電極(保持容量電極)GEとともに保持容量Csを形成している。引き回し配線LLは、絶縁基板21の周縁の端部まで延在され、第1回路基板3やパネルドライバ(駆動IC)5を接続する端子を形成する。
なお、引き回し配線LLは、折り曲げ領域BAを横切って端子部に到達するように形成されるため、層間絶縁膜24及びアンダーコート層22の段差を横切る。上記したように段差部分には遮光層23による配線パターンが形成されているため、引き回し配線LLが段差の凹部で段切れを生じたとしても、下の配線パターンにコンタクトすることで導通を維持することが可能である。
TFT及び引き回し配線LLを覆うように平坦化膜25が、層間絶縁膜24、第1電極E1、第2電極E2、及び引き回し配線LLの上に形成されている。平坦化膜25としては感光性アクリル等の有機絶縁材料が多く用いられる。CVD等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。
平坦化膜25は、画素コンタクト部及び周辺領域では除去される。平坦化膜25の上に、導電層26が設けられている。導電層26は、酸化物導電層として、例えばITOで形成されている。導電層26は、例えば、平坦化膜25の除去により第1電極E1及び引き回し配線LLが露出した箇所を被覆する導電層26aを含んでいる。平坦化膜25及び導電層26は、絶縁層27で被覆されている。例えば、絶縁層27はシリコン窒化膜で形成されている。絶縁層27の上に、画素電極28が形成されている。画素電極28は、絶縁層27の開口を介して導電層26aにコンタクトし、第1電極E1に電気的に接続されている。ここでは、画素電極28は、発光素子30を実装するための接続端子となる。画素電極28は、単一の導電層、二層以上の導電層を含む積層体で形成されている。本実施形態において、画素電極28は、二層積層構造(Al系/Mo系)が採用され、Mo、Moを含む合金などMoを主成分とする金属材料からなる下層と、Al、Alを含む合金などAlを主成分とする金属材料からなる上層と、を有している。画素部において、上記導電層26は、導電層26bを含んでいる。導電層26b、絶縁層27、及び画素電極28は、補助容量Cadを形成している。なお、上記導電層26は、端子部の表面を形成する導電層26cを含んでいる。導電層26aは、製造工程で第1電極E1や引き回し配線LLの露出部がダメージを負わないようにバリア膜として設けることを目的の一つとしている。
絶縁層27及び画素電極28の上に絶縁層29が設けられている。絶縁層29は、例えばシリコン窒化物で形成されている。絶縁層29は、画素電極28の端部等を絶縁すると共に、画素電極28の表面の一部に発光素子(マイクロLED)30を実装するための開口を有している。絶縁層29の開口の大きさは、発光素子30の実装工程における実装ずれ量等を考慮し、発光素子30よりも一回り大きめの開口とする。例えば発光素子30が実質的に10μm×10μmの実装面積である場合、上記開口は実質的に20μm×20μmは確保されることが好ましい。
表示領域DAにおいて、アレイ基板ARの上に、発光素子30が実装される。発光素子30は、陽極ANと、陰極CAと、光を放出する発光層LIと、を有している。発光素子30は、R、G、Bの発光色を有するものがそれぞれ用意されており、対応する画素電極28に陽極側端子が接触し固定されている。発光素子30の陽極ANと画素電極28との間の接合は、両者の間で良好な導通が確保でき、かつ、アレイ基板ARの形成物を破損しないものであれば特に限定されない。例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子30をアレイ基板AR上に載せた後に焼成結合する等の手法、あるいは画素電極28の表面と、発光素子の陽極ANとに同系材料を用い、超音波接合等の固層接合の手法を採用することができる。
発光素子30は、画素電極28に接する陽極ANの反対側に陰極CAを有している。発光素子30が形成されたアレイ基板ARの上には、素子絶縁層31が設けられている。素子絶縁層31は、アレイ基板ARの上で、発光素子30の間の空隙部に充填された樹脂材料で形成されている。素子絶縁層31は、発光素子30のうち陰極CAの表面を露出させている。対向電極32は、対向電極32の陰極CAの表面と素子絶縁層31の上に形成され、陰極CAに接触し、陰極CAと電気的に接続されている。対向電極32は、発光素子30からの出射光を取り出すために、透明電極として形成する必要があり、透明導電材料として例えばITOを用いて形成される。なお、ITOで形成される上記導電層26を1stITOと称する場合があり、ITOで形成される対向電極32を2ndITOと称する場合がある。対向電極32は、表示領域DAに実装された複数の発光素子30の陰極CAを共通に接続し、表示領域DAの外側に設けられた陰極コンタクト部でアレイ基板AR側に設けられた配線と接続される。
一方、発光素子30の側壁部分が保護膜等で絶縁されている場合は、必ずしも樹脂材料等で間隙を充填する必要はなく、樹脂材料は、陽極ANと、陽極ANから露出した画素電極28の表面とを少なくとも絶縁できればよい。この場合、図3に示すように発光素子30の陰極CAまで達しないような膜厚で素子絶縁層31を形成し、続けて上記対向電極32を形成する。対向電極32が形成される表面には発光素子30の実装に伴う凹凸の一部が残存しているが、対向電極32を形成する材料が段切れすることなく連続的に覆うことができればよい。
上記のように、アレイ基板ARは、絶縁基板21から対向電極32までの構造を有している。本実施形態に係る発光素子30を表示素子として用いる表示装置1は、例えば以上のように構成されている。なお、図2の説明では、便宜的に、画素電極28が駆動トランジスタDRTに接続される場合を例に説明した。但し、図4を用いて後述するが、画素電極28は、PWM制御トランジスタEMを介して駆動トランジスタDRTに電気的に接続される場合もある。なお、必要に応じて、対向電極32の上にカバーガラスなどのカバー部材やタッチパネル基板等が設けられてもよい。このカバー部材やタッチパネル基板は、表示装置1との空隙を埋めるために樹脂等を用いた充填剤を介して設けられてもよい。
ここで、上記したように表示装置1がマイクロLED表示装置である場合、当該マイクロLED表示装置が有するマイクロLEDの発光効率は、当該マイクロLEDに流れる電流密度によって異なることが知られている。このため、本実施形態に係る表示装置1においては、高い発光効率を得られる電流を発光素子(マイクロLED)に流した状態で、当該電流のパルス幅を変調するPWM(Pulse Width Modulation)制御を行うことによって、表示装置1における各画素の階調を表現するものとする。
次に、図4を参照して、表示装置1の回路構成について説明する。上記したように表示領域DAには複数の画素PXがマトリクス状に配置されている。複数の画素PXは、同様に構成されている。そこで、図4においては、複数の画素PXのうちの1つの画素PXを代表して説明する。画素PXは、例えば3つの副画素(サブピクセル)SPR、SPG及びSPBを含む。
副画素SPR、SPG及びSPBは、同様に構成されている。そこで、ここでは、便宜的に、副画素SPBの構成(画素回路)について主に説明する。図4に示すように、副画素SPBは、発光素子30、PWM制御トランジスタEM、駆動トランジスタDRT、発光制御トランジスタCCT、画素トランジスタSST、初期化トランジスタIST、保持容量Cs及び補助容量Cadを含む。ゲートドライバGDは、リセットトランジスタRSTを含んでいる。なお、図4に示す出力トランジスタBCTは、副画素SPR、SPG及びSPBに対して1つ配置されている。図4において、各トランジスタは、nチャネル型トランジスタである。また、図4に示す素子容量Cledは、発光素子30の陽極ANと陰極CAとの間の容量である。なお、PWM制御トランジスタEM、発光制御トランジスタCCT、リセットトランジスタRST、画素トランジスタSST、初期化トランジスタIST、及び出力トランジスタBCTは、それぞれトランジスタで構成されていなくともよい。PWM制御トランジスタEM、発光制御トランジスタCCT、リセットトランジスタRST、画素トランジスタSST、初期化トランジスタIST、及び出力トランジスタBCTは、それぞれ、PWM制御スイッチ、発光制御スイッチ、リセットスイッチ、画素スイッチ、初期化スイッチ、及び出力スイッチとして機能するものであればよい。Vrst線はリセット配線として機能し、BG線、RG線、CG線、IG線、及びSG線は、それぞれ制御配線として機能している。
以下の説明においては、トランジスタのソース・ドレイン端子の一方を第1端子、他方を第2端子とする。また、容量素子の一方の端子を第1端子、他方の端子を第2端子とする。
PWM制御トランジスタEMは、上記した表示装置1におけるPWM制御を行うために設けられており、第1主電源線41(第1電源電位)及び第2主電源線42(第2電源電位)との間に、駆動トランジスタDRT及び発光素子30と共に直列に接続されている。具体的には、PWM制御トランジスタEMの第1端子は、発光素子30のアノード端子に接続される。また、PWM制御トランジスタEMの第2端子は、駆動トランジスタDRTの第1端子、保持容量Csの第1端子及び補助容量Cadの第1端子に接続される。
駆動トランジスタDRTの第1端子は、上記したPWM制御トランジスタEMの第2端子、保持容量Csの第1端子及び補助容量Cadの第1端子に接続される。駆動トランジスタDRTの第2端子は、発光制御トランジスタCCTの第1端子に接続されている。
発光制御トランジスタCCTの第2端子は、出力トランジスタBCTの第1端子と接続されている。また、発光制御トランジスタCCTの第2端子は、Vrst線を介してリセットトランジスタRSTの第1端子に接続されている。
出力トランジスタBCTの第2端子は、第1主電源線41に接続されている。また、発光素子30のカソード端子は、第2主電源線42に接続されている。
画素トランジスタSSTの第1端子は、駆動トランジスタDRTのゲート端子、初期化トランジスタISTの第1端子及び保持容量Csの第2端子に接続されている。画素トランジスタSSTの第2端子は、画素信号線43に接続されている。
初期化トランジスタISTの第2端子は、初期化電源線44に接続されている。補助容量Cadの第2端子は、第1主電源線41に接続されている。なお、補助容量Cadの第2端子は、定電位線に接続されていればよく、第1主電源線41と異なる配線に接続されていてもよい。
ここで、リセットトランジスタRSTは副画素SPB(画素PX)外に配置されたゲートドライバGDに設けられており、当該リセットトランジスタRSTの第2端子は、リセット電源線46に接続されている。
ここで、第1主電源線41には第1電源電位PVDDが供給され、第2主電源線42には第2電源電位PVSSが供給される。第1電源電位PVDDは発光素子30にアノード電圧を供給するための電圧に相当し、第2電源電位PVSSは発光素子30のカソード電圧に相当する。
また、画素信号線43には画素信号Vsigが供給され、初期化電源線44には初期化電圧Viniが供給され、リセット電源線46はリセット電源電位Vrstに設定される。なお、画素信号Vsigは、上記した映像信号に基づいて画素(ここでは、副画素SPB)に書き込まれる信号である。
なお、発光制御トランジスタCCTのゲート端子は、CG線に接続されている。このCG線には、発光制御信号CGが供給される。
出力トランジスタBCTのゲート端子は、BG線に接続されている。このBG線には、出力制御信号BGが供給される。
画素トランジスタSSTのゲート端子は、SG線に接続されている。このSG線には、画素制御信号SGが供給される。
初期化トランジスタISTのゲート端子は、IG線に接続されている。このIG線には、初期化制御信号IGが供給される。
リセットトランジスタRSTのゲート端子は、RG線に接続されている。このRG線には、リセット制御信号RGが供給される。
なお、PWM制御トランジスタEMのゲート端子には、PWM制御のためのPWM制御線45が接続されている。本実施形態におけるPWM制御によれば、当該PWM制御線45を介してPWM制御トランジスタEMに供給される信号(以下、PWM制御信号と表記)に基づく当該PWM制御トランジスタEMの導通、非導通によって、発光素子30の発光時間を制御することができる。
図4においては上記したトランジスタが全てnチャネル型トランジスタであるものとして説明したが、例えば駆動トランジスタDRT以外のトランジスタはpチャネル型トランジスタであってもよく、nチャネル型トランジスタ及びpチャネル型トランジスタが混在していてもよい。
また、表示装置1は、少なくとも1つのゲートドライバGDを備えていればよい。本実施形態において、図示していないが、表示装置1は、2つのゲートドライバGDを備えている。ゲートドライバGDは、図4で言う画素PXの左側だけではなく、画素PXの右側にも設けられている。そのため、1つの画素PXに、両側のゲートドライバGDから信号を与えることが可能である。ここでは、上記したSG線については両側給電方式が採用されており、他のCG線、BG線、IG線、Vrst線等については片側給電方式が採用されているものとする。
ここでは、副画素SPBの構成について説明したが、副画素SPR及びSPGについても同様である。
なお、図4において説明した回路構成は一例であり、上記した駆動トランジスタDRT及びPWM制御トランジスタEMを含むものであれば、表示装置1の回路構成は他の構成であっても構わない。例えば図4において説明した回路構成のうちの一部が省略されていてもよいし、他の構成が追加されても構わない。
図5は、画素PXにおけるリセット動作、オフセットキャンセル(OC)動作、書き込み動作及び発光動作に関する各種信号の出力例を示すタイミングチャートである。ここでは、主にRG線、BG線、CG線、IG線及びSG線に供給される信号について説明する。
なお、画素PXにおけるリセット動作及びオフセットキャンセル動作は、当該画素PXの2行単位で行われるものとする。図5において、リセット動作及びオフセットキャンセル動作の対象となる2行の画素PX(以下、1行目及び2行目の画素PXと表記)に接続されているRG線、BG線、CG線及びIG線はそれぞれRG12、BG12、CG12及びIG12として示している。なお、1行目の画素PXに接続されるSG線はSG1、2行目の画素PXに接続されるSG線はSG2として示している。
同様に、上記した1行目及び2行目の画素PXの次にリセット動作及びオフセットキャンセル動作の対象となる2行の画素PX(以下、3行目及び4行目の画素PXと表記)に接続されているRG線、BG線、CG線及びIG線はそれぞれRG34、BG34、CG34及びIG34として示している。なお、3行目の画素PXに接続されるSG線はSG3、4行目の画素PXに接続されるSG線はSG4として示している。
図5では、1行目~4行目の画素PXに対する各種の信号のタイミングを示しているが、例えば5行目以降の画素PXについても同様である。
以下、1行目及び2行目の画素PXのリセット動作、オフセットキャンセル動作、映像信号の書き込み動作及び発光動作に係る信号の順序について説明する。なお、各種の動作の詳細については、図6~図10を用いて後述する。各画素PXにおけるリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作は、パネルドライバ5から出力される信号(SELR/G/B)に従って副画素SPR、SPG及びSPB(RGB)のうちの1つを選択することにより実行される。
また、表示装置1の回路構成においてはトランジスタが全てnチャネル型である場合を想定しており、このようなトランジスタのゲート端子にロー(レベル)の信号が供給されると当該トランジスタはオフ状態(非導通状態)となる。一方、このようなトランジスタのゲート端子にハイ(レベル)の信号が供給されると当該トランジスタはオン状態(導通状態)となる。
まず、保持容量Csのリセット動作に先立って、BG12の出力制御信号BGがハイからローになると共にRG12のリセット制御信号RGがローからハイになる。これにより、出力トランジスタBCTを介した第1電源電位PVDDと第2電源電位PVSSとの間での電流が遮られると共に、Vrst線の電圧で出力トランジスタBCT-アノード間がリセットされる。
次に、IG12の初期化制御信号IGがローからハイになる。これにより、初期化トランジスタISTを通じて初期化電圧Viniで保持容量Csがリセットされる。
なお、保持容量Csのリセットに先立って信号がローになっていたBG12の出力制御信号BGは、保持容量Csのリセット期間の完了に伴いハイになる。また、RG12のリセット制御信号RGは、保持容量Csのリセット期間の完了に伴いローになる。
また、IG12の初期化制御信号IGは、オフセットキャンセル期間の完了に伴いローになる。
その後、CG12の発光制御信号CGは、ハイからローになる。これにより、発光制御トランジスタCCTを介した第1電源電位PVDDと第2電源電圧PVSSとの間での電流が遮られる。
これに合わせて、SG1の画素制御信号SGがローからハイになる。この場合、画素信号線43を介して画素信号Vsigに応じた電流が画素トランジスタSSTを通じて保持容量Cs等に流れ、当該保持容量Csには画素信号Vsigに応じた静電容量が蓄積される。これにより、1行目の画素PX(副画素SPR、SPG及びSPB)への書き込み動作が完了する。
次に、SG2の画素制御信号SGがローからハイになる。この場合、画素信号線43を介して画素信号Vsigに応じた電流が画素トランジスタSSTを通じて保持容量Cs等に流れ、当該保持容量Csには映像信号に応じた静電容量が蓄積される。これにより、2行目の画素PX(副画素SPR、SPG及びSPB)への書き込み動作が完了する。
書き込み動作が完了した場合、上記した画素信号Vsigに基づいて決定される電流値に従って発光素子30に電流が流れることにより、当該発光素子30が発光する。
ここでは、1行目及び2行目の画素PXのリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作に係る信号の順序について説明したが、3行目及び4行目の画素PXにおけるリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作についても同様である。
図5においてはリセット動作及びオフセットキャンセル動作が2行単位で(つまり、2行一括で)実施されるものとして説明したが、このような構成によれば、額縁領域の削減及び電力削減等を実現することができる。
以下、図6~図10を参照して、表示装置1の動作の概要について説明する。まず、図6を参照して、駆動トランジスタDRTのソース側のリセット動作について説明する。
なお、以下の説明においては、上記した保持容量Csの第1端子と接続される駆動トランジスタDRTの第1端子がソース端子、発光制御トランジスタCCTの第1端子と接続される駆動トランジスタDRTの第2端子がドレイン端子であるものとして説明する。
駆動トランジスタDRTのソース側のリセット動作の場合、出力制御信号BGをロー(BG=L)、リセット制御信号RGをハイ(RG=H)、発光制御信号CGをハイ(CG=H)、初期化制御信号IGをロー(IG=L)、画素制御信号SGをロー(SG=L)とする。
これによれば、出力トランジスタBCTはOFF状態(BCT=OFF)、リセットトランジスタRSTはON状態(RST=ON)、発光制御トランジスタCCTはON状態(CCT=ON)、初期化トランジスタISTはOFF状態(IST=OFF)、画素トランジスタSSTはOFF状態(SST=OFF)となる。ソースリセット動作では、リセットトランジスタRSTはON状態に切り替えられている。
ここで、PWM制御トランジスタEMがオン状態となることにより、駆動トランジスタDRTのソース端子及びドレイン端子のそれぞれの電位はリセット電源電位Vrstと同電位にリセットされ、ソースリセット動作は完了する。
なお、リセット電源電位Vrstとしては、例えば第2電源電位PVSSよりも低い電位に設定される。具体的には、リセット電源電圧Vrstとして-2Vに設定される。
ソースリセット動作の際、駆動トランジスタDRTがON状態であってもOFF状態であっても、当該駆動トランジスタDRTのソース端子は-2V(リセット電源電位Vrst)に引かれるため、駆動トランジスタDRTはON状態となる。なお、画素信号Vsigの最小値は0Vである。そして、発光素子30のアノード側は-2Vとなり、カソード側よりも低くなるため、当該発光素子30は消灯する。
なお、保持容量Csには前フレームで書き込まれた画素信号Vsigによる電圧が保持されているが、保持容量Csの第2端子は電気的にフローティング状態にあるので、当該保持容量Csの充放電は行われず、保持容量Csの第1端子の電位の変化に応じて第2端子の電位が変化する。
次に、図7を参照して、駆動トランジスタDRTのゲート側のリセット動作について説明する。
駆動トランジスタDRTのゲート側のリセット動作の場合、出力制御信号BGをロー(BG=L)、リセット制御信号RGをハイ(RG=H)、発光制御信号CGをハイ(CG=H)、初期化制御信号IGをハイ(IG=H)、画素制御信号SGをロー(SG=L)とする。
これによれば、出力トランジスタBCTはOFF状態(BCT=OFF)、リセットトランジスタRSTはON状態(RST=ON)、発光制御トランジスタCCTはON状態(CCT=ON)、初期化トランジスタISTはON状態(IST=ON)、画素トランジスタSSTはOFF状態(SST=OFF)となる。つまり、初期化トランジスタISTはON状態に切り替えられ、ゲートリセット動作が開始される。
この場合、駆動トランジスタDRTのソース端子及び保持容量Csの第1端子にはリセット電源電圧Vrstが供給され、駆動トランジスタDRTのゲート端子には初期化トランジスタISTを介して初期化電圧Viniが供給される。これにより、駆動トランジスタDRTのゲート端子の電位は、初期化電圧Viniに対応する電位にリセットされ、前フレームの情報がリセットされる。
ここで、初期化電圧Viniとしては、リセット電源電圧Vrstよりも高い電圧が設定される。例えば初期化電圧Viniは+1.2Vである。ゲートリセット動作において、駆動トランジスタDRTでは、ソース端子の電位(Vrst)に対するゲート端子の電位(Vini)がハイレベルになるため、駆動トランジスタDRTはオン状態となる。
また、この期間において、保持容量Csには、リセット電源電位Vrstの値と初期化電圧Viniとの電位差に基づく電荷が保持される。なお、駆動トランジスタDRTがON状態であっても、出力トランジスタBCTがOFF状態であるため、図7に示すゲートリセット動作において発光素子30は点灯(発光)しない。
次に、図8を参照して、オフセットキャンセル動作について説明する。オフセットキャンセル動作の場合、出力制御信号BGをハイ(BG=H)、リセット制御信号RGをロー(RG=L)、発光制御信号CGをハイ(CG=H)、初期化制御信号IGをハイ(IG=H)、画素制御信号SGをロー(SG=L)とする。
これによれば、出力トランジスタBCTはON状態(BCT=ON)、リセットトランジスタRSTはOFF状態(RST=OFF)、発光制御トランジスタCCTはON状態(CCT=ON)、初期化トランジスタISTはON状態(IST=ON)、画素トランジスタSSTはOFF状態(SST=OFF)となる。つまり、出力トランジスタBCTはON状態に、リセットトランジスタRSTはOFF状態に、それぞれ切り替えられる。
この場合、駆動トランジスタDRTのドレイン端子には出力トランジスタBCTを介して第1電源電位PVDDが供給される。
ここで、駆動トランジスタDRTはオン状態となっているため、駆動トランジスタDRTのドレイン端子に供給された第1電源電位PVDDによって駆動トランジスタDRTのチャネルを電流が流れ、当該駆動トランジスタDRTのソース端子の電位が上昇する。その後、駆動トランジスタDRTのソース端子の電位とゲート端子の電位との差が駆動トランジスタDRTのしきい値電圧(Vth)に達すると、駆動トランジスタDRTはオフ状態となる。言い換えると、駆動トランジスタDRTのゲート端子-ソース端子間の電圧はキャンセル点(Vgs=Vth)に到達し、このキャンセル点に相当する電位差が保持容量Csに保持される。
具体的には、駆動トランジスタDRTのゲート端子には初期化電圧Viniが供給されており、当該駆動トランジスタDRTのソース端子の電位がVini-Vthに達すると駆動トランジスタDRTはオフ状態となる。これにより、駆動トランジスタDRTのVthのばらつき分のオフセットが当該駆動トランジスタDRTのゲート・ソース間に生じる。これにより、駆動トランジスタDRTのしきい値のオフセットキャンセル動作は完了する。
次に、図9を参照して、映像信号(画素信号Vsig)の書き込み動作について説明する。
書き込み動作の場合、出力制御信号BGをハイ(BG=H)、リセット制御信号RGをロー(RG=L)、発光制御信号CGをロー(CG=L)、初期化制御信号IGをロー(IG=L)、画素制御信号SGをハイ(SG=H)とする。
これによれば、出力トランジスタBCTはON状態(BCT=ON)、リセットトランジスタRSTはOFF状態(RST=OFF)、発光制御トランジスタCCTはOFF状態(CCT=OFF)、初期化トランジスタISTはOFF状態(IST=OFF)、画素トランジスタSSTはON状態(SST=ON)となる。つまり、発光制御トランジスタCCT及び初期化トランジスタISTはOFF状態に、画素トランジスタSSTはON状態に切り替えられる。
この場合、画素トランジスタSSTを通じて画素信号Vsigが駆動トランジスタDRTのゲートに書き込まれる。
ここで、駆動トランジスタDRTのソースは上記したオフセットキャンセル動作によりVthの値毎に異なる電位となっているため、同じ映像信号を書き込む場合であっても当該駆動トランジスタDRTの電圧Vgsは異なる。画素信号Vsigが完了した駆動トランジスタDRTにおいて、電圧Vgsは次の式1で表される。
なお、図5において説明したように、例えば1行目の画素PXに対する書き込みが完了した後は、同様にして2行目の画素に対する書き込みが行われる。第2行の画素に対する書き込みが行われる場合、1行目の画素PXについては画素トランジスタSSTをOFF状態とする。
上記した書き込み動作においては、発光制御トランジスタCCTがOFF状態であるため、発光素子30は点灯(発光)しない。
次に、図10を参照して、発光素子30を発光させる発光動作の概要について説明する。
発光動作の場合、出力制御信号BGをハイ(BG=H)、リセット制御信号RGをロー(RG=L)、発光制御信号CGをハイ(CG=H)、初期化制御信号IGをロー(IG=L)、画素制御信号SGをロー(SG=L)とする。
これによれば、出力トランジスタBCTはON状態(BCT=ON)、リセットトランジスタRSTはOFF状態(RST=OFF)、発光制御トランジスタCCTはON状態(CCT=ON)、初期化トランジスタISTはOFF状態(IST=OFF)、画素トランジスタSSTはOFF状態(SST=OFF)となる。つまり、画素トランジスタSSTはOFF状態に、発光制御トランジスタCCTはON状態に切り替えられる。なお、発光動作の際、PWM制御トランジスタEMは所定期間ON状態となる。
この場合、上記した書き込み動作によって書き込まれた駆動トランジスタDRTのゲート電位に応じて当該駆動トランジスタDRT及びPWM制御トランジスタEMを通り、発光素子30に電流Iledが流れ、当該発光素子30が点灯(発光)する。
発光期間において、電流Iledは、駆動トランジスタDRTから与えられる出力電流(駆動トランジスタDRTの飽和領域の出力電流)Idrtに相当する(Iled=Idrt)。駆動トランジスタDRTの利得係数をβとすると、出力電流Idrtは次の式2で表される。
このため、出力電流Idrtは、駆動トランジスタDRTのしきい値電圧Vthに依存しない値となり、出力電流Idrtへの駆動トランジスタDRTのしきい値電圧のばらつきによる影響を排除することができる。
なお、上記利得係数βは、次の式で定義される。
β=1/2×Cox×μ×W/L
なお、Coxは単位面積当たりのゲート静電容量、μはキャリア移動度、Wは駆動トランジスタDRTのチャネル幅、Lは駆動トランジスタDRTのチャネル長である。
β=1/2×Cox×μ×W/L
なお、Coxは単位面積当たりのゲート静電容量、μはキャリア移動度、Wは駆動トランジスタDRTのチャネル幅、Lは駆動トランジスタDRTのチャネル長である。
ここで、上記したように表示装置1がマイクロLED表示装置である場合、当該マイクロLED表示装置が有するマイクロLEDの発光効率は電流密度によって異なることから、例えばRGB毎に最大の発光効率を得られる電流密度で発光制御することが重要である。
この場合、各画素PXが表現する階調制御としては、最大発光効率を得られる電流をマイクロLEDに流した状態でPWM制御を行うことが有効である。
しかしながら、各画素PXが表現する階調制御をPWM制御(PWMにおけるデューティ制御)のみで行うと、画素回路が複雑になる。
そこで、本実施形態においては、表示領域DA(つまり、複数の画素PX)を複数の領域(以下、ブロックと表記)に分割し、当該ブロック単位でPWM制御を行うとともに、当該ブロック内の画素PXの各々が表現する個別の階調については当該画素PX(副画素SPR、SPG及びSPB)に含まれる発光素子30に供給される電流値(Vsig)により微調整する構成とする。
まず、図11を参照して、上記したブロックの概要について説明する。図11に示すように、表示領域DAは、複数のブロックに分割される。図11では、表示領域DAがBlock1~16の16のブロックに分割されている例が示されている。
表示領域DAが分割されたBlock1~16の各々には、表示領域DAにマトリクス状に配置されている複数の画素PXのうち、当該ブロック(領域)に対応する画素PXが含まれている(割り当てられている)。なお、Block1~16には、例えば複数の画素PXがそれぞれ含まれている。
ここで、表示領域DAが分割された複数のBlock1~16の各々には、RGB毎に独立したPWM制御線45が配置されている。具体的には、例えばBlock1に含まれる複数の画素PX(以下、画素PX1と表記)の各々には副画素SPR、SPG及びSPBが含まれているが、Block1には、複数の画素PX1に含まれる全ての副画素SPRに接続される1のPWM制御線45R、複数の画素PX1に含まれる全ての副画素SPGに接続される1のPWM制御線45G、複数の画素PX1に含まれる全ての副画素SPBに接続される1のPWM制御線45Bの3つのPWM制御線(つまり、RGB毎の制御線)45が配置されている。ここでは、Block1について説明したが、他のBlock2~16についても同様である。
なお、図11に示す例では表示領域DAが16のブロックに分割された場合について示されているが、当該表示領域DAが分割されるブロックの数は16以外の数であってもよいし、当該ブロックの形状も図11に示すものと異なっていてもよい。
次に、図12を参照して、PWM制御線45と画素PXに含まれる副画素SPR、SPG及びSPBとの接続関係について説明する。なお、図12においては各画素PXに含まれる副画素SPR、SPG及びSPBの画素回路を示しているが、当該画素回路においては、主に駆動トランジスタDRT、PWM制御トランジスタEM及び発光素子30についてのみ示し、他の構成については省略されている。
図12に示すPWM制御線45Rの一端は、例えばBlock1に含まれる複数の画素PX1の各々に含まれる副画素SPRのPWM制御トランジスタEMのゲート端子に接続されている。ここではBlock1に含まれる複数の画素PX1のうちの2つの画素PX1のみが示されているが、PWM制御線45Rは、他の画素PX1に含まれる副画素SPRのPWM制御トランジスタEMのゲート端子にも同様に接続されている。
このPWM制御線45Rに後述するPWM制御信号が供給されることによって、Block1内の全ての画素PX1に含まれる副画素SPRに対する包括的なPWM制御が可能となる。
また、PWM制御線45Gの一端は、例えばBlock1に含まれる複数の画素PX1の各々に含まれる副画素SPGのPWM制御トランジスタEMのゲート端子に接続されている。ここではBlock1に含まれる複数の画素PXのうちの2つの画素PX1のみが示されているが、PWM制御線45Gは、他の画素PX1に含まれる副画素SPGのPWM制御トランジスタEMのゲート端子にも同様に接続されている。
このPWM制御線45GにPWM制御信号が供給されることによって、Block1内の全ての画素PX1に含まれる副画素SPGに対する包括的なPWM制御が可能となる。
更に、PWM制御線45Bの一端は、例えばBlock1に含まれる複数の画素PX1の各々に含まれる副画素SPBのPWM制御トランジスタEMのゲート端子に接続されている。ここではBlock1に含まれる複数の画素のPXのうちの2つの画素PX1のみが示されているが、PWM制御線45Bは、他の画素PX1に含まれる副画素SPBのPWM制御トランジスタEMのゲート端子にも同様に接続されている。
このPWM制御線45BにPWM制御信号が供給されることによって、Block1内の全ての含まれる副画素SPBに対する包括的なPWM制御が可能となる。
ここではBlock1について主に説明したが、他のBlock2~16についても同様である。これによれば、本実施形態においては、各PWM制御線45に供給されるPWM制御信号に基づいて、ブロック単位でのRGB毎のPWM制御が可能となる。
なお、上記したようにPWM制御線45の一端は副画素SPR、SPG及びSPBのPWM制御トランジスタEMのゲート端子に接続されるが、当該PWM制御線45の他端は、パネルドライバ5に接続される。すなわち、上記したPWM制御のためのPWM制御信号は、パネルドライバ5から供給される。
ここで、本実施形態に係る表示装置1においては、上記したように各画素PXに含まれる副画素SPR、SPG及びSPBの駆動トランジスタDRTのゲート端子に画素信号Vsigが供給される。
このため、本実施形態において画素PXが表現する階調は、図13に示すように、SG線に接続された画素トランジスタSSTを介して供給される画素信号Vsigに基づく各副画素SPR、SPG及びSPBの発光素子30の発光輝度と、PWM制御線45を介して供給されるPWM制御信号に基づく各副画素SPR、SPG及びSPBの発光素子30の発光時間とによって制御される。なお、画素信号Vsigは各画素PXに含まれる副画素毎に供給される信号であるが、PWM制御信号は各ブロック毎に供給される信号である。
以下、図14のフローチャートを参照して、パネルドライバ5(駆動部)の処理手順について説明する。ここでは、パネルドライバ5によって実行される処理のうち、上記した階調制御に関する処理について主に説明する。
まず、パネルドライバ5は、上記したように制御基板から出力される映像信号を取得する(ステップS1)。この映像信号には、表示パネル2に表示されるフレーム(画像)における各画素PXのR、G及びBの階調値(輝度値)の情報が含まれている。
次に、上記した表示領域DAが分割された複数のブロックの各々に対して、以下のステップS2及びS3の処理が実行される。以下、ステップS2及びS3の処理の対象となるブロックを対象ブロックと称する。
なお、ステップS2及びS3の処理は、対象ブロック内の複数の画素PXに含まれる複数の副画素SPR、SPG及びSPB(つまり、RGB)毎に実行される。以下、対象ブロック内の複数の画素PXに含まれる複数の副画素SPR(以下、単に対象ブロック内の複数の副画素SPRと表記)についてステップS2及びS3の処理が実行される場合について説明する。
この場合、パネルドライバ5は、ステップS1において取得された映像信号に基づいて、対象ブロック内の複数の副画素SPRの各々の階調値の平均値(以下、階調平均値と表記)を算出する(ステップS2)。
パネルドライバ5は、ステップS2において算出された階調平均値に基づいて、対象ブロック内の複数の副画素SPRのPWM制御トランジスタEMに供給されるPWM制御信号の信号値(以下、PWM制御値と表記)を決定する(ステップS3)。
なお、ステップS2において決定されるPWM制御値は、対象ブロック内の複数の副画素SPRに最適なPWM比率に相当する。ステップS2においては、複数の副画素SPRの発光素子30に最大発光効率の電流値を流した状態でPWM制御を実行した場合に、上記した階調平均値に対応する階調を表現することが可能となるようなPWM制御値が決定される。このPWM制御値は、対象ブロック内の複数の副画素SPR間で共通の輝度情報である。
ここでは対象ブロック内の複数の副画素SPRについてステップS2及びS3の処理が実行される場合について説明したが、対象ブロック内の複数の副画素SPG及びSPBについても同様にステップS2及びS3の処理が実行される。
これによれば、対象ブロック内の複数の副画素SPR、SPG及びSPB毎(つまり、RGB毎)のPWM制御トランジスタEMに対するPWM制御値が決定される。
ステップS3の処理が実行されると、全てのブロックについてステップS2及びS3の処理が実行されたか否かが判定される(ステップS4)。
全てのブロックについて処理が実行されていないと判定された場合(ステップS4のNO)、上記したステップS2に戻って処理が繰り返される。この場合、処理が実行されていないブロックを対象ブロックとしてステップS2及びS3の処理が実行される。
一方、全てのブロックについて処理が実行されたと判定された場合(ステップS4のYES)、表示領域DAに備えられている複数の画素PXの各々に含まれる副画素の全てに対して、以下のステップS5及びS6の処理が実行される。以下、ステップS5及びS6の処理の対象となる副画素を対象副画素と称する。
この場合、パネルドライバ5は、ステップS1において取得された映像信号に含まれる対象副画素の階調値と、当該対象副画素を含む画素PXが含まれるブロックに対して上記したステップS2において算出された階調平均値(当該対象副画素の階調値を用いて算出された階調平均値)との差分を算出する(ステップS5)。
なお、ステップS5において算出される差分は、上記したように対象副画素の発光素子30に最大発光効率の電流値を流した状態でPWM制御が行われた場合に表現される階調値(つまり、階調平均値)と、映像信号に基づいて対象副画素が表現すべき階調値との差分に相当する。
パネルドライバ5は、ステップS5において算出された差分に基づいて、画素トランジスタSSTを介して対象副画素の駆動トランジスタDRTのゲート端子に供給される画素信号Vsigの信号値(以下、画素信号値と表記)を決定する(ステップS6)。
ステップS6においては、上記したステップS5において算出された差分を微調整し、上記したPWM制御値に基づいてPWM制御が行われた状態で、映像信号に基づいて表現すべき階調値に対応する輝度で対象副画素(対象副画素の発光素子30)が発光することが可能なような画素信号値が決定される。この画素信号値は、対象副画素に対して独立して(個別に)決定された輝度情報である。
ステップS6の処理が実行されると、全ての副画素についてステップS5及びS6の処理が実行されたか否かが判定される(ステップS7)。
全ての副画素について処理が実行されていないと判定された場合(ステップS7のNO)、上記したステップS5に戻って処理が繰り返される。この場合、処理が実行されていない副画素を対象副画素としてステップS5及びS6の処理が実行される。
一方、全ての副画素について処理が実行されたと判定された場合(ステップS7のYES)、パネルドライバ5は、上記したステップS3において決定されたブロック毎のPWM制御値(第1輝度情報)及びステップS6において決定された副画素毎の画素信号値(第2輝度情報)を含む映像信号に基づいて複数の画素PX(副画素SPR、SPG及びSPB)を駆動する(ステップS8)。
上記した処理によれば、各ブロックにおいて決定された共通のPWM制御値(つまり、当該PWM制御値に基づいて決定される発光時間)及び当該ブロック内の各画素PX(副画素SPR、SPG及びSPB)に対して独立して決定された画素信号値(つまり、当該画素信号値によって決定される電流値に基づく発光輝度)に基づいて各副画素の発光素子30を発光させることによって、映像信号に基づく当該画素PXの階調を表現することが可能となる。
なお、図14の処理は、1フレームの表示を行う度に実行される。すなわち、上記したPWM制御値(第1輝度情報)及び画素信号値(第2輝度情報)は、1フレームの表示を行うための映像信号に属するものである。
以下、図15を参照して、本実施形態に係る表示装置1において実行されるPWM制御について説明する。ここでは、図11等に示す複数のBlock1~16のうちのBlock1内の画素PX1に含まれる副画素SPR、SPG及びSPBの各々におけるPWM制御について具体的に説明する。
ここで、図15に示す書き込み期間において、上記した図9で説明した映像信号の書き込み動作が実行された場合を想定する。なお、この書き込み動作は上記したように行単位で行われる。このため、書き込み動作は、図11に示すBlock1~4内の複数の画素PX(副画素SPR、SPG及びSPB)に対して行われる。
この場合、Block1内の各副画素においては、画素トランジスタSSTを通じて画素信号Vsigが駆動トランジスタDRTのゲートに書き込まれるが、当該駆動トランジスタDRTのゲートに書き込まれる画素信号Vsigの信号値は、当該副画素を対象画素として上記した図14に示すステップS6の処理が実行されることによって決定された画素信号値である。
上記したBlock1~4内の複数の画素PX1に対する書き込み動作が完了する(書き込み期間が終了する)と、図15に示す発光期間においては、上記した図10で説明した発光動作が実行される。
この発光期間において、Block1内の複数の副画素SPR、SPG及びSPBの各々のPWM制御トランジスタEMには、PWM制御線45を介してPWM制御信号が供給される。
ここで、図15において、PWM制御トランジスタEM-Rは、Block1内の複数の副画素SPRのPWM制御トランジスタEMの集合を表している。同様に、PWM制御トランジスタEM-Gは、Block1内の複数の副画素SPGのPWM制御トランジスタEMの集合を表している。更に、PWM制御トランジスタEM-Bは、Block1内の複数の副画素SPBのPWM制御トランジスタEMの集合を表している。上記したようにPW制御信号は、PWM制御トランジスタEM-R、EM-G、EM-B毎に供給される。
図15に示す例では、PWM制御トランジスタEM-Rには、発光期間の8割の時間で発光素子30を発光させるPWM制御信号が供給されていることが示されている。なお、このPWM制御トランジスタEM-Rに供給されるPWM制御信号の信号値は、Block1を対象ブロックとし、当該Block1内の複数の副画素SPRについて実行された図14に示すステップS3において決定されたPWM制御値である。
また、PWM制御トランジスタEM-Gには、発光期間の5割の時間で発光素子30を発光させるPWM制御信号が供給されていることが示されている。なお、このPWM制御トランジスタEM-Gに供給されるPWM制御信号の信号値は、Block1を対象ブロックとし、当該Block1内の複数の副画素SPGについて実行された図14に示すステップS3において決定されたPWM制御値である。
また、PWM制御トランジスタEM-Bには、発光期間の3割の時間で発光素子30を発光させるPWM制御信号が供給されていることが示されている。なお、このPWM制御トランジスタEM-Bに供給されるPWM制御信号の信号値は、Block1を対象ブロックとし、当該Block1内の複数の副画素SPBについて実行された図14に示すステップS3において決定されたPWM制御値である。
すなわち、Block1内の例えば1つの副画素SPRの発光素子30は、当該副画素SPRに対して個別に決定された画素信号値(つまり、当該副画素SPRに含まれる発光素子30の発光輝度)及び当該Block1内の複数の副画素SPRに対して共通に決定されたPWM制御値(つまり、当該副画素SPRに含まれる発光素子30の発光時間)に基づいて発光することによって、映像信号に基づく当該副画素SPRの階調を表現する。
同様に、Block1内の例えば1つの副画素SPGの発光素子30は、当該副画素SPGに対して個別に決定された画素信号値(つまり、当該副画素SPGに含まれる発光素子30の発光輝度)及び当該Block1内の複数の副画素SPGに対して共通に決定されたPWM制御値(つまり、当該副画素SPGに含まれる発光素子30の発光時間)に基づいて発光することによって、映像信号に基づく当該副画素SPGの階調を表現する。
更に、Block1内の例えば1つの副画素SPBの発光素子30は、当該副画素SPBに対して個別に決定された画素信号値(つまり、当該副画素SPBに含まれる発光素子30の発光輝度)及び当該Block1内の複数の副画素SPBに対して共通に決定されたPWM制御値(つまり、当該副画素SPBに含まれる発光素子30の発光時間)に基づいて発光することによって、映像信号に基づく当該副画素SPBの階調を表現する。
すなわち、本実施形態において、映像信号に基づく画素PXの階調は、当該画素PXに含まれる複数の副画素SPR、SPG及びSPBの各々に含まれる発光素子30がそれぞれ上記したように発光することによって表現することができる。
なお、図15においては、副画素SPR、SPG及びSPBの発光素子30がPWM制御によって点灯及び消灯を繰り返すことが示されているが、上記した発光期間全体に対してPWM制御値に基づく発光時間(PWM比率)で発光するのであれば、発光素子30の点灯及び消灯の繰り返し回数は限定されない。具体的には、例えばBlock1内の副画素SPRの発光素子30は、PWM制御信号(PWM制御値)に基づいて当該発光期間の開始から8割の時間において継続して発光し、残りの2割の時間において継続して消灯しても構わない。
ここでは、主にBlock1内の複数の画素PXに含まれる副画素SPR、SPG及びSPBの各々に対するPWM制御について説明したが、上記したようにBlock1~4内の複数の画素PXに対する書き込み動作が完了した場合、Block2~4内の複数の画素PXに含まれる副画素SPR、SPG及びSPBについても同様のPWM制御が実行される。
更に、Block1~4内の複数の画素PXに対する書き込み動作が完了した場合には、図15に示すようにBlock5~8内の複数の画素PXに対する書き込み動作が開始される。Block5~8内の複数の画素PXに対する書き込み動作が完了した場合には、当該Block5~8内の複数の画素PXの発光期間が開始する。なお、この発光期間中の動作については、上記したBlock1~4と同様である。また、Block9~12及びBlock13~16についても同様である。
上記したように本実施形態においては、表示領域DAを複数のブロック(領域)に分割したうちの1つのブロックに含まれる画素の階調平均値に基づく、当該1つのブロックに含まれる画素間で共通のPWM制御値(第1輝度情報)と、当該ブロックに含まれる画素の階調値と当該階調平均値との差分に基づく、当該画素のそれぞれにおいて独立した画素信号(第2輝度情報)と、を含む映像信号に基づいて複数の画素を駆動する。この場合、パネルドライバ5(駆動部)は、PWM制御値に基づいてブロックに含まれる画素に共通の発光時間を制御し、かつ、画素信号値に基づいて当該ブロックに含まれる画素のそれぞれが有する発光素子20に供給される電流値を制御する。
すなわち、本実施形態において、各ブロックに含まれる画素の階調は、PWM制御値に基づいて制御される発光時間と、画素信号値に基づいて制御される電流値に基づく発光輝度との積算で表現することができる。
ここで、図16は、電流値に対するカンデラ(明るさ)によって規定される発光素子30(マイクロLED)の発光効率と当該発光素子30に流れる電流密度との関係を示している。
図16においては上記したように発光素子30に流れる電流密度によって当該発光素子30の発光効率が変化することが示されているが、本実施形態においては、発光効率が最大となる電流値(電流密度)を基準としてPWM制御によりブロックに含まれる複数の画素の階調を包括的に調整し、当該画素の各々の実際の階調については画素信号Vsigによって微調整する。
これによれば、全ての画素の階調値をPWM制御のみで行う必要がないため画素回路が複雑になることを回避することができるとともに、発光効率が最大となる電流値付近の電流値(すなわち、発光効率が最大となる電流値の所定範囲内)で各画素の階調を制御することが可能となるため、本実施形態においては高輝度かつ低消費電力を実現することが可能となる。なお、発光効率が最大となる電流値付近の電流値(発光効率が最大となる電流値から予め定められた範囲内にある値)とは、上記した映像信号に含まれる画素の階調値と、当該画素が含まれるブロックに対して算出された階調平均値との差分を微調整する程度に発光効率が最大となる電流値から増減させた電流値をいう。
なお、上記した構成は、複数の画素の各々が第1主電源線41(第1電源電位)と第2主電源線42(第2電源電位)との間に駆動トランジスタDRT及び発光素子30と直列に接続されたPWM制御トランジスタEMを有し、上記した発光時間を当該PWM制御トランジスタEMの導通、非導通によって制御することによって実現可能である。
また、上記した図14においては1フレームの表示を行うための映像信号が取得された際に決定されたPWM制御値及び画素信号値(つまり、1フレームの表示を行うための映像信号に属するPWM制御値及び画素信号値)を用いて複数の画素を駆動するものとして説明したが、PWM制御値としては、例えば当該フレームよりも前のフレームの表示を行うための映像信号に基づいて決定されたPWM制御値(つまり、前のフレームの映像信号に属するPWM制御値)を用いる構成としてもよい。
なお、本実施形態においては、画素PXが副画素SPR、SPG及びSPBを含むものとして説明したが、当該画素PXには、副画素SPR、SPG及びSPBに加えて白色を発光する発光素子を有する副画素が更に含まれていてもよい。また、画素PXは、1つの副画素を含む構成であってもよい。なお、画素PXが1つの副画素を含む構成の場合には、ブロック内の複数の画素PXの階調平均値に基づいてPWM制御値が決定されればよい。
また、画素PXが副画素SPR、SPG及びSPBを含む場合であっても、例えば複数の画素PXの階調平均値に基づいてPWM制御値が決定される構成であってもよい。これによれば、1つのブロック内の複数の画素PXに含まれる全ての副画素SPR、SPG及びSPBについて同一のPWM制御値によるPWM制御を行うことが可能である。
また、図11等においては、各PWM制御線45を表示領域DAの左右の外側を引き回して表示領域DA(ブロック)内に配置する例を示しているが、当該PWM制御線45は、画素PX内を経由してブロック内に配置してもよい。また、PWM制御線45は、例えば他の信号線や第1主電源線41(PVDD)等に重ねてブロック内に引き回してもよい。
また、本実施形態においては、隣接するブロック間でのPWM制御値(PWM比率)の違いにより、当該隣接するブロックの境界近傍で境界ムラが視認される可能性がある。これについては、パネルドライバ5において、画素信号値に適切な補正を施すことにより、当該境界ムラの影響を低減することが可能である。
なお、本実施形態においては、発光素子としてマイクロLEDを用いたマクロLED表示装置について主に説明したが、本実施形態に係る表示装置1は、発光素子として有機エレクトロルミネッセンス(EL)素子を用いた有機EL表示装置(有機ELディスプレイ)等であっても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…表示装置、2…表示パネル、3…第1回路基板、4…第2回路基板、5…パネルドライバ(駆動部)、30…発光素子、DRT…駆動トランジスタ、EM…PWM制御トランジスタ、PX…画素、SPR,SPG,SPB…副画素。
Claims (14)
- 表示領域にマトリクス状に配置された複数の画素と、
映像信号に基づいて前記複数の画素を駆動する駆動部と
を具備し、
前記複数の画素はそれぞれ、発光素子と、前記発光素子への電流値を制御する駆動トランジスタとを有し、
前記駆動トランジスタと前記発光素子とは、第1電源電位と、前記第1電源電位と電位差を有する第2電源電位との間に直列に接続され、
前記複数の画素を駆動するための映像信号は、第1輝度情報と第2輝度情報とを含み、
前記第1輝度情報は、前記表示領域を複数の領域に分割したうちの1つの領域に含まれる画素の階調値の平均値に基づく、当該1つの領域に含まれる画素間で共通の輝度情報であり、
前記第2輝度情報は、前記1つの領域に含まれる画素の階調値と前記平均値との差分に基づく、前記1つの領域に含まれる画素のそれぞれにおいて独立した輝度情報であり、
前記駆動部は、前記第1輝度情報に基づいて前記1つの領域に含まれる画素に共通の発光時間を制御し、かつ、前記第2輝度情報に基づいて前記1つの領域に含まれる画素のそれぞれが有する前記発光素子に供給される電流値を制御する
表示装置。 - 前記1つの領域に含まれる画素の階調は、前記第1輝度情報に基づいて制御される発光時間と、前記第2輝度情報に基づいて制御される電流値に基づく発光輝度と、の積算で表現される、請求項1記載の表示装置。
- 前記発光素子は、前記表示領域において、前記画素に対応して形成された画素電極上に実装されたマイクロLEDである、請求項1記載の表示装置。
- 前記第2輝度情報に基づいて制御される電流値は、前記マイクロLEDの発光効率が最大となる電流値から予め定められた範囲内にある値である、請求項3記載の表示装置。
- 前記複数の画素はそれぞれ、前記第1電源電位と前記第2電源電位との間に、前記駆動トランジスタと前記発光素子と共に直列に接続された制御トランジスタを更に有し、
前記発光時間は、前記制御トランジスタの導通、非導通によって制御される
請求項1記載の表示装置。 - 前記第1輝度情報及び前記第2輝度情報は、1フレームの表示を行うための前記映像信号に属する、請求項1記載の表示装置。
- 前記第2輝度情報は、1フレームの表示を行うための前記映像信号に属し、
前記第1輝度情報は、前記1フレームよりも前のフレームの表示を行うための前記映像信号に属する
請求項1記載の表示装置。 - 表示領域にマトリクス状に配置された複数の画素を備える表示装置の駆動方法であって、
映像信号を取得するステップと、
前記取得された映像信号に基づいて前記複数の画素を駆動するステップと
を具備し、
前記複数の画素はそれぞれ、発光素子と、前記発光素子への電流値を制御する駆動トランジスタとを有し、
前記駆動トランジスタと前記発光素子とは、第1電源電位と、前記第1電源電位と電位差を有する第2電源電位との間に直列に接続され、
前記複数の画素を駆動するための映像信号は、第1輝度情報と第2輝度情報とを含み、
前記第1輝度情報は、前記表示領域を複数の領域に分割したうちの1つの領域に含まれる画素の平均階調値に基づく、当該1つの領域に含まれる画素間で共通の輝度情報であり、
前記第2輝度情報は、前記1つの領域に含まれる画素の階調値と前記平均階調値との差分に基づく、前記1つの領域に含まれる画素のそれぞれにおいて独立した輝度情報であり、
前記駆動するステップは、
前記第1輝度情報に基づいて前記1つの領域に含まれる画素に共通の発光時間を制御するステップと、
前記第2輝度情報に基づいて前記1つの領域に含まれる画素のそれぞれが有する前記発光素子に供給される電流値を制御するステップと
を含む
表示装置の駆動方法。 - 前記1つの領域に含まれる画素の階調は、前記第1輝度情報に基づいて制御される発光時間と、前記第2輝度情報に基づいて制御される電流値に基づく発光輝度と、の積算で表現される、請求項8記載の表示装置の駆動方法。
- 前記発光素子は、前記表示領域において、前記画素に対応して形成された画素電極上に実装されたマイクロLEDである、請求項8記載の表示装置の駆動方法。
- 前記第2輝度情報に基づいて制御される電流値は、前記マイクロLEDの発光効率が最大となる電流値から予め定められた範囲内にある値である、請求項10記載の表示装置の駆動方法。
- 前記複数の画素はそれぞれ、前記第1電源電位と前記第2電源電位との間に、前記駆動トランジスタと前記発光素子と共に直列に接続された制御トランジスタを更に有し、
前記発光時間は、前記制御トランジスタの導通、非導通によって制御される
請求項8記載の表示装置の駆動方法。 - 前記第1輝度情報及び前記第2輝度情報は、1フレームの表示を行うための前記映像信号に属する、請求項8記載の表示装置の駆動方法。
- 前記第2輝度情報は、1フレームの表示を行うための前記映像信号に属し、
前記第1輝度情報は、前記1フレームよりも前のフレームの表示を行うための前記映像信号に属する
請求項8記載の表示装置の駆動方法。
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