WO2020084898A1 - 表示装置 - Google Patents

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WO2020084898A1
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mounting
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康宏 小川
哲生 森田
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株式会社ジャパンディスプレイ
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    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes

Definitions

  • Embodiments of the present invention relate to a display device.
  • an LED display device using a light emitting diode (LED) that is a self-luminous element As a display device, an LED display device using a light emitting diode (LED) that is a self-luminous element is known.
  • LED light emitting diode
  • a display device hereinafter referred to as a micro LED display device
  • minute light emitting diodes called micro LEDs are mounted on an array substrate.
  • the micro LED display is formed by mounting a large number of chip-shaped micro LEDs in the display area, so that it is easy to achieve both high definition and large size. It is attracting attention as a next-generation display device.
  • the present embodiment provides a display device capable of high definition.
  • the display device A plurality of first wiring layers provided on the substrate in the display area, a second wiring layer provided on the substrate in a non-display area other than the display area, the display area and the non-display A first insulating layer located in a region and having a plurality of first openings that cover the plurality of first wiring layers and the second wiring layer and expose a part of the plurality of first wiring layers, respectively; A plurality of first mounting electrodes positioned on the first insulating layer, wherein each of the first mounting electrodes is electrically connected to one of the plurality of first wiring layers through one of the plurality of first openings.
  • the second light emitting device includes a first electrode that is mounted over an electrode and is electrically connected to the one first mounting electrode, and a second electrode that is electrically connected to the second mounting electrode.
  • the element is mounted across the other first mounting electrode and the second mounting electrode, and the first electrode and the second mounting electrode electrically connected to the other one first mounting electrode.
  • a second electrode electrically connected to the first insulating layer the first insulating layer has a second opening located in the non-display area, and the second mounting electrode has the second opening in the non-display area. It is electrically connected to the second wiring layer through the second opening.
  • FIG. 1 is a perspective view showing the configuration of the display device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing the display device.
  • FIG. 3 is an equivalent circuit diagram showing the pixel shown in FIG.
  • FIG. 4 is a partial cross-sectional view showing a display region of the display panel shown in FIG. 1, and is a view showing a drive transistor, a first mounting electrode, a second mounting electrode, a light emitting element and the like.
  • FIG. 5 is a schematic diagram showing an arrangement configuration of a plurality of pixels of the display device.
  • FIG. 6 is a plan view showing the main pixel shown in FIG.
  • FIG. 7 is a plan view showing the display panel, and is a diagram showing an overall structure of the power supply line and the second mounting electrode.
  • FIG. 1 is a perspective view showing the configuration of the display device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing the display device.
  • FIG. 3 is an equivalent circuit diagram showing the pixel shown in FIG.
  • FIG. 8 is a partial cross-sectional view showing a display region and a non-display region of the display panel along line VIII-VIII of FIG. 7, showing a power supply line, a second mounting electrode, and the like.
  • FIG. 9 is an enlarged plan view showing a part of the display area of the display panel, showing a part of the second mounting electrodes and a plurality of first mounting electrodes.
  • FIG. 10 is a cross-sectional view showing a part of the display area of the display panel, showing the first mounting electrode, the second mounting electrode, the light emitting element, and the like.
  • FIG. 11 is a sectional view showing the light emitting device.
  • FIG. 12 is an enlarged plan view showing a plurality of first mounting electrodes and second mounting electrodes of the display device according to the second embodiment.
  • FIG. 13 is an enlarged plan view showing a plurality of first mounting electrodes and second mounting electrodes of the display device according to the first modification of the second embodiment.
  • FIG. 14 is an enlarged plan view showing a plurality of first mounting electrodes and second mounting electrodes of the display device according to the second modification of the second embodiment.
  • FIG. 15 is an enlarged plan view showing a plurality of first mounting electrodes and second mounting electrodes of the display device according to the modified example 3 of the second embodiment.
  • FIG. 16 is a cross-sectional view showing a part of the display area of the display panel according to Modification 3, and is a view showing the first mounting electrode, the second mounting electrode, the light emitting element, and the like.
  • FIG. 17 is an enlarged plan view showing a plurality of first mounting electrodes and second mounting electrodes of the display device according to the modified example 4 of the second embodiment.
  • FIG. 1 is a perspective view showing the configuration of a display device 1 according to this embodiment.
  • FIG. 1 shows a three-dimensional space defined by a first direction X, a second direction Y perpendicular to the first direction X, and a third direction Z perpendicular to the first direction X and the second direction Y.
  • the first direction X and the second direction Y are orthogonal to each other, but may intersect at an angle other than 90 °.
  • the third direction Z is defined as the upper side
  • the direction opposite to the third direction Z is defined as the lower side.
  • the display device 1 is a micro LED display device using a micro light emitting diode (hereinafter, referred to as a micro LED (Light Emitting Diode)) that is a self-luminous element will be mainly described.
  • a micro LED Light Emitting Diode
  • the display device 1 includes a display panel 2, a first circuit board 3, a second circuit board 4, and the like.
  • the display panel 2 has a rectangular shape in one example.
  • the short side EX of the display panel 2 is parallel to the first direction X
  • the long side EY of the display panel 2 is parallel to the second direction Y.
  • the third direction Z corresponds to the thickness direction of the display panel 2.
  • the main surface of the display panel 2 is parallel to the XY plane defined by the first direction X and the second direction Y.
  • the display panel 2 has a display area DA and a non-display area NDA other than the display area DA.
  • the non-display area NDA has a terminal area MT. In the illustrated example, the non-display area NDA surrounds the display area DA.
  • the display area DA is an area for displaying an image, and includes, for example, a plurality of pixels PX arranged in a matrix.
  • the terminal region MT is provided along the short side EX of the display panel 2 and includes a terminal for electrically connecting the display panel 2 to an external device or the like.
  • the first circuit board 3 is mounted on the terminal area MT and is electrically connected to the display panel 2.
  • the first circuit board 3 is, for example, a flexible printed circuit board.
  • the first circuit board 3 includes a drive IC chip (hereinafter, referred to as a panel driver) 5 that drives the display panel 2.
  • a panel driver a drive IC chip
  • the panel driver 5 is arranged on the first circuit board 3 in the illustrated example, it may be arranged below the first circuit board 3. Alternatively, the panel driver 5 may be mounted on a part other than the first circuit board 3, for example, on the second circuit board 4.
  • the second circuit board 4 is, for example, a flexible printed circuit board.
  • the second circuit board 4 is connected to the first circuit board 3 below the first circuit board 3, for example.
  • the above-mentioned panel driver 5 is connected to a control board (not shown) via the second circuit board 4, for example.
  • the panel driver 5 executes control for displaying an image on the display panel 2 by driving the plurality of pixels PX based on, for example, a video signal output from the control board.
  • the display panel 2 may have a bent area BA indicated by hatching.
  • the bending area BA is an area that is bent when the display device 1 is housed in a housing such as an electronic device.
  • the bent area BA is located on the terminal area MT side of the non-display area NDA.
  • the first circuit board 3 and the second circuit board 4 are arranged below the display panel 2 so as to face the display panel 2 in a state where the bending area BA is bent.
  • FIG. 2 is a circuit diagram showing the display device 1.
  • FIG. 3 is an equivalent circuit diagram showing the pixel PX shown in FIG.
  • the display panel 2 includes a resin substrate, a glass substrate or the like, which is an insulative substrate SUB having a light transmitting property, and a display area DA, which is arranged in a matrix on the substrate SUB.
  • the pixels PX are arranged in the second direction Y in the number of m and the first direction X in the number of n.
  • the first scanning line Sga, the second scanning line Sgb, and the reset wiring Sgr are provided so as to extend in the first direction X.
  • the reset wiring Sgr is formed of a plurality of electrodes electrically connected to each other.
  • the video signal line VL is provided so as to extend in the second direction Y.
  • the display panel 2 has a high potential power supply line SLa fixed to the high potential Pvdd and a low potential power supply electrode (second mounting electrode) SLb fixed to the low potential Pvss.
  • the high potential power supply line SLa is connected to the high potential power supply
  • the low potential power supply electrode SLb is connected to the low potential power supply (reference potential power supply).
  • the display panel 2 drives the scanning line driving circuits YDR1 and YDR2 that sequentially drive the first scanning line Sga, the second scanning line Sgb, and the third scanning line Sgc for each row of the pixels PX, and the signal line driving that drives the video signal line VL.
  • the circuit XDR is provided.
  • the scanning line driving circuits YDR1 and YDR2 and the signal line driving circuit XDR are formed on the substrate SUB in the non-display area NDA and constitute the driving unit 7 together with the panel driver 5.
  • Each pixel PX includes a display element and a pixel circuit that supplies a drive current to the display element.
  • the light emitting element 10 is, for example, a self-light emitting element, and is a micro light emitting diode (hereinafter referred to as a micro LED (Light Emitting Diode)) in the present embodiment.
  • the display device 1 of the present embodiment is a micro LED display device.
  • the pixel circuit of each pixel PX is a voltage signal type pixel circuit that controls light emission of the light emitting element 10 according to a video signal Vsig that is a voltage signal, and includes a pixel switch SST, a drive transistor DRT, a storage capacitor Cs, and an auxiliary capacitor.
  • a pixel switch SST a drive transistor DRT
  • a storage capacitor Cs a storage capacitor
  • an auxiliary capacitor Have Cad.
  • the storage capacitance Cs and the auxiliary capacitance Cad are capacitors.
  • the auxiliary capacitance Cad is an element provided for adjusting the amount of light emission current, and may be unnecessary in some cases.
  • the capacitance portion Cled is the capacitance of the light emitting element 10 itself.
  • the light emitting element 10 also functions as a capacitor.
  • Each pixel PX has an output switch BCT.
  • the plurality of pixels PX adjacent to each other in the second direction Y share the output switch BCT.
  • the four pixels PX adjacent to each other in the first direction X and the second direction Y share one output switch BCT.
  • the scanning line driving circuit YDR2 (or the scanning line driving circuit YDR1) is provided with a plurality of reset switches RST.
  • the reset switch RST and the reset wiring Sgr are connected one to one.
  • the pixel switch SST, the drive transistor DRT, the output switch BCT, and the reset switch RST are composed of TFTs (thin film transistors) of the same conductivity type, for example, N-channel type here.
  • TFTs thin film transistors
  • the various switches and the drive transistor DRT may be configured by P-channel type TFTs, or one pixel PX may be configured by using both N-channel type TFTs and P-channel type TFTs. good.
  • all the TFTs that respectively configure the drive transistors and the switches are formed in the same process and have the same layer structure, and are top-gate thin film transistors using polycrystalline silicon for the semiconductor layer.
  • the semiconductor layer may use a semiconductor other than polycrystalline silicon, such as amorphous silicon or an oxide semiconductor.
  • Each of the pixel switch SST, the drive transistor DRT, the output switch BCT, and the reset switch RST has a first terminal, a second terminal, and a control terminal.
  • the first terminal is the source electrode
  • the second terminal is the drain electrode
  • the control terminal is the gate electrode.
  • the drive transistor DRT and the output switch BCT are connected in series with the light emitting element 10 between the high potential power supply line SLa and the low potential power supply electrode SLb.
  • the high potential power supply line SLa (high potential Pvdd) is set to a potential of 10 V, for example, and the low potential power supply electrode SLb (low potential Pvss) is set to a potential of 0 V, for example.
  • the drain electrode is connected to the high potential power supply line SLa, the source electrode is connected to the drain electrode of the drive transistor DRT, and the gate electrode is connected to the first scanning line Sga.
  • the output switch BCT is on (conductive state) or off (non-conductive state) controlled by the control signal BG given to the first scanning line Sga.
  • the output switch BCT controls the light emission time of the light emitting element 10 in response to the control signal BG.
  • the drain electrode is connected to the source electrode of the output switch BCT and the reset wiring Sgr, and the source electrode is connected to one electrode (here, the anode) of the light emitting element 10.
  • the other electrode (here, the cathode) of the light emitting element 10 is connected to the low potential power supply electrode SLb.
  • the drive transistor DRT outputs a drive current having a current amount corresponding to the video signal Vsig to the light emitting element 10.
  • the source electrode is connected to the video signal line VL (1 to n)
  • the drain electrode is connected to the gate electrode of the driving transistor DRT
  • the gate electrode is the second scanning line that functions as a signal writing control gate line. It is connected to Sgb (1 to m).
  • the pixel switch SST is on / off controlled by a control signal SG (1 to m) supplied from the second scanning line Sgb. Then, the pixel switch SST controls connection or non-connection between the pixel circuit and the video signal line VL (1 to n) in response to the control signal SG (1 to m), and the video signal Vsig from the video signal line VL is controlled. And the initialization signal Vini into the pixel circuit.
  • the reset switch RST is provided in the scanning line drive circuit YDR2 every two rows lined up in the second direction Y.
  • the reset switch RST is connected between the drain electrode of the drive transistor DRT and the reset power supply.
  • the source electrode is connected to the reset power supply line SLc connected to the reset power supply
  • the drain electrode is connected to the reset wiring Sgr
  • the gate electrode is connected to the third scanning line Sgc functioning as the reset control gate wiring.
  • the reset power supply line SLc is connected to the reset power supply and fixed to the reset potential Vrst which is a constant potential.
  • the reset switch RST switches between the reset power supply line SLc and the reset wiring Sgr to a conducting state (on) or a non-conducting state (off) according to the control signal RG given through the third scanning line Sgc.
  • the reset switch RST is turned on, the potential of the source electrode of the drive transistor DRT is initialized.
  • the panel driver 5 shown in FIG. 2 controls the scanning line drive circuits YDR1 and YDR2 and the signal line drive circuit XDR.
  • the panel driver 5 receives a digital video signal and a synchronizing signal supplied from the outside, and generates a vertical scanning control signal for controlling a vertical scanning timing and a horizontal scanning control signal for controlling a horizontal scanning timing based on the synchronizing signal.
  • the panel driver 5 supplies the vertical scanning control signal and the horizontal scanning control signal to the scanning line driving circuits YDR1 and YDR2 and the signal line driving circuit XDR, respectively, and at the same time, in synchronization with the horizontal and vertical scanning timings, a digital video signal and The initialization signal is supplied to the signal line drive circuit XDR.
  • the signal line drive circuit XDR converts a digital video signal sequentially obtained in each horizontal scanning period into an analog format under the control of the horizontal scanning control signal and outputs a video signal Vsig corresponding to a gradation to a plurality of video signal lines VL (1 to n). ) In parallel. Further, the signal line drive circuit XDR supplies the initialization signal Vini to the video signal line VL.
  • the digital video signal may be converted into an analog format inside the panel driver 5 and supplied to the signal line drive circuit XDR in the analog format.
  • the scanning line drive circuits YDR1 and YDR2 include a shift register, an output buffer, etc., which are not shown, and output a pulse based on a horizontal scanning start pulse supplied from the outside and sequentially transfer the pulse to the next stage to output the output buffer.
  • Three types of control signals that is, control signals BG, SG, and RG are supplied to the pixels PX of each row via.
  • the control signal RG is not directly supplied to the pixel PX, a predetermined voltage is supplied from the reset power supply line SLc fixed to the reset potential Vrst at a predetermined timing according to the control signal RG. Accordingly, the first scanning line Sga, the second scanning line Sgb, and the third scanning line Sgc are driven by the control signals BG, SG, and RG, respectively.
  • FIG. 4 is a partial cross-sectional view showing the display area DA of the display panel 2 shown in FIG. 1, and is a view showing the drive transistor DRT, the first mounting electrode PE, the second mounting electrode CE, the light emitting element 10, and the like.
  • the display device 1 is drawn so that the display surface, that is, the light emitting surface faces upward and the back surface faces downward.
  • the N-channel TFT in which the drive transistor DRT is formed includes the semiconductor layer SC.
  • the semiconductor layer SC is arranged on the insulating layer UC provided on the substrate SUB.
  • the semiconductor layer SC is, for example, a polysilicon layer including a p-type region and an n-type region.
  • the semiconductor layer SC is covered with the insulating layer GI.
  • the gate electrode G of the drive transistor DRT is arranged on the insulating layer GI.
  • the gate electrode G faces the semiconductor layer SC.
  • An insulating layer II is provided on the insulating layer GI and the gate electrode G.
  • a source electrode SE and a drain electrode DE are arranged on the insulating layer II.
  • the source electrode SE and the drain electrode DE are respectively connected to the source region and the drain region of the semiconductor layer SC through the contact holes formed in the insulating layer II and the insulating layer GI.
  • the source electrode SE is provided on the substrate SUB and functions as a first wiring layer located in the display area DA.
  • An insulating layer PS is provided on the insulating layer II, the source electrode SE, and the drain electrode DE.
  • the insulating layer PS covers the source electrode SE and the drain electrode DE.
  • the insulating layer PS has a first opening (contact hole) OP1 that exposes a part of the source electrode SE.
  • the insulating layer PS has a plurality of first openings OP1 and each of the first openings OP1 exposes a part of the corresponding source electrode SE.
  • the insulating layer PS functions as a first insulating layer.
  • the first mounting electrode PE and the second mounting electrode CE are provided on the insulating layer PS.
  • the first mounting electrode PE is electrically connected to the source electrode SE through the first opening OP1.
  • the first mounting electrode PE and the second mounting electrode CE are formed of metal as a conductive material.
  • the first mounting electrode PE and the second mounting electrode CE may be formed of a conductive material other than metal, for example, ITO (Indium Tin Oxide) as a transparent conductive material. Good.
  • An insulating layer CL is provided on the insulating layer PS, the first mounting electrode PE, and the second mounting electrode CE, and the insulating layer CL covers the first mounting electrode PE and the second mounting electrode CE.
  • the insulating layer CL functions as a second insulating layer and has a plurality of openings exposing a part of the upper surface of the first mounting electrode PE and a part of the upper surface of the second mounting electrode CE.
  • the plurality of openings (contact holes) that the insulating layer CL has are classified into a third opening OP3 and a fourth opening OP4.
  • a part of the upper surface of the first mounting electrode PE is exposed outside the insulating layer CL through the third opening OP3.
  • Part of the upper surface of the second mounting electrode CE is exposed outside the insulating layer CL through the fourth opening OP4.
  • the first mounting electrode PE and the second mounting electrode CE are located between the insulating layer PS and the insulating layer CL. Therefore, the first mounting electrode PE and the second mounting electrode CE are provided in the same layer.
  • the insulating layers UC, GI, II, PS and CL are each formed of an inorganic insulating material such as silicon nitride (SiN) or silicon oxide (SiO) or an organic insulating material such as acrylic resin.
  • the insulating layers UC, GI, II, CL are each formed of an inorganic insulating material
  • the insulating layer PS is formed of an organic insulating material.
  • the light emitting element 10 is mounted over the first mounting electrode PE and the second mounting electrode CE.
  • the light emitting device 10 includes a first electrode E1 electrically connected to the first mounting electrode PE through the third opening OP3, and a second electrode E2 electrically connected to the second mounting electrode CE through the fourth opening OP4. have.
  • the first electrode E1 is electrically connected to the first mounting electrode PE via the conductive material CM1
  • the second electrode E2 is electrically connected to the second mounting electrode CE via the conductive material CM2. ing.
  • FIG. 5 is a schematic diagram showing an arrangement configuration of a plurality of pixels PX of the display device 1.
  • the plurality of pixels PX include a blue (B) pixel PX, a red (R) pixel PX adjacent to the blue pixel PX in the second direction Y, and a blue pixel PX having a first pixel.
  • the white (W) pixel PX is also referred to as an achromatic pixel.
  • the red pixel PX, the green pixel PX, the blue pixel PX, and the white pixel PX form a main pixel MP.
  • the plurality of main pixels MP are arranged in a matrix in the first direction X and the second direction Y.
  • the arrangement of the pixels PX is not limited to the example shown in FIG. 5, and any of the red, green, blue, and white pixels PX is arranged in even rows. It is sufficient if two or more of them are arranged and the remaining two are arranged in the odd-numbered rows.
  • the output switch BCT is shared by the four pixels PX of the main pixel MP. From the above, the number of the first scanning lines Sga and the third scanning lines Sgc is m / 2.
  • the four pixels PX of the main pixel MP may be arranged in a stripe shape in the first direction X. Further, the main pixel MP may have three (three colors) pixels PX of red, green, and blue without the white pixel PX.
  • FIG. 6 is a plan view showing the main pixel MP according to this embodiment.
  • the four pixels PX sharing (sharing) the output switch BCT include the drive transistor DRT, the pixel switch SST, the video signal line VL, and the storage capacitor.
  • Cs, the auxiliary capacitance Cad, and the second scanning line Sgb are arranged substantially in line symmetry with respect to the output switch BCT in the column direction and the row direction.
  • the terms of the pixel PX and the main pixel MP have been described, but the pixel can be referred to as a sub pixel. In this case, the main pixel is the pixel.
  • FIG. 7 is a plan view showing the display panel 2, showing the overall structure of the power supply line PSL and the second mounting electrode CE.
  • the display panel 2 includes a power supply line PSL provided on the substrate SUB.
  • the display panel 2 includes two power supply lines PSL, but may include one power supply line PSL or three or more power supply lines PSL.
  • Each power line PSL is located in the non-display area NDA and is not located in the display area DA.
  • the power supply line PSL is connected to the low potential power supply and fixed to the low potential Pvss.
  • the power supply line PSL functions as a second wiring layer.
  • the second mounting electrode CE is located in the entire display area DA and a part of the non-display area NDA.
  • the second mounting electrode CE overlaps each power supply line PSL in the non-display area NDA.
  • the second mounting electrode CE is provided with a plurality of openings, and the first mounting electrode PE is exposed from the openings.
  • FIG. 8 is a partial cross-sectional view showing the display area DA and the non-display area NDA of the display panel 2 along the line VIII-VIII of FIG. 7, and is a view showing the power supply line PSL, the second mounting electrode CE, and the like.
  • the power supply line PSL is provided on the insulating layer II.
  • the insulating layer PS is located not only in the display area DA but also in the non-display area NDA.
  • the insulating layer PS has a second opening (contact hole) OP2 that covers the power supply line PSL and exposes a part of each power supply line PSL.
  • the second mounting electrode CE is provided on the insulating layer PS and is electrically connected to the power supply line PSL through the second opening OP2 in the non-display area NDA.
  • the insulating layer PS does not have an opening for connecting the second mounting electrode CE and the power supply line PSL in the display area DA.
  • FIG. 9 is an enlarged plan view showing a part of the display area DA of the display panel 2, showing a part of the second mounting electrode CE and the plurality of first mounting electrodes PE.
  • the second mounting electrode CE has a plurality of first portions CE1 and a plurality of second portions CE2.
  • the plurality of first portions CE1 extend in the first direction X and are arranged at intervals in the second direction Y.
  • the plurality of second portions CE2 extend in the second direction Y, are arranged at intervals in the first direction X, and intersect the plurality of first portions CE1.
  • the second mounting electrodes CE are integrally formed with a plurality of first portions CE1 and a plurality of second portions CE2.
  • the second mounting electrode CE has a plurality of openings A, and each opening A corresponds to a region surrounded by a pair of adjacent first portions CE1 and a pair of adjacent second portions CE2.
  • the second mounting electrode CE has not only a function as an electrode but also a function as a wiring.
  • the blue pixel PX functions as the first pixel PX1
  • the red pixel PX functions as the second pixel PX2
  • the white pixel PX functions as the third pixel PX3
  • the green pixel PX functions as the third pixel PX3. It functions as a 4-pixel PX4.
  • the first pixel PX1 includes a first mounting electrode PE1 and a light emitting element (first light emitting element) 10a that emits blue light.
  • the second pixel PX2 includes a first mounting electrode PE2 and a light emitting element (second light emitting element) 10b that emits red light.
  • the third pixel PX3 includes a first mounting electrode PE3 and a light emitting element (third light emitting element) 10c that emits white light.
  • the fourth pixel PX4 includes a first mounting electrode PE4 and a light emitting element (first light emitting element) 10d that emits green light.
  • the first pixel PX1, the second pixel PX2, the third pixel PX3, and the fourth pixel PX4 share the second mounting electrode CE.
  • the length of one side of the light emitting element 10 which is a micro LED is, for example, 100 ⁇ m or less.
  • each area (opening A) surrounded by the pair of first portions CE1 adjacent to each other and the pair of second portions CE2 adjacent to each other one or more first mounting electrodes among the plurality of first mounting electrodes PE are provided. It is arranged.
  • four first mounting electrodes are arranged in each opening A.
  • the second mounting electrodes CE are arranged so as to individually surround one or a plurality of first mounting electrodes PE.
  • the second mounting electrodes CE are the four first mounting electrodes PE of the first mounting electrodes PE2 and PE4 of one main pixel MP and the first mounting electrodes PE1 and PE3 of the other main pixel MP. Are arranged so as to individually surround.
  • the four first mounting electrodes PE are arranged at intervals.
  • One first portion CE1 is located between the electrode group of the first mounting electrode PE1 and the first mounting electrode PE3 of the one main pixel MP and the electrode group of the first mounting electrode PE2 and the first mounting electrode PE4. There is.
  • the light emitting elements 10a to 10d overlap the same first portion CE1 among the plurality of first portions CE1.
  • the light emitting element 10a and the light emitting element 10b are arranged so as to be line symmetrical in the second direction Y
  • the light emitting element 10c and the light emitting element 10d are arranged so as to be line symmetrical in the second direction Y. Has been done.
  • FIG. 10 is a cross-sectional view showing a part of the display area DA of the display panel 2, showing the first mounting electrode PE, the second mounting electrode CE, the light emitting elements 10a and 10b, and the like.
  • attention is paid to the first pixel PX1 and the second pixel PX2 of the one main pixel MP.
  • the plurality of first mounting electrodes PE are located in the display area DA and provided on the insulating layer PS. Each first mounting electrode PE is electrically connected to one of the plurality of source electrodes SE through one of the plurality of first openings OP1.
  • the insulating layer CL covers the plurality of first mounting electrodes PE and the second mounting electrodes CE.
  • the insulating layer CL has a plurality of openings exposing a part of the upper surface of each first mounting electrode PE and a plurality of locations on the upper surface of the second mounting electrode CE.
  • the plurality of openings are a plurality of third openings OP3 and a plurality of fourth openings OP4 located in the display area DA.
  • each first mounting electrode PE is exposed to the outside of the insulating layer CL by the corresponding one third opening OP3 of the plurality of third openings OP3.
  • a plurality of places on the upper surface of the second mounting electrode CE a plurality of places on the upper surface of the first portion CE1 are exposed to the outside of the insulating layer CL by the plurality of fourth openings OP4.
  • the light emitting element 10a is mounted over one first mounting electrode PE1 and one second mounting electrode CE (first portion CE1).
  • the light emitting element 10b is mounted across the other first mounting electrode PE2 and the second mounting electrode CE (first portion CE1).
  • the second electrode E2 of the light emitting element 10a and the second electrode E2 of the second light emitting element 10b face the same first portion CE1.
  • the first electrode E1 is electrically connected to the first mounting electrode PE1 via the corresponding third opening OP3, and the second electrode E2 is connected to the second mounting electrode CE through the fourth opening OP4. It is electrically connected to the (first portion CE1).
  • the first electrode E1 is electrically connected to the other first mounting electrode PE2 through the corresponding third opening OP3, and the second electrode E2 is connected through the other fourth opening OP4.
  • the second mounting electrode CE (first portion CE1) is electrically connected.
  • FIG. 11 is a cross-sectional view showing the light emitting element 10.
  • the light emitting element 10 is a flip chip type light emitting diode element.
  • the light emitting element 10 includes a transparent substrate 11 having an insulating property.
  • the substrate 11 is, for example, a sapphire substrate.
  • a crystal layer semiconductor layer in which an n-type semiconductor layer 12, an active layer (light emitting layer) 13, and a p-type semiconductor layer 14 are sequentially stacked is formed.
  • the region containing P-type impurities is the p-type semiconductor layer 14, and the region containing N-type impurities is the n-type semiconductor layer 12.
  • the material of the crystal layer (semiconductor layer) is not particularly limited, but the crystal layer (semiconductor layer) may contain gallium nitride (GaN) or gallium arsenide (GaAs).
  • the light reflection film 15 is made of a conductive material and is electrically connected to the p-type semiconductor layer 14.
  • the p electrode 16 is electrically connected to the light reflecting film 15.
  • the n-electrode 18 is electrically connected to the n-type semiconductor layer 12.
  • the second electrode E2 covers the n-electrode 18 and is electrically connected to the n-electrode 18.
  • the protective layer 17 covers the n-type semiconductor layer 12, the active layer 13, the p-type semiconductor layer 14, and the light reflection film 15, and partially covers the p-electrode 16.
  • the first electrode E1 covers the p-electrode 16 and is electrically connected to the p-electrode 16.
  • the second mounting electrode CE is arranged so as to surround the first mounting electrode PE. Therefore, it is not necessary to lay out the wiring fixed to the low potential Pvss in the layer closer to the substrate SUB than the first mounting electrode PE. Thereby, the area of the second mounting electrode CE can be increased. For example, the margin when mounting the light emitting element 10 can be expanded. Further, since the second mounting electrode CE is routed in the display area DA, it is possible to reduce the resistance of the second mounting electrode CE. Further, since the voltage drop of the second mounting electrode CE can be suppressed to the minimum, it is possible to improve the uniformity of the electric potential in the entire display area DA of the second mounting electrode CE. Further, it is possible to achieve high definition of pixels.
  • both can be formed of the same conductive layer.
  • the surface of the first mounting electrode PE and the surface of the second mounting electrode CE have the same height, so that the light emitting element 10 can be mounted well.
  • the main pixel MP shares the output switch BCT.
  • the number of output switches BCT can be reduced to 1/4 as compared with the case where one output switch BCT is provided for each pixel PX, and the number of the first scanning line Sga, the third scanning line Sgc, and the reset wiring Sgr is reduced. Can be reduced to 1/2, and the number of reset switches RST can be reduced to 1/2. Therefore, it is possible to contribute to narrowing the frame of the display device and to increase the definition of pixels. From the above, a display device capable of high definition can be obtained.
  • FIG. 12 is an enlarged plan view showing a plurality of first mounting electrodes PE and second mounting electrodes CE of the display device 1 according to the second embodiment.
  • the main pixel MP includes three color pixels PX arranged in the first direction X.
  • the red pixel PX functions as the first pixel PX1
  • the green pixel PX functions as the second pixel PX2
  • the blue pixel PX functions as the third pixel PX3.
  • the first pixel PX1 includes a first mounting electrode PE1 and a light emitting element (first light emitting element) 10a that emits red light.
  • the second pixel PX2 includes a first mounting electrode PE2 and a light emitting element (second light emitting element) 10b that emits green light.
  • the third pixel PX3 includes a first mounting electrode PE3 and a light emitting element (third light emitting element) 10c that emits blue light.
  • one region is surrounded by a pair of adjacent first portions CE1 and a pair of adjacent second portions CE2.
  • the first mounting electrode PE of is arranged.
  • the first mounting electrodes PE1 and the second portions CE2 are arranged alternately in the first direction X. Therefore, the width of the second portion CE2 in the first direction X can be smaller than that in the first embodiment.
  • the first mounting electrodes PE1 and the first portions CE1 are alternately arranged in the second direction Y.
  • the first portion CE1 used by one main pixel MP and the first portion CE1 used by the other main pixel MP are different. Therefore, the width of the first portion CE1 in the second direction Y can be smaller than that in the first embodiment.
  • the same effect as that of the first embodiment can be obtained.
  • the first mounting electrodes PE1 and the second portions CE2 are alternately arranged in the first direction X. Therefore, the resistance of the second mounting electrode CE can be further reduced. Further, it is possible to easily set the center of light emission.
  • FIG. 13 is an enlarged plan view showing a plurality of first mounting electrodes PE and second mounting electrodes CE of the display device 1 according to the modified example 1 of the second embodiment. As shown in FIG. 13, all the first mounting of one main pixel MP is performed in each region (each opening A) surrounded by a pair of first portions CE1 adjacent to each other and a pair of second portions CE2 adjacent to each other. It is different from the second embodiment in that the electrode PE is arranged.
  • the same effect as that of the second embodiment can be obtained.
  • the first mounting electrodes PE and the second portions CE2 are not alternately arranged in the first direction X. Therefore, as compared with the second embodiment, it is advantageous for high definition.
  • FIG. 14 is an enlarged plan view showing a plurality of first mounting electrodes PE and second mounting electrodes CE of the display device 1 according to the modified example 2 of the second embodiment.
  • two regions adjacent to each other in the second direction Y are provided in each region (each opening A) surrounded by the pair of adjacent first portions CE1 and the pair of adjacent second portions CE2.
  • This is different from Modification 1 in that all the first mounting electrodes PE of the main pixel MP are arranged.
  • all the light emitting elements 10 of the two main pixels MP adjacent to each other in the second direction Y are overlapped with the same first portion CE1 among the plurality of first portions CE1.
  • the two light emitting elements 10 adjacent to each other in the second direction Y are arranged in line symmetry in the second direction Y.
  • the same effect as that of the second embodiment can be obtained.
  • two main pixels MP adjacent to each other in the second direction Y use the same first portion CE1. Therefore, the layout efficiency of the second mounting electrode CE can be improved as compared with the second embodiment.
  • FIG. 15 is an enlarged plan view showing a plurality of first mounting electrodes PE and second mounting electrodes CE of the display device 1 according to the modified example 3 of the second embodiment.
  • each light emitting element 10 has a first portion located between the pair of first mounting electrodes PE of the pair of first mounting electrodes PE and second mounting electrodes CE. It is different from the second embodiment in that it is mounted over the CE1.
  • Each light emitting element 10 is shared by a pair of pixels PX of the same color among two main pixels MP adjacent to each other in the second direction Y.
  • FIG. 16 is a cross-sectional view showing a part of the display area DA of the display panel 2 according to Modification 3, and is a view showing the first mounting electrode PE, the second mounting electrode CE, the light emitting element 10, and the like.
  • FIG. 16 shows a pair of first pixels PX1 of the same color among two main pixels MP adjacent to each other in the second direction Y. Note that the relationship between the pair of first pixels PX1 illustrated in FIG. 16 is similar to the relationship between the pair of second pixels PX2 and the relationship between the pair of third pixels PX.
  • the light emitting element 10 further includes a first electrode E1a, another first electrode E1b, and a second electrode E2.
  • the light emitting element 10 has one continuous semiconductor layer.
  • the semiconductor layer of the light emitting device 10 includes two light emitting layers 13a and 13b that are spaced apart from each other.
  • the first electrode E1a and the first electrode E1b are connected to the pair of first mounting electrodes PE on a one-to-one basis.
  • the second electrode E2 is connected to the first portion CE1 of the second mounting electrode CE located between the pair of first mounting electrodes PE.
  • the light emitting layer 13a emits light when a current flows between the first electrode E1a and the second electrode E2.
  • the other light emitting layer 13b emits light when a current flows between the first electrode E1b and the second electrode E2.
  • the light emitting layer 13a and the light emitting layer 13b emit light of the same color.
  • the same effect as that of the second embodiment can be obtained. Since the light emitting element 10 which emits light in two places is used in the modification 3, the light emitting element 10 can be arranged more efficiently.
  • FIG. 17 is an enlarged plan view showing a plurality of first mounting electrodes PE and second mounting electrodes CE of the display device 1 according to the modified example 4 of the second embodiment.
  • the plurality of light emitting elements 10 of each main pixel MP are not arranged in a vertical stripe shape (not arranged in the first direction X), and the present modification 4 is the second modification.
  • This embodiment is different from the above embodiment.
  • the plurality of light emitting elements 10 may be arranged close to each other and arranged as a group.
  • the light emitting element 10a and the light emitting element 10c are adjacent to each other in the first direction X
  • the light emitting element 10b is adjacent to the light emitting element 10a and the light emitting element 10c in the second direction Y.
  • the light emitting element 10a overlaps the first mounting electrode PE1 and a portion of the second mounting electrode CE that is adjacent to the first mounting electrode PE1 in the second direction Y.
  • the light emitting element 10c overlaps the first mounting electrode PE3 and a portion of the second mounting electrode CE that is adjacent to the first mounting electrode PE3 in the second direction Y.
  • the light emitting element 10b overlaps the first mounting electrode PE2 and a portion of the second mounting electrode CE that is adjacent to the first mounting electrode PE2 in the first direction X.
  • the second mounting electrodes CE are laid out so as to match the arrangement pattern of the light emitting elements 10. Therefore, as in the fourth modification, the opening A may have a shape different from the quadrangle.
  • the arrangement pattern of the plurality of light emitting elements 10 of each main pixel MP is not limited to the above-mentioned example, and can be variously modified.
  • the plurality of light emitting elements 10 of the main pixel MP may be arranged in a horizontal stripe shape, in other words, may be arranged in the second direction Y.

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Abstract

高精細化が可能な表示装置を提供する。　表示装置は、複数の第１配線層と、第２配線層と、第１絶縁層と、複数の第１実装電極と、第２実装電極と、第１発光素子と、第２発光素子と、を備える。前記第２実装電極は、前記複数の第１実装電極の一の第１実装電極と、前記複数の第１実装電極の他の一の第１実装電極とを囲むように配置されている。前記第１発光素子は、前記一の第１実装電極と前記第２実装電極とに跨って実装されている。前記第２発光素子は、前記他の一の第１実装電極と前記第２実装電極とに跨って実装されている。前記第２実装電極は、非表示領域において、前記第１絶縁層の第２開口を通じて前記第２配線層と電気的に接続されている。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　表示装置として、自発光素子である発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤ表示装置が知られている。近年では、より高精細な表示装置として、マイクロＬＥＤと称される微小な発光ダイオードをアレイ基板に実装した表示装置（以下、マイクロＬＥＤ表示装置と称する）が開発されている。
　マイクロＬＥＤディスプレイは、従来の液晶ディスプレイや有機ＥＬディスプレイと異なり、表示領域に、チップ状の多数のマイクロＬＥＤが実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代の表示装置として注目されている。
特開２０１８－２６５４０号公報
　本実施形態は、高精細化が可能な表示装置を提供する。
　一実施形態に係る表示装置は、
　基板の上に設けられ表示領域に位置した複数の第１配線層と、前記基板の上に設けられ前記表示領域以外の非表示領域に位置した第２配線層と、前記表示領域及び前記非表示領域に位置し前記複数の第１配線層及び前記第２配線層を覆い前記複数の第１配線層の一部をそれぞれ露出する複数の第１開口を有する第１絶縁層と、前記表示領域に位置し前記第１絶縁層上に設けられた複数の第１実装電極であって、各々の前記第１実装電極は前記複数の第１開口の一を通じて前記複数の第１配線層の一と電気的に接続されている、前記複数の第１実装電極と、前記第１絶縁層の上に設けられ前記表示領域及び前記非表示領域に位置した第２実装電極と、第１発光素子と、第２発光素子と、を備え、前記第２実装電極は、前記複数の第１実装電極の一の第１実装電極と、前記複数の第１実装電極の他の一の第１実装電極とを囲むように配置され、前記第１発光素子は、前記一の第１実装電極と前記第２実装電極とに跨って実装され、前記一の第１実装電極と電気的に接続された第１電極と前記第２実装電極と電気的に接続された第２電極とを有し、前記第２発光素子は、前記他の一の第１実装電極と前記第２実装電極とに跨って実装され、前記他の一の第１実装電極と電気的に接続された第１電極と前記第２実装電極と電気的に接続された第２電極とを有し、前記第１絶縁層は、前記非表示領域に位置する第２開口を有し、前記第２実装電極は、前記非表示領域において、前記第２開口を通じて前記第２配線層と電気的に接続されている。
図１は、第１の実施形態に係る表示装置の構成を示す斜視図である。 図２は、上記表示装置を示す回路図である。 図３は、図２に示した画素を示す等価回路図である。 図４は、図１に示した表示パネルの表示領域を示す部分断面図であり、駆動トランジスタ、第１実装電極、第２実装電極、発光素子などを示す図である。 図５は、上記表示装置の複数の画素の配置構成を示す概略図である。 図６は、図５に示した主画素を示す平面図である。 図７は、上記表示パネルを示す平面図であり、上記電源線及び上記第２実装電極の全体的な構造を示す図である。 図８は、図７の線ＶＩＩＩ－ＶＩＩＩに沿って上記表示パネルの表示領域及び非表示領域を示す部分断面図であり、電源線、第２実装電極などを示す図である。 図９は、上記表示パネルの表示領域の一部を示す拡大平面図であり、第２実装電極の一部と複数の第１実装電極とを示す図である。 図１０は、上記表示パネルの表示領域の一部を示す断面図であり、第１実装電極、第２実装電極、及び発光素子などを示す図である。 図１１は、上記発光素子を示す断面図である。 図１２は、第２の実施形態に係る表示装置の複数の第１実装電極と第２実装電極とを示す拡大平面図である。 図１３は、上記第２の実施形態の変形例１に係る表示装置の複数の第１実装電極と第２実装電極とを示す拡大平面図である。 図１４は、上記第２の実施形態の変形例２に係る表示装置の複数の第１実装電極と第２実装電極とを示す拡大平面図である。 図１５は、上記第２の実施形態の変形例３に係る表示装置の複数の第１実装電極と第２実装電極とを示す拡大平面図である。 図１６は、上記変形例３に係る表示パネルの表示領域の一部を示す断面図であり、第１実装電極、第２実装電極、及び発光素子などを示す図である。 図１７は、上記第２の実施形態の変形例４に係る表示装置の複数の第１実装電極と第２実装電極とを示す拡大平面図である。
　以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　（第１の実施形態）
　まず、第１の実施形態に係る表示装置について説明する。図１は、本実施形態に係る表示装置１の構成を示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。また、本実施形態において、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。
　以下、本実施形態においては、表示装置１が自発光素子であるマイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）を用いたマイクロＬＥＤ表示装置である場合について主に説明する。
　図１に示すように、表示装置１は、表示パネル２、第１回路基板３及び第２回路基板４等を備えている。　
　表示パネル２は、一例では矩形の形状を有している。図示した例では、表示パネル２の短辺ＥＸは、第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、及び表示領域ＤＡ以外の非表示領域ＮＤＡを有している。非表示領域ＮＤＡは、端子領域ＭＴを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。
　表示領域ＤＡは、画像を表示する領域であり、例えばマトリクス状に配置された複数の画素ＰＸを備えている。　
　端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置などと電気的に接続するための端子を含んでいる。
　第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下、パネルドライバと表記）５などを備えている。なお、図示した例では、パネルドライバ５は、第１回路基板３の上に配置されているが、第１回路基板３の下に配置されていてもよい。又は、パネルドライバ５は、第１回路基板３以外に実装されていてもよく、例えば第２回路基板４に実装されていてもよい。第２回路基板４は、例えばフレキシブルプリント回路基板である。第２回路基板４は、第１回路基板３の例えば下方において第１回路基板３と接続されている。
　上記したパネルドライバ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。パネルドライバ５は、例えば制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。
　なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置１が電子機器等の筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。折り曲げ領域ＢＡが折り曲げられた状態において、第１回路基板３及び第２回路基板４は、表示パネル２と対向するように、表示パネル２の下方に配置される。
　図２は、表示装置１を示す回路図である。図３は、図２に示した画素ＰＸを示す等価回路図である。　
　図２及び図３に示すように、表示パネル２は、樹脂基板、ガラス基板等の光透過性を有する絶縁性の基板ＳＵＢ、表示領域ＤＡにて基板ＳＵＢの上にマトリクス状に配列されたｍ×ｎ個の画素ＰＸ、複数本（ｍ／２本）の第１走査線Ｓｇａ（１～ｍ／２）と、複数本（ｍ本）の第２走査線Ｓｇｂ（１～ｍ）と、複数本（ｍ／２本）の第３走査線Ｓｇｃ（１～ｍ／２）と、複数本（ｍ／２本）のリセット配線Ｓｇｒ（１～ｍ／２）と、複数本（ｎ本）の映像信号線ＶＬ（１～ｎ）とを備えている。
　画素ＰＸは、第２方向Ｙにｍ個、第１方向Ｘにｎ個並べられている。第１走査線Ｓｇａ、第２走査線Ｓｇｂ及びリセット配線Ｓｇｒは、第１方向Ｘに延出して設けられている。リセット配線Ｓｇｒは互いに電気的に接続された複数の電極で形成されている。映像信号線ＶＬは、第２方向Ｙに延出して設けられている。
　表示パネル２は、高電位Ｐｖｄｄに固定される高電位電源線ＳＬａと、低電位Ｐｖｓｓに固定される低電位電源電極（第２実装電極）ＳＬｂと、を有している。高電位電源線ＳＬａは高電位電源に接続され、低電位電源電極ＳＬｂは低電位電源（基準電位電源）に接続されている。
　表示パネル２は、第１走査線Ｓｇａ、第２走査線Ｓｇｂ及び第３走査線Ｓｇｃを画素ＰＸの行毎に順に駆動する走査線駆動回路ＹＤＲ１、ＹＤＲ２、映像信号線ＶＬを駆動する信号線駆動回路ＸＤＲを備えている。走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲは、非表示領域ＮＤＡにて基板ＳＵＢの上に形成され、パネルドライバ５とともに駆動部７を構成している。
　各画素ＰＸは、表示素子と、表示素子に駆動電流を供給する画素回路と、を含んでいる。発光素子１０は、例えば自己発光素子であり、本実施形態では、マイクロ発光ダイオード（以下、マイクロＬＥＤ（Light Emitting Diode）と称する）である。本実施形態の表示装置１は、マイクロＬＥＤ表示装置である。
　各画素ＰＸの画素回路は、電圧信号からなる映像信号Ｖｓｉｇに応じて発光素子１０の発光を制御する電圧信号方式の画素回路であり、画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを有している。保持容量Ｃｓ及び補助容量Ｃａｄは、キャパシタである。補助容量Ｃａｄは発光電流量を調整する為に設けられる素子であり、場合によっては不要となる場合もある。容量部Ｃｌｅｄは、発光素子１０自体の容量である。発光素子１０は、キャパシタとしても機能している。
　各画素ＰＸは、出力スイッチＢＣＴを備えている。第２方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。この実施形態において、第１方向Ｘ及び第２方向Ｙに隣合う４つの画素ＰＸは、１つの出力スイッチＢＣＴを共用している。また、走査線駆動回路ＹＤＲ２（若しくは走査線駆動回路ＹＤＲ１）には、複数のリセットスイッチＲＳＴが設けられている。リセットスイッチＲＳＴ及びリセット配線Ｓｇｒは一対一で接続されている。
　画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ及びリセットスイッチＲＳＴは、ここでは同一導電型、例えばＮチャネル型のＴＦＴ（薄膜トランジスタ）により構成されている。勿論、各種のスイッチ及び駆動トランジスタＤＲＴはＰチャネル型のＴＦＴにより構成されても良いし、１つの画素ＰＸを、Ｎチャネル型のＴＦＴ、およびＰチャネル型のＴＦＴの双方を用いて構成しても良い。
　本実施形態に係る表示装置において、各駆動トランジスタ及び各スイッチをそれぞれ構成したＴＦＴは全て同一工程、同一層構造で形成され、半導体層に多結晶シリコンを用いたトップゲート構造の薄膜トランジスタである。なお、半導体層は、非晶質シリコン、酸化物半導体など、多結晶シリコン以外の半導体を利用してもよい。
　画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、及びリセットスイッチＲＳＴの各々は、第１端子、第２端子、及び制御端子を有している。本実施形態では、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。
　画素ＰＸの画素回路において、駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、高電位電源線ＳＬａと低電位電源電極ＳＬｂとの間で発光素子１０と直列に接続されている。高電位電源線ＳＬａ（高電位Ｐｖｄｄ）は例えば１０Ｖの電位に設定され、低電位電源電極ＳＬｂ（低電位Ｐｖｓｓ）は、例えば０Ｖの電位に設定されている。
　出力スイッチＢＣＴにおいて、ドレイン電極は高電位電源線ＳＬａに接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は第１走査線Ｓｇａに接続されている。これにより、出力スイッチＢＣＴは、第１走査線Ｓｇａに与えられる制御信号ＢＧによりオン（導通状態）、オフ（非導通状態）制御される。出力スイッチＢＣＴは、制御信号ＢＧに応答して、発光素子１０の発光時間を制御する。
　駆動トランジスタＤＲＴにおいて、ドレイン電極は出力スイッチＢＣＴのソース電極及びリセット配線Ｓｇｒに接続され、ソース電極は発光素子１０の一方の電極（ここでは陽極）に接続されている。発光素子１０の他方の電極（ここでは陰極）は、低電位電源電極ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流を発光素子１０に出力する。
　画素スイッチＳＳＴにおいて、ソース電極は映像信号線ＶＬ（１～ｎ）に接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第２走査線Ｓｇｂ（１～ｍ）に接続されている。画素スイッチＳＳＴは、第２走査線Ｓｇｂから供給される制御信号ＳＧ（１～ｍ）によりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧ（１～ｍ）に応答して、画素回路と映像信号線ＶＬ（１～ｎ）との接続、非接続を制御し、映像信号線ＶＬから映像信号Ｖｓｉｇ及び初期化信号Ｖｉｎｉを画素回路に取り込む。
　リセットスイッチＲＳＴは、第２方向Ｙに並ぶ２行毎に、走査線駆動回路ＹＤＲ２に設けられている。リセットスイッチＲＳＴは、駆動トランジスタＤＲＴのドレイン電極とリセット電源との間に接続されている。リセットスイッチＲＳＴにおいて、ソース電極はリセット電源に接続されたリセット電源線ＳＬｃに接続され、ドレイン電極はリセット配線Ｓｇｒに接続され、ゲート電極はリセット制御用ゲート配線として機能する第３走査線Ｓｇｃに接続されている。上記のように、リセット電源線ＳＬｃは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定される。
　リセットスイッチＲＳＴは、第３走査線Ｓｇｃを通して与えられる制御信号ＲＧに応じて、リセット電源線ＳＬｃ及びリセット配線Ｓｇｒ間を導通状態（オン）又は非導通状態（オフ）に切替える。リセットスイッチＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位が初期化される。
　一方、図２に示すパネルドライバ５は、走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する。パネルドライバ５は外部から供給されるデジタル映像信号及び同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。
　そして、パネルドライバ５は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平および垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給する。
　信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られるデジタル映像信号をアナログ形式に変換し階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬ（１～ｎ）に並列的に供給する。また、信号線駆動回路ＸＤＲは、初期化信号Ｖｉｎｉを映像信号線ＶＬに供給する。なお、デジタル映像信号がパネルドライバ５の内部でアナログ形式に変換され、信号線駆動回路ＸＤＲにはアナログ形式で供給されても良い。
　走査線駆動回路ＹＤＲ１、ＹＤＲ２は、図示しないシフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスに基づきパルスを出力すると共に、順次次段に当該パルスを転送し、出力バッファを介して各行の画素ＰＸに３種類の制御信号、すなわち、制御信号ＢＧ，ＳＧ，ＲＧを供給する。なお、画素ＰＸには、制御信号ＲＧが直接供給されないが、制御信号ＲＧに応じた所定のタイミングで、リセット電位Ｖｒｓｔに固定されたリセット電源線ＳＬｃから所定の電圧が供給される。　
　これにより、第１走査線Ｓｇａ、第２走査線Ｓｇｂ及び第３走査線Ｓｇｃは、それぞれ制御信号ＢＧ、ＳＧ、ＲＧにより駆動される。
　次に図４を参照して、駆動トランジスタＤＲＴ、第１実装電極ＰＥ、第２実装電極ＣＥ、発光素子１０などの構成を詳細に説明する。図４は、図１に示した表示パネル２の表示領域ＤＡを示す部分断面図であり、駆動トランジスタＤＲＴ、第１実装電極ＰＥ、第２実装電極ＣＥ、発光素子１０などを示す図である。なお、図４では、表示装置１を、表示面、すなわち光出射面が上方を向き、背面が下方を向くように描いている。
　図４に示すように、駆動トランジスタＤＲＴを形成したＮチャネル型のＴＦＴは、半導体層ＳＣを備えている。半導体層ＳＣは、基板ＳＵＢの上に設けられた絶縁層ＵＣ上に配置されている。半導体層ＳＣは、例えば、ｐ型領域とｎ型領域とを含んだポリシリコン層である。半導体層ＳＣは、絶縁層ＧＩで被覆されている。絶縁層ＧＩの上には、駆動トランジスタＤＲＴのゲート電極Ｇが配置されている。ゲート電極Ｇは半導体層ＳＣと対向している。絶縁層ＧＩ及びゲート電極Ｇ上には絶縁層ＩＩが設けられている。
　絶縁層ＩＩ上には、ソース電極ＳＥ及びドレイン電極ＤＥが配置されている。ソース電極ＳＥ及びドレイン電極ＤＥは、絶縁層ＩＩ及び絶縁層ＧＩに形成されたコンタクトホールを通って半導体層ＳＣのソース領域及びドレイン領域にそれぞれ接続されている。ソース電極ＳＥは、基板ＳＵＢの上に設けられ、表示領域ＤＡに位置した第１配線層として機能している。絶縁層ＩＩ、ソース電極ＳＥ及びドレイン電極ＤＥ上には絶縁層ＰＳが設けられている。絶縁層ＰＳは、ソース電極ＳＥ及びドレイン電極ＤＥを覆っている。絶縁層ＰＳは、ソース電極ＳＥの一部を露出する第１開口（コンタクトホール）ＯＰ１を有している。なお、絶縁層ＰＳは、複数の第１開口ＯＰ１を有し、各々の第１開口ＯＰ１は、対応するソース電極ＳＥの一部を露出している。絶縁層ＰＳは、第１絶縁層として機能している。
　第１実装電極ＰＥ及び第２実装電極ＣＥは、絶縁層ＰＳの上に設けられている。第１実装電極ＰＥは、第１開口ＯＰ１を通じてソース電極ＳＥと電気的に接続されている。本実施形態において、第１実装電極ＰＥ及び第２実装電極ＣＥは、導電材料として金属で形成されている。但し、第１実装電極ＰＥ及び第２実装電極ＣＥは、金属以外の導電材料で形成されていてもよく、例えば、透明な導電材料としてのＩＴＯ（インジウム・ティン・オキサイド）で形成されていてもよい。
　絶縁層ＰＳ、第１実装電極ＰＥ及び第２実装電極ＣＥの上に絶縁層ＣＬが設けられ、絶縁層ＣＬは、第１実装電極ＰＥ及び第２実装電極ＣＥを覆っている。絶縁層ＣＬは、第２絶縁層として機能し、第１実装電極ＰＥの上面の一部、及び第２実装電極ＣＥの上面の一部を露出する複数の開口を有している。
　表示領域ＤＡにおいて、絶縁層ＣＬの有する複数の開口（コンタクトホール）は、第３開口ＯＰ３及び第４開口ＯＰ４に分類される。第１実装電極ＰＥの上面の一部は、第３開口ＯＰ３により絶縁層ＣＬの外側に露出している。第２実装電極ＣＥの上面の一部は、第４開口ＯＰ４により絶縁層ＣＬの外側に露出している。第１実装電極ＰＥ及び第２実装電極ＣＥは、絶縁層ＰＳと絶縁層ＣＬとの間に位置している。そのため、第１実装電極ＰＥ及び第２実装電極ＣＥは、同層に設けられている。
　絶縁層ＵＣ，ＧＩ，ＩＩ，ＰＳ，ＣＬは、それぞれ、シリコン窒化物（ＳｉＮ）やシリコン酸化物（ＳｉＯ）などの無機絶縁材料又はアクリル樹脂などの有機絶縁材料によって形成されている。本実施形態において、絶縁層ＵＣ，ＧＩ，ＩＩ，ＣＬは、それぞれ無機絶縁材料で形成され、絶縁層ＰＳは有機絶縁材料で形成されている。
　発光素子１０は、第１実装電極ＰＥと第２実装電極ＣＥとに跨って実装されている。発光素子１０は、第３開口ＯＰ３を通じて第１実装電極ＰＥと電気的に接続された第１電極Ｅ１と、第４開口ＯＰ４を通じて第２実装電極ＣＥと電気的に接続された第２電極Ｅ２とを有している。本実施形態において、第１電極Ｅ１は導電材ＣＭ１を介して第１実装電極ＰＥと電気的に接続され、第２電極Ｅ２は導電材ＣＭ２を介して第２実装電極ＣＥと電気的に接続されている。
　次に、複数の画素ＰＸの配置構成について説明する。図５は、表示装置１の複数の画素ＰＸの配置構成を示す概略図である。　
　図５に示すように、複数の画素ＰＸは、青色（Ｂ）の画素ＰＸと、青色の画素ＰＸに第２方向Ｙに隣合う赤色（Ｒ）の画素ＰＸと、青色の画素ＰＸに第１方向Ｘに隣合う白色（Ｗ）の画素ＰＸと、赤色の画素ＰＸに第１方向Ｘに隣合い白色の画素ＰＸに第２方向Ｙに隣合う緑色（Ｇ）の画素ＰＸと、を有している。白色（Ｗ）の画素ＰＸは無彩色の画素とも称される。
　赤色の画素ＰＸ、緑色の画素ＰＸ、青色の画素ＰＸ及び白色の画素ＰＸは、主画素ＭＰを構成している。複数の主画素ＭＰは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。上記のように複数の主画素ＭＰが配置される場合、画素ＰＸの配置は図５に示した例に限定されるものではなく、偶数行に、赤色、緑色、青色及び白色の画素ＰＸの何れか２個が配置され、奇数行に、残りの２個が配置されていればよい。　
　出力スイッチＢＣＴは、主画素ＭＰの４個の画素ＰＸで共用されている。上記のことから、第１走査線Ｓｇａ及び第３走査線Ｓｇｃの本数はｍ／２本となっている。
　また、主画素ＭＰの４個の画素ＰＸは、第１方向Ｘにストライプ状に配置されていてもよい。また、主画素ＭＰは、白色の画素ＰＸ無しに、赤色、緑色及び青色の３個（３色）の画素ＰＸを有していてもよい。
　図６は、本実施形態に係る主画素ＭＰを示す平面図である。　
　図６に示すように、画素回路内の素子を効率良く配置するため、出力スイッチＢＣＴを共用（共有）する４個の画素ＰＸは、駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、映像信号線ＶＬ、保持容量Ｃｓ、補助容量Ｃａｄ、第２走査線Ｓｇｂが、出力スイッチＢＣＴを中心として、列方向及び行方向に実質的に線対称となる配置となっている。ここで、本実施形態において、画素ＰＸ、主画素ＭＰの用語で説明したが、画素を副画素と言い換えることが可能である。この場合、主画素が画素である。
　次に、第２実装電極ＣＥ及び電源線の全体的な構造について説明する。図７は、表示パネル２を示す平面図であり、電源線ＰＳＬ及び第２実装電極ＣＥの全体的な構造を示す図である。　
　図７に示すように、表示パネル２は、基板ＳＵＢの上に設けられた電源線ＰＳＬを備えている。本実施形態において、表示パネル２は、２個の電源線ＰＳＬを備えているが、１個又は３個以上の電源線ＰＳＬを備えていてもよい。各々の電源線ＰＳＬは、非表示領域ＮＤＡに位置し、表示領域ＤＡに位置していない。この実施形態において、電源線ＰＳＬは、低電位電源に接続され、低電位Ｐｖｓｓに固定されている。電源線ＰＳＬは、第２配線層として機能している。
　第２実装電極ＣＥは、表示領域ＤＡの全体と、非表示領域ＮＤＡの一部と、に位置している。第２実装電極ＣＥは、非表示領域ＮＤＡにて、各々の電源線ＰＳＬと重なっている。詳細は後述するが、第２実装電極ＣＥには複数の開口部が設けられており、その開口部からは、第１実装電極ＰＥが露出する。
　図８は、図７の線ＶＩＩＩ－ＶＩＩＩに沿って表示パネル２の表示領域ＤＡ及び非表示領域ＮＤＡを示す部分断面図であり、電源線ＰＳＬ、第２実装電極ＣＥなどを示す図である。　
　図８に示すように、電源線ＰＳＬは、絶縁層ＩＩの上に設けられている。絶縁層ＰＳは、表示領域ＤＡだけでなく非表示領域ＮＤＡにも位置している。非表示領域ＮＤＡにて、絶縁層ＰＳは、電源線ＰＳＬを覆い、各々の電源線ＰＳＬの一部を露出する第２開口（コンタクトホール）ＯＰ２を有している。第２実装電極ＣＥは、絶縁層ＰＳの上に設けられ、非表示領域ＮＤＡにおいて、第２開口ＯＰ２を通じて電源線ＰＳＬと電気的に接続されている。絶縁層ＰＳは、表示領域ＤＡ内で、第２実装電極ＣＥと電源線ＰＳＬとを接続するための開口を有していない。
　次に、第１実装電極ＰＥ、第２実装電極ＣＥ、及び発光素子１０の構成について説明する。図９は、表示パネル２の表示領域ＤＡの一部を示す拡大平面図であり、第２実装電極ＣＥの一部と複数の第１実装電極ＰＥとを示す図である。　
　図９に示すように、第２実装電極ＣＥは、複数の第１部分ＣＥ１及び複数の第２部分ＣＥ２を有している。複数の第１部分ＣＥ１は、第１方向Ｘに延在し、第２方向Ｙに間隔を空けて並べられている。複数の第２部分ＣＥ２は、第２方向Ｙに延在し、第１方向Ｘに間隔を空けて並べられ、複数の第１部分ＣＥ１と交差している。第２実装電極ＣＥは、複数の第１部分ＣＥ１及び複数の第２部分ＣＥ２が一体となって形成されている。第２実装電極ＣＥは複数の開口Ａを有し、各々の開口Ａは隣合う一対の第１部分ＣＥ１と隣合う一対の第２部分ＣＥ２とで囲まれた領域に相当している。第２実装電極ＣＥは、電極としての機能だけではなく、配線としての機能も有している。
　本実施形態において、青色の画素ＰＸは第１画素ＰＸ１として機能し、赤色の画素ＰＸは第２画素ＰＸ２として機能し、白色の画素ＰＸは第３画素ＰＸ３として機能し、緑色の画素ＰＸは第４画素ＰＸ４として機能している。
　第１画素ＰＸ１は、第１実装電極ＰＥ１と、青色に発光する発光素子（第１発光素子）１０ａと、を有している。第２画素ＰＸ２は、第１実装電極ＰＥ２と、赤色に発光する発光素子（第２発光素子）１０ｂと、を有している。第３画素ＰＸ３は、第１実装電極ＰＥ３と、白色に発光する発光素子（第３発光素子）１０ｃと、を有している。第４画素ＰＸ４は、第１実装電極ＰＥ４と、緑色に発光する発光素子（第１発光素子）１０ｄと、を有している。第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、及び第４画素ＰＸ４は、第２実装電極ＣＥを共用している。平面視において、マイクロＬＥＤである発光素子１０の一辺の長さは、例えば１００μｍ以下である。
　隣合う一対の第１部分ＣＥ１と隣合う一対の第２部分ＣＥ２とで囲まれた各々の領域（開口Ａ）に、複数の第１実装電極ＰＥのうち、一又は複数の第１実装電極が配置されている。本実施形態において、各々の開口Ａに４個の第１実装電極が配置されている。言い換えると、第２実装電極ＣＥは、一又は複数の第１実装電極ＰＥを個別に囲むように配置されている。本実施形態において、第２実装電極ＣＥは、一主画素ＭＰの第１実装電極ＰＥ２，ＰＥ４と、他の主画素ＭＰの第１実装電極ＰＥ１，ＰＥ３と、の４個の第１実装電極ＰＥを個別に囲むように配置されている。各々の開口Ａにおいて、４個の第１実装電極ＰＥは、互いに間隔を置いて配置されている。
　一主画素ＭＰの第１実装電極ＰＥ１及び第１実装電極ＰＥ３の電極群と第１実装電極ＰＥ２及び第１実装電極ＰＥ４の電極群との間には、一の第１部分ＣＥ１が位置している。発光素子１０ａ乃至１０ｄは、複数の第１部分ＣＥ１のうち同一の第１部分ＣＥ１に重なっている。一主画素ＭＰにおいて、例えば、発光素子１０ａ及び発光素子１０ｂは第２方向Ｙに線対称となるように配置され、発光素子１０ｃ及び発光素子１０ｄは第２方向Ｙに線対称となるように配置されている。
　図１０は、表示パネル２の表示領域ＤＡの一部を示す断面図であり、第１実装電極ＰＥ、第２実装電極ＣＥ、及び発光素子１０ａ，１０ｂなどを示す図である。図１０では、一主画素ＭＰの第１画素ＰＸ１及び第２画素ＰＸ２に注目している。
　図１０に示すように、複数の第１実装電極ＰＥは、表示領域ＤＡに位置し、絶縁層ＰＳの上に設けられている。各々の第１実装電極ＰＥは、複数の第１開口ＯＰ１の一を通じて複数のソース電極ＳＥの一と電気的に接続されている。絶縁層ＣＬは、複数の第１実装電極ＰＥ及び第２実装電極ＣＥを覆っている。絶縁層ＣＬは、各々の第１実装電極ＰＥの上面の一部及び第２実装電極ＣＥの上面の複数個所を露出する複数の開口を有している。上記複数の開口は、表示領域ＤＡに位置する複数の第３開口ＯＰ３及び複数の第４開口ＯＰ４である。
　各々の第１実装電極ＰＥの上面の一部は、複数の第３開口ＯＰ３のうち対応する一の第３開口ＯＰ３により絶縁層ＣＬの外側に露出している。第２実装電極ＣＥの上面の複数個所として第１部分ＣＥ１の上面の複数個所は、複数の第４開口ＯＰ４により絶縁層ＣＬの外側に露出している。
　発光素子１０ａは、一の第１実装電極ＰＥ１と第２実装電極ＣＥ（第１部分ＣＥ１）とに跨って実装されている。発光素子１０ｂは、他の一の第１実装電極ＰＥ２と第２実装電極ＣＥ（第１部分ＣＥ１）とに跨って実装されている。発光素子１０ａの第２電極Ｅ２及び第２発光素子１０ｂの第２電極Ｅ２は、それぞれ同一の第１部分ＣＥ１と対向している。
　発光素子１０ａにおいて、第１電極Ｅ１は対応する一の第３開口ＯＰ３を通じて一の第１実装電極ＰＥ１と電気的に接続され、第２電極Ｅ２は一の第４開口ＯＰ４を通じて第２実装電極ＣＥ（第１部分ＣＥ１）と電気的に接続されている。発光素子１０ｂにおいて、第１電極Ｅ１は対応する一の第３開口ＯＰ３を通じて他の一の第１実装電極ＰＥ２と電気的に接続され、第２電極Ｅ２は他の一の第４開口ＯＰ４を通じて第２実装電極ＣＥ（第１部分ＣＥ１）と電気的に接続されている。
　次に、発光素子１０の構造の一例について説明する。図１１は、発光素子１０を示す断面図である。　
　図１１に示すように、発光素子１０は、フリップチップタイプの発光ダイオード素子である。発光素子１０は、絶縁性を有する透明な基板１１を備えている。基板１１は、例えばサファイア基板である。基板１１の主面には、ｎ型半導体層１２と、活性層（発光層）１３と、ｐ型半導体層１４とが順に積層された結晶層（半導体層）が形成されている。上記結晶層（半導体層）において、Ｐ型の不純物を含む領域がｐ型半導体層１４であり、Ｎ型の不純物を含む領域がｎ型半導体層１２である。上記結晶層（半導体層）の材料は特に限定されるものではないが、上記結晶層（半導体層）は、窒化ガリウム（ＧａＮ）又はヒ化ガリウム（ＧａＡｓ）を含んでいてもよい。
　光反射膜１５は、導電材料で形成され、ｐ型半導体層１４に電気的に接続されている。ｐ電極１６は、光反射膜１５に電気的に接続されている。ｎ電極１８は、ｎ型半導体層１２に電気的に接続されている。第２電極Ｅ２は、ｎ電極１８を覆い、ｎ電極１８に電気的に接続されている。保護層１７は、ｎ型半導体層１２、活性層１３、ｐ型半導体層１４、及び光反射膜１５を覆い、ｐ電極１６の一部を覆っている。第１電極Ｅ１は、ｐ電極１６を覆い、ｐ電極１６に電気的に接続されている。
　上記のように構成された第１の実施形態に係る表示装置１によれば、第２実装電極ＣＥは、第１実装電極ＰＥを囲むように配置されている。そのため、第１実装電極ＰＥより基板ＳＵＢ側の層に、低電位Ｐｖｓｓに固定された配線をレイアウトしなくともよい。これにより、第２実装電極ＣＥの面積を大きくすることができる。例えば、発光素子１０を実装する際のマージンを拡大することができる。　
　また、第２実装電極ＣＥは表示領域ＤＡにて引き回されているため、第２実装電極ＣＥの低抵抗化が可能である。また、第２実装電極ＣＥの電圧降下を最小限に抑えることができるため、第２実装電極ＣＥの表示領域ＤＡの全体における電位の均一性を向上させることができる。さらに、画素の高精細化を図ることも可能である。
　また、第１実装電極ＰＥと第２実装電極ＣＥをこのようにレイアウトすることにより、両者を同層の導電層で形成することができる。結果、第１実装電極ＰＥの表面と、第２実装電極ＣＥの表面とは互いに高さが揃うため、発光素子１０を良好に実装できる。
　主画素ＭＰは、出力スイッチＢＣＴを共用している。各画素ＰＸに出力スイッチＢＣＴを１個ずつ設ける場合に比べ、出力スイッチＢＣＴの個数を１／４に低減することができ、第１走査線Ｓｇａ、第３走査線Ｓｇｃ、及びリセット配線Ｓｇｒの本数を１／２に低減することができ、リセットスイッチＲＳＴの個数を１／２に低減することができる。このため、表示装置の狭額縁化に寄与したり、画素の高精細化に寄与したり、することができる。　
　上記のことから、高精細化が可能な表示装置を得ることができる。
　（第２の実施形態）
　次に、第２の実施形態に係る表示装置１について説明する。図１２は、第２の実施形態に係る表示装置１の複数の第１実装電極ＰＥと第２実装電極ＣＥとを示す拡大平面図である。
　図１２に示すように、主画素ＭＰは、第１方向Ｘに並んだ３色の画素ＰＸを備えている。各々の主画素ＭＰにおいて、赤色の画素ＰＸは第１画素ＰＸ１として機能し、緑色の画素ＰＸは第２画素ＰＸ２として機能し、青色の画素ＰＸは第３画素ＰＸ３として機能している。第１画素ＰＸ１は、第１実装電極ＰＥ１と、赤色に発光する発光素子（第１発光素子）１０ａと、を有している。第２画素ＰＸ２は、第１実装電極ＰＥ２と、緑色に発光する発光素子（第２発光素子）１０ｂと、を有している。第３画素ＰＸ３は、第１実装電極ＰＥ３と、青色に発光する発光素子（第３発光素子）１０ｃと、を有している。
　図１２に示す例では、上記第１の実施形態と異なり、隣合う一対の第１部分ＣＥ１と隣合う一対の第２部分ＣＥ２とで囲まれた各々の領域（各々の開口Ａ）に、一の第１実装電極ＰＥが配置されている。第１方向Ｘに、第１実装電極ＰＥ１と第２部分ＣＥ２とは、交互に配置されている。そのため、第２部分ＣＥ２の第１方向Ｘの幅は、上記第１の実施形態と比較し小さくなり得る。
　第２方向Ｙに、第１実装電極ＰＥ１と第１部分ＣＥ１とは、交互に配置されている。第２方向Ｙに並んだ２個の主画素ＭＰにおいて、一方の主画素ＭＰが利用する第１部分ＣＥ１と、他方の主画素ＭＰが利用する第１部分ＣＥ１とは、異なっている。そのため、第１部分ＣＥ１の第２方向Ｙの幅は、上記第１の実施形態と比較し小さくなり得る。
　上記のように構成された第２の実施形態に係る表示装置１においても、上記第１の実施形態と同様の効果を得ることができる。本実施形態においては、第１方向Ｘに、第１実装電極ＰＥ１と第２部分ＣＥ２とが交互に配置されている。そのため、第２実装電極ＣＥの一層の低抵抗化を図ることができる。また、発光の中心を定め易くすることができる。
　（第２の実施形態の変形例１）
　次に、上記第２の実施形態の変形例１について説明する。図１３は、上記第２の実施形態の変形例１に係る表示装置１の複数の第１実装電極ＰＥと第２実装電極ＣＥとを示す拡大平面図である。　
　図１３に示すように、隣合う一対の第１部分ＣＥ１と隣合う一対の第２部分ＣＥ２とで囲まれた各々の領域（各々の開口Ａ）に、一主画素ＭＰの全ての第１実装電極ＰＥが配置されている点で、上記第２の実施形態と相違している。
　上記のように構成された変形例１に係る表示装置１においても、上記第２の実施形態と同様の効果を得ることができる。変形例１では、上記第２の実施形態と異なり、第１方向Ｘに、第１実装電極ＰＥと第２部分ＣＥ２とが交互に配置されていない。そのため、上記第２の実施形態と比較し、高精細化に有利である。
　（第２の実施形態の変形例２）
　次に、上記第２の実施形態の変形例２について説明する。図１４は、上記第２の実施形態の変形例２に係る表示装置１の複数の第１実装電極ＰＥと第２実装電極ＣＥとを示す拡大平面図である。　
　図１４に示すように、隣合う一対の第１部分ＣＥ１と隣合う一対の第２部分ＣＥ２とで囲まれた各々の領域（各々の開口Ａ）に、第２方向Ｙに隣合う２個の主画素ＭＰの全ての第１実装電極ＰＥが配置されている点で、上記変形例１と相違している。また、第２方向Ｙに隣合う２個の主画素ＭＰの全ての発光素子１０は、複数の第１部分ＣＥ１のうち同一の第１部分ＣＥ１に重なっている。第２方向Ｙに隣合う２個の発光素子１０は、第２方向Ｙに線対称となるように配置されている。
　上記のように構成された変形例２に係る表示装置１においても、上記第２の実施形態と同様の効果を得ることができる。変形例２では、第２方向Ｙに隣合う２個の主画素ＭＰが、同一の第１部分ＣＥ１を利用している。そのため、上記第２の実施形態と比較し、第２実装電極ＣＥのレイアウト効率を向上させることができる。
　（第２の実施形態の変形例３）
　次に、上記第２の実施形態の変形例３について説明する。図１５は、上記第２の実施形態の変形例３に係る表示装置１の複数の第１実装電極ＰＥと第２実装電極ＣＥとを示す拡大平面図である。
　図１５に示すように、変形例３において、各々の発光素子１０が、一対の第１実装電極ＰＥと第２実装電極ＣＥのうち上記一対の第１実装電極ＰＥの間に位置する第１部分ＣＥ１とに跨って実装されている点で、上記第２の実施形態と相違している。各々の発光素子１０は、第２方向Ｙに隣合う２個の主画素ＭＰのうち同一色の一対の画素ＰＸで共用されている。
　図１６は、本変形例３に係る表示パネル２の表示領域ＤＡの一部を示す断面図であり、第１実装電極ＰＥ、第２実装電極ＣＥ、及び発光素子１０などを示す図である。図１６には、第２方向Ｙに隣合う２個の主画素ＭＰのうち同一色の一対の第１画素ＰＸ１を示している。なお、図１６に示す一対の第１画素ＰＸ１の関係は、一対の第２画素ＰＸ２の関係、及び一対の第３画素ＰＸの関係と同様である。
　図１６に示すように、発光素子１０は、第１電極Ｅ１ａと、他の第１電極Ｅ１ｂと、第２電極Ｅ２と、をさらに備えている。発光素子１０は、１つの連続した半導体層を有している。発光素子１０の半導体層は、互いに間隔を置いて位置した２個の発光層１３ａ，１３ｂを含んでいる。発光素子１０において、第１電極Ｅ１ａ及び第１電極Ｅ１ｂは一対の第１実装電極ＰＥに一対一で接続されている。第２電極Ｅ２は、第２実装電極ＣＥのうち、上記一対の第１実装電極ＰＥの間に位置する第１部分ＣＥ１に接続されている。
　発光層１３ａは、第１電極Ｅ１ａと第２電極Ｅ２との間を電流が流れることにより発光する。他の発光層１３ｂは、第１電極Ｅ１ｂと第２電極Ｅ２との間を電流が流れることにより発光する。発光層１３ａ及び発光層１３ｂは同一色に発光する。
　上記のように構成された変形例３に係る表示装置１においても、上記第２の実施形態と同様の効果を得ることができる。変形例３では、２個所で発光する発光素子１０を用いているため、発光素子１０をより効率的に配置することが可能である。
　（第２の実施形態の変形例４）
　次に、上記第２の実施形態の変形例４について説明する。図１７は、上記第２の実施形態の変形例４に係る表示装置１の複数の第１実装電極ＰＥと第２実装電極ＣＥとを示す拡大平面図である。
　図１７に示すように、各々の主画素ＭＰの複数の発光素子１０が、縦ストライプ状に配置されていない（第１方向Ｘに並べられていない）点で、本変形例４は上記第２の実施形態と相違している。各々の主画素ＭＰにおいて、複数の発光素子１０は、互いに近接し、一団となって配置されていればよい。本変形例４では、一主画素ＭＰにおいて、発光素子１０ａ及び発光素子１０ｃは第１方向Ｘに隣合い、発光素子１０ｂは第２方向Ｙに発光素子１０ａ及び発光素子１０ｃと隣合っている。
　発光素子１０ａは、第１実装電極ＰＥ１と、第２実装電極ＣＥのうち第１実装電極ＰＥ１と第２方向Ｙに隣合う部分と、に重なっている。発光素子１０ｃは、第１実装電極ＰＥ３と、第２実装電極ＣＥのうち第１実装電極ＰＥ３と第２方向Ｙに隣合う部分と、に重なっている。発光素子１０ｂは、第１実装電極ＰＥ２と、第２実装電極ＣＥのうち第１実装電極ＰＥ２と第１方向Ｘに隣合う部分と、に重なっている。　
　第２実装電極ＣＥは、発光素子１０の配置パターンに合うようにレイアウトされている。そのため本変形例４のように、開口Ａは四角形とは異なる形状を有していてもよい。
　上記のように構成された変形例４に係る表示装置１においても、上記第２の実施形態と同様の効果を得ることができる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　各々の主画素ＭＰの複数の発光素子１０の配置パターンは、上述した例に限定されるものではなく、種々変形可能である。例えば、主画素ＭＰの複数の発光素子１０は、横ストライプ状に配置されていてもよく、言い換えると第２方向Ｙに並べられていてもよい。

Claims (12)

  1. 　基板の上に設けられ表示領域に位置した複数の第１配線層と、
    　前記基板の上に設けられ前記表示領域以外の非表示領域に位置した第２配線層と、
    　前記表示領域及び前記非表示領域に位置し前記複数の第１配線層及び前記第２配線層を覆い前記複数の第１配線層の一部をそれぞれ露出する複数の第１開口を有する第１絶縁層と、
    　前記表示領域に位置し前記第１絶縁層上に設けられた複数の第１実装電極であって、各々の前記第１実装電極は前記複数の第１開口の一を通じて前記複数の第１配線層の一と電気的に接続されている、前記複数の第１実装電極と、
    　前記第１絶縁層の上に設けられ前記表示領域及び前記非表示領域に位置した第２実装電極と、
    　第１発光素子と、
    　第２発光素子と、を備え、
    　前記第２実装電極は、前記複数の第１実装電極の一の第１実装電極と、前記複数の第１実装電極の他の一の第１実装電極とを囲むように配置され、
    　前記第１発光素子は、前記一の第１実装電極と前記第２実装電極とに跨って実装され、前記一の第１実装電極と電気的に接続された第１電極と前記第２実装電極と電気的に接続された第２電極とを有し、
    　前記第２発光素子は、前記他の一の第１実装電極と前記第２実装電極とに跨って実装され、前記他の一の第１実装電極と電気的に接続された第１電極と前記第２実装電極と電気的に接続された第２電極とを有し、
    　前記第１絶縁層は、前記非表示領域に位置する第２開口を有し、
    　前記第２実装電極は、前記非表示領域において、前記第２開口を通じて前記第２配線層と電気的に接続されている、
    表示装置。
  2. 　前記第１絶縁層は、前記表示領域内で、前記第２実装電極と前記第２配線層とを接続するための開口を有していない、
    請求項１に記載の表示装置。
  3. 　前記複数の第１実装電極及び前記第２実装電極は、同層に設けられている、
    請求項１に記載の表示装置。
  4. 　前記第１発光素子及び前記第２発光素子は、それぞれ、Ｐ型の不純物を含む領域と、Ｎ型の不純物を含む領域と、発光層と、を含む半導体層を有する発光ダイオード素子である、
    請求項１に記載の表示装置。
  5. 　前記第１発光素子及び前記第２発光素子は、それぞれ、第１電極と、他の第１電極と、第２電極と、をさらに備え、
    　前記第１発光素子及び前記第２発光素子の各々の前記半導体層は、他の発光層をさらに含み、
    　前記発光層は、前記第１電極と前記第２電極との間を電流が流れることにより発光し、
    　前記他の発光層は、前記他の第１電極と前記第２電極との間を電流が流れることにより発光する、
    請求項４に記載の表示装置。
  6. 　前記第１発光素子及び前記第２発光素子は、それぞれ、一対の前記第１実装電極と、前記第２実装電極のうち前記一対の第１実装電極の間に位置する部分と、に跨って実装されている、
    請求項５に記載の表示装置。
  7. 　前記第１発光素子及び前記第２発光素子の各々において、
    　　前記第１電極及び前記他の第１電極は、前記一対の第１実装電極に一対一で接続され、
    　　前記第２電極は、前記第２実装電極の前記部分に接続されている、
    請求項６に記載の表示装置。
  8. 　前記半導体層は、ＧａＮ又はＧａＡｓを含む、
    請求項４乃至７の何れか１項に記載の表示装置。
  9. 　前記複数の第１実装電極及び前記第２実装電極を覆い、各々の前記第１実装電極の上面の一部及び前記第２実装電極の上面の複数個所を露出する複数の開口を有する第２絶縁層をさらに備える、
    請求項１に記載の表示装置。
  10. 　前記複数の第１実装電極及び前記第２実装電極を覆い前記表示領域に位置する複数の第３開口及び複数の第４開口を有する第２絶縁層をさらに備え、
    　各々の前記第１実装電極の上面の一部は、前記複数の第３開口のうち対応する一の第３開口により前記第２絶縁層の外側に露出し、
    　前記第２実装電極の上面の複数個所は、前記複数の第４開口により前記第２絶縁層の外側に露出し、
    　前記第１発光素子において、
    　　前記第１電極は、前記対応する一の第３開口を通じて前記一の第１実装電極と電気的に接続され、
    　　前記第２電極は、前記複数の第４開口の一の第４開口を通じて前記第２実装電極と電気的に接続され、
    　前記第２発光素子において、
    　　前記第１電極は、前記対応する一の第３開口を通じて前記他の一の第１実装電極と電気的に接続され、
    　　前記第２電極は、前記複数の第４開口の他の一の第４開口を通じて前記第２実装電極と電気的に接続されている、
    請求項１に記載の表示装置。
  11. 　前記第２実装電極は、
    　　第１方向に延在し前記第１方向に交差する第２方向に間隔を空けて並べられた複数の第１部分と、
    　　前記第２方向に延在し前記第１方向に間隔を空けて並べられ前記複数の第１部分と交差した複数の第２部分と、を有し、
    　隣合う一対の第１部分と隣合う一対の第２部分とで囲まれた各々の領域に、前記複数の第１実装電極のうち、一又は複数の第１実装電極が配置されている、
    請求項１に記載の表示装置。
  12. 　前記複数の第１部分のうち一の第１部分は、前記一の第１実装電極と前記他の一の第１実装電極との間に位置し、
    　前記第１発光素子の前記第２電極及び前記第２発光素子の前記第２電極は、それぞれ前記一の第１部分と対向している、
    請求項１１に記載の表示装置。
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