JP7048305B2 - 表示装置 - Google Patents

Description

本発明は表示装置に関する。

有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置（以下、ＥＬ表示装置と記す）は、基板上に形成された複数の画素内の各々に複数のトランジスタ、容量素子及び有機発光素子（以下、発光素子と記す）で構成されている。各画素は、画素を制御する信号により駆動される。各画素が有するトランジスタの駆動を信号により制御することで、発光素子に供給される電流値が制御され、表示装置は映像を表示することができる。近年、映像をきめ細かく表示する要求が高まっている。即ち、表示装置の高精細化への要求が高まっている。高精細化の実現には、画素のサイズを小さくする必要がある。

例えば、特許文献１には、７つのトランジスタ、２つの容量素子、及び１つの発光素子を備える画素、及び、当該画素を含むＥＬ表示装置が開示されている。

特開２０１０－２６４８８号公報

特許文献１に開示されている画素においては、映像信号のダイナミックレンジと駆動トランジスタのゲート電極とソース電極との間の電圧（以下において、Ｖｇｓと記す）のダイナミックレンジが同じになる。一般的に、駆動トランジスタはばらつきの少ない電流を発光素子に供給するために、駆動トランジスタのチャネル長は大きくする。しかしながら、ＥＬ表示装置の高精細化においては、画素のサイズが小さくなるため、駆動トランジスタのチャネル長を大きくすることが困難になる。その結果、駆動トランジスタの電流供給能力が大きくなり、駆動トランジスタのＶｇｓのダイナミックレンジが狭くなる。よって、映像信号のダイナミックレンジが狭くなる。したがって、人がＥＬ表示装置の表示を見るとき、映像信号のばらつきによる輝度ムラが視認されやすくなる。

このような課題に鑑み、本発明の一実施形態は、映像信号のダイナミックレンジが広い表示装置を提供することを目的の１つとする。

本発明の一実施形態は、表示装置であって、第１電極が第１ノードに接続され、第２電極が第２ノードに接続され、第３電極が第３ノードに接続される駆動トランジスタと、一方の電極が駆動トランジスタの第２電極が設けられる層と同一の層に設けられる第１導電層から構成され、かつ、第１ノードに接続され、他方の電極が駆動トランジスタの活性層が設けられる層と同一の層に設けられる半導体層から構成され、かつ、第２ノードに接続される第１容量素子と、第１ノードと第３ノードとの間に接続される第１スイッチと、第３ノードに電気的に接続される画素電極と、第１共通電極と、を有する発光素子とを備える。

本発明の一実施形態は、表示装置であって、第１電極が第１ノードに接続され、第２電極が第２ノードに接続され、第３電極が第３ノードに接続される駆動トランジスタと、一方の電極が駆動トランジスタの第２電極が設けられる層と同一の層に設けられる導電層から構成され、かつ、第１ノードに接続され、他方の電極が駆動トランジスタの活性層が設けられる層と同一の層に設けられる半導体層から構成され、かつ、第３ノードに接続される第１容量素子と、第１ノードと第３ノードとの間に接続される第１スイッチと、第３ノードに電気的に接続される画素電極と、第１共通電極と、を有する発光素子とを備える。

本発明の一実施形態に係る表示装置の模式的な平面図である。 本発明の一実施形態に係る表示装置の模式的な平面図である。 本発明の一実施形態に係る表示装置が有する画素の回路図である。 本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトである。 図４に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。 本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。 図６に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。 本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。 図８に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。 本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。 図１０に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。 本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。 図１２に示した画素の模式的なレイアウトの一部の断面図である。 本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。 図１４に示した画素の模式的なレイアウトの一部の断面図である。 本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。 図１６に示した画素の模式的なレイアウトの一部の断面図である。 本発明の一実施形態に係る表示装置が有する画素のタイミングチャートである。 図１８に示したタイミングにおける画素の動作状態を示す模式図である。 本発明の一実施形態に係る表示装置が有する画素のタイミングチャートである。 図２０に示したタイミングにおける画素の動作状態を示す模式図である。 本発明の一実施形態に係る表示装置が有する画素のタイミングチャートである。 図２２に示したタイミングにおける画素の動作状態を示す模式図である。 本発明の一実施形態に係る表示装置が有する画素のタイミングチャートである。 図２４に示したタイミングにおける画素の動作状態を示す模式図である。 本発明の一実施形態に係る表示装置が有する画素のタイミングチャートである。 図２６に示したタイミングにおける画素の動作状態を示す模式図である。 本発明の一実施形態に係る表示装置が有する画素のタイミングチャートである。 図２８に示したタイミングにおける画素の動作状態を示す模式図である。 本発明の一実施形態に係る表示装置が有する画素の回路図である。 本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトである。 画本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。 本発明の一実施形態に係る表示装置の模式的な断面図である。

以下、本発明の実施形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。さらに、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号（又は数字の後にａ、ｂなどを付した符号）を付して、詳細な説明を適宜省略することがある。なお、各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。

本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、即ち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。なお、以下の説明では、特に断りのない限り、断面視においては、第１基板に対して第２基板が配置される側を「上」又は「上方」といい、その逆を「下」又は「下方」として説明する。

本明細書において説明される第１基板は、少なくとも平面状の一主面を有し、この一主面上に絶縁層、半導体層及び導電層の各層、或いはトランジスタ及び表示素子等の各素子が設けられる。以下の説明では、断面視において、第１基板の一主面を基準とし、第１基板に対して「上」、「上層」、「上方」又は「上面」として説明する場合には、特に断りのない限り、第１基板の一主面を基準にして述べるものとする。

１．発明の背景
発明者は、映像信号のダイナミックレンジが広い画素を有するＥＬ表示装置を検討している。一般的に、ＥＬ表示装置は、基板上に形成された複数の画素の各々が、駆動トランジスタ、容量素子、発光素子、及び発光素子に含まれる付加容量等で構成されている。発光素子に含まれる付加容量とは、例えばダイオード特性を有する発光素子自体が容量成分も有している場合を含む。各画素を駆動する信号によって、映像信号が駆動トランジスタに供給される。駆動トランジスタに供給された映像信号によって、駆動トランジスタが電流を発光素子に供給する。そして、発光素子が発光することで、表示装置は映像を表示することができる。発明者は、第１電極が第１ノードに接続され、第２電極が第２ノードに接続され、第３電極が第３ノードに接続される駆動トランジスタを有する画素において、第１ノードと第２ノードの間、又は、第１ノードと第３ノードの間の何れか一方に、意図的に容量素子（Ｃｓｘ）を設けることを試みた。詳細は図３などを用いて説明するが、発明者は、この構成によって、映像信号のダイナミックレンジを駆動トランジスタのダイナミックレンジよりも広くできることを見出した。

２．第１実施形態
本実施形態では、本発明の一実施形態に係る表示装置を説明する。なお、本明細書などでは、表示装置はアクティブマトリクス型のＥＬ表示装置であるとして、説明する。

２－１．全体構成
図１は、本発明の一実施形態に係る表示装置の模式的な平面図である。表示装置１００は、基板５０２、表示領域５０４、映像信号線駆動回路５０６、走査信号線駆動回路５１０、制御回路１２２、端子電極５１４、及び周辺領域５１６を有する。表示領域５０４、映像信号線駆動回路５０６、走査信号線駆動回路５１０、制御回路１２２、端子電極５１４、及び周辺領域５１６は、基板５０２の上面に設けられる。表示領域５０４は、表示装置１００に映像を表示するための画素１２０を有する。画素１２０は、トランジスタを有する。トランジスタを駆動することで、表示装置１００に映像を表示することができる。

表示領域５０４の外には、画素１２０の駆動を制御するための走査信号線駆動回路５１０及び映像信号線駆動回路５０６が設けられる。図１においては、映像信号線駆動回路５０６はＩＣチップを用いた例を示す。また、図２においては、走査信号線駆動回路５１０及び映像信号線駆動回路５０６は基板５０２の上面に設けられる例を示すが、この例に限定されない。例えば、基板５０２とは異なる基板（半導体基板など）の上に形成された駆動回路を、基板５０２やフレキシブルプリント回路（ＦＰＣ、ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）基板などのコネクタ５１２の上に設けてもよい。また、走査信号線駆動回路５１０及び映像信号線駆動回路５０６が有する回路の一部又は全部を基板５０２とは異なる基板の上に形成し、基板５０２やコネクタ５１２の上に設ける構成としてもよい。また、映像信号線駆動回路５０６に含まれる駆動回路或いは駆動回路の一部が、基板５０２の上に直接形成されてもよい。なお、図１において図示は省略しているが、基板５０２の上面には、画素１２０内に設けられる発光素子などの表示素子、及び、表示素子を制御するための各種半導体素子が形成される。

また、表示装置１００は、第１の配線２０６、コンタクトホール２０８、第１の端子配線２１０、第１の端子２１２、第２の配線２１６、コンタクトホール２１８、第２の端子配線２２０、第２の端子２２２なども有する。これらも、走査信号線駆動回路５１０と同様に、基板５０２の上面に設けられる。

図１において図示は省略しているが、例えば、各画素１２０に映像信号を供給するための映像信号線、各画素１２０に電源を供給するための電源線、走査信号線駆動回路５１０、制御回路１２２などが、表示領域５０４の外から延びる第１の配線２０６と電気的に接続される。第１の配線２０６は表示領域５０４の外を延伸し、コンタクトホール２０８を介して第１の端子配線２１０と電気的に接続される。第１の端子配線２１０は表示装置１００の端部付近で露出され、第１の端子２１２を形成する。第１の端子２１２はコネクタ５１２と接続される。

図１において図示は省略しているが、同様にして、例えば、各画素１２０に映像信号を供給するための映像信号線、各画素１２０に電源を供給するための電源線、走査信号線駆動回路５１０、制御回路１２２などが、表示領域５０４の外から延びる第２の配線２１６と電気的に接続される。第２の配線２１６は表示領域５０４の外を延伸し、コンタクトホール２１８を介して第２の端子配線２２０と電気的に接続される。第２の端子配線２２０は表示装置１００の端部付近で露出され、第２の端子２２２を形成する。第２の端子２２２はコネクタ５１２と接続される。なお、第２の配線２１６は第１の配線２０６であってもよい。コンタクトホール２１８はコンタクトホール２０８であってもよい。第２の端子配線２２０は第１の端子配線２１０であってもよい。第２の端子２２２は第１の端子配線２１０であってもよい。第２の端子２２２は第１の端子２１２であってもよい。

画素１２０への信号の供給は、外部回路（図示せず）から第１の端子２１２、走査信号線駆動回路５１０及び映像信号線駆動回路５０６を経由して、行われる。第１の端子２１２は、表示装置１００の一つの辺に並ぶように形成することができる。このため、単一のコネクタ５１２を用いて、表示領域５０４に、独立して、電圧や信号を供給することができる。

画素１２０の配列は、ストライプ配列である例を示している。画素１２０のそれぞれは、例えば、三つの副画素１３０、副画素１３２、副画素１３４（図３３で後述）に対応していてもよい。三つの副画素で一つの画素１０２（図３３で後述）が形成されてもよい。各副画素には発光素子などの表示素子が一つ備えられる。副画素が対応する色は発光素子、或いは副画素上に設けられるカラーフィルタの特性によって決定される。本明細書では、画素１２０は、それぞれ一つの発光素子を有し、かつ、少なくとも一つは異なる色を与える副画素を複数備る。また、画素１２０は、表示領域５０４で再現される映像の一部を構成する最小単位である。表示領域５０４が有する副画素はいずれかの画素に含まれる。

また、ストライプ配列では、三つの副画素１３０、副画素１３２、副画素１３４が互いに異なる色を与えるように構成することができる。例えば、副画素１３０、副画素１３２、副画素１３４にそれぞれ、赤色、緑色、青色の三原色を発する発光層を備えることができる。そして、三つの副画素のそれぞれに任意の電圧或いは電流を供給することで、フルカラーの表示装置を提供することができる。なお、画素１２０の配列には制限がなく、デルタ配列、ペンタイル配列などを採用することができる。

図２は、発明の一実施形態に係る表示装置１００の模式的な平面図である。制御回路１２２に、図１に示した複数の端子電極５１４を介して、映像信号、回路の動作を制御するタイミング信号、電源などが供給される。制御回路１２２は、各信号や電源電圧などを、走査信号線駆動回路５１０や映像信号線駆動回路５０６に供給する。制御回路１２２は、制御回路１２２が有する論理回路（図示せず）や電圧生成回路（図示せず）を用いて、各信号や電源電圧などから新たな信号や電源電圧を生成し、走査信号線駆動回路５１０や映像信号線駆動回路５０６に供給してもよい。制御回路１２２が配置される位置は、図１に示す基板５０２上に限定されない。例えば、制御回路１２２は、端子電極５１４に接続されたコネクタ５１２上に位置してもよい。

走査信号線駆動回路５１０や映像信号線駆動回路５０６は、制御回路１２２から供給された各信号や電源電圧を用いて、画素１２０が有する発光素子を駆動し、発光素子を発光させることで、表示領域５０４に映像を表示する役割を果たす。

走査信号線駆動回路５１０は、表示領域５０４内に構成されるｎ行目に位置する複数の画素１２０に対し、共通に、走査信号ＳＧ（ｎ）を供給するように構成される。走査信号線駆動回路５１０は、表示領域５０４内に構成されるｎ行目に位置する複数の画素１２０に対し、共通に、リセット制御信号ＲＧ（ｎ）及びＲＧ２（ｎ）を供給するように構成される。走査信号線駆動回路５１０は、表示領域５０４内に構成されるｎ行目に位置する複数の画素１２０に対し、共通に、発光制御信号ＢＧ（ｎ）を供給するように構成される。走査信号線駆動回路５１０は、複数の画素に対し、リセット信号ＶＬを供給するように構成される。ここで、リセット信号ＶＬの電位をＶｒｓｔと記す。Ｖｒｓｔはリセット電位と呼んでもよい。走査信号線駆動回路５１０は、さらに、複数の画素に対し、容量信号ＶＣを供給するように構成される。容量信号ＶＣの電位をＶｃｓと記す。なお、本明細書においては、Ｖｃｓが固定電位である例を示すが、Ｖｃｓは時間により変動してもよい。なお、図２においては、走査信号線駆動回路５１０が、複数の画素に対し、リセット信号ＶＬを供給する例を示すが、この例に限定されない。映像信号線駆動回路５０６が、複数の画素に対し、リセット信号ＶＬを供給してもよい。同様にして、映像信号線駆動回路５０６が、複数の画素に対し、容量信号ＶＣを供給してもよい。また、リセット信号ＶＬは、端子電極５１４から全ての画素に一括して供給されても良い。同様に、容量信号ＶＣは、端子電極５１４から全ての画素に一括して供給されても良い。

映像信号線駆動回路５０６は、表示領域５０４内に構成されるｍ列目に位置する複数の画素１２０に対し、共通に、映像信号ＳＬ（ｍ）を供給するように構成される。以下、映像信号の電位をＶｓｉｇ（ｍ）と記す。映像信号は、表示領域５０４で表示される映像データに従って決定され、後述する補正方法によって、Ｖｓｉｇ（ｍ）が調整される。

２－２．画素
図３は、本発明の一実施形態に係る画素１２０の回路図である。図２に示したｎ行ｍ列の画素１２０の回路図を示している。画素１２０は、副画素としてもよい。

図３に示す各トランジスタは、チャネル領域にシリコンやゲルマニウムなどの１４族元素、或いは半導体特性を示す酸化物を有することができる。本実施形態では、これらのトランジスタはいずれもｐチャネル型の電界効果トランジスタとして記述するが、これらの一部をｐチャネル型の電界効果トランジスタとしてもよい。さらにこれらのトランジスタのチャネル領域は、単結晶、多結晶、微結晶、或いはアモルファスから選択される種々のモルフォロジーを有することができる。たとえば、比較的低温でアモルファスシリコンを溶融、再結晶化して得られる低温ポリシリコン（ＬＴＰＳ）を有することもできる。

図３に示すように、画素１２０は、駆動トランジスタＤＲＴ、補整用トランジスタＴＣＴ（第１スイッチ）、選択トランジスタＳＳＴ（第２スイッチ）、第１リセットトランジスタＲＳＴ（第３スイッチ）、電源トランジスタＰＳＴ（第４スイッチ）、発光制御トランジスタＢＣＴ（第５スイッチ）、第２リセットトランジスタＲＳＴ２（第６スイッチ）、補助容量素子（第１容量素子）Ｃｓｘ、保持容量素子（第２容量素子）Ｃｓ、発光素子ＯＬＥＤ、及び付加容量Ｃｅｌを含む。これらのトランジスタはいずれも、第１電極（ゲート電極）と、第２電極及び第３電極からなる一対の端子（ソース電極、ドレイン電極）を有する。補助容量素子Ｃｓｘは一対の端子（第１の端子、第２の端子）を有する。保持容量素子Ｃｓは一対の端子（第１の端子、第２の端子）を有する。付加容量Ｃｅｌは一対の端子（第１の端子、第２の端子）を有する。上述の一対の端子は、一対の電極ともいう。なお、図３では、付加容量Ｃｅｌを発光素子ＯＬＥＤと並列に設ける例を示しているが、これに限定されない。付加容量Ｃｅｌは、発光素子ＯＬＥＤの寄生容量であってもよいし、発光素子ＯＬＥＤと並列に設けられた容量素子と発光素子ＯＬＥＤの寄生容量とを含んでいてもよい。発光素子ＯＬＥＤを駆動する電源として、駆動電源線ＰＶＤＤから高電位ＶＤＤが、基準電位線ＰＶＳＳから基準電位ＶＳＳが供給される。容量信号ＶＣの電位Ｖｃｓは、駆動電源線ＰＶＤＤから供給される高電位ＶＤＤと略同じとすることができる。さらに、リセット信号ＶＬの電位Ｖｒｓｔは、駆動電源線ＰＶＤＤから供給される高電位ＶＤＤ、及び容量信号ＶＣの電位Ｖｃｓよりも小さく、基準電位ＶＳＳと略同じとすることができる。

駆動トランジスタＤＲＴは、入力された映像信号を基に、発光素子ＯＬＥＤに電流を流し、発光素子ＯＬＥＤを発光させる役割を有する。補正用トランジスタＴＣＴは、駆動トランジスタＤＲＴの閾値を補正する際に、駆動トランジスタＤＲＴのゲート電極とドレイン電極とを導通させる役割を有する。選択トランジスタＳＳＴは、駆動トランジスタＤＲＴに映像信号を供給する役割を有する。第１リセットトランジスタＲＳＴは、駆動トランジスタＤＲＴのゲート電極などにＶｒｓｔを供給し、駆動トランジスタＤＲＴのゲートをリセットする役割を有する。電源トランジスタＰＳＴは、駆動電源線ＰＶＤＤと駆動トランジスタＤＲＴとの接続、非接続を制御する。発光制御トランジスタＢＣＴは、駆動トランジスタＤＲＴと発光素子ＯＬＥＤ、及び駆動トランジスタＤＲＴと付加容量Ｃｅｌとの接続、非接続を制御する。即ち、発光制御トランジスタＢＣＴは、発光素子ＯＬＥＤの発光、非発光を制御する役割を有する。第２リセットトランジスタＲＳＴ２は、発光素子ＯＬＥＤの第１の端子にＶｒｓｔを供給し、駆動トランジスタＤＲＴのソース、及び発光素子ＯＬＥＤをリセットする役割を有する。発光素子ＯＬＥＤの第１の端子は画素電極である。また、保持容量素子Ｃｓは、駆動トランジスタＤＲＴのゲート電位を維持する役割を有する。即ち、保持容量素子Ｃｓは、入力された映像信号を、詳述すれば、入力された映像信号の階調レベルを保持するための役割を有する。発光素子ＯＬＥＤは、ダイオード特性を有する。また、発光素子ＯＬＥＤは、画素電極と、上述の共通電極と、画素電極と共通電極との間に位置する発光層（機能層、有機層）と、を含む。付加容量Ｃｅｌは、発光素子ＯＬＥＤが含む容量である。なお、本発明の一実施形態においては、付加容量Ｃｅｌと容量素子Ｃｓとによって、入力された映像信号を保持してもよい。

補助容量素子Ｃｓｘは、駆動トランジスタＤＲＴのゲート電極が接続されるノードＡ（ｎ）と、駆動トランジスタＤＲＴのソース電極が接続されるノードＢ（ｎ）との間に設けられる。本発明の一実施形態における表示装置においては、補助容量素子Ｃｓｘを設けることによって、駆動トランジスタＤＲＴのＶｇｓの変化量と、映像信号の電位Ｖｓｉｇ（ｍ）の振幅との比率を調整することができる。具体的には、Ｖｇｓは、以下の数式１のようになる。ここで、Ｖｇｓは、駆動トランジスタＤＲＴのゲート電極とソース電極との間の電位である。Ｃｓｖは、保持容量素子Ｃｓの容量値である。Ｃｓｘｖは、補容量素子Ｃｓｘの容量値である。Ｖｓｉｇ（ｍ）は、映像信号の電位である。ＶＤＤ＿Ｖは、駆動電源線ＰＶＤＤの電位である。Ｖｔｈは、駆動トランジスタの閾値電圧である。

数式１は、駆動トランジスタＤＲＴのＶｇｓの変化量は、映像信号Ｖｓｉｇの振幅を、ＣｓｖとＣｓｘｖとの比率によって圧縮することで、映像信号Ｖｓｉｇの振幅、すなわちダイナミックレンジを拡大する効果が得られることを示している。数式１において、例えば、Ｃｓｖが１００ｆＦとしたとき、Ｃｓｘｖが寄生容量と同等の値である５ｆＦでは、駆動トランジスタＤＲＴのＶｇｓの変化量に比べて、映像信号の電位Ｖｓｉｇ（ｍ）のダイナミックレンジは５％の向上しか見込めない。しかし、意図的に、Ｃｓｘｖを３０ｆＦ付加した場合、映像信号の電位Ｖｓｉｇ（ｍ）のダイナミックレンジはおおよそ２５％にまで向上させることができる。即ち、表示装置において、補助容量素子Ｃｓｘを、駆動トランジスタのゲート電極が接続されるノードＡ（ｎ）と、駆動トランジスタのソース電極が接続されるノードＢ（ｎ）との間に、意図的に設けることによって、映像信号のダイナミックレンジを広げることができる。また、発光素子ＯＬＥＤが発光しているとき、補助容量素子Ｃｓｘは、保持容量素子Ｃｓと同様に、保持容量素子として機能することができる。よって、表示装置において、補助容量素子Ｃｓｘを設けることによって、画素１２０の保持特性を向上させることができる。また、表示装置において、補助容量素子Ｃｓｘを設けることによって、表示装置が映像データを保持するために必要な容量値を、保持容量素子Ｃｓと補助容量素子Ｃｓｘに振り分けることができる。よって、表示装置において、補助容量素子Ｃｓｘを設けることによって、画素のレイアウトの自由度、及び、画素回路の設計の自由度を向上させることができる。なお、補助容量素子Ｃｓｘの容量値Ｃｓｘｖは、保持容量Ｃｓの容量値Ｃｓｖに対して、小さい。好ましくは、補助容量素子Ｃｓｘの容量値Ｃｓｘｖは、保持容量Ｃｓの容量値Ｃｓｖに対して、３０％以上５０％以下である。

第１リセットトランジスタＲＳＴ（ｎ）のゲート電極は、リセット制御線４１６＿１に電気的に接続される。リセット制御線４１６＿１には、リセット制御信号ＲＧ（ｎ）が供給される。第１リセットトランジスタＲＳＴ（ｎ）は、リセット制御信号ＲＧ（ｎ）に供給された信号によって、導通状態、非導通状態が制御される。リセット制御信号ＲＧ（ｎ）に供給された信号がローのとき、第１リセットトランジスタＲＳＴ（ｎ）は、導通状態となる。リセット制御信号ＲＧ（ｎ）に供給された信号がハイのとき、第１リセットトランジスタＲＳＴ（ｎ）は、非導通状態となる。第１リセットトランジスタＲＳＴのソース電極は、リセット電位線４１４に電気的に接続される。リセット電位線４１４には、リセット信号ＶＬが供給される。第１リセットトランジスタＲＳＴのドレイン電極は、駆動トランジスタＤＲＴのゲート電極、補正用トランジスタＴＣＴのソース電極、補助容量素子Ｃｓｘの第１の端子、及び保持容量素子Ｃｓの第１の端子に電気的に接続される。保持容量素子Ｃｓの第２の端子は容量線４１２に電気的に接続される。容量線４１２には、容量信号ＶＣが供給される。

選択トランジスタＳＳＴのゲート電極及び補正用トランジスタＴＣＴのゲート電極は、走査信号線４１０に電気的に接続される。走査信号線には、走査信号ＳＧ（ｎ）が供給される。選択トランジスタＳＳＴ及び補正用トランジスタＴＣＴは、走査信号ＳＧ（ｎ）に供給された信号によって、導通状態、非導通状態が制御される。走査信号ＳＧ（ｎ）に供給された信号がローのとき、選択トランジスタＳＳＴ及び補正用トランジスタＴＣＴは、導通状態となる。走査信号ＳＧ（ｎ）に供給された信号がハイのとき、選択トランジスタＳＳＴ及び補正用トランジスタＴＣＴは、非導通状態となる。選択トランジスタＳＳＴのソース電極は、映像信号線４０９に電気的に接続される。映像信号線４０９には、映像信号ＳＬ（ｍ）が供給される。選択トランジスタＳＳＴのドレイン電極は、電源トランジスタＰＳＴのドレイン電極、駆動トランジスタＤＲＴのソース電極、及び補助容量素子Ｃｓｘの第２の端子に電気的に接続される。電源トランジスタＰＳＴのソース電極は、駆動電源線ＰＶＤＤに電気的に接続される。駆動電源線ＰＶＤＤは、駆動電源線４２８である。

電源トランジスタＰＳＴのゲート電極及び発光制御トランジスタＢＣＴのゲート電極は、発光制御線４１８に電気的に接続される。発光制御線４１８には、発光制御信号ＢＧ（ｎ）が供給される。電源トランジスタＰＳＴ及び発光制御トランジスタＢＣＴは、発光制御信号ＢＧ（ｎ）に供給された信号によって、導通状態、非導通状態が制御される。発光制御信号ＢＧ（ｎ）に供給された信号がローのとき、電源トランジスタＰＳＴ及び発光制御トランジスタＢＣＴは、導通状態となる。発光制御信号ＢＧ（ｎ）に供給された信号がハイのとき、電源トランジスタＰＳＴ及び発光制御トランジスタＢＣＴは、非導通状態となる。駆動トランジスタＤＲＴのドレイン電極は、補正用トランジスタＴＣＴのドレイン電極、及び発光制御トランジスタＢＣＴのソース電極に電気的に接続される。発光制御トランジスタＢＣＴのドレイン電極は、第２リセットトランジスタＲＳＴ２のドレイン電極、発光素子ＯＬＥＤの第１の端子、及び付加容量Ｃｅｌの第１の端子に電気的に接続される。

第２リセットトランジスタＲＳＴ２（ｎ）のゲート電極は、リセット制御線４１６＿２に電気的に接続される。リセット制御線４１６＿２には、リセット制御信号ＲＧ２（ｎ）が供給される。第２リセットトランジスタＲＳＴ２（ｎ）は、リセット制御信号ＲＧ２（ｎ）に供給された信号によって、導通状態、非導通状態が制御される。リセット制御信号ＲＧ２（ｎ）に供給された信号がローのとき、第２リセットトランジスタＲＳＴ２（ｎ）は、導通状態となる。リセット制御信号ＲＧ２（ｎ）に供給された信号がハイのとき、第２リセットトランジスタＲＳＴ２（ｎ）は、非導通状態となる。

発光素子ＯＬＥＤの第２の端子、及び付加容量Ｃｅｌの第２の端子は、基準電位線ＰＶＳＳに電気的に接続される。

第１リセットトランジスタＲＳＴのドレイン電極、駆動トランジスタＤＲＴのゲート電極、補正用トランジスタＴＣＴのソース電極、補助容量素子Ｃｓｘの第１の端子、及び保持容量素子Ｃｓの第１の端子は、第１ノードＡ（ｎ）に電気的に接続される。選択トランジスタＳＳＴのドレイン電極、電源トランジスタＰＳＴのドレイン電極、駆動トランジスタＤＲＴのソース電極、及び補助容量素子Ｃｓｘの第２の端子は、第２ノードＢ（ｎ）に電気的に接続される。駆動トランジスタＤＲＴのドレイン電極、補正用トランジスタＴＣＴのドレイン電極、及び発光制御トランジスタＢＣＴのソース電極は、第３ノードＣ（ｎ）に電気的に接続される。

容量線４１２は、各画素に共通の電位Ｖｃｓを供給するため、本明細書などでは「第２共通電極」と呼ぶ場合がある。リセット電位線４１４は、各画素に共通の電位Ｖｒｓｔを供給するため、本明細書などでは「第３共通電極」と呼ぶ場合がある。

本明細書などにおいて、導通状態とは、トランジスタのソース電極とドレイン電極とが導通し、トランジスタに電流が流れる状態、トランジスタがオン（ＯＮ）の状態、スイッチがオン（ＯＮ）の状態を示すものとする。また、本明細書などにおいて、非導通状態とは、トランジスタのソース電極とドレイン電極とが非導通となり、トランジスタに電流が流れていない状態、トランジスタがオフ（ＯＦＦ）の状態、スイッチがオフ（ＯＦＦ）の状態を示すものとする。なお、トランジスタまたはスイッチに電流が流れない状態、オフの状態であっても、リーク電流などのように、わずかに電流が流れることは、当業者であれば容易に理解できることである。

２－３．積層構造
図４～図１７を用いて、本発明の一実施形態の係る表示装置が有する画素の模式的なレイアウトと、本発明の一実施形態の係る表示装置が有する画素の積層構造を説明する。なお、図４～図１７を用いた説明において、図１～図３で説明した内容と同様の説明は、省略することがある。

図４は、本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトである。図５は、図４に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。図１～図３で説明した内容と同様の内容は、説明を省略する。図４中、点線枠で囲んだ部分に付した記号は、図３に示した各トランジスタを示す記号と対応する。

図６は、本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。図７は、図６に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。図６及び図７は、画素を形成する過程において、半導体層を設けられた状態を示している。図４～図７を参照すれば、表示装置１００は、基板５０２の上面に、任意の構成である下地膜５０１を介して、半導体層１４１が設けられている。半導体層１４１は、後に形成されるゲート電極をマスクとして、ゲート電極と重ならない領域１４１ｂを低抵抗化するために、ゲート電極をマスクとしてホウ素やリンなどの不純物が注入される。一方、後に補助容量素子Ｃｓｘが形成される領域１４１ｄは、半導体層１４１とゲート電極とが重なる領域に含まれるが、トランジスタではなく容量素子として機能させるため、ゲート電極形成前にあらかじめホウ素やリンなどの不純物が注入される。

図８は、本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。図９は、図８に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。図８及び図９は、半導体層の上に、ゲート絶縁膜１４４が設けられた状態を示している。図８及び図９は、ゲート絶縁膜１４４の上に、さらに、走査信号線４１０、ゲート電極１４６、及び発光制御線４１８が設けられた状態を示している。図８に示すように、ゲート電極１４６と同一の層には、リセット制御線４１６＿１、及びリセット制御線４１６＿２も設けられる。半導体層１４１のうち、ゲート電極１４６と重なる領域がチャネル領域である。また、ゲート電極１４６と同一の層に設けられる走査信号線４１０、発光制御線４１８、リセット制御線４１６＿１、及びリセット制御線４１６＿２と、半導体層１４１が重なる領域もチャネル領域である。リセット制御線４１６＿１と半導体層１４１が重畳する領域が、第２リセットトランジスタＲＳＴ２（ｎ）のチャネル領域１４２ｂである。走査信号線４１０と半導体層１４１が重畳する領域が、補正用トランジスタＴＣＴのチャネル領域１４２ｃである。走査信号線４１０と半導体層１４１が重畳する領域が、選択トランジスタＳＳＴのチャネル領域１４２ｄである。ゲート電極１４６と半導体層１４１ｅが重畳する領域が、駆動トランジスタＤＲＴのチャネル領域１４２ｅである。発光制御線４１８と半導体層１４１が重畳する領域が、発光制御トランジスタＢＣＴのチャネル領域１４２ｆである。発光制御線４１８と半導体層１４１が重畳する領域が、電源トランジスタＰＳＴのチャネル領域１４２ｇである。リセット制御線４１６＿２と半導体層１４１が重畳する領域が、第１リセットトランジスタＲＳＴ（ｎ）のチャネル領域１４２ｈである。半導体層１４１のうち、走査信号線４１０、ゲート電極１４６、及び発光制御線４１８のいずれとも重ならない領域１４１ｂには、前述の通りホウ素またはリンなどの不純物が注入されている。

補助容量素子Ｃｓｘ（補助容量素子４４２）は、半導体層１４１ｄ、ゲート電極１４６、及び、ゲート電極１４６と半導体層１４１ｄに挟持されるゲート絶縁膜１４４によって形成される。なお、補助容量素子Ｃｓｘの構成要素は、上記に限定されない。例えば、補助容量素子Ｃｓｘは、ゲート電極１４６と後述の容量線４１２とを絶縁膜を介して対向させることで、形成されてもよい。また、補助容量素子Ｃｓｘは、容量線４１２と発光素子ＯＬＥＤの画素電極とを絶縁膜を介して対向させることで、形成されてもよい。なお、図８に示すように、ゲート電極１４６と半導体層１４１ｄは重畳されている。

図１０は、本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。図１１は、図１０に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。図１０及び図１１は、図８及び図９の状態に、絶縁膜１０８が設けられた状態を示している。図１０及び図１１は、絶縁膜１０８の上に、さらに、容量線４１２が設けられた状態を示している。図１０に示すように、容量線４１２と同一の層には、リセット電位線４１４も設けられる。絶縁膜１０８は、各トランジスタ、保持容量素子Ｃｓ、補助容量素子Ｃｓｘの上に設けられる。なお、容量線４１２とゲート電極１４６とは重畳されている。また、容量線４１２と半導体層１４１とは重畳されている。

保持容量素子Ｃｓは、容量線４１２、ゲート電極１４６、及び、容量線４１２とゲート電極１４６に挟持される絶縁膜１０８によって形成される。なお、保持容量素子Ｃｓは、ゲート電極１４６、半導体層１４１ａ、及び、ゲート電極１４６と半導体層１４１ａに挟持されるゲート絶縁膜１４４によって形成されてもよい。なお、保持容量素子Ｃｓの構成要素は、上記に限定されない。例えば、保持容量素子Ｃｓは、容量線４１２と発光素子ＯＬＥＤの画素電極とを絶縁膜を介して対向させることで、形成されてもよい。

各トランジスタは、チャネル領域を一対のソース領域及びドレイン領域（図示せず）が挟持することで構成される。本発明の一実施形態においては、各トランジスタの半導体層１４１が同一の膜で構成されている。

図１２は、本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。図１３は、図１２に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。図１２及び図１３は、図１０及び図１１の状態に、絶縁膜１１４が設けられた状態を示している。絶縁膜１１４は、容量線４１２、及びリセット電位線４１４の上に設けられる。絶縁膜１１４は、容量線４１２、及びリセット電位線４１４などに起因する凹凸を吸収し、表示装置１００の表面を平坦にすることができる。

絶縁膜１０８、及び絶縁膜１１４には、半導体層１４１に達する開口１５２＿１が設けられる。絶縁膜１０８、及び絶縁膜１１４には、ゲート電極１４６に達する開口１５２＿２が設けられる。絶縁膜１０８、及び絶縁膜１１４には、容量線４１２に達する開口１５２＿３が設けられる。

図１４は、本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。図１５は、図１４に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。図１４及び図１５は、図１２及び図１３の状態に、映像信号線４０９、駆動電源線４２８、導電層４４０＿１、導電層４４０＿２、及び導電層４４０＿３が設けられた状態を示している。

映像信号線４０９は、開口１５２＿１によって、半導体層１４１と電気的に接続される。駆動電源線４２８は、開口１５２＿３によって、容量線４１２と電気的に接続される。導電層４４０＿３は、開口１５２＿１によって、半導体層１４１と電気的に接続される。導電層４４０＿１及び導電層４４０＿２は、開口１５２＿１によって、半導体層１４１と電気的に接続される。また、導電層４４０＿１及び導電層４４０＿２は、開口１５２＿３によって、リセット電位線４１４に電気的に接続される。

図１６は、本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。図１７は、図１６に示した画素のＡ１－Ａ２線に沿った模式的な断面図である。図１６及び図１７は、図１４及び図１５の状態に、絶縁膜１４８及び無機絶縁膜１５０が設けられた状態を示している。図１６及び図１７は、さらに、導電層４４０＿３に達する開口１９０が設けられた状態を示している。絶縁膜１４８も、絶縁膜１１４と同様に、各信号線、導電層などに起因する凹凸を吸収し、表示装置１００の表面を平坦にすることができる。

図４及び図５に戻って説明を続ける。図４に示すように、画素電極１６２が、開口１９０によって、導電層４４０＿３と電気的に接続される。

発光素子ＯＬＥＤは、画素電極１６２、共通電極１６６（カソード電極ともいう）、及びこれらの間に設けられる機能層１６４（有機層ともいう）によって構成される。画素電極１６２の上には、画素電極１６２の一部を露出すると共に、画素電極１６２の周辺部を覆う絶縁膜１６８（バンク、隔壁ともいう）が設けられている。絶縁膜１６８は、図１に示す表示領域５０４の全面に亘って、複数の画素１２０（或いはサブ画素）の境界部に配置されている。即ち、絶縁膜１６８は、複数の画素１２０（或いはサブ画素）を区画している。機能層１６４は、画素電極１６２と絶縁膜１６８を覆うように設けられる。さらに、機能層１６４の上に共通電極１６６が設けられる。共通電極１６６は複数の画素１２０に跨って配置されている。画素電極１６２と共通電極１６６からキャリア（電子、ホール）が機能層１６４へ注入され、機能層１６４内でキャリアの再結合が生じる。これによって機能層１６４中に含まれる有機化合物の励起状態が形成され、この励起状態が基底状態へ緩和する際に放出されるエネルギーが発光として利用される。したがって、機能層１６４と画素電極１６２とが接している領域が発光領域である。

図５では、機能層１６４は３つの層（１６４ａ、１６４ｂ、１６４ｃ）を有する。図５において、１６４ａがホール輸送層であり、１６４ｂが発光層であり、１６４ｃが電子輸送層である。ホール輸送層１６４ａ及び電子輸送層１６４ｃは、複数の画素に跨って配置されている。機能層１６４の層構造は上記に限定されず、四つ以上の層が積層されていてもよい。機能層１６４は、例えばホール注入層や電子注入層を更に有してもよい。

発光素子ＯＬＥＤ上には、発光素子ＯＬＥＤを保護するための封止膜１８０（パッシベーション膜、保護膜ともいう）を設けてもよい。例えば、図５に示すように、封止膜１８０は、有機化合物を含む層１８４（有機膜）を無機化合物を含む２つの層（第１の無機膜１８２、第２の無機膜１８６）で挟持する構造としてもよい。

封止膜１８０の上には、カバーフィルム２６８が配置される。カバーフィルム２６８は、表示装置１００の表面を保護する。

なお、各トランジスタは、チャネル領域を一対のソース領域及びドレイン領域（図示せず）が挟持することで構成される。本発明の一実施形態においては、各トランジスタの半導体層１４１が同一の膜で構成されている。各トランジスタの半導体層１４１を独立に設け、各トランジスタ毎にソース及びドレイン電極を設け、絶縁膜１０８、絶縁膜１１４、及びゲート絶縁膜１４４を貫通して設けられる開口部を介して、各トランジスタ毎にソース及びドレイン電極と各トランジスタのソース及びドレイン領域とを電気的に接続してもよい。

２－４．駆動方法
図１８～図３０を用いて、本発明の一実施形態に係る表示装置の駆動方法を説明する。なお、図１８～図３０を用いた説明において、図１～図１７で説明した内容と同様の説明は、省略することがある。

図１８及び図１９は、期間Ｔ０における、ｍ行ｎ列の画素のタイミングチャート、及びｍ行ｎ列の画素の状態を示している。期間Ｔ０において、リセット制御信号ＲＧ（ｎ＋１）、リセット制御信号ＲＧ（ｎ）、リセット制御信号ＲＧ２（ｎ）、及び走査信号ＳＧ（ｎ）には、ハイ電位が供給される。よって、第１リセットトランジスタＲＳＴ（ｎ）、選択トランジスタＳＳＴ、補正用トランジスタＴＣＴ、及び第２リセットトランジスタＲＳＴ２（ｎ）は非導通状態である。また、期間Ｔ０において、発光制御信号ＢＧ（ｎ）には、ロー電位が供給される。よって、電源トランジスタＰＳＴ、駆動トランジスタＤＲＴ、及び発光制御トランジスタＢＣＴは導通状態である。駆動トランジスタＤＲＴが、映像信号の電位に応じた電流を流すように制御されている。したがって、駆動電源線４２８から基準電位線ＰＶＳＳに電流が流れ、発光素子ＯＬＥＤが発光している。ノードＡ（ｎ）の電位はＶＡ０である。ノードＢ（ｎ）の電位はＶＢ０である。

図２０及び図２１は、期間Ｔ１における、ｍ行ｎ列の画素のタイミングチャート、及びｍ行ｎ列の画素の状態を示している。期間Ｔ１において、発光制御信号ＢＧ（ｎ）に供給される電位は、ロー電位からハイ電位になる。よって、電源トランジスタＰＳＴ、及び発光制御トランジスタＢＣＴも非導通状態となる。よって、駆動電源線４２８から基準電位線ＰＶＳＳに電流が流れなくなる。したがって、発光素子ＯＬＥＤが非発光となる。このとき、ノードＡ（ｎ）の電位はＶＡ０を維持する。また、ノードＢ（ｎ）の電位は、ＶＢ０からＶＢ１となる。ＶＢ１は、ＶＡ０―Ｖｔｈである。ノードＢ（ｎ）の電位が、ＶＢ０からＶＢ１となることによって、駆動トランジスタＤＲＴが非導通状態となる。なお、Ｖｔｈは、駆動トランジスタの閾値電圧である。

図２２及び図２３は、期間Ｔ２における、ｍ行ｎ列の画素のタイミングチャート、及びｍ行ｎ列の画素の状態を示している。期間Ｔ２において、リセット制御信号ＲＧ２（ｎ）に供給される電位は、ハイ電位からロー電位になる。よって、第２リセットトランジスタＲＳＴ２（ｎ）が導通状態となる。よって、リセット電位線４１４に供給されるリセット電位Ｖｒｓｔが、発光素子ＯＬＥＤの第１の端子（画素電極）に供給される。リセット電位Ｖｒｓｔは、基準電位線ＰＶＳＳに供給される基準電位ＶＳＳと略同じである。したがって、発光素子ＯＬＥＤは非発光である。換言すれば、発光素子ＯＬＥＤはリセットされる。このとき、ノードＡ（ｎ）の電位はＶＡ０を維持する。また、ノードＢ（ｎ）の電位はＶＢ１を維持する。その後、期間Ｔ２と期間Ｔ３の間の期間においても、ノードＡ（ｎ）の電位はＶＡ０を維持し、ノードＢ（ｎ）の電位はＶＢ１を維持する。

図２４及び図２５は、期間Ｔ３における、ｍ行ｎ列の画素のタイミングチャート、及びｍ行ｎ列の画素の状態を示している。期間Ｔ２と期間Ｔ３の間において、リセット制御信号ＲＧ２（ｎ）に供給される電位は、ロー電位からハイ電位になる。よって、第２リセットトランジスタＲＳＴ２（ｎ）が非導通状態となる。また、期間Ｔ３において、リセット制御信号ＲＧ（ｎ）に供給される電位は、ハイ電位からロー電位になる。よって、第１リセットトランジスタＲＳＴ（ｎ）が導通状態となる。したがって、リセット電位線４１４に供給されるリセット電位Ｖｒｓｔが、駆動トランジスタＤＲＴのゲート電極、補正用トランジスタＴＣＴのソース電極、補助容量素子Ｃｓｘの第１の端子、及び保持容量素子Ｃｓの第１の端子に供給される。駆動トランジスタＤＲＴのゲート電極、補正用トランジスタＴＣＴのソース電極、補助容量素子Ｃｓｘの第１の端子、及び保持容量素子Ｃｓの第１の端子はノードＡ（ｎ）に電気的に接続されているため、ノードＡ（ｎ）の電位もＶｒｓｔとなる。このとき、駆動トランジスタＤＲＴのゲート電極の電位（Ｖｒｓｔ）は、駆動トランジスタＤＲＴのソース電極の電位及び駆動トランジスタＤＲＴのソース電極の電位よりも小さい。よって、駆動トランジスタＤＲＴは、わずかな時間、導通状態となる。その後、ノードＢ（ｎ）の電位は、ＶＢ１からＶＢ３となる。ＶＢ３は、Ｖｒｓｔ－Ｖｔｈである。ノードＢ（ｎ）の電位が、ＶＢ１からＶＢ３となることによって、駆動トランジスタＤＲＴが非導通状態となる。なお、Ｖｔｈは、駆動トランジスタの閾値電圧である。ノードＡ（ｎ）の電位は、ＶＡ３であり、ＶＡ３はＶｒｓｔである。さらにその後、期間Ｔ３と期間Ｔ４の間の期間においても、ノードＡ（ｎ）の電位はＶＡ３を維持する。

図２６及び図２７は、期間Ｔ４における、ｍ行ｎ列の画素のタイミングチャート、及びｍ行ｎ列の画素の状態を示している。期間Ｔ３と期間Ｔ４の間において、リセット制御信号ＲＧ（ｎ）に供給される電位は、ロー電位からハイ電位になる。よって、第１リセットトランジスタＲＳＴ（ｎ）が非導通状態となる。また、期間Ｔ４において、走査信号ＳＧ（ｎ）に供給される電位は、ハイ電位からロー電位になる。よって、選択トランジスタＳＳＴ、及び補正用トランジスタＴＣＴが導通状態となる。したがって、駆動トランジスタＤＲＴのゲート電極とドレイン電極とが短絡される。映像信号線４０９に映像信号ＳＬ（ｍ）の電位Ｖｓｉｇ（ｎ）が供給されると、選択トランジスタＳＳＴのドレイン電極、電源トランジスタＰＳＴのドレイン電極、駆動トランジスタＤＲＴのソース電極、及び補助用容量素子Ｃｓｘの第２の端子がＶｓｉｇ（ｎ）となる。選択トランジスタＳＳＴのドレイン電極、電源トランジスタＰＳＴのドレイン電極、駆動トランジスタＤＲＴのソース電極、及び補助用容量Ｃｓｘの第２の端子は、ノードＢ（ｎ）に電気的に接続されているため、ノードＢ（ｎ）の電位もＶｓｉｇ（ｎ）となる。駆動トランジスタＤＲＴにおいて、ソース電極の電位はＶｓｉｇ（ｎ）であって、短絡されているゲート電極とドレイン電極の電位よりも大きい。よって、駆動トランジスタＤＲＴは導通状態となる。したがって、駆動トランジスタＤＲＴのゲート電極及びドレイン電極、補正用トランジスタＴＣＴのソース電極及びドレイン電極、補助容量素子Ｃｓｘの第１の端子、保持容量素子Ｃｓの第１の端子、及び第１リセットトランジスタＲＳＴ（ｎ）のドレイン電極にも、映像信号線４０９からＶｓｉｇ（ｎ）が供給される。駆動トランジスタＤＲＴのゲート電極、補正用トランジスタＴＣＴのソース電極及、補助容量素子Ｃｓｘの第１の端子、保持容量素子Ｃｓの第１の端子、及び第１リセットトランジスタＲＳＴ（ｎ）のドレイン電極は、ノードＡ（ｎ）に電気的に接続されているため、ノードＡ（ｎ）も充電される。その後、ノードＡ（ｎ）の電位が、Ｖｓｉｇ（ｎ）＋Ｖｔｈになり、駆動トランジスタＤＲＴのゲートとソース間の電圧が、駆動トランジスタＤＲＴの閾値電圧に等しくなったところで、駆動トランジスタＤＲＴは非導通状態となる。Ｔ４期間において、最終的に、ノードＡ（ｎ）の電位ＶＡ４は、Ｖｓｉｇ（ｎ）＋Ｖｔｈである。Ｔ４期間において、最終的に、ノードＢ（ｎ）の電位ＶＢ４は、Ｖｓｉｇ（ｎ）である。したがって、ノードＡ（ｎ）とノードＢ（ｎ）との間、すなわち、補助容量素子Ｃｓｘに、駆動トランジスタＤＲＴの閾値電圧に相当する電荷を保持することができる。即ち、本発明の表示装置は、Ｔ４期間において、駆動トランジスタＤＲＴの閾値を補正することができる。さらにその後、期間Ｔ４と期間Ｔ５の間の期間においても、ノードＡ（ｎ）の電位はＶＡ４を維持し、ノードＢ（ｎ）の電位はＶＢ４を維持する。

図２８～図２９は、期間Ｔ５における、ｍ行ｎ列の画素のタイミングチャート、及びｍ行ｎ列の画素の状態を示している。期間Ｔ４と期間Ｔ５の間において、走査信号ＳＧ（ｎ）に供給される電位は、ロー電位からハイ電位になる。よって、選択トランジスタＳＳＴ、及び補正用トランジスタＴＣＴが非導通状態となる。また、期間Ｔ５において、発光制御信号ＢＧ（ｎ）に供給される電位は、ハイ電位からロー電位になる。よって、電源トランジスタＰＳＴ、及び発光制御トランジスタＢＣＴは導通状態となる。電源トランジスタＰＳＴのソース電極が、駆動電源線４２８に接続されるため、ノードＢ（ｎ）の電位が駆動電源線４２８に供給される電位ＶＤＤとなる。駆動トランジスタＤＲＴのソース電極の電位はＶＤＤとなる。本発明の一実施形態における表示装置は、補助容量素子Ｃｓｘを有しているため、ノードＢ（ｎ）の電位が駆動電源線４２８に供給される電位ＶＤＤになった分、ノードＡ（ｎ）の電位が上昇する。よって、駆動トランジスタＤＲＴのソース電極とゲート電極の間の電位は、上述した数式１になる。したがって、駆動トランジスタＤＲＴは、数式１の電位に応じた電流を流すように制御される。したがって、駆動電源線４２８から基準電位線ＰＶＳＳに電流が流れ、発光素子ＯＬＥＤが発光する。

上述では、期間Ｔ２において発光素子ＯＬＥＤの第１の端子（アノード）のリセットが実施され、期間Ｔ３において駆動トランジスタＤＲＴのゲートのリセットが実施されているが、この順序については問わない。発光素子ＯＬＥＤの第１の端子（アノード）のリセットは、電源トランジスタＰＳＴ及び発光制御トランジスタＢＣＴが非導通となっている間に実施されれば良い。駆動トランジスタＤＲＴのゲートのリセットは、映像信号の書込み開始までに実施されていれば良い。各トランジスタの制御に用いている制御信号を共通化して用いたり、当行以外の行のある制御信号を、当行の他の制御信号として用いたりしても良い。

本発明の一実施形態における表示装置は、補助容量素子Ｃｓｘを有することによって、補助容量素子Ｃｓｘの容量値Ｃｓｘｖと保持容量素子Ｃｓの容量値Ｃｓｖの比率Ｃｓｖ／（Ｃｓｖ＋Ｃｓｘｖ）に対応した電圧分、駆動トランジスタＤＲＴのゲート電極の電位を上昇させることができる。よって、映像信号の電圧に対して、駆動トランジスタＤＲＴのＶｇｓを圧縮することができる。したがって、本発明の一実施形態における表示装置は、補助容量素子Ｃｓｘを有することによって、映像信号のダイナミックレンジを、駆動トランジスタＤＲＴのＶｇｓのダイナミックレンジよりも広くすることができる。したがって、本発明の一実施形態における表示装置は、映像信号のばらつきによる輝度ムラを抑制することができる。

３．第２実施形態
本実施形態では、本発明の一実施形態に係る表示装置の他の構成を説明する。なお、第１実施形態と同様の構成に関しては説明を省略することがある。

図３０は、本発明の一実施形態に係る画素１２０の回路図である。図２に示したｎ行ｍ列の画素１２０の回路図を示している。画素１２０は、副画素としてもよい。図３０は、図３に示した回路図と比較して、補助容量素子Ｃｓｘが、駆動トランジスタＤＲＴのゲート電極が接続されるノードＡ（ｎ）と、駆動トランジスタＤＲＴのドレイン電極が接続されるノードＣ（ｎ）との間に設けられる点が異なる。それ以外の構成は、図３と同じであるから、説明は省略する。

図３１は、本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトである。図３１は、図４に示したレイアウトと比較して、半導体層１４１ｅと、ゲート電極１４６とが重畳する領域が補助容量素子Ｃｓｘである点が異なる。それ以外の構成は、図４と同じであるから、説明は省略する。

図３２は、本発明の一実施形態に係る表示装置が有する画素の模式的なレイアウトの一部である。図３２は、図８に示したレイアウトと比較して、半導体層１４１ｅと、ゲート電極１４６とが重畳する領域が補助容量素子Ｃｓｘ（補助容量素子４４２）である点が異なる。それ以外の構成は、図８と同じであるから、説明は省略する。

補助容量素子Ｃｓｘ（補助容量素子４４２）は、半導体層１４１ｅ、ゲート電極１４６、及び、ゲート電極１４６と半導体層１４１ｅに挟持されるゲート絶縁膜１４４によって形成される。半導体層１４１ｅは、補助容量素子Ｃｓｘを形成するため、半導体層１４１よりも抵抗が低くなっている。半導体層１４１ｅは、半導体層１４１よりも抵抗を低くするため、例えば、ホウ素や、リンなどの不純物を注入する。なお、補助容量素子Ｃｓｘの構成要素は、上記に限定されない。例えば、補助容量素子Ｃｓｘは、ゲート電極１４６と後述の容量線４１２とを絶縁膜を介して対向させることで、形成されてもよい。また、補助容量素子Ｃｓｘは、容量線４１２と発光素子ＯＬＥＤの画素電極とを絶縁膜を介して対向させることで、形成されてもよい。なお、図３２に示すように、ゲート電極１４６と半導体層１４１ｅは重畳されている。

補助容量素子Ｃｓｘは、駆動トランジスタＤＲＴのゲート電極が接続されるノードＡ（ｎ）と、駆動トランジスタＤＲＴのドレイン電極が接続されるノードＣ（ｎ）との間に設けられる。本発明の一実施形態における表示装置においては、補助容量素子Ｃｓｘを設けることによって、駆動トランジスタＤＲＴのＶｇｓの変化量と、映像信号の電位Ｖｓｉｇ（ｍ）の振幅の比率を調整することができる。具体的には、Ｖｇｓは、以下の数式２のようになる。ここで、Ｖｇｓは、駆動トランジスタＤＲＴのゲート電極とソース電極との間の電位である。Ｃｓｖは、保持容量素子Ｃｓの容量値である。Ｃｓｘｖは、補容量素子Ｃｓｘの容量値である。Ｖｓｉｇ（ｍ）は、映像信号の電位である。ＶＤＤ＿Ｖは、駆動電源線ＰＶＤＤの電位である。Ｖｔｈは、駆動トランジスタの閾値電圧である。Ｖａｎｄは、発光素子ＯＬＥＤが発光するときのＯＬＥＤの第１の電極（アノード電極）の電位である。

本実施形態においては、第１実施形態と比較して、半導体層１４１ｅと、ゲート電極１４６とが重畳する領域が補助容量素子Ｃｓｘ（補助容量素子４４２）である点が異なる。また、本実施形態においては、第１実施形態と比較して、補助容量素子Ｃｓｘ（補助容量素子４４２）が、半導体層１４１ｅ、ゲート電極１４６、及び、ゲート電極１４６と半導体層１４１ｅに挟持されるゲート絶縁膜１４４によって形成される点が異なる。それ以外は、第１実施形態の構成を適用することができる。なお、第１実施形態において説明した内容と概ね同様であるから、本実施形態において、説明は省略する。

本発明の一実施形態における表示装置は、補助容量素子Ｃｓｘを有することによって、補助容量素子Ｃｓｘの容量値Ｃｓｘｖと保持容量素子Ｃｓの容量値Ｃｓｖの比率Ｃｓｖ／（Ｃｓｖ＋Ｃｓｘｖ）に対応した電圧分、駆動トランジスタＤＲＴのゲート電極の電位を上昇させることができる。よって、映像信号の電圧に対して、駆動トランジスタＤＲＴのＶｇｓを圧縮することができる。したがって、本発明の一実施形態における表示装置は、補助容量素子Ｃｓｘを有することによって、映像信号のダイナミックレンジを、駆動トランジスタＤＲＴのＶｇｓのダイナミックレンジよりも広くすることができる。したがって、本発明の一実施形態における表示装置は、映像信号のばらつきによる輝度ムラを抑制することができる。

４．第３実施形態
本実施形態では、本発明の一実施形態に係る表示装置の積層構造を説明する。なお、第１実施形態及び第２実施形態と同様の構成に関しては説明を省略することがある。

図３３は、本発明の一実施形態に係る表示装置の模式的な断面図である。

表示装置１００は、基板５０２の上面に、任意の構成である下地膜５０１を介して、半導体層１４１が設けられている。

下地膜５０１の上側には、駆動トランジスタ４３４が設けられる。駆動トランジスタ４３４は、半導体層１４１、ゲート絶縁膜１４４、ゲート電極１４６、ソース電極またはドレイン電極１５４を含む。ソース電極またはドレイン電極１５４、及び補助容量素子（図示せず）は、半導体層１４１に不純物を注入することで形成されてもよい。ゲート電極１４６は、ゲート絶縁膜１４４を介して半導体層１４２と重なっている。半導体層１４１とゲート電極１４６が重なる領域が駆動トランジスタ４３４のチャネル領域である。半導体層１４２はチャネル領域を挟むようにソース及びドレイン領域を有してもよい。ゲート電極１４６上には絶縁膜１０８を設けることができる。

図３３では、トランジスタはトップゲート型のトランジスタとして図示されている。駆動トランジスタ４３４の構造に制限はない。駆動トランジスタ４３４の構造は、例えば、ボトムゲート型トランジスタ、ゲート電極１４６を複数有するマルチゲート型トランジスタ、半導体層１４２の上下を二つのゲート電極１４６で挟持する構造を有するデュアルゲート型トランジスタであってもよい。また、図３３では、一つの画素１０２が副画素１３０、副画素１３２、副画素１３４の３つの副画素を有する例を示している。また、図３３では、各副画素１３０、各副画素１３２、各副画素１３４のそれぞれには、一つの駆動トランジスタ４３４が設けられる例が示されている。各副画素１３０、各副画素１３２、各副画素１３４は複数のトランジスタや容量素子などの半導体素子をさらに有してもよい。

トランジスタ上には、絶縁膜１０８が設けられる。絶縁膜１０８はトランジスタやその他の半導体素子の表面を絶縁すると共に、後に形成される容量素子の誘電体としての機能を有する。絶縁膜１０８は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜等の無機絶縁膜を用いることができる。

絶縁膜１０８上には、容量線４１２が設けられる。容量線４１２と同一の層には、リセット電位線４１４も設けられる。なお、容量線４１２とゲート電極１４６とは重畳されている。

さらに、絶縁膜１１４が設けられる。絶縁膜１１４は、トランジスタやその他の半導体素子に起因する凹凸を吸収して平坦な表面を与える機能を有する。絶縁膜１１４は、膜表面の平坦性に優れるアクリル、ポリイミド等から選ばれた有機化合物材料を用いることができる。ただし、先の容量線４１２を用いて、絶縁膜１１４を誘電体として上層の導電層との間で容量素子を形成する場合は、前述の絶縁膜１０８と同様、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜等の無機絶縁膜を用いることができる。

ゲート絶縁膜１４４、絶縁膜１０８、及び絶縁膜１１４には、半導体層１４２に達する開口１５２＿１が設けられる。同時に、絶縁膜１０８、及び絶縁膜１１４には、ゲート電極１４６に達する開口（図示せず）も設けられる。また、絶縁膜１０８、及び絶縁膜１１４には、容量線４１２に達する開口（図示せず）も設けられる。

続いて、映像信号線、駆動電源線、及び映像信号線と同一の層に設けられる導電層４４０＿３が、設けられる。導電層４４０＿３は、開口１５２＿１によって、半導体層１４２、又は、ソース電極またはドレイン電極１５４と電気的に接続される。第１の端子配線２１０も、映像信号線と同一の層に設けられる。図示していないが、第１の端子配線２１０はゲート電極１４６と同一の層内に存在するように構成してもよい。

続いて、絶縁膜１４８が設けられる。絶縁膜１４８は、トランジスタやその他の半導体素子に起因する凹凸を吸収して平坦な表面を与える機能を有し、膜表面の平坦性に優れるアクリル、ポリイミド等から選ばれた有機化合物材料を用いることができる。また、絶縁膜１４８上には無機絶縁膜１５０を形成してもよい。また、無機絶縁膜１５０の下層に、後述する発光素子１６０の画素電極１６２と、無機絶縁膜１５０の下層に、無機絶縁膜１５０を挟むように形成される電極（図示せず）を形成してもよい。このとき、無機絶縁膜１５０を介して、画素電極１６２と、無機絶縁膜１５０を挟むように形成される電極（図示せず）との間で、容量を形成することができる。

絶縁膜１４８、及び無機絶縁膜１５０には複数の開口が設けられる。そのうちの一つは開口１９０である。開口１９０は、後述する発光素子１６０の画素電極１６２と、導電層４４０＿３、及び、導電層４４０＿３と同一の層に設けられる配線とを電気的に接続する。開口の一つはコンタクトホール２０８であり、第１の配線２０６と第１の端子配線２１０の電気的接続に用いられる。開口の一つは開口１５６であり、第１の端子配線２１０の一部を露出するように設けられる。開口１５６で露出した第１の端子配線２１０は、例えば異方性導電膜２５２などによりコネクタ５１２と接続される。

絶縁膜１１４、及び無機絶縁膜１５０上に発光素子１６０が形成される。発光素子１６０は、画素電極１６２、機能層１６４、共通電極１６６によって構成される。より具体的には、画素電極１６２は、開口１９０を覆い、導電層４４０＿３と電気的に接続されるように設けられる。これにより、駆動トランジスタＤＲＴを介して電流が発光素子１６０へ供給される。画素電極１６２の端部を覆うように絶縁膜１６８が設けられる。絶縁膜１６８は、隔壁である。隔壁は画素電極１６２の端部を覆うことで、その上に設けられる機能層１６４や共通電極１６６の断線を防ぐことができる。機能層１６４は画素電極１６２と隔壁を覆うように設けられ、その上に共通電極１６６が設けられる。画素電極１６２と共通電極１６６からキャリアが機能層１６４へ注入され、キャリアの再結合が機能層１６４内で生じる。これにより、機能層１６４内の発光性分子が励起状態となり、これが基底状態へ緩和するプロセスを経て発光が得られる。したがって、画素電極１６２と機能層１６４が接する領域が各副画素１３０、各副画素１３２、各副画素１３４における発光領域となる。

機能層１６４の構成は適宜選択することができ、例えばキャリア注入層、キャリア輸送層、発光層、キャリア阻止層、励起子阻止層などを組み合わせて構成することができる。図３３では、機能層１６４が三つの層１７０、１７６、１７４を有する例が示されている。この場合、例えば層１７０はキャリア（ホール）注入及び輸送層、層１７６は発光層、層１７４はキャリア（電子）注入及び輸送層とすることができる。発光層である層１７６は、副画素１３０、各副画素１３２、各副画素１３４で異なる材料を含むように構成することができる。この場合、他の層１７０や層１７４は副画素１３０、各副画素１３２、各副画素１３４で共有されるよう、副画素１３０、各副画素１３２、各副画素１３４、及び隔壁の上にわたって形成すればよい。層１７６で用いる材料を適宜選択することで、副画素１３０、各副画素１３２、各副画素１３４で異なる発光色を得ることができる。あるいは、層１７４の構造を副画素１３０、各副画素１３２、各副画素１３４間で同一としてもよい。この場合、層１７４も副画素１３０、各副画素１３２、各副画素１３４で共有されるよう、副画素１３０、各副画素１３２、各副画素１３４、及び隔壁の上にわたって形成すればよい。このような構成では各副画素１３０、各副画素１３２、各副画素１３４の層１７６から同一の発光色が出力されるため、例えば層１７６を白色発光可能な構成とし、カラーフィルタを用いて種々の色（例えば、赤色、緑色、青色）をそれぞれ副画素１３０、各副画素１３２、各副画素１３４から取り出してもよい。

なお、表示装置１００はさらに、コンタクトホール２０８と開口１５６を覆い、第１の端子配線２１０と接する接続電極２３４、２３６を有してもよい。これらの接続電極２３４、２３６は、画素電極１６２と同一層内に存在することができる。接続電極２３４、２３６を形成することで、表示装置１００の製造工程における第１の端子配線２１０に対するダメージを低減することが可能となり、コンタクト抵抗の低い電気的接続が実現できる。

発光素子１６０上には、封止膜（パッシベーション膜）１８０が設けられる。封止膜１８０は、外部から発光素子１６０やトランジスタに不純物（水、酸素など）が侵入することを防ぐ機能を有する。図３３に示すように、封止膜１８０は三つの層１８２、１８４、１８６を含むことができる。層（第１の無機膜）１８２と層（第２の無機膜）１８６では、無機化合物を含む無機膜を用いることができる。一方、第１の無機膜１８２と第２の無機膜１８６の間の層１８４では、アクリル、ポリイミド等から選ばれた有機化合物を含む膜（有機膜）を用いることができる。有機膜１８４は、発光素子１６０や隔壁に起因する凹凸を吸収して平坦な面を与えるように形成することができる。このため、有機膜１８４の厚さを比較的大きくすることができる。

なお、第１の無機膜１８２と第２の無機膜１８６は少なくとも表示領域５０４を覆うように形成することが好ましい。かつ、第１の無機膜１８２と第２の無機膜１８６はコンタクトホール２０８や開口１５６と重ならないように形成することが好ましい。これにより、第１の端子配線２１０とコネクタ５１２や第１の配線２０６との間でコンタクト抵抗の低い電気的接続が可能となる。さらに、表示領域５０４の周囲で、第１の無機膜１８２と第２の無機膜１８６が直接接することが好ましい（円１８８で囲った領域参照）。これにより、第１の無機膜１８２や第２の無機膜１８６と比較して親水性の高い有機膜１８４を第１の無機膜１８２と第２の無機膜１８６によって封止することができるため、外部からの不純物の侵入、ならびに表示領域５０４内での不純物の拡散をより効果的に防ぐことができる。

第２の無機膜１８６の上には、カバーフィルム２６８が配置される。第１の端子配線２１０は、絶縁膜１１４、絶縁膜１０８、ゲート絶縁膜１４４、及び下地膜５０１を開口する領域（領域Ａ）と、基板５０２とに接するように配置されている。領域Ａが、表示装置１００が折り曲げることができる領域である。カバーフィルム２６８は、当該折り曲げることができる領域までの表示装置１００の表面を保護する。また、下地膜５０１の下には、カバーフィルム２６９が配置されてもよい。カバーフィルム２６９は、下地膜５０１が損傷することを保護するとともに、表示装置１００の裏面も保護する。なお、カバーフィルム２６８及びカバーフィルム２６９はなくてもよいし、カバーフィルム２６８自体が折り曲げに対して十分に柔軟性がある材質であれば、折り曲げることができる領域まで延在しても良い。

本発明の一実施形態における表示装置は、上述した積層構造を有することができる。本発明の一実施形態における表示装置は、上述した積層構造を有することによって、映像信号のダイナミックレンジを、駆動トランジスタＤＲＴのＶｇｓのダイナミックレンジよりも広くすることができる。したがって、本発明の一実施形態における表示装置は、映像信号のばらつきによる輝度ムラを抑制することができる。

本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

本明細書においては、開示例としてＥＬ表示装置を例示した。表示装置の大きさは、中小型から大型まで、特に限定することなく適用が可能である。

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

１００・・・表示装置、１０２・・・一つの画素、１２０・・・画素、１２２・・・制御回路、１３０・・・副画素、１３２・・・副画素、１３４・・・副画素、１４１、１４１ａ、１４１ｂ、１４１ｄ、１４１ｅ、１４２・・・半導体層、１４２ｂ・・・第２リセットトランジスタＲＳＴ２（ｎ）のチャネル領域、１４２ｃ・・・補正用トランジスタＴＣＴのチャネル領域、１４２ｄ・・・選択トランジスタＳＳＴのチャネル領域、１４２ｅ・・・駆動トランジスタＤＲＴのチャネル領域、１４２ｆ・・・発光制御トランジスタＢＣＴのチャネル領域、１４４・・・ゲート絶縁膜、１４６・・・ゲート電極、１５６・・・開口、１６２・・・画素電極、１６６・・・共通電極、１６４・・・機能層、１８０・・・封止膜、１８２・・・第１の無機膜、１８４・・・有機膜、１８６・・・第２の無機膜、１９０・・・開口、２０６・・・第１の配線、２０８・・・コンタクトホール、２１０・・・第１の端子配線、２１２・・・第１の端子、２１６・・・第２の配線、２１８・・・コンタクトホール、２２０・・・第２の端子配線、２２２・・・第２の端子、４０９・・・映像信号線、４１０・・・走査信号線、４１２・・・容量線、４１４・・・リセット電位線、４１６＿１・・・リセット制御線、４１６＿２・・・リセット制御線、４１８・・・発光制御線、４２８・・・駆動電源線、４４０＿３・・・導電層、５０２・・・基板、５０１・・・下地膜、５０４・・・表示領域、５０６・・・映像信号線駆動回路、５１０・・・走査信号線駆動回路、５１２・・・コネクタ、５１４・・・端子電極、５１６・・・周辺領域、ＳＳＴ・・・選択トランジスタ、ＤＲＴ・・・駆動トランジスタ、ＢＣＴ・・・発光制御トランジスタ、ＲＳＴ・・・第１リセットトランジスタ、ＲＳＴ２・・・第２リセットトランジスタ、ＰＳＴ・・・電源トランジスタ、Ｃｅｌ・・・付加容量、Ｃｓ・・・保持容量素子、Ｃｓｘ・・・補助容量素子、ＯＬＥＤ・・・発光素子、ＰＶＤＤ・・・駆動電源線、ＰＶＳＳ・・・基準電位線

Claims (12)

1. 第１電極が第１ノードに接続され、第２電極が第２ノードに接続され、第３電極が第３ノードに接続される駆動トランジスタと、
   一方の電極が前記駆動トランジスタの第１電極が設けられる層と同一の層に設けられる第１導電層から構成され、かつ、前記第１ノードに接続され、他方の電極が前記駆動トランジスタの活性層が設けられる層と同一の層に設けられる半導体層から構成され、かつ、前記第２ノードに接続される第１容量素子と、
   第２共通電極と前記第１ノードとの間に接続される第２容量素子と、
   前記第１ノードと前記第３ノードとの間に接続される第１スイッチと、
   映像信号線と前記第２ノードとの間に接続される第２スイッチと、
   第３共通電極と前記第１ノードとの間に接続される第３スイッチと、
   電源線と前記第２ノードとの間に接続される第４スイッチと、
   前記第３ノードに電気的に接続される画素電極と、第１共通電極とを有する発光素子と、
   前記第３ノードと前記画素電極との間に接続される第５スイッチと、
   前記第３共通電極と前記画素電極との間に接続される第６スイッチと、
   を備える画素を有する表示装置。
2. 前記第１導電層は前記半導体層と重畳する、請求項１に記載の表示装置。
3. 前記第１容量素子の容量値は前記第２容量素子の容量値よりも小さい、請求項１又は請求項２に記載の表示装置。
4. 前記第１容量素子の容量値は、前記第２容量素子の容量値の３０％以上５０％以下である請求項３に記載の表示装置。
5. 前記第１共通電極の電位は、前記第２共通電極の電位よりも小さい、請求項３に記載の表示装置。
6. 前記第２共通電極の電位は、前記電源線の電位と略同一である、請求項１に記載の表示装置。
7. 前記第１スイッチと前記駆動トランジスタと前記第２スイッチとが導通するとき、前記第１容量素子の前記一方の電極と前記他方の電極との間に、前記駆動トランジスタの閾値電圧に相当する電荷が保持され、
   前記発光素子が発光するとき、前記発光素子が発光しないときと比較して、前記第１ノードの電位が、前記第１容量素子の前記容量値と前記第２容量素子の前記容量値とから算出される比率の分、増加する請求項３又は請求項４に記載の表示装置。
8. 前記第３共通電極の電位は、前記電源線の電位、及び、前記第２共通電極の電位よりも小さい、請求項６に記載の表示装置。
9. 前記第３共通電極を構成する第２導電層は、前記第１導電層及び前記半導体層の両方と重畳する、請求項８に記載の表示装置。
10. 第１電極が第１ノードに接続され、第２電極が第２ノードに接続され、第３電極が第３ノードに接続される駆動トランジスタと、
    一方の電極が前記駆動トランジスタの第１電極が設けられる層と同一の層に設けられる導電層から構成され、かつ、前記第１ノードに接続され、他方の電極が前記駆動トランジスタの活性層が設けられる層と同一の層に設けられる半導体層から構成され、かつ、前記第３ノードに接続される第１容量素子と、
    前記第１ノードと前記第３ノードとの間に接続される第１スイッチと、
    前記第３ノードに電気的に接続される画素電極と、第１共通電極とを有する発光素子と、
    を備える画素を有する表示装置。
11. 前記画素は、第２共通電極と前記第１ノードとの間に接続される第２容量素子を有し、
    前記第１容量素子の容量値は前記第２容量素子の容量値よりも小さい、請求項１０に記載の表示装置。
12. 前記第１容量素子の容量値は、前記第２容量素子の容量値の３０％以上５０％以下である請求項１１に記載の表示装置。

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