JP2017120375A - 表示装置及び表示装置の製造方法 - Google Patents

Abstract

【課題】輝度むらを抑制した有機発光型の表示装置等を提供すること。【解決手段】表示装置は、有機発光素子と前記有機発光素子に供給する電流を制御する画素回路とを有する画素と、前記画素回路を制御する第１の信号を前記画素回路に供給する、第１の配線４１及び第２の配線４２と、前記画素回路を制御する第２の信号を前記画素回路に供給する第３の配線４３とを有し、前記第１の配線４１〜第３の配線４３は、前記画素回路が配置された領域内であって、かつ、第１の方向に配置され、前記第３の配線４３は、前記第１の配線４１と前記第２の配線４２との間に配置されている。【選択図】図２

Description

本開示は、表示装置及び表示装置の製造方法に関する。

たとえば有機発光素子（ＯＬＥＤ、Organic Light Emitting Diode）を使用して画像を表示する表示装置が提案されている（特許文献１及び特許文献２参照）。なお、ＯＬＥＤの表示装置を表示装置と略記する。

表示装置は、多数の画素を行列状に配置した表示領域を備える。カラー表示装置である場合には、１個の画素はたとえば赤色、青色及び緑色の副画素を１個ずつ計３個の副画素を備える。

各副画素は、有機発光素子に供給する電流を制御する画素回路を備える。有機発光素子は、画素回路が供給する電流に基づく輝度で発光する。表示領域が１画面を表示する時間、有機発光素子は発光を継続する。

特開２００７−１１４４２５号公報 特開２０１３−２００５８０号公報

画素回路は、画像信号に対応する輝度で有機発光素子を発光させるために、この画像信号に対応する電流を有機発光素子に供給する。この画像信号に対応する電流と、実際に有機発光素子に供給される駆動電流とが不一致になる場合がある。かかる不一致により、表示パネルにおいて有機発光素子の輝度が不均一になる場合がある（いわゆる輝度むら）。輝度むらが発生すると画質が低下する。

一つの側面では、画質の低下を抑制する表示装置を提供することを目的とする。

本開示の表示装置の一側面は、有機発光素子と前記有機発光素子に供給する電流を制御する画素回路とを有する画素と、前記画素回路を制御する第１の信号を前記画素回路に供給する、第１の配線及び第２の配線と、前記画素回路を制御する第２の信号を前記画素回路に供給する第３の配線とを有する。前記第１の配線〜第３の配線は、前記画素回路が配置された領域内であって、かつ、第１の方向に配置され、前記第３の配線は、前記第１の配線と前記第２の配線との間に配置されている。

一側面によれば、画質の低下を抑制する表示装置を提供することができる。

表示装置の外観図である。 複数の画素と、この複数の画素を駆動する駆動回路とを模式的に説明する図 である。 画素を模式的に説明する図である。 画素回路の等価回路図である。 副画素の模式平面図である。 副画素の模式断面図である。 副画素の模式断面図である。 比較例の画素回路の等価回路図である。 比較例の副画素の模式平面図である。 フィードスルー現象の発生状態を説明する説明図である。 フィードスルー現象を防止できる理由を説明する説明図である。 寄生容量Ｃｐのばらつきの影響を説明するグラフである。 活性層の結合寄生容量削減の効果を説明する説明図である。 活性層の結合寄生容量削減の効果を説明する説明図である。 活性層の結合寄生容量削減の効果の比較例を説明する説明図である。 コンタクトホールの数を削減する効果を説明する説明図である。 コンタクトホールの数を削減する効果の比較例を説明する説明図である。 副画素を小型化する効果を説明する説明図である。 Ｓｃａｎ駆動回路を簡略化する効果を説明する説明図である。 Ｓｃａｎ駆動回路を簡略化する効果の比較例を説明する説明図である。 表示装置のハードウェア構成図である。 ドライバＩＣの構成図である。 画素回路の制御信号を示すタイムチャートである。 画素回路の動作を説明する説明図である。 画素回路の動作を説明する説明図である。 画素回路の動作を説明する説明図である。 表示パネルの製造工程を説明する説明図である。 表示パネルの製造工程を説明する説明図である。 表示パネルの製造工程を説明する説明図である。 表示パネルの製造工程を説明する説明図である。 表示パネルの製造工程を説明する説明図である。 表示パネルの製造工程を説明する説明図である。 表示パネルの製造工程を説明する説明図である。 実施の形態２の副画素の模式平面図である。 実施の形態３の副画素の模式平面図である。 実施の形態３の副画素の模式断面図である。 検証用の６Ｔ１Ｃソースフォロワ型（６Ｔ１Ｃ＿Ｓ）画素回路の等価回路図である。 画素回路の制御信号を示すタイムチャートである。 図３８に示す信号パターンを入力した後の検証用の６Ｔ１Ｃ＿Ｓ画素回路の状態を説明する説明図である。 駆動トランジスタのドレイン電流Ｉｄｓのデータ電圧依存性を示すグラフである。 駆動トランジスタのドレイン電流ＩｄｓのＣｐ／（Ｃｐ＋Ｃｓｔ）依存性を示すグラフである。

以下、表示装置の実施の形態を、図を適宜参照しながら説明する。なお、明細書、特許請求の範囲における“第１”、“第２”等の序数は、要素間の関係を明確にするため、及び要素間の混同を防ぐために付している。したがって、これらの序数は、要素を数的に限定しているものではない。

また、“接続”という用語は、接続対象間で電気的に接続していることを意味している。“電気的に接続”は、接続対象間が、電極、配線、抵抗、キャパシタ等の電気的素子を介して接続している場合も含む。なお、“電極”や“配線”という用語は、これらの構成要素を機能的に限定していない。たとえば、“配線”は”電極”の一部として利用されることも可能である。また、逆に、“電極”は“配線”の一部として利用されることも可能である。

［実施の形態１］
図１は、表示装置１０の外観図である。図２は、複数の画素３１と、この複数の画素３１を駆動する駆動回路２０とを模式的に説明する図である。図３は、画素３１を模式的に説明する図である。図１〜図３を参照して、実施の形態１の概略について説明する。

図１は、表示装置１０を前側、すなわち画像を表示する面の側から見た図である。表示装置１０は、静止画及び動画を表示する装置である。表示装置１０は、電子機器に組み込んで使用する。電子機器は、たとえばスマートフォン、タブレット端末、パソコン、テレビ等である。本実施の形態の表示装置１０は、ＯＬＥＤの表示パネルである。なお、以後の説明では、各図の上、下、左及び右の向きを使用する。

表示装置１０は、ＴＦＴ基板１６、第２基板１２、ドライバＩＣ１３、電源装置２４及びＦＰＣ（Flexible Printed Circuits）１４を備える。ＴＦＴ基板１６は、片面に表示領域１５、カソード電極１９、駆動回路２０及び図示しない配線を備える。ＴＦＴ基板１６は、たとえばガラス製の基板である。

第２基板１２は、空間を介して表示領域１５及び駆動回路２０を覆う基板である。第２基板１２は、たとえばガラス製の基板である。なお、ＴＦＴ基板１６、第２基板１２は、基板に有機膜等を使用したフレキシブル基板であってもよい。ＴＦＴ基板１６と第２基板１２との間の空間は、封止材２５が気密に封止している。封止材２５は、表示領域１５及び駆動回路２０を囲む。

ドライバＩＣ１３は、異方性導電フィルムを使用してＴＦＴ基板１６に実装された集積回路である。ドライバＩＣ１３の機能については後述する。

ＦＰＣ１４は、ＴＦＴ基板１６に接続された軟性の基板である。ＴＦＴ基板１６が備える図示しない配線は、ＦＰＣ１４、ドライバＩＣ１３及び駆動回路２０を接続する。表示装置１０は、ＦＰＣ１４を介して電子機器の制御装置から画像信号を取得する。

表示領域１５は、行列状に配列した多数の画素３１（図２参照）を備える。表示領域１５は、カソード電極１９により覆ってある。画素３１は副画素３２（図２参照）を含む。画素３１及び副画素３２の構造については後述する。

なお、有機発光素子３４が、ＴＦＴ基板１６、第２基板１２の表面方向に有機発光素子３４が発光する構造をトップエミッション構造という。一方、ＴＦＴ基板１６、第２基板１２の裏面方向に発光する構造をボトムエミッション構造という。トップエミッション構造では、副画素３２の全領域を使用して、画素回路３３を形成することができる。

副画素３２は、有機発光素子３４（図３参照）及び有機発光素子３４に供給する電流を制御する画素回路３３（図３参照）を含む。有機発光素子３４は、画素回路３３が供給する電流に基づいて発光する。画素回路３３については後述する。

カソード電極１９は、各副画素３２に接続している共通電極である。カソード電極１９は、たとえばＩＴＯ（Indium Tin Oxide）、透明導電性インクまたはグラフェン等の透明または半透明材料製の電極である。カソード電極１９は、本実施の形態の有機発光素子３４のカソード電極である。

駆動回路２０は、Ｓｃａｎ（走査線）駆動回路２１、データ駆動回路２２、エミッション（Ｅｍｉｓｓｉｏｎ、以下Ｅｍ）駆動回路２３を含む。駆動回路２０は、薄膜半導体（ＴＦＴ）プロセスにより形成する。以下に駆動回路２０の概略を説明する。

Ｓｃａｎ駆動回路２１は、表示領域１５の左辺に沿って表示領域１５の外側に位置している。Ｓｃａｎ駆動回路２１は、各行に配置された複数の画素３１を、行単位で順次駆動し、発光制御を行う。換言すれば、Ｓｃａｎ駆動回路２１は、Ｓｃａｎ駆動回路２１から横方向に延びる配線を駆動することにより画素３１の発光制御を行う。以下、この配線を走査線と適宜記す。Ｓｃａｎ駆動回路２１は、ＦＰＣ１４を介して取得した画像信号に基づいて、表示領域１５の走査線を選択して駆動する回路である。走査線は、図１の左右方向の矢印ＤＲＣ１で示す第１の方向に配列した複数の画素３１に沿っている。すなわち、走査線は第１の方向に配列した複数の副画素３２に沿って伸びている。１本の走査線上にならぶ画素３１の輝度は、同時に変化する。すなわち１本の走査線上にならぶ副画素３２の輝度は同時に変化する。

図１の上下方向の矢印ＤＲＣ２は、第２の方向を示す。Ｓｃａｎ駆動回路２１は、駆動する走査線を第２の方向に切り替える。なお、Ｓｃａｎ駆動回路２１が走査線を切り替える順番は、表示領域１５の上側から下側に向けて、下側から上側に向けてのいずれでも良い。また、Ｓｃａｎ駆動回路２１は、任意の順番で走査線を切り替えても良い。なお、以後の説明では第１の方向を走査線方向、第２の方向を走査方向と記載する場合がある。

以上に説明したように、第１の方向と第２の方向とは、直交する。このような表示領域１５を使用することにより、一般的に使用されている画像信号を使用して、表示領域１５に画像を表示する表示装置１０を提供することができる。

データ駆動回路２２は、表示領域１５の下辺に沿って表示領域１５の外側に位置している。データ駆動回路２２は、副画素３２の輝度を示す信号を一行の各副画素３２に対して同時に出力する。

Ｅｍ駆動回路２３は、表示領域１５の右辺に沿って表示領域１５の外側に位置している。Ｅｍ駆動回路２３は、Ｓｃａｎ駆動回路２１と同様に、一行毎に順次信号の出力を変更する回路である。おもに、その信号出力はスイッチングトランジスタを発光期間中にオン（接続）状態にする。

電源装置２４は、ＴＦＴ基板１６の外側に位置している。電源装置２４は、ＦＰＣ１４を介して、ＴＦＴ基板１６上の各電源線に電圧を供給する装置である。

Ｓｃａｎ駆動回路２１、データ駆動回路２２、Ｅｍ駆動回路２３及び電源装置２４の動作の詳細については後述する。

図２は、複数の画素３１と、この複数の画素３１を駆動する駆動回路２０とを模式的に説明する図である。図２の左右方向は前述の第１の方向、すなわち走査線が伸びる方向（走査線方向）である。また、図２の上下方向は前述の第２の方向、すなわち順次走査する方向（走査方向）である。

表示領域１５（図１参照）内に、Ｍ行Ｎ×３列の行列状に副画素３２がならんでいる。ここでＭ及びＮは２以上の整数である。後述するように、３個の副画素３２が１個の画素３１を構成する。したがって、表示領域１５内にＭ行Ｎ列の画素３１がならんでいる。

図３は、画素３１を模式的に説明する図である。図３の左右方向は前述の第１の方向、すなわち走査線方向である。また、図３の上下方向は前述の第２の方向、すなわち走査方向である。

画素３１は、３個の副画素３２を含む。副画素３２は、画素回路３３及び有機発光素子３４を含む。１個の副画素３２は、画素３１を縦方向の線により３個に分割した中の１個である。以後の説明では、上から数えてｉ番目、左から数えてｊ番目の副画素３２を副画素３２（ｉ，ｊ）と記載する。また、位置を特定する必要がない場合には、副画素３２と記載する。図３に示す通り、１個の画素３１は、副画素３２（ｉ，ｊ−１）、副画素３２（ｉ，ｊ）及び副画素３２（ｉ，ｊ＋１）の３個の副画素３２を含む。

なお、図３では副画素３２を長方形で示す。表示装置１０は、副画素３２間の境界を示す実体的な物を備えていない。本実施の形態の１個の副画素３２は、表示領域１５を副画素３２の数に対応する行列状に区切った場合の、１個の長方形の領域を示す。隣接する副画素３２同士は、隙間無く配列している。

図２及び図３を使用して説明を続ける。画素３１は、画素３１の配置領域を左右方向に横切る第１の配線４１、第２の配線４２及び第３の配線４３と接続している。１個の画素３１が含む３個の副画素３２はすべて、第１の配線４１、第２の配線４２及び第３の配線４３の３本の配線と接続している。すなわち、１個の画素３１が含む３個の副画素３２は、第１の配線４１、第２の配線４２及び第３の配線４３の３本の配線を共有している。

なお、第１の配線４１〜第３の配線４３は、第１の信号配線４１〜第３の信号配線４３とも呼ぶ。また、第１の配線４１は、第１の走査信号線４１、第２の配線４２は、第２の走査信号線４２、第３の配線４３は、発光制御線４３とも呼ぶ。

図２では第１の配線４１を下側、第２の配線４２を上側に配置する場合を示す。第１の配線４１を上側、第２の配線４２を下側に配置しても良い。

以後の図中では、第１の配線４１をＳｃａｎ１、第２の配線４２をＳｃａｎ２、第３の配線４３をＥｍと記載する。また、上から数えてｉ番目の第１の配線４１をＳｃａｎ１（ｉ）、上から数えてｉ番目の第２の配線４２をＳｃａｎ２（ｉ）、上から数えてｉ番目の第３の配線４３をＥＭ（ｉ）と記載する。

画素３１は、画素３１を上下方向に縦断する電源線４５と接続している。電源線４５は、データ電源線４５５を含む。画素３１が含む３個の副画素３２はすべて、電源線４５と接続している。すなわち画素３１が含む３個の副画素３２はすべて、それぞれのデータ電源線４５５とも接続している。

以後の図中では、データ電源線４５５をＶｄａｔａと記載する。左から数えてｊ番目のデータ電源線４５５をＶｄａｔａ（ｊ）と記載する。

Ｓｃａｎ駆動回路２１は、行列状にならんだ副画素３２、すなわち表示領域１５の左側に位置する。データ駆動回路２２は、行列状にならんだ副画素３２の下側に位置する。Ｅｍ駆動回路２３は、行列状にならんだ副画素３２の左側に位置する。

Ｓｃａｎ駆動回路２１から右向きにＭ本の分岐元配線４４が延びている。Ｓｃａｎ駆動回路２１は、画素回路３３を制御する第１の信号を分岐元配線４４に供給（出力とも呼ぶ）する。分岐元配線４４は、Ｓｃａｎ駆動回路２１と最初の副画素３２との間で第１の配線４１と第２の配線４２とに分岐している。すなわち、第１の配線４１の数はＭ本、第２の配線４２の数もＭ本である。第１の配線４１及び第２の配線４２は、画素回路３３を制御する第１の信号を副画素３２に供給する。

Ｅｍ駆動回路２３から左向きにＭ本の第３の配線４３が延びている。Ｅｍ駆動回路２３は、画素回路３３を制御する第２の信号を第３の配線４３に供給する。第３の配線４３は、第２の信号を副画素３２に供給する。第３の配線４３は、第１の配線４１、第２の配線４２及び分岐元配線４４と交差しない。ｉ本目の第３の配線４３は、ｉ本目の第１の配線４１とｉ本目の第２の配線４２との間に位置する。

したがって、第１の配線４１は、画素回路３３を制御する第１の信号を画素３１に供給する。第２の配線４２も、画素回路３３を制御する第１の信号を画素３１に供給する。第３の配線４３は、画素回路３３を制御する第２の信号を画素３１に供給する。

以上に説明したように、画素３１は、有機発光素子３４と有機発光素子３４に供給する電流を制御する画素回路３３とを有する。表示装置１０は、画素回路３３を制御する第１の信号を画素回路３３に供給する、第１の配線４１及び第２の配線４２を有する。表示装置１０は、画素回路３３を制御する第２の信号を画素回路３３に供給する第３の配線４３を有する。第１の配線４１〜第３の配線４３は、画素回路３３が配置された領域内であって、かつ、第１の方向（ＤＲＣ１）に配置されている。第３の配線４３は、第１の配線４１と第２の配線４２との間に配置されている。

第１の信号は、いわゆる走査信号である。第１の信号は、画像（換言すれば、画素値、発光輝度）に対応する電圧（電荷）を画素回路３３内の保持容量４７（図４参照）に記憶（保持、または書き込むとも呼ぶ）する処理を制御する信号（Ｓｃａｎ信号とも呼ぶ）である。他にも、第１の信号は、画素回路３３を制御して、有機発光素子３４に供給する電流を制御する駆動トランジスタ５６（図４参照）の閾値を検出する処理などを制御する信号である。なお、駆動トランジスタ５６の閾値を検出する処理は、閾値を補償（閾値補償）する処理とも呼ぶ。

第２の信号は、たとえば、画素回路３３を制御して、有機発光素子３４の発光または非発光を制御する信号（Ｅｍ信号とも呼ぶ）である。

図４、図１４、図１５で詳細に説明するように、第１の配線４１〜第３の配線４３を図２、図３のように配置することで、副画素３２内における、第１の配線４１〜第３の配線４３の引き回しが複雑になることを抑制できる。この抑制により、画素回路３３におけるトランジスタ間を接続する接続配線（配線ノードとも呼ぶ）の一部を短くすることができる。また、接続配線の一部と、第１の配線４１〜第３の配線４３の少なくとも１つとが交差することを抑制できる。この接続配線の一部は、画素回路３３の特性に敏感な部分、たとえば、有機発光素子３４の発光輝度に影響する部分である。

ここで、信号配線（たとえば、第１の配線４１〜第３の配線４３）と接続配線とが交差すると、この交差部分において寄生容量が発生する。この寄生容量が、画素回路３３の保持容量４７に保持される実際の電荷量と、有機発光素子３４の発光輝度に対応する本来の電荷量とを異ならせることがある。その結果、有機発光素子３４の駆動電流が変化して、有機発光素子３４が、目標とする発光輝度と異なる輝度で発光する場合がある。

しかし、前記したように、第１の配線４１〜第３の配線４３の引き回しが複雑になることを抑制できるので、寄生容量の発生を抑え駆動電流の電流値が変化することを抑制できる。その結果、輝度むらを抑制でき、画質の低下を抑制できる。

以上に説明したように、第１の配線４１及び第２の配線４２は、Ｍ行の中の１行に配置された複数の画素３１の各々の画素回路３３に第１の信号を供給する。第３の配線４３は、Ｍ行の中の１行に配置された複数の画素３１の各々の画素回路３３に第２の信号を供給する。

このように表示領域１５の画素３１に信号を供給することにより、一般的に使用されている画像信号を使用して、表示領域１５に画像を表示する表示装置１０を提供することができる。

表示装置１０は、複数の画素３１が配置された表示領域１５の外側に配置され、第１の信号及び第２の信号に基づき、複数の画素３１の各々の画素回路３３を駆動する駆動回路２０を有する。Ｓｃａｎ駆動回路２１は、第１の配線４１及び第２の配線４２に、同じ第１の信号を供給する。Ｓｃａｎ駆動回路２１は、第３の配線４３に第２の信号を供給する。

このような駆動回路２０を使用することにより、専用のドライバＩＣ１３および駆動回路２０等を使用することなく、輝度むらが少ない表示装置１０を提供することができる。

Ｓｃａｎ駆動回路２１は、第１の配線４１と第２の配線４２とに分岐する分岐元配線４４に接続している。Ｓｃａｎ駆動回路２１は、分岐元配線４４に第１の信号を供給する。表示領域１５とＳｃａｎ駆動回路２１の配置領域との間の領域において、分岐元配線４４から第１の配線４１と第２の配線４２とに分岐する。

このような分岐を使用することにより、表示領域１５の周辺の額縁領域を広くすることなく、輝度むらが少ない高画質の表示装置１０を提供することができる。

表示装置１０は、Ｍ本の分岐元配線４４と、Ｍ本の第３の配線４３とを有する。第ｉ（ｉは１〜Ｍの整数）の分岐元配線４４の第１の配線４１及び第２の配線４２は、第ｉ行に配置された複数の画素３１の各々の画素回路３３に第１の信号を供給する。第ｉの第３の配線４３は、第ｉ行に配置された複数の画素３１の各々の画素回路３３に第２の信号を供給する。

このような配線を使用することにより、一般的に使用されている画像信号を使用して、表示領域１５に画像を表示する表示装置１０を提供することができる。

データ駆動回路２２から副画素３２に向けてＮ×３本のデータ電源線４５５が延びている。データ駆動回路２２は、副画素３２の輝度を示す信号を１行の各副画素３２に対して同時に出力する。

電源装置２４はＴＦＴ基板１６に電源を供給する。副画素３２に向けて１本の電源線４５が延びている。電源線４５は、最初の副画素３２との間でＮ×３本に分岐している。なお、電源線４５は、たとえば後述する高電源線４５１、低電源線４５２、リセット電源線４５３及び基準電源線４５４（図４参照）を含む。Ｎ×３本に分岐した電源線４５は、分岐元と同一の種類及び同一の数の電源線４５を含む。

左右方向に１行にならんだＮ×３個の副画素３２は、第１の配線４１、第２の配線４２及び第３の配線４３を共有する。すなわち、たとえばｉ行目のＮ×３個の副画素３２はｉ番目の第１の配線４１、ｉ番目の第２の配線４２及びｉ番目の第３の配線４３のすべてと接続している。なお、ｉは１以上Ｍ以下の整数である。

上下方向に１列にならんだＭ個の副画素３２は、データ線４５５を含む電源線４５を共有する。すなわち、たとえばｊ列目のＭ個の副画素３２は、最初の副画素３２との間で分岐した電源線４５のうちの１つに接続している。すなわち、ｊ列目のＭ個の副画素３２は、分岐した電源線４５が含むすべての電源線４５と接続している。またｊ列目のＭ個の副画素３２は、ｊ番目のデータ線４５５と接続している、

図４は、画素回路３３の等価回路図である。画素回路３３は有機発光素子３４と接続している。画素回路３３は、第１のトランジスタ５１、第２のトランジスタ５２、第３のトランジスタ５３を有する。画素回路３３は、さらに、第４のトランジスタ５４、第５のトランジスタ５５、駆動トランジスタ５６及び保持容量４７を有する。保持容量４７は、表示領域１５が１画面を表示する時間、有機発光素子３４の輝度を一定に保つ機能を備える。

図４は、１個の副画素３２が備える画素回路３３及び有機発光素子３４を示す。１個の副画素３２が備える画素回路３３の構成要素は、図２を使用して説明した１個の副画素３２の長方形の領域の内部に位置する。

なお、以下の図中では、第１のトランジスタ５１をＴ１、第２のトランジスタ５２をＴ２、第３のトランジスタ５３をＴ３、第４のトランジスタ５４をＴ４、第５のトランジスタ５５をＴ５、駆動トランジスタ５６をＴ６、保持容量４７をＣｓｔの記号で表示する。

画素回路３３には、第１の配線４１、第２の配線４２、第３の配線４３、高電源線４５１、リセット電源線４５３、基準電源線４５４、データ線４５５及び有機発光素子３４のアノード電極１８（図６参照）が接続している。有機発光素子３４のカソード電極には、低電源線４５２が接続している。

高電源線４５１は、高電源電圧ＶＤＤを供給する。低電源線４５２は低電源電圧ＶＳＳを供給する。リセット電源線４５３はリセット電圧Ｖｒｓｔを供給する。基準電源線４５４は基準電圧Ｖｒｅｆを供給する。データ線４５５は、前述の通り副画素３２の輝度を示す信号（データ信号とも呼ぶ）を供給する。

なお、本実施の形態においては、低電源線４５２、リセット電源線４５３及び基準電源線４５４の電位は、高電源線４５１の電位よりも低く設定する。また、たとえば、リセット電源線４５３と基準電源線４５４とを共通にする。

第１のトランジスタ５１は、基準電源線４５４と第２のトランジスタ５２及び保持容量４７の第１の端子に接続している。第２のトランジスタ５２は、保持容量４７の第１の端子、駆動トランジスタ５６のゲート電極（以下、ゲートと略記する）、第３のトランジスタ５３に接続している。第３のトランジスタ５３は、データ線４５５、駆動トランジスタ５６のゲート、第２のトランジスタ５２に接続している。

第４のトランジスタ５４は、高電源線４５１と保持容量４７の第２の端子及び駆動トランジスタ５６のソース電極（以下、ソースと略記する）に接続している。

駆動トランジスタ５６のドレイン電極（以下、ドレインと略記する）は、有機発光素子３４のアノード電極及び第５のトランジスタ５５に接続している。第５のトランジスタ５５は、リセット電源線４５３と駆動トランジスタ５６のドレインに接続している。

第１の配線４１は、第１のトランジスタ５１のゲートに接続している。第２の配線４２は、第３のトランジスタ５３のゲート及び第５のトランジスタ５５のゲートに接続している。第３の配線４３は、第２のトランジスタ５２のゲート及び第４のトランジスタ５４のゲートに接続している。

駆動トランジスタ５６は、有機発光素子３４に供給する電流を制御する。なお、画素回路３３の動作の詳細については後述する。

画素回路３３を、第１のトランジスタ５１、第２のトランジスタ５２及び第３のトランジスタ５３に着目して別の表現で説明する。第１のトランジスタ５１と、第２のトランジスタ５２と、第３のトランジスタ５３とは直列に接続している。第２のトランジスタ５２と第３のトランジスタ５３との接続点は、駆動トランジスタ５６のゲートに接続している。

以上に説明したように、画素回路３３は、有機発光素子３４に供給する電流を制御する駆動トランジスタ５６を有する。画素回路３３は、直列接続された第１、第２、第３のトランジスタ５１、５２、５３を有する。第１、第２、第３のトランジスタ５１、５２、５３がこの順で直列接続されている。第２のトランジスタ５２と第３のトランジスタ５３の接続点が駆動トランジスタ５６のゲートに接続している。第１〜第３のトランジスタ５１〜５３のゲートに、それぞれ第１、第３、第２の配線４１、４３、４２がこの順で接続する。

このように構成した画素回路３３を使用することにより、トランジスタ等をレイアウトするために必要な面積が小さくなる。その結果、画素３１の面積が小さい表示装置１０、すなわち高精細の表示装置１０を提供することができる。

以上説明したように、画素回路３３は、第４、第５のトランジスタ５４、５５と保持容量４７とを有する。第４のトランジスタ５４は、高電源線４５１と駆動トランジスタ５６との間に接続する。有機発光素子３４は、駆動トランジスタ５６と高電源線４５１よりも低い電位の低電源線４５２との間に接続している。第５のトランジスタ５５は、駆動トランジスタ５６と有機発光素子３４との接続点と、高電源線４５１よりも低い電位のリセット電源線４５３との間に接続している。保持容量４７は、第１のトランジスタ５１と第２のトランジスタ５２との接続点と、第４のトランジスタ５４と駆動トランジスタ５６との接続点との間に接続している。第１のトランジスタ５１は、基準電源線４５４と第２のトランジスタ５２との間に接続している。第３のトランジスタ５３は、駆動トランジスタ５６のゲートに印加される電圧を供給するデータ線４５５と第２のトランジスタ５２との間に接続している。第２の配線４２は、第３のトランジスタ５３のゲート、及び第５のトランジスタ５５のゲートに接続している。第３の配線４３は、第２のトランジスタ５２のゲート、及び第４のトランジスタ５４のゲートに接続している。

なお、第１の電源線は、たとえば高電源線４５１であり、第２の電源線は、たとえば低電源線４５２であり、第３の電源線はたとえばリセット電源線４５３であり、第４の電源線４５４は、たとえば基準電源線４５４であり、第５の電源線４５５は、たとえばデータ線４５５である。

このように構成した画素回路３３を使用することにより、イメージリテンション現象及び漏れ発光現象を防止することができる。その結果、高い画質の表示装置１０を提供することができる。なお、イメージリテンション現象及び漏れ発光現象については後述する。また本実施の形態の画素回路３３によりイメージリテンション現象を防止することができる理由についても後述する。

図５は、副画素３２の模式平面図である。図６及び図７は、副画素３２の模式断面図である。なお、以下の模式平面図においては、保持容量の面積、駆動トランジスタのチャネル長、各パターンの太さと間隔及び副画素３２の縦横比が略同一である。図５は、表示装置１０の前側から見た１個の副画素３２に相当する部分とその周辺を拡大して示す図である。図６は、副画素３２を図５中のＶＩ−ＶＩ線で切断した模式断面図である。図７は、副画素３２を図５中のＶＩＩ−ＶＩＩ線で切断した模式断面図である。

図５中の一点鎖線は、副画素３２の境界を示す。前述の通り、表示装置１０は、副画素３２間の境界を示す実体的な物を備えていない。したがって、図５中の一点差線は説明のための仮想的な線であり、実体的な物は示していない。

図５から図７を使用して、表示装置１０の構造を説明する。まず、図６及び図７を使用して副画素３２の断面構造の概要を説明する。副画素３２は、第１基板１１、下地絶縁層６１、活性層６２、ゲート絶縁層６３、ゲート６４（ゲート電極６４、ゲート部６４とも呼ぶ）、層間絶縁層６５、ドレイン６６（ドレイン電極６６、ドレイン部６６とも呼ぶ）、平坦化層６７、アノード電極１８及び第１絶縁部６９を備える。なお、副画素３２は第１絶縁部６９の上側に、図示を省略する有機発光層を備える。表示装置１０は、行列状に配置した副画素３２の有機発光層及び第１絶縁部６９を覆うカソード電極１９（図１参照）と第２基板１２（図１参照）とを備える。図５から図７では、有機発光層、カソード電極１９及び第２基板１２は図示を省略する。

第１基板１１は、長方形のガラス基板である。下地絶縁層６１は、第１基板１１の上に位置している。下地絶縁層６１は、第１基板１１の一面を覆う均一な厚さの層である。下地絶縁層６１は、たとえば酸化シリコン等の絶縁体製の層である。

活性層６２は、下地絶縁層６１の上に位置している。図５に示すように、１つの副画素３２内の活性層６２は第１の部分６２１と第２の部分６２２とを有する。

第１の部分６２１は、副画素３２の左下に始端部を有し、副画素３２の長辺に沿って上向きに延び、副画素３２の長辺の中央付近で右向きに曲がった位置で再度上向きに延び、Ｌ字型の領域を経て、副画素３２の領域の上側の縁を越えてさらに上に延びる。第２の部分６２２は、下隣の副画素３２の第１の部分の延長である。第２の部分６２２は、副画素３２の下側の縁から入り右側が開口したＵ字型の部分を経て上向きに延び、第１の部分６２１のＬ字形の部分の右側に終端部を有する。

すなわち、第１の部分６２１と第２の部分６２２とは上下方向に隣接する２個の副画素３２内で連続している。１個の副画素３２は、上側で隣接する副画素３２との間で共有する第１の部分６２１と、下側で隣接する副画素３２との間で共有する第２の部分６２２との両方を含む。

活性層６２は、たとえばポリシリコン半導体等の薄膜半導体製の層である。または、活性層６２は、酸化物半導体であるＩｎＧａＺｎＯ製の層である。なお、各トランジスタ間を接続する配線の材料や、トランジスタと保持容量４７とを接続する配線の材料は、半導体の活性層だけではなく金属であってもよい。

図６及び図７に戻って説明を続ける。ゲート絶縁層６３は、活性層６２及び活性層６２が覆っていない下地絶縁層６１の全面を覆う。ゲート絶縁層６３は、たとえば酸化シリコン等の絶縁性の層である。

ゲート６４は、ゲート絶縁層６３の上に位置している。図５に示すように、ゲート６４は、第１の配線４１、第２の配線４２、第３の配線４３、Ｌ字型の領域及び長方形の領域を含む。第１の配線４１、第２の配線４２及び第３の配線４３は、左右方向に延びる帯状である。第１の配線４１、第２の配線４２及び第３の配線４３は、副画素３２の右側及び左側の境界を越えて、隣の副画素３２に延びている。第１の配線４１は、第３の配線４３の上側に位置している。第２の配線４２は、第３の配線４３の下側に位置している。

以上に説明したように、第１の配線４１は、画素３１の上側の辺である第１の辺側に配置されている。第２の配線４２は、前述の画素３１と同一の画素３１において第１の辺である１辺に対向する第２の辺側に配置されている。第３の配線４３は、第１の配線４１と第２の配線４２との間の中央付近に配置されている。

第１の配線４１〜第３の配線４３の配置により、副画素３２内における、第１の配線４１〜第３の配線４３の引き回しが複雑になることを抑制できる。

このような配置の第１の配線４１、第２の配線４２及び第３の配線４３を使用することにより、配線の交差による寄生容量の発生を防止することができる。その結果、輝度むらが少ない高画質の表示装置１０を提供することができる。

図５に示すように、図面上側に示した、ゲート６４のＬ字型の領域は、第１の配線４１と第３の配線４３との間に位置する。ゲート６４のＬ字型の領域は、前述の活性層６２のＬ字型の領域と重なっている。ゲート６４のＬ字型の領域は活性層６２のＬ字型の領域よりも若干小さい。したがって、活性層６２のＬ字型の領域の縁は、ゲート６４のＬ字型の領域と重なっていない。

活性層６２のＬ字型の領域と、ゲート６４のＬ字型の領域とが対面する部分及びその間のゲート絶縁層６３が保持容量４７（符号ＣＳＴを参照）を形成する。以上に説明したように、保持容量４７は、第１の配線４１と第３の配線４３との間の領域に配置されている。

保持容量４７が、第１の配線４１と第３の配線４３との間の領域に配置されているので、トランジスタの配置を最適化し、画素面積を小さくできる。なお、詳細については、図９で説明する。

図５の下側に示した、ゲート６４の長方形の領域は、第３の配線４３と第２の配線４２との間に位置する。ゲート６４の長方形の領域は、活性層６２のＵ字型の部分を覆っている。

ゲート６４の材料は、たとえば純金属、合金またはＩＴＯ等の導体である。ゲート６４は、複数の金属、合金及びＩＴＯ等の積層体でも良い。

図６及び図７に戻って説明を続ける。層間絶縁層６５は、ゲート６４及びゲート６４が覆っていないゲート絶縁層６３を覆う。層間絶縁層６５の上面は、下側の層の形状を反映した凸凹を有する。層間絶縁層６５は、たとえば酸化シリコン等の絶縁体製の層である。

前述の通り、副画素３２内では、第１の配線４１、第２の配線４２、第３の配線４３、Ｌ字型の領域及び長方形の領域は互いに離れている。ゲート６４の下側はゲート絶縁層６３が絶縁している。ゲート６４の上側は層間絶縁層６５が絶縁している。したがって、第１の配線４１と第２の配線４２とは、画素回路３３において絶縁されている。この絶縁により、第１の配線４１と第２の配線４２とが電気的に非接触状態にして、同じ信号を、異なる配線である第１の配線４１と第２の配線４２とに供給できる。

ドレイン６６は、層間絶縁層６５の上に位置している。ドレイン６６は、第１導電部７１を介して活性層６２と接続している。図５に示すように、ドレイン層により、高電源線４５１、基準電源線４５４及びデータ線４５５をそれぞれ形成している。

高電源線４５１、基準電源線４５４及びデータ線４５５は、上下方向に延びる帯状である。右側が高電源線４５１、中央が基準電源線４５４、左側がデータ線４５５である。高電源線４５１、基準電源線４５４及びデータ線４５５は、副画素３２の上側及び下側の境界を越えて、隣の副画素３２に延びている。第１導電部７１の平面的な配置については後述する。

ドレイン６６の材料は、たとえば純金属、合金またはＩＴＯ等の導体である。ドレイン６６は、複数の金属、合金及びＩＴＯ等の積層体でも良い。ドレイン６６の材料は、ゲート６４の材料と異なっていても良い。またドレイン６６の材料はゲート６４の材料と同一であっても良い。

以上に説明したように、高電源線４５１と基準電源線４５４とデータ線４５５とは、第２の方向に配置されている。電源線４５をこのように配置した画素回路３３を使用することにより、画素３１のレイアウトを最適化することができる。その結果、画素３１の面積が小さい表示装置１０、すなわち高精細の表示装置１０を提供することができる。

図６及び図７に戻って説明を続ける。平坦化層６７は、ドレイン６６及びドレイン６６で覆っていない層間絶縁層６５を覆う。平坦化層６７の上側の面は平坦である。平坦化層６７は、たとえば感光性アクリル樹脂等の有機材料製の層である。

アノード電極１８は、平坦化層６７の上に位置している。アノード電極１８は、副画素３２ごとに分離した形状を有し、平坦化層６７を部分的に覆っている。

アノード電極１８は、第２導電部７２を介してドレイン６６と接続している。第２導電部７２の平面的な配置については後述する。

第１絶縁部６９は、アノード電極１８の上に位置している。第１絶縁部６９には、アノード電極１８を覆わない開口部６９１を設けてある。以後の説明では、開口部６９１を除く第１絶縁部６９を非開口部６９２と記載する。第１絶縁部６９は、有機材料製の層である。

開口部６９１は、図示しない有機発光層で覆ってある。有機発光層は、電流が流れると発光する有機化合物の層である。カソード電極１９（図１参照）は、有機発光層及び第１絶縁部６９を覆う。

図４を使用して説明した画素回路３３と、図５から図７を使用して説明した副画素３２の構造との関係について説明する。

カソード電極１９は、表示領域１５（図１参照）の外側で低電源線４５２と接続している。アノード電極１８は、第２導電部７２及びドレイン６６を介して駆動トランジスタ５６のソースと接続している。第１の配線４１、第２の配線４２、第３の配線４３、高電源線４５１、基準電源線４５４及びデータ線４５５については、図４から図７で同一の番号を使用しているので説明を省略する。

副画素３２内のトランジスタの配置について説明する。活性層６２のうち第１の配線４１と重なる部分（交差する部分とも呼ぶ）は、第１のトランジスタ５１のチャネル領域を形成する。活性層６２は、２箇所で第３の配線４３と重なる。このうちの左側の重なり部分の活性層６２は、第２のトランジスタ５２のチャネル領域を形成する。また、右側の重なり部分の活性層６２は、第４のトランジスタ５４のチャネル領域を形成する。

活性層６２は、２箇所で第２の配線４２と重なる。このうちの左側の重なり部分の活性層６２は、第３のトランジスタ５３のチャネル領域を形成する。また、右側の重なり部分の活性層６２は、第５のトランジスタ５５のチャネル領域を形成する。活性層６２で形成されたＵ字型を時計回りに９０°回転させた部分は、駆動トランジスタ５６のチャネル領域を形成する。

第１のトランジスタ５１のチャネル領域と第２のトランジスタ５２のチャネル領域は、活性層６２を介して接続している。以後の説明では、第１のトランジスタ５１のチャネル領域と第２のトランジスタ５２のチャネル領域とを接続する活性層６２を第１の接続配線と記載する。第１の接続配線は、第２のトランジスタ５２のチャネル領域から上側、すなわち第２の方向に延びて、Ｌ字型の領域を介して第１のトランジスタ５１のチャネル領域に接続している。第１の接続配線は、不純物を添加することにより抵抗値を低くした活性層６２である。

第２のトランジスタ５２のチャネル領域と第３のトランジスタ５３のチャネル領域は、活性層６２を介して接続している。以後の説明では、第２のトランジスタ５２のチャネル領域と第３のトランジスタ５３のチャネル領域とを接続する活性層６２を第２の接続配線と記載する。第２の接続配線は、第３のトランジスタ５３のチャネル領域から副画素３２の長辺に沿って上側、すなわち第２の方向に延び、副画素３２の長辺方向の中央付近で右に曲がって第２のトランジスタ５２のチャネル領域に接続している。第２の接続配線も、不純物を添加することにより抵抗値を低くした活性層６２である。

以上に説明したように、第１の接続配線及び第２の接続配線は、半導体の活性層６２から構成されている。このように、トランジスタの一部を構成する半導体の活性層６２を配線に使用することにより、画素のレイアウトを最適化することができる。その結果、画素３１の面積が小さい表示装置１０、すなわち高精細の表示装置１０を提供することができる。

層の順序は下から上に、活性層６２、ゲート絶縁層６３、ゲート層６４であるので、活性層６２のパターンとゲート６４のパターンが交差する領域にチャネル領域が形成され、チャネル領域に対応する領域のゲート６４のパターンは、トランジスタのゲートとして機能する。第１のトランジスタ５１のゲートは、第１の配線４１と接続している。第２のトランジスタ５２及び第４のトランジスタ５４のゲートは、第３の配線４３と接続している。第３のトランジスタ５３及び第５のトランジスタ５５のゲートは、第２の配線４２と接続している。

前述の通り、第１の配線４１及び第２の配線４２は第１の信号を供給する。第３の配線４３は第２の信号を供給する。なお、第１のトランジスタ５１から第５のトランジスタ５５までの各トランジスタは、ソースとドレインとの間を導通状態と遮断状態との間で切り替えるスイッチの動作を行う。画素回路３３の動作の詳細については後述する。

以上に説明したように、表示装置１０は、第１のトランジスタ５１のチャネル領域と第２のトランジスタ５２のチャネル領域とを接続する第１の接続配線を有する。表示装置１０は、第２のトランジスタ５２のチャネル領域と第３のトランジスタ５３のチャネル領域とを接続する第２の接続配線を有する。第１の接続配線及び第２の接続配線は、第１の方向と交差する第２の方向に配置されている。

このような接続配線を使用することにより、配線の交差による寄生容量の発生を防止することができる。その結果、輝度むらが少ない高画質の表示装置１０を提供することができる。

第１の接続配線及び第２の接続配線が第２の方向（図１のＤＲＣ２の方向）に配置されているので、トランジスタのチャネル領域の長い部分のレイアウトを縦方向に配置できる。

以上に説明した構造を備える本実施の形態の表示装置１０が有する効果を、比較例を参照して説明する。なお、比較例と本実施の形態とで共通する部分については、説明を省略する。

比較例の構造について説明する。図８は、比較例の画素回路９３３の等価回路図である。比較例の画素回路９３３について説明する。なお、図４に示す本実施の形態の画素回路３３と共通する部分については、説明を省略する。また、等価回路を構成するトランジスタ及び容量は、本実施の形態の画素回路３３の対応するトランジスタ及び容量の番号と同一の番号を使用して記載する。

画素回路９３３には、Ｓｃａｎ線４０、第３の配線９４３、高電源線９４５１、リセット電源線９４５３、基準電源線９４５４、データ線９４５５及び有機発光素子９３４のアノード電極が接続している。有機発光素子９３４のカソード電極には、低電源線９４５２が接続している。

高電源線９４５１は、高電源電圧ＶＤＤを供給する。低電源線９４５２は低電源電圧ＶＳＳを供給する。リセット電源線９４５３はリセット電圧Ｖｒｓｔを供給する。基準電源線９４５４は基準電圧Ｖｒｅｆを供給する。データ線９４５５は、副画素９３２の輝度を示す信号を供給する。

図示しない比較例のＳｃａｎ駆動回路は、Ｓｃａｎ線４０を介して画素回路９３３に第１の信号を供給する。図示しない比較例のＥｍ駆動回路は、第３の配線９４３を介して画素回路９３３に第２の信号を供給する。

第１のトランジスタ５１は、基準電源線９４５４と第２のトランジスタ５２及び保持容量４７の第１の端子に接続している。第２のトランジスタ５２は、保持容量４７の第１の端子、第３のトランジスタ５３及び駆動トランジスタ５６のゲートに接続している。第３のトランジスタ５３は、データ線９４５５、第２のトランジスタ５２及び駆動トランジスタ５６のゲートに接続している。

第４のトランジスタ５４は、高電源線９４５１と保持容量４７の第２の端子及び駆動トランジスタ５６のソースに接続している。

駆動トランジスタ５６のドレインは、有機発光素子３４のアノード電極及び第５のトランジスタ５５に接続している。第５のトランジスタ５５は、リセット電源線９４５３と駆動トランジスタ５６のドレインに接続している。

Ｓｃａｎ線４０は、第１のトランジスタ５１のゲート、第２のトランジスタ５２のゲート及び第４のトランジスタ５４のゲートに接続している。第２の配線９４２は、第３のトランジスタ５３のゲート及び第５のトランジスタ５５のゲートに接続している。

比較例の画素回路９３３と本実施の形態の画素回路３３との主な相違点を説明する。本実施の形態においては、Ｓｃａｎ駆動回路２１から出力する１本の分配元配線４４（図２参照）は、画素回路３３の外部で２本に分岐する。具体的には、分岐点は表示領域１５と駆動回路２０の間の領域に配置される。比較例においては、図示しない比較例のＳｃａｎ駆動回路から出力する１本のＳｃａｎ線４０は、画素回路９３３の内部で２本に分岐する。

図９は、比較例の副画素９３２の模式平面図である。図９は、図示しない比較例の表示装置の前側から見た１個の比較例の副画素９３２に相当する部分とその周辺を拡大して示す図である。図５に示す本実施の形態の画素回路３３と共通する部分については、説明を省略する。副画素９３２は、活性層９６２、ゲート９６４及びドレイン９６６を備える。

図９に示すように、１つの副画素９３２内の活性層９６２は、第１の部分９６２１、第２の部分９６２２及び第３の部分９６２３を有する。第１の部分９６２１は、副画素９３２の左下に始端部を有し、副画素９３２の短辺に沿って右向きに延び、副画素９３２の短辺の中央付近で上向きに曲がり、副画素９３２の上側で半時計回りにＵターンして下向きに延びて、始端部の右上方に終端部を有する。

第２の部分９６２２は、副画素９３２の右下に一端を有し、上方に延びて右側が開口したＵ字型の部分を経てさらに上向きに延び、第１の部分がＵターンしている位置の右側に終端部を有する。第３の部分９６２３は、略長方形であり、副画素９３２の上端に位置する。

図９に示すように、ゲート９６４は、Ｓｃａｎ線４０、第３の配線９４３、Ｌ字型の領域及び長方形の領域を含む。Ｓｃａｎ線４０は、帯状の部分とＬ字型の部分とを備える。帯状の部分は、副画素９３２の右側及び左側の境界を越えて、隣の副画素９３２に延びている。Ｌ字型の部分は、副画素９３２の左辺に沿って帯状の部分から上方向に延び、副画素９３２の下から約３分の１程度の位置で右方向に曲がっている。

第３の配線９４３は、帯状の部分とＴ字型の部分とを備える。帯状の部分は、副画素９３２の右側及び左側の境界を越えて、隣の副画素９３２に延びている。Ｔ字型の部分は、帯状の部分の中央付近から下側に延びた位置で、左右に分岐している。分岐した左側の部分は、活性層９６２の第１の部分９６２１と交差している。分岐した右側の部分は、活性層９６２の第２の部分９６２２と交差している。

ゲート９６４のＬ字型の領域は、第３の配線９４３と副画素９３２の上辺との間に位置する。ゲート９６４のＬ字型の領域は、前述の活性層９６２の第３の部分９６２３と重なっている。ゲート９６４のＬ字型の領域は第３の部分９６２３よりも若干小さい。したがって、第３の部分９６２３の縁は、ゲート９６４のＬ字型の領域と重なっていない。ゲート９６４のＬ字型の領域と、第３の領域９６２３とが対面する部分及びその間の図示しないゲート絶縁層が保持容量４７を形成する。

ゲート９６４の長方形の領域は、第３の配線９４３とＳｃａｎ線４０との間に位置する。ゲート９６４の長方形の領域は、活性層９６２の第２の部分９６２２のうちのＵ字型の部分を覆っている。

図９に示すように、ドレイン層により、それぞれ高電源線９４５１、基準電源線９４５４及びデータ線９４５５が形成されている。

高電源線９４５１、基準電源線９４５４及びデータ線９４５５は、上下方向に延びる帯状である。右側が高電源線９４５１、中央が基準電源線９４５４、左側がデータ線９４５５である。高電源線９４５１、基準電源線９４５４及びデータ線９４５５は、副画素９３２の上側及び下側の境界を越えて、隣の副画素９３２に延びている。

ドレイン９６６のうち、高電源線９４５１、基準電源線９４５４及びデータ線９４５５以外の部分については、後述する。

ここで、保持容量４７と第２のトランジスタ５２とは、接続ドレイン層９６６ａを介して接続されている。
図８を使用して説明した比較例の画素回路９３３と、図９を使用して説明した比較例の副画素９３２の構造との関係について説明する。Ｓｃａｎ線４０、第３の配線９４３、高電源線９４５１、基準電源線９４５４及びデータ線９４５５については、図８と図９とで共通の名称を使用しているので説明を省略する。

活性層９６２の第１の部分９６２１のうち、Ｓｃａｎ線４０のＬ字型の部分と重なる部分は、第１のトランジスタ５１のチャネル領域を形成する。第１の部分９６２１のうち、Ｕターンする位置の下側で第３の配線９４３と重なる部分は、第２のトランジスタ５２のチャネル領域を形成する。第１の部分９６２１のうち、Ｓｃａｎ線４０の帯状の部分と重なる部分は、第３のトランジスタ５３のチャネル領域を形成する。

活性層９６２の第２の部分９６２２のうち、第３の配線９４３と重なる部分は、第４のトランジスタ５４のチャネル領域を形成する。第２の部分９６２２のうちＵ字型の部分は、駆動トランジスタ５６のチャネル領域を形成する。

比較例においても、第１のトランジスタ５１のチャネル領域と第２のトランジスタ５２のチャネル領域とを接続する活性層９６２を第１の接続配線と記載する。また、第２のトランジスタ５２のチャネル領域と第３のトランジスタ５３のチャネル領域とを接続する活性層９６２を第２の接続配線と記載する。第１の接続配線及び第２の接続配線は、不純物を添加することにより抵抗値を低くした活性層９６２である。

［フィードスルー現象による輝度むらを防止する効果］
本実施の形態のフィードスルー現象による輝度むらを防止する効果について説明する。図９において、接続ドレイン層９６６ａは、金属製の部材を含むとする。さらに、第３の配線９４３は、金属製である。そして、接続ドレイン層９６６ａと第３の配線９４３との間には、絶縁層（図示しない）が配置されている。かかる構成では、保持容量４７と第２のトランジスタ５２を接続する接続ドレイン層９６６ａと、第３の配線９４３とが交差する部分（符号Ｆ参照）において、寄生容量が形成される。以下の説明では、このようにして形成された寄生容量の部分を寄生容量形成部Ｆと記す。図９に示すように、比較例の副画素９３２では第２のトランジスタ５２のチャネル部の上側に寄生容量形成部Ｆが位置する。

図１０は、フィードスルー現象の発生状態を説明する説明図である。図１０は、比較例の有機発光素子９３４が発光状態である場合の画素回路９３３の等価回路を示す。導通状態のトランジスタのみ図示し、第１のトランジスタ５１（図８参照）、第３のトランジスタ５３（図８参照）及び第５のトランジスタ５５（図８参照）は、遮断状態であるので図示を省略する。

なお、発光期間ｔ３の始めに、Ｅｍ信号がＨからＬに立ち下がることにより、画素回路９３３は、第２のトランジスタ５２が遮断状態から導通状態に変化し、図１０に示す状態になる。有機発光素子９３４は、画素回路３３が図１０に示す状態になった場合に発光を開始する。

ドレイン電流Ｉｄｓが、駆動トランジスタ５６のソースからドレインに向けて、流れる。ドレイン電流Ｉｄｓは、駆動トランジスタ５６のゲートとソースとの間の電位差に応じて変化する。

ドレイン電流Ｉｄｓは、有機発光素子９３４のアノード電極からカソード電極に流れる。有機発光素子９３４は、アノード電極からカソード電極に流れる電流の量に応じた輝度で発光する。

第２のトランジスタ５２のソース、ドレインは、各電源や他のトランジスタ等と導通しない浮遊ノードの状態である。一方、保持容量４７及び第２のトランジスタ５２のソースまたはドレインを接続する配線と、第３の配線９４３との間、すなわち図９で示した寄生容量形成部Ｆで寄生容量Ｃｐが発生する。

Ｅｍ信号がＨからＬに立ち下がる際に、寄生容量Ｃｐを介して、浮遊ノードの電位を変化させる、フィードスルー現象が発生する。フィードスルー現象は、寄生容量やゲート絶縁膜等の容量を介して、浮遊ノード内の電荷が移動する現象である。比較例においてフィードスルー現象が発生する原因は、図１０中の寄生容量Ｃｐである。

フィードスルー現象により、駆動トランジスタ５６のゲートソース間電圧Ｖｇｓが変動する。その結果、駆動電流Ｉｄｓが変動し、有機発光素子９３４の発光輝度も変動する。すなわち、比較例の表示装置では、フィードスルー現象により輝度むらが発生する。

本実施の形態の表示装置１０では、フィードスルー現象による輝度むらの発生を防止することができる。図１１は、フィードスルー現象を防止できる理由を説明する説明図である。図１１は横に２個連続した本実施の形態の副画素３２を示す。

図９に示す比較例の副画素９３２では、保持容量４７と第２のトランジスタ５２とが接続ドレイン層９６６ａを介して接続されており、この接続ドレイン層９６６ａと第３の配線９４３が、図９中の符号Ｆで示す領域で交差している。

一方、図１１の本実施の形態においては、第１の配線４１、第２の配線４２及び第３の配線４３が複数の副画素３２を横断している。そして、図１１においては、第２のトランジスタ５２と保持容量４７とを接続する配線部は、活性層６２のパターンで直接接続されており、ゲート層６４ともドレイン層６６とも交差していない。したがって、本実施の形態の副画素３２は、寄生容量形成部Ｆを有さない。したがって、本実施の形態の副画素３２では、寄生容量形成部Ｆによる寄生容量Ｃｐは発生しない。

前述の通り、比較例におけるフィードスルー現象の原因は寄生容量Ｃｐである。本実施の形態の表示装置１０は、寄生容量形成部Ｆを有さない。なお、確かに、本実施の形態の第２のトランジスタ５２は、ゲート６４と活性層６２との間のゲート絶縁膜による容量を有するが、その成分については比較例と本実施の形態で同様である。

以上により、本実施の形態の表示装置１０は、フィードスルー現象による輝度むらを抑制することができる。その結果、画質の低下を抑制できる。

さらに、寄生容量Ｃｐについて説明する。寄生容量Ｃｐの大きさは、第３の配線９４３とドレイン９６６とが対面する面積に比例する。したがって、寄生容量Ｃｐの大きさは、寄生容量形成部Ｆにおける第３の配線９４３の幅及びドレイン９６６の幅により変化する。すなわち副画素９３２同士の寄生容量Ｃｐの大きさは、製造誤差の影響によりばらつく。たとえば、ＴＦＴの製造過程において、おもにパターンを加工するエッチング工程において、パターンの寸法に基板面内分布が生じる。

図１２は、寄生容量Ｃｐのばらつきの影響を説明するグラフである。図１２の横軸は、Ｃｐ／（Ｃｐ＋Ｃｓｔ）である。前述の通り、Ｃｐは寄生容量、Ｃｓｔは保持容量４７の容量である。図１２の横軸は無次元である。図１２の縦軸は、駆動トランジスタ５６のドレイン電流Ｉｄｓである。図１２の縦軸の単位はアンペアである。図１２の実線は、Ｃｐ／（Ｃｐ＋Ｃｓｔ）とＩｄｓとの関係を示す。Ｃｐ／（Ｃｐ＋Ｃｓｔ）とドレイン電流Ｉｄｓとの関係を導出する方法を以下に示す。

半導体デバイス（ＴＦＴ）の飽和領域におけるドレイン電流の数式より、Ｉｄｓは式（１）で示される。なお、飽和領域とは、ゲートソース間電圧と比べて、ドレインソース間電圧が十分に大きい印加条件を示す。

式（１）に示す通り、Ｉｄｓは駆動トランジスタのゲートソース間電圧Ｖｇｓによって決定されるが、駆動トランジスタのソース電圧Ｖｓは、発光期間中にＶＤＤに接続される。

残る駆動トランジスタのゲート電圧Ｖｇを導出する。保持容量４７の両端、Ｅｍ信号端子の３つのノードにおける、第２のトランジスタ５２が遮断から導通する際の電荷保存則に基づき、式（２）が成り立つ。

上記の式（１）及び式（２）により、Ｃｐ／（Ｃｐ＋Ｃｓｔ）とドレイン電流Ｉｄｓとの関係が求められる。図１２のグラフは、データ電圧Ｖｄａｔａ＝＋２．２５Ｖとした場合の一例である。

Ｃｐ／（Ｃｐ＋Ｃｓｔ）が０．００６０を中心にプラスマイナス５％ばらつく場合の影響を例にして説明する。図１２に示す通り、ドレイン電流Ｉｄｓのばらつきは、プラスマイナス２．６％である。ドレイン電流Ｉｄｓのばらつきにより、有機発光素子３４の輝度もばらつく。このばらつきが、輝度むらの原因になる。

図１２を使用して説明した通り、本実施の形態の表示装置１０は寄生容量形成部Ｆを有さない。したがって、比較例の表示装置に比べて寄生容量Ｃｐの影響で発生する輝度むらを低減することができる。

［外乱による輝度むらを抑制する効果］
有機発光素子３４の発光輝度が、発光期間の途中で変動する場合がある。その結果、輝度むらが発生する。

図１３及び図１４は、活性層６２の結合寄生容量削減の効果を説明する説明図である。図１３は、本実施の形態の有機発光素子３４が発光状態である場合の画素回路３３の一部を示す。破線で示すトランジスタは、遮断状態であるトランジスタを意味する。前述の通り、第１のトランジスタ５１及び第３のトランジスタ５３は、遮断状態である。

第２のトランジスタ５２のソース、ドレインは、他のトランジスタ等の外部と接続しない浮遊ノードの状態である。図１３中の二点鎖線で囲んだ部分は、第２のトランジスタ５２のソースとドレインとの間を模式的に示す。浮遊ノードの電位は、外乱の影響を受けやすい。外乱は、たとえば近接する配線の電位の変動、表示装置１０の外部からの電磁ノイズの入射等である。他の配線等との間に発生する結合寄生容量が大きい場合には、外乱の影響は大きくなる。

前述の通り、駆動トランジスタ５６のゲートの電位が変動する場合には、有機発光素子３４の輝度も変動する。発光期間中の有機発光素子３４の輝度の変動により、輝度むらが発生する。

図１４は、図５に示した模式平面図から、浮遊ノードの説明に不必要な部分を消去した説明図である。図１４中の二点鎖線で囲んだ部分（符号Ｗ１４参照）は、第２のトランジスタ５２と第３のトランジスタ５３との間の配線（以下、配線Ｗ１４と記す）を示している。配線Ｗ１４は、図５に示したように、駆動トランジスタ５６のゲートに接続している。

図１５は、活性層６２の結合寄生容量削減の効果の比較例を説明する説明図である。図１５は、図９に示した模式平面図中の図１４に対応する部分を表示した説明図である。図１５中の二点鎖線で囲んだ部分（符号Ｗ１５参照）は、第１のトランジスタ５１と第３のトランジスタ５３との間の配線（以下、配線Ｗ１５と記す）を示している。配線Ｗ１５は、図８に示したように、駆動トランジスタ５６のゲートに接続している。配線Ｗ１４、Ｗ１５は、前記したように、発光期間中に浮遊状態となる。すなわち、配線Ｗ１４、Ｗ１５は、発光期間期間中に浮遊ノードとなるノードを含む。配線Ｗ１４、Ｗ１５は、図２、図３で説明した、画素回路３３の特性に敏感な部分の一例である。

なお、第１のトランジスタ５１と第２のトランジスタ５２との間における、活性層６２から構成された配線部分は、ゲート６４により覆われている（図５、図６、図１４を参照）。この配線部分を覆うゲート６４により、この配線部分に対する外乱を遮断することができる。したがって、この配線部分については、外乱の影響を考慮しなくてもよい。

浮遊ノードを含む配線の長さが長くなれば、外乱の影響を受けやすくなる。外乱の影響を受けやすいと、駆動トランジスタ５６のゲートの電位がより変動する。そのため、浮遊ノードを含む配線の長さを短くすれば、外乱の影響を受けにくくなる。その結果、ゲートの電位の変動による有機発光素子３４の輝度の変動が少なくなり、輝度むらを抑制できる。

図１４と図１５とを比較して説明する。図に示す通り、本実施の形態の配線Ｗ１４の長さは、比較例の配線Ｗ１５の長さに比べて短い。そのため、本実施の形態では、比較例と比べて配線Ｗ１４の結合寄生容量が少なく、外乱の影響を受けにくくなる。したがって、本実施の形態によると外乱による輝度むらを抑制した表示装置１０を実現することができる。

本実施の形態の配線Ｗ１４の長さが、比較例の配線Ｗ１５の長さに比べて短い理由を説明する。本実施の形態においては、第１の配線４１と第２の配線４２との間に第３の配線４３を配置している。第１のトランジスタ５１のゲートは、第１の配線４１と接続している。第２のトランジスタ５２のゲートは第２の配線４２と接続している。第３のトランジスタ５３のゲートは、第２の配線４２と接続している。

したがって、直列に接続した第１のトランジスタ５１、第２のトランジスタ５２及び第３のトランジスタ５３を、第１の配線４１、第３の配線４３及び第２の配線４２の近傍に配置することができる。これにより、浮遊ノードを含む配線が短い配置を実現することができる。

なお、前記したように、第１のトランジスタ５１と第２のトランジスタ５２との間における、活性層６２から構成された配線部分は、ゲート６４により覆われている。したがって、この配線部分については、外乱の影響を考慮しなくてもよい。

一方、比較例においては、第１のトランジスタ５１のゲートと第３のトランジスタ５３のゲートとの両方が、Ｓｃａｎ線４０に接続している。一方、第１のトランジスタ５１と第３のトランジスタ５３との間に直列に接続している第２のトランジスタ５２のゲートは、第３の配線９４３に接続している。

したがって、直列に接続した３個のトランジスタの両端に位置する第１のトランジスタ５１と第３のトランジスタ５３とを近づけるようにＵ字型に配置する必要がある。これにより、図１５に示すようにＵ字型に曲がる長い配線Ｗ１５が発生する。

［コンタクトホールの数を削減する効果］
コンタクトホールは、絶縁層の上側の導体層と下側の導体層とを接続する導電部である。図６及び図７を使用して説明した第１導電部７１及び第２導電部７２は、コンタクトホールの例である。

図１６は、コンタクトホールの数を削減する効果を説明する説明図である。図１６は、図５に示した模式平面図から、コンタクトホールの数を削減する効果の説明に不必要な部分を消去した説明図である。以後の説明は、図１６に記載した範囲の副画素３２について説明する。

本実施の形態の副画素３２は、４個の第１導電部７１、すなわち４個のコンタクトホールを有する。第１導電部７１は、副画素３２の下辺に沿って２個、中央部に１個、駆動トランジスタ５６の近傍に１個が位置する。

図１７は、コンタクトホールの数を削減する効果の比較例を説明する説明図である。図１７は、図９に示した模式平面図中の図１６に対応する部分を表示した説明図である。以後の説明は、図１７に記載した範囲の副画素９３２について説明する。

比較例の副画素９３２は、６個の第１導電部９７１、すなわち６個のコンタクトホールを有する。第１導電部９７１は、副画素９３２の左下、その斜め右上、中央部、その上に２個、駆動トランジスタ５６の近傍に１個が位置する。

図１６と図１７とを比較して説明する。本実施の形態のコンタクトホールの数は、比較例のコンタクトホールに比べて２個少ない。本実施の形態のコンタクトホールの数は、比較例のコンタクトホールの３分の２である。

コンタクトホールは、導通不良等の不具合の原因となる場合がある。本実施の形態によると、コンタクトホールの数を削減することにより不具合が減少して、製造歩留まりの高い表示装置１０を提供することができる。

［副画素３２を小型化する効果］
図１８は、副画素３２を小型化する効果を説明する説明図である。図１８Ａは、図９に示した比較例の副画素９３２の模式平面図である。図１８Ｂは、図５に示した本実施の形態の副画素３２の模式平面図である。

図１８Ａと図１８Ｂとは、図１８Ａと図１８Ｂの本質的な構成の違いに直接関係しない点については両者の条件を揃えた。具体的には、保持容量４７の面積、駆動トランジスタ５６のチャネル長、各パターンの太さと間隔及び副画素３２と比較例の副画素９３２との縦横比が同一である。図１８Ｂの副画素３２の縦方向寸法及び横方向寸法は、図１８Ａの比較例の副画素９３２の縦方向寸法及び横方向寸法に比べて１３パーセント短い。

本実施の形態によると、同一の機能を備える画素回路３３を小さい面積に配置することができる。したがって、画素３１が小さい、すなわち高精細の表示装置１０を提供することができる。

［Ｓｃａｎ駆動回路２１を簡略化する効果］
図１９は、Ｓｃａｎ駆動回路２１を簡略化する効果を説明する説明図である。図１９は、表示装置１０の模式平面図である。図１９は、副画素３２が配列した表示領域１５、Ｓｃａｎ駆動回路２１、Ｅｍ駆動回路２３、分岐元配線４４、第１の配線４１、第２の配線４２及び第３の配線４３を示す。

図１９の左右方向は前述の第１の方向、すなわち走査線方向である。また、図１９の上下方向は前述の第２の方向、すなわち走査方向である。第２の方向に３個の画素３１（図２参照）が配列している場合を例にして説明する。

Ｓｃａｎ駆動回路２１は複数の単位駆動回路２１１を有する。１個の単位駆動回路２１１は、１行に配列した副画素３２に供給する第１の信号を生成する。単位駆動回路２１１は、ドライバＩＣ１３（図１参照）による制御に従って動作する。

単位駆動回路２１１から右向きに分岐元配線４４が延びている。単位駆動回路２１１は、画素回路３３を制御する第１の信号を、分岐元配線４４に出力する。１本の分岐元配線４４は、Ｓｃａｎ駆動回路２１と最初の副画素３２（最も左側の副画素３２）との間で第１の配線４１と第２の配線４２の２本に分岐している。

Ｅｍ駆動回路２３から左向きに第３の配線４３が延びている。Ｅｍ駆動回路２３は、画素回路３３を制御する第２の信号を第３の配線４３に出力する。第３の配線４３は、第１の配線４１、第２の配線４２及び分岐元配線４４と交差しない。第３の配線４３は、同一の副画素３２に第１の信号を供給する第１の配線４１と第２の配線４２との間に位置する。

図２０は、Ｓｃａｎ駆動回路２１を簡略化する効果の比較例を説明する説明図である。なお、図２０の比較例においては、図５等を使用して説明した本実施の形態と同一の副画素３２及びＥｍ駆動回路２３を使用する。したがって、副画素３２及びＥｍ駆動回路２３については、本実施の形態と比較例とで同一の符号を使用して説明する。

図２０は、比較例の表示装置９１０の模式平面図である。図２０は、副画素３２が配列した表示領域、Ｓｃａｎ駆動回路９２１、Ｅｍ駆動回路２３、第１の配線９４１、第２の配線９４２及び第３の配線９４３を示す。

比較例のＳｃａｎ駆動回路９２１は、右側Ｓｃａｎ駆動回路２６及び左側Ｓｃａｎ駆動回路２７を含む。右側Ｓｃａｎ駆動回路２６及び左側Ｓｃａｎ駆動回路２７は、複数の単位駆動回路２１１を有する。右側Ｓｃａｎ駆動回路２６及び左側Ｓｃａｎ駆動回路２７内の単位駆動回路２１１は、図１９中の単位駆動回路２１１と同一の回路である。

左側Ｓｃａｎ駆動回路２７内の単位駆動回路２１１からは、右側Ｓｃａｎ駆動回路２６内の単位駆動回路２１１を迂回して右向きに第１の配線９４１が延びている。１個の単位駆動回路２１１は、１本の走査線上に配列した副画素３２に接続した第１の配線９４１に供給する第１の信号を生成する。単位駆動回路２１１は、図示しない比較例のドライバＩＣによる制御に従って動作する。

右側Ｓｃａｎ駆動回路２６内の単位駆動回路２１１からは、右向きに第２の配線９４２が延びている。１個の単位駆動回路２１１は、１本の走査線上に配列した副画素９３２に接続した第２の配線９４２に供給する第１の信号を生成する。単位駆動回路２１１は、図示しない比較例のドライバＩＣ１３による制御に従って動作する。

図１９と図２０とを比較して説明する。本実施の形態の表示装置１０は、右側Ｓｃａｎ駆動回路２６及び左側Ｓｃａｎ駆動回路２７を備える代わりに、１個のＳｃａｎ駆動回路２１を備える。本実施の形態の表示装置１０は、分岐元配線４４から分岐した第１の配線４１と第２の配線４２とを備える。

本実施の形態によると、Ｓｃａｎ駆動回路２１の規模を比較例のＳｃａｎ駆動回路９２１の半分にすることができる。さらに、右側駆動回路２６と左側駆動回路２７との両方を制御する必要が無いため、ドライバＩＣ１３の負荷を小さくすることができる。すなわち、Ｓｃａｎ駆動回路２１の構成を簡略化した表示装置１０を提供することができる。

以上に説明したように、本実施の形態は、配線の交差に伴う輝度むらの防止、外乱による輝度むらの防止、コンタクトホール数削減による歩留まり向上、副画素３２の小型化による高精細化、Ｓｃａｎ駆動回路２１の構成の簡略化等の効果を実現する。

本実施の形態の技術的意義について説明する。

図４を使用して説明した画素回路３３及び図８を使用して説明した比較例の画素回路９３３は、６個のトランジスタと１個の保持容量４７とを備える。以後の説明ではこの画素回路３３を６Ｔ１Ｃ回路と記載する。６Ｔ１Ｃ回路は、イメージリテンション現象と漏れ発光現象とを防止することが可能な画素回路である。６Ｔ１Ｃ回路の動作については後述する。

イメージリテンション現象は、しばらく黒表示をした画素３１に白表示の信号を入力した場合に、画素３１が実際に白表示の輝度で発光するまでに数フレームを要する現象である。イメージリテンション現象の原因は、駆動トランジスタ５６のヒステリシス特性である。

漏れ発光現象は、非発光期間中の有機発光素子３４が、隣接する副画素３２等から流れ込んだ電流により発光する現象である。

イメージリテンション現象及び漏れ発光現象が発生している場合には、表示装置１０の画質が低下する。画素回路３３に６Ｔ１Ｃ回路を採用することにより、画質の高い表示装置１０を提供することができる。

ところで、１つの信号には１本の信号バスライン（入力線）を使用する設計が、レイアウト設計では一般的である。図９に図示した副画素３２のレイアウトは、１つの信号には１本の入力線を使用する設計に基づいて作成されたレイアウトである。

本件発明者は、６Ｔ１Ｃ回路を利用して高画質の表示装置１０を実現するために、第１の信号を画素回路３３に供給する、第１の配線４１、第２の配線４２と、第２の信号を画素回路３３に供給する第３の配線４３とを副画素３２内に、図２、図３のように配置した。この構成により、副画素３２内における、第１の配線４１〜第３の配線４３の引き回しが複雑になることを抑制できる。この抑制により、図１４、図１５で説明したように、画素回路３３における浮遊ノードを含む配線を短くできる。

また、表示装置１０の開発動向の一つは、高精細化である。表示装置１０を高精細化するためには、画素３１及び副画素３２を小さくする必要がある。副画素３２を小さくするためには、小さい面積に効率的に画素回路３３を配置する必要がある。

一般論として、レイアウト設計を行う際には、配置する部品が多いほど回路の面積が大きくなる。したがって、１つの信号を伝達する配線材は１本だけ配置することが望ましい。１つの信号を伝達する配線材を２本配置する場合には、副画素３２が大きくなり、高精細化を実現しにくくなる傾向にある。

しかし、第１の信号を伝達する配線をあえて２本配置することにより、本件発明者は活性層６２及び接続配線が短く、かつ分岐しないレイアウトを実現した。そのため、副画素３２内の活性層６２及び接続配線の占有面積が減少した。また、コンタクトホールの数も減少した。そのため、図１８を使用して説明したように、副画素３２の縦及び横の長さを１３％短くすることができた。

さらに、寄生容量Ｃｐの低減、寄生容量Ｃｐのばらつき防止、結合寄生容量の低減等の効果も得ることができる。

ところで、一本の信号出力線は、一つの信号出力回路から出力するように回路設計を行う場合がある。すなわち、第１の配線４１と第２の配線４２とを、異なるＳｃａｎ駆動回路に接続する場合がある。

図２０は、第１の配線４１と第２の配線４２とを、異なるＳｃａｎ駆動回路に接続する状態を示した図である。図１に示すように、本実施の形態のＳｃａｎ駆動回路２１は、表示領域１５の左辺に沿って配置している。

図２０に示す比較例のＳｃａｎ駆動回路９２１は、図１９に示す本実施の形態のＳｃａｎ駆動回路２１の２倍の数の単位駆動回路２１１を備える。比較例のＳｃａｎ駆動回路９２１を、図１のＳｃａｎ駆動回路２１と同様に表示領域９１５の左辺に沿って配置する場合には、Ｓｃａｎ駆動回路２１の左右方向の幅が２倍になる。したがって、表示領域９１５の周囲のいわゆる額縁領域が太くなってしまう。

かかる額縁領域が太くなるのを防止するため、本件発明者は、１本の分岐元配線４４が、Ｓｃａｎ駆動回路２１と表示領域１５との間で、第１の配線４１と第２の配線４２との２本に分岐する構成を提案した。

図２１は、表示装置１０のハードウェア構成図である。表示装置１０は、ＦＰＣ１４、ドライバＩＣ１３、ＴＦＴ基板１６及び電源装置２４を有する。ＴＦＴ基板１６は、駆動回路２０と表示領域１５とを有する。駆動回路２０は、たとえばＳｃａｎ駆動回路２１、データ駆動回路２２、Ｅｍ駆動回路２３を含む。

ドライバＩＣ１３は、ＦＰＣ１４を介して取得した画像信号を処理して、ＴＦＴ基板１６の駆動回路２０に出力する。駆動回路２０が表示領域１５に配列した副画素３２を制御する。

図２２は、ドライバＩＣ１３の構成図である。図２２を使用して、ドライバＩＣ１３の機能について説明する。ドライバＩＣ１３は、調整部８１、受信部８６、高電圧ロジック部８５、アナログ制御部８８、アナログ出力部８９及びＤＣ／ＤＣコンバータ８０を有する。

調整部８１は、高速で動作可能な低電圧ロジック回路である。調整部８１は、明るさ調整部８２、色調調整部８３及びガンマ調整部８４を有する。明るさ調整部８２、色調調整部８３及びガンマ調整部８４は、それぞれ明るさ調整回路、色調調整回路及びガンマ調整回路で実現する。

調整部８１はドライバＩＣ１３内に実装されたプロセッサであっても良い。このようにする場合には、調整部８１は、たとえばドライバＩＣ１３が内部に有する図示しない不揮発性記憶装置から読み出した制御プログラムを、ドライバＩＣ１３内に実装された図示しないＤＲＡＭ等に展開して実行する。以上により、明るさ調整部８２、色調調整部８３及びガンマ調整部８４を実現することができる。

ドライバＩＣ１３には、ＦＰＣ１４を介して制御信号及び画像信号が入力する。また、ドライバＩＣ１３は、ＦＰＣ１４を介して入力電源の供給を受ける。画像信号は、たとえばＭＩＰＩ（Mobile Industry Processor Interface）アライアンスで定めた規格に準拠した信号である。

受信部８６は、画像信号を受信して調整部８１に出力する。明るさ調整部８２、色調調整部８３及びガンマ調整部８４が制御信号に基づいて画像信号を順次処理して、表示装置１０の特性に合わせた信号になるように調整する。

高電圧ロジック部８５は、調整部８１が処理した画像信号に基づいて表示パネル制御信号を生成する。表示パネル制御信号は、高電圧デジタル信号である。高電圧ロジック部８５は、ＴＦＴ基板１６上の配線を介して駆動回路２０内のＳｃａｎ駆動回路２１及びＥｍ駆動回路２３に表示パネル制御信号を出力する。

前述の通り、Ｓｃａｎ駆動回路２１は表示パネル制御信号に基づいて第１の信号を分岐元配線４４（図３参照）に出力する。Ｅｍ駆動回路２３は、表示パネル制御信号に基づいて第２の信号を第３の配線４３（図３参照）に出力する。

アナログ制御部８８及びアナログ出力部８９は、調整部８１が処理した画像信号を処理して出力端子信号を出力する。出力端子信号は、アナログ信号である。アナログ出力部８９は、データ駆動回路２２に出力端子信号を出力する。データ駆動回路２２はデータ線４５５（図４参照）に副画素３２の輝度を示すアナログ信号を出力する。

ＤＣ／ＤＣコンバータ８０は、調整部８１が処理した画像信号及び入力電源に基づいて表示パネル駆動電源を生成してＴＦＴ基板１６上の各回路に供給する。各回路は、ＤＣ／ＤＣコンバータ８０が供給した表示パネル駆動電源により動作する。

ＤＣ／ＤＣコンバータ８０が供給した電源に基づいて、高電源線４５１から基準電源線４５４（図４参照）に各電源を供給する。ここで、ドライバＩＣ１３中の入力電源は、ＴＦＴ基板１６の外に位置する電源装置２４からＦＰＣ１４を介して供給される。

Ｓｃａｎ制御回路２１、データ駆動回路２２及びＥｍ駆動回路２３が画素回路３３（図４参照）を介して各副画素３２（図２参照）の有機発光素子３４（図４参照）の輝度を制御する。表示領域１５（図１参照）は、この制御により、画像を表示する。

図２３は、画素回路３３の制御信号を示すタイムチャートである。図２４から図２６は、画素回路３３の動作を説明する説明図である。図２３から図２６を使用して、図４に示す６Ｔ１Ｃ回路の動作について説明する。なお、以下の図の説明において、トランジスタが導通していない状態をバツ印で模式的に示す。

図２３を使用して、タイムチャートの概要を説明する。図２３の横軸は時間である。Ｓｃａｎは、第１の信号の状態を示す。ＳｃａｎがＨである場合は、第１の配線４１及び第２の配線４２はＨｉｇｈの電位を供給する。ＳｃａｎがＬである場合は、第１の配線４１及び第２の配線４２はＬｏｗの電位を供給する。

Ｅｍは第２の信号の状態を示す。ＥｍがＨである場合は、第３の配線４３はＨｉｇｈの電位を供給する。ＥｍがＬである場合は、第３の配線４３はＬｏｗの電位を供給する。

Ｖｄａｔａは、データ線４５５に入力する信号を示す。Ｖｒｅｆは、データ線４５５に基準電源線４５４と同じ基準電圧Ｖｒｅｆが入力している状態を意味する。ＢｌａｃｋとＷｈｉｔｅは、有機発光素子３４を発光させる輝度を示す電圧を意味する。以後の説明では、データ線４５５から入力する電圧をデータ電圧Ｖｄａｔａと記載する。

図２３と図２４とを使用して説明を続ける。タイムチャート上の時間を、第１の期間ｔ１、第２の期間ｔ２及び第３の期間ｔ３に分けて説明を行う。第１の期間ｔ１は、画素回路３３を初期化する期間である。第２の期間ｔ２は、画素回路３３が駆動トランジスタ５６の閾値の検出と、有機発光素子３４の発光輝度に対応する電圧（電荷）を保持容量４７に記憶（保持、または書き込むとも呼ぶ）する処理を行う期間である。

なお、有機発光素子３４の発光輝度に対応する電荷は、画像に対応する電圧である。第３の期間ｔ３は、有機発光素子３４が発光する期間である。なお、第１の期間ｔ１が開始してから第３の期間ｔ３が開始するまでは、有機発光素子３４が発光しない非発光期間ｔ４である。

第１のトランジスタ５１から第５のトランジスタ５５は、ゲートにＬｏｗの電位が供給された場合に導通状態に、ゲートにＨｉｇｈの電位が供給された場合に遮断状態になる。

高電源線４５１からデータ線４５５が画素回路３３に供給する電源電圧について説明する。電源電圧は、下式の両方を満たすように設定する。
ＶＤＤ＞Ｖｒｅｆ
ＶＤＤ＞ＶＳＳ≧Ｖｒｓｔ
ＶＤＤは、高電源電圧である。
ＶＳＳは、低電源電圧である。
Ｖｒｅｆは、基準電圧である。
Ｖｒｓｔは、リセット電圧である。

第１の期間ｔ１について説明する。Ｓｃａｎ及びＥｍがＬｏｗであるので、第１のトランジスタ５１から第５のトランジスタ５５までは導通状態である。

第３のトランジスタ５３を介して、データ線４５５と駆動トランジスタ５６のゲートが導通される。第１の期間ｔ１においては、データ電圧Ｖｄａｔａは基準電圧Ｖｒｅｆと等しい。そのため、駆動トランジスタ５６も導通状態となり、ソースとドレインとの間に電流ｉ１が流れる。電流ｉ１が、駆動トランジスタ５６のヒステリシス特性を初期化する。駆動トランジスタ５６のヒステリシス特性を初期化することが、前述のイメージリテンション現象の発生を防止する。

図２４に破線で示す通り、電流ｉ１は、第５のトランジスタ５５を介してリセット電源線４５３へ流れる。電流ｉ１は、有機発光素子３４には流れ込まない。そのため、有機発光素子３４の漏れ発光現象は発生しない。

基準電圧Ｖｒｅｆと高電源電圧ＶＤＤとが、保持容量４７の左右の端子に印加する。保持容量４７は、左右の端子間（換言すれば、第１、第２の端子間）の電位差に対応する電荷を蓄積する。

以上により、第１の期間ｔ１が終了した時の画素回路３３は、初期化が完了した状態である。

図２３と図２５とを使用して、第２の期間ｔ２について説明する。ＳｃａｎがＬｏｗであるので、第１のトランジスタ５１、第３のトランジスタ５３及び第５のトランジスタ５５は導通状態である。ＥｍがＨｉｇｈであるので、第４のトランジスタ５４及び第２のトランジスタ５２は遮断状態である。

データ線４５５から第３のトランジスタ５３を介して駆動トランジスタ５６のゲートにデータ電圧Ｖｄａｔａが入力する。第２の期間ｔ２においては、データ電圧Ｖｄａｔａは有機発光素子３４の発光輝度を示す電圧である。駆動トランジスタ５６も導通状態となり、ソースとドレインとの間に電流ｉ２が流れる。第１の期間ｔ１に保持容量４７に蓄積した電荷は、電流ｉ２が流れることにより減少する。これに伴い、保持容量４７の電極間の電位差も減少する。

図２５に破線で示す通り、電流ｉ２は、第５のトランジスタ５５を介してリセット電源線４５３へ流れる。電流ｉ２は、有機発光素子３４には流れ込まない。そのため、有機発光素子３４の漏れ発光現象は発生しない。

駆動トランジスタ５６のゲート電位がＶｄａｔａに、保持容量４７の第１の端子の電位がＶｒｅｆに、それぞれ固定された状態で、電流ｉ２が十分に小さくなる。すなわち、駆動トランジスタ５６が遮断状態になる。すると、駆動トランジスタ５６のゲートとソースとの間の電位差が、駆動トランジスタ５６の閾値電圧Ｖｔｈと等しくなる。ゲートソース間電圧ＶｇｓとＶｔｈとが等しいので、駆動トランジスタ５６のソースすなわち保持容量４７の第２の端子の電位が（Ｖｄａｔａ−Ｖｔｈ）となる。そのため、保持容量４７は、データ電圧Ｖｄａｔａから閾値電圧Ｖｔｈ及び基準電圧Ｖｒｅｆを差し引いた電圧（データ電圧Ｖｄａｔａ―（閾値電圧Ｖｔｈ＋基準電圧Ｖｒｅｆ））に対応する電荷を保持する。

画素回路３３による、駆動トランジスタ５６の閾値電圧Ｖｔｈバラツキ補償効果について説明する。以下の説明では、駆動トランジスタ５６のゲートをノードＡ、駆動トランジスタ５６のソースをノードＢ、保持容量４７の第１の端子をノードＣと記載する。

ノードＡの電位ＶＡ、ノードＢの電位ＶＢ及びノードＣの電位ＶＣは次式のようになり、駆動トランジスタ５６の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧が保持容量４７に保持される。このように、本実施の形態では、ソースフォロア型の閾値電圧検出手段を用いている。
ＶＡ＝Ｖｄａｔａ
ＶＢ＝ＶＤＤ→Ｖｄａｔａ−Ｖｔｈ
ＶＣ＝Ｖｒｅｆ

図２６に示す第３の期間ｔ３では、第３のトランジスタ５３、第１のトランジスタ５１及び第５のトランジスタ５５がオフになり、第２のトランジスタ５２及び第４のトランジスタ５４がオンになる。データ線４５５からは基準電圧Ｖｒｅｆが供給される。

これにより、駆動トランジスタ５６のゲートとソースとの間には保持容量４７の両端子間の電位差Ｖｄａｔａ−Ｖｔｈ−Ｖｒｅｆが印加され、それに応じた電流Ｉｄｓが有機発光素子３４に流れ、有機発光素子３４が発光する。

このとき、ノードＢの電位ＶＢは第４のトランジスタ５４を介して高電源電圧ＶＤＤとなる。一方、ノードＡの電位ＶＡは、高電源電圧ＶＤＤから保持容量４７の両端子間の電位差を差し引いた値となる。したがって、駆動トランジスタ５６に流れる電流Ｉｄｓは次式で与えられる。
ＶＡ＝ＶＣ＝ＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ−Ｖｒｅｆ）
ＶＢ＝ＶＤＤ
したがって、
Ｉｄｓ＝（１／２β）（（ＶＡ−ＶＢ）−Ｖｔｈ）²
＝（１／２β）（（ＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ−Ｖｒｅｆ））−ＶＤＤ）−Ｖｔｈ）²
＝（１／２β）（（ＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ−Ｖｒｅｆ））−ＶＤＤ）−Ｖｔｈ）²
＝（１／２β）（Ｖｒｅｆ−Ｖｄａｔａ）²

なお、上式中のβは、駆動トランジスタ５６の構造及び材質によって決まる定数である。つまり、駆動トランジスタ５６について、ゲート絶縁膜の容量をＣｏｘ、チャネル幅をＷ、チャネル長さをＬとすると、βは次式で与えられる。
β＝Ｃｏｘ（Ｗ／Ｌ）

上式からわかるように、電流Ｉｄｓは、閾値電圧Ｖｔｈの項を含まないので、閾値電圧Ｖｔｈのバラツキ及び変動の影響を受けない。これが、画素回路３３の閾値電圧Ｖｔｈバラツキ補償効果である。

以上により、第２の期間ｔ２が終了した時の画素回路３３は、駆動トランジスタ５６の閾値電圧Ｖｔｈの検出と、有機発光素子３４の発光輝度に対応したデータ電圧Ｖｄａｔａの記憶とを完了する。

第２の期間ｔ２の終了後、第３の期間ｔ３が開始するまでの期間は、Ｓｃａｎ及びＥｍがＨｉｇｈであるので、第１のトランジスタ５１から第５のトランジスタ５５までは遮断状態である。画素回路３３内に電流は流れない。

図２３と図２６とを使用して、第３の期間ｔ３について説明する。ＳｃａｎがＨｉｇｈであるので、第１のトランジスタ５１、第３のトランジスタ５３及び第５のトランジスタ５５は遮断状態である。ＥｍがＬｏｗであるので、第４のトランジスタ５４及び第２のトランジスタ５２は導通状態である。

保持容量４７の第１の端子、すなわち駆動トランジスタ５６のゲート電位は、図１０を使用して説明した浮遊ノードの状態になる。そのため、保持容量４７の端子間の電位差は、第２の期間ｔ２が終了した際の電位差Ｖｃのまま変動せず保持される。したがって、駆動トランジスタ５６のゲートとソースとの間の電位差も、第２の期間ｔ２が終了した際の電位差Ｖｃのまま変動せず保持される。

駆動トランジスタ５６には、ゲートとソースとの間の電位差Ｖｃに応じたドレイン電流Ｉｄｓが流れる。図２６に破線で示す通り、電流Ｉｄｓは、有機発光素子３４を介して低電源線４５２へ流れる。有機発光素子３４はＩｄｓに応じた輝度で発光する。したがって、第３の期間ｔ３は、有機発光素子３４が発光する期間である。

高電源電圧ＶＤＤとリセット電圧Ｖｒｓｔとの間の電位差は、高電源電圧ＶＤＤと低電源電圧ＶＳＳとの間の電位差よりも大きいことが望ましい。すなわち、高電源電圧ＶＤＤ、低電源電圧ＶＳＳとリセット電圧Ｖｒｓｔとの関係は、下式を満たすことが望ましい。

このように設定することにより、第１の期間ｔ１及び第２の期間ｔ２において、駆動トランジスタ５６のソースからドレインに向かう電流を確実にリセット電源線４５３に流すことができる。したがって、有機発光素子３４の漏れ発光を確実に防止することができる。

さらに、高電源電圧ＶＤＤとリセット電圧Ｖｒｓｔとの間の電位差は、高電源電圧ＶＤＤと低電源電圧ＶＳＳとの間の電位差から有機発光素子３４の発光閾値電圧Ｖｆを引いた値よりも大きいことが望ましい。すなわち、高電源電圧ＶＤＤ、低電源電圧ＶＳＳ、リセット電圧Ｖｒｓｔと発光閾値電圧Ｖｆとの関係は、下式を満たすことが望ましい。

発光閾値電圧Ｖｆについて説明する。発光閾値電圧Ｖｆは、有機発光素子３４が発光する場合と発光しない場合との境界である電圧である。有機発光素子３４のアノード電極の電圧が、有機発光素子３４のカソード電極の電圧と発光閾値電圧Ｖｆとの和以上である場合に、有機発光素子３４は発光する。有機発光素子３４のアノード電極の電圧が、有機発光素子３４のカソード電極の電圧と発光閾値電圧Ｖｆとの和未満である場合に、有機発光素子３４は発光しない。

なお、リセット電圧Ｖｒｓｔが低電源電圧ＶＳＳと同等以下の電位である場合には、非発光期間ｔ４の間は有機発光素子３４に電流が流れ込まない。したがって、漏れ発光を防止することができる。

さらに、駆動トランジスタ５６のドレインは、リセット電圧Ｖｒｓｔと同じ電圧になる。駆動トランジスタ５６下地絶縁層６１のソースフォロア動作が安定するため、第２の期間ｔ２終了時の電位差Ｖｃのばらつきを防止することができる。

図２７から図３３は、表示パネルの製造工程を説明する説明図である。図２７から図３３を使用して、本実施の形態の表示装置１０に使用する表示パネルの製造方法の概略を説明する。

表示パネルの製造に使用する蒸着装置、スパッタリング装置、スピンコート装置、露光装置、現像装置、エッチング装置、封止装置、切断装置及びこれらの装置間を接続する搬送装置等の製造装置については図示しない。これらの装置は、所定のプログラムに従って動作する。

図２７は、製造工程を説明する断面の位置を示す説明図である。以後の説明では、図２７中のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線で切断した模式断面図を使用する。

図２８を使用して説明する。図２８には、副画素３２の製造に使用する第１基板１１の断面が示してある。第１基板１１は、平板である。図２９を使用して説明を続ける。図２９に示すように、製造装置は、ＣＶＤ法等により、均一な厚さの下地絶縁層６１を形成する。製造装置は、スパッタリング法及びフォトリソグラフィ法等により、所定の形状の活性層６２を形成する。

図３０を使用して説明を続ける。図３０に示すように、製造装置は、ＣＶＤ法等により、活性層６２及び下地絶縁層６１を覆うゲート絶縁層６３を形成する。製造装置は、スパッタリング法及びフォトリソグラフィ法等により、所定の形状のゲート６４を形成する。

図３１を使用して説明を続ける。図３１に示すように、製造装置は、ＣＶＤ法等により、ゲート６４及びゲート絶縁層６３を覆う層間絶縁層６５を形成する。製造装置は、ドライエッチング法等により、層間絶縁層６５の表面から活性層６２まで達する穴を形成する。

製造装置は、スパッタリング法及びフォトリソグラフィ法等により、所定の形状のドレイン６６を形成する。前述の通り、ドレイン６６の材料は導体である。ドレイン６６の材料である導体は、穴の内面も覆い、ドレイン６６と活性層６２とを接続する第１導電部７１を形成する。

図３２を使用して説明を続ける。図３２に示すように、製造装置は、スピンコート法等により、ドレイン６６及び層間絶縁層６５を覆う平坦化層６７を形成する。製造装置は、ドライエッチング法等により、平坦化層６７の表面からドレイン６６まで達する穴を形成する。

製造装置は、スパッタリング法及びフォトリソグラフィ法等により、所定の形状のアノード電極１８を形成する。前述の通り、アノード電極１８の材料は導体である。アノード電極１８の材料である導体は、穴の内面も覆い、アノード電極１８とドレイン６６とを接続する第２導電部７２を形成する。

図３３を使用して説明を続ける。図３３に示すように、製造装置は、ＣＶＤ法及びドライエッチング法等により、所定の形状の第１絶縁部６９を形成する。第１絶縁部６９には、アノード電極１８を覆わない開口部６９１（図６参照）を設けてある。

製造装置は、図示を省略する有機発光層と、カソード電極１９（図１参照）と第２基板１２（図１参照）とを順次積層する。以上により表示パネルが完成する。

以上に説明したように、製造装置は、第１基板１１の１面に、第１の信号を供給する第１の配線４１及び第２の配線４２と、第２の信号を供給する第３の配線４３とを、第１の信号及び第２の信号により制御される画素回路３３が配置される領域内の第１の方向に沿って、第１の配線４１、第３の配線４３、第２の配線４２の順番で配列するように、画素回路３３と共に形成する。製造装置は、画素回路３３、第１の配線４１、第２の配線４２及び第３の配線４３の上側に、画素回路３３が供給する電流により制御される有機発光素子３４を配置する。

このような製造方法を使用することにより、その結果、輝度むらが少ない高画質の表示装置１０を製造することができる。さらに、高精細の表示装置１０を提供することも可能である。

本実施の形態で説明した活性層６２、ゲート６４及びドレイン６６等の形状はいずれも例示であり、説明のために簡略化した模式図である。また、製造工程及び各工程で使用する製造装置も例示である。

本実施の形態では、画素回路３３にＰ型のトランジスタを使用する場合を例にして説明した。画素回路３３には、Ｎ型のトランジスタを使用しても良い。このようにする場合には、画素回路３３のソースとドレインとが反転する。

［実施の形態２］
本実施の形態は、第１の方向に隣接する副画素３２間で高電源線４５１及び基準電源線４５４を共有する表示装置１０に関する。

図３４は、実施の形態２の副画素３２の模式平面図である。図３４は、表示装置１０の前側から見た２個の副画素３２とその周辺を拡大して示す図である。図３４を使用して、本実施の形態の表示装置１０について説明する。実施の形態１と共通する部分については説明を省略する。

図３４の左側に示す副画素３２を例にして説明する。ドレイン６６は高電源線４５１、基準電源線４５４及びデータ線４５５を含む。高電源線４５１、基準電源線４５４及びデータ線４５５は、上下方向に延びる帯状である。

高電源線４５１は、左側の副画素３２の右辺に位置している。基準電源線４５４は、左側の副画素３２の左辺に位置している。データ線４５５は、左側の副画素３２の左寄りに位置している。

活性層６２の第１の部分は、副画素３２の下辺に沿って延び、下辺の左から４分の３程度の位置で上向きに曲がり、右側が開口したＵ字型の部分を経て上向きに延び、右向き、上向き、右向きと３回屈曲し、副画素３２の領域の右側の縁を超えて隣の副画素３２に延びる。第１の部分は、副画素３２の左辺の最下部で隣接する副画素３２に延びている。また副画素３２の下辺の中央部でも、隣接する副画素３２に延びている。

活性層６２の第２の部分は、副画素３２の左下角の斜め右上方に始端部を有し、副画素３２の左辺の下半分に沿って延び、副画素３２の中央部を経由し、Ｌ字型の領域を経て、副画素３２の上辺を越えてさらに上に延びる。

すなわち、活性層６２は上下方向に隣接する２個の副画素３２内で連続している。また、活性層６２は左右方向に隣接する２個の副画素３２内でも連続している。

ゲート６４は、第１の配線４１、第２の配線４２、第３の配線４３、Ｌ字型の領域及び長方形の領域を含む。

第１の配線４１、第２の配線４２及び第３の配線４３は、左右方向に延びる帯状である。第１の配線４１、第２の配線４２及び第３の配線４３は、副画素３２の右側及び左側の境界を越えて、隣の副画素３２に延びている。第１の配線４１及び第３の配線４３は直線状である。第２の配線４２は、左右の副画素３２の境界近傍で副画素３２の下辺側に曲がった浅いＵ字型である。

図３４の左側の副画素３２を使用して、副画素３２内のトランジスタの配置について説明する。活性層６２のうち第１の配線４１と重なる部分は、第１のトランジスタ５１のチャネル領域を形成する。活性層６２は、２箇所で第３の配線４３と重なる。このうちの左側の部分の活性層６２は、第２のトランジスタ５２のチャネル領域を形成する。右側の部分の活性層６２は、第４のトランジスタ５４のチャネル領域を形成する。

活性層６２は、２箇所で第２の配線４２と重なる。このうちの左側の部分の活性層６２は、第３のトランジスタ５３のチャネル領域を形成する。右側の部分の活性層６２は、第５のトランジスタ５５のチャネル領域を形成する。活性層６２のＵ字型の部分は、駆動トランジスタ５６のチャネル領域を形成する。

左右の副画素３２の活性層６２、ゲート６４及びドレイン６６の形状は、副画素３２の長辺を対称軸にした線対称の形状である。したがって、左側の副画素３２は、高電源線４５１を右側の副画素３２と共有している。同様に左側の副画素３２は、基準電源線４５４をさらに左側の副画素３２と共有している。また右側の副画素３２は、基準電源線４５４をさらに右側の副画素３２と共有している。

副画素３２の構成を、高電源線４５１に着目して説明する。左右の副画素３２の活性層６２、ゲート６４及びドレイン６６の形状は、高電源線４５１を対称軸にした線対称の形状である。副画素３２の構成を、基準電源線４５４に着目して説明する。左右の副画素３２の活性層６２、ゲート６４及びドレイン６６の形状は、基準電源線４５４を対称軸にした線対称の形状である。

高電源線４５１は、基準電源線４５４及びデータ線４５５よりも太い。

右側の副画素３２の第４のトランジスタ５４と、左側の副画素３２の第４のトランジスタ５４とは、副画素３２の境界線上に位置する第１導電部７１を介して高電源線４５１に接続している。

図２を使用して説明した通り、１個の画素３１は３個の副画素３２を備える。第１の方向に隣接する２個の画素３１は、６個の副画素３２を備える。隣接する２個の画素３１は、図３４に示す２個の副画素３２を第１の方向に３組配置した状態と同一である。

以上に説明したように、表示装置１０が備える画素３１は複数である。複数の画素３１は、Ｍ（Ｍは２以上の整数）行、Ｎ（Ｎは２以上の整数）列の行列状に配置されている。第１の方向は、行方向である。行方向に隣接する２つの画素３１の画素回路３３は、高電源線４５１を基準に線対称に配置されている。行方向に隣接する２つの画素３１に含まれる第４のトランジスタ５４の各々は、基準となる高電源線４５１に共通して接続している。

本実施の形態によると、隣り合う副画素３２が高電源線４５１を共有するため、表示装置１０が備える高電源線４５１の数が半減する。そのため、副画素３２を小型化することができる。したがって、高精細の表示装置１０を提供することができる。

本実施の形態によると、隣り合う副画素３２が基準電源線４５４を共有するため、表示装置１０が備える基準電源線４５４の数が半減する。そのため、副画素３２を小型化することができる。したがって、高精細の表示装置１０を提供することができる。

本実施の形態によると、高電源線４５１は、基準電源線４５４及びデータ線４５５に比べて太いため、画素回路３３及び有機発光素子３４に高電源電圧ＶＤＤを安定して印加することができる。

なお、副画素３２は、高電源線４５１または基準電源線４５４のいずれか一方のみを隣接する副画素３２と共有しても良い。隣接する副画素３２の活性層６２、ゲート６４及びドレイン６６の形状は、線対称以外の形状でも良い。

［実施の形態３］
本実施の形態は、リセット電源線４５３と基準電源線４５４とを共用しない表示装置１０に関する。

図３５は、実施の形態３の副画素３２の模式平面図である。図３６は、実施の形態３の副画素３２の模式断面図である。図３５は、図示装置１０の前側から見た１個の副画素３２とその周辺を拡大して示す図である。図３５及び図３６を使用して、本実施の形態の表示装置１０について説明する。実施の形態２と共通する部分については説明を省略する。

本実施の形態の第１の方向に隣接する２個の副画素３２は、実施の形態２の第１の方向に隣接する２個の副画素３２と同様に線対称である。図３５に示す副画素３２は、図３４の左側に示す副画素３２に相当する。

まず、実施の形態２との主な相違点について説明する。図３５に示す通り、共通電極部７４は、副画素３２の右辺に位置し、上下に隣接する副画素３２に延びている。共通電極部７４は、副画素３２の右辺上に位置する第１導電部７１の近傍では２本に分岐している。共通電極部７４は、第３導電部７３に接続する分岐を有する。

図３５に示す通り、層間絶縁層６５は、第１層間絶縁層６５１及び第２層間絶縁層６５２を備える。共通電極部７４は、第１層間絶縁層６５１と第２層間絶縁層６５２との間に位置する。

共通電極部７４の材料は導体である。共通電極部７４は、第３導電部７３を介してドレイン６６と接続している。共通電極部７４は、画素回路３３にリセット電圧Ｖｒｓｔを供給する。したがって、副画素３２の面積を増やさずに、任意のリセット電圧Ｖｒｓｔを設定することができる。

本実施の形態によると、リセット電圧Ｖｒｓｔが基準電圧Ｖｒｅｆと異なる表示装置１０を提供することができる。

共通絶縁部７４を備える点以外の実施の形態２との相違点について、簡単に説明する。

活性層６２の第１の部分は、副画素３２の左下に始端部を有し、副画素３２の左辺の下半分に沿って延びた位置で右に曲がり、副画素３２の中央部を経由し、Ｌ字型の領域を経て左向きに延び、副画素３２の左辺と交差する位置で２本に分岐する。分岐の一方は、副画素３２の左辺に沿って上向きに延び、上側で隣接する副画素３２との境界上に終端部を有する。分岐の他方は、左側に隣接する副画素３２内に延びる。

活性層６２の第２の部分は、副画素３２の下辺の中央部近傍に位置する始端部から上方に延びて、横倒しのＺ字型の部分を経て上向きに延び、右向き、上向き、右向きと３回屈曲した位置で右に曲がり、副画素３２の領域の右側の縁を超えて隣の副画素３２に延びる。第２の部分は、第１の部分と連続していない。

ゲート６４は、第１の配線４１、第２の配線４２、第３の配線４３、Ｌ字型の領域及び長方形の領域を含む。

第１の配線４１、第２の配線４２及び第３の配線４３は、左右方向に延びる帯状である。第１の配線４１、第２の配線４２及び第３の配線４３は、副画素３２の右側及び左側の境界を越えて、隣の副画素３２に延びている。第２の配線４２及び第３の配線４３は直線状である。第１の配線４１は、左側の副画素３２との境界近傍で下側に曲がったＵ字型である。

なお、信号の種類は、Ｅｍ信号とＳｃａｎ信号に限定されない。言い換えれば、信号の波形が異なる信号をすべて含む。また、副画素の配置領域を横断する信号線の本数は３本に限定されない。

実施の形態１に記載した有機発光型の表示装置を使用して、フィードスルー現象による表示（輝度）むらを防止する効果の検証結果を説明する。図３７は、検証用の６Ｔ１Ｃソースフォロワ型（６Ｔ１Ｃ＿Ｓ）画素回路の等価回路図を示す。図８を使用して説明した実施の形態１の比較例の画素回路９３３と共通する部分については説明を省略する。

［検証用回路の説明]
有機発光素子の代わりに、シート抵抗１ｋΩ／□程度の抵抗を備える負荷Ｚ３５を使用する。負荷Ｚ３５は、高度濃度にＰ型不純物を注入し、低抵抗化されたポリシリコン膜（活性層）である。負荷Ｚ３５と負電源Ｖｓｓとの間に直流電流計３６を挿入して、負荷Ｚ３５に流れる電流を測定する。各固定電圧は、高電源Ｖｄｄ＝＋４．６Ｖ、Ｖｓｓ＝−４．９Ｖ、リセット電源Ｖｒｓｔ＝−４．９Ｖ、基準電源Ｖｒｅｆ＝−３Ｖである。

保持容量４７の容量Ｃｓｔは、１２４ｆＦである。寄生容量Ｃｐが、第３の配線９４３と保持容量４７の第１の端子であるノードＣとの間に形成される。ここで、Ｃｐ／（Ｃｐ＋Ｃｓｔ）が、０％から２％まで０．５％ステップで異なる、５種類の６Ｔ１Ｃ＿Ｓ画素回路を製作する。

Ｓｃａｎ線４０は、第１のトランジスタ５１のゲート、第３のトランジスタ５３のゲート及び第５のトランジスタ５５のゲートに接続している。第３の配線９４３は、第２のトランジスタ５２のゲート及び第４のトランジスタ５４のゲートに接続している。

図３８は、画素回路３３の制御信号を示すタイムチャートである。図３８を使用して、タイムチャートの概要を説明する。図３８の横軸は時間である。Ｓｃａｎは、Ｓｃａｎ線４０に入力する第１の信号を示す。Ｅｍは第３の配線９４３に入力する信号を示す。Ｖｄａｔａは、データ線９４５５に入力する信号を示す。Ｖｒｅｆは、データ線９４５５に基準電源線９４５４と同じ基準電圧Ｖｒｅｆが入力している状態を意味する。ｄａｔａは、有機発光素子３４を発光させる輝度を示す電圧を意味する。

図３８に示す通り、本実施例においては、検出期間（データ記憶期間または閾値検出期間ともいう）は１６μｓであり、遅延時間は１μｓである。Ｓｃａｎ信号及びＥｍ信号のＬｏｗの電位Ｖｇｌは−９Ｖ、Ｈｉｇｈの電位Ｖｇｈは＋６Ｖである。データ線９４５５に入力する信号Ｖｄａｔａは、データ記憶期間においてＶｒｅｆからｄａｔａに電圧が変化する。

図３９は、図３８に示す信号パターンを入力した後の検証用の６Ｔ１Ｃ＿Ｓ画素回路の状態を説明する説明図である。第１のトランジスタ５１、第３のトランジスタ５３及び第５のトランジスタ５５は遮断状態である。第４のトランジスタ５４及び第２のトランジスタ５２は導通状態である。データ電圧Ｖｄａｔａは、−５Ｖから＋２Ｖまで変化する。直流電流計３６は、ＶｄｄからＶｓｓまで流れる電流の値を測定する。

［実験結果]
図４０は、駆動トランジスタ５６のドレイン電流Ｉｄｓのデータ電圧依存性を示すグラフである。図４０の横軸はデータ線９４５５から入力するデータ電圧Ｖｄａｔａを示し、単位はボルトである。図４０の縦軸は、ＶｄｄからＶｓｓまで流れる電流の値、すなわち駆動トランジスタ５６のドレイン電流Ｉｄｓを示す。図４０の縦軸の単位はアンペアである。図４０の縦軸は、直流電流計３６により測定した電流値である。

菱形のプロットは、Ｃｐ／（Ｃｐ＋Ｃｓｔ）＝０％の場合のデータ電圧Ｖｄａｔａとドレイン電流Ｉｄｓとの関係を示す。長方形のプロットは、Ｃｐ／（Ｃｐ＋Ｃｓｔ）＝０．５％の場合のデータ電圧Ｖｄａｔａとドレイン電流Ｉｄｓとの関係を示す。三角形のプロットは、Ｃｐ／（Ｃｐ＋Ｃｓｔ）＝１％の場合のデータ電圧Ｖｄａｔａとドレイン電流Ｉｄｓとの関係を示す。バツ印のプロットは、Ｃｐ／（Ｃｐ＋Ｃｓｔ）＝１．５％の場合のデータ電圧Ｖｄａｔａとドレイン電流Ｉｄｓとの関係を示す。＊印のプロットは、Ｃｐ／（Ｃｐ＋Ｃｓｔ）＝２％の場合のデータ電圧Ｖｄａｔａとドレイン電流Ｉｄｓとの関係を示す。

Ｃｐ／（Ｃｐ＋Ｃｓｔ）＝０％の場合、データ電圧Ｖｄａｔａが−５Ｖから＋１Ｖの範囲で、駆動トランジスタ５６のドレイン電流Ｉｄｓが３×１０^-10Ａから２×１０^-5Ａまで変化する。これは、有機発光素子を暗状態から明状態に変化させることが可能な電流である。また、Ｃｐ／（Ｃｐ＋Ｃｓｔ）が大きくなるにつれて、駆動トランジスタ５６のドレイン電流Ｉｄｓが大きくなる傾向がある。

図４１は、駆動トランジスタ５６のドレイン電流ＩｄｓのＣｐ／（Ｃｐ＋Ｃｓｔ）依存性を示すグラフである。図４１の縦軸は、Ｃｐ／（Ｃｐ＋Ｃｓｔ）を示し、単位はパーセントである。図４１の縦軸は、ＶｄｄからＶｓｓまで流れる電流の値、すなわち駆動トランジスタ５６のドレイン電流Ｉｄｓを示す。図４０の縦軸の単位はアンペアである。図４０の縦軸は、直流電流計３６により測定した電流値である。

菱形のプロットは、データ電圧Ｖｄａｔａが−４．５Ｖである場合のＣｐ／（Ｃｐ＋Ｃｓｔ）とドレイン電流Ｉｄｓとの関係の実測値を示す。実線は、実測値を多項式で近似した近似式のグラフを示す。

［近似式の導出］
以下に、近似式を導出する方法について説明する。前述の通り、駆動トランジスタ５６のドレイン電流Ｉｄｓは式（５）で示される。

駆動トランジスタ５６のゲート電圧Ｖｇは、前述の式（２）で示される。ここで、駆動トランジスタ５６のソース電圧Ｖｓ＝Ｖｄｄ、駆動トランジスタ５６のゲートソース間電圧Ｖｇｓ＝Ｖｇ−Ｖｓとする。式（５）及び式（２）からゲート電圧Ｖｇを消去することにより、駆動トランジスタ５６のドレイン電流Ｉｄｓとｋとの関係を示す式（６）を得ることができる。なお、前述の通り、ｋ＝Ｃｐ／（Ｃｐ＋Ｃｓｔ）である。

式（６）の左辺のＩｄｓは、ｋの二次関数で示されているので、最小二乗法を用いて二次の多項式の各係数を算出することにより、式（７）に示す近似式を得ることができる。

［Ｃｐ／（Ｃｐ＋Ｃｓｔ）のばらつきと表示むらの関係について］
式（７）の近似式に基づいて、Ｃｐ／（Ｃｐ＋Ｃｓｔ）のばらつきと表示むらとの関係について説明する。寄生容量Ｃｐの配線が交差する部分のサイズが４μｍ×２．５μｍであり、単位面積当たりの容量が０．０７５（ｆＦ／μｍ²）である場合、Ｃｐ＝０．７５ｆＦである。保持容量４７の容量Ｃｓｔ＝１２４ｆＦである場合に、ｋ＝Ｃｐ／（Ｃｐ＋Ｃｓｔ）を計算すると０．００６０である。

製造ばらつきにより、各配線の幅には基板内及び基板間で数パーセントのばらつきが見込まれる。このばらつきが、配線が交差する部分の寄生容量のばらつきの原因である。

式（７）によると、ｋが０．００６０を中心に±５％ばらつく場合には、ドレイン電流Ｉｄｓのばらつきは±３．３％である。ドレイン電流Ｉｄｓのばらつきにより、有機発光素子の輝度もばらつく。ドレイン電流が２％ばらついた場合には、有機発光素子の輝度のばらつきは容易に視認できる状態になる。したがって、表示むらが発生する。

［実施の形態１との比較］
実施の形態１においては、Ｓｃａｎ線４０の代わりに第１の配線４１と第２の配線４２とを副画素３２の上端と下端に一本ずつ、あえて合計二本配置し、これらの間に、第３の配線４３を配置する。配線の交差を回避することができるため、配線の交差に伴う寄生容量Ｃｐ＝０である。したがって、各配線が製造ばらつきによって変動した場合であっても、寄生容量Ｃｐは０から変化しない。すなわち、駆動トランジスタ５６のドレイン電流Ｉｄｓは変化せず、配線の交差に伴うフィードスルー起因の表示むらの課題を解消できる。

各実施の形態および実施例で記載されている技術的内容（構成要件）はお互いに組合せ可能であり、組み合わせすることにより、新しい技術的内容を形成することができる。
今回開示された実施の形態及び実施例はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１０ 表示装置
１１ 第１基板
１２ 第２基板
１３ ドライバＩＣ
１４ ＦＰＣ
１５ 表示領域
１６ ＴＦＴ基板
１８ アノード電極
１９ カソード電極
２０ 駆動回路
２１ Ｓｃａｎ駆動回路
２１１ 単位駆動回路
２２ データ駆動回路
２３ Ｅｍ駆動回路
２４ 電源装置
２５ 封止材
２６ 右側Ｓｃａｎ駆動回路
２７ 左側Ｓｃａｎ駆動回路
３１ 画素
３２ 副画素
３３ 画素回路
３４ 有機発光素子
３５ 負荷
３６ 直流電流計
４０ Ｓｃａｎ線
４１ 第１の配線（第１の走査信号線）
４２ 第２の配線（第２の走査信号線）
４３ 第３の配線（発光制御線）
４４ 分岐元配線
４５ 電源線
４５１ 高電源線（第１の電源線）
４５２ 低電源線（第２の電源線）
４５３ リセット電源線（第３の電源線）
４５４ 基準電源線（第４の電源線）
４５５ データ線（第５の電源線）
４７ 保持容量
５１ 第１のトランジスタ
５２ 第２のトランジスタ
５３ 第３のトランジスタ
５４ 第４のトランジスタ
５５ 第５のトランジスタ
５６ 駆動トランジスタ
６１ 下地絶縁層
６２ 活性層
６３ ゲート絶縁層
６４ ゲート
６５ 層間絶縁層
６５１ 第１層間絶縁層
６５２ 第２層間絶縁層
６６ ドレイン
６７ 平坦化層
６９ 第１絶縁部
６９１ 開口部
６９２ 非開口部
７１ 第１導電部
７２ 第２導電部
７３ 第３導電部
７４ 共通電極部
８０ ＤＣ／ＤＣコンバータ
８１ 調整部
８２ 明るさ調整部
８３ 色調調整部
８４ ガンマ調整部
８５ 高電圧ロジック部
８６ 受信部
８８ アナログ制御部
８９ アナログ出力部
９１０ 比較例の表示装置
９１５ 比較例の表示領域（表示領域）
９２１ 比較例のＳｃａｎ駆動回路（Ｓｃａｎ駆動回路）
９３２ 比較例の副画素（副画素）
９３３ 比較例の画素回路（画素回路）
９３４ 比較例の有機発光素子（有機発光素子）
９４１ 比較例の第１の配線（第１の配線）
９４２ 比較例の第２の配線（第２の配線）
９４３ 比較例の第３の配線（第３の配線）
９４５１ 比較例の高電源線（高電源線）
９４５２ 比較例の低電源線（低電源線）
９４５３ 比較例のリセット電源線（リセット電源線）
９４５４ 比較例の基準電源線（基準電源線）
９４５５ 比較例のデータ線（データ線）
９６２ 比較例の活性層（活性層）
９６２１ 第１の部分
９６２２ 第２の部分
９６２３ 第３の部分
９６４ 比較例のゲート（ゲート）
９６６ 比較例のドレイン（ドレイン）
９６６ａ 接続ドレイン層
９７１ 比較例の第１導通部（第１導通部）

Claims (16)

1. 有機発光素子と前記有機発光素子に供給する電流を制御する画素回路とを有する画素と、
   前記画素回路を制御する第１の信号を前記画素回路に供給する、第１の配線及び第２の配線と、
   前記画素回路を制御する第２の信号を前記画素回路に供給する第３の配線とを有し、
   前記第１の配線〜第３の配線は、前記画素回路が配置された領域内であって、かつ、第１の方向に沿って配置され、
   前記第３の配線は、前記第１の配線と前記第２の配線との間に配置されている
   表示装置。
2. 請求項１において、
   前記画素は複数であって、前記複数の画素はＭ（Ｍは２以上の整数）行、Ｎ（Ｎは２以上の整数）列の行列状に配置され、
   前記第１の方向は、行方向である
   表示装置。
3. 請求項１において、
   前記画素回路は、
   前記有機発光素子に供給する電流を制御する駆動トランジスタと、
   直列接続された、第１、第２、第３のトランジスタとを有し、
   前記第１、第２、第３のトランジスタがこの順で直列接続され、
   前記第２のトランジスタと前記第３のトランジスタの接続点が前記駆動トランジスタのゲートに接続し、
   前記第１〜第３のトランジスタのゲートに、それぞれ、前記第１、第３、第２の配線がこの順で接続する
   表示装置。
4. 請求項３において、
   前記第１のトランジスタのチャネル領域と前記第２のトランジスタのチャネル領域とを接続する第１の接続配線と、
   前記第２のトランジスタのチャネル領域と前記第３のトランジスタのチャネル領域とを接続する第２の接続配線とを有し、
   前記第１の接続配線及び第２の接続配線は、前記第１の方向と交差する第２の方向に配置される
   表示装置。
5. 請求項４において、
   前記第１の方向と前記第２の方向とは、直交する
   表示装置。
6. 請求項３において、
   前記画素回路は、さらに、第４、第５のトランジスタと、容量とを有し、
   前記第４のトランジスタは、第１の電源線と前記駆動トランジスタとの間に接続し、
   前記有機発光素子は、前記駆動トランジスタと前記第１の電源線よりも低い電位の第２の電源線との間に接続し、
   前記第５のトランジスタは、前記駆動トランジスタと前記有機発光素子との接続点と、前記第１の電源線よりも低い電位の第３の電源線との間に接続し、
   前記容量は、前記第１のトランジスタと前記第２のトランジスタとの接続点と、前記第４のトランジスタと前記駆動トランジスタとの接続点との間に接続し、
   前記第１のトランジスタは、第４の電源線と前記第２のトランジスタとの間に直続し、
   前記第３のトランジスタは、前記駆動トランジスタのゲートに印加される電圧を供給する第５の電源線と前記第２のトランジスタとの間に接続し、
   前記第２の配線は、さらに、前記第５のトランジスタのゲートに接続し、
   前記第３の配線は、さらに、前記第４のトランジスタのゲートに接続する
   表示装置。
7. 請求項６において、
   前記容量は、第１の配線と前記第３の配線との間の領域に配置され、
   前記第１の電源線と前記第４の電源線と前記第５の電源線とは、第２の方向に配置されている
   表示装置。
8. 請求項７において、
   前記画素は複数であって、前記複数の画素はＭ（Ｍは２以上の整数）行、Ｎ（Ｎは２以上の整数）列の行列状に配置され、
   前記第１の方向は、行方向であり、
   行方向に隣接する２つの前記画素の画素回路は、前記第１の電源線を基準に線対称に配置され、
   前記２つの前記画素に含まれる前記第４のトランジスタの各々は、基準となる前記第１の電源線に共通して接続する
   表示装置。
9. 請求項２において、
   前記第１の配線及び前記第２の配線は、Ｍ行の中の１行に配置された複数の画素の各々の画素回路に前記第１の信号を供給し、
   前記第３の配線は、前記１行に配置された複数の画素の各々の画素回路に前記第２の信号を供給する
   表示装置。
10. 請求項９において、
    さらに、前記複数の画素が配置された表示領域の外側に配置され、前記第１の信号及び前記第２の信号に基づき、前記複数の画素の各々の画素回路を駆動する駆動回路を有し、
    前記駆動回路は、前記第１の配線及び前記第２の配線に、同じ前記第１の信号を供給し、前記第３の配線に前記第２の信号を供給する
    表示装置。
11. 請求項１０において、
    前記駆動回路は、前記第１の配線と前記第２の配線とに分岐する分岐元配線に接続し、前記分岐元配線に前記第１の信号を供給し、
    前記表示領域と前記駆動回路の配置領域との間の領域において、前記分岐元配線から前記第１の配線と前記第２の配線とに分岐する
    表示装置。
12. 請求項１１において、
    Ｍ本の分岐元配線と、Ｍ本の第３の配線とを有し、
    第ｉ（ｉは１〜Ｍの整数）の前記分岐元配線の前記第１の配線及び前記第２の配線は、第ｉ行に配置された複数の画素の各々の画素回路に前記第１の信号を供給し、
    第ｉの前記第３の配線は、前記第ｉ行に配置された複数の画素の各々の画素回路に前記第２の信号を供給する
    表示装置。
13. 請求項４において、
    前記第１の接続配線及び第２の接続配線は、半導体の活性層から構成される
    表示装置。
14. 請求項２において、
    前記第１の配線は、前記画素の第１の辺側に配置され、
    前記第２の配線は、前記画素において前記１辺に対向する第２の辺側に配置され、
    前記第３の配線は、前記第１の配線と前記第２の配線との間の中央付近に配置される
    表示装置。
15. 請求項１において、
    前記第１の配線と前記第２の配線とは、前記画素回路において絶縁されている
    表示装置。
16. 基板に、第１の信号を供給する第１の配線及び第２の配線と、第２の信号を供給する第３の配線とを、前記第１の信号及び第２の信号により制御される画素回路が配置される領域内の第１の方向に沿って、前記第１の配線、前記第３の配線、前記第２の配線の順番で配列するように、前記画素回路と共に形成し、
    前記画素回路、第１の配線、第２の配線及び第３の配線の上側に、前記画素回路が供給する電流により制御される有機発光素子を配置する
    表示装置の製造方法。

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