CN106920825B - 显示装置及显示装置的制造方法 - Google Patents

Abstract

本发明涉及显示装置及显示装置的制造方法。本发明的目的是提供抑制亮度不均的有机发光型的显示装置。显示装置包括：包括有机发光元件以及控制供给到所述有机发光元件的电流的像素电路的像素；将用于控制所述像素电路的第一信号供给到所述像素电路的第一配线(41)及第二配线(42)；以及将用于控制所述像素电路的第二信号供给到所述像素电路的第三配线(43)。所述第一配线(41)至第三配线(43)沿第一方向配置于配置有所述像素电路的区域内，所述第三配线(43)配置于所述第一配线(41)与所述第二配线(42)之间。

Description

显示装置及显示装置的制造方法

技术领域

本发明涉及显示装置及显示装置的制造方法。

背景技术

使用有机发光二极管(OLED)显示图像的显示装置被提出(参见日本专利申请特开No.2007－114425和2013－200580号公报)。在此，将OLED的显示装置简称为显示装置。

显示装置包括多个像素配置成矩形图案的显示区域。在彩色显示装置的情况下，例如，一个像素包括总共三个子像素，具体地，像素包括一个红色子像素、一个蓝色子像素以及一个绿色子像素。

各子像素包括控制供给到有机发光元件的电流的像素电路。有机发光元件以基于像素电路供给的电流的亮度发光。在显示区域显示一个画面期间，有机发光元件继续发光。

像素电路为了使有机发光元件以与图像信号相对应的亮度发光，将与图像信号相对应的电流供给到有机发光元件。

存在与图像信号相对应的电流和实际上供给到有机发光元件的驱动电流相互不一致的情况。这种不一致可能引起在显示面板上有机发光元件的亮度的不均(所谓的亮度不均)。当发生亮度不均时，图像质量降低。

发明内容

本发明的一个目的是提供抑制图像质量降低的显示装置。

根据本发明的一个方面，提供一种显示装置，包括：像素，其包括有机发光元件以及控制供给到所述有机发光元件的电流的像素电路；第一配线和第二配线，其将用于控制所述像素电路的第一信号供给到所述像素电路；以及第三配线，其将用于控制所述像素电路的第二信号供给到所述像素电路。所述第一配线到第三配线沿第一方向配置在配置有所述像素电路的区域内，所述第三配线配置在所述第一配线和所述第二配线之间。

应该理解的是，上述的概述和下面的详述是示例性和说明性的，而不旨在限制本发明。

根据本发明的一个方面，可提供抑制图像质量降低的显示装置。

附图说明

图1是显示装置的外观图；

图2是示意性示出多个像素和驱动多个像素的驱动电路的图；

图3是示意性示出像素的图；

图4是像素电路的等效电路图；

图5是子像素的示意俯视图；

图6是子像素的示意剖视图；

图7是子像素的示意剖视图；

图8是比较例的像素电路的等效电路图；

图9是比较例的子像素的示意俯视图；

图10是示出发生馈通现象的状态的示意图；

图11是示出能够防止馈通现象的理由的示意图；

图12是示出寄生电容Cp的改变的影响的图；

图13是示出减小活性层的耦合寄生电容的效果的示意图；

图14是示出减小活性层的耦合寄生电容的效果的示意图；

图15是示出减小活性层的耦合寄生电容的效果的比较例的示意图；

图16是示出减小接触孔的数量的效果的示意图；

图17是示出减小接触孔的数量的效果的比较例的示意图；

图18A和图18B是示出减小子像素的大小的效果的示意图；

图19是示出简化扫描驱动电路的效果的示意图；

图20是示出简化扫描驱动电路的效果的比较例的示意图；

图21是示出显示装置的硬件结构的图；

图22是示出驱动IC的结构的图；

图23是示出像素电路的控制信号的时序图；

图24是示出像素电路的操作的示意图；

图25是示出像素电路的操作的示意图；

图26是示出像素电路的操作的示意图；

图27是示出显示面板的制造工序的示意图；

图28是示出显示面板的制造工序的示意图；

图29是示出显示面板的制造工序的示意图；

图30是示出显示面板的制造工序的示意图；

图31是示出显示面板的制造工序的示意图；

图32是示出显示面板的制造工序的示意图；

图33是示出显示面板的制造工序的示意图；

图34是根据实施方式2的子像素的示意俯视图；

图35是根据实施方式3的子像素的示意俯视图；

图36是根据实施方式3的子像素的示意剖视图；

图37是检验用的6T1C源极跟随器型(6T1C＿S)像素电路的等效电路图；

图38是示出像素电路的控制信号的时序图；

图39是示出图38所示的信号模式输入后的检验用的6T1C＿S像素电路的状态的示意图；

图40是示出驱动晶体管的漏极电流Ids的数据电压依赖性的图；以及

图41是示出驱动晶体管的漏极电流Ids的Cp/(Cp+Cst)依赖性的图。

具体实施方式

以下，适当参照附图对根据实施方式的显示装置进行说明。在本文示出的说明书和权利要求书中，“第一”和“第二”等序数是为了明确要素之间的关系、以及防止要素之间的混淆而标注的。因此，这些序数不旨在以数量方式限定要素。

另外，所示部件的尺寸和比例可能不与实际部件的尺寸和比例一致。而且，为了便于说明和附图的描述，可省略实际包括的一些部件，或者所示部件的尺寸可能比实际部件的尺寸放大示出。

“连接”这种用语表示连接对象电连接。“电连接”还包括连接对象经由电极、配线、电阻器或电容器等电气元件连接的情况。

在此，“电极”或“配线”这种用语没有功能性限定这些构成要素。例如，“配线”可用作“电极”的一部分。相反，“电极”可用作“配线”的一部分。

[实施方式1]

图1是显示装置10的外观图。图2是示意性示出多个像素31、以及驱动所述多个像素31的驱动电路20(参照图21)的图。图3是示意性示出像素31的图。参照图1到图3对实施方式1的概略进行说明。

图1是从前侧、即图像被显示的面的侧观察显示装置10的图。显示装置10是显示静止图像和运动图像的装置。显示装置10组装到电子设备中使用。电子设备例如是智能电话、平板终端、个人计算机、电视机等。根据本实施方式的显示装置10是OLED的显示面板。在以下的说明中，使用各图的上侧、下侧、左侧以及右侧。

显示装置10包括TFT基板16、第二基板12、驱动IC 13、电源装置24、以及柔性印刷电路(FPC)14。TFT基板16在一个面处包括显示区域15、阴极电极19、驱动电路20以及未图示的配线。TFT基板16例如是玻璃制基板。

第二基板12是经由空间覆盖显示区域15和驱动电路20的基板。第二基板12例如是玻璃制基板。TFT基板16和第二基板12可以是使用有机膜等作为基板的柔性基板。TFT基板16和第二基板12之间的空间通过密封件25被气密密封。密封件25包围显示区域15及驱动电路20。

驱动IC 13是使用各向异性导电膜安装在TFT基板16上的集成电路。下面对驱动IC13的功能进行说明。

FPC 14是连接到TFT基板16的具有柔性的基板。TFT基板16中包括的未图示的配线连接FPC 14、驱动IC 13以及驱动电路20。显示装置10经由FPC 14从电子设备的控制装置获取图像信号。

显示区域15包括排列成矩阵图案的多个像素31(参照图2)。显示区域15被阴极电极19覆盖。各像素31包括子像素32(参照图2)。下面对像素31和子像素32的结构进行说明。

将有机发光元件34在朝向TFT基板16和第二基板12的正面的方向上发光的结构称作顶部发射结构。另一方面，将有机发光元件34在朝向TFT基板16和第二基板12的背面的方向上发光的结构称作底部发射结构。在顶部发射结构中，可使用子像素32的整个区域形成像素电路33。

各子像素32包括有机发光元件34(参照图3)以及控制供给到有机发光元件34的电流的像素电路33(参照图3)。有机发光元件34基于由像素电路33供给的电流而发光。下面对像素电路33进行说明。

阴极电极19是连接到各子像素32的公共电极。阴极电极19是例如氧化铟锡(ITO)、透明导电性油墨或石墨烯的透明或半透明材料制的电极。阴极电极19是根据本实施方式的有机发光元件34的阴极电极。

驱动电路20包括扫描(扫描线)驱动电路21、数据驱动电路22以及发射(以下，称作Em)驱动电路23。驱动电路20通过薄膜半导体(TFT)工艺形成。以下，对驱动电路20的概略进行说明。

扫描驱动电路21沿显示区域15的左侧位于显示区域15的外侧。扫描驱动电路21以行为单位依次驱动各行中排列的多个像素31，由此控制发光。换言之，扫描驱动电路21驱动从扫描驱动电路21沿水平方向延伸的配线，由此控制像素31的发光。以下，配线可适当称作扫描线。扫描驱动电路21是基于经由FPC14获取的图像信号来选择并驱动显示区域15的扫描线的电路。扫描线沿在图1的水平箭头DRC1所示的第一方向上排列的多个像素31配置。换言之，扫描线沿在第一方向上排列的多个子像素32延伸。在一根扫描线上排列的像素31的亮度值同时变化。换言之，在一根扫描线上排列的子像素32的亮度值同时变化。

图1所示的竖向的箭头DRC2表示第二方向。扫描驱动电路21执行将要驱动的扫描线在第二方向上切换。扫描驱动电路21切换扫描线的顺序可以是从显示区域15的上侧朝向下侧的顺序以及从下侧朝向上侧的顺序中的任一者。另外，扫描驱动电路21可以按照任意的顺序进行扫描线的切换。在下面示出的说明中，可将第一方向描述为扫描线方向，可将第二方向描述为扫描方向。

如上所述，第一方向和第二方向相互正交。通过使用这种显示区域15，能够提供使用通常使用的图像信号在显示区域15上显示图像的显示装置10。

数据驱动电路22沿着显示区域15的下侧位于显示区域15的外侧上。数据驱动电路22将表示子像素32的亮度值的信号同时输出到一行的子像素32。

Em驱动电路23沿着显示区域15的右侧位于显示区域15的外侧上。Em驱动电路23与扫描驱动电路21类似，是针对每一行依次改变输出信号的电路。主要地，信号输出在开关晶体管的发光时段期间中处于导通(连接)状态。

电源装置24位于TFT基板16的外侧上。电源装置24是经由FPC 14将电压供给到配置于TFT基板16上的各电源线的装置。

对扫描驱动电路21、数据驱动电路22、Em驱动电路23以及电源装置24的操作进行详细说明。

图2是示意性示出多个像素31、以及驱动所述多个像素31的驱动电路20的图。在图2中，水平方向是上述的第一方向，换言之，扫描线延伸的方向(扫描线方向)。在图2中，竖直方向是上述的第二方向，换言之，依次扫描的方向(扫描方向)。

在显示区域15(参照图1)内，子像素32排列成M行、N×3列的矩阵图案。在此，M和N是大于或等于2的整数。如下所述，三个子像素32构成一个像素31。因此，在显示区域15内，排列有M行N列的像素31。

图3是示意性说明像素31的图。在图3中，水平方向是上述的第一方向，换言之，扫描线方向。在图3中，竖直方向是上述的第二方向，换言之，扫描方向。

像素31包括三个子像素32。各子像素32包括像素电路33及有机发光元件34。一个子像素32是将像素31用竖直线分割成的三个部分中的一个部分。在以下给出的说明中，将从上侧数第i个、从左侧数第j个子像素32记载为子像素32(i，j)。在不需要指定位置的情况下，将子像素记载为子像素32。如图3所示，一个像素31包括三个子像素，三个子像素包括子像素32(i，j－1)、子像素32(i，j)及子像素32(i，j+1)。

在图3中，使用矩形表示子像素32。显示装置10不包括表示子像素32之间的边界的实体物。根据本实施方式的一个子像素32表示将显示区域15限定成与子像素32的数量相对应的矩阵图案的情况的一个矩形区域。彼此相邻的子像素32无间隙地排列。

参照图2及图3继续进行说明。像素31连接到在水平方向上穿过像素31的配置区域的第一配线41、第二配线42以及第三配线43。一个像素31中包括的三个子像素32均连接到包括第一配线41、第二配线42及第三配线43的三个配线。换言之，一个像素31中包括的三个子像素32共用包括第一配线41、第二配线42及第三配线43的三根配线。

第一配线41至第三配线43也称作第一信号配线41至第三信号配线43。另外，第一配线41也称作第一扫描信号线41，第二配线42也称作第二扫描信号线42，第三配线43也称作发光控制线43。

图2示出第一配线41设置于下侧、第二配线42设置于上侧的情况。可以配置为第一配线41设置于上侧、第二配线42设置于下侧。

在后续的图中，第一配线41记载为Scan1，第二配线42记载为Scan2，第三配线43记载为Em。另外，从上侧数位于第i个的第一配线41记载为Scan1(i)，从上侧数位于第i个的第二配线42记载为Scan2(i)，从上侧数位于第i个的第三配线43记载为EM(i)。

像素31连接到在竖直方向上穿过像素31的电源线45。电源线45包括数据电源线455。像素31中包括的三个子像素32均连接到电源线45。换言之，像素31中包括的三个子像素32也均连接到数据电源线455。

在后续图中，将数据电源线455记载为Vdata。将从左数位于第j个的数据电源线455记载为Vdata(j)。

扫描驱动电路21位于排列成矩阵图案的子像素32的左侧、即显示区域15的左侧。数据驱动电路22位于排列成矩阵图案的子像素32的下侧。Em驱动电路23位于排列成矩阵图案的子像素32的左侧。

从扫描驱动电路21向右侧，M根分支源配线44延伸到右侧。扫描驱动电路21将用于控制像素电路33的第一信号供给(也称作输出)到分支源配线44。各分支源配线44在扫描驱动电路21和第一子像素32之间分支为第一配线41和第二配线42。即，第一配线41的数量为M，第二配线42的数量为M。第一配线41及第二配线42将用于控制像素电路33的第一信号供给到子像素32。

从Em驱动电路23向左侧延伸有M根第三配线43。Em驱动电路23将用于控制像素电路33的第二信号供给到第三配线43。各第三配线43将第二信号供给到子像素32。第三配线43不与第一配线41、第二配线42及分支源配线44交叉。位于第i个的第三配线43设置于第i个第一配线41与第i个第二配线42之间。

因此，第一配线41将用于控制像素电路33的第一信号供给到像素31。第二配线42将用于控制像素电路33的第一信号供给到像素31。第三配线43将用于控制像素电路33的第二信号供给到像素31。

如上所述，多个像素31分别包括有机发光元件34和控制供给到有机发光元件34的电流的像素电路33。显示装置10包括将控制像素电路33的第一信号供给到像素电路33的第一配线41及第二配线42。显示装置10包括将控制像素电路33的第二信号供给到像素电路33的第三配线43。第一配线41、第二配线42及第三配线43沿第一方向(DRC1)延伸。第三配线43配置于第一配线41和第二配线42之间。

第一信号是所谓的扫描信号。第一信号是用于控制将与图像(换言之，像素值或发光亮度)相对应的电压(电荷)存储于(也称作保持或写入)像素电路33内设置的保持电容器47(参照图4)中的过程的信号(也称作扫描信号)。另外，第一信号是用于通过控制像素电路33等来控制检测驱动晶体管56(参照图4)的阈值的过程的信号，驱动晶体管56控制供应给有机发光元件34的电流。检测驱动晶体管56的阈值的过程也称作补偿阈值(阈值补偿)的过程。

第二信号例如是用于通过控制像素电路33来控制有机发光元件34的发光或非发光的信号(也称作Em信号)。

如参照图4、图14、图15详细所述，通过如图2和图3所示配置第一配线41至第三配线43，抑制子像素32内的第一配线41至第三配线43的引线迂回变得复杂。通过这种抑制，能够缩短像素电路33中的连接晶体管的连接配线(也称作配线节点)的一部分。另外，能够抑制连接配线的一部分与第一配线41至第三配线43的至少一者相互交叉。上述的连接配线的一部分是对像素电路33的特性敏感的部分、例如影响有机发光元件34的发光亮度的部分。

在此，在信号配线(例如，第一配线41至第三配线43)与连接配线相互交叉的情况下，在其交叉部分上产生寄生电容。存在由于寄生电容导致像素电路33的保持电容器47中保持的实际的电荷量和与有机发光元件34的发光亮度相对应的本来的电荷量不同的情况。因此，有机发光元件34的驱动电流变化，存在有机发光元件34以与目标发光亮度不同的亮度发光的情况。

但是，如上所述，由于能够抑制第一配线41至第三配线43的引线迂回变得复杂，因此能够抑制寄生电容的产生，能够抑制驱动电流的电流值的变化。因此，能够抑制亮度不均，能够抑制图像质量的降低。

如上所述，第一配线41及第二配线42将第一信号供给到M行中的第一行中排列的多个像素31的各个像素中的像素电路33。第三配线43将第二信号供给到M行中的第一行中排列的多个像素31的各个像素中的像素电路33。

通过以这种方式将信号供给到显示区域15中配置的像素31，能够提供使用通常使用的图像信号而在显示区域15上显示图像的显示装置10。

显示装置10包括驱动电路20，该驱动电路20配置在排列有多个像素31的显示区域15的外侧上并基于第一信号及第二信号来驱动多个像素31的各像素中的像素电路33。扫描驱动电路21将相同的第一信号供给到第一配线41及第二配线42。扫描驱动电路21将第二信号供给到第三配线43。

通过使用这种驱动电路20，能够提供在不使用专用的驱动IC 13、驱动电路20等的情况下亮度不均性降低的显示装置10。

扫描驱动电路21连接到分支为第一配线41和第二配线42的分支源配线44。扫描驱动电路21将第一信号供给到分支源配线44。在显示区域15和扫描驱动电路21的配置区域之间的区域中，分支源配线44分支为第一配线41和第二配线42。

通过使用这种分支，能够提供在不扩大显示区域15的周边的框架区域的情况下亮度不均性减小的高图像质量的显示装置10。

显示装置10包括M根分支源配线44和M根第三配线43。第i(在此，i是1～M的整数)个分支源配线44的第一配线41及第二配线42将第一信号供给到第i行中排列的多个像素31的像素电路33。位于第i个的第三配线43将第二信号供给到第i行中排列的所述多个像素31的像素电路33。

通过使用这种配线，能够提供使用通常使用的图像信号而将图像显示在显示区域15的显示装置10。

从数据驱动电路22向子像素32延伸有N×3根数据电源线455。数据驱动电路22将表示子像素32的亮度值的信号同时输出到一行的子像素32。

电源装置24将电力供给到TFT基板16。一根电源线45延伸到子像素32。电源线45在电源装置与第一子像素32之间分支为N×3根线。电源线45例如包括下述的高电源线451、低电源线452、重置电源线453及基准电源线454(参照图4)。分支为N×3根线的电源线45包括与分支源的种类和数量相同种类及相同数量的电源线45。

水平方向上排列成1行的N×3个子像素32共用第一配线41、第二配线42及第三配线43。换言之，例如，第i行的N×3个子像素32连接到第i个第一配线41、第i个第二配线42以及第i个第三配线43全体。在此，i是大于或等于1且小于或等于M的整数。

在竖直方向上排列成1列的M个子像素32共用包括数据线455的电源线45。换言之，例如，第j列的M个子像素32连接到在电源装置与第一子像素32之间分支的电源线45中的一个。换言之，第j列的M个子像素32连接到分支的电源线45中包括的所有的电源线45。另外，第j列的M个子像素32连接到第j个数据线455。

图4是像素电路33的等效电路图。像素电路33连接到有机发光元件34。像素电路33包括第一晶体管51、第二晶体管52以及第三晶体管53。另外，像素电路33还包括第四晶体管54、第五晶体管55、驱动晶体管56及保持电容器47。保持电容器47具有在显示区域15显示一个画面期间保持有机发光元件34的亮度恒定的功能。

图4示出一个子像素32中包括的像素电路33及有机发光元件34。一个子像素32中包括的像素电路33的构成元件位于参照图2说明的一个子像素32的矩形区域的内部。

在后续的图中，将第一晶体管51用符号T1表示，第二晶体管52用符号T2表示，第三晶体管53用符号T3表示，第四晶体管54用符号T4表示，第五晶体管55用符号T5表示，驱动晶体管56用符号T6表示，保持电容器47用符号Cst表示。

第一配线41、第二配线42、第三配线43、高电源线451、重置电源线453、基准电源线454、数据线455及有机发光元件34的阳极电极18(参照图6)连接到像素电路33。低电源线452连接到有机发光元件34的阴极电极。

高电源线451供给高电源电压VDD。低电源线452供给低电源电压VSS。重置电源线453供给重置电压Vrst。基准电源线454供给基准电压Vref。数据线455如上所述供给表示子像素32的亮度的信号(也称作数据信号)。

在本实施方式中，低电源线452、重置电源线453及基准电源线454的电位设定为比高电源线451的电位低。例如，将重置电源线453和基准电源线454设置为共用。

第一晶体管51连接到基准电源线454、第二晶体管52及保持电容器47的第一端子。第二晶体管52连接到保持电容器47的第一端子、驱动晶体管56的栅极电极(以下，简称作栅极)、以及第三晶体管53。第三晶体管53连接到数据线455、驱动晶体管56的栅极、以及第二晶体管52。

第四晶体管54连接到高电源线451、保持电容器47的第二端子及驱动晶体管56的源极电极(以下，简称作源极)。

驱动晶体管56的漏极电极(以下，简称作漏极)连接到有机发光元件34的阳极电极及第五晶体管55。第五晶体管55连接到重置电源线453和驱动晶体管56的漏极。

第一配线41连接到第一晶体管51的栅极。第二配线42连接到第三晶体管53的栅极及第五晶体管55的栅极。第三配线43连接到第二晶体管52的栅极及第四晶体管54的栅极。

驱动晶体管56控制供给到有机发光元件34的电流。下面将对像素电路33的操作进行详细说明。

着眼于第一晶体管51、第二晶体管52及第三晶体管53用另一种表述说明像素电路33。第一晶体管51、第二晶体管52、以及第三晶体管53串联连接。第二晶体管52和第三晶体管53的连接点连接到驱动晶体管56的栅极。

如上所述，像素电路33包括控制供给到有机发光元件34的电流的驱动晶体管56。像素电路33包括串联连接的第一晶体管51、第二晶体管52、第三晶体管53。第一晶体管51、第二晶体管52、第三晶体管53依次串联连接。第二晶体管52和第三晶体管53的连接点连接到驱动晶体管56的栅极。第一配线41、第三配线43、第二配线42依次分别连接到第一晶体管51至第三晶体管53的栅极。

通过使用以这种方式构成的像素电路33，用于布置晶体管等所需的面积减小。因此，能够提供像素31的面积小的显示装置10、即高精密的显示装置10。

如上所述，像素电路33包括第四晶体管54、第五晶体管55以及保持电容器47。第四晶体管54连接在高电源线451和驱动晶体管56之间。有机发光元件34连接在驱动晶体管56和具备比高电源线451低的电位的低电源线452之间。第五晶体管55连接在驱动晶体管56和有机发光元件34的连接点与具有比高电源线451低的电位的重置电源线453之间。保持电容器47连接在第一晶体管51和第二晶体管52的连接点与第四晶体管54和驱动晶体管56的连接点之间。第一晶体管51连接在基准电源线454和第二晶体管52之间。第三晶体管53连接在供给施加于驱动晶体管56的栅极的电压的数据线455与第二晶体管52之间。第二配线42连接到第三晶体管53的栅极、及第五晶体管55的栅极。第三配线43连接到第二晶体管52的栅极、及第四晶体管54的栅极。

在此，第一电源线例如是高电源线451，第二电源线例如是低电源线452，第三电源线例如是重置电源线453，第四电源线454例如是基准电源线454，第五电源线455例如是数据线455。

通过使用以这种方式构成的像素电路33，能够防止图像残留现象及漏发光现象。因此，能够提供具有高图像质量的显示装置10。下面对图像残留现象及漏发光现象进行说明。另外，下面还对通过根据本实施方式的像素电路33能够防止图像残留现象的理由进行说明。

图5是子像素32的示意俯视图。图6及图7是子像素32的示意剖视图。在以下的示意俯视图中，保持电容器的面积、驱动晶体管的沟道长度、各图案的粗细和间隔、以及子像素32的高宽比大致相同。图5是以放大比例示出从显示装置10的前侧观察到的一个子像素32所对应的部分及其周边的图。图6是沿图5中示出的VI－VI线截取的子像素32的示意剖视图。另外，图7是沿图5中示出的VII－VII线截取的子像素32的示意剖视图。

在图5中，点划线表示子像素32的边界。如上所述，显示装置10不包括表示子像素32之间的边界的实物。因此，图5中所示的点划线不表示实物，而是用于说明的虚拟线。

将参照图5至图7说明显示装置10的结构。首先，将参照图6及图7说明子像素32的剖面结构的概要。子像素32包括第一基板11、基底绝缘层61、活性层62、栅极绝缘层63、栅极64(也称作栅极电极64或栅极部64)、层间绝缘层65、漏极66(也称作漏极电极66或漏极部66)、平坦化层67、阳极电极18及第一绝缘部69。另外，子像素32在第一绝缘部69的上侧包括未图示的有机发光层。显示装置10包括覆盖排列成矩形图案的子像素32的有机发光层及第一绝缘部69的阴极电极19(参照图1)和第二基板12(参照图1)。在图5至图7中，未图示有机发光层、阴极电极19及第二基板12。

第一基板11是具有矩形形状的玻璃基板。基底绝缘层61位于第一基板11上。基底绝缘层61是覆盖第一基板11的一个面的均匀厚度的层。基底绝缘层61例如是氧化硅等绝缘体制的层。

活性层62位于基底绝缘层61上。如图5所示，一个子像素32内设置的活性层62包括第一部分621和第二部分622。

第一部分621在子像素32的左下侧包括起始端部，沿子像素32的长边向上延伸，在子像素32的长边的中心附近向右弯曲的位置上再次向上延伸，经过“L”字型区域之后，进一步向上延伸越过子像素32的区域的上侧设置的边缘。第二部分622是下邻的子像素32的第一部分的延伸部。第二部分622从子像素32的下缘起始经过右侧开口的“U”字型的部分之后向上延伸，并且在第一部分621的“L”字型的部分的右侧包括终端部。

换言之，第一部分621和第二部分622在沿竖直方向相邻的两个子像素32内连续。一个子像素32包括与在上侧相邻的子像素32共用的第一部分621、以及与在下侧相邻的子像素32共用的第二部分622二者。

活性层62例如是多晶硅半导体等薄膜半导体制的层。可替选地，活性层62是作为氧化物半导体的InGaZnO制的层。连接各晶体管的配线的材料或连接晶体管和保持电容器47的配线的材料不仅可以是半导体的活性层，而且可以是金属。

返回图6及图7继续进行说明。栅极绝缘层63覆盖活性层62以及基底绝缘层61的未被活性层62覆盖的整个面。栅极绝缘层63例如是氧化硅等具有绝缘性的层。

栅极64位于栅极绝缘层63上。如图5所示，栅极64包括第一配线41、第二配线42、第三配线43、“L”字型区域以及矩形区域。第一配线41、第二配线42及第三配线43均具有沿水平方向延伸的带状。第一配线41、第二配线42及第三配线43越过子像素32的右侧及左侧的边界，延伸至相邻的子像素32。第一配线41位于第三配线43的上侧。第二配线42位于第三配线43的下侧。

如上所述，第一配线41配置于作为像素31的上侧的第一边侧。第二配线42配置于第二边侧，第二边侧面向与上述的像素31相同的像素31的第一边侧。第三配线43配置于第一配线41和第二配线42之间的中央附近。

根据第一配线41至第三配线43的配置，能够抑制子像素32内的第一配线41至第三配线43的引线迂回变得复杂。

通过使用具有这种配置的第一配线41、第二配线42及第三配线43，能够防止由于配线的交叉引起的寄生电容的产生。因此，能够提供亮度不均性降低的高图像质量的显示装置10。

如图5所示，图的上侧所示的栅极64的“L”字型区域位于第一配线41与第三配线43之间。栅极64的“L”字型区域与上述的活性层62的“L”字型区域重叠。栅极64的“L”字型区域比活性层62的“L”字型区域略小。因此，活性层62的L字型区域的边缘不与栅极64的“L”字型区域重叠。

活性层62的“L”字型区域与栅极64的“L”字型区域彼此相对的部分以及设置于它们之间的栅极绝缘层63形成保持电容器47(参照附图标记CST)。如上所述，保持电容器47配置于设置在第一配线41和第三配线43之间的区域。

由于保持电容器47配置于第一配线41和第三配线43之间的区域，因此能够将晶体管的配置最优化，并且能够减小像素面积。将参照图9进行详细说明。

图5的下侧所示的栅极64的矩形区域位于第三配线43和第二配线42之间。栅极64的矩形区域覆盖活性层62的“U”字型部分。

栅极64的材料例如是纯金属、合金或ITO等导体。栅极64可以是多种金属、合金及ITO等的层叠体。

返回图6及图7继续进行说明。层间绝缘层65覆盖栅极64及未被栅极64覆盖的栅极绝缘层63。层间绝缘层65的上侧包括反映了下侧层的形状的凸凹图案。层间绝缘层65例如是氧化硅等绝缘体制的层。

如上所述，在子像素32内，第一配线41、第二配线42、第三配线43、“L”字型区域以及矩形区域相互分离。栅极64的下侧通过栅极绝缘层63绝缘。栅极64的上侧通过层间绝缘层65绝缘。因此，第一配线41和第二配线42在像素电路33中绝缘。通过这种绝缘，第一配线41和第二配线42处于电气非接触状态，能够将相同的信号供给到作为不同的配线的第一配线41和第二配线42。

漏极66的上部位于层间绝缘层65上，漏极66的下部位于活性层62上。漏极66经由第一导电部71连接到活性层62。如图5所示，通过漏极层，形成高电源线451、基准电源线454及数据线455。

高电源线451、基准电源线454及数据线455分别具有沿竖直方向延伸的带状。右侧是高电源线451，中央是基准电源线454，左侧是数据线455。高电源线451、基准电源线454及数据线455越过子像素32的上侧及下侧的边界，延伸到相邻的子像素32。下面对第一导电部71的平面状配置进行说明。

漏极66的材料是纯金属、合金或ITO等导体。漏极66可以是多种金属、合金及ITO等的层叠体。漏极66的材料可以与栅极64的材料不同。漏极66的材料可以与栅极64的材料相同。

如上所述，高电源线451、基准电源线454以及数据线455沿第二方向配置。通过使用其中如此配置电源线45的像素电路33，能够优化像素31的布局。因此，能够提供像素31的面积小的显示装置10，换言之，高精密的显示装置10。

返回图6及图7继续进行说明。平坦化层67覆盖漏极66以及未被漏极66覆盖的层间绝缘层65。平坦化层67的上侧的面是平坦的。平坦化层67例如是感光性丙烯酸树脂等有机材料制的层。

阳极电极18位于平坦化层67上。阳极电极18具有针对每个子像素32分离的形状，并部分覆盖平坦化层67。

阳极电极18经由第二导电部72连接到漏极66。下面对第二导电部72的平面状配置进行说明。

第一绝缘部69位于平坦化层67以及阳极电极18的一部分上。在第一绝缘部69中，形成不覆盖阳极电极18的开口部691。在下述的说明中，将除开口部691以外的第一绝缘部69记载为非开口部692。第一绝缘部69是有机材料制的层。

开口部691被未图示的有机发光层覆盖。有机发光层是当流通电流时发光的有机化合物的层。阴极电极19(参照图1)覆盖有机发光层及第一绝缘部69。

对参照图4说明的像素电路33与参照图5至图7说明的子像素32的结构之间的关系进行说明。

阴极电极19在显示区域15(参照图1)的外侧连接到低电源线452。阳极电极18经由第二导电部72及漏极66连接到驱动晶体管56的源极。关于第一配线41、第二配线42、第三配线43、高电源线451、基准电源线454及数据线455，在图4至图7中使用相同的附图标记，因此不再对其进行说明。

对子像素32内的晶体管的配置进行说明。活性层62的与第一配线41重叠的部分(也称作交叉部分)形成第一晶体管51的沟道区域。活性层62在两个部位上与第三配线43重叠。其中，位于左侧的重叠部分的活性层62形成第二晶体管52的沟道区域。另外，位于右侧的重叠部分的活性层62形成第四晶体管54的沟道区域。

活性层62在两个部位上与第二配线42重叠。其中，位于左侧的重叠部分的活性层62形成第三晶体管53的沟道区域。另外，位于右侧的重叠部分的活性层62形成第五晶体管55的沟道区域。将活性层62中形成的“U”字型沿顺时针方向旋转90°得到的部分形成驱动晶体管56的沟道区域。

第一晶体管51的沟道区域和第二晶体管52的沟道区域经由活性层62连接。在下面示出的说明中，将连接第一晶体管51的沟道区域和第二晶体管52的沟道区域的活性层62记载为第一连接配线。第一连接配线从第二晶体管52的沟道区域延伸到上侧，换言之，沿第二方向延伸，并经由“L”字型区域连接到第一晶体管51的沟道区域。第一连接配线是通过将杂质添加到其中来减小电阻值的活性层62。

第二晶体管52的沟道区域和第三晶体管53的沟道区域经由活性层62连接。在下面示出的说明中，将连接第二晶体管52的沟道区域和第三晶体管53的沟道区域的活性层62记载为第二连接配线。第二连接配线从第三晶体管53的沟道区域沿子像素32的长边延伸到上侧，换言之，沿第二方向延伸，并在子像素32的长边方向的中央附近向右弯曲而连接到第二晶体管52的沟道区域。第二连接配线也是通过将杂质添加到其中而减小电阻值的活性层62。

如上所述，第一连接配线及第二连接配线由半导体的活性层62构成。以这种方式，通过使用构成晶体管的一部分的半导体的活性层62作为配线，能够将像素的布局最优化。因此，能够提供像素31的面积减小的显示装置10，换言之，高精密的显示装置10。

由于层从下侧到上侧为活性层62、栅极绝缘层63、以及栅极层64的顺序，因此在活性层62的图案和栅极64的图案彼此交叉的区域中形成沟道区域，与沟道区域相对应的区域中设置的栅极64的图案用作晶体管的栅极。第一晶体管51的栅极连接到第一配线41。第二晶体管52的栅极及第四晶体管54的栅极连接到第三配线43。第三晶体管53的栅极及第五晶体管55的栅极连接到第二配线42。

如上所述，第一配线41及第二配线42供给第一信号。第三配线43供给第二信号。第一晶体管51至第五晶体管55的各晶体管在源极和漏极之间进行在导通状态和截止状态之间切换的开关操作。下面对像素电路33的操作进行详细说明。

如上所述，显示装置10包括连接第一晶体管51的沟道区域和第二晶体管52的沟道区域的第一连接配线。另外，显示装置10包括连接第二晶体管52的沟道区域和第三晶体管53的沟道区域的第二连接配线。第一连接配线及第二连接配线沿与第一方向交叉的第二方向配置。

通过使用这种连接配线，能够防止由于配线的交叉引起的寄生电容的产生。因此，能够提供亮度不均性降低的高图像质量的显示装置10。

由于第一连接配线及第二连接配线沿第二方向(图1的箭头DRC2的方向)配置，因此晶体管的沟道区域的较长部分的布局能够沿竖直方向配置。

参照比较例对具有如上所述的结构的根据本实施方式的显示装置10的效果进行说明。在此，对于比较例和本实施方式共同的部分，不再进行说明。

对比较例的结构进行说明。图8是比较例的像素电路933的等效电路图。对比较例的像素电路933进行说明。在此，对于与图4所示的根据本实施方式的像素电路33共同的部分，不再进行说明。对构成等效电路的晶体管及电容器，标注与根据本实施方式的像素电路33的相应的晶体管及相应的电容器的附图标记相同的附图标记进行说明。

扫描线40、第三配线943、高电源线9451、重置电源线9453、基准电源线9454、数据线9455以及有机发光元件934的阳极电极连接到像素电路933。低电源线9452连接到有机发光元件934的阴极电极。

高电源线9451供给高电源电压VDD。低电源线9452供给低电源电压VSS。重置电源线9453供给重置电压Vrst。基准电源线9454供给基准电压Vref。如上所述，数据线9455供给表示子像素932的亮度的信号。

未图示的比较例的扫描驱动电路将第一信号经由扫描线40供给到像素电路933。未图示的比较例的Em驱动电路将第二信号经由第三配线943供给到像素电路933。

第一晶体管51连接到基准电源线9454、第二晶体管52以及保持电容器47的第一端子。第二晶体管52连接到保持电容器47的第一端子、第三晶体管53以及驱动晶体管56的栅极。第三晶体管53连接到数据线9455、第二晶体管52以及驱动晶体管56的栅极。

第四晶体管54连接到高电源线9451、保持电容器47的第二端子以及驱动晶体管56的源极。

驱动晶体管56的漏极连接到有机发光元件34的阳极电极和第五晶体管55。第五晶体管55连接到重置电源线9453和驱动晶体管56的漏极。

扫描线40连接到第一晶体管51的栅极、第三晶体管53的栅极以及第五晶体管55的栅极。

对比较例的像素电路933和根据本实施方式的像素电路33之间的主要区别进行说明。在本实施方式中，从扫描驱动电路21输出的一个分配源配线44(参照图2)在像素电路33的外部分支为两条线。具体而言，分支点配置于显示区域15和驱动电路20之间的区域中。在比较例中，从未图示的比较例的扫描驱动电路输出的一根扫描线40在像素电路933内部分支为两条线。

图9是比较例的子像素932的示意俯视图。图9以放大比例表示从未图示的比较例的显示装置的前侧观察到的比较例的一个子像素932所对应的部分及其周边的图。对于与图5所示的根据本实施方式的像素电路33共同的部分，不再进行说明。子像素932包括活性层962、栅极964以及漏极966。

如图9所示，一个子像素932内的活性层962包括第一部分9621、第二部分9622以及第三部分9623。第一部分9621在子像素932的左下侧包括起始端部，并沿子像素932的短边向右延伸，在子像素932的短边的中央附近向上弯曲，在子像素932的上侧沿逆时针方向进行U形转弯并向下延伸，并在起始端部的右上侧包括终端部。

第二部分9622在子像素932的右下侧包括一端，向上延伸，经过右侧开口的“U”字型部分之后进一步向上延伸，并且在第一部分进行U形转弯的位置的右侧包括终端部。第三部分9623为大致矩形，并位于子像素932的上端。

如图9所示，栅极964包括扫描线40、第三配线943、“L”字型区域以及矩形区域。扫描线40包括带状部分和“L”字型部分。带状部分越过子像素932的右侧及左侧的边界延伸到相邻的子像素932。“L”字型部分沿着子像素932的左侧从带状的部分向上延伸，并从子像素932的下侧在大约1/3的位置处向右侧弯曲。

第三配线943包括带状部分和“T”字型部分。带状部分越过子像素932的右侧及左侧的边界，延伸到相邻的子像素932。T字型部分在从带状部分的中央附近延伸到下侧的位置处分支为左侧和右侧。分支的左侧的部分与活性层962的第一部分9621交叉。分支的右侧的部分与活性层962的第二部分9622交叉。

栅极964的“L”字型区域位于第三配线943与子像素932的上侧之间。栅极964的“L”字型区域与上述的活性层962的第三部分9623重叠。栅极964的“L”字型区域比第三部分9623略小。因此，第三部分9623的边缘不与栅极964的“L”字型区域重叠。栅极964的“L”字型区域与第三区域9623相互面对的部分及设置在其之间的未图示的栅极绝缘层形成保持电容器47。

栅极964的矩形区域位于第三配线943与扫描线40之间。栅极964的矩形区域覆盖活性层962的第二部分9622的“U”字型部分。

如图9所示，通过漏极层，形成高电源线9451、基准电源线9454及数据线9455。

高电源线9451、基准电源线9454及数据线9455分别是沿竖直方向延伸的带状。右侧是高电源线9451，中央是基准电源线9454，左侧是数据线9455。高电源线9451、基准电源线9454及数据线9455越过子像素932的上侧及下侧的边界，延伸到相邻的子像素932。

下面对漏极966的除高电源线9451、基准电源线9454及数据线9455以外的部分进行说明。

在此，保持电容器47和第二晶体管52经由连接漏极层966a连接。

对参照图8说明的比较例的像素电路933和参照图9说明的比较例的子像素932的结构之间的关系进行说明。关于扫描线40、第三配线943、高电源线9451、基准电源线9454及数据线9455，在图8和图9中使用共同的名称，因此不再对其进行说明。

活性层962的第一部分9621的与扫描线40的“L”字型部分重叠的部分形成第一晶体管51的沟道区域。第一部分9621的在U形转弯位置的下侧与第三配线943重叠的部分形成第二晶体管52的沟道区域。第一部分9621的与扫描线40的带状部分重叠的部分形成第三晶体管53的沟道区域。

活性层962的第二部分9622的与第三配线943重叠的部分形成第四晶体管54的沟道区域。第二部分9622的“U”字型部分形成驱动晶体管56的沟道区域。

在比较例中，也将连接第一晶体管51的沟道区域和第二晶体管52的沟道区域的活性层962记载为第一连接配线。另外，将连接第二晶体管52的沟道区域和第三晶体管53的沟道区域的活性层962记载为第二连接配线。第一连接配线及第二连接配线分别是通过将杂质添加到其中来降低电阻值的活性层962。

[防止由馈通现象引起的亮度不均的效果]

对根据本实施方式的防止由馈通现象引起的亮度不均的效果进行说明。在图9所示的情况下，连接漏极层966a设为包括金属部件。另外，第三配线943由金属制成。在连接漏极层966a和第三配线943之间，配置有绝缘层(未图示)。根据这种结构，在连接保持电容器47和第二晶体管52的连接漏极层966a与第三配线943相互交叉的部分(参照附图标记F)中，形成有寄生电容。在以下示出的说明中，将如此形成的寄生电容的部分记载为寄生电容形成部F。如图9所示，在比较例的子像素932中，寄生电容形成部F位于第二晶体管52的沟道部的上侧。

图10是示出发生馈通现象的状态的说明图。图10示出比较例的有机发光元件934处于发光状态的情况下的像素电路933的等效电路。仅图示了导通状态的晶体管，第一晶体管51(参照图8)、第三晶体管53(参照图8)及第五晶体管55(参照图8)处于截止状态，因此未图示。

在发光时间段t3的起始时，随着Em信号从H下降到L，第二晶体管52从截止状态变化到导通状态，像素电路933处于图10所示的状态。在像素电路33成为图10所示的状态的情况下，有机发光元件934开始发光。

漏极电流Ids从驱动晶体管56的源极流到漏极。漏极电流Ids根据驱动晶体管56的栅极与源极之间的电位差而变化。

漏极电流Ids从有机发光元件934的阳极电极流到阴极电极。有机发光元件934以根据从阳极电极流到阴极电极的电流的量的亮度发光。

第二晶体管52的源极和漏极处于与各电源、任何其他的晶体管等不导通的浮动节点的状态。另一方面，在连接保持电容器47及第二晶体管52的源极或漏极的配线与第三配线943之间，换言之，图9所示的寄生电容形成部F中，产生寄生电容Cp。

当Em信号从H下降到L时，发生经由寄生电容Cp改变浮动节点的电位的馈通现象。馈通现象是浮动节点内设置的电荷经由寄生电容或栅极绝缘膜等的电容而移动的现象。在比较例中，发生馈通现象的原因是图10中所示的寄生电容Cp。

根据馈通现象，驱动晶体管56的栅极源极间电压Vgs变化。因此，驱动电流Ids变化，有机发光元件934的发光亮度变化。换言之，在比较例的显示装置中，由于馈通现象，发生亮度不均。

在根据本实施方式的显示装置10中，能够防止由于馈通现象引起的亮度不均的发生。图11是说明能够防止馈通现象的理由的示意图。图11示出根据本实施方式的在水平方向上连续的两个子像素32。

在图9所示的比较例的子像素932中，保持电容器47和第二晶体管52经由连接漏极层966a连接，该连接漏极层966a和第三配线943在图9中的附图标记F表示的区域中相互交叉。

另一方面，在图11所示的本实施方式中，第一配线41、第二配线42及第三配线43横跨多个子像素32。在图11所示的情况下，连接第二晶体管52和保持电容器47的配线部直接连接到活性层62的图案，而不与栅极层64和漏极层66交叉。因此，根据本实施方式的子像素32不包括寄生电容形成部F。因此，在根据本实施方式的子像素32中，不发生由寄生电容形成部F引起的寄生电容Cp。

如上所述，比较例中的馈通现象的原因是寄生电容Cp。根据本实施方式的显示装置10不包括寄生电容形成部F。另外，确实，根据本实施方式的第二晶体管52具有根据设置在栅极64和活性层62之间的栅极绝缘膜的电容，但其部件在比较例和本实施方式中相似。

如上所述，根据本实施方式的显示装置10能够抑制由于馈通现象引起的亮度不均。因此，能够抑制图像质量的降低。

另外，对寄生电容Cp进行说明。寄生电容Cp的大小与第三配线943和漏极966相互面对的面积成比例。因此，寄生电容Cp的大小基于寄生电容形成部F中的第三配线943的宽度和漏极966的宽度而变化。换言之，子像素932之间的寄生电容Cp的大小根据制造误差的影响而改变。例如，在TFT的制造过程中，在主要对图案进行加工的蚀刻工序中，在基板面内发生图案尺寸的分布。

图12是说明寄生电容Cp的改变的影响的图。在图12中，横轴是Cp/(Cp+Cst)。如上所述，Cp表示寄生电容，Cst表示保持电容器47的电容。在图12中，横轴是无量纲的。在图12中，纵轴是驱动晶体管56的漏极电流Ids。在图12中，纵轴的单位是安培。在图12中，实线表示Cp/(Cp+Cst)和Ids之间的关系。导出Cp/(Cp+Cst)和漏极电流Ids之间的关系的方法如下所示。

通过使用半导体装置(TFT)的饱和区域中的漏极电流的数学式，漏极电流Ids由等式(1)表示。在此，饱和区域表示与栅极源极间电压相比漏极源极间电压充分大的施加条件。

【数值表达式1】

W是晶体管的沟道宽度。

L是沟道长度。

μ是迁移率。

Cox是栅极绝缘膜的电容。

Vgs是栅极源极间电压。

Vth是阈值电压。

如等式(1)所示，尽管漏极电流Ids基于驱动晶体管的栅极源极间电压Vgs来确定，驱动晶体管的源极电压Vs在发光时间段期间连接到VDD。

驱动晶体管的剩余的栅极电压Vg被导出。基于第二晶体管52从截止状态变成导通时包括保持电容器47的两端以及Em信号端子的三个节点处的电荷保存原理，满足等式(2)。

【数值表达式2】

Vg＝k(Vgl-Vgh)

+(1-k)(VDD-Vdata+Vth)+Vref...(2)

Vgl是信号(Em)的L电平。

Vgh是信号的H电平。

K使用寄生电容Cp和保持电容器47的电容Cst由下式表示。

k＝Cp/(Cp+Cst)

基于上述的等式(1)及等式(2)，求出Cp/(Cp+Cst)和漏极电流Ids之间的关系。图12所示的图是数据电压Vdata＝+2.25V的情况下的示例。

以Cp/(Cp+Cst)以0.0060为中心改变±5％的情况下的影响为例进行说明。如图12所示，漏极电流Ids的改变为±2.6％。根据漏极电流Ids的改变，有机发光元件34的亮度改变。这种改变引起亮度不均。

如参照图12所说明，根据本实施方式的显示装置10不包括寄生电容形成部F。因此，与比较例的显示装置相比，能够减小由于寄生电容Cp的影响产生的亮度不均。

[抑制由于外部干扰引起的亮度不均的效果]

存在有有机发光元件34的发光亮度在发光时段的中途变化的情况。因此，发生亮度不均。

图13及图14是说明活性层62的耦合寄生电容减小的效果的示意图。图13示出根据本实施方式的有机发光元件34处于发光状态的情况下的像素电路33的一部分。在此，由虚线表示的晶体管表示处于截止状态的晶体管。如上所述，第一晶体管51及第三晶体管53处于截止状态。

第二晶体管52的源极和漏极处于不与其他晶体管等外部电路连接的浮动节点的状态。在图13中，双点划线包围的部分示意性示出第二晶体管52的源极和漏极之间。浮动节点的电位可能容易受外部干扰影响。外部干扰例如是相邻的配线的电位的变化、来自显示装置10的外部的电子噪声的入射等。在配线与其他的配线等之间产生的耦合寄生电容大的情况下，外部干扰的影响增大。

如上所述，在驱动晶体管56的栅极的电位变化的情况下，有机发光元件34的亮度也变化。由于发光时间段期间的有机发光元件34的亮度的变化，发生亮度不均。

图14是从图5所示的示意性俯视图中去除对于浮动节点的说明不需要的部分得到的示意图。在图14中，双点划线包围的部分(参照附图标记W14)表示第二晶体管52和第三晶体管53之间的配线(以下，称作配线W14)。配线W14如图5所示，连接到驱动晶体管56的栅极。

图15是示出活性层62的耦合寄生电容减小的效果的比较例的示意图。图15是示出图9所示的示意性俯视图中的与图14相对应的部分的示意图。在图15中，双点划线所包围的部分(参照附图标记W15)表示第一晶体管51与第三晶体管53之间的配线(以下，称作配线W15)。配线W15如图8所示，连接到驱动晶体管56的栅极。配线W14和W15如上所述在发光时间段期间处于浮动状态。换言之，配线W14和W15包括在发光时间段期间成为浮动节点的节点。配线W14和W15是对参照图2和图3说明的像素电路33的特性敏感的部分的示例。

第一晶体管51和第二晶体管52之间，由活性层62构成的配线部分被栅极64覆盖(参照图5、图6、图14)。根据覆盖该配线部分的栅极64，能够阻挡对配线部分的外部干扰。因此，关于该配线部分，可以不考虑外部干扰的影响。

在包括浮动节点的配线的长度较长的情况下，可能容易受到外部干扰的影响。在容易受到外部干扰的影响的情况下，驱动晶体管56的栅极的电位更大地改变。因此，通过缩短包括浮动节点的配线的长度，不容易受到外部干扰的影响。因此，由于栅极的电位的改变引起的有机发光元件34的亮度的改变减小，因此能够抑制亮度不均。

将图14所示的情况和图15所示的情况相互比较进行说明。如图所示，根据本实施方式的配线W14的长度小于根据比较例的配线W15的长度。因此，在本实施方式中，与比较例相比，配线W14的耦合寄生电容低，不容易受到外部干扰的影响。因此，根据本实施方式，能够实现抑制了由于外部干扰引起的亮度不均的显示装置10。

对根据本实施方式的配线W14的长度比根据比较例的配线W15的长度短的理由进行说明。在本实施方式中，在第一配线41与第二配线42之间配置第三配线43。第一晶体管51的栅极连接到第一配线41。第二晶体管52的栅极连接到第二配线42。第三晶体管53的栅极连接到第二配线42。

因此，能够将串联连接的第一晶体管51、第二晶体管52及第三晶体管53配置在第一配线41、第三配线43及第二配线42的附近。以这种方式，能够实现包括浮动节点的配线短的配置。

此外，如上所述，在第一晶体管51和第二晶体管52之间，由活性层62构成的配线部分被栅极64覆盖。因此，对于该配线部分，可以不考虑外部干扰的影响。

另一方面，在比较例中，第一晶体管51的栅极和第三晶体管53的栅极均连接到扫描线40。同时，在第一晶体管51和第三晶体管53之间串联连接的第二晶体管52的栅极连接到第三配线943。

因此，需要将位于串联连接的三个晶体管的两端的第一晶体管51和第三晶体管53以相互靠近的方式配置成“U”字型。以这种方式，如图15所示，产生弯曲成“U”字型的长配线W15。

[减小接触孔的数量的效果]

接触孔是连接设置于绝缘层的上侧上的导电层和设置于绝缘层的下侧上的导电层的导电部。参照图6及图7说明的第一导电部71及第二导电部72是接触孔的例子。

图16是示出减少接触孔的数量的效果的示意图。图16是从图5所示的示意俯视图中删除对于减少接触孔的数量的效果的说明所不需要的部分得到的示意图。在下面的说明中，对图16所示的范围的子像素32进行说明。

根据本实施方式的子像素32包括四个第一导电部71，换言之，四个接触孔。第一导电部71中的两个第一导电部沿子像素32的下侧设置，第一导电部71中的一个第一导电部设置在中央部，第一导电部71中的一个第一导电部设置在驱动晶体管56的附近。

图17是示出减小接触孔的数量的效果的比较例的示意图。图17是示出图9所示的示意俯视图中的与图16相对应的部分的示意图。在下面的说明中，对图17所示的范围的子像素932进行说明。

比较例的子像素932包括六个第一导电部971，换言之，六个接触孔。在第一导电部971中，一个第一导电部971位于子像素932的左下侧，一个第一导电部971位于子像素932的斜右上侧，一个第一导电部971位于中央部，两个第一导电部971位于设置在中央部的一个第一导电部的上方，一个第一导电部971位于驱动晶体管56的附近。

将图16所示的情况和图17所示的情况相互比较。根据本实施方式的接触孔的数量与比较例的接触孔的数量相比少两个。根据本实施方式的接触孔的数量是比较例的接触孔的数量的2/3。

存在接触孔引起导电缺陷等缺陷的情况。根据本实施方式，通过减小接触孔的数量，缺陷的数量减少，因此，能够提供具有高制造良率的显示装置10。

[减小子像素32的大小的效果]

图18A和18B是示出减小子像素32的大小的效果的示意图。图18A是图9所示的比较例的子像素932的示意俯视图。图18B是图5所示的根据本实施方式的子像素32的示意俯视图。

图18A和图18B所示的情况与图18A和图18B所示的实质的结构不直接涉及不同，两者的条件统一。具体而言，保持电容器47的面积、驱动晶体管56的沟道长度、各图案的粗细和间隔、以及子像素32和比较例的子像素932的高宽比相同。图18B所示的子像素32的竖向尺寸及水平尺寸比图18A所示的比较例的子像素932的竖向尺寸及水平尺寸短百分之13。

根据本实施方式，能够将具有相同功能的像素电路33配置在小面积上。因此，能够提供像素31小、换言之高精度的显示装置10。

[简化扫描驱动电路21的效果]

图19是示出简化扫描驱动电路21的效果的示意图。图19是显示装置10的示意俯视图。图19示出排列有子像素32的显示区域15、扫描驱动电路21、Em驱动电路23、分支源配线44、第一配线41、第二配线42以及第三配线43。

在图19中，水平方向是上述的第一方向，换言之，扫描线方向。另外，在图19中，竖直方向是上述的第二方向，换言之，扫描方向。以在第二方向上排列有三个像素31(参照图2)的情况为例进行说明。

扫描驱动电路21包括多个单位驱动电路211。一个单位驱动电路211生成供给到排列成一行的子像素32的第一信号。单位驱动电路211在驱动IC 13(参照图1)的控制下操作。

分支源配线44从单位驱动电路211延伸到右侧。单位驱动电路211将用于控制像素电路33的第一信号输出到分支源配线44。一个分支源配线44在扫描驱动电路21和第一子像素32(位于最左侧的子像素32)之间分支为包括第一配线41和第二配线42的两根配线。

第三配线43从Em驱动电路23延伸到左侧。Em驱动电路23将用于控制像素电路33的第二信号输出到第三配线43。第三配线43不与第一配线41、第二配线42以及分支源配线44交叉。第三配线43位于将第一信号供给到同一子像素32的第一配线41和第二配线42之间。

图20是示出简化扫描驱动电路21的效果的比较例的示意图。在图20所示的比较例中，使用与参考图5等说明的本实施方式相同的子像素32及Em驱动电路23。因此，对于子像素32及Em驱动电路23，在本实施方式和比较例中使用相同的附图标记进行说明。

图20是比较例的显示装置910的示意俯视图。图20示出排列有子像素32的显示区域915、扫描驱动电路921、Em驱动电路23、第一配线941、第二配线942以及第三配线943。

比较例的扫描驱动电路921包括右侧扫描驱动电路26及左侧扫描驱动电路27。右侧扫描驱动电路26及左侧扫描驱动电路27分别包括多个单位驱动电路211。右侧扫描驱动电路26及左侧扫描驱动电路27内配置的单位驱动电路211中的每一者是与图19中所示的单位驱动电路211相同的电路。

第一配线941从左侧扫描驱动电路27内设置的单位驱动电路211绕过右侧扫描驱动电路26内设置的单位驱动电路211延伸到右侧。一个单位驱动电路211生成向连接到排列在一根扫描线上的子像素32的第一配线941供给的第一信号。单位驱动电路211在未图示的比较例的驱动IC的控制下操作。

第二配线942从右侧扫描驱动电路26内设置的单位驱动电路211延伸到右侧。一个单位驱动电路211生成向连接到排列在一根扫描线上的子像素932的第二配线942供给的第一信号。单位驱动电路211在未图示的比较例的驱动IC 13的控制下操作。

将图19和图20相互比较。根据本实施方式的显示装置10包括一个扫描驱动电路21，而不是包括右侧扫描驱动电路26及左侧扫描驱动电路27，。根据本实施方式的显示装置10包括从分支源配线44分支的第一配线41和第二配线42。

根据本实施方式，可将扫描驱动电路21的规模配置为比较例的扫描驱动电路921的规模的一半。另外，由于不需要控制右侧扫描驱动电路26和左侧扫描驱动电路27二者，因此可减小驱动IC 13的负荷。换言之，能够提供扫描驱动电路21的结构更简化的显示装置10。

如上所述，本实施方式实现伴随着配线交叉的亮度不均的防止、由于外部干扰引起的亮度不均的防止、基于接触孔数减少的生产率提高、基于子像素32的尺寸减小的高精密化、以及扫描驱动电路21的结构的简化等效果。

对本实施方式的技术意义进行说明。

参照图4说明的像素电路33及参照图8说明的比较例的像素电路933分别包括六个晶体管和一个保持电容器47。在以下示出的说明中，将该像素电路33记载为6T1C电路。6T1C电路是能够防止图像残留现象和漏发光现象的像素电路。下面对6T1C电路的操作进行说明。

图像残留现象是白色显示的信号输入到目前已进行黑色显示的像素31的情况下直至像素31实际以白色显示的亮度发光为止需要一些帧的现象。图像残留现象的原因是驱动晶体管56的磁滞特性。

漏发光现象是处于非发光时段的中途的有机发光元件34根据从相邻的子像素32等流入的电流而发光的现象。

在发生图像残留现象及漏发光现象的情况下，显示装置10的图像质量降低。通过采用6T1C电路作为像素电路33，能够提供具有高图像质量的显示装置10。

同时，在布局设计中，通常，对一个信号使用一根信号总线(输入线)。图9所示的子像素32的布局是基于对一个信号使用一根输入线的设计的布局。

为了使用6T1C电路实现具有高图像质量的显示装置10，本案发明人将向像素电路33供给第一信号的第一配线41和第二配线42、以及向像素电路33供给第二信号的第三配线43如图2和图3所示配置于子像素32内。通过这种结构，在子像素32内，能够抑制第一配线41到第三配线43的引线迂回变复杂。根据这种抑制，如参照图14和图15所述，能够缩短包括像素电路33中的浮动节点的配线。

另外，显示装置10的开发趋势之一是实现高精密化。为了将显示装置10实现高精密化，需要减小像素31及子像素32的尺寸。为了减小子像素32的尺寸，需要将像素电路33高效地配置于小面积。

通常，在布局设计中，随着要配置的部件的数量增加，电路的面积增大。因此，优选仅配置一个传输一个信号的配线构件。在配置两个传输一个信号的配线构件的情况下，子像素32的尺寸增大，具有难以实现高精密化的倾向。

但是，通过配置两个传输一个信号的配线，本案发明人实现了活性层62及连接配线短并且不产生分支的布局。因此，子像素32内的活性层62及连接配线的占用面积减小。另外，接触孔的数量减少。例如，如使用图18所说明的，能够将子像素32的竖向长度和水平长度缩短13％。

另外，获得寄生电容Cp减小、防止寄生电容Cp的变化、耦合寄生电容减小等效果。

但是，存在以使一根信号输出线从一个信号输出电路输出的方式进行电路设计的情况。换言之，存在第一配线41和第二配线42连接到相互不同的扫描驱动电路的情况。

图20是示出第一配线41和第二配线42连接到相互不同的扫描驱动电路的状态的图。如图1所示，根据本实施方式的扫描驱动电路21沿着显示区域15的左侧配置。

图20所示的比较例的扫描驱动电路921包括图19所示的根据本实施方式的扫描驱动电路21的数量的2倍所对应的单位驱动电路211。在比较例的扫描驱动电路921与图1所示的扫描驱动电路21同样地沿显示区域915的左侧配置的情况下，扫描驱动电路21的水平方向的宽度成为2倍。因此，显示区域915的周围设置的所谓的边框区域变粗。

为了防止这种边框区域变粗，本案发明人提出在扫描驱动电路21和显示区域15之间，一根分支源配线44分支为包括第一配线41和第二配线42的两根配线的结构。

图21是示出显示装置10的硬件结构的图。显示装置10包括FPC 14、驱动IC 13、TFT基板16及电源装置24。TFT基板16包括驱动电路20和显示区域15。驱动电路20例如包括扫描驱动电路21、数据驱动电路22以及Em驱动电路23。

驱动IC 13对经由FPC 14获得的图像信号进行处理，并将处理后的信号输出到TFT基板16的驱动电路20。驱动电路20控制排列在显示区域15中的子像素32。

图22是示出驱动IC 13的结构的图。参照图22对驱动IC 13的功能进行说明。驱动IC 13包括调整单元81、接收单元86、高压逻辑单元85、模拟控制单元88、模拟输出单元89以及DC/DC转换器80。

调整单元81是能够以高速操作的低电压逻辑电路。调整单元81包括亮度调整单元82、色调调整单元83及伽玛调整单元84。亮度调整单元82、色调调整单元83以及伽玛调整单元84分别通过亮度调整电路、色调调整电路以及伽玛调整电路实现。

调整单元81可以是安装在驱动IC 13内的处理器。在这种情况下，调整单元81例如将从驱动IC 13内包括的未图示的非易失性存储装置读取的控制程序扩展到安装在驱动IC13内的未图示的DRAM等中，并执行该控制程序。如上，能够实现亮度调整单元82、色调调整单元83以及伽玛调整单元84。

控制信号及图像信号经由FPC 14输入到驱动IC 13。另外，输入电源经由FPC 14供给到驱动IC 13。图像信号例如是与移动行业处理器接口(MIPI)联盟设定的标准相符的信号。

接收单元86接收图像信号并将接收到的图像信号输出到调整单元81。亮度调整单元82、色调调整单元83以及伽玛调整单元84基于控制信号依次处理图像信号，并将图像信号调整为与显示装置10的特性相匹配的信号。

高压逻辑单元85基于调整单元81处理的图像信号来生成显示面板控制信号。显示面板控制信号是高电压数字信号。高压逻辑单元85将显示面板控制信号经由TFT基板16上设置的配线输出到驱动电路20内设置的扫描驱动电路21及Em驱动电路23。

如上所述，扫描驱动电路21基于显示面板控制信号将第一信号输出到分支源配线44(参照图3)。Em驱动电路23基于显示面板控制信号将第二信号输出到第三配线43(参照图3)。

模拟控制单元88及模拟输出单元89对调整单元81处理的图像信号进行处理，并输出输出端子信号。输出端子信号是模拟信号。模拟输出单元89将输出端子信号输出到数据驱动电路22。数据驱动电路22将表示子像素32的亮度的模拟信号输出到数据线455(参照图4)。

DC/DC转换器80基于调整单元81处理的图像信号及输入电源生成显示面板驱动电源，并将生成的显示面板驱动电源供给到TFT基板16上设置的各电路。各电路通过由DC/DC转换器80供给的显示面板驱动电源进行操作。

基于DC/DC转换器80供给的电源，将各电源从高电源线451供给到基准电源线454(参照图4)。在此，驱动IC 13的输入电源从位于TFT基板16的外部的电源装置24经由FPC 14供给。

扫描驱动电路21、数据驱动电路22及Em驱动电路23经由像素电路33(参照图4)控制各子像素32(参照图2)的有机发光元件34(参照图4)的亮度。在显示区域15(参照图1)中，在控制过程中显示图像。

图23是示出像素电路33的控制信号的时序图。图24至图26是示出像素电路33的操作的示意图。参照图23至图26对图4所示的6T1C电路的操作进行说明。在以下示出的图的说明中，使用x标记示意性表示晶体管不导通的状态。

参照图23说明时序图的概要。在图23中，横轴是时间。Scan表示第一信号的状态。在Scan是H的情况下，第一配线41及第二配线42供给高电位。另一方面，在Scan是L的情况下，第一配线41及第二配线42供给低电位。

Em表示第二信号的状态。在Em是H的情况下，第三配线43供给高电位。另一方面，在Em是L的情况下，第三配线43供给低电位。

Vdata表示输入到数据线455的信号。Vref表示与基准电源线454的基准电压相同的基准电压Vref输入到数据线455的状态。Black和White代表表示有机发光元件34发光的亮度值的电压。在下面示出的说明中，将从数据线455输入的电压记载为数据电压Vdata。

将参照图23和图24继续进行说明。将时序图上的时间分为第一时间段t1、第二时间段t2及第三时间段t3进行说明。第一时间段t1是将像素电路33初始化的时间段。第二时间段t2是像素电路33进行检测驱动晶体管56的阈值并将与有机发光元件34的发光亮度相对应的电压(电荷)存储(也称作保持或写入)在保持电容器47中的处理的时间段。

另外，与有机发光元件34的发光亮度相对应的电荷是与图像相对应的电压。第三时间段t3是有机发光元件34发光的时间段。第一时间段t1开始直至第三时间段t3开始是有机发光元件34不发光的非发光时间段t4。

第一晶体管51至第五晶体管55分别在低电位供给到栅极的情况下成为导通状态，在高电位供给到栅极的情况下成为截止状态。

现在对从高电源线451通过数据线455供给到像素电路33的电源电压进行说明。电源电压设定为满足下面的两个等式。

VDD＞Vref

VDD＞VSS≥Vrst

其中，VDD是高电源电压。

VSS是低电源电压。

Vref是基准电压。

Vrst是重置电压。

对第一时间段t1进行说明。由于Scan及Em为低，因此第一晶体管51至第五晶体管55处于导通状态。

经由第三晶体管53，数据线455和驱动晶体管56的栅极导通。在第一时间段t1中，数据电压Vdata等于基准电压Vref。因此，驱动晶体管56也处于导通状态，在源极和漏极之间流经电流i1。电流i1将驱动晶体管56的磁滞特性初始化。通过将驱动晶体管56的磁滞特性初始化，防止上述的图像残留现象的发生。

如使用图24中的虚线所示，电流i1经由第五晶体管55流到重置电源线453。电流i1不流入有机发光元件34。因此，不发生有机发光元件34的漏发光现象。

基准电压Vref和高电源电压VDD施加于保持电容器47的左端子和右端子。保持电容器47蓄积与左端子和右端子之间(换言之，第一端子和第二端子之间)的电位差相对应的电荷。

如上所述，第一时间段t1结束时的像素电路33处于初始化完成的状态。

参照图23和图25说明第二时间段t2。由于Scan为低，因此第一晶体管51、第三晶体管53及第五晶体管55处于导通状态。由于Em为高，因此第四晶体管54及第二晶体管52处于截止状态。

数据电压Vdata从数据线455经由第三晶体管53输入到驱动晶体管56的栅极。在第二时间段t2中，数据电压Vdata是表示有机发光元件34的发光亮度的电压。驱动晶体管56也处于导通状态，在源极和漏极之间流动电流i2。在第一时间段t1蓄积在保持电容器47中的电荷随着电流i2流动而减少。根据这一点，保持电容器47的电极之间的电位差也减小。

如使用图25中的虚线所示，电流i2经由第五晶体管55流到重置电源线453。电流i2不流到有机发光元件34。因此，不发生有机发光元件34的漏发光现象。

在驱动晶体管56的栅极电位固定于Vdata、保持电容器47的第一端子的电位固定于Vref的状态下，电流i2充分减小。换言之，驱动晶体管56成为截止状态。因此，驱动晶体管56的栅极与源极之间的电位差等于驱动晶体管56的阈值电压Vth。由于栅极源极间电压Vgs和阈值电压Vth相等，因此驱动晶体管56的源极、换言之保持电容器47的第二端子的电位为(Vdata－Vth)。因此，保持电容器47保持从数据电压Vdata减去阈值电压Vth及基准电压Vref得到的电压(数据电压Vdata－(阈值电压Vth+基准电压Vref))所对应的电荷。

现在对使用像素电路33的、驱动晶体管56的阈值电压Vth变化补偿效果进行说明。在以下的说明中，将驱动晶体管56的栅极记载为节点A，将驱动晶体管56的源极记载为节点B，将保持电容器47的第一端子记载为节点C。

节点A的电位VA、节点B的电位VB及节点C的电位VC为如下等式，包括驱动晶体管56的阈值电压Vth及数据电压Vdata的电压被保持于保持电容器47。以这种方式，根据本实施方式，使用源极跟随器型的阈值电压检测单元。

VA＝Vdata

VB＝VDD＝>Vdata－Vth

VC＝Vref

在图26所示的第三时间段t3中，第三晶体管53、第一晶体管51及第五晶体管55处于断开状态，第二晶体管52及第四晶体管54处于接通状态。从数据线455供给基准电压Vref。

以这种方式，在驱动晶体管56的栅极和源极之间，施加保持电容器47的两端子之间的电位差Vdata－Vth－Vref，与其相应的电流Ids流到有机发光元件34，由此有机发光元件34发光。

此时，节点B的电位VB经由第四晶体管54成为高电源电压VDD。另一方面，节点A的电位VA具有从高电源电压VDD减去保持电容器47的两端子之间的电位差得到的值。因此，流经驱动晶体管56的电流Ids由下式给出。

VA＝VC＝VDD－(Vdata－Vth－Vref)

VB＝VDD

因此，Ids＝(1/2β)((VA－VB)－Vth)²

＝(1/2β)((VDD－(Vdata－Vth－Vref))－VDD)－Vth)²

＝(1/2β)((VDD－(Vdata－Vth－Vref))－VDD)－Vth)²

＝(1/2β)(Vref－Vdata)²

在以上给出的等式中，β是基于驱动晶体管56的结构和材料确定的常数。换言之，对于驱动晶体管56，当栅极绝缘膜的电容为Cox、沟道宽度为W、沟道长度为L时，β由下式给出。

β＝Cox(W/L)

由以上示出的等式可知，电流Ids不包括阈值电压Vth这一项，因此不受阈值电压Vth的波动及改变的影响。这是像素电路33的阈值电压Vth改变补偿效果。

如上所述，第二时间段t2结束时的像素电路33完成驱动晶体管56的阈值电压Vth的检测、以及与有机发光元件34的发光亮度相对应的数据电压Vdata的存储。

在第二时间段t2结束之后第三时间段t3开始为止的时间段中，由于Scan及Em为高，因此第一晶体管51至第五晶体管55处于截止状态。在像素电路33内不流动电流。

参照图23和图26说明第三时间段t3。由于Scan为高，因此第一晶体管51、第三晶体管53及第五晶体管55处于截止状态。由于Em为Low，第四晶体管54及第二晶体管52处于导通状态。

保持电容器47的第一端子、换言之驱动晶体管56的栅极的电位处于参照图10说明的浮动节点状态。因此，保持电容器47的端子之间的电位差维持作为第二时间段t2结束时的电位差的电位差Vc而不发生任何变化。因此，驱动晶体管56的栅极和源极之间的电位差也维持作为第二时间段t2结束时的电位差的电位差Vc而不发生任何变化。

与栅极和源极之间的电位差Vc相对应的漏极电流Ids流到驱动晶体管56。如使用图26中的虚线所示，电流Ids经由有机发光元件34流到低电源线452。有机发光元件34以与电流Ids相对应的亮度发光。因此，第三时间段t3是有机发光元件34发光的时间段。

优选地，高电源电压VDD和重置电压Vrst之间的电位差比高电源电压VDD和低电源电压VSS之间的电位差大。换言之，优选地，高电源电压VDD、低电源电压VSS以及重置电压Vrst之间的关系满足下式。

【数值表达式3】

|VDD-Vrst|＞|VDD-VSS|……(3)

VDD是高电源电压。

VSS是低电源电压。

Vrst是重置电压。

通过如此设定，在第一时间段t1及第二时间段t2中，能够使从驱动晶体管56的源极流到漏极的电流可靠地流到重置电源线453。因此，能够可靠地防止有机发光元件34的漏发光。

另外，优选地，高电源电压VDD和重置电压Vrst之间的电位差比从高电源电压VDD和低电源电压VSS之间的电位差减去有机发光元件34的发光阈值电压Vf得到的值大。换言之，优选地，高电源电压VDD、低电源电压VSS、重置电压Vrst以及发光阈值电压Vf之间的关系满足下式。

【数值表达式4】

|VDD-Vrst|＞|VDD-VSS|-Vf……(4)

VDD是高电源电压。

VSS是低电源电压。

Vrst是重置电压。

Vf是发光阈值电压。

对发光阈值电压Vf进行说明。发光阈值电压Vf是有机发光元件34发光的情况和有机发光元件34不发光的情况之间的边界电压。在有机发光元件34的阳极电极的电压等于或大于有机发光元件34的阴极电极的电压和发光阈值电压Vf之和的情况下，有机发光元件34发光。另一方面，在有机发光元件34的阳极电极的电压小于有机发光元件34的阴极电极的电压和发光阈值电压Vf之和的情况下，有机发光元件34不发光。

另外，在重置电压Vrst具有等于或小于低电源电压VSS的电位的情况下，在非发光时间段t4，电流不流到有机发光元件34。因此，能够防止漏发光。

另外，驱动晶体管56的漏极的电压等于重置电压Vrst。由于驱动晶体管56的基底绝缘层61的源极跟随器操作稳定，因此能够防止第二时间段t2结束时的电位差Vc的改变。

图27至图33是示出显示面板的制造工序的示意图。参照图27至图33说明根据本实施方式的显示装置10中使用的显示面板的制造方法的概略。

在此，图中未示出用于制造显示面板的包括沉积装置、溅射装置、旋涂装置、曝光装置、显影装置、蚀刻装置、密封装置、切割装置及连接这些装置的输送装置的制造设备。这些装置根据预定的程序进行操作。

图27是示出说明制造工序的截面的位置的示意图。在下面给出的说明中，使用沿图27中的XXVIII－XXVIII线剖开的示意剖视图。

参照图28进行说明。图28示出用于制造子像素32的第一基板11。第一基板11是平板。参照图29继续说明。如图29所示，制造设备通过使用CVD法等形成均匀厚度的基底绝缘层61。制造设备通过使用溅射法及光刻法等形成预定形状的活性层62。

参照图30继续说明。如图30所示，制造设备通过使用CVD法等形成覆盖活性层62及基底绝缘层61的栅极绝缘层63。制造设备通过使用溅射法及光刻法等形成预定形状的栅极64。

参照图31继续说明。如图31所示，制造设备通过使用CVD法等形成覆盖栅极64及栅极绝缘层63的层间绝缘层65。制造设备通过使用干式蚀刻法等形成从层间绝缘层65的前表面形成至活性层62的孔。

制造设备通过使用溅射法及光刻法等形成预定形状的漏极66。如上所述，漏极66的材料是导体。作为漏极66的材料的导体形成覆盖孔的内表面并连接漏极66和活性层62的第一导电部71。

参照图32继续说明。如图32所示，制造设备通过使用旋涂法等形成覆盖漏极66及层间绝缘层65的平坦化层67。制造设备通过使用干式蚀刻法等形成从平坦化层67的前表面形成至漏极66的孔。

制造设备通过使用溅射法及光刻法等，形成预定形状的阳极电极18。如上所述，阳极电极18的材料是导体。作为阳极电极18的材料的导体形成还覆盖孔的内表面并连接阳极电极18和漏极66的第二导电部72。

参照图33继续说明。如图33所示，制造设备通过使用CVD法及干式蚀刻法等形成预定形状的第一绝缘部69。在第一绝缘部69中，设置有不覆盖阳极电极18的开口部691(参照图6)。

制造设备依次层叠未图示的有机发光层、阴极电极19(参照图1)以及第二基板12(参照图1)。如上，显示面板完成。

如上所述，制造设备将供给第一信号的第一配线41及第二配线42以及供给第二信号的第三配线43与像素电路33一起形成于第一基板11的第一面，使得在配置有像素电路33(使用第一信号及第二信号控制像素电路33)的区域内沿着第一方向按照第一配线41、第三配线43以及第二配线42的顺序配置。制造设备将通过像素电路33供给的电流控制的有机发光元件34配置于像素电路33、第一配线41、第二配线42以及第三配线43的上侧。

通过使用这种制造方法，其结果，能够制造亮度不均性降低的高图像质量的显示装置10。另外，能够提供高精密的显示装置10。

在本实施方式中说明的活性层62、栅极64及漏极66等的形状均是示例，附图是为了说明简化后的示意图。另外，制造工序及各工序中使用的制造设备是示例。

在本实施方式中，以将P型晶体管用作像素电路33的情况为例进行说明。但是，也可以将N型晶体管用作像素电路33。在这种情况下，像素电路33的源极和漏极颠倒。

[实施方式2]

本实施方式涉及在第一方向上相邻的子像素32之间共用高电源线451及基准电源线454的显示装置10。

图34是根据实施方式2的子像素32的示意俯视图。图34是以放大比例示出从显示装置10的前侧观察到的两个子像素32及其周边的图。参照图34对根据本实施方式的显示装置10进行说明。与实施方式1共同的部分不再进行说明。

以图34的左侧所示的子像素32为例进行说明。漏极66包括高电源线451、基准电源线454及数据线455。高电源线451、基准电源线454及数据线455分别具有沿竖直方向延伸的带状。

高电源线451位于左侧设置的子像素32的右边。基准电源线454位于左侧设置的子像素32的左边。数据线455位于左侧设置的子像素32的左边附近。

活性层62的第一部分沿子像素32的下侧延伸，在距离下侧的左边大约3/4的位置向上弯曲，经过右侧开口的“U”字型部分之后向上延伸，并向右、向上、向右弯曲三次，越过子像素32的区域的右侧边缘延伸到相邻的子像素32。第一部分延伸到与子像素32的左边的最下部相邻的子像素32。另外，还在子像素32的下侧的中央部，第一部分延伸到相邻的子像素32。

活性层62的第二部分在子像素32的左下角的斜右上侧包括起始端部，沿子像素32的左侧的下半部分延伸，经由子像素32的中央部，且还在“L”字型区域之后向上延伸超过子像素32的上侧。

换言之，活性层62在沿竖直方向相邻的两个子像素32内连续。另外，活性层62在沿水平方向相邻的两个子像素32内连续。

栅极64包括第一配线41、第二配线42、第三配线43、“L”字型区域以及矩形区域。

第一配线41、第二配线42以及第三配线43分别具有沿水平方向延伸的带状。第一配线41、第二配线42以及第三配线43越过子像素32的右侧及左侧的边界延伸到相邻的子像素32。第一配线41及第三配线43分别具有直线状。第二配线42具有在左子像素32和右子像素32的边界附近向子像素32的下侧弯曲的浅“U”字型。

使用位于图34的左侧的子像素32说明子像素32内的晶体管的配置。活性层62的与第一配线41重叠的部分形成第一晶体管51的沟道区域。活性层62在两个部位与第三配线43重叠。其中，活性层62的左侧的部分形成第二晶体管52的沟道区域。右侧的部分的活性层62形成第四晶体管54的沟道区域。

活性层62在两个部位与第二配线42重叠。其中，活性层62的左侧的部分形成第三晶体管53的沟道区域。右侧的部分的活性层62形成第五晶体管55的沟道区域。活性层62的“U”字型部分形成驱动晶体管56的沟道区域。

左子像素32和右子像素32的活性层62、栅极64及漏极66的形状具有相对于子像素32的长边线(作为其对称轴)对称的形状。因此，左侧设置的子像素32与右侧设置的子像素32共用高电源线451。同样地，左侧设置的子像素32与设置在进一步左侧设置的子像素32共用基准电源线454。另外，右侧设置的子像素32与设置在进一步右侧设置的子像素32共用基准电源线454。

着眼于高电源线451说明子像素32的结构。左子像素32和右子像素32的活性层62、栅极64及漏极66的形状具有相对于作为其对称轴的高电源线451线对称的形状。着眼于基准电源线454说明子像素32的结构。左子像素32和右子像素32的活性层62、栅极64及漏极66的形状具有相对于作为其对称轴的基准电源线454线对称的形状。

高电源线451比基准电源线454及数据线455粗。

右侧设置的子像素32的第四晶体管54和左侧设置的子像素32的第四晶体管54经由位于子像素32的边界线上的第一导电部71连接到高电源线451。

如参照图2所述，一个像素31包括三个子像素32。在第一方向上相邻的两个像素31包括六个子像素32。两个相邻的像素31处于与沿第一方向排列三组图34所示的两个子像素32的状态相同的状态。

如上所述，显示装置10包括多个像素31。所述多个像素31排列成M(其中，M为大于或等于2的整数)行N(其中，N为大于或等于2的整数)列的矩阵图案。第一方向是行方向。在行方向上相邻的两个像素31的像素电路33配置成相对于作为基准的高电源线451线对称。在行方向上相邻的两个像素31中包括的第四晶体管54共同连接到作为基准的高电源线451。

根据本实施方式，由于相邻的子像素32共用高电源线451，因此显示装置10中包括的高电源线451的数量减少一半。因此，能够减小子像素32的尺寸。因此，能够提供高精密的显示装置10。

根据本实施方式，由于相邻的子像素32共用基准电源线454，因此显示装置10中包括的基准电源线454的数量减半。因此，能够减小子像素32的尺寸。因此，能够提供高精密的显示装置10。

根据本实施方式，高电源线451比基准电源线454及数据线455粗，因此能够将高电源电压VDD稳定地施加于像素电路33及有机发光元件34。

另外，子像素32可配置成仅与相邻的子像素32共用高电源线451和基准电源线454中的一者。相邻的子像素32的活性层62、栅极64及漏极66的形状可以为线对称以外的任何形状。

[实施方式3]

本实施方式涉及不共用重置电源线453和基准电源线454的显示装置10。

图35是根据实施方式3的子像素32的示意俯视图。图36是根据实施方式3的子像素32的示意剖视图。图35是以放大比例示出从显示装置10的前侧观察到的一个子像素32及其周边的图。参照图35及图36说明根据本实施方式的显示装置10。与实施方式2共同的部分不再进行说明。

根据本实施方式在第一方向上相邻的两个子像素32与根据实施方式2在第一方向上相邻的两个子像素32同样地线对称。图35所示的子像素32相当于图34的左侧所示的子像素32。

首先，对与实施方式2的主要区别进行说明。如图35所示，公共电极部74位于子像素32的右侧，并延伸到与上侧和下侧相邻的子像素32。公共电极部74在位于子像素32的右侧的第一导电部71的附近分支为两个部分。公共电极部74包括连接到第三导电部73的分支。

如图35所示，层间绝缘层65包括第一层间绝缘层651及第二层间绝缘层652。公共电极部74位于第一层间绝缘层651和第二层间绝缘层652之间。

公共电极部74的材料是导体。公共电极部74经由第三导电部73连接到漏极66。公共电极部74将重置电压Vrst供给到像素电路33。因此，能够在不增大子像素32的面积的情况下，设定任意的重置电压Vrst。

根据本实施方式，能够提供重置电压Vrst与基准电压Vref不同的显示装置10。

对除包括公共绝缘部74这一点以外的与实施方式2的不同进行简单说明。

活性层62的第一部分在子像素32的左下侧包括起始端部，并在沿子像素32的左侧的下半部分延伸的位置向右侧弯曲，经由子像素32的中央部经过“L”字型区域之后向左侧延伸，并在与子像素32的左侧交叉的位置处分支为两个部分。一个分支沿子像素32的左侧向上延伸，并且在该子像素与在上侧相邻的子像素32之间的边界包括终端部。另一分支延伸到在左侧相邻的子像素32内。

活性层62的第二部分从位于子像素32的下侧的中央部附近的起始端部向上延伸，经过横倒的“Z”字型部分之后向上延伸，在向右、向上、向右弯曲三次的位置处弯曲到右侧，越过子像素32的区域的右侧边缘延伸到相邻的子像素32。第二部分与第一部分不连续。

栅极64包括第一配线41、第二配线42、第三配线43、“L”字型区域及矩形区域。

第一配线41、第二配线42及第三配线43分别具有沿水平方向延伸的带状。第一配线41、第二配线42及第三配线43越过子像素32的右侧及左侧的边界，延伸到相邻的子像素32。第二配线42及第三配线43分别具有直线状。第一配线41具有在该子像素与左侧设置的子像素32之间的边界的附近向下侧弯曲的“U”字型。

信号的种类不限于Em信号和Scan信号。换言之，信号包括具有相互不同信号波形的所有的信号。另外，横跨子像素的排列区域的信号线的数量不限于三根。

[实施例]

对使用实施方式1中记载的有机发光型的显示装置防止由馈通现象引起的显示(亮度)不均的效果的检验结果进行说明。图37是检验用的6T1C源极跟随器型(6T1C＿S)像素电路的等效电路图。对与参照图8说明的实施方式1的比较例的像素电路933共同的部分不再进行说明。

[检验电路的说明]

取代有机发光元件，使用具有大约1kΩ/的薄膜电阻的负载Z 35。负载Z 35是以高浓度注入P型杂质以减小电阻的多晶硅膜(活性层)。将DC电流计36插入负载Z 35和负电源Vss之间，测量流经负载Z 35的电流。作为固定电压，高电源Vdd＝+4.6V、Vss＝－4.9V、重置电源Vrst＝－4.9V以及基准电源Vref＝－3V。

保持电容器47的电容Cst是124fF。寄生电容Cp形成于第三配线943与作为保持电容器47的第一端子的节点C之间。在此，制作具有以0.5％的步进从0％至2％互不相同的Cp/(Cp+Cst)的5种6T1C＿S像素电路。

扫描线40连接到第一晶体管51的栅极、第三晶体管53的栅极以及第五晶体管55的栅极。第三配线943连接到第二晶体管52的栅极及第四晶体管54的栅极。

图38是示出像素电路33的控制信号的时序图。参照图38说明时序图的概要。在图38中，横轴是时间。Scan表示输入到扫描线40的第一信号。Em表示输入到第三配线943的信号。Vdata表示输入到数据线9455的信号。Vref表示相同的基准电压Vref输入到数据线9455与基准电源线9454的状态。另外，data表示使有机发光元件34发光的亮度的电压。

如图38所示，在本实施例中，检测时间段(也称作数据存储时间段或阈值检测时间段)是16μs，延迟时间是1μs。在Scan信号及Em信号中，低电位Vgl是－9V，高电位Vgh是+6V。输入到数据线9455的信号Vdata的电压在数据存储时间段从Vref变化到data。

图39是示出输入图38所示的信号模式之后的检验用的6T1C＿S像素电路的状态的示意图。第一晶体管51、第三晶体管53及第五晶体管55处于截止状态。第四晶体管54及第二晶体管52处于导通状态。数据电压Vdata从－5V变化到+2V。直流电流计36测量从Vdd流至Vss的流动电流的值。

[实验结果]

图40是示出驱动晶体管56的漏极电流Ids的数据电压依赖性的图。在图40中，横轴表示从数据线9455输入的数据电压Vdata，单位是伏特。在图40中，纵轴表示从Vdd流到Vss的流动电流的值，换言之，驱动晶体管56的漏极电流Ids。在图40中，纵轴的单位是安培。在图40中，纵轴是通过直流电流计36测量到的电流值。

菱形的曲线表示Cp/(Cp+Cst)＝0％的情况下的数据电压Vdata和漏极电流Ids之间的关系。矩形的曲线表示Cp/(Cp+Cst)＝0.5％的情况下的数据电压Vdata和漏极电流Ids之间的关系。三角形的曲线表示Cp/(Cp+Cst)＝1％的情况下的数据电压Vdata和漏极电流Ids之间的关系。X标记的曲线表示Cp/(Cp+Cst)＝1.5％的情况下的数据电压Vdata和漏极电流Ids之间的关系。＊标记的曲线表示Cp/(Cp+Cst)＝2％的情况下的数据电压Vdata和漏极电流Ids之间的关系。

在Cp/(Cp+Cst)＝0％的情况下，在数据电压Vdata从－5V到+1V的范围内，驱动晶体管56的漏极电流Ids从3×10^-10A变化到2×10^-5A。这是能够使有机发光元件从暗状态变化到亮状态的电流。随着Cp/(Cp+Cst)增大，驱动晶体管56的漏极电流Ids倾向于增大。

图41是示出驱动晶体管56的漏极电流Ids的Cp/(Cp+Cst)依赖性的图。图41中，纵轴表示Cp/(Cp+Cst)，单位是百分比。在图41中，纵轴表示从Vdd流到Vss的电流的值，换言之，驱动晶体管56的漏极电流Ids。在图40中，纵轴的范围是安培。在图40中，纵轴是通过直流电流计36测量到的电流值。

菱形的曲线表示数据电压Vdata为－4.5V的情况下的Cp/(Cp+Cst)与漏极电流Ids之间的关系的实际测量值。实线表示使用多项式逼近实际测量值得到的近似式的图。

[近似式的导出]

以下，对导出近似式的方法进行说明。如上所述，驱动晶体管56的漏极电流Ids由式(5)表示。

【数值表达式5】

W是晶体管的沟道宽度。

L是沟道长度。

μ是迁移率。

Cox是栅极绝缘膜的电容。

Vgs是栅极源极间电压。

Vth是阈值电压。

使用上述的式(2)表示驱动晶体管56的栅极电压Vg。在此，设驱动晶体管56的源极电压Vs＝Vdd、驱动晶体管56的栅极源极间电压Vgs＝Vg-Vs。通过从式(5)及式(2)删除栅极电压Vg，能够获得表示驱动晶体管56的漏极电流Ids与k之间的关系的式(6)。如上所述，k＝Cp/(Cp+Cst)。

【数值表达式6】

Ids＝β(Vgl-Vgh-Vdd+Vdata-Vth)²k²

+2β(Vref-Vdd)(Vgl-Vgh-Vdd+Vdata-Vth)k

+β(Vref-Vdd)²…(6)

由于式(6)的左边表示的Ids表示为k的二次函数，通过使用最小二乘法计算二次多项式的各系数，可得到式(7)所示的近似式。

【数学表达式7】

Ids＝2.6×10^-8k²+1.6×10^-9k+8.4×10^-9…(7)

在图41中，表示将各系数四舍五入成一位的近似式。

[Cp/(Cp+Cst)的改变与显示不均之间的关系]

基于式(7)的近似式，说明Cp/(Cp+Cst)的改变与显示不均之间的关系。在寄生电容Cp的配线相互交叉的部分的尺寸为4μm×2.5μm、每单位面积的电容为0.075(fF/μm²)的情况下，Cp＝0.75fF。在保持电容器47的电容Cst＝124fF的情况下，k＝Cp/(Cp+Cst)计算为0.0060。

基于制造差异，在基板内及基板之间展现各配线的宽度的百分之几的变化。这种变化引起配线相互交叉的部分的寄生电容的改变。

基于式(7)，在k以0.0060为中心改变±5％的情况下，漏极电流Ids的改变为±3.3％。根据漏极电流Ids的改变，有机发光元件的亮度改变。在漏极电流改变2％的情况下，有机发光元件的亮度改变处于容易可视的状态。因此，发生显示不均。

[与实施方式1的比较]

在实施方式1中，取代扫描线40，在子像素32的上端和下端分别配置总计两个第一配线41和两个第二配线42，并在它们之间配置第三配线43。由于能够避免配线的交叉，因此根据配线交叉的寄生电容Cp＝0。因此，即使在各配线由于制造差异而改变的情况下，寄生电容Cp也不从“0”变化。换言之，驱动晶体管56的漏极电流Ids不变化，由此能够解决由伴随着配线交叉的馈通引起的显示不均的问题。

另外，各实施例中记载的技术特征(构成要件)能够相互组合，可通过这种组合形成新的技术特征。

要注意，如本文和所附权利要求中使用的，单数形式的“一”、“该”包括复数指代，除非文中明确指出并非如此。

要注意，本文公开的实施方式是示例性的，而绝非限制性的。本发明的范围不由上述的说明书限定，而由所附权利要求书限定，因此落在权利要求的边界和界限或该边界和界限的等效物内的所有的变型旨在被权利要求涵盖。

Claims (13)

1.一种显示装置，包括：

多个像素，每个像素包括有机发光元件以及用于控制供给到所述有机发光元件的电流的像素电路；

第一配线和第二配线，所述第一配线和所述第二配线将用于控制所述像素电路的第一信号供给到所述像素电路；

第三配线，所述第三配线将用于控制所述像素电路的第二信号供给到所述像素电路；以及

驱动电路，所述驱动电路配置于排列有所述多个像素的显示区域的外侧，并基于所述第一信号及所述第二信号，驱动所述多个像素中的每个像素的所述像素电路，

其中，所述多个像素排列成M行N列的矩阵图案，其中，M为大于或等于2的整数，N为大于或等于2的整数，

其中，所述第一配线、所述第二配线以及所述第三配线配置在配置有所述像素电路的区域内，所述第一配线、所述第二配线以及所述第三配线沿第一方向延伸，

其中，所述第一方向为行方向，

其中，所述第一配线及所述第二配线将所述第一信号供给到在所述M行中的一行中排列的多个像素的所述像素电路，

其中，所述第三配线配置在所述第一配线和所述第二配线之间，

其中，所述第三配线将所述第二信号供给到在所述一行中排列的所述多个像素的所述像素电路，并且

其中，所述驱动电路将所述第一信号供给到所述第一配线及所述第二配线，并将所述第二信号供给到所述第三配线。

2.根据权利要求1所述的显示装置，

其中，所述像素电路包括设置为控制供给到所述有机发光元件的电流的驱动晶体管、以及第一晶体管、第二晶体管以及第三晶体管，

其中，所述第一晶体管、所述第二晶体管以及所述第三晶体管按此顺序串联连接，

其中，所述第二晶体管和所述第三晶体管的连接点连接到所述驱动晶体管的栅极，以及

其中，所述第一配线、所述第三配线以及所述第二配线分别连接到所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第三晶体管的栅极。

3.根据权利要求2所述的显示装置，还包括：

第一连接配线，所述第一连接配线连接所述第一晶体管的沟道区域和所述第二晶体管的沟道区域；以及

第二连接配线，所述第二连接配线连接所述第二晶体管的所述沟道区域和所述第三晶体管的沟道区域，

其中，所述第一连接配线及所述第二连接配线沿与所述第一方向交叉的第二方向配置。

4.根据权利要求3所述的显示装置，其中，所述第一方向与所述第二方向正交。

5.根据权利要求3所述的显示装置，其中，所述第一连接配线及所述第二连接配线包括半导体的活性层。

6.根据权利要求2所述的显示装置，其中，

所述像素电路还包括第四晶体管、第五晶体管以及电容器，

其中，所述第四晶体管连接在第一电源线和所述驱动晶体管之间，

其中，所述有机发光元件连接在所述驱动晶体管和第二电源线之间，施加于所述第二电源线的电位比施加于所述第一电源线的电位低，

其中，所述第五晶体管连接在所述驱动晶体管和所述有机发光元件的连接点与第三电源线之间，施加于所述第三电源线的电位比施加于所述第一电源线的电位低，

其中，所述电容器连接在所述第一晶体管和所述第二晶体管的连接点与所述第四晶体管和所述驱动晶体管的连接点之间，

其中，所述第一晶体管连接在第四电源线和所述第二晶体管之间，

其中，所述第三晶体管连接在供给施加于所述驱动晶体管的栅极的电压的第五电源线与所述第二晶体管之间，

其中，所述第二配线还连接到所述第五晶体管的栅极，以及

其中，所述第三配线还连接到所述第四晶体管的栅极。

7.根据权利要求6所述的显示装置，

其中，所述电容器配置于所述第一配线和所述第三配线之间的区域中，以及

其中，所述第一电源线、所述第四电源线以及所述第五电源线沿第二方向配置。

8.根据权利要求7所述的显示装置，

其中，在所述行方向上相邻的两个像素的所述像素电路配置成相对于作为基准的所述第一电源线对称，以及

其中，所述两个像素中包括的所述第四晶体管共同连接到所述第一电源线。

9.根据权利要求1所述的显示装置，

其中，所述驱动电路连接到分支为所述第一配线和所述第二配线的分支源配线，并将所述第一信号供给到所述分支源配线，以及

其中，在所述显示区域与所述驱动电路的配置区域之间设置的区域中，所述分支源配线分支为所述第一配线和所述第二配线。

10.根据权利要求9所述的显示装置，还包括M个分支源配线和M个第三配线，

其中，从第i个分支源配线分支的所述第一配线及所述第二配线将所述第一信号供给到在第i行中排列的多个像素的所述像素电路，其中，i是1至M的整数，以及

其中，第i个第三配线将所述第二信号供给到在所述第i行中排列的所述多个像素的所述像素电路。

11.根据权利要求1所述的显示装置，

其中，所述第一配线配置于所述像素的第一边侧，

其中，所述第二配线配置于所述像素的第二边侧，所述第二边面向所述第一边，以及

其中，所述第三配线配置于所述第一配线和所述第二配线之间的中央附近。

12.根据权利要求1所述的显示装置，其中，所述第一配线和所述第二配线在所述像素电路中相互绝缘。

13.一种显示装置的制造方法，所述方法包括：

在基板上形成第一配线、第二配线、第三配线以及像素电路，

其中，所述第一配线、所述第二配线以及所述第三配线沿第一方向配置，并配置在配置有所述像素电路的区域中，

其中，所述第三配线配置于所述第一配线与所述第二配线之间，所述第一配线和所述第二配线供给第一信号，所述第三配线供给第二信号，

其中，基于所述第一信号和所述第二信号控制所述像素电路，

其中，所述像素电路包括驱动晶体管、第一晶体管、第二晶体管和第三晶体管，

其中，所述第一晶体管、所述第二晶体管和所述第三晶体管按此顺序串联，

其中，所述第二晶体管和所述第三晶体管的连接点连接到所述驱动晶体管的栅极，以及

其中，所述第一配线、所述第三配线和所述第二配线分别连接到所述第一晶体管的栅极、所述第二晶体管的栅极和所述第三晶体管的栅极；以及

将基于由所述驱动晶体管控制并由所述像素电路供给的电流控制的有机发光元件配置于所述像素电路、所述第一配线、所述第二配线以及所述第三配线的上方。

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