JP7360246B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

近年、表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いたディスプレイが注目されている（例えば、特許文献１参照）。複数の発光ダイオードは、アレイ基板（特許文献１ではドライババックプレーン）に接続され、アレイ基板は、発光ダイオードを駆動するための画素回路（特許文献１では電子制御回路）を備える。

特表２０１７－５２９５５７号公報

発光ダイオードは、温度上昇に伴い発光効率が低下する。このため、発光ダイオードを利用した表示装置では、温度上昇に伴い輝度が低下し、表示特性が低下する可能性がある。

本発明は、表示特性の低下を抑制することができる表示装置を提供することを目的とする。

本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられる発光素子と、前記基板に設けられ、前記発光素子に駆動信号を供給する画素回路と、前記画素回路に設けられた発熱抵抗体と、を有する。

図１は、第１実施形態に係る表示装置を模式的に示す平面図である。 図２は、複数の副画素を示す平面図である。 図３は、画素回路を示す回路図である。 図４は、表示装置の動作例を示すタイミングチャートである。 図５は、表示装置の起動時の動作例を示すタイミングチャートである。 図６は、比較例における発光素子の輝度及び温度と、時間との関係を模式的に示すグラフである。 図７は、図２のＶＩＩ－ＶＩＩ’断面図である。 図８は、図１のＶＩＩＩ－ＶＩＩＩ’断面図である。 図９は、第１実施形態に係る表示装置の、１つの副画素を拡大して示す平面図である。 図１０は、図９のＸ－Ｘ’断面図である。 図１１は、第１副画素が有する第１発熱抵抗体、第２副画素が有する第２発熱抵抗体及び第３副画素が有する第３発熱抵抗体を比較して説明するための説明図である。 図１２は、第２実施形態に係る画素回路を示す回路図である。 図１３は、第３実施形態に係る画素回路を示す回路図である。 図１４は、第４実施形態に係る、温度センサを有する画素を示す平面図である。 図１５は、温度センサの一例を説明するための説明図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリックス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。

図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。

複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。

駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、発光制御走査線ＢＧ、リセット制御走査線ＲＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ及び発熱制御走査線ＨＧ（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。

駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip On Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Chip On Film）として実装されてもよい。

カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に電気的に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３２（図７参照）は、カソード電極２２（第２電極）を介して、カソード配線６０に接続される。

図２は、複数の副画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の副画素４９を含む。例えば、画素Ｐｉｘは、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとを有する。第１副画素４９Ｒは、第１色としての原色の赤色を表示する。第２副画素４９Ｇは、第２色としての原色の緑色を表示する。第３副画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、第１副画素４９Ｒと第３副画素４９Ｂは第１方向Ｄｘで並ぶ。また、第２副画素４９Ｇと第３副画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとをそれぞれ区別する必要がない場合、副画素４９という。

副画素４９は、それぞれ発光素子３と、アノード電極２３（第１電極）と、を有する。表示装置１は、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光（例えば、赤色、緑色、青色の光）を出射することで画像を表示する。発光素子３は、複数の副画素４９の各々に設けられる。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する発光ダイオード（ＬＥＤ：Light Emitting Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。

なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の副画素４９の配置は、図２に示す構成に限定されない。例えば、第１副画素４９Ｒは第２副画素４９Ｇと第１方向Ｄｘに隣り合っていてもよい。また、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。

図３は、画素回路を示す回路図である。図３に示す画素回路ＰＩＣＡは、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂのそれぞれに設けられる。画素回路ＰＩＣＡは、基板２１に設けられ、駆動信号（電流）を発光素子３に供給する回路である。なお、図３において、画素回路ＰＩＣＡについての説明は、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂのそれぞれが有する画素回路ＰＩＣＡに適用できる。

図３に示すように、画素回路ＰＩＣＡは、発光素子３と、６つのトランジスタと、２つの容量と、発熱抵抗体２８と、を含む。具体的には、画素回路ＰＩＣＡは、発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、リセットトランジスタＲＳＴ、駆動トランジスタＤＲＴ及び発熱制御トランジスタＨＳＴを含む。一部のトランジスタは、隣接する複数の副画素４９で共有されていてもよい。例えば、発光制御トランジスタＢＣＴは、共通配線を介して、３つの副画素４９で共有されていてもよい。また、リセットトランジスタＲＳＴは、周辺領域ＧＡに設けられ、例えば副画素４９の各行に１つ設けられていてもよい。この場合、リセットトランジスタＲＳＴは、共通配線を介して複数の駆動トランジスタＤＲＴのソースに接続される。

画素回路ＰＩＣＡが有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。ｐ型ＴＦＴを用いる場合は、適宜電源電位や保持容量Ｃｓ１及び容量Ｃｓ２の接続を適合させてもよい。

発光制御走査線ＢＧは、発光制御トランジスタＢＣＴのゲートに接続される。初期化制御走査線ＩＧは、初期化トランジスタＩＳＴのゲートに接続される。書込制御走査線ＳＧは、書込トランジスタＳＳＴのゲートに接続される。リセット制御走査線ＲＧは、リセットトランジスタＲＳＴのゲートに接続される。発熱制御走査線ＨＧは、発熱制御トランジスタＨＳＴのゲートに接続される。

発光制御走査線ＢＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ、リセット制御走査線ＲＧ及び発熱制御走査線ＨＧは、それぞれ、周辺領域ＧＡに設けられた駆動回路１２（図１参照）に接続される。駆動回路１２は、発光制御走査線ＢＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ、リセット制御走査線ＲＧ及び発熱制御走査線ＨＧに、それぞれ、発光制御信号Ｖｂｇ、初期化制御信号Ｖｉｇ、書込制御信号Ｖｓｇ、リセット制御信号Ｖｒｇ及び発熱制御信号Ｖｈｇを供給する。

駆動ＩＣ２１０（図１参照）は、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂのそれぞれの画素回路ＰＩＣＡに、時分割で映像信号Ｖｓｉｇを供給する。第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂの各列と、駆動ＩＣ２１０との間には、マルチプレクサ等のスイッチ回路が設けられる。映像信号Ｖｓｉｇは、映像信号線Ｌ２を介して書込トランジスタＳＳＴに供給される。また、駆動ＩＣ２１０は、リセット信号線Ｌ３を介して、リセット電源電位ＶｒｓｔをリセットトランジスタＲＳＴに供給する。駆動ＩＣ２１０は、初期化信号線Ｌ４を介して、初期化電位Ｖｉｎｉを初期化トランジスタＩＳＴに供給する。

発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、リセットトランジスタＲＳＴ及び発熱制御トランジスタＨＳＴは、２ノード間の導通と非導通とを選択するスイッチング素子として機能する。駆動トランジスタＤＲＴは、ゲートとドレインとの間の電圧に応じて、発光素子３に流れる電流を制御する電流制御素子として機能する。

発光素子３のカソード（カソード端子３２）は、カソード電源線Ｌ１０（第２電源線）に接続される。また、発光素子３のアノード（アノード端子３３）は、駆動トランジスタＤＲＴ及び発光制御トランジスタＢＣＴを介してアノード電源線Ｌ１（第１電源線）に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤ（第１電位）が供給される。カソード電源線Ｌ１０には、カソード電源電位ＰＶＳＳ（第２電位）が供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。カソード電源線Ｌ１０は、カソード配線６０を含む。なお、発光素子３の発光動作については後述する。

発熱抵抗体２８の一端側２８ｅ１は、アノード電極２３に接続される。発熱抵抗体２８の他端側２８ｅ２は、発熱制御トランジスタＨＳＴを介してアノード電源線Ｌ１に電気的に接続される。

また、画素回路ＰＩＣＡは、保持容量Ｃｓ１及び容量Ｃｓ２を含む。保持容量Ｃｓ１は、駆動トランジスタＤＲＴのゲートとソースとの間に形成される容量である。容量Ｃｓ２は、駆動トランジスタＤＲＴのソース及び発光素子３のアノードと、カソード電源線Ｌ１０との間に形成される付加容量である。

図４は、表示装置の動作例を示すタイミングチャートである。図４に示す期間Ｇ１から期間Ｇ４のそれぞれが１水平期間である。なお、図４では、１行目の副画素４９から４行目の副画素４９を駆動する動作を示しているが、５行目以降、最終行の副画素４９まで継続して駆動される。また、以下の説明では、１行目の副画素４９から最終行の副画素４９までの駆動を行う期間をフレーム期間１Ｆと表す。

図４に示す期間ｔ０から期間ｔ５までの動作例について、以下詳細に説明する。期間ｔ０は、前フレーム発光期間である。つまり、あるフレーム期間１Ｆでの処理が開始されるまでの期間ｔ０では、副画素４９は、前フレームの発光状態を継続している。

次に、期間ｔ１は、駆動トランジスタＤＲＴのソース初期化期間である。具体的には、期間ｔ１では、駆動回路１２から供給される各制御信号により、発光制御走査線ＢＧ１の電位がＬ（ロウ）レベルとなり、リセット制御走査線ＲＧ１の電位がＨレベルとなる。これにより、発光制御トランジスタＢＣＴがオフ（非導通状態）となり、リセットトランジスタＲＳＴがオン（導通状態）となる。

なお、発光制御走査線ＢＧ１は、１行目の副画素４９に接続された発光制御走査線ＢＧを示し、発光制御走査線ＢＧ２は、２行目の副画素４９に接続された発光制御走査線ＢＧを示す。発光制御走査線ＢＧ３は、３行目の副画素４９に接続された発光制御走査線ＢＧを示し、発光制御走査線ＢＧ４は、４行目の副画素４９に接続された発光制御走査線ＢＧを示す。リセット制御走査線ＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４等の各走査線も同様である。

期間ｔ１では、１行目に属する副画素４９において、アノード電源線Ｌ１からの電流が発光制御トランジスタＢＣＴにより遮断される。発光素子３の発光が停止するとともに、副画素４９内に残留していた電荷が、リセットトランジスタＲＳＴを通じて外部に流れる。これにより、駆動トランジスタＤＲＴのソースがリセット電源電位Ｖｒｓｔに固定される。リセット電源電位Ｖｒｓｔは、カソード電源電位ＰＶＳＳに対して所定の電位差を有して設定される。この場合、リセット電源電位Ｖｒｓｔとカソード電源電位ＰＶＳＳとの電位差は、発光素子３が発光を開始する電位差よりも小さい。

次に、期間ｔ２は、駆動トランジスタＤＲＴのゲート初期化期間である。具体的には、期間ｔ２では、駆動回路１２から供給される各制御信号により、初期化制御走査線ＩＧ１の電位がＨレベルとなる。初期化トランジスタＩＳＴは、オンとなる。１行目に属する副画素４９において、初期化トランジスタＩＳＴを介して駆動トランジスタＤＲＴのゲートが初期化電位Ｖｉｎｉに固定される。初期化電位Ｖｉｎｉは、リセット電源電位Ｖｒｓｔに対して、駆動トランジスタＤＲＴのしきい値よりも大きい電位を有している。このため、駆動トランジスタＤＲＴはオンとなる。ただし、期間ｔ２では、発光制御トランジスタＢＣＴがオフの状態を維持しているので、駆動トランジスタＤＲＴには電流が流れない。

次に、期間ｔ３は、オフセットキャンセル動作期間である。具体的には、期間ｔ３では、駆動回路１２から供給される各制御信号により、発光制御走査線ＢＧ１の電位がＨレベルとなり、リセット制御走査線ＲＧ１の電位がＬレベルとなる。これにより、発光制御トランジスタＢＣＴがオンとなり、リセットトランジスタＲＳＴがオフとなる。

駆動トランジスタＤＲＴは、期間ｔ２の動作によりオン状態となっている。このため、アノード電源線Ｌ１（アノード電源電位ＰＶＤＤ）から、発光制御トランジスタＢＣＴを介して駆動トランジスタＤＲＴに電流が供給される。

この段階では、発光素子３のアノードとカソードとの間の電圧は、発光開始電圧よりも小さいので、電流が流れない。したがって、アノード電源電位ＰＶＤＤによって駆動トランジスタＤＲＴのソースが充電され、ソースの電位が上昇する。駆動トランジスタＤＲＴのゲート電位は、初期化電位Ｖｉｎｉとなっている。このため、駆動トランジスタＤＲＴのソース電位が（Ｖｉｎｉ－Ｖｔｈ）となった段階で駆動トランジスタＤＲＴがオフになり、電位の上昇が停止する。ここで、Ｖｔｈは、駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈである。

しきい値電圧Ｖｔｈは、副画素４９ごとにばらつきがある。このため、電位の上昇が停止したときの駆動トランジスタＤＲＴのソースの電位は、副画素４９ごとに異なる。つまり、期間ｔ３の動作によって、各副画素４９で、駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈに相当する電圧が取得される。このとき、発光素子３には、（（Ｖｉｎｉ－Ｖｔｈ）－ＰＶＳＳ）の電圧が印加される。この電圧は、発光素子３の発光開始電圧よりも小さいので、発光素子３には電流が流れない。

次に、期間ｔ４は、映像信号書込動作期間である。具体的には、期間ｔ４では、駆動回路１２から供給される各制御信号により、発光制御走査線ＢＧ１の電位がＬレベルとなり、初期化制御走査線ＩＧ１の電位がＬレベルとなり、書込制御走査線ＳＧ１がＨレベルとなる。

これにより、発光制御トランジスタＢＣＴがオフになり、初期化トランジスタＩＳＴがオフになり、書込トランジスタＳＳＴがオンになる。期間ｔ４では、１行目に属する副画素４９において、映像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに入力される。駆動トランジスタＤＲＴのゲート電位は、初期化電位Ｖｉｎｉから映像信号Ｖｓｉｇの電位に変化する。一方、駆動トランジスタＤＲＴのソースの電位は、（Ｖｉｎｉ－Ｖｔｈ）を維持している。この結果、駆動トランジスタＤＲＴのゲートとソースとの間の電圧は、（Ｖｓｉｇ－（Ｖｉｎｉ－Ｖｔｈ））となり、副画素４９間のしきい値電圧Ｖｔｈのばらつきが反映されたものとなる。

映像信号線Ｌ２は、第２方向Ｄｙ（図１参照）に延在し、同列に属する複数行の副画素４９に接続される。このため、映像書込動作を行う期間ｔ４は、１行ごとに実施される。

次に、期間ｔ５は、発光動作期間である。具体的には、期間ｔ５では、駆動回路１２から供給される各制御信号により、発光制御走査線ＢＧ１の電位がＨレベルとなり、書込制御走査線ＳＧ１がＬレベルとなる。これにより、発光制御トランジスタＢＣＴがオンになり、書込トランジスタＳＳＴがオフになる。アノード電源線Ｌ１（アノード電源電位ＰＶＤＤ）から、発光制御トランジスタＢＣＴを介して駆動トランジスタＤＲＴに電流が供給される。

駆動トランジスタＤＲＴは、期間ｔ４までに設定されたゲートソース間の電圧に応じた電流を、発光素子３に供給する。発光素子３は、この電流に応じた輝度で発光する。このとき、発光素子３のアノードとカソードとの間の電圧は、駆動トランジスタＤＲＴを通して供給された電流値に応じた電圧となる。これにより、発光素子３のアノードの電位が上昇する。ここで、駆動トランジスタＤＲＴのゲートとソースとの間の電圧は、保持容量Ｃｓ１によって保持される。このため、保持容量Ｃｓ１のカップリングにより、発光素子３のアノードの電位上昇に伴って、駆動トランジスタＤＲＴのゲート電位も上昇する。

実際には、駆動トランジスタＤＲＴのゲートには、保持容量Ｃｓ１に加えて容量Ｃｓ２等の付加容量が存在するので、アノードの電位上昇よりも、駆動トランジスタＤＲＴのゲート電位の上昇はわずかに小さくなる。ただし、この値は既知であるため、最終的な駆動トランジスタＤＲＴのゲートとソースとの間の電圧において、所望の電流値となるように、映像信号Ｖｓｉｇの電位を決定すれはよい。

以上の動作を１行目から最終行まで完了すると、１フレーム分の画像の表示が行われる。例えば、２行目に属する副画素４９のリセット動作は、期間ｔ２及び期間ｔ３と重なる期間に実行される。２行目に属する副画素４９のオフセットキャンセル動作は、期間ｔ３及び期間ｔ４と重なる期間に実行される。２行目に属する副画素４９の映像信号書込動作は、期間ｔ５と重なる期間に行われる。以後、このような動作を繰り返して映像の表示が行われる。

なお、図４に示す動作例では、期間ｔ１から期間ｔ５において、１行分の副画素４９の駆動が実施されているが、これに限定されない。駆動回路１２は、２行の副画素４９を同時に駆動してもよいし、３行分以上の副画素４９を同時に駆動してもよい。

なお、上述した図３に示す画素回路ＰＩＣＡの構成及び図４に示す動作例はあくまで一例であり、適宜変更することができる。例えば１つの副画素４９での配線の数及びトランジスタの数は異なっていてもよい。また、画素回路ＰＩＣＡはカレントミラー回路等の構成を採用することもできる。

図５は、表示装置の起動時の動作例を示すタイミングチャートである。図５に示すように、表示装置１は、非表示期間ＮＤＰとフレーム期間１Ｆとの間にプレヒート期間ＰＨを有する。非表示期間ＮＤＰは、表示装置１が画像の表示を停止した状態の期間である。非表示期間ＮＤＰは、例えば、表示装置１の電源が停止している期間や、所定の期間入力操作がない場合に、表示を停止するスリープモードの期間を含む。

時刻ｔｏｎにおいて、表示装置１の電源が投入され又はスリープモードからの復帰の操作が行われた場合に、駆動ＩＣ２１０は、プレヒート期間ＰＨを実行する。具体的には、駆動回路１２から供給される各制御信号により、各行に属するリセット制御走査線ＲＧの電位がＨレベルとなり、発熱制御走査線ＨＧの電位がＨレベルとなり、発光制御走査線ＢＧ、初期化制御走査線ＩＧ及び書込制御走査線ＳＧの電位がＬレベルとなる。

これにより、発熱制御トランジスタＨＳＴ及びリセットトランジスタＲＳＴがオンになり、その他のトランジスタがオフになる。これにより、アノード電源線Ｌ１、発熱制御トランジスタＨＳＴ、発熱抵抗体２８、リセットトランジスタＲＳＴ及びリセット信号線Ｌ３が導通して電流経路が形成される。このため、アノード電源線Ｌ１（アノード電源電位ＰＶＤＤ）から、発熱制御トランジスタＨＳＴを介して発熱抵抗体２８に電流が供給される。

これにより、発熱抵抗体２８の温度が上昇する。発熱抵抗体２８は、画素回路ＰＩＣＡに設けられているので、発熱抵抗体２８で発生する熱が発光素子３に伝えられ、発光素子３の温度が上昇する。なお、プレヒート期間ＰＨにおいて、アノード電源線Ｌ１から供給される電位は、フレーム期間１Ｆに供給されるアノード電源電位ＰＶＤＤと異なる電位であってもよい。これにより、表示装置１は、発熱抵抗体２８に流れる電流を適切に調整して、発熱抵抗体２８の発熱を制御することができる。

所定の期間、発熱抵抗体２８に電流を供給した後、各行に属するリセット制御走査線ＲＧ及び発熱制御走査線ＨＧの電位がＬレベルとなり、発光制御走査線ＢＧの電位がＨレベルとなる。これにより、発熱抵抗体２８への電流の供給が停止する。その後、表示装置１は、上述したフレーム期間１Ｆの表示を実行する。

図５に示す動作例では、プレヒート期間ＰＨにおいて、４行分の副画素４９に属する発熱抵抗体２８が同時に駆動されているが、これに限定されない。駆動回路１２は、３行以下、又は５行以上の副画素４９に属する発熱抵抗体２８を同時に駆動してもよいし、１行目から最終行の副画素４９に属する全ての発熱抵抗体２８を同時に駆動してもよい。

図６は、比較例における発光素子の輝度及び温度と、時間との関係を模式的に示すグラフである。図６に示すグラフの横軸は、発光素子３へ電流が供給された時間であり、時間ｔ＝０は、発光素子３への電流の供給が開始された時間を示す。図６に示すグラフの縦軸は、発光素子３の輝度及び温度を示す。

図６に示すように、比較例に係る発光素子３は、温度の上昇に伴って発光効率が低下する温度特性を有する。具体的には、比較例に係る発光素子３に電流が流れ始める時間ｔ＝０から時間ｔｐｈまでの期間において、発光素子３の温度が上昇すると、輝度（発光効率）が低下し、発光動作が不安定になる傾向を有する。時間ｔｐｈ以降では、発光素子３は一定の温度Ｔｓとなり、輝度も安定する。

本実施形態では、プレヒート期間ＰＨにおいて、発熱抵抗体２８によりあらかじめ発光素子３が加熱され、この期間には発光素子３には電流が流れない。例えば、図６に示す温度Ｔｓまで発光素子３の温度が上昇した後に、フレーム期間１Ｆが開始される。これにより、表示装置１は、期間ｔ５（発光動作期間）において発光素子３に電流が流れた場合の、発光素子３の温度上昇を抑制することができる。つまり、発光素子３は、図６に示す時間ｔｐｈ以降の発光動作が安定になった領域で電流の供給が開始され駆動される。これにより、表示装置１は、発光素子３の温度上昇に伴う輝度（発光効率）の低下を抑制することができる。この結果、表示装置１は、表示特性の低下を抑制することができる。

次に、表示装置１の断面構成について説明する。図７は、図２のＶＩＩ－ＶＩＩ’断面図である。図８は、図１のＶＩＩＩ－ＶＩＩＩ’断面図である。図７に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、アノード電極２３、対向電極２５、接続電極２６ａ、発熱抵抗体２８（図１０参照）、各種トランジスタ、各種配線及び各種絶縁膜を有する。

基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。基板２１として、可撓性を有する樹脂基板を用いた場合には、シートディスプレイとして表示装置１を構成することができる。また、基板２１は、ポリイミドに限らず、他の樹脂材料を用いても良い。

なお、本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。

基板２１の上にアンダーコート膜９１が設けられる。アンダーコート膜９１は、例えば、絶縁膜９１ａ、９１ｂ、９１ｃを有する３層積層構造である。絶縁膜９１ａはシリコン酸化膜であり、絶縁膜９１ｂはシリコン窒化膜であり、絶縁膜９１ｃはシリコン酸化膜である。下層の絶縁膜９１ａは、基板２１とアンダーコート膜９１との密着性向上のために設けられる。中層の絶縁膜９１ｂは、外部からの水分及び不純物のブロック膜として設けられる。上層の絶縁膜９１ｃは、絶縁膜９１ｂのシリコン窒化膜中に含有する水素原子が半導体層６１側に拡散しないようにするブロック膜として設けられる。

アンダーコート膜９１の構成は、図７に示すものに限定されない。例えば、アンダーコート膜９１は、単層膜あるいは２層積層膜であってもよく、４層以上積層されていてもよい。また、基板２１がガラス基板である場合、シリコン窒化膜は比較的密着性が良いため、基板２１上に直接シリコン窒化膜を形成してもよい。

遮光膜６５は、絶縁膜９１ａの上に設けられる。遮光膜６５は、半導体層６１と基板２１との間に設けられる。遮光膜６５により、半導体層６１のチャネル領域６１ａへの基板２１側からの光の侵入を抑制することができる。あるいは、遮光膜６５を導電性材料で形成して、所定の電位を与えることで、駆動トランジスタＤＲＴへのバックゲート効果を与えることができる。なお、遮光膜６５は、基板２１上に設けられ、遮光膜６５を覆って絶縁膜９１ａが設けられていてもよい。

駆動トランジスタＤＲＴは、アンダーコート膜９１の上に設けられる。なお、図７では、複数のトランジスタのうち、駆動トランジスタＤＲＴを示しているが、画素回路ＰＩＣＡに含まれる発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、リセットトランジスタＲＳＴ及び発熱制御トランジスタＨＳＴも、駆動トランジスタＤＲＴと同様の積層構造を有する。

駆動トランジスタＤＲＴは、半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を有する。半導体層６１は、アンダーコート膜９１の上に設けられる。半導体層６１は、例えば、ポリシリコンが用いられる。ただし、半導体層６１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン等であってもよい。駆動トランジスタＤＲＴとして、ｎ型ＴＦＴのみ示しているが、ｐ型ＴＦＴを同時に形成しても良い。ｎ型ＴＦＴでは、半導体層６１は、チャネル領域６１ａ、ソース領域６１ｂ、ドレイン領域６１ｃ及び低濃度不純物領域６１ｄを有する。低濃度不純物領域６１ｄは、チャネル領域６１ａとソース領域６１ｂとの間に設けられ、また、チャネル領域６１ａとドレイン領域６１ｃとの間に設けられる。

ゲート絶縁膜９２は、半導体層６１を覆ってアンダーコート膜９１の上に設けられる。ゲート絶縁膜９２は、例えばシリコン酸化膜である。ゲート電極６４は、ゲート絶縁膜９２の上に設けられる。また、ゲート電極６４と同層に第１配線６６が設けられる。ゲート電極６４及び第１配線６６は、例えば、モリブデンタングステン（ＭｏＷ）が用いられる。図７に示す例では、駆動トランジスタＤＲＴは、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造である。ただし、これに限定されず、駆動トランジスタＤＲＴは、半導体層６１の下側にゲート電極６４が設けられたボトムゲート構造でもよく、半導体層６１の上側及び下側の両方にゲート電極６４が設けられたデュアルゲート構造でもよい。

層間絶縁膜９３は、ゲート電極６４を覆ってゲート絶縁膜９２の上に設けられる。層間絶縁膜９３は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２及びドレイン電極６３は、層間絶縁膜９３の上に設けられる。ソース電極６２は、ゲート絶縁膜９２及び層間絶縁膜９３に設けられたコンタクトホールを介して、ソース領域６１ｂに接続される。ドレイン電極６３は、ゲート絶縁膜９２及び層間絶縁膜９３に設けられたコンタクトホールを介して、ドレイン領域６１ｃに接続される。ソース電極６２には、引き回し配線となる第２配線６７が接続される。ソース電極６２、ドレイン電極６３及び第２配線６７は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）の３層積層構造を採用することができる。

第２配線６７の一部は、第１配線６６と重なる領域に形成される。層間絶縁膜９３を介して対向する第１配線６６と第２配線６７とで、保持容量Ｃｓ１が形成される。また、第１配線６６は、半導体層６１の一部と重なる領域に形成される。保持容量Ｃｓ１は、ゲート絶縁膜９２を介して対向する半導体層６１と第１配線６６とで形成される容量も含む。

平坦化膜９４は、駆動トランジスタＤＲＴ及び第２配線６７を覆って層間絶縁膜９３の上に設けられる。平坦化膜９４としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。

平坦化膜９４の上に、対向電極２５、容量絶縁膜９５、アノード電極２３、アノード電極絶縁膜９６の順に積層される。対向電極２５は、例えばＩＴＯ（Indium Tin Oxide）等の透光性を有する導電性材料で構成される。対向電極２５と同層に接続電極２６ａが設けられる。接続電極２６ａは、平坦化膜９４に設けられたコンタクトホールＨ１の内部を覆って設けられ、コンタクトホールＨ１の底部で第２配線６７と接続される。

容量絶縁膜９５は、対向電極２５及び接続電極２６ａを覆って設けられ、コンタクトホールＨ１と重なる領域に開口を有する。容量絶縁膜９５は、例えば、シリコン窒化膜である。アノード電極２３は、容量絶縁膜９５を介して対向電極２５と対向する。アノード電極２３は、コンタクトホールＨ１を介して接続電極２６ａ及び第２配線６７と電気的に接続される。これにより、アノード電極２３は、駆動トランジスタＤＲＴと電気的に接続される。アノード電極２３は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード電極２３は、モリブデン、チタンの金属のいずれか１つ以上を含む材料であってもよい。又は、アノード電極２３は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。

容量絶縁膜９５を介して対向するアノード電極２３と対向電極２５との間に容量Ｃｓ２が形成される。また、ＩＴＯで形成される対向電極２５は、アノード電極２３を形成する工程において、第２配線６７等の各種配線を保護するためのバリア膜としての機能も有する。ところで、アノード電極２３のパターニング時、一部において対向電極２５がエッチング環境にさらされるが、対向電極２５の形成からアノード電極２３の形成までの間に行われるアニール処理によって、対向電極２５はアノード電極２３のエッチングに対し十分な耐性を有する。

アノード電極絶縁膜９６は、アノード電極２３を覆って設けられる。アノード電極絶縁膜９６は、例えばシリコン窒化膜である。アノード電極絶縁膜９６は、アノード電極２３の周縁部を覆っており、隣り合う副画素４９のアノード電極２３を絶縁する。

アノード電極絶縁膜９６は、アノード電極２３と重なる位置に、発光素子３を実装するための開口ＯＰを有する。開口ＯＰの大きさは、発光素子３の実装工程における実装ズレ量等を考慮し、発光素子３よりも大きい面積の開口とする。すなわち、基板２１に垂直な方向からの平面視で、アノード電極２３の面積は、発光素子３の面積よりも大きい。さらに、発光素子３は、少なくとも２つの端子（アノード端子３３及びカソード端子３２）を有し、基板２１に垂直な方向からの平面視で、アノード電極２３の面積は、少なくとも２つの端子（アノード端子３３及びカソード端子３２）の一方の面積よりも大きい。例えば発光素子３が平面視で、１０μｍ×１０μｍ程度の実装面積である場合、開口ＯＰの面積として、２０μｍ×２０μｍ程度は確保されることが好ましい。

発光素子３Ｒ、３Ｇ、３Ｂは、それぞれに対応するアノード電極２３に実装される。各発光素子３は、アノード端子３３がアノード電極２３に接するように実装される。発光素子３は、半導体層３１、カソード端子３２及びアノード端子３３を有する。半導体層３１は、ｎ型クラッド層、活性層及びｐ型クラッド層が積層された構成を採用することができる。

半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。また、発光素子３として、半導体基板上に半導体層３１が形成された構成でもよい。あるいは、発光素子３単体がアレイ基板２に実装される構成に限定されず、発光素子３を含むＬＥＤチップがアレイ基板２に実装される構成であってもよい。ＬＥＤチップは、例えば、発光素子基板と、発光素子基板に設けられた発光素子３と、発光素子基板に設けられ、発光素子３を駆動する回路素子群とを有し、発光素子基板、発光素子３及び回路素子群が１チップに集積された構成が挙げられる。

複数の発光素子３の間に素子絶縁膜９７が設けられる。素子絶縁膜９７は樹脂材料で形成される。素子絶縁膜９７は、発光素子３の側面を覆っており、発光素子３のカソード端子３２は、素子絶縁膜９７から露出する。素子絶縁膜９７の上面と、カソード端子３２の上面とが同一面を形成するように、素子絶縁膜９７は平坦に形成される。ただし、素子絶縁膜９７の上面の位置は、カソード端子３２の上面の位置と異なっていてもよい。

カソード電極２２は、複数の発光素子３及び素子絶縁膜９７を覆って、複数の発光素子３に電気的に接続される。より具体的には、カソード電極２２は、素子絶縁膜９７の上面と、カソード端子３２の上面とに亘って設けられる。カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。カソード電極２２は、表示領域ＡＡに実装された複数の発光素子３のカソード端子３２と電気的に接続される。

図８に示すように、カソード電極２２は、表示領域ＡＡの外側に設けられた陰極コンタクト部（コンタクトホールＨ２）で、アレイ基板２側に設けられたカソード配線６０と接続される。なお、図６では、周辺領域ＧＡの断面構成と、表示領域ＡＡの断面構成との対応関係を分かりやすくするために、周辺領域ＧＡと表示領域ＡＡとを併せて示している。

図８に示すように、表示装置１は、周辺領域ＧＡにおいて、端子部２７、折曲領域ＦＡ及び陰極コンタクト部（コンタクトホールＨ２）を有する。端子部２７は、駆動ＩＣ２１０又はフレキシブルプリント基板等の配線基板と接続される端子である。折曲領域ＦＡは、アレイ基板２のうち、端子部２７側の周辺領域ＧＡを折り曲げるため領域である。なお、折曲領域ＦＡが設けられる場合には、基板２１として可撓性を有する樹脂材料が用いられる。

具体的には、アンダーコート膜９１、ゲート絶縁膜９２及び層間絶縁膜９３は、表示領域ＡＡから周辺領域ＧＡに亘って、基板２１の端部まで設けられている。アンダーコート膜９１、ゲート絶縁膜９２及び層間絶縁膜９３は、折曲領域ＦＡで除去される。アンダーコート膜９１、ゲート絶縁膜９２及び層間絶縁膜９３は、折曲領域ＦＡにおいて、エッチングにより除去される。この場合、ポリイミド等の樹脂材料で構成される基板２１の表面が一部エッチングにより浸食されて凹部が形成される場合がある。

カソード配線６０は、層間絶縁膜９３の上に設けられる。つまり、カソード配線６０は、ソース電極６２、ドレイン電極６３及び第２配線６７と同層に設けられ、同じ材料で形成される。カソード配線６０は、折曲領域ＦＡに跨がって設けられ、アンダーコート膜９１、ゲート絶縁膜９２及び層間絶縁膜９３と、基板２１とで形成される段差に沿って設けられる。また、カソード配線６０は、折曲領域ＦＡにおいて基板２１の上に設けられ、折曲領域ＦＡと基板２１の端部との間において、層間絶縁膜９３の上に設けられる。

平坦化膜９４は、周辺領域ＧＡの、折曲領域ＦＡ及び折曲領域ＦＡと基板２１の端部との間の領域で除去される。平坦化膜９４には、折曲領域ＦＡと表示領域ＡＡとの間の領域にコンタクトホールＨ２が設けられる。カソード配線６０はコンタクトホールＨ２の底面に露出する、また、素子絶縁膜９７の厚さは、表示領域ＡＡの周縁部から周辺領域ＧＡに向かって、薄くなるように設けられる。カソード電極２２は、コンタクトホールＨ２の内部に設けられた接続電極２６ｂを介して、カソード配線６０と電気的に接続される。接続電極２６ｂは、対向電極２５及び接続電極２６ａと同層に設けられ、対向電極２５及び接続電極２６ａと同じ材料で形成される。

また、端子部２７は、折曲領域ＦＡと基板２１の端部との間の領域で、カソード配線６０の上に設けられる。容量絶縁膜９５は、端子部２７を覆って設けられ、端子部２７と重なる領域に開口を有する。

以上のように、表示素子として発光素子３を用いた表示装置１が構成される。なお、表示装置１は、必要に応じて、カソード電極２２の上側に、カバーガラスやタッチパネル等を設けてもよい。また、この場合、表示装置１とカバーガラス等の部材との間に、樹脂などを用いた充填材が設けられていてもよい。また、表示装置１において、発光素子３の上部でカソード電極２２に接続されるフェースアップ構造に限定されず、発光素子３の下部が、アノード電極２３及びカソード電極２２に接続される、いわゆるフェースダウン構造であってもよい。

次に、副画素４９及び発熱抵抗体２８の詳細な構成について説明する。図９は、第１実施形態に係る表示装置の、１つの副画素を拡大して示す平面図である。図１０は、図９のＸ－Ｘ’断面図である。なお、図９では、図面を見やすくするために、発光素子３を省略して示す。また、図９では、アノード電極２３を二点鎖線で示し、アノード電源線Ｌ１、映像信号線Ｌ２、リセット信号線Ｌ３、初期化信号線Ｌ４、接続配線Ｌ５、Ｌ６及び発熱抵抗体２８に斜線を付けて示している。また、各トランジスタが有する半導体層６１、７１、７６、７７、７８、７９を点線で示している。

図９に示すように、アノード電源線Ｌ１、映像信号線Ｌ２及び初期化信号線Ｌ４は、第２方向Ｄｙに延在する。リセット信号線Ｌ３はアノード電源線Ｌ１と映像信号線Ｌ２との間に設けられる。なお、リセット信号線Ｌ３は、図面を見やすくするために簡略化して示しているが、アノード電源線Ｌ１等と同様に第２方向Ｄｙに延在して設けられる。

リセット制御走査線ＲＧ、発光制御走査線ＢＧ、書込制御走査線ＳＧ、初期化制御走査線ＩＧ及び発熱制御走査線ＨＧは、それぞれ、第１方向Ｄｘに延在し、平面視で、アノード電源線Ｌ１及び映像信号線Ｌ２とそれぞれ交差する。接続配線Ｌ５は、駆動トランジスタＤＲＴ、初期化トランジスタＩＳＴ及び書込トランジスタＳＳＴを接続する。接続配線Ｌ６は、発熱抵抗体２８と、発熱制御トランジスタＨＳＴとを接続する。

駆動トランジスタＤＲＴを構成する半導体層６１、ソース電極６２（第２配線６７）、ゲート電極６４（第１配線６６）は、アノード電源線Ｌ１、映像信号線Ｌ２、発光制御走査線ＢＧ及び書込制御走査線ＳＧで囲まれた領域に設けられる。半導体層６１は、ゲート電極６４（第１配線６６）と重ならない部分で、コンタクトホールＨ３を介してソース電極６２（第２配線６７）と接続される。アノード電極２３及び対向電極２５は、駆動トランジスタＤＲＴと重なる領域に設けられる。対向電極２５は、カソード電源線Ｌ１０に接続され、カソード電源電位ＰＶＳＳが供給される。これにより、対向電極２５は、アレイ基板２の各トランジスタ及び各種配線と、アノード電極２３及び発光素子３との間をシールドすることができる。

アノード電極２３は、駆動トランジスタＤＲＴと重ならない領域まで延在し、アノード電極２３の一部が発熱抵抗体２８の一端側２８ｅ１と重なる。発熱抵抗体２８は、平面視でミアンダ状の配線パターンを有し、全体として、アノード電源線Ｌ１に沿って第２方向Ｄｙに延在する。発熱抵抗体２８の一端側２８ｅ１は、コンタクトホールＨ４を介してアノード電極２３と接続される。また、発熱抵抗体２８の他端側２８ｅ２は、コンタクトホールＨ５を介して接続配線Ｌ６と接続される。

発熱制御トランジスタＨＳＴは、半導体層７１、ソース電極７２、ドレイン電極７３及びゲート電極７４を有する。半導体層７１は、第２方向Ｄｙに延在し、発熱制御走査線ＨＧと平面視で交差する。半導体層７１のうち、発熱制御走査線ＨＧと重なる領域にチャネル領域が形成される。発熱制御走査線ＨＧのうち半導体層７１と重なる部分が、発熱制御トランジスタＨＳＴのゲート電極７４として機能する。半導体層７１の一端側は、アノード電源線接続部Ｌ１ｂと接続される。半導体層７１の他端側は、接続配線Ｌ６と接続される。アノード電源線接続部Ｌ１ｂは、アノード電源線Ｌ１から第１方向Ｄｘに分岐された部分である。アノード電源線接続部Ｌ１ｂ及び接続配線Ｌ６の一部が、それぞれソース電極７２及びドレイン電極７３として機能する。

このような構成により、発熱抵抗体２８の一端側２８ｅ１がアノード電極２３に電気的に接続され、発熱抵抗体２８の他端側２８ｅ２が発熱制御トランジスタＨＳＴを介してアノード電源線Ｌ１に電気的に接続される。

発光制御トランジスタＢＣＴは、半導体層７６有する。半導体層７６は駆動トランジスタＤＲＴの半導体層６１と接続されており、発光制御走査線ＢＧと平面視で交差する。半導体層７６の一端側は、アノード電源線接続部Ｌ１ａと電気的に接続される。アノード電源線接続部Ｌ１ａは、アノード電源線Ｌ１から第１方向Ｄｘに分岐された部分である。これにより、駆動トランジスタＤＲＴ及び発光制御トランジスタＢＣＴには、アノード電源線Ｌ１に電気的に接続される。

リセットトランジスタＲＳＴは、半導体層７７を有する。半導体層７７の一端側は、リセット信号線Ｌ３と接続され、半導体層７７の他端側は、駆動トランジスタＤＲＴの半導体層６１と接続される。半導体層７７は、第２方向Ｄｙに延在し、平面視で発光制御走査線ＢＧ及びリセット制御走査線ＲＧと交差する。半導体層７７の、リセット制御走査線ＲＧと重なる部分にチャネル領域が形成される。

半導体層７７及び半導体層７６は、半導体層６１と接続されているので、図３に示す回路図に示す、駆動トランジスタＤＲＴ、発光制御トランジスタＢＣＴ及びリセットトランジスタＲＳＴの接続構成が実現される。

書込トランジスタＳＳＴは半導体層７８を有する。半導体層７８の一端側は、映像信号線接続部Ｌ２ａと接続される。映像信号線接続部Ｌ２ａは、映像信号線Ｌ２から第１方向Ｄｘに分岐された部分である。半導体層７８の他端側は、接続配線Ｌ５と接続される。半導体層７８は、第１方向Ｄｘに延在し、平面視で分岐部ＳＧａと交差する。分岐部ＳＧａは、書込制御走査線ＳＧから第２方向Ｄｙに分岐された部分である。

初期化トランジスタＩＳＴは半導体層７９を有する。半導体層７９の一端側は、初期化信号線Ｌ４と接続される。半導体層７９の他端側は、接続配線Ｌ５と接続される。半導体層７９は、第２方向Ｄｙに延在し、平面視で初期化制御走査線ＩＧと交差する。

図１０に示すように、発熱抵抗体２８は、平坦化膜９４の上に設けられる。発熱抵抗体２８は、対向電極２５と同層に設けられ、基板２１に垂直な方向において、映像信号線Ｌ２、発熱抵抗体２８、アノード電極２３の順に積層される。発熱抵抗体２８は、対向電極２５と同じ材料、すなわちＩＴＯ等の透光性を有する導電性材料で構成される。発熱抵抗体２８は、アノード電極２３よりも高いシート抵抗値を有し、発熱抵抗体２８に電流が流れた場合に、電気エネルギーが良好に熱に変換される。なお、発熱抵抗体２８は、ＩＴＯに限定されず、Ｉｎ_２Ｏ_３にＧｅ、Ｍｏ、Ｆ、Ｔｉ、Ｚｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｗ、あるいはＴｅをドープした透光性導電膜、ＺｎＯにＡｌ、Ｇａ、Ｂ、Ｉｎ、Ｙ、Ｓｃ、Ｆ、Ｖ、Ｓｉ、Ｇｅ、Ｔｉ、Ｚｒ、あるいはＨｆをドープした透光性導電膜、ＳｎＯ_２にＳｂ、Ｆ、Ａｓ、Ｎｂ、あるいはＴａをドープした透光性導電膜であってもよい。又は、発熱抵抗体２８は、モリブデン（Ｍｏ）若しくはＭｏ合金、タングステン（Ｗ）若しくはＷ合金、又はチタン（Ｔｉ）若しくはＴｉ合金等の高融点材料で形成されてもよい。

また、発熱抵抗体２８は、容量絶縁膜９５を介してアノード電極２３と異なる層に設けられ、容量絶縁膜９５に設けられたコンタクトホールＨ４を介してアノード電極２３と接続される。これにより、発熱抵抗体２８で発生した熱が、コンタクトホールＨ４及びアノード電極２３を経由して発光素子３に良好に伝わる。また、アノード電極２３は、発熱抵抗体２８よりも、平面視での面積が大きく、熱伝導率が高い。このため、コンタクトホールＨ４の周囲の、アノード電極２３と発熱抵抗体２８との重畳部分でも、発熱抵抗体２８で発生した熱がアノード電極２３に伝わる。

発熱制御トランジスタＨＳＴの積層構造は、図７に示した駆動トランジスタＤＲＴと同様であり、詳細な説明は省略する。ソース電極７２（アノード電源線接続部Ｌ１ｂ）及びドレイン電極７３（接続配線Ｌ６）、アノード電源線Ｌ１及び映像信号線Ｌ２は、駆動トランジスタＤＲＴのソース電極６２（第２配線６７）及びドレイン電極６３と同層に設けられる。なお、図１０では図示されないが、リセット信号線Ｌ３、初期化信号線Ｌ４及び接続配線Ｌ５もアノード電源線Ｌ１等と同層に設けられる。

発熱制御走査線ＨＧ、初期化制御走査線ＩＧ及び書込制御走査線ＳＧは、ゲート電極６４（第１配線６６）と同層に設けられる。なお、図１０では図示されないが、発光制御走査線ＢＧ及びリセット制御走査線ＲＧも発熱制御走査線ＨＧ等と同層に設けられる。

発熱制御トランジスタＨＳＴの半導体層７１及び各トランジスタが有する半導体層７６、７７、７８、７９は、駆動トランジスタＤＲＴの半導体層６１と同層に設けられる。ただし、発熱制御トランジスタＨＳＴの半導体層７１、ソース電極７２（アノード電源線接続部Ｌ１ｂ）及びドレイン電極７３及びゲート電極７４は、それぞれ駆動トランジスタＤＲＴと異なる層に設けられていてもよい。

図１１は、第１副画素が有する第１発熱抵抗体、第２副画素が有する第２発熱抵抗体及び第３副画素が有する第３発熱抵抗体を比較して説明するための説明図である。図１１に示すように、第１副画素４９Ｒは第１発熱抵抗体２８Ｒを有する。第２副画素４９Ｇは第２発熱抵抗体２８Ｇを有する。第３副画素４９Ｂは第３発熱抵抗体２８Ｂを有する。図１１では、第１発熱抵抗体２８Ｒ、第２発熱抵抗体２８Ｇ及び第３発熱抵抗体２８Ｂを模式的に並べて示している。

第１発熱抵抗体２８Ｒ、第２発熱抵抗体２８Ｇ及び第３発熱抵抗体２８Ｂは、それぞれ、複数の第１部分２８ａと、複数の第２部分２８ｂとを有する。複数の第１部分２８ａは、それぞれ第１方向Ｄｘに延在し、第２方向Ｄｙに配列される。第２部分２８ｂは、第２方向Ｄｙに隣り合う２つの第１部分２８ａの同じ側の端部を接続する。複数の第１部分２８ａと複数の第２部分２８ｂとが接続されてミアンダ状の配線パターンが形成される。

第１発熱抵抗体２８Ｒ、第２発熱抵抗体２８Ｇ及び第３発熱抵抗体２８Ｂは、配線パターンの配線長が異なる。第１発熱抵抗体２８Ｒ、第２発熱抵抗体２８Ｇ、第３発熱抵抗体２８Ｂの順に配線長が長い。ここで、各発熱抵抗体２８の配線長は、配線パターンに沿った合計の長さである。つまり、各発熱抵抗体２８の配線長は、複数の第１部分２８ａの配線長Ｗ１と、複数の第２部分２８ｂの配線長Ｗ２との合計の長さである。

これにより、第１発熱抵抗体２８Ｒ、第２発熱抵抗体２８Ｇ及び第３発熱抵抗体２８Ｂは、異なる抵抗値を有する。具体的には、第１発熱抵抗体２８Ｒの抵抗値は、第２発熱抵抗体２８Ｇの抵抗値及び第３発熱抵抗体２８Ｂの抵抗値よりも小さい。また、第２発熱抵抗体２８Ｇの抵抗値は、第３発熱抵抗体２８Ｂの抵抗値よりも小さい。

これにより、第１発熱抵抗体２８Ｒに流れる電流が、第２発熱抵抗体２８Ｇ及び第３発熱抵抗体２８Ｂよりも大きくなり、第１発熱抵抗体２８Ｒの発熱量が大きくなる。これにより、各副画素４９が有する発光素子３Ｒの発光効率が、発光素子３Ｇ、発光素子３Ｂよりも小さい場合であっても、第１発熱抵抗体２８Ｒにより発光素子３Ｒを良好に加熱することで、発光素子３Ｒを安定して発光させることができる。

なお、図１１では、第１発熱抵抗体２８Ｒ、第２発熱抵抗体２８Ｇ及び第３発熱抵抗体２８Ｂの第２方向Ｄｙの長さを異ならせる例を示したが、他の構成で抵抗値を異ならせてもよい。例えば、第２方向Ｄｙの長さ、つまり第１部分２８ａ及び第２部分２８ｂの配線長Ｗ１、Ｗ２を異ならせてもよく、第１部分２８ａ及び第２部分２８ｂのそれぞれの配線幅を異ならせてもよい。あるいは、第１発熱抵抗体２８Ｒ、第２発熱抵抗体２８Ｇ及び第３発熱抵抗体２８Ｂとしてそれぞれ異なる材料を用いてもよい。

なお、図１１に示した各発熱抵抗体２８の配線パターンはあくまで一例であり、異なる配線パターンであってもよい。第１発熱抵抗体２８Ｒ、第２発熱抵抗体２８Ｇ及び第３発熱抵抗体２８Ｂは、同じ配線パターンで形成され、同じ抵抗値を有していてもよい。また、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂの全てが、発熱抵抗体２８を有する構成に限定されない。少なくとも第１副画素４９Ｒが第１発熱抵抗体２８Ｒを有し、第２副画素４９Ｇ及び第３副画素４９Ｂの少なくとも一方が発熱抵抗体２８を有さない構成を採用することもできる。

（第２実施形態）
図１２は、第２実施形態に係る画素回路を示す回路図である。なお、以下の説明においては、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。

図１２に示すように、第２実施形態に係る画素回路ＰＩＣＡは、第１実施形態に比べて、抵抗体信号線Ｌ７を有する構成が異なる。抵抗体信号線Ｌ７には、駆動ＩＣ２１０から、抵抗体駆動信号Ｖｐｒｅｈｔが供給される。発熱抵抗体２８の他端側２８ｅ２は、発熱制御トランジスタＨＳＴを介して抵抗体信号線Ｌ７に接続される。発熱抵抗体２８の一端側２８ｅ１は、第１実施形態と同様にアノード電極２３に接続される。

各トランジスタの動作は、図５に示すプレヒート期間ＰＨと同様であり、発熱制御トランジスタＨＳＴ及びリセットトランジスタＲＳＴがオンになり、その他のトランジスタがオフになる。これにより、抵抗体信号線Ｌ７、発熱制御トランジスタＨＳＴ、発熱抵抗体２８、リセットトランジスタＲＳＴ及びリセット信号線Ｌ３が導通して電流経路が形成される。発熱抵抗体２８には、抵抗体信号線Ｌ７から供給される抵抗体駆動信号Ｖｐｒｅｈｔに応じて電流が流れる。

本実施形態では、発熱抵抗体２８に供給される電位が、アノード電源線Ｌ１（アノード電源電位ＰＶＤＤ）から独立して制御される。このため、表示装置１の表示期間に、発熱抵抗体２８の発熱を制御することも可能である。

（第３実施形態）
図１３は、第３実施形態に係る画素回路を示す回路図である。図１３に示すように、第３実施形態に係る画素回路ＰＩＣＡは、第１実施形態に比べて、発熱抵抗体２８の一端側２８ｅ１が、カソード電極２２に電気的に接続される構成が異なる。発熱抵抗体２８の他端側２８ｅ２は、第１実施形態と同様に、発熱制御トランジスタＨＳＴを介してアノード電源線Ｌ１に電気的に接続される。

第３実施形態では、図５に示すプレヒート期間ＰＨにおいて、発熱制御トランジスタＨＳＴがオンになり、その他のトランジスタがオフになる。これにより、アノード電源線Ｌ１、発熱制御トランジスタＨＳＴ、発熱抵抗体２８及びカソード電源線Ｌ１０が導通して電流経路が形成される。発熱抵抗体２８には、アノード電源線Ｌ１（アノード電源電位ＰＶＤＤ）から電流が流れる。

第３実施形態では、プレヒート期間ＰＨにおいて、発熱制御トランジスタＨＳＴのオン、オフの切り換えのみで発熱抵抗体２８の発熱が制御できるので、プレヒート期間ＰＨでの画素回路ＰＩＣＡの駆動を簡易にできる。なお、第３実施形態では、発熱抵抗体２８の一端側２８ｅ１がアノード電極２３に接続されていない。この場合であっても、図９及び図１０と同様に、アノード電極２３の一部が発熱抵抗体２８と重なって設けられる構成とすることで、発熱抵抗体２８で発生した熱を、アノード電極２３に効率よく伝えることができる。

なお、本実施形態の構成は第２実施形態にも適用できる。すなわち、図１２に示す画素回路ＰＩＣＡにおいて、抵抗体信号線Ｌ７、発熱制御トランジスタＨＳＴ、発熱抵抗体２８及びカソード電源線Ｌ１０が導通して電流経路が形成される構成も採用できる。

（第４実施形態）
図１４は、第４実施形態に係る、温度センサを有する画素を示す平面図である。図１５は、温度センサの一例を説明するための説明図である。図１４に示すように、表示装置１Ａは、画素Ｐｉｘに温度センサ８及び温度センサ回路８１を有する。温度センサ８は、例えばｐｎ接合ダイオードを用いることができる。温度センサ回路８１は、温度センサ８を駆動するための回路である。温度センサ回路８１は、複数のトランジスタ等の回路素子を備え、温度センサ８への駆動信号の供給を制御する。

図１５に示すように、温度センサ８は、センサアノード電源線ＳＬ１及びセンサカソード電源線ＳＬ１０に接続され、センサアノード電源線ＳＬ１及びセンサカソード電源線ＳＬ１０から順バイアス電圧信号が印加される。温度センサ回路８１は、温度センサ８に一定の順方向電流Ｉｆが流れるように制御する。

検出回路２１１は、温度センサ８から、出力信号としてアノードとカソードとの間の出力電圧Ｖｆを受け取る。検出回路２１１は、駆動ＩＣ２１０に設けられていてもよいし、駆動ＩＣ２１０とは別のＩＣとして設けられていてもよい。検出回路２１１は、ｐｎ接合ダイオードの出力電圧Ｖｆの温度依存性に基づいて画素Ｐｉｘの温度を検出することができる。駆動ＩＣ２１０は、画素Ｐｉｘの温度の情報に基づいて、プレヒート期間ＰＨにおいて、発熱抵抗体２８に流れる電流値又は発熱制御トランジスタＨＳＴのオン時間を適切に制御することができる。

なお、温度センサ回路８１は、温度センサ８に一定の逆バイアス電圧信号を印加してもよい。検出回路２１１は、温度センサ８の出力信号として逆バイアス電流値を受け取って、逆バイアス電流値の温度依存性に基づいて温度を検出してもよい。また、温度センサ８は、各画素Ｐｉｘに設けられていてもよいし、複数の画素Ｐｉｘに対して１つの温度センサ８が設けられていてもよい。また、温度センサ８は各副画素４９の画素回路ＰＩＣＡに設けられていてもよい。この場合、温度センサ８は、画素回路ＰＩＣＡに設けられたトランジスタの一部をセンサとして共用してもよい。又は、温度センサ８は、発光素子３を逆バイアス駆動することでセンサとして共用してもよい。

これまでの説明において、アノード端子３３、カソード端子３２として表記してきた部分においては、発光素子３の接続方向、及び電圧の印加方向によっては明細書中の記載に限定するものではなく、逆転していても良い。また、図７、図８においては、発光素子３の一方の電極が下側に、他方の電極が上側にある構成を示しているが、その両方が下側、つまりアレイ基板２に対面する側に有る構成であっても良い。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１、１Ａ 表示装置
２ アレイ基板
３、３Ｒ、３Ｇ、３Ｂ 発光素子
８ 温度センサ
１２ 駆動回路
２１ 基板
２２ カソード電極
２３ アノード電極
２７ 端子部
２８ 発熱抵抗体
２８Ｒ 第１発熱抵抗体
２８Ｇ 第２発熱抵抗体
２８Ｂ 第３発熱抵抗体
２８ｅ１ 一端側
２８ｅ２ 他端側
３１ 半導体層
３２ カソード端子
３３ アノード端子
４９ 副画素
６０ カソード配線
２１０ 駆動ＩＣ
ＤＲＴ 駆動トランジスタ
ＢＣＴ 発光制御トランジスタ
ＩＳＴ 初期化トランジスタ
ＳＳＴ 書込トランジスタ
ＲＳＴ リセットトランジスタ
ＨＳＴ 発熱制御トランジスタ
ＢＧ 発光制御走査線
ＨＧ 発熱制御走査線
ＩＧ 初期化制御走査線
ＲＧ リセット制御走査線
ＳＧ 書込制御走査線
Ｌ１ アノード電源線
Ｌ１０ カソード電源線
Ｐｉｘ 画素
ＰＩＣＡ 画素回路

Claims (11)

1. 基板と、
   前記基板に設けられた複数の画素と、
   複数の前記画素の各々に設けられる発光素子と、
   前記基板に設けられ、前記発光素子と電気的に接続される第１電極と、
   前記第１電極と電気的に接続されるトランジスタと、
   前記基板に設けられ、前記発光素子に駆動信号を供給する画素回路と、
   前記画素回路に設けられた発熱抵抗体と、を有し、
   前記発熱抵抗体は、前記第１電極よりも高いシート抵抗値を有し、
   前記基板に垂直な方向からの平面視で、前記発熱抵抗体はミアンダ状の配線パターンを有し、
   前記複数の画素の一は、赤色の赤色を表示する第１副画素と、緑色を表示する第２副画素と、青色を表示する第３副画素とを含み、
   前記第１副画素は、前記発熱抵抗体として第１発熱抵抗体を有し、
   前記第２副画素は、前記発熱抵抗体として第２発熱抵抗体を有し、
   前記第３副画素は、前記発熱抵抗体として第３発熱抵抗体を有し、
   前記第１副画素が有する前記第１発熱抵抗体の抵抗値は、前記第２発熱抵抗体の抵抗値及び前記第３発熱抵抗体の抵抗値よりも小さい
   表示装置。
2. 前記発熱抵抗体の一端側は前記第１電極に電気的に接続される
   請求項１に記載の表示装置。
3. 前記基板に設けられ、前記発光素子と電気的に接続される第２電極と、
   前記第２電極を介して、第２電位を前記発光素子に供給する第２電源線と、を有し、
   前記発熱抵抗体の一端側は前記第２電極に電気的に接続される
   請求項１に記載の表示装置。
4. 前記画素回路は、前記第１電極を介して、前記発光素子に第１電位を供給する第１電源線を有し、
   前記発熱抵抗体の他端側は前記第１電源線に電気的に接続される
   請求項２又は請求項３に記載の表示装置。
5. 前記画素回路は、前記発熱抵抗体に抵抗体駆動信号を供給する抵抗体信号線を有し、
   前記発熱抵抗体の他端側は前記抵抗体信号線に電気的に接続される
   請求項２又は請求項３に記載の表示装置。
6. 前記第１電極の少なくとも一部は、前記基板に垂直な方向からの平面視で、前記発熱抵抗体と重なって設けられる
   請求項１から請求項５のいずれか１項に記載の表示装置。
7. 複数の前記発光素子の間に設けられ、複数の前記発光素子の少なくとも側面の一部を覆う素子絶縁膜を有し、
   前記第２電極は、複数の前記発光素子及び前記素子絶縁膜を覆って、複数の前記発光素子に電気的に接続される
   請求項３に記載の表示装置。
8. 前記発熱抵抗体は、絶縁膜を介して前記第１電極と異なる層に設けられ、前記絶縁膜に設けられたコンタクトホールを介して前記第１電極と接続される
   請求項１から請求項７のいずれか１項に記載の表示装置。
9. 前記トランジスタに映像信号を供給する信号線をさらに有し、
   前記基板に垂直な方向において、前記信号線、前記発熱抵抗体、前記第１電極の順に積層される
   請求項１から請求項８のいずれか１項に記載の表示装置。
10. 前記画素に設けられた温度センサと、
    前記温度センサからの出力信号を受け取って、前記出力信号の温度依存性に基づいて温度を検出する検出回路と、を有する
    請求項１から請求項９のいずれか１項に記載の表示装置。
11. 前記発熱抵抗体は、前記トランジスタよりも上層であって、前記第１電極よりも下層に設けられる
    請求項１から請求項１０のいずれか１項に記載の表示装置。

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