WO2018116814A1 - 表示装置および製造方法 - Google Patents

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WO2018116814A1
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light emitting
electrode
unit
drive
integrated circuit
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勝次 井口
剛史 小野
Original Assignee
シャープ株式会社
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Definitions

  • the present invention relates to a display device including a plurality of light emitting units and a manufacturing method thereof.
  • HUD head-up displays
  • Projectors, head-up displays (HUD) and the like project digital images by modulating or blocking the light intensity of light emitted from a light source for each pixel using an optical switch.
  • a projector, a head-up display (HUD), etc. that projects a color image separates light emitted from the light source into three primary colors of red, green, and blue, or uses a light source that emits light of each primary color, A color image is projected by synthesizing and projecting each primary color image.
  • the optical switch used in this way includes a liquid crystal device and a digital mirror unit (DMD).
  • a liquid crystal device for example, a transmissive liquid crystal panel and a reflective liquid crystal device (for example, a liquid crystal layer provided on a liquid crystal driving circuit device configured in a silicon LSI (large scale integrated circuit)) (for example, Some use LCOS: Liquid (Crystal) (Silicon).
  • LCOS Liquid (Crystal) (Silicon).
  • a minute mirror arranged for each pixel is formed on its drive circuit, and light is switched by adjusting the angle of the mirror.
  • a display device provided with a self-luminous element for each pixel has been proposed.
  • a drive circuit is formed in a matrix on a substrate, and light emitting diodes (LEDs) are formed in a matrix on another substrate.
  • LEDs light emitting diodes
  • a configuration in which a drive circuit and an LED are connected by flip chip bonding is disclosed.
  • an LED epitaxial layer (usually an N-type epitaxial layer) is used for one electrode (usually the negative electrode side) of the LED (Non-patent Document 1), or one electrode of the LED is held.
  • a transparent conductive layer is used instead of an LED epitaxial layer (Patent Document 2), or an LED in which two electrodes are provided in the same orientation (Non-Patent Documents 1 and 2).
  • the LED provided on the opposite surface is used (Patent Document 1, Non-Patent Document 3), or the substrate on which the LED array is formed is selectively removed after flip chip bonding (Patent Document 1, Patent Document 2).
  • Various configurations are disclosed.
  • Patent Document 3 an LED is attached on a conductive layer on a silicon substrate on which a drive circuit is formed, and the conductive layer is a lower common electrode.
  • Patent Document 4 discloses a structure using quantum dots for wavelength conversion of light emitted from an LED.
  • the LEDs used in the structures described in Patent Documents 1 to 3, a part of Patent Document 4, and Non-Patent Document 3 are so-called upper and lower electrode types.
  • a vertical electrode type LED a cathode electrode, an N-type epitaxial layer, a light emitting layer, a P-type epitaxial layer, and an anode electrode are provided in this order, and a surface on which two electrodes (cathode electrode and anode electrode) are provided. are opposite to each other.
  • one electrode (either one of the cathode electrode and the anode electrode) provided on the surface facing the drive circuit can be connected to the drive circuit by flip-chip bonding, but on the opposite surface The other electrode provided must then be connected to the drive circuit in a separate step.
  • Non-Patent Document 3 there is no obstacle for blocking light between LEDs.
  • the LEDs are arranged as densely as possible in order to increase the number of pixels such that 12 ⁇ m pixels are arranged at a pitch of 15 ⁇ m. Therefore, (i) the transparent growth substrate of the LED is left as a final structure, (ii) the epitaxial layer constituting the LED is not completely divided for each pixel in the final structure, and (iii) When the epitaxial layers constituting the LED are close to each other between the LEDs, a part of the light generated in the light emitting layer of the emitting LED is (i) a continuous transparent growth substrate or epitaxial layer.
  • the prior art as described above has (i) the first problem that the number of steps for connecting the LED and the drive circuit is large, and (ii) a display device with low defects and high yield. There is a second problem that it is difficult to manufacture, and (iii) a third problem that the contrast of an image displayed by the display device is lowered.
  • the first aspect of the present invention aims to reduce the number of steps for connection in the manufacturing process of the display device.
  • a display device includes at least one light emitting element, and includes a first surface and a second surface opposite to the first surface.
  • a plurality of light emitting units, and a plurality of drive circuits configured to drive each of the plurality of light emitting units, and an integrated circuit device having a mounting surface on which the plurality of light emitting units are mounted.
  • the first surface faces the mounting surface
  • each light emitting element includes a first electrode on the first surface
  • each driving circuit is connected to the first electrode of the light emitting element included in the corresponding light emitting unit.
  • the first drive electrode is provided on the mounting surface, and includes a non-volatile memory configured to control current supply to the first drive electrode.
  • a method for manufacturing a display device includes at least one light emitting element, a first surface, and a second surface opposite to the first surface. Forming a plurality of light emitting units on the first different substrate so that the second surface faces the first different substrate, and driving each of the plurality of light emitting units.
  • An integrated circuit device forming step for forming an integrated circuit device having a mounting surface, the plurality of light emitting units on the mounting surface of the integrated circuit device, and the first surface. Including a light emitting unit mounting step for mounting the light emitting unit so as to face the mounting surface, and a first different substrate separation step for selectively separating the first heterogeneous substrate from the plurality of light emitting units.
  • each driving circuit includes a non-volatile memory having a first driving electrode on the mounting surface and configured to control current supply to the first driving electrode, and the light emission In the unit mounting step, the first driving electrode of each driving circuit is connected to the first electrode of the light emitting element included in the corresponding light emitting unit.
  • a display device includes at least one light emitting element, and includes a first surface and a second surface opposite to the first surface.
  • a connection unit having a plurality of light emitting units, a third surface, and a fourth surface opposite to the third surface, and a plurality of drive circuits configured to drive each of the plurality of light emitting units.
  • an integrated circuit device having a mounting surface on which the plurality of light emitting units are mounted, wherein the first surface and the third surface face the mounting surface, and each light emitting element includes a first electrode.
  • connection unit Provided on the first surface, provided with a second electrode on the second surface, the connection unit provided with a third electrode on the third surface, and connected to the third electrode through the inside of the connection unit.
  • Four electrodes are provided on the fourth surface, and each drive circuit has a corresponding generator.
  • a first drive electrode connected to a first electrode of a light emitting element included in the unit is provided on the mounting surface, and the integrated circuit device passes through the integrated circuit device and is connected to each drive circuit.
  • a drive electrode is provided on the mounting surface, the second electrode is connected to the fourth electrode, and the third electrode is connected to the second drive electrode.
  • a manufacturing method of a display device includes at least one light emitting element, a first surface, and a second surface opposite to the first surface.
  • the first side is front
  • a light emitting unit mounting step for mounting the mounting unit so as to face the mounting surface
  • a connecting unit mounting step for mounting the connection unit on the mounting surface of the integrated circuit device, and the third surface facing the mounting surface
  • a first heterogeneous substrate separating step for selectively separating the first heterogeneous substrate from the light emitting unit
  • a second heterogeneous substrate separating step for selectively separating the second heterogeneous substrate from the connection unit
  • the element includes a first electrode on the first surface, a second electrode on the second surface, and the connection unit includes a third electrode on the third surface, and passes through the connection unit to pass the third electrode.
  • a fourth electrode connected to the electrode is provided on the fourth surface, each drive circuit is provided with a first drive electrode on the mounting surface, and the integrated circuit device passes through the integrated circuit device to each drive circuit.
  • Connected to the second A drive electrode is provided on the mounting surface, and in the connection unit mounting step, the third electrode is connected to the second drive electrode, and in the light emitting unit mounting step, the first drive electrode of each drive circuit is correspondingly emitted.
  • the method further includes an inter-unit connection step of connecting to the first electrode of the light emitting element included in the unit and connecting the second electrode to the fourth electrode.
  • a third aspect of the display device includes a plurality of light emitting units, and the plurality of light emitting units are made of a reflective material capable of reflecting light emitted by the light emitting units. Are separated from each other.
  • a method for manufacturing a display device includes a light emitting unit forming step of forming a plurality of light emitting units, and the light emitting unit between the plurality of light emitting units.
  • the driving circuit includes the first driving electrode connected to the first electrode of the light emitting element included in the corresponding light emitting unit on the mounting surface, and the first driving electrode is connected to the first driving electrode.
  • Including a non-volatile memory configured to control the current supply the nonvolatile memory can control the current supply to the first electrode of the light emitting element, so that the light emission intensity of the light emitting element can be adjusted or the light emitting element can be made non-light emitting.
  • the light emission intensity of each light emitting unit can be adjusted to the range of the light emission intensity required for the display device, so that the manufacturing yield of the light emitting unit can be improved and the display device can be improved. Can be manufactured with low defects and high yield.
  • the second electrode of each light emitting element is on the second surface opposite to the first surface and is connected to the fourth electrode of the connection unit. Further, the third electrode of the connection unit is connected to the fourth electrode inside the connection unit. For this reason, the second electrode of each light emitting element is connected to the second drive electrode of the integrated circuit device via the connection unit.
  • both the first surface of the light emitting unit and the third surface of the connection unit face the mounting surface of the integrated circuit device.
  • the step of connecting the first electrode on the first surface to the first drive electrode and the step of connecting the third electrode on the third surface to the second drive electrode can be combined into the same step.
  • the second surface of the light emitting unit and the fourth surface of the connection unit face both sides of the integrated circuit device, the second electrode of each light emitting element can be easily connected to the fourth electrode of the connection unit.
  • the second electrode and the fourth electrode can be integrally formed.
  • a light-emitting element in which two electrodes are provided on opposite surfaces, and both electrodes can be connected to an integrated circuit device by substantially only flip chip bonding. For this reason, the number of steps for connection in the manufacturing process of the display device can be reduced.
  • the light emitting units are separated from each other by the reflecting material. For this reason, the light generated inside the light emitting unit is not leaked between the light emitting units, enters inside another light emitting unit, and is not emitted outside from another light emitting unit. Thereby, the contrast of the image to be displayed can be improved.
  • FIG. 2 is a cross-sectional view of the LED display chip according to an embodiment of the present invention, corresponding to the cross-sectional view taken along the line AA in FIG. 1. It is a top view which shows the example of arrangement
  • FIG. 4 is a plan view showing a schematic configuration of the light-emitting array according to the embodiment of the present invention, corresponding to an enlarged view of a broken-line box B in FIG. 3.
  • FIG. 6 is a plan view illustrating a schematic configuration of an integrated circuit chip according to the embodiment of the present invention, corresponding to an enlarged view of a dashed box C in FIG. 5.
  • It is a circuit diagram which shows an example of the drive circuit provided in the integrated circuit chip which concerns on the said one Embodiment of this invention.
  • FIG. 8 corresponds to a cross-sectional view taken along arrow AA in FIG. 1 and is a cross-sectional view of an LED display chip according to another embodiment of the present invention.
  • FIG. 4 is a plan view showing a schematic configuration of a light-emitting array according to another embodiment of the present invention, corresponding to an enlarged view of a broken-line box B in FIG. 3.
  • FIG. 6 is a plan view showing a schematic configuration of an integrated circuit chip according to another embodiment of the present invention, which corresponds to an enlarged view of a dashed box C in FIG. 5.
  • Embodiment 38 is a cross-sectional view of an LED display chip according to another embodiment of the present invention according to Embodiment 3, which corresponds to a cross-sectional view taken along the arrow EE in FIG. 37. It is a figure which shows the characteristic of the luminous efficiency of LED. It is a circuit diagram which shows an example of the drive circuit provided in the integrated circuit chip which concerns on another one Embodiment of this invention. It is sectional drawing for demonstrating the part of the example of a manufacturing process of the light emitting array which concerns on the said another another embodiment of this invention. It is sectional drawing for demonstrating the part of the example of a manufacturing process of the light emitting array which concerns on the said another another embodiment of this invention.
  • FIG. 60 is a cross-sectional view for explaining a part of the manufacturing process example of the LED display chip shown in FIG. 59.
  • FIG. 60 is a cross-sectional view for explaining a part of the manufacturing process example of the LED display chip shown in FIG. 59.
  • FIG. 60 is a cross-sectional view for explaining a part of the manufacturing process example of the LED display chip shown in FIG. 59.
  • LED Light Emitting Diode
  • the LED includes a light emitting layer, an epitaxial layer that supplies holes or electrons to the light emitting layer, and an electrode for connecting the epitaxial layer to a wiring. Even if LED is provided with the wavelength conversion layer which converts the wavelength of the emitted light from this light emitting layer, it does not contain.
  • light emitting unit means a unit provided with one or more LEDs in this specification.
  • a light emitting unit comprising only one LED is itself an LED.
  • unit separation refers to (i) a state in which a single circuit element or a plurality of integrated circuit elements are separated from adjacent circuit elements as a unit, for example, between light emitting units Or a state in which the light emitting unit and the wiring unit are separated from each other, and (ii) a single circuit element or a plurality of circuit elements integrated as a unit from adjacent circuit elements so as to be in this state. Means work to separate. Unit separation of a light-emitting unit including only one LED is equivalent to so-called “element separation”.
  • Embodiment 1 Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS.
  • FIG. 1 is a schematic diagram for explaining a schematic configuration of an LED display chip 1 according to Embodiment 1 of the present invention.
  • FIG. 1 is a top view of the LED display chip 1.
  • the LED display chip 1 includes an integrated circuit chip 20 and a light emitting array 30 mounted on a mounting surface of the integrated circuit chip 20 (integrated circuit device).
  • the LED display chip 1 optionally includes an adhesive layer (not shown) including a resin layer or metal particles that adheres between the integrated circuit chip 20 and the light emitting array 30, and light emitted from the light emitting array 30. You may provide the wavelength conversion layer (not shown) etc. which convert a wavelength.
  • the integrated circuit chip 20 and the light emitting array 30 can cooperate to form a plurality of pixels 40, and the LED display chip 1 includes a plurality of pixels 40.
  • FIG. 2 corresponds to a cross-sectional view taken along the line AA of the LED display chip 1 shown in FIG. 1, and is a cross-sectional view of the LED display chip 1 according to the first embodiment.
  • the light emitting array 30 includes a compound semiconductor layer 51 in which an N side epitaxial layer 52, a light emitting layer 53, and a P side epitaxial layer 54 are stacked in this order, and a transparent conductive film in contact with the P side epitaxial layer 54.
  • 55 a protective film 57 for protecting the compound semiconductor layer 51 and the transparent conductive film 55, and a P-side individual electrode 42 that is in contact with the transparent conductive film 55 through a P-side contact hole 58 provided in the protective film 57.
  • an N-side wiring electrode 43 (third electrode) that is in contact with the N-side epitaxial layer 52 through an N-side contact hole 59 provided in the protective film 57 and a unit (light emitting unit 31 and wiring unit 32).
  • the reflective material 62 filled between the compound semiconductor layers 51 and the N-side common electrode 33 (second electrode, in contact with the N-side epitaxial layer 52) It comprises 4 electrodes) and.
  • the light emitting array 30 includes a plurality of light emitting units 31 (light emitting units including at least one light emitting element) and a plurality of wiring units 32 (connection units).
  • each pixel 40 includes only one light emitting unit 31 and each light emitting unit 31 includes only one LED (light emitting element).
  • one pixel 40 may include a plurality of light emitting units 31, and one light emitting unit 31 may include a plurality of LEDs (light emitting elements).
  • the LED display chip 1 may be a multicolor display.
  • the light-emitting unit 31 includes a P-side individual electrode 42 (first electrode) that is an anode electrode on the surface (first surface) facing downward in FIG. 2, and an N-side common electrode 33 (second electrode) that is a cathode electrode. In preparation for the upward surface (second surface) in FIG. 2, the downward surface in FIG. 2 and the upward surface in FIG. 2 are opposite to each other.
  • the light emitting unit 31 is a so-called upper and lower electrode type LED having a cathode electrode and an anode electrode on the opposite surface.
  • the wiring unit 32 includes an N-side electrode region 34 and an N-side epitaxial layer exposed region 35.
  • the N-side wiring electrode 43 is the N-side electrode region 34 and is at the same height as the P-side individual electrode 42 (position in the thickness direction of the light emitting array 30), and the N-side epitaxial layer exposed region 35 is the N-side epitaxial layer. 52 is in contact.
  • the wiring unit 32 has a laminated structure similar to the light emitting unit 31, but does not have a function of emitting light. With such a similar stacked structure, it is possible to manufacture the wiring unit 32 without adding a new process at the same time as the process for manufacturing the light emitting unit 31.
  • the wiring unit 32 includes the N-side wiring electrode 43 (third electrode) on the downward-facing surface (third surface) in FIG. 2, and the N-side common electrode 33 (fourth electrode) shared with the light emitting unit 31. 2 is provided on the upward surface (fourth surface).
  • the wiring unit 32 is a dedicated wiring unit for connecting the N-side common electrode 33 of the light emitting array 30 to the N-side electrode 47 of the integrated circuit chip 20.
  • the integrated circuit chip 20 includes a silicon substrate 45 on which multilayer wiring (not shown) and circuit elements (not shown) are formed, and a P side formed on the uppermost surface of the silicon substrate 45. Electrode 46 (first drive electrode) and N-side electrode 47 (second drive electrode), micro-bump 66 formed on P-side electrode 46 and N-side electrode 47, the uppermost surface of silicon substrate 45 and the P-side A resin layer 65 covering the electrode 46, the N-side electrode 47, and the microbump 66 is provided. A drive circuit 70 for driving the light emitting units 31 of the light emitting array 30 is formed on the silicon substrate 45, and each drive circuit 70 includes a P-side electrode 46.
  • the integrated circuit chip 20 and the light emitting array 30 are mechanically joined by bonding with the resin layer 65.
  • the integrated circuit chip 20 and the light emitting array 30 are electrically connected by connection through the micro bumps 66 between the P-side individual electrode 42 and the P-side electrode 46 and between the N-side wiring electrode 43 and the N-side electrode 47.
  • the wiring unit 32 inside the connection unit
  • the N-side common electrode 33 and the N-side wiring electrode 43 are connected via the N-side epitaxial layer 52 in the N-side epitaxial layer exposed region 35. Therefore, the N-side common electrode 33 of the light emitting array 30 is connected to the N-side electrode 47 of the integrated circuit chip 20 through the N-side epitaxial layer 52, the N-side wiring electrode 43 and the micro bump 66.
  • the light emitting array 30 can be connected to the integrated circuit chip 20 by the flip chip die bonding only by the wiring unit 32, the assembly process for mounting the light emitting array 30 on the integrated circuit chip 20 can be simplified. .
  • Light emitting array (Light emitting array)
  • the light emitting array 30 will be described in detail with reference to FIGS. 2 to 4.
  • FIG. 3 is a plan view illustrating an arrangement example of the light emitting units 31 and the wiring units 32 in the light emitting array 30 included in the LED display chip 1 according to the first embodiment.
  • the light emitting units 31 are arranged in a group, and specifically, are arranged in the inside of the light emitting array 30 and the three sides of the end portion.
  • the light emitting units 31 are arranged in a matrix in N rows and M columns, and correspond to the pixels 40 of the LED display chip 1 shown in FIG.
  • a portion occupied by the light emitting unit 31 in the light emitting array 30 is an effective portion of the light emitting array 30.
  • the area of each light emitting unit 31 is 10 ⁇ m ⁇ 10 ⁇ m and the light emitting units 31 are arranged so that the effective number of pixels of the VGA standard is 480 ⁇ 640, the area of the effective portion of the light emitting array 30 is 4.8 mm ⁇ 6. 4 mm.
  • the light emitting units 31 may be integrated into 30 rows and 30 columns at a pitch of 140 ⁇ m, or 60 rows and 60 columns at a pitch of 70 ⁇ m as in Non-Patent Document 2, and 160 columns and 120 as in Non-Patent Document 3. They may be accumulated in rows or arranged in any other way.
  • the wiring unit 32 is arranged on the outer peripheral portion of the light emitting units 31 arranged in a group, specifically, the remaining one side of the end portion of the light emitting array 30.
  • the wiring resistance between the N-side common electrode 33 of the light emitting array 30 and the N-side electrode 47 of the integrated circuit chip 20 is reduced.
  • the wiring unit 32 is many, for example, it is preferable to arrange
  • the number of wiring units 32 increases, the area occupied by the light emitting array 30 increases when the area of the effective portion of the light emitting array 30 is the same. Therefore, it is preferable that the number of wiring units 32 is appropriately large. It is preferable that they are arranged on two opposite sides of the end of the array 30.
  • the wiring unit 32 is arranged at the outermost end of the light emitting array 30 in only one row adjacent to the light emitting unit 31, but this is schematically illustrated for the sake of simplicity of illustration. It was only done.
  • a dummy unit may be arranged in order to avoid fluctuations in light emission characteristics due to film thickness and line width fluctuations at the end of the light emitting array 30 in the manufacturing process.
  • a dummy unit having the same shape as the light emitting unit 31 may be arranged between the light emitting unit 31 and the wiring unit 32, or a dummy unit having a different shape from the light emitting unit 31 is arranged outside the wiring unit 32.
  • the wiring unit 32 may be arranged inside the light emitting array 30, that is, between the light emitting units 31. Further, the wiring unit 32 may also be arranged as a dummy unit. Further, in order to reduce the wiring resistance, the wiring units 32 may be arranged in two columns and / or two rows.
  • FIG. 4 corresponds to an enlarged view of a dashed box B in FIG. 3, and the light emitting array 30 according to the first embodiment is viewed from the side where the P-side individual electrode 42 and the N-side wiring electrode 43 shown in FIG. 2 are present. It is a top view. For convenience of illustration, the middle is omitted, the inside of the light emitting array 30 is shown on the left side of FIG. 4, and the end of the light emitting array 30 is shown on the right side of FIG.
  • the light emitting array 30 includes a plurality of light emitting units 31 and a plurality of wiring units 32, and the compound semiconductor layer 51 is separated from each other by a unit separation groove 60.
  • the reflecting material 62 can reflect at least the light emitted from the light emitting unit 31.
  • the unit separation groove 60 contributes to strain and stress relaxation in addition to optical separation, the unit separation groove 60 is also provided between the light emitting unit 31 and the wiring unit 32 and between the wiring units 32. It is preferable to be provided.
  • the light emitting unit 31 is preferably optically separated, but the wiring unit 32 may not be separated. Therefore, the unit separation groove 60 may not be provided between the light emitting unit 31 and the wiring unit 32 and between the wiring units 32, and the adjacent light emitting unit 31 and wiring unit 32 may be integrated.
  • the wiring units 32 may be integrated.
  • the P-side individual electrode 42 is in contact with the transparent conductive film 55 through the P-side contact hole 58 indicated by a broken line.
  • the N-side wiring electrode 43 is in contact with the N-side epitaxial layer of the compound semiconductor layer 51 through the N-side contact hole 59 in the N-side epitaxial layer exposed region 35. 34 is not in contact with the transparent conductive film 55.
  • the transparent conductive film 55 may be replaced with a metal multilayer film including a metal thin film having a high interface reflectance in contact with the compound semiconductor layer 51, for example, a thin film such as aluminum or silver. Further, when the size of the light emitting unit 31 is small, such as several ⁇ m size (a size that fits in a perfect circle having a diameter of 10 ⁇ m), the transparent conductive film 55 can be omitted.
  • FIG. 5 is a plan view showing a schematic arrangement of each circuit unit in the integrated circuit chip 20 according to the first embodiment.
  • the integrated circuit chip 20 includes an image processing circuit unit 21, a row selection circuit unit 22, a column signal output circuit unit 23, and a pixel drive circuit array unit 24 including a plurality of drive circuits 70. Prepare.
  • the integrated circuit chip 20 supplies power to the light emitting array 30 and controls light emission of the light emitting array 30.
  • the image processing circuit unit 21, the row selection circuit unit 22, the column signal output circuit unit 23, and the pixel drive circuit array unit 24 included in the integrated circuit chip 20 are monolithically formed on a silicon wafer W1 (see FIG. 8).
  • the above-described circuit units (image processing circuit unit 21, row selection circuit unit 22, column signal output circuit unit 23, pixel drive circuit array unit 24) included in the integrated circuit chip 20 are processed by a normal CMOS (complementary metal oxide semiconductor) process. And other processes.
  • CMOS complementary metal oxide semiconductor
  • the integrated circuit chip 20 is formed on the silicon wafer W1, but this is merely an example and is not intended to limit the scope of the present invention.
  • the wafer on which the integrated circuit chip 20 is formed may be a semiconductor substrate capable of forming a semiconductor integrated circuit, and may be, for example, an SOI (silicon-on-insulator) substrate, a gallium arsenide substrate, a gallium nitride substrate, or the like.
  • the image processing circuit unit 21 processes the input image data and outputs the processing result to the row selection circuit unit 22 and the column signal output circuit unit 23.
  • the row selection circuit unit 22 is disposed at the end of the pixel drive circuit array unit 24 in the row direction, and based on the processing result from the image processing circuit unit 21, the column signal from the column signal output circuit unit 23.
  • the row in which the drive circuits 70 for writing are arranged is selected.
  • the column signal output circuit unit 23 is arranged at the end of the pixel drive circuit array unit 24 in the column direction, and is arranged in a row selected by the row selection circuit unit 22 based on the processing result from the image processing circuit unit 21.
  • a column signal to be written to the drive circuit 70 is output, and thereby the light emission of the light emitting unit 31 is controlled. Since possible configurations and functions of the image processing circuit unit 21, the row selection circuit unit 22, and the column signal output circuit unit 23 are well known to those skilled in the art, detailed description thereof is omitted.
  • FIG. 6 corresponds to an enlarged view of a dashed box C in FIG. 5, and is a plan view in which the resin layer 65 and the micro bump 66 are omitted, as viewed from the side where the P-side electrode 46 and the N-side electrode 47 shown in FIG. It is.
  • the middle of the pixel drive circuit array unit 24 is shown on the left side of FIG. 6 and the end of the pixel drive circuit array unit 24 is shown on the right side of FIG.
  • the pixel drive circuit array unit 24 includes a drive circuit 70 for driving the light emitting units 31 of the light emitting array 30 and is connected to the N-side wiring electrode 43 of the wiring unit 32 of the light emitting array 30.
  • An N-side electrode 47 is also provided.
  • the N-side electrodes 47 are separated from each other, but may be integrated because they are connected to the same N-side common electrode 33 through the N-side wiring electrode 43.
  • the drive circuit 70 is a circuit for driving the light emitting unit 31 and includes a P side electrode 46 connected to the P side individual electrode 42 of the light emitting unit 31.
  • the drive circuit 70 is arranged in a matrix in N rows and M columns corresponding to the light emitting units 31, and can constitute the pixels 40 together with the light emitting units 31. For this reason, the area occupied by the drive circuit 70 in the pixel drive circuit array section 24 is equivalent to the area occupied by the light emitting unit 31 in the light emitting array 30, and the areas of the pixel drive circuit array section 24 and the light emitting array 30 are substantially equal. become.
  • the pixel driving circuit array unit 24 includes the image processing circuit unit 21, the row selection circuit unit 22, and the column signal output circuit unit.
  • the area of the integrated circuit chip 20 combined with 23 is 8 mm ⁇ 10 mm.
  • FIG. 7 is a circuit diagram illustrating an example of the drive circuit 70 according to the first embodiment. Note that the drive circuit 70 is not limited to the example illustrated in FIG. 7, and various known pixel drive circuit circuit configurations can be used in combination with various circuit elements that function as a nonvolatile memory.
  • the drive circuit 70 includes a row selection signal line 71 that transmits a row selection signal Rol output from the row selection circuit unit 22 and a column that transmits a column signal CS output from the column signal output circuit unit 23.
  • the signal line 72, the power supply line 73 for supplying the power supply voltage Vcc, the N-side electrode 47, the GND line 74 for providing the ground GND, and the gate control signal line 79 for supplying the control gate voltage are connected.
  • the drive circuit 70 includes a row selection transistor 75, a voltage holding capacitor 76, a drive transistor 77, a nonvolatile memory transistor 78, a test transistor 80, a test terminal 81, and a P-side electrode 46.
  • the drive circuit 70 is connected to the light emitting unit 31.
  • the gate control signal line 79 is an operation control gate voltage (for example, 5 V to 5 V) that can turn on the nonvolatile memory transistor 78 that has not been written so as to maintain the non-energized state when the nonvolatile memory transistor 78 is not written. 12V).
  • the gate control signal line 79 appropriately supplies a control gate voltage for writing that can inject electrons into the floating gate when writing so that the nonvolatile memory transistor 78 is kept in a non-energized state. By injecting electrons into the floating gate, the threshold at which the non-volatile memory transistor 78 is turned on from the non-conductive state is increased. For this reason, when the control gate voltage for operation is supplied, the nonvolatile memory transistor 78 maintains a non-energized state.
  • the control voltage for writing is adjusted depending on the size and structure of the nonvolatile memory transistor 78. For example, a power supply voltage Vcc of 3V to 6V is applied to the drain terminal, and the ground voltage GND of 0V is applied. Is applied to the source voltage, a voltage of 4V to 12V is applied to the control gate terminal. Note that a current needs to flow between the drain and the source of the nonvolatile memory transistor 78 for writing to the nonvolatile memory transistor 78, and the writing to the nonvolatile memory transistor 78 is erased by ultraviolet irradiation or the like.
  • the row selection transistor 75 is, for example, an N-type MOS transistor.
  • the gate terminal is connected to the row selection signal line 71
  • the drain terminal is connected to the column signal line 72
  • the source terminal is one side of the electrode of the voltage holding capacitor 76 and the drive transistor 77. Is connected to the gate terminal.
  • the gate terminal of the drive transistor 77 is connected to the column signal line 72 via the row selection transistor 75.
  • the other side of the electrode is connected to the power source line 73 and the source terminal of the driving transistor 77.
  • the gate terminal of the drive transistor 77 is connected to the power supply line 73 via the voltage holding capacitor 76.
  • the drive transistor 77 is, for example, a P-type MOS transistor.
  • the drain terminal of the drive transistor 77 is connected to the drain terminal of the nonvolatile memory transistor 78. Thereby, the drain terminal of the nonvolatile memory transistor 78 is connected to the power supply line 73 via the drive transistor 77.
  • the nonvolatile memory transistor 78 is a stack gate transistor having a floating gate, for example.
  • the nonvolatile memory transistor 78 may be other types of transistors such as a charge trap type as long as it functions as a nonvolatile memory.
  • a circuit element other than a transistor that functions as a nonvolatile memory and a transistor that does not function as a nonvolatile memory may be used in combination.
  • the control gate terminal is connected to the gate control signal line 79, and the source terminal is connected to the P-side electrode 46 and the drain terminal of the test transistor 80.
  • the drain terminal of the test transistor 80 is connected to the power supply line 73 via the drive transistor 77 and the nonvolatile memory transistor 78. Further, when the P-side individual electrode 42 of the light-emitting unit 31 is connected to the P-side electrode 46 of the drive circuit 70, the light-emitting unit 31 is supplied with power via the P-side electrode 46, the nonvolatile memory transistor 78, and the drive transistor 77. Connected to line 73.
  • the gate terminal is connected to the test terminal 81, and the source terminal is connected to the N-side electrode 47 and the GND line 74. Thereby, the P-side electrode 46 of each drive circuit 70 can be short-circuited to the N-side electrode 47 via the test transistor 80.
  • the drive circuit 70 belonging to the I row during the selection period (I is a natural number equal to or less than N) during which the row selection circuit unit 22 selects the I row selection signal line 71.
  • the row selection signal Rol transmitted to the drive circuit 70 in the I row is turned on, (ii) the source and drain of the row selection transistor 75 are energized, and (iii) the drive transistor 77
  • a column signal CS is applied to the gate terminal of (IV), and (iv) the voltage is held so that the voltage difference between the electrodes of the voltage holding capacitor 76 is equal to the voltage difference between the signal voltage of the column signal CS and the power supply voltage Vcc.
  • the capacitor 76 stores or discharges charges.
  • the source and drain of the drive transistor 77 are energized and the drive current I flows.
  • the column signal CS is an off voltage, the source and drain of the drive transistor 77 are not energized.
  • the drive circuit 70 belonging to the I row continues to (i) the drive circuit 70 for the I row until the next selection period (non-selection period).
  • the row selection signal Rol transmitted to is turned off, and (ii) the source and drain of the row selection transistor 75 are in a non-energized state.
  • the gate terminal of the drive transistor 77 is connected to the voltage holding capacitor 76. The voltage when the column signal CS is applied can be held. For this reason, between the source and drain of the drive transistor 77, the energized state or the non-energized state in the immediately preceding selection period can be maintained.
  • a switch may be added to the power line 73 or the GND line 74 in FIG. After the selection period ends, the added switch is energized only during a part of the non-selection period and is de-energized during the other periods, so that the light emission time of the light-emitting unit 31 is changed between the selection period and the non-selection period. And can be shorter than the total time length. Thus, by shortening the light emission time of the light emitting unit 31, the overall apparent luminance of the LED display chip 1 can be lowered.
  • the drive current I can be prevented from flowing through the test transistor 80 and the light emitting unit 31 by making the source and drain of the nonvolatile memory transistor 78 non-energized.
  • the gate control signal line 79 electrons are injected into the floating gate so that the threshold voltage of the nonvolatile memory transistor 78 becomes high, and the nonvolatile memory transistor 78 is de-energized. Can be written to preserve state.
  • the non-volatile memory transistor 78 written so as to maintain the non-energized state has a high threshold voltage, even if the control gate voltage for operation is supplied from the gate control signal line 79, the source ⁇ of the non-volatile memory transistor 78 A non-energized state is maintained between the drains.
  • the operation of the drive circuit 70 is performed using the test transistor 80 and the test terminal 81 in a state where the light emitting array 30 including the light emitting unit 31 is not mounted on the integrated circuit chip 20. Can be tested. Usually, since the manufactured integrated circuit chip 20 is mixed with defective products, a test is performed before the light emitting array 30 is mounted, and only good products are sent to the assembly process. In this test, an operation unrelated to the drive circuit 70 can be tested by a normal circuit test technique. However, the operation related to the drive circuit 70 is the normal circuit because the P-side electrode 46 is connected only to the source terminal of the nonvolatile memory transistor 78 if the test transistor 80 and the test terminal 81 are not provided. Cannot be tested by testing techniques. Since the P-side electrode 46 is connected to the GND line via the test transistor 80, the operation related to the drive circuit 70 can be tested by a normal circuit test technique.
  • the drive current I flowing from the power supply line 73 to the GND line 74 is measured while turning on and off the row selection signal Rol and the column signal CS while the nonvolatile memory transistor 78 and the test transistor 80 are energized. As a result, most of the operation defects related to the drive circuit 70 can be detected.
  • a write test of the nonvolatile memory transistor 78 it is preferable to perform a write test of the nonvolatile memory transistor 78. Specifically, writing is performed using the gate control signal line 79 so that the nonvolatile memory transistor 78 maintains a non-energized state. Subsequently, (i) a control gate voltage for operation (a control gate voltage capable of energizing the nonvolatile memory transistor 78 not written so as to be in a non-energized state) is supplied from the gate control signal line 79, and (ii) ) The row selection transistor 75, the drive transistor 77, and the test transistor 80 are energized. In this state, the writing of the nonvolatile memory transistor 78 can be tested by measuring the drive current I flowing from the power supply line 73 to the GND line 74. When a write test is also performed, it is necessary to erase the write with ultraviolet irradiation or the like at the end of the write test, which requires additional equipment and increases the test time. For this reason, the write test
  • a light emission test of the light emitting unit 31 can be performed to cut off the power supply to the defective light emitting unit 31.
  • the test transistor 80 in a non-energized state and the non-volatile memory transistor 78 in a conductive state the row selection transistor 75 and the drive transistor 77 are sequentially energized for each light emitting unit 31, and the light emission characteristics of each light emitting unit 31 are obtained. Are evaluated sequentially.
  • all the nonvolatile memory transistors 78 are not written, and the threshold voltage for switching from the non-energized state to the energized state is low. Therefore, all the nonvolatile memory transistors 78 can be energized with the control gate voltage for operation supplied from the gate control signal line 79 when the LED display chip 1 operates normally.
  • the pixel 40 including the defective light emitting unit 31 is written in the nonvolatile memory transistor 78 so as to remain in a non-energized state at the operation control gate voltage. Accordingly, the current supply to the defective light emitting unit 31 is stopped, and the pixel 40 including the defective light emitting unit 31 becomes a complete black pixel (a pixel that does not emit light, a pixel that does not consume current).
  • the LED display chip 1 in which the black pixels are mixed in the plurality of pixels 40 can be used for an application in which the black pixels are allowed, so that the yield can be improved.
  • the configuration in which the light emitting unit 31 includes one LED as in the first embodiment is suitable for downsizing the pixel and is suitable for a display device having a large number of pixels. Also, as the number of pixels of the display device increases, the importance of one pixel decreases, so the tolerance for black pixels increases, and a configuration in which black pixels are mixed in a plurality of pixels 40 as in the first embodiment is provided. Suitable for
  • FIG. 8 is a diagram for explaining an assembly example of the LED display chip 1 according to the first embodiment.
  • a plurality of light emitting arrays 30 are formed monolithically on a sapphire wafer W2 (first different substrate, second different substrate).
  • the wafer forming the light emitting array 30 is not limited to a sapphire substrate, but may be a gallium arsenide substrate, a silicon substrate, a silicon carbide substrate, an aluminum nitride substrate, a spinel substrate, or the like, and a compound semiconductor that forms the light emitting array 30 on the surface thereof. What is necessary is just what is called a dissimilar board
  • the sapphire wafer W ⁇ b> 2 is diced and cut and separated for each light emitting array 30.
  • a plurality of integrated circuit chips 20 are formed monolithically on the silicon wafer W1, and as shown in FIG.
  • the light emitting array 30 is mounted on the top.
  • the light emitting array 30 is mounted on all the integrated circuit chips 20, but actually, before mounting, each integrated circuit chip 20 is tested to be non-defective or defective.
  • the light emitting array 30 may not be mounted on the defective integrated circuit chip 20.
  • each LED display chip 1 is mounted on a lead frame, resin-sealed, or the like.
  • the sapphire wafer W2 may be inefficient but may be bonded to the silicon wafer W1 without being diced and diced together with the silicon wafer W1.
  • the reason for the inefficiency is that the integrated circuit chip 20 is usually larger than the light emitting array 30. In order to join a plurality of light emitting arrays 30 to the corresponding plurality of integrated circuit chips 20 in a connected state, a useless area that is not used between the light emitting arrays 30 must be arranged and spaced apart. I don't get it.
  • the integrated circuit chip 20 may be the same size as the light emitting array 30.
  • the area occupied by the drive circuit 70 in the pixel drive circuit array unit 24 is equal to the area occupied by the light emitting unit 31 in the light emitting array 30, and the integrated circuit chip 20 includes the image processing circuit unit 21 and the row selection circuit unit. 22 and the column signal output circuit unit 23 need to be provided, and it is extremely difficult to make them the same size.
  • FIGS. 9 to 15 sequentially show a series of process examples, for the sake of simplicity, the reference numerals shown in the drawings showing the previous processes are appropriately omitted in the drawings showing the subsequent processes.
  • 9 to 15 are diagrams sequentially illustrating manufacturing process examples for manufacturing the light emitting array 30 according to the first embodiment.
  • an uneven pattern is formed on the upper surface of the sapphire substrate 50.
  • This uneven pattern increases the contact area between the N-side epitaxial layer 52 and the N-side common electrode 33 to be formed in a later process, so that the electrical resistance therebetween can be reduced.
  • This uneven pattern is preferably formed, but may not be formed.
  • the N-side epitaxial layer 52 is epitaxially grown on the upper surface of the sapphire substrate 50, and the light emitting layer 53 is epitaxially grown on the upper surface of the N-side epitaxial layer 52.
  • a P-side epitaxial layer 54 is epitaxially grown on the upper surface of the light emitting layer 53.
  • the compound semiconductor layer 51 in which the N-side epitaxial layer 52, the light emitting layer 53, and the P-side epitaxial layer 54 are laminated in this order is formed on the sapphire substrate 50 on which the concave / convex pattern is formed. Since the N-side epitaxial layer 52 needs to conduct in the layer thickness direction, the N-side epitaxial layer 52 preferably does not include a high resistance layer, and is preferably a good N-type conductor throughout the layer thickness direction.
  • any compound semiconductor layer may be used for the compound semiconductor layer 51.
  • an AlInGaP system is used as in Patent Document 1
  • Patent Document 2 is used in the case of green light emission, blue light emission, or blue-violet light emission.
  • an InGaN system may be used in the first embodiment.
  • one type of compound semiconductor layer 51 is formed flush with the sapphire substrate 50.
  • the present invention is not limited to this, and a plurality of types of compound semiconductor layers may be formed.
  • the N-side epitaxial layer 52 includes, in order from the sapphire substrate 50 side, a buffer layer, an undoped GaN layer, an N-type contact layer (n-GaN layer), and a super It is formed in a complex multilayer structure (not shown) in which an N-side buffer layer composed of multilayer films such as a lattice layer is stacked.
  • the light emitting layer 53 is formed in a multiple quantum well layer in which a quantum well layer (not shown) made of InGaN and a barrier layer (not shown) made of GaN are repeatedly stacked.
  • the P-side epitaxial layer 54 has a complicated multilayer structure in which a GaN layer, a P-type AlGaN layer, a P-type GaN layer, a P-type contact layer (p-GaN), and the like are stacked in this order from the sapphire substrate 50 side. (Not shown).
  • a transparent conductive film 55 is formed by depositing a transparent conductive material such as indium tin oxide (ITO) on the upper surface of the compound semiconductor layer 51.
  • a transparent conductive film 55 and a protective film 57 described later are formed between the P-side epitaxial layer 54 and the P-side individual electrode 42, and the two are separated from each other. It is preferable to increase the shortest distance.
  • the transparent conductive film 55 may be replaced with a metal multilayer film including a metal thin film having a high interface reflectance in contact with the compound semiconductor layer 51, for example, a thin film of aluminum or silver.
  • the transparent conductive film 55 can be omitted. For this reason, for example, when the transparent conductive film 55 can be processed only by wet etching and fine patterning is difficult, the transparent conductive film 55 may be omitted.
  • the transparent conductive film 55 is partially removed and patterned by, for example, photolithography, and the N-side epitaxial layer 52, the light emitting layer 53, and the P-side epitaxial layer 54 are partially formed. Remove by etching. Thereby, the mesa 56 can be formed in the compound semiconductor layer 51 for each unit (light emitting unit 31 and wiring unit 32). In the wiring unit 32, the mesa 56 is formed only in the N-side electrode region 34. In the N-side epitaxial layer exposed region 35, the light emitting layer 53 and the P-side epitaxial layer 54 are completely removed, and the N-side epitaxial layer 52 is formed. Expose.
  • the light emitting unit 31 and the wiring unit 32 have the same laminated structure of the mesa 56, but the size and shape may be different.
  • the inclined side surface of the mesa 56 preferably faces the display surface side of the LED display chip 1, that is, the upper side of FIG. With this orientation, the light emitted from the light emitting layer 53 substantially parallel to the display surface of the LED display chip 1 is reflected toward the N-side epitaxial layer 52, and the light extraction efficiency can be improved.
  • the inclined side surface of the mesa 56 is preferably inclined at 35 degrees or more and 55 degrees or less with respect to the display surface of the LED display chip 1, and particularly preferably inclined at about 45 degrees. By this inclination angle, the light emitted from the light emitting layer 53 substantially in parallel with the display surface of the LED display chip 1 is reflected substantially orthogonal to the display surface of the LED display chip 1, and the extraction efficiency can be further improved.
  • the protective film 57 is formed using an insulator such as silicon dioxide so as to cover all the exposed surfaces of the compound semiconductor layer 51 and the transparent conductive film 55. Since the protective film 57 covers the side walls of each mesa 56, leakage between the PN junctions (PN junctions of the N-side epitaxial layer 52 and the P-side epitaxial layer 54) exposed on the side walls can be prevented. .
  • the protective film 57 is partially removed by, for example, photolithography, and the P-side contact hole 58 and the N-side contact hole 59 are opened in the protective film 57.
  • the transparent conductive film 55 is partially exposed from the P-side contact hole 58 in the light emitting unit 31.
  • the N-side epitaxial layer 52 is partially exposed from the N-side contact hole 59 in the N-side epitaxial layer exposed region 35 of the wiring unit 32.
  • the P-side epitaxial layer 54 is partially exposed from the P-side contact hole 58 in the light emitting unit 31.
  • the electrode film is formed by, for example, metal vapor deposition, (i) protective film 57 and (ii) transparent conductive film 55 or P-side epitaxial layer 54 exposed from protective film 57. (Iii) It is formed on the N-side epitaxial layer 52 exposed from the protective film 57.
  • the electrode film is formed to have a multilayer structure such as Al / Ni / Pt / Ni / Au.
  • the electrode film preferably reflects light emitted from the light emitting unit 31.
  • the electrode film is partially removed by, for example, photolithography, and the P-side individual electrode 42 and the N-side wiring electrode 43 are formed.
  • the P-side individual electrode 42 is formed for each light emitting unit 31 and is in contact with the P-side epitaxial layer 54 through the P-side contact hole 58.
  • the N-side wiring electrode 43 is formed for each wiring unit 32 and is in contact with the N-side epitaxial layer 52 through the N-side contact hole 59.
  • a unit separation groove 60 reaching the upper surface of the sapphire substrate 50 is formed at the bottom of the recess between the mesas 56 (light emitting unit separation step and connection unit separation step).
  • the compound semiconductor layer 51 of each unit is completely separated, so that each unit is separated.
  • the compound semiconductor layer 51 outside the outer periphery of the light emitting array 30 is removed to clarify the outer periphery of the light emitting array 30.
  • the reflective material 62 is embedded in at least the recesses between the mesas 56 and the unit separation groove 60 (reflecting material filling step).
  • the reflective material 62 is embedded so that the P-side individual electrode 42 and the portion of the N-side wiring electrode 43 on the top of the mesa 56 are exposed.
  • the reflective material 62 may be applied over the entire surface, and then the reflective material 62 covering the P-side individual electrode 42 may be removed by etching back or the like.
  • the reflecting material 62 is made of a photocuring resin material, and the liquid reflecting material 62 is filled in at least the recesses between the mesas 56 and the unit separation grooves 60, and reflected in a desired pattern by a light exposure technique.
  • the material 62 may be cured.
  • the reflecting material 62 is formed so as to cover at least the N-side epitaxial layer exposed region 35 so as not to open a gap when mounted on the integrated circuit chip 20 by being inverted. Moreover, it is preferable that the reflecting material 62 is formed so as not to protrude outside the outer periphery of the light emitting array 30. When protruding, when the sapphire wafer W2 is diced as shown in FIGS. 8A to 8B, the reflecting material 62 is broken, the end shape of the light emitting array 30 is disturbed, and dust is generated and adhered. This is because there is a possibility that
  • the reflective material 62 is a material that reflects the light emitted from the light emitting unit 31, and is, for example, a composite material in which a white pigment is mixed in a silicone resin.
  • the sapphire wafer W2 in which the light emitting array 30 as shown in FIG. 8A is monolithically formed is completed.
  • the light emitting unit 31 and the wiring unit 32 are formed on the same sapphire substrate 50.
  • the present invention is not limited to this.
  • the light emitting unit 31 and the wiring unit 32 may be formed on separate substrates and combined. In this case, there is an advantage that the size of the light-emitting array 30, specifically, the number of light-emitting units 31 included in the light-emitting array 30 can be changed, but the process is complicated because it is mounted on the integrated circuit chip 20. .
  • a plurality of light emitting units 31 included in the light emitting array 30 may be formed on a plurality of different substrates.
  • the light emitting array 30 in which the light emitting units 31 and the wiring units of N rows and M columns are arranged can be formed monolithically. preferable.
  • FIGS. 16 to 23 sequentially show a series of manufacturing process examples, for the sake of simplicity, the reference numerals shown in the drawings showing the previous steps are appropriately omitted in the drawings showing the subsequent steps.
  • FIGS. 16 to 20 are diagrams sequentially showing examples of assembly steps for mounting the light emitting array 30 according to the first embodiment on the integrated circuit chip 20.
  • the light emitting array 30 in FIGS. 16 to 23 is the light emitting array 30 manufactured as shown in FIGS. 9 to 15.
  • the light emitting array 30 is not limited to this, and may be a light emitting array manufactured by another process or structure.
  • the sapphire substrate 50 of the light emitting array 30 is polished and thinned.
  • the thickness of the polished sapphire substrate 50 is generally 30 ⁇ m or more and 200 ⁇ m or less, although it depends on the application.
  • the sapphire wafer W2 is diced for each light emitting array 30 by using, for example, a laser stealth dicing apparatus. Note that dicing in units of the light emitting array 30 can be performed in the same manner as dicing in units of normal LEDs.
  • the light emitting array 30 is turned upside down and placed on the integrated circuit chip 20.
  • the surface of the light emitting array 30 opposite to the sapphire substrate 50 faces the mounting surface of the integrated circuit chip 20.
  • the P-side individual electrode of each light emitting unit 31 is opposed to the P-side electrode 46 of each drive circuit 70, and the portion on the top of the mesa 56 of the N-side wiring electrode 43 of the wiring unit 32 is the N-side electrode.
  • the light emitting array 30 is accurately aligned on the integrated circuit chip 20 so as to oppose 47.
  • a resin layer 65 is provided on the mounting surface side of the integrated circuit chip 20, and micro bumps 66 are provided on the P-side electrode 46 and the N-side electrode 47. Not limited to this.
  • the combination of the resin layer 65 and the micro bump 66 may be replaced with an anisotropic conductive resin or an anisotropic conductive tape.
  • An anisotropic conductive film is a resin material in which conductive particles are dispersed, and a conductive path can be formed by the proximity and mutual contact of each conductive particle in a portion where pressure bonding is performed, but a conductive path is not formed in a portion where pressure bonding is performed. Electrical insulation is maintained without being formed.
  • An anisotropic conductive tape is an anisotropic conductive film processed into a tape shape.
  • the light emitting array 30 is bonded to the integrated circuit chip 20.
  • the resin layer 65 functions as an adhesive, and the light emitting array 30 is bonded and fixed to the integrated circuit chip 20.
  • the light emitting array 30 since the light emitting array 30 includes the sapphire substrate 50, the light emitting array 30 has sufficient mechanical strength to withstand adhesion. If the sapphire substrate 50 is not provided, it becomes difficult to handle the light emitting array 30. Therefore, the sapphire substrate 50 is preferably peeled after the light emitting array 30 is bonded to the integrated circuit chip 20.
  • the temperature at which the light emitting array 30 and the integrated circuit chip 20 are bonded is preferably as close to room temperature (about 20 ° C.) as possible, for example, 125 ° C. or less.
  • the sapphire substrate 50 (heterogeneous substrate) is greatly different in thermal expansion coefficient from the silicon substrate 45 constituting the integrated circuit chip 20. Since relative displacement occurs due to temperature change, when bonding at a high temperature, (i) the problem that the electrodes to be bonded are shifted, and (ii) when the sapphire substrate 50 is returned to room temperature after bonding, There arises a problem that a large distortion occurs inside the light emitting array 30.
  • the size of the light-emitting array 30 is about 10 mm, and the size of each electrode of the light-emitting array 30 (the part facing the N-side electrode 47 of the P-side individual electrode 42 and the N-side wiring electrode 43) is about 3 ⁇ m. To do. In this case, if the positional deviation of each electrode is allowed up to 1.5 ⁇ m, the allowable temperature rise is about 100 ° C. at the maximum. (The thermal expansion coefficients of silicon and sapphire are 2.6 ppm / K and 7.5 ppm / K, respectively.) Accordingly, it is preferable to suppress the temperature to approximately 125 ° C. or lower.
  • the reflector 62 can be formed so that the P-side individual electrode 42 and the N-side wiring electrode 43 slightly protrude from the surface of the light emitting array 30. Therefore, the anisotropy between the P-side individual electrode of each light emitting unit 31 and the P-side electrode 46 of each drive circuit 70 and between the portion of the N-side wiring electrode 43 of the wiring unit 32 and the N-side electrode 47. Only the conductive film can be pressurized.
  • the thickness of the resin layer 65 is (i) so that the integrated circuit chip 20 has an adhesive force that allows the light emitting array 30 to be bonded. And (iii) so that a large void is not formed between the integrated circuit chip 20 and the light emitting array 30 by the thermocompression bonding so that a defect that does not come into contact with the N-side wiring electrode 43, that is, non-contact, occurs. It is preferable to adjust. A small void between the integrated circuit chip 20 and the light emitting array 30 is acceptable because it does not adversely affect the light emitting characteristics and reliability of the light emitting unit 31.
  • the micro bump 66 is made of, for example, gold, and is, for example, a truncated cone or a truncated pyramid having a bottom surface having a diameter or side of 0.5 ⁇ m to 5 ⁇ m and a height of 0.3 ⁇ m to 3 ⁇ m.
  • the micro-bump 66 having a desired bottom surface and height is, for example, (i) a resist pattern in which openings corresponding to the desired bottom surface are provided on the P-side electrode 46 and the N-side electrode 47 are formed on the silicon substrate 45.
  • a material such as gold is formed into a thin film having a thickness corresponding to a desired height by vapor deposition, electroplating, or electroless plating.
  • (Iii) can be formed by lifting off the resist pattern. Alternatively, it can be formed, for example, by utilizing the self-assembly of block copolymers.
  • One of the methods using the self-assembly of block copolymer is, for example, (i) polystyrene block polypolyvinylpyridine (polystyrene-block-poly (2-vinylpyridine)), which is a kind of block copolymer, on the silicon substrate 45. (Ii) Immerse the spin coat film in an aqueous solution of sodium tetrachloropalladate (Na 2 PdCl 4 ) and selectively select palladium ions on the 2-vinylpyridine core in the polystyrene block poly-2-vinylpyridine. (Iii) The polystyrene block poly-2-vinylpyridine is removed by plasma treatment.
  • the microbump 66 can be obtained by depositing palladium nanoparticles having a size of several tens of nm at intervals of about 100 nm to 300 nm.
  • the resin layer 65 can be omitted.
  • an expensive device is unnecessary, and the P-side electrode 46 and the N-side electrode 47 of the integrated circuit chip 20 can be connected to the P-side individual electrode 42 and the N-side wiring electrode 43 of the light emitting array 30 at room temperature. There are advantages and is very desirable.
  • the sapphire substrate 50 is selectively peeled off from the compound semiconductor layer 51 by a laser lift-off method or the like (first heterogeneous substrate separation step and second heterogeneous substrate separation step).
  • This peeling is preferably performed before dicing of the silicon wafer W1. This is because the light emitting array 30 is aligned on the pixel drive circuit array unit 24, and the position where the laser is irradiated for peeling is specified in the silicon wafer W1, and the laser irradiation is performed in units of the silicon wafer W1. This is because alignment can be performed easily and with high efficiency.
  • the substrate on which the light emitting array 30 is formed is a silicon substrate
  • wet etching and plasma etching can be used.
  • the compound semiconductor layer 51 is chemically lifted off by using an epitaxial layer that can be dissolved by hydrogen fluoride HF or the like as a sacrificial layer between the N-side epitaxial layer 52 and the substrate. I can do it.
  • the micro bumps 66 on the P-side electrode 46 are brought into close contact with the P-side individual electrode 42 by heating and pressurization (thermocompression bonding), and the micro-bump 66 on the N-side electrode 47. Is brought into close contact with the N-side wiring electrode 43 to form a metal-metal junction.
  • the P-side individual electrode 42 of the light emitting unit 31 is connected to the P-side electrode 46 of the integrated circuit chip 20, and the N-side wiring electrode 43 of the wiring unit 32 is connected to the N-side electrode 47 of the integrated circuit chip 20.
  • the P-side individual electrode 42 of the light-emitting unit 31 and the portion on the mesa 56 of the N-side wiring electrode 43 of the wiring unit 32 are at the same height (position in the thickness direction of the light-emitting array 30). Can be connected simultaneously. Unlike the bonding step in FIG. 17, the temperature in this step may be as high as about 300.degree. Since the sapphire substrate 50 has already been peeled from the light emitting array 30 and the unit separation, the compound semiconductor layer 51 is divided for each light emitting unit 31 in this configuration. Limited. The reflective material 62 that fills the space between the light emitting units 31 is softer than the sapphire substrate 50 and the compound semiconductor layer 51, and no major problem occurs.
  • the flip chip die bonding shown in FIGS. 17 to 19 can be performed by a flip chip die bonding apparatus.
  • the sapphire substrate 50 can be mounted on the integrated circuit chip 20 by a normal die bonding apparatus in a state where the sapphire substrate 50 faces upward. In laser stealth dicing, the sapphire substrate 50 faces upward and is stuck on the sheet. Therefore, after separating the light emitting arrays 30 from each other, the light emitting array 30 is attached to another sheet, the light emitting array 30 is inspected and cleaned, and then the mounting process of FIG. In this case, there is less risk of dust adhering to the connection surface of the light emitting array 30, and the process is simple.
  • flip chip die bonding equipment is expensive and slow. For this reason, once the light emitting array 30 is pasted to another sheet, the mounting process can be performed by a normal die bonding apparatus.
  • an N-side common electrode 33 is formed on the N-side epitaxial layer 52 of the light emitting array 30 (inter-unit connection step).
  • the N-side common electrode 33 is preferably a film of a transparent conductive material such as ITO so that light from the light emitting layer 53 can be transmitted.
  • it is also preferably a grid of metal electrodes that covers only the outer periphery of the light emitting unit 31, and it is also preferable to combine a film of transparent conductive material and a mesh of metal electrodes.
  • the N-side epitaxial layer 52 of the light emitting unit 31 passes through the N-side common electrode 33, the N-side epitaxial layer 52 of the wiring unit 32, the N-side wiring electrode 43, and the micro bump 66 in this order. It is connected to the N-side electrode 47 of the integrated circuit chip 20. Therefore, the light emitting unit 31 is connected to the drive circuit 70 as shown in FIG. 7 by substantially only flip chip bonding. Then, since the current path between the light emitting array 30 and the integrated circuit chip 20 is completed, a light emission test of the light emitting array 30 becomes possible.
  • the light emitting unit 31 and the wiring unit 32 are formed monolithically by the steps shown in FIGS. 9 to 14 and FIG. 22 (light emitting unit forming step and connection unit forming step). 17 and 19, the light emitting unit 31 and the wiring unit 32 are mounted on the integrated circuit chip 20 (light emitting unit mounting step and connection unit mounting step).
  • (Modification 1) a modification of the manufacturing process for manufacturing the LED display chip 1 when the wavelength conversion layer 68 is provided in the LED display chip 1 will be described in detail with reference to FIGS.
  • FIGS. 21 to 23 sequentially show a series of manufacturing process examples subsequent to the processes shown in FIGS. 16 to 19.
  • the reference numerals shown in the drawings showing the previous processes indicate the subsequent processes. Description in the figures shown is omitted as appropriate.
  • FIG. 21 to FIG. 23 are diagrams showing an example of a process performed after the process shown in FIG. 16 to FIG. 19 when the wavelength conversion layer 68 is provided.
  • the step between the integrated circuit chip 20 and the light emitting array 30 is filled with a planarizing layer 67 as shown in FIG.
  • the planarizing layer 67 is formed in a space of the silicon wafer W1 where the light emitting array 30 is not mounted.
  • a step of about 2 ⁇ m to 10 ⁇ m in thickness of the light emitting array 30 is on the silicon wafer W1.
  • the wavelength conversion layer 68 is applied, a pattern called a striation that runs in a streak shape from the center of the wafer in the radial direction is generated, resulting in a large difference in film thickness distribution.
  • the difference in thickness distribution can be avoided because there is no step.
  • the difference in thickness between the light emitting array 30 and the planarization layer 67 is preferably within ⁇ 0.3 ⁇ m, and more preferably within ⁇ 0.1 ⁇ m.
  • the planarization layer 67 is preferably left in only the space between the light emitting arrays 30 and is baked and hardened using a photosensitive resin.
  • the resin may be cured by irradiating light onto a space portion where the light emitting array 30 is not mounted using a photocurable resin.
  • the light emitting array 30 may be irradiated with light to remove the resin in the light emitting array section.
  • the planarizing layer 67 is preferably a light shielding resin that can at least block light emitted from the light emitting unit 31.
  • the planarization layer 67 can function as a light shielding layer that prevents the external light from entering the LED display chip 1 after the LED display chip 1 is completed. In the absence of such a light shielding layer, the integrated circuit chip 20 may malfunction due to the light absorbed in the silicon substrate 45. Therefore, the planarization layer 67 preferably has a light shielding property.
  • the external connection terminals (electrode pads or the like) of the integrated circuit chip 20 are provided on the mounting surface side of the integrated circuit chip 20, it is necessary to provide openings for the external connection terminals in the planarization layer 67.
  • the N-side common electrode 33 is formed on the N-side epitaxial layer 52 of the light emitting array 30.
  • a wavelength conversion layer 68 is formed on each light emitting unit 31.
  • the wavelength conversion layer 68 various phosphor layers, quantum dot wavelength conversion layers, wavelength conversion layers using quantum well layer thin films, and the like can be used. Phosphors are advantageous in that their cost is relatively low and their performance is stable for a long time.
  • the quantum dot wavelength conversion layer has the advantage that the half-value width of the emission spectrum is narrow and the color gamut can be expanded. Further, the wavelength conversion layer 68 need not be composed of a single material.
  • a phosphor layer may be formed of a phosphor that emits white light, and a color filter of a desired color may be disposed on the phosphor layer so that each pixel 40 emits light of a desired color.
  • the wavelength conversion layer 68 has a two-layer configuration of a white light emitting phosphor layer and a color filter layer.
  • the space between the wavelength conversion layers 68 is filled with a light shielding layer 69, and the light shielding layer 69 is also preferably formed on the wiring unit 32.
  • the reflective material 62 can reflect the light whose wavelength is converted by the wavelength conversion layer 68.
  • Such a configuration in which the wavelength conversion layer 68 is provided is preferable because, for example, a blue-violet LED can be used.
  • the blue-violet LED for example, emits near-ultraviolet light in the vicinity of the wavelength 405, but has high luminous efficiency and a high excitation light rate of the wavelength conversion layer 68. For this reason, the power consumption of the LED display chip 1 can be reduced by using blue-violet LED. Further, human visibility to near ultraviolet light is low, and there is an advantage that even if there are some near ultraviolet light components that pass through the wavelength conversion layer 68 and are emitted to the outside, there is little effect of reducing the color purity of the pixel 40. is there.
  • the configuration in which the wavelength conversion layer 68 is provided is particularly preferable for the LED display chip 1 that displays red single color.
  • the light emitting unit 31 itself needs to emit red monochromatic light, and the light emitting unit 31 is an AlInGaP red LED.
  • AlInGaP-based red LEDs have a larger temperature dependency of emission wavelength and emission intensity than InGaN-based LEDs, and it is necessary to suppress variations in color and luminance due to temperature rise.
  • LEDs emitting other colors for example, InGaN-based blue-violet LEDs can be used.
  • InGaN-based blue-violet LEDs have an emission peak wavelength in the vicinity of 405 nm, and the temperature dependency of the emission wavelength and emission intensity is small, so that they are easy to handle. For this reason, the combination of the blue-violet LED and the wavelength conversion layer 68 makes it possible to realize the red single-color LED display chip 1 that is as easy to handle as the LED display chip 1 using the blue-violet LED. .
  • the InGaN-based blue-violet LED has the same configuration as the InGaN-based blue LED, and the emission wavelength is shortened because the In concentration of the InGaN layer constituting the multiple quantum well layer that is the light-emitting layer 53 is low. This is the main difference from the blue LED. Therefore, the light emitting array 30 using blue-violet LEDs can be manufactured by the process example shown in FIGS. 9 to 19, similarly to the light emitting array 30 using blue LEDs.
  • Modification 2 a modification of the manufacturing process for manufacturing the LED display chip 1 when the light emitting array 30 is transferred to the peeling substrate 63 and the transfer substrate 64 will be described in detail with reference to FIG. 24A to 24E sequentially show examples of a series of manufacturing steps subsequent to the steps shown in FIGS. 9 to 15.
  • the reference numerals shown in the drawings showing the previous steps are The description in the drawing showing the subsequent steps is omitted as appropriate.
  • FIG. 24 is a diagram illustrating a process example performed subsequent to the processes illustrated in FIGS. 9 to 15 when the light emitting array 30 is transferred to the separation substrate 63 and the transfer substrate 64.
  • the method of mounting the light emitting array 30 on the integrated circuit chip 20 is as shown in FIG. 24 in addition to the method of arranging the sapphire substrate 50 on the integrated circuit chip 20 with the light emitting array provided as shown in FIG. There is a method of transferring the light emitting array 30 to the peeling substrate 63 and the transfer substrate 64.
  • the sapphire substrate 50 is removed from the light emitting array 30 as shown in FIG. Peel selectively.
  • the peeling substrate 63 is peeled from the light emitting array 30 as shown in FIG.
  • the light emitting array 30 including the transfer substrate 64 is turned upside down, placed on the integrated circuit chip 20, aligned, and then bonded to the integrated circuit chip 20. To do.
  • the light emitting array 30 is provided with the transfer substrate 64 when bonded, the light emitting array 30 is sufficient as in the process shown in FIGS. Provide mechanical strength. Further, the combination of the resin layer 65 and the micro bump 66 may be replaced with an anisotropic conductive resin or an anisotropic conductive tape.
  • FIG. 25 is a diagram showing a schematic configuration of a display system 7 using the LED display chip 1 (1B, 1G, AR) according to the first embodiment.
  • the display system 7 includes a blue LED display chip 1B, a green LED display chip 1G, a red LED display chip 1R, a central control device 5, and a prism 6, and optionally includes an optical system (not shown). Prepare. Further, the display system 7 projects an image (“P” in FIG. 25) on the projection plane 8.
  • the blue LED display chip 1B, the green LED display chip 1G, and the red LED display chip 1R are the LED display chips 1 described above with reference to FIGS. 1 to 24, respectively.
  • the blue LED display chip 1B has a blue color of light emitted from the pixel 40, and can project a blue single color image.
  • the pixel 40 may have a configuration in which the light emitting unit 31 directly emits blue light without the wavelength conversion layer 68, or a configuration in which the wavelength conversion layer 68 converts light emitted from the light emitting unit 31 into blue light. .
  • the color of the light emitted from the pixel 40 is green, and a green single-color image can be projected.
  • the red LED display chip 1 ⁇ / b> R has a red color emitted from the pixels 40 and can project a red single color image.
  • the central controller 5 decomposes the image data of the color image into image data of single color images of blue, green and red, and converts the image data of each single color image into the blue LED display chip 1B, the green LED display chip 1G and the red LED. This is supplied to the display chip 1R.
  • the prism 6 synthesizes a monochrome image projected by the blue LED display chip 1B, the green LED display chip 1G, and the red LED display chip 1R.
  • the display system 7 can project a color image in which single color images of red, green, and blue are combined on the projection surface.
  • the blue LED display chip 1B, the green LED display chip 1G, the red LED display chip 1R, and the respective light emitting units 31 correspond one-to-one to the pixels constituting the projected and displayed color image.
  • the display system 7 can project an image brighter than a display system using a conventional optical switch, the display system 7 is suitable for projection display on a larger screen.
  • FIG. 26 corresponds to a cross-sectional view taken along the line AA of the LED display chip 1 shown in FIG. 1 and is a cross-sectional view of the LED display chip 1 according to the second embodiment.
  • the N-side epitaxial layer 52, the light emitting layer 53, and the P-side epitaxial layer 54 are arranged in this order.
  • the stacked compound semiconductor layer 51, a protective film 57 for protecting the compound semiconductor layer 51 and the transparent conductive film 55, and an N-side contact hole 59 provided in the protective film 57 are in contact with the N-side epitaxial layer 52.
  • the light emitting array 30 according to the second embodiment includes a first transparent conductive film pattern 55a and a second transparent conductive film pattern 55b in contact with the P-side epitaxial layer 54, and protection.
  • a second transparent electrode is formed through the first P-side individual electrode 42a in contact with the first transparent conductive film pattern 55a through the first P-side contact hole 58a provided in the film 57 and the second P-side contact hole 58b provided in the protective film 57.
  • a second P-side individual electrode 42b in contact with the conductive film pattern 55b.
  • the light emitting array 30 according to the second embodiment is composed of a plurality of light emitting units 31 and a plurality of wiring units 32 in the same manner as the light emitting array 30 according to the first embodiment.
  • the light emitting unit 31 according to the second embodiment includes a first LED 41a and a second LED 41b (two light emitting elements).
  • the integrated circuit chip 20 according to the second embodiment includes a silicon substrate 45, microbumps 66, and a resin layer 65, similarly to the integrated circuit chip 20 according to the first embodiment.
  • the integrated circuit chip 20 according to the second embodiment is divided into a first P-side electrode 46 a and a second P-side electrode 46 b formed on the uppermost surface of the silicon substrate 45. And an N-side electrode 47.
  • a drive circuit 70 for driving the light emitting units 31 of the light emitting array 30 is formed on the silicon substrate 45, and each drive circuit 70 includes a P-side electrode 46.
  • a drive circuit 70 for driving the light-emitting units 31 of the light-emitting array 30 is formed on the silicon substrate 45. Unlike the first embodiment, each drive circuit 70 has a first P-side electrode 46a and a second P-side electrode. 46b.
  • the LED display chip 1 according to the first embodiment is different from the LED display chip 1 according to the first embodiment in the following two points, but the other configurations are the same.
  • the light emitting unit 31 is changed from a configuration including one LED to a configuration including two LEDs (first LED 41a and second LED 41b).
  • the drive circuit 70 is changed from a circuit configuration for driving one LED to a circuit configuration for driving two LEDs.
  • FIG. 27 corresponds to an enlarged view of a dashed box B in FIG. 3, and the second embodiment from the side where the first P-side individual electrode 42 a, the second P-side individual electrode 42 b and the N-side wiring electrode 43 shown in FIG. It is the top view which looked at the light emitting array 30 concerning. For convenience of illustration, the middle is omitted, the inside of the light emitting array 30 is shown on the left side of FIG. 27, and the end of the light emitting array 30 is shown on the right side of FIG.
  • the first P-side individual electrode 42a is in contact with the first transparent conductive film pattern 55a through the first P-side contact hole 58a indicated by a broken line.
  • the second P-side individual electrode 42b is in contact with the second transparent conductive film pattern 55b through the second P-side contact hole 58b indicated by a broken line.
  • the configuration of the light emitting unit 31 according to the first embodiment shown in FIG. 27 corresponds to the two LEDs (first LED 41a and second LED 41b), and the configuration according to the first embodiment shown in FIG. Is divided into two.
  • the compound semiconductor layer 51 is not divided into two, and is integrated for each light emitting unit 31.
  • the specific resistance of the P-side epitaxial layer 54 is very high, and the current flowing in the P-side epitaxial layer 54 in the lateral direction (in-plane direction of the light emitting array 30) can be ignored. It may be integral. If the lateral current of the P-side epitaxial layer 54 is so large that it cannot be ignored, the P-side epitaxial layer 54 also needs to be divided into two.
  • each of the two LEDs (first LED 41a and second LED 41b) may be configured as an independent mesa. Even in this case, the N-side epitaxial layer 52 may be integrated and shared.
  • the transparent conductive film 55 is divided into a first transparent conductive film pattern 55a and a second transparent conductive film pattern 55b. This is only a result of making the structure of the wiring unit 32 similar to the structure of the light emitting unit 31, and the wiring unit 32 may be integrated as shown in FIG.
  • FIG. 28 corresponds to an enlarged view of a dashed-line box C in FIG. 5, and is integrated according to the second embodiment from the side where the first P-side electrode 46 a, the second P-side electrode 46 b, and the N-side electrode 47 shown in FIG.
  • FIG. 3 is a plan view of the circuit chip 20 as viewed. For convenience of illustration, the middle is omitted, the inside of the integrated circuit chip 20 is shown on the left side of FIG. 28, and the end of the integrated circuit chip 20 is shown on the right side of FIG.
  • the drive circuit 70 includes a first P-side electrode 46a corresponding to the first P-side individual electrode 42a of the light-emitting array 30, and corresponds to the second P-side individual electrode 42b of the light-emitting array 30.
  • a second P-side electrode 46b is provided.
  • the N-side electrode 47 of the integrated circuit chip 20 corresponding to the N-side wiring electrode 43 of the wiring unit 32 is also divided into two as compared with FIG. This is only a result of making the structure of the N-side electrode 47 similar to the structure of the first P-side electrode 46a and the second P-side electrode 46, and may be a single body as shown in FIG.
  • FIG. 29 is a circuit diagram illustrating an example of a drive circuit 70 according to the second embodiment.
  • the drive circuit 70 according to the second embodiment shown in FIG. 29 has a row selection signal line 71, a column signal line 72, a power supply line 73, and the drive circuit 70 according to the first embodiment shown in FIG.
  • the N-side electrode 47 and the GND line 74 are connected, and a row selection transistor 75, a voltage holding capacitor 76, and a drive transistor 77 are provided.
  • the drive circuit 70 shown in FIG. 29 is different from the drive circuit 70 shown in FIG. 7 in that the first gate control signal line 79a that supplies the first control gate voltage and the second gate control signal line 79b that supplies the second control gate voltage.
  • a first non-volatile memory transistor 78a and a second non-volatile memory transistor 78b, a first test transistor 80a and a second test transistor 80b, a first test terminal 81a and a second test terminal 81b, A first P-side electrode 46a and a second P-side electrode 46b are provided.
  • the drive circuit 70 is connected to the first LED 41 a and the second LED 41 b of the light emitting unit 31.
  • the first test terminal 81a and the second test terminal 81b may be connected to each other.
  • the part constituted by 80b, the second test terminal 81b and the second P-side electrode 46b is a part constituted by the nonvolatile memory transistor 78, the test transistor 80, the test terminal 81 and the P-side electrode 46 shown in FIG. And is connected in parallel between the source terminal of the driving transistor 77 and the GND line 74. Therefore, the drive circuit 70 shown in FIG.
  • the 29 can independently control the current supply to the first LED 41a and the second LED 41b of the light emitting unit 31, and can be tested in the same manner as the drive circuit 70 shown in FIG.
  • the number of partial circuits including the nonvolatile memory transistor, the test transistor, the test terminal, and the P-side electrode is not limited to this, and may correspond to the number of LEDs included in the light emitting unit 31.
  • a light emission test of the first LED 41a is performed. Specifically, the first test transistor 80a and the second nonvolatile memory transistor 78b are in a non-energized state, and the first nonvolatile memory transistor 78a is in an energized state. The transistor 77 is energized, and the light emission characteristics of the first LEDs 41a of the light emitting units 31 are sequentially evaluated.
  • the first non-volatile state is maintained so that the first control gate voltage for operation remains in a non-energized state.
  • write to the memory transistor 78a In the pixel 40 including the non-defective first LED 41a, the second non-volatile memory transistor 78b is written so that the second control gate voltage for operation remains in a non-energized state.
  • a light emission test of the second LED 41b is performed on the light emitting unit 31 in which the first LED 41a is defective. Specifically, each light emitting unit 31 in which the second test transistor 80b and the first nonvolatile memory transistor 78a are in a non-energized state, the second nonvolatile memory transistor 78b is in a conductive state, and the first LED 41a is defective is sequentially applied. Then, the row selection transistor 75 and the drive transistor 77 are energized, and the light emission characteristics of the second LED 41b are sequentially evaluated.
  • the pixel 40 including the defective second LED 41b is written in the second nonvolatile memory transistor 78b so as to remain in a non-energized state at the second control gate voltage for operation.
  • the failure of the LED mostly occurs locally, and the probability that both of the two LEDs (the first LED 41a and the second LED 41b) included in one light emitting unit 31 are defective is very low. For this reason, in the light emitting unit 31 including two or more LEDs, even if some of the included LEDs are defective, it is possible to avoid the light emitting unit 31 from being defective by using non-defective LEDs. is there. Thus, the manufacturing yield of the light emitting array 30 can be improved by making the probability that the light emitting unit 31 becomes defective very low.
  • the light emitting unit 31 itself is defective, and black pixels are mixed in the plurality of pixels 40 provided in the LED display chip 1.
  • the LED display chip 1 according to the first embodiment it can be used for applications in which black pixels are allowed.
  • the light emitting unit in which the first LED 41a is defective on average per light emitting array 30 The number of 31 was 31.
  • 30 of the light emitting units 31 were good products without problems by using the second LED 41b.
  • the maximum luminance was 2000 [lm].
  • the contrast was above the measurement limit, and the power consumption was a maximum of 50 [W].
  • the NTSC ratio was 103%, and the color gamut was also good.
  • FIGS. 30 to 36 show a series of process examples in order, and for the sake of convenience, the reference numerals shown in the drawings showing the previous processes are appropriately omitted in the drawings showing the subsequent processes.
  • 30 to 36 are diagrams sequentially showing manufacturing process examples for manufacturing the light emitting array 30 according to the second embodiment.
  • the process example shown in FIGS. 30 to 36 is the same as the process example shown in FIGS. 9 to 15, the first P-side individual electrode 42a and the second P-side individual electrode 42b, the first transparent conductive film pattern 55a, and the second transparent conductive film. Except for the process related to the pattern 55b, it is equivalent. Therefore, for convenience of explanation, the description of the same contents as those described in Embodiment 1 with reference to FIGS. 9 to 15 is omitted.
  • a concavo-convex pattern is formed on the upper surface of the sapphire substrate 50, and the compound semiconductor layer 51 in which the N-side epitaxial layer 52, the light-emitting layer 53, and the P-side epitaxial layer 54 are stacked in this order is formed.
  • the transparent conductive film 55 is formed on the upper surface of the compound semiconductor layer 51.
  • the transparent conductive film 55 is partially removed by photolithography, for example, and patterned into a first transparent conductive film pattern 55a and a second transparent conductive film pattern 55b. Then, the N-side epitaxial layer 52, the light emitting layer 53, and the P-side epitaxial layer 54 are partially removed by etching. Thus, a mesa 56 is formed for each unit, and the N-side epitaxial layer 52 is exposed in the N-side epitaxial layer exposed region 35 of the wiring unit 32.
  • a protective film 57 is formed as shown in FIG.
  • the protective film 57 is buried between the first transparent conductive film pattern 55a and the second transparent conductive film pattern 55b, and leakage between the two can be prevented.
  • the first P-side contact hole 58a, the second P-side contact hole 58b, and the N-side contact hole 59 are opened in the protective film 57.
  • an electrode film is formed and partially removed to form the first P-side individual electrode 42a, the second P-side individual electrode 42b, and the N-side wiring electrode 43.
  • unit separation grooves 60 are formed in the bottom surfaces of the recesses between the mesas 56, and at the same time, the compound semiconductor layer 51 outside the outer periphery of the light emitting array 30 is removed.
  • a reflecting material 62 is embedded in at least the recesses between the mesas 56 and the unit separation grooves 60.
  • the sapphire wafer W2 in which the light emitting array 30 as shown in FIG. 8A is monolithically formed is completed.
  • the assembly process for mounting the light emitting array 30 according to the second embodiment on the integrated circuit chip 20 is the same as that in the first embodiment, the description thereof is omitted.
  • the wavelength conversion layer 68 may be provided.
  • FIGS. 37 to 39 Another embodiment 3 of the present invention will be described below with reference to FIGS. 37 to 39.
  • members having the same functions as those described in the embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 37 is a partial plan view of the LED display chip 1 according to the third embodiment.
  • the LED display chip 1 according to the third embodiment is not illustrated with the blue wavelength conversion layer 68B, the green wavelength conversion layer 68G, the red wavelength conversion layer 68R, and the light shielding layer 69 in the LED display chip 1 according to the second embodiment.
  • the planarization layer 67 is provided. For this reason, the LED display chip 1 according to the third embodiment can project and display a color image alone.
  • FIG. 38 is a plan view of the light emitting array 30 according to the third embodiment as viewed from the side where the P-side individual electrode 42 and the N-side wiring electrode 43 shown in FIG. 2 are present.
  • the light emitting unit 31 in FIG. 38 and the light emitting unit 31 in FIG. 27 have the same configuration, and thus the description thereof is omitted.
  • FIG. 39 corresponds to a cross-sectional view taken along the line EE of the LED display chip 1 shown in FIG. 37 and is a cross-sectional view of the LED display chip 1 according to the third embodiment.
  • the wavelength conversion layers 68B, 68G, 68R for each color according to the third embodiment shown in FIG. 39, the light shielding layer 69, and the planarization layer 67 are the same as the wavelength conversion layer 68, the light shielding layer 69, and the planarization shown in FIGS. Similar to layer 67.
  • the light emitted from the light emitting unit 31 is wavelength-converted by the blue wavelength conversion layer 68B, the green wavelength conversion layer 68G, or the red wavelength conversion layer 68R.
  • the first LED 41a and the second LED 41b of the light emitting unit 31 are, for example, blue-violet LEDs so as to emit light having a shorter wavelength.
  • the area occupied by the red sub-pixel 40R is one third of the area of the effective portion of the light emitting array 30.
  • the area occupied by the blue subpixel 40B and the green subpixel 40G is also one third of the area of the effective portion of the light emitting array 30.
  • the LED display chip 1 according to the third embodiment can project and display a color image independently, an optical system (prism 6) for synthesizing a plurality of single-color images shown in FIG. 26 is unnecessary.
  • the optical system provided in the display system 7 can be simplified.
  • each of the blue sub-pixel 40B, the green sub-pixel 40G, and the red sub-pixel 40R are adjusted so that the entire light emission becomes white.
  • the wavelength conversion layers 68B, 68G, and 68R of the respective colors have different efficiencies, so that the area of the first LED 41a and the second LED 41b of the light emitting unit 31 thereunder and the magnitude of the supplied drive current I are adjusted.
  • the area of a pixel (not shown) composed of one blue sub-pixel 40B, one green sub-pixel 40G, and one red sub-pixel 40R is, for example, light emission having a size of 19 ⁇ m ⁇ 5.67 ⁇ m.
  • the size is 20 ⁇ m ⁇ 20 ⁇ m.
  • the pixels 40 are arranged so that the number of effective pixels of the VGA standard is 480 ⁇ 640, the area of the effective portion of the light emitting array 30 is 9.6 mm ⁇ 12.8 mm.
  • the area of the integrated circuit chip 20 in which the pixel processing circuit array unit 24, the image processing circuit unit 21, the row selection circuit unit 22, and the column signal output circuit unit 23 are combined is, for example, 15 mm ⁇ 18 mm.
  • the LED display chip 1 according to the third embodiment is not limited to the configuration shown in FIGS.
  • a blue wavelength conversion layer 68B, a green wavelength conversion layer 68G, a red wavelength conversion layer 68R, a light shielding layer 69, and a planarization layer 67 are provided in the LED display chip 1 according to the first embodiment in which the light emitting unit 31 is one LED. May be provided in the LED display chip 1 according to the first embodiment in which the light emitting unit 31 is one LED.
  • a blue wavelength conversion layer 68B, a green wavelength conversion layer 68G, a red wavelength conversion layer 68R, a light shielding layer 69, and a planarization layer 67 May be provided.
  • the LED display chip 1 according to the fourth embodiment is obtained by changing the drive transistor 77 in the drive circuit 70 of the LED display chip 1 according to the second embodiment from a P-type MOS transistor to an N-type MOS transistor. Others are the same as those of the LED display chip 1 according to the second embodiment.
  • the LED display chip 1 according to the fourth embodiment performs a light emission test on each of the first LED 41a and the second LED 41b of the light emitting unit 31 in the same manner as the LED display chip 1 according to the second embodiment, and the defective first LED 41a or the second LED 41b.
  • the power supply to the 2LED 41b light emitting unit 31 can be cut off.
  • the LED display chip 1 according to the fourth embodiment can change the amount of the drive current I supplied to the first LED 41a or the second LED 41b of the light emitting unit 31.
  • permissible_range of the light emission characteristic of 1st LED41a and 2nd LED41b evaluated as good goods can be expanded, and the number of the defective light emitting units 31 can be reduced.
  • the light emission intensity of the light emitting unit 31 can be made uniform.
  • a light emission test of the first LED 41a is performed. Then, the light emitting unit 31 in which the light emission intensity of the first LED 41a exceeds the range required for the LED display chip 1 is specified. Then, for each identified light emitting unit 31, the light emission intensity of the first LED 41 a is reduced and falls within the range required for the LED display chip 1. This reduction in light emission intensity is realized by reducing (changing in a decreasing direction) the amount of drive current I flowing through the drive transistor 77.
  • the light emission unit 31 including the first LED 41a is subjected to a light emission test of the second LED 41b, and the second LED 41b The emission intensity is adjusted in the same manner.
  • the adjustment of the light emission intensity can be applied to the light emitting unit 31 including one LED as in the first embodiment.
  • the reduction in the amount of the drive current I flowing through the drive transistor 77 is realized by increasing the threshold value of the first nonvolatile memory transistor 78a (or the second nonvolatile memory transistor 78b when reducing the emission intensity of the second LED 41b).
  • the threshold value of the first nonvolatile memory transistor 78a within a range in which the first control gate voltage for operation can be energized, the conductance between the source and the drain of the first nonvolatile memory transistor 78a is increased.
  • the voltage difference between the source and drain of the first nonvolatile memory transistor 78a can be increased.
  • the drive voltage can be increased by increasing the threshold value of the first nonvolatile memory transistor 78a.
  • the amount of current I can be reduced (changeable in a decreasing direction).
  • the adjustment of the threshold value of the first nonvolatile memory transistor 78a is performed as follows. First, the first test transistor 80a, the first nonvolatile memory transistor 78a, and the drive transistor 77 are energized so that a current can flow through the first nonvolatile memory transistor 78a. Next, in this state, a first gate control voltage for writing is applied to the control gate of the first nonvolatile memory transistor 78a using the first gate control signal line 79a, and electrons are injected into the floating gate. .
  • the first LED 41a When the first LED 41a is caused to emit light, a driving first control voltage sufficiently higher than the threshold is applied to the control gate of the first nonvolatile memory transistor 78a, and the first nonvolatile memory transistor 78a operates in the linear operation region.
  • the first nonvolatile memory transistor 78a functions as a resistor, and a voltage difference approximately proportional to the amount of current flowing through the first LED 41a is generated between the source and the drain.
  • the higher the threshold value of the first nonvolatile memory transistor 78a the greater the source-drain electrical resistance and the greater the source-drain voltage difference. For this reason, the source voltage of the drive transistor 77 increases, and the amount of drive current I decreases.
  • the source-drain voltage is 3 V or more, depending on the size and structure of the stack gate transistor, and the source-control gate voltage. Is generally 4V or more.
  • the first nonvolatile memory transistor 78a and the second nonvolatile memory can be continuously and highly accurately adjusted by adjusting the applied voltages of the first gate control voltage and the second gate control voltage for writing.
  • the threshold value of the memory transistor 78b can be adjusted. For this reason, dispersion
  • the first gate control voltage and the second gate control voltage are preferably pulse voltages.
  • the threshold value of the first nonvolatile memory transistor 78a can be continuously adjusted by adjusting the number of applied pulses in addition to or instead of the applied voltage.
  • the light emitting unit 31 itself is defective, and black pixels are mixed in the plurality of pixels 40 provided in the LED display chip 1.
  • the LED display chip 1 according to the first embodiment it can be used for applications in which black pixels are allowed.
  • the configuration for reducing the light emission intensity of the LED according to the fourth embodiment is a configuration in which the light emitting unit 31 according to the first to third embodiments is a single LED, and a configuration in which the wavelength conversion layer 68 is provided in the LED display chip 1.
  • the LED display chip 1 can also be applied to a configuration including a plurality of color sub-pixels 40R, 40G, and 40G.
  • dispersion of the emission intensity is reduced by using one of the two LEDs (the first LED 41a and the second LED 41b) included in the light emitting unit 31.
  • the dispersion of emission intensity is reduced using two LEDs.
  • the number of LEDs included in the light emitting unit 31 is three or more, the number of LEDs used for reducing the dispersion of the emission intensity may be two or more.
  • both or one of the first LED 41a and the second LED 41b is defective, but many are both non-defective products. And about the light emission unit 31 with which both are good goods, it is possible to adjust both light emission intensity
  • FIG. 40 is a diagram showing the characteristics of the light emission efficiency of the first LED 41a.
  • the vertical axis of FIG. 40 shows the luminous efficiency of the first LED 41a, and the horizontal axis shows the current density supplied to the first LED 41a.
  • the luminous efficiency of the second LED 41b shows the same characteristics as the first LED 41a, and is not shown.
  • the light emission efficiency of the first LED 41a and the second LED 41b has individual differences, but tends to decrease when the current density becomes too high.
  • the light emitting unit 31 is often used at a high current density at which the light emission efficiency decreases. Therefore, when the current is supplied to both the first LED 41a and the second LED 41b, the current density is reduced by about half compared to the case where the current is supplied to only one of them, so that the light emission efficiency is increased.
  • the total light emission intensity when both the first LED 41a and the second LED 41b are made to emit light under the same conditions of the amount of the drive current I flowing between the drain and source of the drive transistor 77 of the corresponding drive circuit 70 is: It becomes larger than the emission intensity when only one of them emits light.
  • the light emission efficiency has a peak at a current density of 1 A / cm 2 to 10 A / cm 2 , the light emission efficiency at a current density of 30 A / cm 2 is about 58%, and the current density is 15 A / cm 2 .
  • the luminous efficiency is about 62%. Therefore, if the current supply is supplied to only the first LED 41a at a current density of 30 A / cm 2 , and the current supply is supplied to both the first LED 41 a and the second LED 41 b at a current density of 15 A / cm 2 , the luminous efficiency is increased. Is improved by about 7%, and the emission intensity is also increased by 7%.
  • the first nonvolatile memory transistor 78a or the second nonvolatile memory transistor 78b of the corresponding drive circuit 70 functions as a resistor, thereby reducing the drive current, and the first LED 41a and the first LED 41a
  • permissible_range of the light emitting unit 31 used as a non-defective product becomes wider, and the manufacture yield of the light emitting unit 31 can be improved.
  • the power efficiency of the LED display chip 1 can be improved.
  • the first nonvolatile memory transistor 78a and the corresponding drive circuit 70 may be suppressed by adjusting the threshold value of the second nonvolatile memory transistor 78b.
  • a light emission test of the first LED 41a is performed for each light emitting unit 31, a light emission test of the first LED 41a is performed. After the evaluation of all the light emitting units 31, the following three operations are performed. For the light emitting unit 31 in which the light emission intensity of the first LED 41a falls within the specified range required by the LED display chip 1, it is not necessary to use the second LED 41b, so that the second nonvolatile memory transistor 78b of the corresponding drive circuit 70 is not energized. Write to preserve state.
  • the second nonvolatile memory transistor 78b of the corresponding drive circuit 70 is not Write to maintain the energized state.
  • the threshold value of the first nonvolatile memory transistor 78a of the corresponding drive circuit 70 is adjusted so that the light emission intensity of the first LED 41a falls within the specified range required by the LED display chip 1.
  • the first nonvolatile memory transistor 78a of the corresponding drive circuit 70 is not Write to maintain the energized state.
  • the threshold value of the second nonvolatile memory transistor 78b of the corresponding drive circuit 70 is adjusted so that the light emission intensity of the second LED 41b falls within the specified range required by the LED display chip 1.
  • the light emitting unit 31 in which the light emission intensity of each of the first LED 41a and the second LED 41b is smaller than the specified range required by the LED display chip 1 a light emission test is performed to emit both. After the evaluation of all the corresponding light emitting units 31, the following three operations are performed.
  • the light emitting unit 31 in which the total emission intensity is within the specified range required by the LED display chip 1 does not require adjustment, so the first nonvolatile memory transistor 78a and the second nonvolatile memory transistor of the corresponding drive circuit 70 No data is written to 78b.
  • the corresponding driving is performed so that the total emission intensity falls within the specified range required by the LED display chip 1.
  • the threshold value of one or both of the first nonvolatile memory transistor 78a and the second nonvolatile memory transistor 78b of the circuit 70 is adjusted.
  • the light emitting unit 31 whose total emission intensity is smaller than the lower limit of the specified range required by the LED display chip 1 is a defective product, and therefore the first nonvolatile memory transistor 78a and the second nonvolatile memory of the corresponding drive circuit 70 Writing is performed so that both of the memory transistors 78b maintain the non-energized state.
  • the LED display chip 1 has (i) a pixel 40 that emits only the first LED 41a, (ii) a pixel 40 that emits only the second LED 41b, and (iii) the first LED 41a and the first LED 41a. There may be a pixel 40 that emits light from the two LEDs 41b, and (iv) a black pixel that does not emit light.
  • the LED display chip 1 in which black pixels that do not emit light can be used for applications that allow black pixels, and the LED display chip 1 that does not have black pixels that do not emit light can also be used for applications that do not allow black pixels. Can be used.
  • the light emitting unit 31 in order to reduce the dispersion of the light emission intensity of the light emitting unit 31, the light emitting unit 31 is reduced by reducing the amount of the drive current I flowing through the first LED 41a or the second LED 41b of the light emitting unit 31.
  • the emission intensity of was reduced.
  • the light emission intensity of the light emission unit 31 was increased by making both 1st LED41a and 2nd LED41b light-emit.
  • the plurality of light emitting units 31 there may be light emitting units 31 whose emission intensity is significantly lower than that of other light emitting units 31.
  • a light emitting unit 31 having a remarkably low light emission intensity it is necessary to significantly increase the amount of drive current I flowing through the light emitting unit 31 in order to increase the light emission intensity beyond the lower limit of the specified range required by the LED display chip 1.
  • the LED display chip 1 according to the fifth embodiment includes a drive circuit 70 that can increase the amount of drive current I flowing through the first LED 41a and / or the second LED 41b of the light emitting unit 31.
  • the LED display chip 1 according to the fifth embodiment is the same as the LED display chip 1 according to the fourth embodiment except for the circuit configuration of the drive circuit 70.
  • the drive circuit 70 capable of increasing the amount of the drive current I according to the fifth embodiment has a configuration in which the light emitting unit 31 of the first to third embodiments is one LED, and the LED display chip 1 has a wavelength.
  • the present invention can be applied to a configuration in which the conversion layer 68 is provided, a configuration in which the LED display chip 1 includes sub-pixels 40R, 40G, and 40G of a plurality of colors.
  • FIG. 41 is a circuit diagram illustrating a circuit configuration example of the drive circuit 70 included in the LED display chip 1 according to the fifth embodiment.
  • the drive circuit 70 according to the fifth embodiment shown in FIG. 41 is similar to the drive circuit 70 according to the second or third embodiment shown in FIG. 29 in that the row selection signal line 71, the column signal line 72, and the power supply line 73. And an N-side electrode 47, a GND line 74, and a first gate control signal line 79a for supplying a first control gate voltage and a second gate control signal line 79b for supplying a second control gate voltage. Yes.
  • the row selection transistor 75, the voltage holding capacitor 76, the first nonvolatile memory transistor 78a and the second nonvolatile memory transistor 78b, the first test transistor 80a and the second test transistor 80b, and the first test A terminal 81a and a second test terminal 81b, and a first P-side electrode 46a and a second P-side electrode 46b are provided.
  • the drive circuit 70 is connected to the first LED 41 a and the second LED 41 b of the light emitting unit 31.
  • the drive circuit 70 according to the fifth embodiment shown in FIG. 41 is different from the drive circuit 70 according to the second or third embodiment shown in FIG. 7 in that the first drive transistor 77a, the second drive transistor 77b, and the third non-volatile A memory transistor 78c and a fourth nonvolatile memory transistor 78d are provided, and are connected to the third gate control signal line 79c and the fourth gate control signal line 79d.
  • the gate terminal is connected to the row selection signal line 71, and the drain terminal is connected to the column signal line 72.
  • the source terminal is connected to one side of the electrode of the voltage holding capacitor 76 and the gate terminals of the first drive transistor 77a and the second drive transistor 77b.
  • the gate terminals of the first drive transistor 77 a and the second drive transistor 77 b are connected to the column signal line 72 via the row selection transistor 75.
  • the other side of the electrode is connected to the power line 73 and the drain terminals of the first drive transistor 77a and the second drive transistor 77b.
  • the gate terminals of the first drive transistor 77 a and the second drive transistor 77 b are connected to the power supply line 73 via the voltage holding capacitor 76.
  • the first drive transistor 77a is, for example, an N-type MOS transistor.
  • the source terminal of the first drive transistor 77a is connected to the drain terminal of the third nonvolatile memory transistor 78c.
  • the drain terminal of the third nonvolatile memory transistor 78c is connected to the power supply line 73 via the first drive transistor 77a.
  • the second drive transistor 77b is, for example, an N-type MOS transistor.
  • the source terminal of the second drive transistor 77b is connected to the drain terminal of the fourth nonvolatile memory transistor 78d.
  • the drain terminal of the fourth nonvolatile memory transistor 78d is connected to the power supply line 73 via the second drive transistor 77b.
  • the first to fourth nonvolatile memory transistors 78a to 78c are, for example, stack gate transistors having floating gates, but are not limited thereto.
  • the control gate terminal is connected to the third gate control signal line 79c
  • the source terminal is the drain terminals of the first nonvolatile memory transistor 78a and the second nonvolatile memory transistor 78b
  • the fourth nonvolatile memory transistor 78d is connected to the source terminal.
  • the drain-source currents of the third nonvolatile memory transistor 78c and the fourth nonvolatile memory transistor 78d can be merged.
  • the amount of drive current I flowing from the power supply line 73 to the GND line 74 is the drain-source current of the third nonvolatile memory transistor 78c and the drain of the fourth nonvolatile memory transistor 78d. -The total amount of current with the source current.
  • the control gate terminal is connected to the fourth gate control signal line 79d.
  • the control gate terminal is connected to the first gate control signal line 79a, and the source terminal is connected to the first P-side electrode 46a and the drain terminal of the first test transistor 80a.
  • control gate terminal is connected to the second gate control signal line 79b, and the source terminal is connected to the second P-side electrode 46a and the drain terminal of the second test transistor 80b.
  • the first drive transistor 77a and the fourth nonvolatile memory transistor 78d are both energized by turning on both the third nonvolatile memory transistor 78c and the fourth nonvolatile memory transistor 78d. Both the second driving transistor 77b can be used.
  • the first drive transistor 77a and the first drive transistor 77a are connected to each other by turning on one of the third nonvolatile memory transistor 78c and the fourth nonvolatile memory transistor 78d and turning off the other. Only one of the two drive transistors 77b can be used.
  • the drive circuit 70 shown in FIG. 41 includes a plurality of drive transistors (first drive transistor 77a and second drive transistor 77b) arranged in parallel and a nonvolatile memory transistor (first drive transistor) in series with each drive transistor.
  • the third non-volatile memory transistor 78c and the fourth non-volatile memory transistor 78d) are different from the drive circuit 70 shown in FIG. 29 in that the other configurations are the same.
  • the number of driving transistors arranged in parallel may be three or more, and the gate width or gate length may be different.
  • the drain-source current of the second driving transistor 77b can be about half of the drain-source current of the first driving transistor 77a. In this case, both the first driving transistor 77a and the second driving transistor 77b are used for the light emitting unit 31 with extremely low light emission intensity, and only the first driving transistor 77a is used for the other light emitting units 31.
  • the second driving transistor 77b has a smaller drain-source current than the first driving transistor 77a, the gate width can be reduced and a smaller transistor can be used. It is preferable that the second drive transistor 77b is small because the area of the drive circuit 70 can be reduced.
  • a part of the nonvolatile transistors connected in series to the plurality of driving transistors can be replaced with a normal transistor that is not a nonvolatile memory, or may not be provided.
  • a normal transistor that is not a nonvolatile memory
  • both the first driving transistor 77a and the second driving transistor 77b are used, and for the other light emitting units 31, only the first driving transistor 77a is used.
  • the nonvolatile memory transistor 78c may be a normal transistor or may not be provided.
  • the third nonvolatile memory transistor 78c and the fourth nonvolatile memory transistor 78d are also tested. For example, first, the first test transistor 80a and the second test transistor 80b are energized, and at least one of the first nonvolatile memory transistor 78a and the second nonvolatile memory transistor 78b is energized. Then, the drive current I when only one of the third nonvolatile memory transistor 78c and the fourth nonvolatile memory transistor 78d is energized is compared with the drive current I when both are energized. When the first drive transistor 77a and the second drive transistor 77b have the same gate width and the same gate length, the drive current I increases approximately twice.
  • the third nonvolatile memory transistor 78c is turned on, and the fourth nonvolatile memory transistor 78d is turned off.
  • the operation for each light emitting unit 31, as in the fourth embodiment, (i) three operations after the light emission test and evaluation of the first LED 41a and (ii) three methods after the light emission test and evaluation of the second LED 41b. And the operation. And about the light emission unit 31 in which each light emission intensity of 1st LED41a and 2nd LED41b is smaller than the minimum of the prescription
  • the light emission unit 31 in which the total light emission intensity of both the first LED 41a and the second LED 41b is smaller than the lower limit of the specified range required by the LED display chip 1 are energized.
  • the remaining light emitting units 31 are written so that the fourth nonvolatile memory transistor 78d maintains a non-energized state.
  • the total emission intensity of both the first LED 41a and the second LED 41b is smaller than the lower limit of the specified range required by the LED display chip 1.
  • (i) three operations after the light emission test and evaluation of the first LED 41a, (ii) three operations after the light emission test and evaluation of the second LED 41b, and (iii) ) A light emission test in which both the first LED 41a and the second LED 41b emit light and three operations after the evaluation are performed.
  • the probability and number of black pixels mixed in the LED display chip 1 according to the fifth embodiment can be reduced as compared with the fourth embodiment.
  • FIG. 6 Another embodiment 6 of the present invention will be described below with reference to FIGS. 42 to 48.
  • FIG. For convenience of explanation, members having the same functions as those described in the embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • the light emitting array 30 according to the sixth embodiment is manufactured by a different manufacturing process from the light emitting array 30 according to the second embodiment. Except for the difference in structure due to the difference in the manufacturing process, the light emitting array 30 according to the sixth embodiment has the same configuration as the light emitting array 30 according to the second embodiment, and the LED display chip according to the third to fifth embodiments. 1 is applicable.
  • the manufacturing process of the light emitting array 30 according to the sixth embodiment can also be applied to the light emitting array 30 according to the first embodiment.
  • the manufacturing process of the light emitting array 30 according to the sixth embodiment can improve the light emission efficiency of the LEDs (first LED 41a, second LED 41b) and reduce the damage to the reflector 62 that may occur when the sapphire substrate 50 is peeled from the light emitting array 30. it can. As a result, the power consumption of the LED display chip 1 can be reduced and the manufacturing yield can be improved.
  • FIGS. 42 to 48 show a series of process examples in order, and for the sake of convenience, the reference numerals shown in the drawings showing the previous processes are appropriately omitted in the drawings showing the subsequent processes.
  • the manufacturing process of the light emitting array 30 according to the sixth embodiment is the manufacturing process of the light emitting array 30 according to the second embodiment except that the order of the processes is partially different and the process of providing the cap layer 61 is included. It is equivalent to the process. For this reason, for the sake of convenience of explanation, the description of the same contents as those described in the first and second embodiments is omitted.
  • 42 to 48 are diagrams sequentially showing manufacturing process examples for manufacturing the light emitting array 30 according to the sixth embodiment.
  • a concavo-convex pattern is formed on the upper surface of the sapphire substrate 50, and the compound semiconductor layer 51 in which the N-side epitaxial layer 52, the light-emitting layer 53, and the P-side epitaxial layer 54 are stacked in this order is formed. 50 on top.
  • the compound semiconductor layer 51 is first etched without forming the transparent conductive film 55, thereby forming the mesa 56 and the unit isolation groove 60.
  • the N-side epitaxial layer 52 is exposed in the side epitaxial layer exposed region 35.
  • the cap layer 61 is epitaxially grown at least on the side wall of the mesa 56 and the bottom surface of the recess between the mesa 56 and the side wall and bottom of the unit separation groove 60.
  • the cap layer 61 is grown on the entire surface. Since it is not preferable to leave the cap layer 61 on the top of the mesa 56 of the light emitting unit 31 and the N-side electrode region 34 and the N-side epitaxial layer exposed region 35 of the wiring unit 32, in this case, after the cap layer 61 is formed. Then, the cap layer 61 is partially removed by photolithography or the like. Thereby, the cap layer 61 that covers only the bottom surface of the recess between the side wall portion of the mesa 56 and the mesa 56 and the side wall portion and the bottom portion of the unit separation groove 60 can be formed.
  • the epitaxy conditions of the cap layer 61 are selected so that the film hardly grows in the plane portion but grows in the inclined surface or the groove portion.
  • the cap layer 61 that covers only the side wall portion of the mesa 56 and the bottom surface of the recess between the mesa 56 and the side wall portion and the bottom portion of the unit separation groove 60 can be formed only by growing the cap layer 61.
  • the maximum epitaxial temperature of the cap layer 61 is preferably 700 ° C. or higher and 1100 ° C. or lower. This is because, after the compound semiconductor layer 51 is etched, the cap layer 61 is epitaxially grown at such a high temperature, thereby repairing the etching damage of the light emitting layer 53 caused by the etching and improving the light emission efficiency of the light emitting layer 53. is there.
  • an ICP (inductively coupled plasma) etching apparatus is usually used for etching the compound semiconductor layer 51, but various point defects are generated in the crystal structure constituting the light emitting layer 53 due to ions irradiated from the plasma. This point defect becomes a non-radiative recombination center, and the luminous efficiency of the luminous layer 53 is lowered.
  • the non-light emitting recombination center is not a big problem, but when it is small like the light emitting unit 31 according to the present embodiment, it is exposed to etching. Since the area ratio of the outer peripheral portion of the light emitting unit 31 to the entire light emitting unit 31 is large, the luminous efficiency of the light emitting unit 31 having a non-light emitting recombination center is significantly affected.
  • the external quantum efficiency was improved by 25%, the former being 20% and the latter being 25%.
  • the epitaxial growth of the cap layer 61 is not necessarily required for improving the light emission efficiency, and substantially the same improvement can be realized by annealing in an atmosphere containing ammonia, hydrogen, or the like.
  • the cap layer 61 is a high resistance film.
  • the cap layer 61 covers the side wall portion of the mesa 56 of the light emitting unit 31, but is a high resistance film, and therefore between the PN junctions exposed on the wall surface (PN junction between the N-side epitaxial layer 52 and the P-side epitaxial layer 54). It does not cause leaks to be problematic.
  • the cap layer 61 is, for example, a semi-insulating thin GaN layer that is non-doped or slightly doped with Mg (P-type impurity).
  • the composition of the cap layer 61 is not limited to GaN, but may be InGaN or AlGaN.
  • the thickness of the cap layer 61 is 60 nm to 150 nm at the bottom of the unit separation groove 60. It is preferable to have a thickness. This is because the cap layer 61 preferably absorbs most of the ultraviolet laser light used for laser lift-off in order to reduce the incidence of the ultraviolet laser light on the reflector 62. Accordingly, the thickness of the cap layer 61 can be made thinner in the InGaN layer having a large light absorption coefficient, and is preferably made thicker in the AlGaN layer having a small light absorption coefficient.
  • a first transparent conductive film pattern 55a and a second transparent conductive film pattern 55b are formed.
  • a protective film 57 is formed.
  • the protective film 57 completely fills the unit separation groove 60.
  • the present invention is not limited to this, and there may be a space without the protective film 57 inside the unit separation groove 60.
  • the first P-side contact hole 58a, the second P-side contact hole 58b, and the N-side contact hole 59 are opened in the protective film 57.
  • the first P-side individual electrode 42a, the second P-side individual electrode 42b, and the N-side wiring electrode 43 are formed.
  • the reflecting material 62 is embedded in the recesses between the mesas 56. Further, when there is a space without the protective film 57 in the unit separation groove 60, the reflecting material 62 is also embedded in the space. As shown in FIG. 48, the cap layer 61 exists between the reflective material 62 and the sapphire substrate 50. Since the cap layer 61 absorbs most of the ultraviolet laser light used for laser lift-off, the incidence of the ultraviolet laser light on the reflector 62 is reduced.
  • the damage of the reflecting material 62 due to the ultraviolet laser beam is reduced, the occurrence of abnormality such as alteration or deformation of the reflecting material 62 occurring on the sapphire substrate 50 side of the reflecting material 62 can be suppressed, and the light emitting array 30 is a good product.
  • the rate can be improved.
  • FIGS. 49 to 55 Another embodiment 7 of the present invention will be described below with reference to FIGS. 49 to 55.
  • members having the same functions as those described in the embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • the light emitting array 30 is mounted on the integrated circuit chip 20 by an assembly process different from those of the first and second embodiments.
  • the LED display chip 1 according to the seventh embodiment has the same configuration as the LED display chip 1 according to the second embodiment, except for the difference in structure due to the difference in the manufacturing process, and the LEDs according to the third to fifth embodiments. It can be applied to the display chip 1.
  • the assembly process of the light emitting array 30 according to the seventh embodiment can also be applied to the light emitting array 30 according to the first embodiment.
  • the assembly process of the light emitting array 30 according to the seventh embodiment can reduce damage to the reflector 62 that may occur when the sapphire substrate 50 is peeled from the light emitting array 30, and between the light emitting array 30 and the integrated circuit chip 20 and light emission.
  • Generation of voids inside the array 30 between the light emitting units 31, between the light emitting unit 31 and the wiring unit 32, and between the wiring units 32) can be suppressed. Thereby, the production yield of the LED display chip 1 can be improved.
  • the light emitting array 30 according to the seventh embodiment is bonded to the integrated circuit chip 20 in a state where the reflective material 62 is not embedded. For this reason, the light emitting array 30 according to the seventh embodiment does not go through the steps as shown in FIGS. 35 and 36 after passing through the steps as shown in FIGS.
  • FIGS. 49 to 55 sequentially show an example of a series of steps.
  • the reference numerals shown in the drawings showing the previous steps are appropriately omitted in the drawings showing the subsequent steps.
  • the manufacturing process of the light emitting array 30 according to the seventh embodiment is the same as the manufacturing process of the light emitting array 30 according to the second embodiment except that the order of the processes is partially different. For this reason, for the sake of convenience of explanation, the description of the same contents as those described in the first and second embodiments is omitted.
  • 49 to 55 are diagrams sequentially showing examples of assembly steps for mounting the light emitting array 30 according to the seventh embodiment.
  • the sapphire substrate 50 is polished and thinned for the light emitting array 30 that has undergone the processes shown in FIGS. 24, when the light emitting array 30 is transferred to the peeling substrate 63 and the transfer substrate 64, the sapphire substrate 50 does not have to be polished.
  • the light emitting array 30 is turned upside down, aligned, and placed on the integrated circuit chip 20. Then, the light emitting array 30 is bonded to the integrated circuit chip 20 by the resin layer 65. This step is the same as the step of FIG.
  • the sapphire substrate 50 is peeled from the light emitting array 30.
  • the transfer substrate 64 is peeled from the light emitting array 30.
  • a unit separation groove 60 is formed on the integrated circuit chip 20 to separate the light emitting unit 31 and the wiring unit 32 from each other.
  • the light emitting array 30 mainly composed of GaN
  • the integrated circuit chip 20 Due to the difference in thermal expansion coefficient with the reflective material 62 filling between 31, there is a possibility that a positional shift due to a temperature change during thermocompression bonding occurs.
  • the unit separation groove is formed after the light emitting array 30 is bonded to the integrated circuit chip 20, and the reflector 62 is disposed in the unit separation groove. The possibility of displacement due to temperature changes can be reduced.
  • the microbumps 66 on the P-side electrode 46 are brought into close contact with the P-side individual electrode 42 by heating and pressurizing (thermocompression bonding), and the microbumps 66 on the N-side electrode 47 are contacted. Is brought into close contact with the N-side wiring electrode 43.
  • the light emitting units 31 and the wiring units 32 are separated from each other during thermocompression bonding. For this reason, there is no problem of misalignment due to the difference in thermal expansion coefficient between the light emitting array 30 mainly composed of GaN and the integrated circuit chip 20 mainly composed of Si.
  • a planarizing layer 67 is formed on the integrated circuit chip 20 outside the light emitting array 30. At this time, it is preferable to fill the planarizing layer 67 between the wiring unit 32 and the integrated circuit chip 20. Note that the planarizing layer 67 may use the same type of material as that of the reflecting material 62, and the process can be unified.
  • a reflecting material 62 is filled between the light emitting units 31 and between the light emitting unit 31 and the wiring unit 32. Since the reflective material 62 is filled after completion of the thermocompression bonding, voids are hardly generated in the reflective material 62. If there is a void in the reflective material 62, the reflection of the reflective material 62 changes due to the void, and the light emission intensity of the light emitting unit 31 may vary. According to the assembly process according to the seventh embodiment, voids are unlikely to occur in the reflective material 62, so that the dispersion of the light emission intensity of the light emitting units 31 can be reduced.
  • the light emitting array 30 and the integrated circuit chip 20 are bonded together, and after removing the sapphire substrate 50 as shown in FIG. 51, the unit separation groove 60 is formed as shown in FIG.
  • the scope of the present invention is not limited to this.
  • the steps of FIGS. 51 and 53 to 55 may be performed without the steps of FIG. (Since the unit separation groove 60 is already formed in the light emitting array 30, the step of FIG.
  • the processing of the light emitting array 30 called the formation of the unit separation groove 60 is performed on a silicon wafer. Since it is not necessary to perform the process on W1 (silicon substrate 45), the silicon wafer W1 process is not contaminated by the compound semiconductor material, and an investment in a dedicated apparatus or the like is not required.
  • FIGS. 56 and 57 Another embodiment 8 of the present invention will be described below with reference to FIGS. 56 and 57.
  • members having the same functions as those described in the embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • This embodiment is different from the first embodiment in that a current adjustment circuit having a nonvolatile memory is provided separately from the driving circuit of each pixel.
  • a current adjustment circuit array unit 92 is provided separately from the pixel drive circuit array unit 24 to adjust the current that flows to the light emitting unit 31 of each pixel. Yes.
  • both the pixel drive circuit array unit 24 and the current adjustment circuit array unit 92 have the same M rows and N columns.
  • the array may be divided into a plurality of parts as long as it has an electrical configuration of M rows and N columns.
  • the pixel drive circuit array unit 24 may include an extra (more than M ⁇ N) pixel drive circuit array unit so that defective cells in the array can be made redundant.
  • it is desirable that the current adjustment circuit array units 92 have the same number as the pixel drive circuit array units 24 or more current adjustment circuit array units 92 than the pixel drive circuit array units 24 so as to be redundant.
  • the second of the current adjustment circuit array unit 92 in addition to the row selection circuit unit 95 for selecting the row selection signal lines 71 (M lines) of the pixel drive circuit array unit 24, the second of the current adjustment circuit array unit 92.
  • a second row selection circuit unit 94 is provided for selecting the row selection signal lines 97 (M lines).
  • a second column signal line control circuit unit 93 for controlling the second column signal line 96 is provided.
  • the drive circuit 90 drives the light emitting unit 31 not according to the column signal line 72 but according to the second column signal line 96.
  • the row selection circuit section 22, the column signal output circuit section 23, the row selection signal line 71, the column signal line 72, the row selection signal Rol, and the column signal CS are respectively selected from the first row selection circuit unit 22, the first column signal output circuit unit 23, the first row selection signal line 71, the first column signal line 72, and the first row selection.
  • signal Rol and first column signal CS are referred to as signal Rol and first column signal CS.
  • the output of the first column signal output circuit unit 23 is transmitted to the current adjustment circuit 91 which is a component of the current adjustment circuit array unit 92 via each first column signal line 72 (N lines).
  • the current adjustment circuit 91 includes a nonvolatile memory, and can adjust the amount of drive current for each pixel.
  • the adjusted drive current is transmitted to the drive circuit 90 via the second column signal line 96 (N lines).
  • the second column signal line control circuit unit 93 individually controls the second column signal lines 96.
  • FIG. 57 shows an example of the drive circuit 90 and the current adjustment circuit 91 according to the present embodiment.
  • the drive circuit 90 includes a first row selection signal line 71 that transmits the first row selection signal Rol output from the first row selection circuit unit 95, and a second column that transmits the current signal output from the current adjustment circuit array unit 92.
  • the signal line 96 is connected to a power supply line 73 that supplies power, and a GND line 74 that provides ground GND.
  • the drive circuit 90 includes a row selection transistor 75, a voltage holding capacitor 76, a drive transistor 77, and a P-side electrode 46.
  • the drive circuit 90 is connected to the light emitting unit 31.
  • the drive circuit 90 has no test transistor 80, non-volatile memory transistor 78, test terminal 81, and gate control signal line 79, so that the circuit configuration is simplified and simplified. This configuration is very advantageous when the pixel size is reduced and the LED display chip is made smaller because the number of elements and the number of wirings can be reduced.
  • the row selection transistor 75 and the drive transistor 77 are respectively referred to as the first row selection transistor 75 and This is referred to as a first drive transistor 77.
  • the second drive transistor 100, the nonvolatile memory transistor 102, and the second row selection transistor 101 are arranged in series between the power supply line 99 and the GND line 98 to form a series circuit. is doing.
  • the gate electrode of the second driving transistor 100 is connected to the second column signal line 96, the source electrode of the second driving transistor 100, and the drain electrode of the nonvolatile memory transistor 102.
  • the gate electrode of the nonvolatile memory transistor 102 is connected to the column signal line 72.
  • the gate electrode of the second row selection transistor is connected to the second row selection signal line 97.
  • the second drive transistor 100 preferably has the same size and performance as the first drive transistor 77, and the voltage of the power supply line 99 connected to the current adjustment circuit 91 is the same as the voltage of the power supply line 73 connected to the drive circuit 90. It is preferable that they are the same.
  • the second row selection transistor 101 is disposed on the GND side with respect to the nonvolatile memory transistor 102. However, the nonvolatile memory transistor 102 may be disposed on the GND side with respect to the second row selection transistor 101. Absent.
  • the second row selection signal line 97 When the second row selection signal line 97 is activated, the first column signal CS output from the first column signal output circuit unit 23 is supplied to the gate electrode of the nonvolatile memory transistor 102 via the first column signal line 72.
  • the reference current Iref flowing through the series circuit is controlled according to the voltage of the first column signal CS.
  • the gate potential of the second driving transistor 100 is determined according to the amount of the reference current Iref, and the potential of the second column signal line 96 becomes the same level as the gate potential of the second driving transistor 100.
  • the potential of the second column signal line 96 is a second column signal CS2. Note that the potential of the second column signal line 96 is preferably at the same potential level as that of the power supply line 73 when the second row selection signal line 97 is activated.
  • the amount of drive current I flowing in the light emitting unit 31 is determined according to the magnitude of the potential of the second column signal CS2.
  • the first row selection transistor 75 is turned off, but the gate potential of the drive transistor is maintained at the potential of the input second column signal CS2 by the voltage holding capacitor 76.
  • the drive current I determined according to the magnitude of the voltage of the input second column signal CS2 continues to flow until the first row selection transistor 75 is turned on next time.
  • the voltage holding capacitor 76 can be replaced by a capacitance between wirings or a gate capacitance of the drive transistor 77 in addition to a special element.
  • the current adjustment circuit 91 and the drive circuit 90 constitute a so-called current mirror circuit, and the reference current Iref flowing through the current adjustment circuit 91 is equal to the drive current I flowing through the drive circuit 90. Therefore, the following various adjustments are possible.
  • Adjustment 1 If the light emitting unit 31 does not emit light even when a certain amount of current is passed, the light emitting unit 31 is considered to be short-circuited. For this reason, the threshold value of the nonvolatile memory transistor 102 is raised and set so that the reference current Iref does not flow in the range of the normal first column signal CS. As a result, the second column signal CS2 becomes a very high voltage, the first driving transistor 77 is turned off, and the driving current I does not flow.
  • Adjustment 2 When a certain amount of current flows, if the light emission amount of the light emitting unit 31 is insufficient, the threshold value of the nonvolatile memory transistor 102 is lowered and the reference current Iref is increased. As a result, the second column signal CS2 becomes a low voltage, the drive current I flowing through the first drive transistor 77 increases, and the amount of light emission increases.
  • Adjustment 3 When a certain amount of current flows, if the light emission amount of the light emitting unit 31 is excessive, the threshold value of the nonvolatile memory transistor 102 is increased and the reference current Iref is decreased. As a result, the second column signal CS2 becomes a high voltage, the drive current I flowing through the first drive transistor 77 decreases, and the amount of light emission decreases. That is, according to the configuration according to the present embodiment, the amount of the drive current I can be increased or decreased, and the defective pixel can be changed to a black pixel, and gradation variation can be reduced. It is.
  • the current control of the drive current I of the drive circuit 90 (i, j) (i-row and j-column drive circuit, the same applies hereinafter) is performed for each row as follows.
  • the second row selection circuit unit 94 (i) activates the second row selection signal line 97 (i) of the row i, and the first column signal output circuit unit 23 generates N first column signal lines 72 (
  • the first column signal CS (i, j) of the pixel (i, j) is output to j).
  • the current adjustment circuit 91 (i, j) of each pixel outputs the adjusted second column signal CS2 (i, j) to the second column signal line 96 (j).
  • the row selection circuit unit 95 activates the first row selection signal line 71 (i) of the row i, and the second column signal CS2 (i, j) is written to each driving circuit 90 (i, j). Thereafter, the first row selection signal line 71 (i) is inactivated.
  • the second column signal line control circuit section 93 connects the second column signal line 96 (j) to the power supply line 73 and the same power supply line 99 before the second row selection signal line 97 (i) is activated. Set to the same voltage level as.
  • the second column signal line control circuit unit 93 activates the first row selection signal line 71 (i) after the second row selection signal line 97 (i) is activated, and drives each drive circuit 90 ( In the period until the second column signal CS2 (i, j) is written to i, j), the second column signal line 96 (j) is set in a floating state floating from the second column signal line control circuit unit 93.
  • the second column signal line control circuit section 93 has a function of returning the second column signal line 96 (j) to the same level as the power supply line 73 when the first row selection signal line 71 (i) is inactivated.
  • writing to the drive circuit 90 (i, j) is sequentially performed for each row, but the column direction is usually performed in parallel for every plurality of rows or all rows.
  • the threshold control procedure of the nonvolatile memory transistor 102 is, for example, as follows. Before the threshold value of the nonvolatile memory transistor 102 is adjusted, the light emission amounts of all the light emitting units are once recorded. From the comparison with the predetermined light emission amount, the threshold value is adjusted according to each case of Adjustment 1 to Adjustment 3. When the threshold value is increased as in the adjustments 1 and 3, the second row selection signal line 97 is activated, and a voltage for writing is applied to the second column signal line 96 from the second column signal line control circuit unit 93. Output. In this state, a write gate pulse is applied to the first column signal line 72 from the first column signal output circuit unit 23. As a result, the threshold value can be increased.
  • the threshold increase width can be adjusted by the number of applied write gate pulses.
  • an erasing voltage is applied to the second column signal line 96 from the second column signal line control circuit section 93, and the first column signal line 72 is erased.
  • a gate pulse (negative voltage) is applied from the first column signal output circuit unit 23.
  • the threshold reduction width can be adjusted by the number of erase gate pulses to be applied. As described above, the threshold value of the nonvolatile memory transistor 102 of each current adjustment circuit 91 is adjusted, the light emission amount of all the light emitting units is evaluated again, and the threshold value adjustment may be repeated if necessary.
  • the short-circuited pixel is changed to a black pixel, and variation in the amount of light emission can be reduced. As a result, it is possible to produce LED display chips with high yield and excellent uniformity.
  • the test transistor 80 of FIG. 7 since the test transistor 80 of FIG. 7 is not provided, the pixel drive circuit 90 cannot be tested before the light emitting array 30 is attached. However, the test transistor 80 is not provided in the drive circuit 90. In addition, the drive circuit 90 of the integrated circuit chip 20 may be tested before the light emitting array 30 is attached.
  • the light emitting unit 31 is the same as that of the first embodiment. That is, the light emitting array 30 has electrodes on the first surface and the second surface, respectively.
  • the scope of the present invention is not limited to this.
  • the light emitting unit 31 may have a P-side individual electrode 42 and an N-side electrode on the first surface, and each pixel of the integrated circuit chip 20 may have an N-side electrode 47 together with the P-side electrode 46. .
  • the first row selection transistor 75 is composed of an nMOS, but it is also possible to use the pMOS as the first row selection transistor by inverting the polarity of the first row selection signal line 71.
  • a transfer gate using both pMOS and nMOS is used, whereby the voltage of the second column signal line 96 is transmitted to the first drive transistor 77 without being affected by the threshold value of the first row selection transistor 75. it can.
  • the first drive transistor 77 can be configured by an nMOS and is not limited to a pMOS.
  • FIG. 58 shows an example of the drive circuit 90 and the current adjustment circuit 91A according to the present embodiment.
  • the drive circuit 90 is the same as that of the eighth embodiment.
  • the second drive transistor 100, the nonvolatile memory transistor 102, and the second row selection transistor 101 are arranged in series between the power supply line 99A and the GND line 98 to form a series circuit. Yes.
  • the gate electrode of the second driving transistor 100 is connected to the column signal line 72.
  • the gate electrode of the nonvolatile memory transistor 102 is connected to the gate control signal line 79.
  • the gate electrode of the second row selection transistor is connected to the second row selection signal line 97.
  • the second drive transistor 100 preferably has the same size and performance as the first drive transistor 77, and the voltage of the power supply line 99A connected to the current adjustment circuit 91A is equal to the voltage of the power supply line 73 connected to the drive circuit 90. It is preferable that they are the same. 58, the second row selection transistor 101 is disposed on the GND side with respect to the nonvolatile memory transistor 102. However, the nonvolatile memory transistor 102 may be disposed on the GND side with respect to the second row selection transistor 101. Absent. When the second row selection signal line 97 is activated, the first column signal CS output from the first column signal output circuit unit 23 is supplied to the gate electrode of the second driving transistor 100 via the first column signal line 72. The reference current Iref flowing through the series circuit is controlled according to the voltage of the first column signal CS. At this time, the magnitude of the reference current is also affected by the threshold value of the nonvolatile memory transistor 102.
  • the potential of the second column signal line 96 is determined according to the amount of the reference current Iref. Note that the potential of the second column signal line 96 is preferably at the same potential level as that of the power supply line 73 when the second row selection signal line 97 is activated.
  • the second column signal CS2 is determined, the first row selection signal line 71 connected to the corresponding driving circuit 90 is activated, the first row selection transistor 75 is turned on, and the second column signal CS2 is the second column signal.
  • the signal is input to the gate electrode of the first drive transistor 77 via the line 96.
  • the amount of drive current I flowing through the light emitting unit 31 is determined according to the voltage level of the second column signal CS2.
  • the gate potential of the first drive transistor 77 is determined, the first row selection transistor 75 is turned off, but the gate potential of the drive transistor is maintained at the potential of the input second column signal CS2 by the voltage holding capacitor 76. Then, the drive current I determined according to the magnitude of the voltage of the input second column signal CS2 continues to flow until the first row selection transistor 75 is turned on next time.
  • the gate control signal line 79 applies the same voltage to the nonvolatile memory transistors 102 of all the current adjustment circuits 91 ⁇ / b> A, and the reference current is adjusted by the threshold value of each nonvolatile memory transistor 102.
  • the column signal line 72 is connected to the gate electrode of the second drive transistor 100, and the gate electrode of the nonvolatile memory transistor 102 is connected to the dedicated gate control signal line 79.
  • the first column signal CS is generally larger than the second column signal CS2. Met.
  • the first column signal CS output from the first column signal output circuit unit 23 is input to the gate electrode of the second drive transistor 100 similar to the first drive transistor 77, and thus the first column signal CS.
  • the second column signal CS2 can be configured so as not to differ greatly. Therefore, the voltage of the first column signal CS output from the first column signal output circuit unit 23 decreases, and the power consumption can be reduced.
  • the first column signal output circuit unit 23 can be composed of low voltage transistors, the circuit area can be reduced.
  • the threshold control of the nonvolatile memory transistor 102 is basically the same as in the eighth embodiment except that the threshold control of the nonvolatile memory transistor 102 is performed by a pulse applied to the gate control signal line 79 according to the light emission amount of the light emitting unit 31.
  • the first column signal output circuit unit 23 can be configured by a low voltage transistor. Therefore, there is an advantage that the circuit area of the first column signal output circuit unit 23 can be reduced.
  • the short-circuited pixel can be changed to a black pixel, and variations in the amount of light emission can be reduced.
  • the area of the first column signal output circuit unit 23 can be reduced and the power consumption can be reduced.
  • FIGS. 59 to 63 Another embodiment 10 of the present invention will be described below with reference to FIGS. 59 to 63.
  • members having the same functions as those described in the embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 59 is a cross-sectional view illustrating a schematic configuration of the LED display chip 1a according to the tenth embodiment.
  • the LED display chip 1a according to the tenth embodiment is different from the LED display chip 1 according to the first embodiment in that the polarity is inverted. It should be noted that the LED display chip 1a according to the tenth embodiment can be variously modified such as including a wavelength conversion layer, similarly to the LED display chip 1 according to the other embodiments.
  • the light-emitting unit 31a includes a compound semiconductor layer 51a in which an N-side epitaxial layer 52a, a light-emitting layer 53, and a P-side epitaxial layer 54 are stacked in this order, and protection for protecting the compound semiconductor layer 51a.
  • the film 57 includes a P-side common electrode 38 (second electrode) in contact with the P-side epitaxial layer 54 and an N-side individual electrode 44a (first electrode) connected to the N-side epitaxial layer 52a.
  • the N-side epitaxial layer 52a is formed on the integrated circuit chip 20a side (first surface side) with P The side epitaxial layer 54 is disposed on the display surface side (second surface side).
  • the N-side individual electrode 44a is provided separately for each light emitting unit 31a, and the P-side common electrode 38 is provided integrally over the plurality of light emitting units 31a.
  • the wiring unit 32a (connection unit) includes a compound semiconductor layer 51a, a protective film 57, a P-side common electrode 38 (fourth electrode), and a P-side wiring electrode 44b (third electrode) connected to the N-side epitaxial layer 52a. ) And.
  • the P-side wiring electrode 44b is provided on the surface (third surface) on the integrated circuit chip 20a side.
  • the wiring unit 32a has an N-side epitaxial layer exposed region 35a and a P-side electrode region 39.
  • the N-side epitaxial layer exposed region 35a on the surface (fourth surface) opposite to the integrated circuit chip 20a side The N-side epitaxial layer 52a is exposed, and the P-side common electrode 38 covers the exposed N-side epitaxial layer 52a.
  • the P-side common electrode extends continuously over the light emitting unit 31a and the wiring unit 32a.
  • the integrated circuit chip 20a has N-side electrodes 47a (first drive electrodes) corresponding to the respective pixels 40 and individually connected to the N-side individual electrodes 44a.
  • the integrated circuit chip 20a has a P-side electrode 46c (second drive electrode) connected to the P-side wiring electrode 44b of the wiring unit 32a.
  • the P-side common electrode 38 and the P-side wiring electrode 44b are connected via the N-side epitaxial layer 52a of the N-side epitaxial layer exposed region 35a. Therefore, the P-side common electrode 38 of the light emitting array 30a is connected to the P-side electrode 46c of the integrated circuit chip 20a through the N-side epitaxial layer 52a, the P-side wiring electrode 44b, and the micro bump 66.
  • the polarity of the light emitting array 30a is reversed.
  • the connection relationship among the light emitting unit 31a, the wiring unit 32a, and the integrated circuit chip 20a is as follows. It is the same.
  • FIG. 60 is a circuit diagram illustrating an example of a drive circuit 70a according to the tenth embodiment.
  • the drive circuit 70a is not limited to the example shown in FIG. 7, and various known pixel drive circuit circuit configurations can be used in combination with various circuit elements that function as a nonvolatile memory.
  • the polarity of the drive circuit 70a according to the tenth embodiment is also inverted with respect to the drive circuit 70 according to the first embodiment.
  • the connection relationship does not change as described above, the operation itself does not change.
  • the drive circuit 70a shown in FIG. 60 is the same as the drive circuit 70 shown in FIG. 7 except for the two points that the light emitting unit 31a is arranged on the power supply voltage Vcc side and the drive transistor 77c is composed of an NMOS transistor. This is a similar configuration. Although the drive transistor 77c is disposed on the GND side of the nonvolatile memory transistor 78, the nonvolatile memory transistor 78 may be disposed on the GND side of the drive transistor 77c.
  • the LED display chip 1a may include a dummy unit 36 in addition to the light emitting unit 31a and the wiring unit 32a.
  • the dummy unit 36 may have a dummy electrode 44c, and the integrated circuit chip 20a may have a corresponding dummy electrode 48. By connecting the corresponding dummy electrode 44c and the dummy electrode 48, the dummy unit 36 can be fixed on the integrated circuit chip 20a.
  • the dummy unit 36 is disposed, for example, on the part of the integrated circuit chip 20a where the drive circuit 70a is not provided, and is intended to improve the flatness of the surface of the LED display chip 1a and to easily form the wavelength changing layer. Further, it may have a bonding pad 49 for connecting the LED display chip 1a to a wiring board or the like, or a substrate through wiring (TSV), and a bonding region 37 for external connection therefor. May be.
  • 61 to 63 are diagrams sequentially illustrating manufacturing process examples for manufacturing the LED display chip 1a according to the tenth embodiment.
  • 61 to 62 show a series of process examples in order, and for the sake of simplicity, the reference numerals shown in the drawings showing the previous processes are appropriately omitted in the drawings showing the subsequent processes.
  • a growth substrate 50a for growing a compound semiconductor layer 51 is prepared, and an N-side epitaxial layer 52a including a buffer layer is grown on the growth substrate 50a to emit light.
  • the layer 53 and the P-side epitaxial layer 54 are grown in this order.
  • the growth substrate 50a is, for example, a silicon substrate, and the (111) plane is preferably used as the growth surface.
  • the N-side epitaxial layer 52a is preferably n-type doped as a whole so as to conduct in the film thickness direction.
  • a transparent conductive film may be laminated on the P-side epitaxial layer 54.
  • the compound semiconductor layer 51 a is attached to the peeling substrate 63 on the P-side epitaxial layer 54 side through the adhesive layer 29.
  • the growth substrate 50a is removed.
  • the growth substrate 50a is a silicon substrate, it can be removed by a combination of grinding, polishing, plasma etching, wet etching and the like.
  • the N-side electrode layer 44 is formed on the exposed N-side epitaxial layer 52a surface.
  • the N-side electrode layer 44 is a metal multilayer film including a metal thin film having a high interface reflectance in contact with the compound semiconductor layer 51a, for example, a thin film such as aluminum or silver.
  • the compound semiconductor layer 51a and the N-side electrode layer 44 bonded to the peeling substrate 63 are bonded to the integrated circuit chip 20a, and the peeling is performed from the compound semiconductor layer 51a.
  • the substrate 63 is peeled off.
  • the N-side electrode layer 44 is connected to the P-side electrode 46c, the N-side electrode 47a, and the dummy electrode 48 on the integrated circuit chip 20a. It should be noted here that this process does not require precise alignment. It is only necessary to bond the wafers, that is, the wafer on which the integrated circuit chip 20a is formed and the peeling substrate 63 to which the compound semiconductor layer 51a is bonded, and there is no need to precisely align the electrodes.
  • the electrode connection method may be the same as in the first embodiment, or may be a direct connection of the respective electrodes.
  • the P-side electrode 46c, the N-side electrode 47a, and the dummy electrode 48 on the integrated circuit chip 20a are drawn to protrude on the substrate surface. It may be formed inside and only the surface exposed.
  • a mesa 56a is formed.
  • a part of the N-side epitaxial layer 52a, the light emitting layer 53, and the P-side epitaxial layer 54 are partially removed by etching.
  • the mesa 56a is formed on the light emitting unit 31a, the P-side electrode region 39 of the wiring unit 32a, and the outer periphery of the dummy unit 36a.
  • the light emitting layer 53 and the P side epitaxial layer 54 are completely removed to expose the N side epitaxial layer 52a.
  • the inclined side surface of the mesa 56a is inclined 35 degrees or more and 55 degrees or less with respect to the display surface of the LED display chip 1a, and it is especially preferable to be inclined about 45 degrees.
  • the light emitted from the light emitting layer 53 substantially parallel to the display surface of the LED display chip 1a is reflected substantially orthogonal to the display surface of the LED display chip 1a, and the N-side individual electrode 44a and the N-side epitaxial layer are reflected. It is reflected again at the interface 52a and can be taken out in the direction of the display surface of the LED display chip 1a, and the take-out efficiency can be further improved.
  • the entire upper surface of the compound semiconductor layer 51a is covered with a protective film 57, and as shown in FIG. 62 (d), unit separation grooves 60a are formed.
  • the N-side electrode layer 44 is also divided after each unit, becoming the N-side individual electrode 44a in the light emitting unit 31a, the P-side wiring electrode 44b in the wiring unit 32a, and the dummy electrode 44c in the dummy unit 36a.
  • the compound semiconductor layer 51a on the bonding pad 49 is removed.
  • the unit separation groove is filled with the reflecting material 62.
  • the N-side epitaxial layer exposed region 35 and the bonding region 37 are not covered with the reflecting material 62 or once covered, the reflecting material 62 is removed.
  • a P-side contact hole 58a is formed in the protective film 57 on the light emitting unit 31a
  • N is formed on the protective film 57 on the wiring unit 32a.
  • An N-side contact hole 59a is formed over the side epitaxial layer exposed region 35a and the P-side electrode region 39.
  • the N-side contact hole 59a may be formed only in the N-side epitaxial layer exposed region 35a without being formed in the P-side electrode region 39.
  • the P-side common electrode 38 is formed.
  • the above steps shown in FIGS. 62 and 63 can all be performed on the wafer on which the integrated circuit chip 20a is formed. In this way, after the LED display chip 1a is completed on the wafer on which the integrated circuit chip 20a is formed, the chip can be divided.
  • the LED display chip 1a can be completed on the wafer on which the integrated circuit chip 20a is formed, the LED display chip 1a and the LED display chip 1a that are being manufactured are manufactured. It is easy to maintain the cleanliness of the process, achieve a high yield, and reduce costs. Furthermore, it is not necessary to precisely align the light emitting unit 31a with the integrated circuit chip 20a, and the light emitting array 30a can be bonded to the integrated circuit chip 20a within a short time. Therefore, there is an advantage that the manufacturing cost can be reduced by increasing the productivity.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7, LED display chip 1a) according to aspect 1 of the present invention includes at least one light emitting element.
  • the light emitting unit 31 itself in the first and eighth embodiments, the first LED 41a and the second LED 41b in the second to seventh embodiments, and the light emitting unit 31a in the tenth embodiment), and the first surface and the opposite of the first surface
  • An integrated circuit device having a mounting surface on which the light emitting unit is mounted, the first surface
  • Each light emitting element has a first electrode (P-side individual electrodes 42, 42a, 42b, N-side individual electrode 44a) on the first surface, and each driving circuit is connected to a corresponding light emitting unit.
  • a first drive electrode (P-side electrodes 46, 46a, 46b, N-side electrode 47a) connected to the first electrode of the included light emitting element is provided on the mounting surface, and current supply to the first drive electrode is controlled. It is the structure containing the non-volatile memory (78, 78a, 78b, 78c, 78d, 102) comprised so.
  • the drive circuit includes the first drive electrode connected to the first electrode of the light emitting element included in the corresponding light emitting unit on the mounting surface, and controls the current supply to the first drive electrode.
  • a non-volatile memory configured to: For this reason, the nonvolatile memory can control the current supply to the first electrode of the light emitting element, so that the light emission intensity of the light emitting element can be adjusted or the light emitting element can be made non-light emitting.
  • the light emission intensity of each light emitting unit can be adjusted to the range of light emission intensity required for the display device, so that the manufacturing yield of the light emitting unit can be improved, and the display device Can be manufactured with low defects and high yield.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7, LED display chip 1a) according to aspect 2 of the present invention is the above-described aspect 1.
  • the nonvolatile memories (78, 78a, 78b, 78c, 78d, 102) supply current to the first drive electrodes (P-side electrodes 46, 46a, 46b, N-side electrode 47a) and drive circuits (70). , 70a, 90) may be configured to be controlled independently.
  • each drive circuit can control the corresponding light emitting unit independently.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7, LED display chip 1a) according to aspect 3 of the present invention is the above aspect 1 or 2.
  • the non-volatile memory (78, 78a, 78b, 78c, 78d, 102) may be configured to be able to cut off the current supply to the first drive electrode.
  • the nonvolatile memory can cut off the current supply to the light emitting element. For this reason, when there is a defective light emitting element, current supply to the defective light emitting element can be cut off. Since a defective light emitting element emits light abnormally or leaks current to another adjacent light emitting element, it is desirable to cut off the current supply to the defective light emitting element.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7, LED display chip 1a) according to aspect 4 of the present invention has the above aspects 1 to 3.
  • the nonvolatile memory (78a, 78b, 78c, 78d, 102) is configured to be capable of at least one of reducing and increasing the amount of current supplied to the first drive electrode. It is good also as composition which has.
  • the nonvolatile memory can increase or decrease the amount of current to the light emitting element. For this reason, the light emission intensity of each light emitting unit can be increased or decreased by increasing or decreasing the amount of current supplied to the light emitting element included in each light emitting unit. For example, when the light emission intensity of each light emitting unit among the plurality of light emitting units is dispersed, the display device displays the display by adjusting the current supply so that the difference in light emission intensity of each light emitting unit is reduced. Image unevenness can be reduced.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7) according to aspect 5 of the present invention is any one of the above aspects 1 to 4.
  • Each light emitting unit (31) may include a plurality of light emitting elements (first LED 41a and second LED 41b).
  • each light emitting unit includes a plurality of light emitting elements, and the nonvolatile memory can control the current supply to each light emitting element. For this reason, the nonvolatile memory can supply current to some of the light emitting elements included in one light emitting unit and cut off current supply to the other light emitting elements. .
  • the defect of the light emitting element occurs locally, and the probability that both adjacent light emitting elements are defective is very low.
  • the probability that all of the plurality of light emitting elements included in one light emitting unit are defective is even lower. For this reason, if one good light emitting element is included, since the light emitting unit is a good product, the probability that the light emitting unit is a good product can be made extremely high. Therefore, the manufacturing yield of the light emitting unit and the light emitting array in which the plurality of light emitting units are integrated can be improved.
  • the luminous efficiency of light emitting elements such as LEDs usually decreases if the current density is too high. For this reason, when the light emitting unit is used at a high current density at which the light emission efficiency is reduced, the current density of each light emitting element is lower and the light emitting efficiency of each light emitting element is higher when more light emitting elements are used. Become. Therefore, by adjusting the number of light emitting elements used at the same time, the light emission intensity as the light emitting unit can be adjusted.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7) according to aspect 6 of the present invention is any one of the above aspects 1 to 5.
  • each light emitting unit (31) there are two or more light emitting elements (first LED 41a and second LED 41b), and in each light emitting unit, the first electrodes of the two or more light emitting elements are separate, two The second electrodes of the light emitting elements are integrated, and in each drive circuit (70), the number of the first drive electrodes (P-side electrodes 46, 46a, 46b) is two or more, and the nonvolatile memory ( 78a, 78b) may be configured to independently control the current supply to each of the first drive electrodes.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7, LED display chip 1a) according to aspect 7 of the present invention has the above aspects 1 to 6.
  • Side wiring electrode 44b is provided on the third surface, and the fourth electrode (N side common electrode 33, P side) is connected to the third electrode through the inside of the connection unit (N side epitaxial layers 52, 52b).
  • Common electrode 38 On the fourth surface, and the integrated circuit device (integrated circuit chip 20, 20a) passes through the integrated circuit device and is connected to each drive circuit (70, 70a, 90).
  • An N-side electrode 47 and a P-side electrode 46c) may be provided on the mounting surface, the second electrode connected to the fourth electrode, and the third electrode connected to the second drive electrode. .
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7, LED display chip 1a) according to aspect 8 of the present invention has at least one light emitting element.
  • the light emitting unit 31 itself in the first and eighth embodiments, the first LED 41a and the second LED 41b in the second to seventh embodiments, and the light emitting unit 31a in the tenth embodiment), and the first surface and the opposite of the first surface
  • a plurality of light emitting units (31, 31a) having a second surface on the side, a connection unit (wiring units 32, 32a) having a third surface and a fourth surface opposite to the third surface,
  • the plurality of light emitting units include a plurality of driving circuits (70, 70a, 90) configured to drive the plurality of light emitting units, respectively.
  • the integrated circuit device having a mounting surface mounted thereon, wherein the first surface and the third surface face the mounting surface, and each light emitting element has a first electrode (P-side individual electrodes 42, 42a). 42b, N-side individual electrode 44a) on the first surface, second electrodes (N-side common electrode 33, P-side common electrode 38) on the second surface, and the connection unit includes third electrodes (N Side wiring electrode 43, P side wiring electrode 44 b) provided on the third surface, and connected to the third electrode through the inside of the connection unit (N side common electrode 33, P side common electrode 38).
  • each drive circuit includes first drive electrodes (P-side electrodes 46, 46a, 46b, N-side electrode 47a) connected to the first electrodes of the light-emitting elements included in the corresponding light-emitting units.
  • the integrated circuit device includes the integrated A second drive electrode (N-side electrode 47, P-side electrode 46c) connected to each drive circuit through the inside of the road device is provided on the mounting surface, and the second electrode is connected to the fourth electrode and The third electrode is configured to be connected to the second drive electrode.
  • the second electrode of each light emitting element is on the second surface opposite to the first surface and is connected to the fourth electrode of the connection unit. Further, the third electrode of the connection unit is connected to the fourth electrode inside the connection unit. For this reason, the second electrode of each light emitting element is connected to the second drive electrode of the integrated circuit device via the connection unit.
  • both the first surface of the light emitting unit and the third surface of the connection unit face the mounting surface of the integrated circuit device.
  • the step of connecting the first electrode on the first surface to the first drive electrode and the step of connecting the third electrode on the third surface to the second drive electrode can be combined into the same step.
  • the second surface of the light emitting unit and the fourth surface of the connection unit face both sides of the integrated circuit device, the second electrode of each light emitting element can be easily connected to the fourth electrode of the connection unit.
  • the second electrode and the fourth electrode can be integrally formed. It is preferable to integrally form the second electrode and the fourth electrode because the number of steps for manufacturing the display device can be reduced.
  • a light-emitting element in which two electrodes are provided on opposite surfaces, and both electrodes can be connected to an integrated circuit device by substantially only flip chip bonding. For this reason, the number of steps for connection in the manufacturing process of the display device can be reduced.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7, LED display chip 1a) according to aspect 9 of the present invention is the above aspect 7 or 8.
  • the light emitting units (31, 31a) may be arranged in a group, and the connection units (wiring units 32, 32a) may be arranged in a group of outer peripheral portions of the light emitting units.
  • connection unit is disposed on the outer periphery of the group of the light emitting units. For this reason, a connection unit can be arrange
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7) according to aspect 10 of the present invention is any one of the above aspects 1 to 9. And further comprising a planarization layer (67) for relaxing a step between the second surface of the light emitting unit (31) and the mounting surface of the integrated circuit device (integrated circuit chip 20). It is good.
  • the step between the product circuit device and the light emitting unit is reduced. For this reason, formation of other layers, such as a wavelength conversion layer, becomes easy.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7) according to aspect 11 of the present invention is the flattening layer ( 67) is good also as a structure provided in the outer side of the area
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7, LED display chip 1a) according to aspect 12 of the present invention has the above aspects 1 to 11.
  • the plurality of light emitting units (31, 31a) may be separated from each other by a reflective material (62) capable of reflecting light emitted from the light emitting units.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7, LED display chip 1a) according to aspect 13 of the present invention includes a plurality of light emitting units (31 , 31a), and the plurality of light emitting units are separated from each other by a reflective material (62) capable of reflecting light emitted from the light emitting units.
  • the light emitting units are separated from each other by the reflecting material. For this reason, the light generated inside the light emitting unit is not leaked between the light emitting units, enters inside another light emitting unit, and is not emitted outside from another light emitting unit. Thereby, the contrast of the image to be displayed can be improved.
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7) according to aspect 14 of the present invention is any one of the above aspects 1 to 13.
  • the light emitting unit (31) may further include a wavelength conversion layer (68, 68R, 68B, 68G) capable of converting the wavelength of the light emitted from at least a part of the light emitting unit. .
  • the display device (LED display chip 1, blue LED display chip 1B, green LED display chip 1G, red LED display chip 1R, display system 7, LED display chip 1a) according to aspect 15 of the present invention has the above aspects 1 to 14.
  • the plurality of light emitting units (31, 31a) may have a one-to-one correspondence with a plurality of pixels or sub-pixels constituting an image to be displayed.
  • the manufacturing method of the display device according to aspect 16 of the present invention includes at least one light emitting element (the light emitting unit 31 itself in the first and eighth embodiments, the first LED 41a and the second LED 41b in the second to seventh embodiments), A plurality of light emitting units (31) having a first surface and a second surface opposite to the first surface, the second surface facing the first heterogeneous substrate (sapphire wafer W2, sapphire substrate 50).
  • Electrodes P-side individual electrodes 42, 42a, 42b are provided on the first surface, and each drive circuit is provided with first drive electrodes (P-side electrodes 46, 46a, 46b) on the mounting surface, and the first drive.
  • a nonvolatile memory (78, 78a, 78b, 78c, 78d, 102) configured to control current supply to the electrodes is included, and the first drive electrode of each drive circuit is associated with the light emitting unit mounting step.
  • the plurality of light emitting units (31) are included in one light emitting array (30).
  • the plurality of light emitting units are monolithically formed on the same first heterogeneous substrate (sapphire wafer W2, sapphire substrate 50), and the plurality of light emitting units included in one light emitting array are separated from each other. It is good also as a manufacturing method which further includes a separation process.
  • a plurality of light emitting units can be monolithically formed on the same substrate in units of light emitting arrays. For this reason, a plurality of light emitting units can be formed and mounted in units of light emitting arrays, and various alignments in the manufacturing process are facilitated.
  • the display device according to aspect 1 can be manufactured.
  • the light emitting array (30) is the same first heterogeneous substrate (sapphire wafer W2, sapphire substrate 50). It is good also as a manufacturing method which forms in multiple numbers on top and cuts and separates one by one.
  • the light emitting unit separating step includes: It is good also as a manufacturing method.
  • the light emitting unit separation step is performed after fixing the plurality of light emitting units to the integrated circuit device. For this reason, since the plurality of light emitting units are not separated from each other when fixed in the light emitting unit mounting process, it is caused by the difference in thermal expansion coefficient between the light emitting unit and the integrated circuit device and the temperature change in the light emitting unit mounting process. Misalignment is less likely to occur.
  • a method for manufacturing a display device according to aspect 20 of the present invention is the method for manufacturing a display device according to aspects 16 to 19, wherein the plurality of light emitting units are fixed to the integrated circuit device by the light emitting unit mounting step, and then the first heterogeneous substrate separating step. It is good also as a manufacturing method which performs a thermocompression bonding process after that.
  • the first heterogeneous substrate separation step is performed after fixing the plurality of light emitting units to the integrated circuit device. For this reason, when fixing in the light emitting unit mounting process, the plurality of light emitting units are not separated from each other, so that the fixing process can be easily performed. Further, since the thermocompression bonding process that requires high temperature is performed after the first heterogeneous substrate separation process, misalignment due to the difference in thermal expansion coefficient between the light emitting unit and the integrated circuit device hardly occurs.
  • the method for manufacturing a display device according to aspect 21 of the present invention is the method for manufacturing a display device according to any one of the above aspects 16 to 20, wherein the integrated circuit device (the integrated circuit chip 20) is replaced with the heterogeneous substrate in the integrated circuit device formation step. It is good also as a manufacturing method which forms a plurality of monolithically on (sapphire wafer W2, sapphire substrate 50) and another substrate (silicon wafer W1, silicon substrate 45).
  • the method for manufacturing a display device according to aspect 22 of the present invention is the method for manufacturing a display device according to any one of the above aspects 16 to 21, comprising at least one third surface and a fourth surface opposite to the third surface.
  • Each light emitting element includes a second electrode on the second surface
  • the connection unit includes a third electrode (N-side wiring electrode 43) on the third surface
  • the connection unit A fourth electrode (N-side common electrode 33) connected to the third electrode through a portion (N-side epitaxial layer 52) on the fourth surface
  • each drive circuit includes a first drive electrode (P-side) Electrodes 46, 46a, 46b) on the mounting surface
  • the integrated circuit device includes a second driving electrode (N-side electrode 47) connected to each driving circuit through the integrated circuit device.
  • the manufacturing method may further include an inter-unit connection step of connecting the third electrode to the second drive electrode and connecting the second electrode to the fourth electrode. .
  • the manufacturing method of the display device according to aspect 23 of the present invention includes at least one light emitting element (the light emitting unit 31 itself in the first and eighth embodiments, the first LED 41a and the second LED 41b in the second to seventh embodiments), and A plurality of light emitting units (31) having a first surface and a second surface opposite to the first surface, the second surface facing the first heterogeneous substrate (sapphire wafer W2, sapphire substrate 50).
  • connection unit 32 having a light emitting unit forming step formed on the first heterogeneous substrate, a third surface, and a fourth surface opposite to the third surface, A connection unit forming step for forming on the second different substrate so that the fourth surface faces the second different substrate (sapphire wafer W2, sapphire substrate 50) and the plurality of light emitting units.
  • An integrated circuit device forming step for forming an integrated circuit device (integrated circuit chip 20) having a mounting surface, and a plurality of drive circuits (70, 70a) each configured to drive a circuit board;
  • a second heterogeneous substrate separation step of selectively separating the second heterogeneous substrate; and each light emitting element includes a first electrode (P-side individual electrodes 42, 42a, 42b) on the first surface,
  • the connection unit includes a third electrode (N-side wiring electrode 43) on the third surface, and a fourth electrode (N-side epitaxial layer 52) connected
  • N-side common electrode 33 is provided on the fourth surface, each drive circuit is provided with a first drive electrode (P-side electrodes 46, 46a, 46b) on the mounting surface, and the integrated circuit device is the integrated circuit device.
  • a second drive electrode (N-side electrode 47) connected to each drive circuit through the inside is provided on the mounting surface, and in the connection unit mounting step, the third electrode is connected to the second drive electrode.
  • the second heterogeneous substrate is the first heterogeneous substrate (sapphire wafer W2, sapphire substrate). 50
  • the connection unit (wiring unit 32) is included in one light emitting array (30) together with the plurality of light emitting units (31).
  • the manufacturing method may further include a connection unit separation step in which a unit is monolithically formed on the first heterogeneous substrate and the connection unit is separated from a plurality of light emitting units.
  • the light emitted by the light emitting unit can be reflected between the plurality of light emitting units (31). It is good also as a manufacturing method further including the reflective material filling process filled with a reflective material (62).
  • the manufacturing method of the display apparatus which concerns on aspect 26 of this invention can reflect the light which the said light emission unit light-emits between the light emission unit formation process which forms a some light emission unit (31), and these light emission units. It is a manufacturing method including the reflective material filling process of filling a reflective material (62).
  • the method for manufacturing a display device according to aspect 27 of the present invention further includes a light emitting unit mounting step of mounting the plurality of light emitting units (31) on the integrated circuit device (integrated circuit chip 20) in the above aspect 26, It is good also as a manufacturing method which performs the said reflector filling process after the said light emitting unit mounting process.
  • the reflector filling step is performed after the light emitting unit mounting step. For this reason, since the reflective material filling process is not affected by the light emitting unit mounting process, voids are hardly generated in the reflective material.
  • a manufacturing method of a display device includes at least one light emitting element (the light emitting unit 31a itself in the tenth embodiment), a first surface, and a second surface opposite to the first surface.
  • An integrated circuit device forming step of forming the integrated circuit device including a plurality of drive circuits (70a) each configured to drive, each light emitting element having a first electrode (N-side individual electrode 44a) Is provided on the first surface, and each drive circuit is provided with a first drive electrode (N-side electrode 47a) on the mounting surface, and is configured to control current supply to the first drive electrode.
  • the same effects as those of the manufacturing method according to aspect 16 can be obtained, and the cleanliness of the manufacturing process can be improved.
  • the separate light emitting unit forming step includes a light emitting layer (53) on the first heterogeneous substrate (growth substrate 50a).
  • a first sub-process for forming compound semiconductor layer 51a
  • a second sub-process for bonding a peeling substrate (63) onto the functional layer and a third sub-layer for peeling the first heterogeneous substrate from the functional layer.
  • a method for manufacturing a display device (LED display chip 1a) according to an aspect 29 of the present invention includes a step of growing a compound semiconductor layer (51a) including a light emitting layer (53) on a growth substrate (50a), and the growth substrate. A step of peeling from the workpiece semiconductor layer, a step of forming a first electrode layer (N-side electrode layer 44) on the surface of the compound semiconductor layer exposed by the peeling step, and a plurality of light emitting units (31a).
  • each drive circuit includes a first drive electrode (N Step of forming an integrated circuit device including a non-volatile memory (non-volatile memory transistor 78) that includes a side electrode 47a) on the mounting surface and is configured to control current supply to the first drive electrode.
  • N Step of forming an integrated circuit device including a non-volatile memory (non-volatile memory transistor 78) that includes a side electrode 47a) on the mounting surface and is configured to control current supply to the first drive electrode.
  • the light emitting units 31 and the drive circuits 70 constituting the pixels 40 are arranged in N rows and M columns, but the present invention is not limited thereto, and may be arranged in a honeycomb shape.
  • the present invention can be used for a display device, and is useful for, for example, a projector, a head-up display, a head-mounted display, and a wearable terminal.

Abstract

低欠陥かつ後部止まりで表示装置を製造可能にする。集積回路チップは、発光ユニット（３１）を駆動する駆動回路（７０）を含み、駆動回路（７０）は、発光ユニット（３１）の陽極電極に接続されるＰ側電極（４６）と、Ｐ側電極（４６）への電流供給を制御する不揮発性メモリトランジスタ（７８）と、を備える。

Description

表示装置および製造方法
　本発明は、複数の発光ユニットを備える表示装置およびその製造方法に関する。
　プロジェクタ、ヘッドアップディスプレイ（ＨＵＤ）等は、光学スイッチを用いて光源から出射した光の光強度を画素毎に変調または遮断して、デジタル画像を投影する。さらに、カラー画像を投影するプロジェクタ、ヘッドアップディスプレイ（ＨＵＤ）等は、光源から出射された光を赤、緑、及び青の三原色に分離するか、各原色の光を出射する光源を用いて、各原色の画像を合成および投影することによって、カラー画像を投影する。
　このように用いられる光学スイッチには、液晶装置、デジタルミラーユニット（ＤＭＤ）がある。液晶装置には、たとえば、透過型の液晶パネル、及び、シリコンＬＳＩ（large scale integrated circuit，大規模集積回路）に構成された液晶駆動回路装置上に液晶層を設けた反射型液晶装置（たとえば、ＬＣＯＳ：Liquid Crystal On Silicon）を用いたものがある。ＤＭＤは、画素毎に配置した微小なミラーをその駆動回路上に構成し、該ミラーの角度を調整することで光をスイッチングする。
　上述のような光スイッチを用いてデジタル画像を表示する方式では、暗い画素に関しては、光源からの光を液晶で遮断又は吸収するのか、上記ミラーで光路外に光を出射するのかという違いがあるが、何れの場合も光を無駄にしてしまう。画像の明暗にかかわらず、光源が消費するエネルギー量は変わらず、大きなエネルギー損失を生じている。さらに、光スイッチに液晶装置を用いる場合、完全な光遮断が難しいため、画像のコントラストが低下するという課題がある。光スイッチにＤＭＤを用いる場合、光路外に向けられた光による迷光がコントラストを低下させる場合がある。このように、液晶装置及びＤＭＤの様な光スイッチ素子を用いた表示装置では、光源が無駄に消費したエネルギーが、表示される画像に悪影響を及ぼしている。
　光源の消費電力低減のために、画素毎に自発光素子を設けた表示装置が提案されている。たとえば、特許文献１，２および非特許文献１，２，３には、基板上に駆動回路をマトリックス状に形成し、別の基板上に発光ダイオード（light emitting diode，ＬＥＤ）がマトリックス状に形成し、フリップ・チップ・ボンディングで駆動回路とＬＥＤとを接続した構成が開示されている。また、具体的な構成としては、ＬＥＤの一方の電極（通常は負極側）にＬＥＤのエピタキシャル層（通常はＮ型エピタキシャル層）を用いたり（非特許文献１）、ＬＥＤの一方の電極を保持する層としてＬＥＤのエピタキシャル層でなく透明導電層を用いたり（特許文献２）、２つの電極が同じ向きの面に設けられたＬＥＤを用いたり（非特許文献１，２）、２つの電極が反対向きの面に設けられたＬＥＤを用いたり（特許文献１，非特許文献３）、ＬＥＤアレイを形成した基板をフリップ・チップ・ボンディング後に選択的に除去したり（特許文献１，特許文献２）、など様々な構成が開示されている。
　このような構成においては、画素毎の輝度情報に従って、各画素の駆動回路からＬＥＤに電流が供給される。そのため、暗状態のＬＥＤは電流を消費せず、明状態のＬＥＤも輝度に応じた電流しか消費しない。従って、消費電流は従来の光スイッチ方式に比べ、大幅に低減可能である。
　これらのほかに、本発明に関連する従来技術の一例として、特許文献３では、駆動回路が形成されたシリコン基板上の導通層の上にＬＥＤを貼り付けられ、導通層が下側の共通電極となり、上側に個別電極を設けた構造が開示されている。また、特許文献４では、ＬＥＤが出射した光の波長変換に量子ドットを用いた構造が開示されている。
日本国公開特許公報「特開平１０－１２９３２号公報」 日本国公開特許公報「特開２００２－１４１４９２号公報」 日本国特許公報「特許第３８１３１２３号公報」 米国特許第９１１１４６４号公報
Ｌｉｕ,Ｚ.Ｊ.　ｅｔ　ａｌ．，　"Ｍｏｎｏｌｉｔｈｉｃ　ＬＥＤ　Ｍｉｃｒｏｄｉｓｐｌａｙ　ｏｎ　Ａｃｔｉｖｅ　Ｍａｔｒｉｘ　Ｓｕｂｓｔｒａｔｅ　Ｕｓｉｎｇ　Ｆｌｉｐ-Ｃｈｉｐ　Ｔｅｃｈｎｏｌｏｇｙ"，ＩＥＥＥ　ｊｏｕｒｎａｌ　ｏｆ　ｓｅｌｅｃｔｅｄ　ｔｏｐｉｃｓ　ｉｎ　ｑｕａｎｔｕｍ　ｅｌｅｃｔｒｏｎｉｃｓ，　Ｖｏｌ.１５,　Ｎｏ.４,　ｐ.１２９８－１３０２，　（２００９） Ｌｉｕ,Ｚ.Ｊ.　ｅｔ　ａｌ．，　"３６０　ＰＰＩ　Ｆｌｉｐ－Ｃｈｉｐ　Ｍｏｕｎｔｅｄ　Ａｃｔｉｖｅ　Ｍａｔｒｉｘ　Ａｄｄｒｅｓｓａｂｌｅ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ　ｏｎ　Ｓｉｌｉｃｏｎ　（ＬＥＤｏＳ）　Ｍｉｃｏｒ－Ｄｉｓｐｌａｙｓ"，Ｊｏｕｒｎａｌ　ｏｆ　Ｄｉｓｐｌａｙ　Ｔｃｈｏｎｏｌｏｇｙ　９（８），６７８－６８２（Ａｐｒｉｌ　２０１３） Ｊ Ｄａｙ　ｅｔ　ａｌ．，　"ＩＩＩ-Ｎｉｔｒｉｄｅ ｆｕｌｌ-ｓｃａｌｅ ｈｉｇｈ-ｒｅｓｏｌｕｔｉｏｎ ｍｉｃｒｏｄｉｓｐｌａｙｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ　９９（３）,　０３１１１６,　（２０１１）
　しかしながら、上述のような従来技術には下記のような課題が存在する。
　第１に、特許文献１～３，特許文献４の一部，および非特許文献３に記載の構造で用いられているＬＥＤは、いわゆる上下電極型である。上下電極型のＬＥＤでは、陰極電極，Ｎ型エピタキシャル層、発光層、Ｐ型エピタキシャル層、および陽極電極がこの順に設けられており、２つの電極（陰極電極，陽極電極）が設けられている面は互いにの反対向きである。このため、駆動回路に向かい合う側の面に設けられた一方の電極（陰極電極と陽極電極との何れか一方）は、フリップ・チップ・ボンディングで駆動回路に接続できるが、その反対側の面に設けられた他方の電極は、その後に別工程で、駆動回路に接続されなければならない。
　第２に、ＬＥＤのテストは、両方の電極を接続した後に行うので、不点灯または階調不良等の不良ＬＥＤがテストにより発見されても、不良ＬＥＤを良品のＬＥＤに交換することは極めて困難である。交換する場合、（ｉ）駆動回路と反対側の面に設けられたＬＥＤの電極を、駆動回路に接続する配線を除去し、（ｉｉ）不良品のＬＥＤを良品のＬＥＤに交換し、（ｉｉｉ）駆動回路と反対側の面に設けられたＬＥＤの電極を、駆動回路に再び接続しなければならない。このような工程は、コストが高い上に、周辺の画素にダメージを与えることがあり、かえって歩留りを低下させることがある。交換しない場合、不良ＬＥＤの存在が画素欠陥に直結する。このため、何れにしても、低欠陥かつ高歩留りで、表示装置を製造することが困難である。
　第３に、特許文献１～２および非特許文献１～３に記載の構造によれば、ＬＥＤ間に光を遮断する障害がない。そして、例えば、非特許文献３において、１２μｍの画素を１５μｍのピッチで配置しているように、画素数を増やすために、ＬＥＤは可能な限り緻密に配置される。このため、（ｉ）ＬＥＤの透明成長基板が最終構造として残されている場合、（ｉｉ）ＬＥＤを構成するエピタキシャル層が、最終構造において画素毎に完全に分断されていない場合、および（ｉｉｉ）ＬＥＤを構成するエピタキシャル層が、ＬＥＤ間で近接している場合には、発光しているＬＥＤの発光層で生じた光の一部は、（ｉ）連続している透明成長基板またはエピタキシャル層を介して、または、近接しているＬＥＤ間の微細な空間を通って、隣接する別のＬＥＤのエピタキシャル層に漏洩し、（ｉｉ）隣接する別のＬＥＤから外部へ出射される。このため、隣接する別のＬＥＤが、自発光していなくても、発光しているかのように見える現象が生じる。この現象によって、明画素に隣接する暗画素の輝度が高くなり、逆に、暗画素に隣接する明画素の輝度が低くなるので、画像のコントラストが低下する。
　以上のように、上述のような従来技術には、（ｉ）ＬＥＤと駆動回路とを接続するための工程数が多いという第１の課題と、（ｉｉ）低欠陥かつ高歩留りに表示装置を製造することが困難であるという第２の課題と、（ｉｉｉ）表示装置が表示する画像のコントラストが低下するという第３の課題とがある。
　本発明の第１の態様は、表示装置の製造工程における接続するための工程数を減らすことを、目的とする。
　本発明の第２の態様は、低欠陥かつ高歩留まりで表示装置を製造可能にすることを、目的とする。
　本発明の第３の態様は、画像をより高いコントラストで表示可能な表示装置を実現することを、目的とする。
　上記の課題を解決するために、本発明の第１の態様に係る表示装置は、少なくとも１個の発光素子を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニットと、前記複数の発光ユニットを各々駆動するように構成された複数の駆動回路を含むと共に、前記複数の発光ユニットが搭載されている搭載面を有する集積回路装置と、を備え、前記第１面は、前記搭載面と向かい合い、各発光素子は、第１電極を前記第１面に備え、各駆動回路は、対応する発光ユニットに含まれる発光素子の第１電極に接続されている第１駆動電極を前記搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリを含む構成である。
　上記の課題を解決するために、本発明の第１の態様に係る表示装置の製造方法は、少なくとも１個の発光素子を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニットを、前記第２面が第１異種基板と向かい合うように、前記第１異種基板の上に形成する発光ユニット形成工程と、前記複数の発光ユニットを各々駆動するように構成されている複数の駆動回路を含むと共に、搭載面を有する集積回路装置を形成する集積回路装置形成工程と、前記集積回路装置の前記搭載面に前記複数の発光ユニットを、前記第１面が前記搭載面と向かい合うように搭載する発光ユニット搭載工程と、前記複数の発光ユニットから、前記第１異種基板を選択的に分離する第１異種基板分離工程と、を含み、各発光素子は、第１電極を前記第１面に備え、各駆動回路は、第１駆動電極を前記搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリを含み、前記発光ユニット搭載工程において、各駆動回路の第１駆動電極を対応する発光ユニットに含まれる発光素子の第１電極に接続する方法である。
　上記の課題を解決するために、本発明の第２の態様に係る表示装置は、少なくとも１個の発光素子を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニットと、第３面と、前記第３面の反対側の第４面とを有する接続ユニットと、前記複数の発光ユニットを各々駆動するように構成された複数の駆動回路を含むと共に、前記複数の発光ユニットが搭載されている搭載面を有する集積回路装置と、を備え、前記第１面および前記第３面は、前記搭載面と向かい合い、各発光素子は、第１電極を前記第１面に備え、第２電極を第２面に備え、前記接続ユニットは、第３電極を前記第３面に備え、前記接続ユニット内部を通って前記第３電極に接続されている第４電極を前記第４面に備え、各駆動回路は、対応する発光ユニットに含まれる発光素子の第１電極に接続されている第１駆動電極を前記搭載面に備え、前記集積回路装置は、前記集積回路装置内部を通って各駆動回路に接続されている第２駆動電極を前記搭載面に備え、前記第２電極は、前記第４電極に接続され、前記第３電極は、前記第２駆動電極に接続されている構成である。
　上記の課題を解決するために、本発明の第２の態様に係る表示装置の製造方法は少なくとも１個の発光素子を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニットを、前記第２面が第１異種基板と向かい合うように、前記第１異種基板の上に形成する発光ユニット形成工程と、第３面と、前記第３面の反対側の第４面とを有する少なくとも１個の接続ユニットを、前記第４面が第２異種基板と向かい合うように、前記第２異種基板の上に形成する接続ユニット形成工程と前記複数の発光ユニットを各々駆動するように構成されている複数の駆動回路を含むと共に、搭載面を有する集積回路装置を形成する集積回路装置形成工程と、前記集積回路装置の前記搭載面に前記複数の発光ユニットを、前記第１面が前記搭載面と向かい合うように搭載する発光ユニット搭載工程と、前記集積回路装置の前記搭載面に前記接続ユニットを、前記第３面が前記搭載面と向かい合うように搭載する接続ユニット搭載工程と、前記複数の発光ユニットから、前記第１異種基板を選択的に分離する第１異種基板分離工程と、前記接続ユニットから、前記第２異種基板を選択的に分離する第２異種基板分離工程と、各発光素子は、第１電極を前記第１面に備え、第２電極を第２面に備え、前記接続ユニットは、第３電極を前記第３面に備え、前記接続ユニット内部を通って前記第３電極に接続されている第４電極を前記第４面に備え、各駆動回路は、第１駆動電極を前記搭載面に備え、前記集積回路装置は、前記集積回路装置内部を通って各駆動回路に接続されている第２駆動電極を前記搭載面に備え、前記接続ユニット搭載工程において、前記第３電極を、前記第２駆動電極に接続し、前記発光ユニット搭載工程において、各駆動回路の第１駆動電極を対応する発光ユニットに含まれる発光素子の第１電極に接続し、前記第２電極を前記第４電極に接続するユニット間接続工程を、さらに備える方法である。
　上記の課題を解決するために、本発明に係る表示装置の第３の態様は、複数の発光ユニットを備え、前記複数の発光ユニットは、前記発光ユニットが発光した光を反射可能な反射材によって、互いから分離されている構成である。
　上記の課題を解決するために、本発明の第３の態様に係る表示装置の製造方法は複数の発光ユニットを形成する発光ユニット形成工程と、前記複数の発光ユニットの間に、前記発光ユニットが発光する光を反射可能な反射材を充填する反射材充填工程、を含む方法である。
　本発明の第１の態様によれば、駆動回路は、対応する発光ユニットに含まれる発光素子の第１電極に接続されている第１駆動電極を前記搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリを含む。このため、不揮発性メモリは、発光素子の第１電極への電流供給を制御することができるので、発光素子の発光強度を調整したり、発光素子を非発光にしたりすることができる。
　発光素子の発光強度の調整によって、各発光ユニットの発光強度は、当該表示装置に求められる発光強度の範囲に調整されることができるので、発光ユニットの製造歩留りを向上することができ、表示装置を低欠陥かつ高歩留りで製造可能にするという効果を奏する。
　本発明の第２の態様によれば、各発光素子の第２電極は、第１面の反対側の第２面にあり、かつ、接続ユニットの第４電極に接続されている。さらに、接続ユニットの第３電極は、接続ユニット内部で第４電極に接続されている。このため、各発光素子の第２電極は、接続ユニットを介して、集積回路装置の第２駆動電極に接続される。
　さらに、上記構成によれば、発光ユニットの第１面と接続ユニットの第３面とは、共に、集積回路装置の搭載面に向かい合う。このため、第１面にある第１電極を第１駆動電極に接続する工程と、第３面にある第３電極を第２駆動電極に接続する工程は、同一工程に纏めることができる。また、発光ユニットの第２面と接続ユニットの第４面とは、共に、集積回路装置の反対側を向くので、各発光素子の第２電極を接続ユニットの第４電極に、容易に接続可能であり、第２電極と第４電極とを一体に形成することが可能である。
　したがって、２つの電極が反対向きの面に設けられている発光素子で、両方の電極を実質的にフリップ・チップ・ボンディングのみで、集積回路装置に接続することができる。このため、表示装置の製造工程における接続するための工程数を減らすことができる。
　本発明の第３の態様によれば、発光ユニットは、反射材によって互いから分離されている。このため、発光ユニット内部で発生した光が、発光ユニット同士の間へ漏洩し、別の発光ユニット内部に入って、別の発光ユニットから外部へ出射されることがない。これによって、表示する画像のコントラストを向上させることができる。
本発明の幾つかの実施形態に係るＬＥＤ表示チップの概略構成を説明するための平面図である。 図１のＡＡ矢視断面図に相当し、本発明の一実施形態に係るＬＥＤ表示チップの断面図である。 本発明の幾つかの実施形態に係るＬＥＤ表示チップが備える発光アレイにおける発光ユニットおよび配線ユニットの配置例を示す平面図である。 図３の破線囲みＢの拡大図に相当し、本発明の前記一実施形態に係る発光アレイの概略構成を示す平面図である。 本発明の幾つかの実施形態に係るＬＥＤ表示チップが備える集積回路チップにおける各回路部の概略配置を示す平面図である。 図５の破線囲みＣの拡大図に相当し、本発明の前記一実施形態に係る集積回路チップの概略構成を示す平面図である。 本発明の前記一実施形態に係る集積回路チップに設けられる駆動回路の一例を示す回路図である。 本発明の幾つかの一実施形態に係るＬＥＤ表示チップの製造工程例を説明するための図である。 本発明の前記一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明の前記一実施形態に係るＬＥＤ表示チップの組立工程の一変形例の部分を説明するための断面図である。 本発明の前記一実施形態に係るＬＥＤ表示チップの組立工程の前記一変形例の部分を説明するための断面図である。 本発明の前記一実施形態に係るＬＥＤ表示チップの組立工程の前記一変形例の部分を説明するための断面図である。 本発明の前記一実施形態に係るＬＥＤ表示チップの組立工程の別の変形例の部分を説明するための断面図である。 本発明の幾つかの実施形態に係るＬＥＤ表示チップを用いた表示システムの概略構成を示す図である。 図１のＡＡ矢視断面図に相当し、本発明の別の一実施形態に係るＬＥＤ表示チップの断面図である。 図３の破線囲みＢの拡大図に相当し、本発明の前記別の一実施形態に係る発光アレイの概略構成を示す平面図である。 図５の破線囲みＣの拡大図に相当し、本発明の前記別の一実施形態に係る集積回路チップの概略構成を示す平面図である。 本発明の前記別の一実施形態に係る集積回路チップに設けられる駆動回路の一例を示す回路図である。 本発明の前記別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明のさらに別の一実施形態に係る発光アレイの概略構成を示す部分平面図である。 本発明の前記さらに別の一実施形態に係る発光アレイの概略構成を示す平面図である。 図３７のＥＥ矢視断面図に相当し、実施形態３に係る本発明の前記さらに別の一実施形態に係るＬＥＤ表示チップの断面図である。 ＬＥＤの発光効率の特性を示す図である。 本発明のさらに別の一実施形態に係る集積回路チップに設けられる駆動回路の一例を示す回路図である。 本発明の前記さらに別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記さらに別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記さらに別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記さらに別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記さらに別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記さらに別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明の前記さらに別の一実施形態に係る発光アレイの製造工程例の部分を説明するための断面図である。 本発明のさらに別の一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明の前記さらに別の一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明のさらに別の一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明のさらに別の一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明のさらに別の一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明のさらに別の一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明のさらに別の一実施形態に係るＬＥＤ表示チップの組立工程例の部分を説明するための断面図である。 本発明のさらに別の一実施形態に係る集積回路チップの概略構成の一例を示す模式図である。 本発明の前記実施形態に係る集積回路チップの駆動回路と電流調整回路との一例を示す回路図である。 本発明のさらに別の実施形態に係る集積回路チップの駆動回路と電流調整回路の一例を示す回路図である。 本発明のさらに別の一実施形態に係るＬＥＤ表示チップの概略構成を示す断面図である。 本発明の前記一実施形態に係る集積回路チップに設けられる駆動回路の一例を示す回路図である。 図５９に示したＬＥＤ表示チップの製造工程例の部分を説明するための断面図である。 図５９に示したＬＥＤ表示チップの製造工程例の部分を説明するための断面図である。 図５９に示したＬＥＤ表示チップの製造工程例の部分を説明するための断面図である。
　以下、図面に基づいて本発明の幾つかの実施形態について詳しく説明する。ただし、この実施形態に記載されている構成部品の寸法、材質、形状、その相対配置などはあくまで実施形態の例に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。
　「ＬＥＤ（Light Emitting Diode）」という用語は、本明細書において、各画素の光源部を意味する。具体的には、ＬＥＤは、発光層と、該発光層に正孔または電子を供給するエピタキシャル層と、該エピタキシャル層を配線に接続するための電極と、を含む。ＬＥＤは、該発光層からの出射光の波長を変換する波長変換層を、設けられていたとしても、含まない。
　「発光ユニット」という用語は、本明細書において、１個以上のＬＥＤを設けられたユニットを意味する。１個のみＬＥＤを備える発光ユニットは、それ自体がＬＥＤである。
　「ユニット分離」という用語は、本明細書において、（ｉ）単数の回路素子または一体として纏まった複数の回路素子が、ユニットとして、隣接する回路素子から分離されている状態、例えば、発光ユニット同士がまたは発光ユニットと配線ユニットとが互いに分離されている状態、および（ｉｉ）該状態になるように、単数の回路素子または一体として纏まった複数の回路素子を、ユニットとして、隣接する回路素子から分離する作業と、を意味する。１個のみＬＥＤを備える発光ユニットのユニット分離は、いわゆる「素子分離」と同等である。
　〔実施形態１〕
　以下、本発明の一実施形態について、図１～図２５を参照して、詳細に説明する。
　（ＬＥＤ表示チップの構成）
　以下に、ＬＥＤ表示チップ１の概略構成を説明する。
　図１は、本発明の実施形態１に係るＬＥＤ表示チップ１の概略構成を説明するための模式図である。図１は、ＬＥＤ表示チップ１の上面図である。
　図１に示すように、ＬＥＤ表示チップ１は、集積回路チップ２０と、集積回路チップ２０（集積回路装置）の搭載面に搭載された発光アレイ３０とを備える。またＬＥＤ表示チップ１は、任意に、集積回路チップ２０と発光アレイ３０との間を接着する樹脂層または金属粒子等を含む接着層（図示せず）、および発光アレイ３０から出射された光の波長を変換する波長変換層（図示せず）などを備えてもよい。集積回路チップ２０と発光アレイ３０とは、協同して、複数の画素４０を形成することができ、ＬＥＤ表示チップ１は、複数の画素４０を備える。
　画素４０は、Ｎ行かつＭ列に二次元配置されており、総計Ｎ×Ｍ個である（Ｎ，Ｍは自然数。）。例えばフルハイビジョン規格のディスプレイであれば、Ｎ＝１０８０かつＭ＝１９２０であり、画素４０の数は約２百万個となる。
　図２は、図１に示したＬＥＤ表示チップ１のＡＡ矢視断面図に相当し、実施形態１に係るＬＥＤ表示チップ１の断面図である。
　図２に示すように、発光アレイ３０は、Ｎ側エピタキシャル層５２と発光層５３とＰ側エピタキシャル層５４とがこの順に積層された化合物半導体層５１と、Ｐ側エピタキシャル層５４に接する透明導電膜５５と、化合物半導体層５１と透明導電膜５５とを保護するための保護膜５７と、保護膜５７に設けられたＰ側コンタクトホール５８を通じて透明導電膜５５に接触しているＰ側個別電極４２と、保護膜５７に設けられたＮ側コンタクトホール５９を通じてＮ側エピタキシャル層５２に接触しているＮ側配線電極４３（第３電極）と、ユニット（発光ユニット３１および配線ユニット３２）毎に分離されている化合物半導体層５１の間に充填されている反射材６２と、Ｎ側エピタキシャル層５２に接するＮ側共通電極３３（第２電極，第４電極）とを備える。
　発光アレイ３０は、複数の発光ユニット３１（少なくとも１個の発光素子を含む発光ユニット）と複数の配線ユニット３２（接続ユニット）とから構成されている。なお、本実施形態では、ＬＥＤ表示チップ１は単色表示であるため、１つの画素４０が１個のみの発光ユニット３１を含み、かつ、１個の発光ユニット３１が１個のみのＬＥＤ（発光素子）であることができる。これに限らず、１つの画素４０が複数個の発光ユニット３１を含んでもよく、１個の発光ユニット３１が複数個のＬＥＤ（発光素子）を含んでもよい。また、ＬＥＤ表示チップ１が複色表示であってもよい。
　発光ユニット３１は、陽極電極であるＰ側個別電極４２（第１電極）を、図２下向きの面（第１面）に備え、陰極電極であるＮ側共通電極３３（第２電極）を、図２上向きの面（第２面）に備え、図２下向きの面と図２上向きの面とは、互いに反対向きである。発光ユニット３１は、反対側の面に陰極電極と陽極電極とを備える、いわゆる上下電極型のＬＥＤである。配線ユニット３２は、Ｎ側電極領域３４と、Ｎ側エピタキシャル層露出領域３５と、を含む。Ｎ側配線電極４３は、Ｎ側電極領域３４で、Ｐ側個別電極４２と同じ高さ（発光アレイ３０の厚さ方向の位置）にあり、Ｎ側エピタキシャル層露出領域３５で、Ｎ側エピタキシャル層５２に接触している。
　配線ユニット３２は、発光ユニット３１と類似の積層構造を有するが、発光する機能を有さない。このような類似の積層構造によって、発光ユニット３１を製造するための工程で同時に、新たな工程を追加することなく、配線ユニット３２を製造することが可能である。配線ユニット３２は、Ｎ側配線電極４３（第３電極）を、図２下向きの面（第３面）に備え、発光ユニット３１と共通しているＮ側共通電極３３（第４電極）を、図２上向きの面（第４面）に備える。配線ユニット３２は、発光アレイ３０のＮ側共通電極３３を集積回路チップ２０のＮ側電極４７に接続するための、配線専用ユニットである。
　図２に示すように、集積回路チップ２０は、多層配線（図示せず）および回路素子（図示せず）などが形成されたシリコン基板４５と、シリコン基板４５の最上面に形成されたＰ側電極４６（第１駆動電極）およびＮ側電極４７（第２駆動電極）と、Ｐ側電極４６およびＮ側電極４７の上に形成されたマイクロバンプ６６と、シリコン基板４５の最上面とＰ側電極４６とＮ側電極４７とマイクロバンプ６６とを覆う樹脂層６５とを備える。シリコン基板４５には、発光アレイ３０の発光ユニット３１を駆動するための駆動回路７０が形成されており、各駆動回路７０は、Ｐ側電極４６を備える。
　集積回路チップ２０と発光アレイ３０とは、樹脂層６５による接着によって、機械的に接合されている。集積回路チップ２０と発光アレイ３０とは、Ｐ側個別電極４２とＰ側電極４６との間、およびＮ側配線電極４３とＮ側電極４７と間のマイクロバンプ６６を通じた接続によって電気的に接続されている。また、配線ユニット３２内部（接続ユニット内部）では、Ｎ側共通電極３３とＮ側配線電極４３とがＮ側エピタキシャル層露出領域３５のＮ側エピタキシャル層５２を介して接続されている。したがって、発光アレイ３０のＮ側共通電極３３は、Ｎ側エピタキシャル層５２およびＮ側配線電極４３およびマイクロバンプ６６を通じて、集積回路チップ２０のＮ側電極４７に接続されている。
　このように、配線ユニット３２によって、フリップ・チップ・ダイボンディングのみで集積回路チップ２０に発光アレイ３０を接続できるので、発光アレイ３０を集積回路チップ２０に搭載する組立工程を簡略にすることができる。
　（発光アレイ）
　以下、発光アレイ３０について、図２から図４を参照して、詳細に説明する。
　図３は、実施形態１に係るＬＥＤ表示チップ１が備える発光アレイ３０における発光ユニット３１および配線ユニット３２の配置例を示す平面図である。
　図３に示す実施例においては、発光ユニット３１は、一群に配置されており、具体的には、発光アレイ３０の内部と端部の３辺とに配置されている。発光ユニット３１は、Ｎ行かつＭ列にマトリックス状に配置されており、図１に示したＬＥＤ表示チップ１の画素４０に対応する。発光アレイ３０の内、発光ユニット３１が占める部分が、発光アレイ３０の有効部分である。例えば、各発光ユニット３１の面積が１０μｍ×１０μｍのとき、ＶＧＡ規格の有効画素数４８０×６４０になるように発光ユニット３１を配列すると、発光アレイ３０の有効部分の面積は４．８ｍｍ×６．４ｍｍとなる。発光ユニット３１は、非特許文献２のように、ピッチ１４０μｍで３０行かつ３０列、またはピッチ７０μｍで６０行かつ６０列に集積されてもよく、非特許文献３のように、１６０列かつ１２０行に集積されてもよく、その他どのように配置されてもよい。
　また、配線ユニット３２は、一群に配置された発光ユニット３１の外周部、具体的には、発光アレイ３０の端部の残り１辺に配置されている。配線ユニット３２が配置される数が多いほど、発光アレイ３０のＮ側共通電極３３と集積回路チップ２０のＮ側電極４７との間の配線抵抗が低減される。このため、配線ユニット３２は、多数であることが好ましく、例えば、発光アレイ３０の端部の４辺全てに配置されることが好ましい。また、配線ユニット３２が多いほど、発光アレイ３０の有効部分の面積が同一の場合、発光アレイ３０が占める面積が広くなるので、配線ユニット３２の数は、適度に多いことも好ましく、例えば、発光アレイ３０の端部の対向する２辺に配置されることが好ましい。
　図３においては、配線ユニット３２は、発光アレイ３０の最外端に、１列のみ、発光ユニット３１に隣接して配置されているが、これは図示を簡略化するために、模式的に図示したに過ぎない。これに限らず、例えば、製造工程における発光アレイ３０端部での膜厚や線幅変動による発光特性の変動を回避する為に、ダミーユニットを配置してもよい。配置する場合、発光ユニット３１と同形であるダミーユニットを、発光ユニット３１と配線ユニット３２との間に配置してもよいし、発光ユニット３１と異形であるダミーユニットを、配線ユニット３２よりも外側に配置してもよいし、両方配置してもよいし、その他の配置をしてもよい。また、配線抵抗を低減するために、画素４０のピッチが僅かに変わるが、配線ユニット３２を発光アレイ３０の内部、すなわち発光ユニット３１同士の間に配置してもよい。また、配線ユニット３２をダミーユニットと兼ねて配置してもよい。また、配線抵抗を低減するために、配線ユニット３２を２列および／または２行配置してもよい。
　（発光アレイにおけるユニット構成）
　以下、発光アレイ３０における発光ユニット３１および配線ユニット３２の概略構成について、図２および図４を参照して、詳細に説明する。
　図４は、図３の破線囲みＢの拡大図に相当し、図２に示したＰ側個別電極４２およびＮ側配線電極４３がある側から、本実施形態１に係る発光アレイ３０を見た平面図である。図示の便宜上、途中を省略して、図４左側に発光アレイ３０の内部を示し、図４右側に発光アレイ３０の端部を示す。
　図４に示すように、発光アレイ３０は、複数の発光ユニット３１と複数の配線ユニット３２とから構成されており、化合物半導体層５１はユニット間でユニット分離溝６０によって互いから分離されている。反射材６２は、発光ユニット３１が発光した光を少なくとも反射可能である。このユニット分離溝６０に、図２に示した反射材６２が充填されることによって、光の漏洩が抑制され、各発光ユニットは光学的に分離される。ユニット分離溝６０は、光学的な分離に加えて、歪みおよび応力の緩和にも寄与するので、発光ユニット３１と配線ユニット３２との間および配線ユニット３２同士の間にも、ユニット分離溝６０が設けられることは好ましい。なお、発光ユニット３１は光学的に分離されていることが好ましいが、配線ユニット３２は分離されなくてもよい。このため、発光ユニット３１と配線ユニット３２との間および配線ユニット３２同士の間には、ユニット分離溝６０が設けられなくてもよく、隣接する発光ユニット３１と配線ユニット３２とを一体にしても、配線ユニット３２同士を一体にしてもよい。
　発光ユニット３１において、Ｐ側個別電極４２は、破線で示されたＰ側コンタクトホール５８を通って透明導電膜５５に接触している。配線ユニット３２において、Ｎ側配線電極４３は、Ｎ側エピタキシャル層露出領域３５にあるＮ側コンタクトホール５９を通って、化合物半導体層５１のＮ側エピタキシャル層に接触しているので、Ｎ側電極領域３４にある透明導電膜５５には接触していない。なお、透明導電膜５５は、化合物半導体層５１に接して界面反射率が高い金属薄膜、例えばアルミニュウムまたは銀などの薄膜を含む金属多層膜に置き換えられてもよい。また、発光ユニット３１の大きさが数μｍサイズ（直径が１０μｍの真円に収まるサイズ）などのように小さい場合には、透明導電膜５５を省略することもできる。
　（集積回路チップの構成）
　以下、集積回路チップ２０の概略構成を、図５を参照して、詳細に説明する。
　図５は、実施形態１に係る集積回路チップ２０における各回路部の概略配置を示す平面図である。
　図５に示すように、集積回路チップ２０は、画像処理回路部２１と、行選択回路部２２と、列信号出力回路部２３と、複数の駆動回路７０を含む画素駆動回路アレイ部２４とを備える。集積回路チップ２０は、発光アレイ３０に電力を供給し、発光アレイ３０の発光を制御する。
　集積回路チップ２０に含まれる画像処理回路部２１と行選択回路部２２と列信号出力回路部２３と画素駆動回路アレイ部２４とは、シリコンウェハＷ１（図８参照）にモノシリックに形成された大規模集積回路（large scaled integrated circuit, ＬＳＩ）である。集積回路チップ２０に含まれる上述の回路部（画像処理回路部２１，行選択回路部２２，列信号出力回路部２３，画素駆動回路アレイ部２４）は、通常のＣＭＯＳ（complementary metal oxide semiconductor）プロセスおよびその他のプロセスで形成可能である。当業者にとって、集積回路チップ２０を形成可能なプロセス（集積回路装置形成工程）は自明であるので、詳細な説明を省略する。なお、本実施形態１において、集積回路チップ２０は、シリコンウェハＷ１に形成されるが、これは例示であって、本発明の範囲を限定することを意図しない。集積回路チップ２０が形成されるウェハは、半導体集積回路を形成可能な半導体基板であればよく、例えば、ＳＯＩ（silicon on insulator）基板、砒化ガリウム基板、窒化ガリウム基板などであってもよい。
　画像処理回路部２１は、入力された画像データを処理し、処理結果を行選択回路部２２と列信号出力回路部２３とに出力する。また、行選択回路部２２は、画素駆動回路アレイ部２４の行方向の端部に配置されており、画像処理回路部２１からの処理結果に基づいて、列信号出力回路部２３からの列信号を書き込む駆動回路７０が並ぶ行を選択する。列信号出力回路部２３は、画素駆動回路アレイ部２４の列方向の端部に配置されており、画像処理回路部２１からの処理結果に基づいて、行選択回路部２２が選択した行に並ぶ駆動回路７０に書き込む列信号を出力し、これによって発光ユニット３１の発光を制御する。画像処理回路部２１と行選択回路部２２と列信号出力回路部２３との、可能な構成および機能は、当業者にとって周知であるので、詳細な説明を省略する。
　図６は、図５の破線囲みＣの拡大図に相当し、図２に示したＰ側電極４６およびＮ側電極４７がある側から見た，樹脂層６５およびマイクロバンプ６６を省略した平面図である。図示の便宜上、途中を省略して、図６左側に画素駆動回路アレイ部２４の内部を示し、図６右側に画素駆動回路アレイ部２４の端部を示す。
　図６に示すように、画素駆動回路アレイ部２４は、発光アレイ３０の発光ユニット３１を駆動するための駆動回路７０を含み、発光アレイ３０の配線ユニット３２のＮ側配線電極４３に接続されるＮ側電極４７も備える。図６に示す構成例において、Ｎ側電極４７は互いに分離されているが、Ｎ側配線電極４３を介して同じＮ側共通電極３３に接続されるので、一体であってもよい。
　駆動回路７０は、発光ユニット３１を駆動させるための回路であり、発光ユニット３１のＰ側個別電極４２に接続されるＰ側電極４６を備える。駆動回路７０は、発光ユニット３１に対応して、Ｎ行かつＭ列にマトリックス状に配置されており、発光ユニット３１と共に、画素４０を構成することができる。このため、画素駆動回路アレイ部２４で駆動回路７０が占める面積は、発光アレイ３０で発光ユニット３１が占める面積と同等であり、画素駆動回路アレイ部２４と発光アレイ３０との面積は、略同等になる。この結果、例えば、発光アレイ３０の有効部分の面積が４．８ｍｍ×６．４ｍｍに対して、画素駆動回路アレイ部２４に、画像処理回路部２１と行選択回路部２２と列信号出力回路部２３とを合わせた集積回路チップ２０の面積は、８ｍｍ×１０ｍｍになる。
　（駆動回路）
　以下に、駆動回路７０を、図７を参照して詳細に説明する。
　図７は、実施形態１に係る駆動回路７０の一例を示す回路図である。なお、駆動回路７０は、図７に示す例に限らず、種々の公知の画素駆動回路の回路構成を、不揮発性メモリとして機能する種々の回路素子を組み合わせて用いることが可能である。
　図７に示すように、駆動回路７０は、行選択回路部２２が出力する行選択信号Ｒｏｌを伝達する行選択信号線７１と、列信号出力回路部２３が出力する列信号ＣＳを伝達する列信号線７２と、電源電圧Ｖｃｃを供給する電源線７３と、Ｎ側電極４７と、接地ＧＮＤを提供するＧＮＤ線７４と、制御ゲート電圧を供給するゲート制御信号線７９とに接続されている。また、駆動回路７０は、行選択トランジスタ７５と、電圧保持キャパシタ７６と、駆動トランジスタ７７と、不揮発性メモリトランジスタ７８と、テストトランジスタ８０と、テスト端子８１と、Ｐ側電極４６とを備える。加えて、集積回路チップ２０に発光アレイ３０が搭載されたとき、駆動回路７０は、発光ユニット３１に接続される。
　ゲート制御信号線７９は、不揮発性メモリトランジスタ７８に書き込まないとき、非通電状態を保持するように書き込まれていない不揮発性メモリトランジスタ７８を通電状態にできる動作用の制御ゲート電圧（例えば、５Ｖ～１２Ｖ）を供給する。ゲート制御信号線７９は、不揮発性メモリトランジスタ７８が非通電状態を保持するように書き込むとき、浮遊ゲートに電子を注入可能な書込用の制御ゲート電圧を適宜供給する。浮遊ゲートに電子を注入することによって、不揮発性メモリトランジスタ７８が非通電状態から通電状態になる閾値が高くなる。このため、動作用の制御ゲート電圧を供給されたときに、不揮発性メモリトランジスタ７８は、非通電状態を保持するようになる。この書込用の制御電圧は、不揮発性メモリトランジスタ７８の大きさおよび構造に依存して、調整されるが、例えば、３Ｖ～６Ｖの電源電圧Ｖｃｃをドレイン端子に印加し、０Ｖの接地電圧ＧＮＤをソース電圧に印加している状態で、４Ｖ～１２Ｖの電圧を制御ゲート端子に印加する。なお、不揮発性メモリトランジスタ７８の書き込みには、不揮発性メモリトランジスタ７８のドレイン‐ソース間に電流が流れている必要があり、不揮発性メモリトランジスタ７８の書き込みは、紫外線照射などで消去される。
　行選択トランジスタ７５は、例えばＮ型ＭＯＳトランジスタである。行選択トランジスタ７５において、ゲート端子は行選択信号線７１に接続されており、ドレイン端子は列信号線７２に接続されており、ソース端子は、電圧保持キャパシタ７６の電極の一方側および駆動トランジスタ７７のゲート端子に接続されている。これにより、駆動トランジスタ７７のゲート端子は、行選択トランジスタ７５を介して列信号線７２に接続されている。
　電圧保持キャパシタ７６において、電極の他方側は、電源線７３および駆動トランジスタ７７のソース端子に接続されている。これにより、駆動トランジスタ７７のゲート端子は、電圧保持キャパシタ７６を介して、電源線７３に接続されている。
　駆動トランジスタ７７は、例えばＰ型ＭＯＳトランジスタである。駆動トランジスタ７７のドレイン端子は、不揮発性メモリトランジスタ７８のドレイン端子に接続されている。これにより、不揮発性メモリトランジスタ７８のドレイン端子は、駆動トランジスタ７７を介して電源線７３に接続されている。
　不揮発性メモリトランジスタ７８は、例えば浮遊ゲートを有するスタックゲートトランジスタである。これに限らず、不揮発性メモリトランジスタ７８は、不揮発性メモリとして機能すれば、チャージトラップ型などの他の種類のトランジスタであってもよい。あるいは、不揮発性メモリトランジスタ７８の代わりに、不揮発性メモリとして働くトランジスタ以外の回路素子と、不揮発性メモリとして機能しないトランジスタとを組み合わせて用いてもよい。不揮発性メモリトランジスタ７８において、制御ゲート端子はゲート制御信号線７９に接続されており、ソース端子は、Ｐ側電極４６およびテストトランジスタ８０のドレイン端子に接続されている。これにより、テストトランジスタ８０のドレイン端子は、駆動トランジスタ７７および不揮発性メモリトランジスタ７８を介して電源線７３に接続されている。また、発光ユニット３１のＰ側個別電極４２が駆動回路７０のＰ側電極４６に接続されたとき、発光ユニット３１は、Ｐ側電極４６と不揮発性メモリトランジスタ７８と駆動トランジスタ７７とを介して電源線７３に接続される。
　テストトランジスタ８０において、ゲート端子はテスト端子８１に接続されており、ソース端子はＮ側電極４７およびＧＮＤ線７４に接続されている。これにより、各駆動回路７０のＰ側電極４６は、テストトランジスタ８０を介して、Ｎ側電極４７に短絡することができる。
　図７に示すような回路構成により、行選択回路部２２がＩ行の行選択信号線７１を選択している選択期間（Ｉは、Ｎ以下の自然数）の間、Ｉ行に属する駆動回路７０において、（ｉ）Ｉ行の駆動回路７０に伝達される行選択信号Ｒｏｌはオン電圧になり、（ｉｉ）行選択トランジスタ７５のソース－ドレイン間は、通電状態になり、（ｉｉｉ）駆動トランジスタ７７のゲート端子には、列信号ＣＳが印加され、（ｉｖ）電圧保持キャパシタ７６の電極間の電圧差が、列信号ＣＳの信号電圧と電源電圧Ｖｃｃとの電圧差に等しくなるように、電圧保持キャパシタ７６は、電荷を蓄積または放出する。このとき、列信号ＣＳがオン電圧ならば、駆動トランジスタ７７のソース－ドレイン間は、通電状態になり、駆動電流Ｉが流れる。そうではなく、列信号ＣＳがオフ電圧ならば、駆動トランジスタ７７のソース－ドレイン間は、非通電状態になる。
　そして、Ｉ行の行選択信号線７１が選択されている選択期間が終了すると、次の選択期間まで（非選択期間）、Ｉ行に属する駆動回路７０において、（ｉ）Ｉ行の駆動回路７０に伝達される行選択信号Ｒｏｌはオフになって、（ｉｉ）行選択トランジスタ７５のソース－ドレイン間は、非通電状態になり、（ｉｉｉ）駆動トランジスタ７７のゲート端子は、電圧保持キャパシタ７６によって、列信号ＣＳが印加されていたときの電圧を保持することができる。このため、駆動トランジスタ７７のソース－ドレイン間は、直前の選択期間における通電状態または非通電状態を保持することができる。
　なお、図７の電源線７３またはＧＮＤ線７４にスイッチを追加してもよい。追加したスイッチを、選択期間の終了後、非選択期間の一部の期間のみ通電状態にし、その他の期間は非通電状態にすることによって、発光ユニット３１の発光時間を、選択期間と非選択期間との合計の時間長さよりも短くすることができる。このように、発光ユニット３１の発光時間を短くすることによって、ＬＥＤ表示チップ１の全体の見た目の輝度を下げることができる。
　また、図７に示すような回路構成により、不揮発性メモリトランジスタ７８を用いて、搭載された発光ユニット３１に駆動電流を流すか否かを設定することができる。具体的には、不揮発性メモリトランジスタ７８のソース－ドレイン間を非通電状態にすることによって、テストトランジスタ８０および発光ユニット３１に、駆動電流Ｉを流さないことができる。また、ゲート制御信号線７９から書込用の制御ゲート電圧を供給することによって、不揮発性メモリトランジスタ７８の閾値電圧が高くなるように浮遊ゲートに電子を注入し、不揮発性メモリトランジスタ７８が非通電状態を保持するように書き込むことができる。非通電状態を保持するように書き込まれた不揮発性メモリトランジスタ７８は、閾値電圧が高いので、ゲート制御信号線７９から動作用の制御ゲート電圧を供給されても、不揮発性メモリトランジスタ７８のソース－ドレイン間が非通電状態を保持する。
　また、図７に示すような回路構成により、テストトランジスタ８０およびテスト端子８１を用いて、発光ユニット３１を備える発光アレイ３０が集積回路チップ２０に搭載されていない状態で、駆動回路７０の動作をテストすることができる。通常、製造された集積回路チップ２０には、不良品が混じっているので、発光アレイ３０を搭載する前にテストをし、良品のみを組立工程に送る。このテストで、駆動回路７０と無関係な動作は、通常の回路テスト技術によってテストできる。しかし、駆動回路７０と関係する動作は、仮にテストトランジスタ８０およびテスト端子８１が設けられていない場合、Ｐ側電極４６が不揮発性メモリトランジスタ７８のソース端子のみに接続されているので、通常の回路テスト技術によってテストできない。Ｐ側電極４６がテストトランジスタ８０を介してＧＮＤ線に接続されることによって、駆動回路７０と関係する動作を、通常の回路テスト技術によってテストできる。
　具体的には、不揮発性メモリトランジスタ７８とテストトランジスタ８０とを通電状態にし、行選択信号Ｒｏｌおよび列信号ＣＳのオンオフを切り替えながら、電源線７３からＧＮＤ線７４へ流れる駆動電流Ｉを測定する。これによって、駆動回路７０と関係する動作の不良の大部分を検出することができる。
　加えて、不揮発性メモリトランジスタ７８の書き込みテストも行うことが好ましい。具体的には、ゲート制御信号線７９を用いて、不揮発性メモリトランジスタ７８が非通電状態を保持するように書き込む。続いて、（ｉ）ゲート制御信号線７９から動作用の制御ゲート電圧（非通電状態であるように書き込まれていない不揮発性メモリトランジスタ７８を通電状態にできる制御ゲート電圧）を供給し、（ｉｉ）行選択トランジスタ７５と駆動トランジスタ７７とテストトランジスタ８０とを通電状態にする。この状態で、電源線７３からＧＮＤ線７４へ流れる駆動電流Ｉを測定することによって、不揮発性メモリトランジスタ７８の書き込みをテストすることができる。書き込みテストも行った場合、書き込みテスト終了段階に、書き込みを紫外線照射などで消去する必要があり、そのための追加の設備が必要になると共に、テスト時間が伸びる。このため、書き込みテストは、省略されてもよい。
　さらに、図７に示すような回路構成により、集積回路チップ２０に発光アレイ３０を搭載後に、発光ユニット３１の発光テストを行い、不良の発光ユニット３１への電力供給を遮断可能である。具体的にはテストトランジスタ８０が非通電状態かつ不揮発性メモリトランジスタ７８が通電状態で、各発光ユニット３１について順次、行選択トランジスタ７５と駆動トランジスタ７７とを通電状態にし、各発光ユニット３１の発光特性を順次評価する。この段階で、全ての不揮発性メモリトランジスタ７８は、書き込まれておらず、非通電状態から通電状態になる閾値電圧が低い。このため、全ての不揮発性メモリトランジスタ７８は、ＬＥＤ表示チップ１が通常動作するときに、ゲート制御信号線７９から供給される動作用の制御ゲート電圧で、通電状態になることができる。
　全発光ユニット３１の発光特性を評価した後、不良の発光ユニット３１を含む画素４０においては、動作用の制御ゲート電圧では非通電状態のままであるように、不揮発性メモリトランジスタ７８に書き込む。これによって、不良の発光ユニット３１への電流供給は停止され、不良である発光ユニット３１を含む画素４０は、完全な黒画素（発光しない画素，電流を消費しない画素）になる。このように複数の画素４０に黒画素が混在しているＬＥＤ表示チップ１は、黒画素が許容される用途に活用可能であるので、歩留りを向上させることができる。
　本実施形態１のような発光ユニット３１が１個のＬＥＤを含む構成は、画素の小型化に適しており、画素数の多い表示装置に適している。また、表示装置の画素数が多いほど、１画素の重要性は低下するので、黒画素に対する許容度が大きくなり、本実施形態１のような複数の画素４０に黒画素が混在している構成に適している。
　（製造工程）
　以下に、ＬＥＤ表示チップ１の製造工程を、図８～図２４を参照して、詳細に説明する。
　図８は、実施形態１に係るＬＥＤ表示チップ１の組立例を説明するための図である。
　図８の（ａ）に示すように、サファイアウェハＷ２（第１異種基板，第２異種基板）に複数の発光アレイ３０をモノシリックに形成する。なお、発光アレイ３０を形成するウェハは、サファイア基板に限らず、砒化ガリウム基板、シリコン基板、炭化珪素基板、窒化アルミニュウム基板、およびスピネル基板などでも良く、その表面に発光アレイ３０を構成する化合物半導体層５１を成長でき、発光アレイ３０から選択的に剥離可能（分離可能）であるいわゆる異種基板であればよい。また、化合物半導体層５１の材料によって、選択可能な異種基板は異なる。
　次に、図８の（ｂ）に示すように、サファイアウェハＷ２をダイシングし、発光アレイ３０毎に切断分離する。
　それとは別に、図８の（ｃ）に示すように、シリコンウェハＷ１に複数の集積回路チップ２０をモノシリックに形成し、そして、図８の（ｄ）に示すように、各集積回路チップ２０の上に、発光アレイ３０を搭載する。なお、図８の（ｄ）では、全ての集積回路チップ２０の上に発光アレイ３０を搭載しているが、実際には、搭載前に各集積回路チップ２０が良品か不良品かをテストし、不良品の集積回路チップ２０の上には発光アレイ３０を搭載しなくてもよい。搭載しない場合、シリコンウェハＷ１の表面の平坦性を保つために、不良品の集積回路チップ２０の上に発光アレイ３０のダミーを搭載する事が好ましい。
　続いて、シリコンウェハＷ１をダイシングし、ＬＥＤ表示チップ１毎に切断分離する。そして、ＬＥＤ表示チップ１を各々リードフレームに搭載したり、樹脂封止したり、などする。なお、サファイアウェハＷ２は、非効率ではあるが、ダイシングされていない状態でシリコンウェハＷ１に接合され、シリコンウェハＷ１と共にダイシングされてもよい。非効率である理由は、通常、集積回路チップ２０は発光アレイ３０よりも大きいからである。複数の発光アレイ３０を、繋がっている状態で、対応する複数の集積回路チップ２０に接合するためには、発光アレイ３０同士の間に使わない無駄な領域を配置して、間隔を開けざるを得ない。このため、サファイアウェハＷ２およびその上に成長させた各種層が無駄になり、非効率的になる。無駄な領域を配置しないためには、集積回路チップ２０が発光アレイ３０と同じ大きさであれば良い。しかし、画素駆動回路アレイ部２４で駆動回路７０が占める面積は、発光アレイ３０で発光ユニット３１が占める面積と同等であり、かつ、集積回路チップ２０は、画像処理回路部２１と行選択回路部２２と列信号出力回路部２３とも備える必要があるので、同じ大きさにすることは極めて難しい。
　（発光アレイの製造）
　以下に、発光アレイ３０を製造する製造工程を、図９～図１５を参照して、詳細に説明する。図９～図１５は、一連の工程例を順に示すので、簡便のために、先の工程を示す図に記載した符号は、後の工程を示す図での記載を適宜省略する。
　図９～図１５は、本実施形態１に係る発光アレイ３０を製造する製造工程例を順に示す図である。
　まず、図９に示すように、サファイア基板５０の上面に凹凸パターンを形成する。この凹凸パターンによって、Ｎ側エピタキシャル層５２と後工程で形成するＮ側共通電極３３との接触面積が増えるので、その間の電気抵抗を低減することができる。この凹凸パターンは、形成されることが好ましいが、形成されなくてもよい。
　そして、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置を用いて、サファイア基板５０の上面の上にＮ側エピタキシャル層５２をエピタキシャル成長し、Ｎ側エピタキシャル層５２の上面の上に発光層５３をエピタキシャル成長し、発光層５３の上面の上にＰ側エピタキシャル層５４をエピタキシャル成長する。これにより、Ｎ側エピタキシャル層５２と発光層５３とＰ側エピタキシャル層５４とがこの順に積層された化合物半導体層５１が、凹凸パターンが形成されたサファイア基板５０の上に形成される。Ｎ側エピタキシャル層５２は層厚方向に導通する必要が有るため、内部に高抵抗層を含まない事が好ましく、層厚方向全体を通してＮ型の良導体である事が好ましい。
　化合物半導体層５１には、任意の化合物半導体層を用いてよく、例えば、赤色発光の場合、特許文献１のようにＡｌＩｎＧａＰ系を用い、緑色発光または青色発光または青紫色発光の場合、特許文献２のようにＩｎＧａＮ系を用いてもよい。本実施形態１では、１種類の化合物半導体層５１を、サファイア基板５０上に面一に形成しているが、これに限らず、複数種類の化合物半導体層を形成してもよい。
　化合物半導体層５１が青色発光のＩｎＧａＮ系の場合、例えば、Ｎ側エピタキシャル層５２は、サファイア基板５０側から順に、バッファ層、アンドープＧａＮ層、Ｎ型コンタクト層（ｎ－ＧａＮ層）、および、超格子層などの多層膜で構成されたＮ側バッファ層などが積層された複雑な多層構造（不図示）に形成されている。また、例えば、発光層５３は、ＩｎＧａＮからなる量子井戸層（不図示）とＧａＮからなる障壁層（不図示）とが繰り返し積層された多重量子井戸層に形成されている。また、例えば、Ｐ側エピタキシャル層５４は、サファイア基板５０側から順に、ＧａＮ層、Ｐ型ＡｌＧａＮ層、Ｐ型ＧａＮ層、およびＰ型コンタクト層（ｐ－ＧａＮ）などが積層された複雑な多層構造（不図示）に形成されている。
　そして、化合物半導体層５１の上面の上に、酸化インジウム錫（ＩＴＯ）など透明導電材料を堆積して、透明導電膜５５を形成する。光取出し効率を向上のために、Ｐ側エピタキシャル層５４とＰ側個別電極４２との間に透明導電膜５５及び後述の保護膜５７（図１１参照）を形成し、両者間を離して両者間の最短距離を長くすることが好ましい。なお、透明導電膜５５は、化合物半導体層５１に接して界面反射率が高い金属薄膜、例えばアルミニュウムまたは銀などの薄膜を含む金属多層膜で置き換えられてもよい。また、発光ユニット３１の大きさが数μｍサイズなどのように小さい場合には、透明導電膜５５を省略することもできる。このため、例えば、透明導電膜５５の加工がウエットエッチングでしか出来ず、微細なパターニングが難しい場合には、透明導電膜５５を省略することもある。
　続いて、図１０に示すように、例えばフォトリソグラフィによって、透明導電膜５５を部分的に除去してパターンニングし、Ｎ側エピタキシャル層５２と発光層５３とＰ側エピタキシャル層５４とを部分的にエッチングで除去する。これによって、化合物半導体層５１に、メサ５６をユニット（発光ユニット３１，配線ユニット３２）毎に形成することができる。配線ユニット３２では、メサ５６をＮ側電極領域３４にのみ形成し、Ｎ側エピタキシャル層露出領域３５では、発光層５３とＰ側エピタキシャル層５４とを完全に除去して、Ｎ側エピタキシャル層５２を露出させる。発光ユニット３１と配線ユニット３２とで、メサ５６の積層構造は同一であるが、大きさおよび形状は異なっていてもよい。なお、メサ５６の傾斜側面は、ＬＥＤ表示チップ１の表示面側、すなわち図１０上側を向いていることが好ましい。この向きにより、ＬＥＤ表示チップ１の表示面と略平行に発光層５３から出射された光を、Ｎ側エピタキシャル層５２方向に反射し、光の取出し効率を向上できる。さらに、メサ５６の傾斜側面はＬＥＤ表示チップ１の表示面に対して、３５度以上５５度以下傾斜していることが好ましく、約４５度傾斜していることが特に好ましい。この傾斜角度により、ＬＥＤ表示チップ１の表示面と略平行に発光層５３から出射された光を、ＬＥＤ表示チップ１の表示面と略直交に反射し、取出し効率をより向上できる。
　続いて、図１１に示すように、保護膜５７を、例えば二酸化珪素等の絶縁体を用いて、化合物半導体層５１および透明導電膜５５の露出面を全て覆うように、形成する。保護膜５７は、メサ５６各々の側壁部を覆うので、側壁部に露出しているＰＮ接合（Ｎ側エピタキシャル層５２とＰ側エピタキシャル層５４とのＰＮ接合）間のリークを防止することができる。
　続いて、図１２に示すように、例えばフォトリソグラフィによって、保護膜５７を部分的に除去して、Ｐ側コンタクトホール５８およびＮ側コンタクトホール５９を保護膜５７に開口する。これにより、透明導電膜５５は、発光ユニット３１で、Ｐ側コンタクトホール５８から部分的に露出される。Ｎ側エピタキシャル層５２は、配線ユニット３２のＮ側エピタキシャル層露出領域３５で、Ｎ側コンタクトホール５９から部分的に露出される。
　透明導電膜５５を形成しなかった場合、Ｐ側エピタキシャル層５４が発光ユニット３１で、Ｐ側コンタクトホール５８から部分的に露出する。この場合、Ｐ側個別電極４２がＰ側エピタキシャル層５４と直接接触する面積を大きくするために、Ｎ側コンタクトホール５９を大きく開口することが好ましい。
　続いて、図１３に示すように、例えば金属蒸着法などによって、電極膜を、（ｉ）保護膜５７と（ｉｉ）保護膜５７から露出している透明導電膜５５またはＰ側エピタキシャル層５４と（ｉｉｉ）保護膜５７から露出しているＮ側エピタキシャル層５２との上に形成する。電極膜は、例えば、Ａｌ／Ｎｉ／Ｐｔ／Ｎｉ／Ａｕ等の多層構造を有するように形成される。発光ユニット３１を含む画素４０の輝度を高めるために、この電極膜は、発光ユニット３１が発光する光を反射することが好ましい。
　そして、例えばフォトリソグラフィによって、電極膜を部分的に除去して、Ｐ側個別電極４２とＮ側配線電極４３とを形成する。Ｐ側個別電極４２は、発光ユニット３１毎に形成されており、Ｐ側コンタクトホール５８を通ってＰ側エピタキシャル層５４と接触している。Ｎ側配線電極４３は、配線ユニット３２毎に形成されており、Ｎ側コンタクトホール５９を通ってＮ側エピタキシャル層５２と接触している。
　続いて、図１４に示すように、メサ５６間の凹部の底部に、サファイア基板５０の上面に到達するユニット分離溝６０を形成する（発光ユニット分離工程および接続ユニット分離工程）。これによって、各ユニット（発光ユニット３１，配線ユニット３２）の化合物半導体層５１は、完全に分離されるので、各ユニットはユニット分離される。同時に、発光アレイ３０の外周よりも外側の化合物半導体層５１を除去し、発光アレイ３０の外周を明確にする。
　続いて、図１５に示すように、少なくともメサ５６間の凹部とユニット分離溝６０との中に反射材６２を埋め込む（反射材充填工程）。好ましくは、Ｐ側個別電極４２とＮ側配線電極４３のメサ５６の頭頂の上にある部分とが露出するように、反射材６２を埋め込むことが好ましい。露出させるために、全面的に反射材６２を塗布した後に、Ｐ側個別電極４２を覆う反射材６２をエッチバックなどによって除去してもよい。あるいは、光硬化性を有する樹脂材によって反射材６２を構成し、液状の反射材６２を少なくともメサ５６間の凹部とユニット分離溝６０との中に充填し、光露光技術によって所望のパターンに反射材６２を硬化させてもよい。
　また、反射材６２は、集積回路チップ２０の上に反転して搭載した時に隙間が開かないように、少なくともＮ側エピタキシャル層露出領域３５を覆うように形成されることが好ましい。また、反射材６２は、発光アレイ３０の外周よりも外側にはみ出さないように形成されることが好ましい。はみ出した場合、図８の（ａ）から（ｂ）に示すサファイアウェハＷ２のダイシングのときに、反射材６２が破断し、発光アレイ３０の端部形状が乱れたり、ダストが発生して付着したりする可能性が有るからである。
　反射材６２は、発光ユニット３１が発光する光を反射する材料であり、例えば、シリコーン樹脂に白色顔料を混合した複合材料である。
　以上のように、図９～図１５に示される工程を経て、図８の（ａ）に示されるような発光アレイ３０がモノシリックに形成されたサファイアウェハＷ２が完成する。なお、図８～図１５に示す工程例では、発光ユニット３１と配線ユニット３２とを同じサファイア基板５０の上に形成したが、これに限らない。例えば、発光ユニット３１と配線ユニット３２とを別個の基板に形成して組み合わせてもよい。この場合、発光アレイ３０のサイズを、具体的には、発光アレイ３０が含む発光ユニット３１の数を、変更可能であるという利点があるが、集積回路チップ２０に搭載するため工程が複雑になる。また、発光アレイ３０に含まれる複数の発光ユニット３１を複数の異なる基板上に形成してもよい。この場合、異なる種類の発光ユニット３１を同一の集積回路チップ２０に搭載可能であるという利点があるが、発光ユニット３１の発光特性の分散が大きくなりやすく、搭載する組立工程がさらに複雑になる。したがって、画像を均一に表示可能なＬＥＤ表示チップ１を、経済的に提供するために、Ｎ行かつＭ列の発光ユニット３１と配線ユニットとが配置された発光アレイ３０をモノシリックに形成することが好ましい。
　（発光アレイの搭載）
　以下に、発光アレイ３０を集積回路チップ２０に搭載する組立工程を、図８および図１６～図２０を参照して、詳細に説明する。図１６～図２３は、一連の製造工程例を順に示すので、簡便のために、先の工程を示す図に記載した符号は、後の工程を示す図での記載を適宜省略する。
　図１６～図２０は、本実施形態１に係る発光アレイ３０を集積回路チップ２０に搭載する組立工程例を順に示す図である。図１６～図２３における発光アレイ３０は、図９～図１５のように製造した発光アレイ３０であるが、これに限らず、別の工程または構造で製造した発光アレイであってもよい。
　まず、図１６に示すように、発光アレイ３０のサファイア基板５０を研磨して、薄くする。研磨後のサファイア基板５０の厚さは、用途などによるが、一般的に３０μｍ以上２００μｍ以下である。
　続いて、図８の（ａ）から（ｂ）のように、例えばレーザステルスダイシング装置を用いて、サファイアウェハＷ２を発光アレイ３０毎にダイシングする。なお、発光アレイ３０単位のダイシングは、通常のＬＥＤ単位のダイシングと同様に実施可能である。
　続いて、図１７に示すように、発光アレイ３０を上下反転し、集積回路チップ２０の上に配置する。これによって、発光アレイ３０のサファイア基板５０の反対側の面は、集積回路チップ２０の搭載面に向かい合う。また、各発光ユニット３１のＰ側個別電極が各駆動回路７０のＰ側電極４６と相対し、かつ、配線ユニット３２のＮ側配線電極４３のメサ５６の頭頂の上にある部分がＮ側電極４７と相対するように、発光アレイ３０を、集積回路チップ２０の上で正確に位置合わせする。
　図１７に示す例において、集積回路チップ２０の搭載面側には、樹脂層６５が設けられており、Ｐ側電極４６およびＮ側電極４７の上には、マイクロバンプ６６が設けられているが、これに限らない。樹脂層６５とマイクロバンプ６６との組み合わせは、異方性導電樹脂または異方性導電テープで置き換えられてもよい。異方性導電膜は導電粒子を分散させた樹脂材であり、加圧接着された部分では各導電粒子の近接及び相互の接触によって導電経路を形成できるが、加圧接着されない部分では導電経路が形成されずに電気的な絶縁性が維持される。また、異方性導電テープは、テープ状に加工された異方性導電膜である。
　そして、発光アレイ３０を集積回路チップ２０に接着する。このとき、樹脂層６５が接着剤として機能し、発光アレイ３０が集積回路チップ２０に接着されて、固定される。このとき、発光アレイ３０は、サファイア基板５０を備えた状態なので、接着に耐える十分な機械的強度を備える。仮に、サファイア基板５０が無い場合、発光アレイ３０の取り扱いが困難になるので、サファイア基板５０の剥離は、発光アレイ３０の集積回路チップ２０への接合後が好ましい。
　図１７の工程において、発光アレイ３０と集積回路チップ２０とを貼り合せる際の温度は、出来る限り室温（約２０℃）に近付けることが好ましく、例えば、１２５℃以下が好ましい。集積回路チップ２０を構成するシリコン基板４５に対して、サファイア基板５０（異種基板）は、熱膨張係数が大きく異なる。温度変化によって、相対的な位置ずれが起きる為、高温で接着すると、（ｉ）接合すべき電極同士がずれてしまうという問題、ならびに（ｉｉ）接合後にサファイア基板５０を室温に戻した際に、発光アレイ３０の内部に大きな歪みが生じるといった問題が発生する。例えば、発光アレイ３０のサイズが１０ｍｍ程度であり、該発光アレイ３０の各電極（Ｐ側個別電極４２，Ｎ側配線電極４３のうちＮ側電極４７と向かい合う部分）のサイズが３μｍ程度であるとする。この場合、各電極の位置ずれを１．５μｍまで許容するとすれば、許容できる温度上昇は最大１００℃程度となる。（シリコン、サファイアの熱膨張係数を、それぞれ、２．６ｐｐｍ／Ｋ、７．５ｐｐｍ／Ｋとした。）従って、大凡、１２５℃以下に抑えることが好ましい。
　図１６に示すように、Ｐ側個別電極４２およびＮ側配線電極４３が、発光アレイ３０の表面から少し突出するように、反射材６２は形成されることができる。このため、各発光ユニット３１のＰ側個別電極と各駆動回路７０のＰ側電極４６との間、および配線ユニット３２のＮ側配線電極４３の部分とＮ側電極４７との間の異方性導電膜のみを加圧することができる。
　樹脂層６５の厚さは、（ｉ）集積回路チップ２０に発光アレイ３０を接合可能な接着力を備えるように、（ｉｉ）後の工程の熱圧着で、マイクロバンプ６６がＰ側個別電極４２およびＮ側配線電極４３の部分に接触、すなわち、接触しない不良が発生しないように、（ｉｉｉ）該熱圧着で、集積回路チップ２０と発光アレイ３０との間に大きなボイドが形成されないように、調整されることが好ましい。なお、集積回路チップ２０と発光アレイ３０との間の小さなボイドは、発光ユニット３１の発光特性および信頼性に悪影響を及ぼさないので、許容可能である。
　マイクロバンプ６６は、例えば金で形成されており、例えば直径または一辺が０．５μｍ以上５μｍ以下の底面と０．３μｍ以上３μｍ以下の高さとを有する円錐台または角錐台である。所望の底面および高さを有するマイクロバンプ６６は、例えば、（ｉ）所望の底面に相当する開口が、Ｐ側電極４６およびＮ側電極４７の上に設けられたレジストパターンを、シリコン基板４５の上に形成し、（ｉｉ）このレジストパターンの上から、蒸着法、電界メッキ法、または無電解メッキ法などで、金などの材料を、所望の高さに相当する厚さの薄膜に形成し、（ｉｉｉ）レジストパターンをリフトオフすることによって形成されることができる。あるいは、例えば、ブロックコポリマーの自己組織化を利用することによって、形成されることができる。
　ブロックコポリマーの自己組織化を利用する方法の１つは、例えば、（ｉ）ブロックコポリマーの一種であるポリスチレンブロックポリ２ビニルピリジン（polystyrene-block-poly（2-vinylpyridine））をシリコン基板４５上にスピンコートし、（ｉｉ）テトラクロロパラジウム酸ナトリウム（Ｎａ２ＰｄＣｌ４）水溶液にスピンコート膜を浸漬し、ポリスチレンブロックポリ２ビニルピリジン内の２ビニルピリジン（2-vinylpyridine）コアにパラジウムイオンを選択的に析出させ、（ｉｉｉ）プラズマ処理によってポリスチレンブロックポリ２ビニルピリジンを除去する。この方法では、数十ｎｍサイズのパラジウムナノ粒子を、１００ｎｍから３００ｎｍ程度の間隔で析出させる事で、マイクロバンプ６６とすることができる。この方法では、パラジウムナノ粒子がファンデルワールス力による接着力を有するため、樹脂層６５を省略する事もできる。また、高価な装置が不要であり、かつ、室温で集積回路チップ２０のＰ側電極４６およびＮ側電極４７を、発光アレイ３０のＰ側個別電極４２およびＮ側配線電極４３に接続できると言う利点があり、大変、好ましい。
　続いて、図１８に示すように、レーザリフトオフ法などによって、サファイア基板５０を化合物半導体層５１から選択的に剥離する（第１異種基板分離工程および第２異種基板分離工程）。この剥離は、シリコンウェハＷ１のダイシングよりも前に行うことが好ましい。なぜならば、発光アレイ３０は、画素駆動回路アレイ部２４の上に位置合わせされているので、剥離のためにレーザを照射する位置がシリコンウェハＷ１において特定されており、レーザ照射をシリコンウェハＷ１単位で容易かつ高効率に位置合わせできるからである。逆に、シリコンウェハＷ１のダイシングよりも後に行うと、レーザ照射を集積回路チップ２０単位でおこなうこととなり、作業効率が低下する。なお、レーザリフトオフ法以外には、例えば、発光アレイ３０を形成する基板がシリコン基板の場合には、ウエットエッチングおよびプラズマエッチングが使用できる。また、砒化ガリウム基板の場合には、フッ化水素ＨＦ等により溶解可能なエピタキシャル層を、Ｎ側エピタキシャル層５２と該基板との間の犠牲層に使うことによって、化合物半導体層５１をケミカルリフトオフする事が出来る。
　続いて、図１９に示すように、加熱および加圧（熱圧着）によって、Ｐ側電極４６の上のマイクロバンプ６６をＰ側個別電極４２に密着させ、Ｎ側電極４７の上のマイクロバンプ６６をＮ側配線電極４３に密着させて、金属・金属接合を形成する。これによって、発光ユニット３１のＰ側個別電極４２は、集積回路チップ２０のＰ側電極４６に接続され、配線ユニット３２のＮ側配線電極４３は、集積回路チップ２０のＮ側電極４７に接続される。発光ユニット３１のＰ側個別電極４２と、配線ユニット３２のＮ側配線電極４３のメサ５６の上にある部分とは、同じ高さ（発光アレイ３０の厚さ方向の位置）にあるので、容易に同時に接続することができる。本工程の温度は、図１７の貼り合せ工程と異なり、３００℃程度の高温であってもよい。サファイア基板５０が既に発光アレイ３０から剥離されており、かつ、ユニット分離にともない、本構成では化合物半導体層５１は発光ユニット３１毎に分割されているため、材料間の熱膨張係数差の影響は限定的である。各発光ユニット３１の間を埋める反射材６２は、サファイア基板５０および化合物半導体層５１に比べれば、柔らかく、大きな問題は生じない。
　上述の図１７から図１９に示したフリップ・チップ・ダイボンディングは、フリップ・チップ・ダイボンディング装置によって、行われることができる。あるいは、発光アレイ３０へのダイシング後、サファイア基板５０が上を向いた状態より、通常のダイボンディング装置によって、集積回路チップ２０上に搭載することもできる。レーザステルスダイシングでは、サファイア基板５０が上を向いて、シート上に貼り付けられている。このため、発光アレイ３０同士を分離した後、発光アレイ３０を別シートに貼り換え、発光アレイ３０を検査し、洗浄した後、図１７の搭載工程を行う上では、フリップ・チップ・ダイボンディング装置の方が、発光アレイ３０の接続面へのゴミの付着の恐れが少なく、工程も簡略である。しかし、フリップ・チップ・ダイボンディング装置は高価であり、スピードも遅い。このため、一旦、発光アレイ３０を別シートに貼り換えた後、通常のダイボンディング装置によって、搭載工程を行うこともできる。
　続いて、図２０に示すように、発光アレイ３０のＮ側エピタキシャル層５２の上にＮ側共通電極３３を形成する（ユニット間接続工程）。Ｎ側共通電極３３は、発光層５３からの光が透過可能なように、ＩＴＯ等の透明電導材料の膜であることが好ましい。あるいは、発光ユニット３１の外周部のみを覆う井桁状の金属電極の網であることも好ましく、透明電導材料の膜と金属電極の網とを組み合わせることも好ましい。これによって、発光ユニット３１のＮ側エピタキシャル層５２が、Ｎ側共通電極３３と、配線ユニット３２のＮ側エピタキシャル層５２と、Ｎ側配線電極４３と、マイクロバンプ６６とをこの順で通って、集積回路チップ２０のＮ側電極４７に接続される。したがって、発光ユニット３１は、実質的にフリップ・チップ・ボンディングのみで、図７のように駆動回路７０に接続される。そして、発光アレイ３０と集積回路チップ２０との間の電流経路が完成するので、発光アレイ３０の発光テストが可能になる。
　以上のように、図９～図１４および図２２に示される工程によって、発光ユニット３１および配線ユニット３２は、モノリシックに形成される（発光ユニット形成工程および接続ユニット形成工程）。また、図１７および図１９に示される工程によって、発光ユニット３１および配線ユニット３２は集積回路チップ２０に搭載される（発光ユニット搭載工程および接続ユニット搭載工程）
　（変形例１）
　以下に、ＬＥＤ表示チップ１に波長変換層６８を設ける場合の、ＬＥＤ表示チップ１を製造する製造工程の変形例を図２１～図２２を参照して、詳細に説明する。図２１～図２３は、図１６～図１９に示した工程の後に続く一連の製造工程例を順に示すので、簡便のために、先の工程を示す図に記載した符号は、後の工程を示す図での記載を適宜省略する。
　図２１～図２３は、波長変換層６８を設ける場合に、図１６～図１９に示した工程の後に続いて行う工程例を示す図である。
　図１９に示した工程に続いて、図２１に示すように、集積回路チップ２０と発光アレイ３０との間の段差を、平坦化層６７で埋める。平坦化層６７は、図８の（ｄ）を参照して、シリコンウェハＷ１の、発光アレイ３０が搭載されていないスペースに形成する。平坦化層６７を形成しない場合、発光アレイ３０の厚さ２μｍから１０μｍ程度の段差が、シリコンウェハＷ１上にある。このため、波長変換層６８を塗布するときに、ストリエーションと呼ばれるウェハの中心から動径方向に筋状に走るパターンが生じ、膜厚分布に大きな差が生じる。発光アレイ３０とほぼ同じ厚さの平坦化層６７を発光アレイ３０間のスペースに形成すると、段差が無くなるので、この膜厚分布の差を回避することができる。なお、発光アレイ３０と平坦化層６７との厚さの差は、±０．３μｍ以内が好ましく、更に±０．１μｍ以内が好ましい。
　平坦化層６７は、感光性樹脂を用いて、発光アレイ３０間のスペースのみに残され、焼き固められることが好ましい。例えば、光硬化性樹脂を用いて、発光アレイ３０が搭載されていないスペース部分に光を照射して、樹脂を硬化させても良い。或いは、光分解性樹脂を用いて、発光アレイ３０部分に光を照射し、発光アレイ部の樹脂を除去しても良い。また、平坦化層６７は、発光ユニット３１が発光する光を少なくとも遮断できる遮光樹脂であることが好ましい。遮光樹脂を用いた場合、ＬＥＤ表示チップ１の完成後に、平坦化層６７は、ＬＥＤ表示チップ１への外光の入射を防止する遮光層として機能することができる。この様な遮光層が無い場合には、シリコン基板４５内で吸収された光によって、集積回路チップ２０が誤動作する場合があるので、平坦化層６７は遮光性を持つことが好ましい。なお、集積回路チップ２０の外部接続端子（電極パッドなど）を集積回路チップ２０の搭載面側に設ける場合には、平坦化層６７に外部接続端子のための開口を設ける必要がある。
　続いて、図２２に示すように、発光アレイ３０のＮ側エピタキシャル層５２の上にＮ側共通電極３３を形成する。
　続いて、図２３に示すように、波長変換層６８を、各発光ユニット３１の上に形成する。波長変換層６８には、各種の蛍光体層、量子ドット波長変換層、および量子井戸層薄膜による波長変換層などを用いることができる。蛍光体は比較的コストが低く、その性能が長期間安定しているという利点がある。量子ドット波長変換層は発光スペクトルの半値幅が狭く、その色域を拡大できるという利点がある。また、波長変換層６８を単体材料で構成する必要は無い。たとえば、白色発光する蛍光体によって蛍光体層を形成し、所望の色のカラーフィルターを蛍光体層の上に配置して、各画素４０が所望の色の光を出射するようにしてもよい。この場合、波長変換層６８は、白色発光蛍光体層とカラーフィルター層との２層構成となる。
　そして、さらに、波長変換層６８の間を遮光層６９で埋めることが好ましく、遮光層６９を配線ユニット３２の上にも形成することが好ましい。また、反射材６２は、波長変換層６８が波長変換した光も反射可能であることが好ましい。
　このように波長変換層６８を設ける構成は、例えば、青紫色ＬＥＤを用いることができるので、好ましい。青紫色ＬＥＤは、例えば波長４０５付近の近紫外光を発光するが、発光効率が高く、かつ、波長変換層６８の励起光率も高い。このため、青紫色ＬＥＤを用いることによって、ＬＥＤ表示チップ１の電力消費量を低減することができる。さらに、近紫外光に対する人間の視感度は低く、波長変換層６８を透過して外部に出射される近紫外光成分が多少あっても、画素４０の色純度を低下させる作用が少ないという利点がある。
　また、波長変換層６８を設ける構成は、特に、赤色単色表示のＬＥＤ表示チップ１に好ましい。波長変換層６８が設けられない構成では、発光ユニット３１自体が赤色単色発光する必要があり、発光ユニット３１は、ＡｌＩｎＧａＰ系の赤色ＬＥＤである。ＡｌＩｎＧａＰ系の赤色ＬＥＤは、ＩｎＧａＮ系のＬＥＤよりも、発光波長および発光強度の温度依存性が大きく、温度上昇による色味および輝度の変動を抑制する必要がある。一方、波長変換層６８が設けられる構成では、他の色を発光するＬＥＤ例えば、ＩｎＧａＮ系の青紫色ＬＥＤを用いることができる。ＩｎＧａＮ系の青紫ＬＥＤは、発光ピーク波長が４０５ｎｍ付近にあり、発光波長および発光強度の温度依存性が小さいので、取り扱いが容易である。このため、青紫色ＬＥＤと波長変換層６８とを組み合わせた構成によって、青紫色ＬＥＤを用いたＬＥＤ表示チップ１と同様に取り扱いが容易な、赤色単色表示のＬＥＤ表示チップ１を実現することができる。
　なお、ＩｎＧａＮ系の青紫色ＬＥＤは、ＩｎＧａＮ系の青色ＬＥＤと同等の構成であり、発光層５３である多重量子井戸層を構成するＩｎＧａＮ層のＩｎ濃度が低いことによって、発光波長が短波長化している点が、青色ＬＥＤとの主な相違である。したがって、青紫色ＬＥＤを用いた発光アレイ３０は、青色ＬＥＤを用いた発光アレイ３０と同様に、図９～図１９に示した工程例で製造可能である。
　（変形例２）
　以下に、発光アレイ３０を剥離用基板６３と転写用基板６４とに移し替える場合の、ＬＥＤ表示チップ１を製造する製造工程の変形例を図２４を参照して、詳細に説明する。図２４の（ａ）～（ｅ）は、図９～図１５に示した工程の後に続く一連の製造工程例を順に示すので、簡便のために、先の工程を示す図に記載した符号は、後の工程を示す図での記載を適宜省略する。
　図２４は、発光アレイ３０を剥離用基板６３と転写用基板６４とに移し替える場合に、図９～図１５に示した工程の後に続いて行う工程例を示す図である。
　発光アレイ３０を集積回路チップ２０に搭載する方法は、図１７のように、サファイア基板５０を発光アレイが備えた状態で集積回路チップ２０の上に配置する方法のほかに、図２４のように、発光アレイ３０を剥離用基板６３と転写用基板６４に移し替える方法がある。
　図１５に示す工程に続いて、図２４の（ａ）のように、剥離用基板６３に発光アレイ３０を接着した後、図２４の（ｂ）のように、サファイア基板５０を発光アレイ３０から選択的に剥離する。そして、図２４の（ｃ）のように、転写用基板６４に発光アレイ３０を接着した後、図２４の（ｄ）のように、剥離用基板６３を発光アレイ３０から剥離する。そして、図２４の（ｅ）のように、転写用基板６４を含む発光アレイ３０を、上下反転し、集積回路チップ２０の上に配置し、位置合わせをしてから、集積回路チップ２０に接着する。
　図２４に示すような工程を経る場合、接着されるとき、発光アレイ３０は、転写用基板６４を備えた状態なので、図１６～図１７に示すような工程を経る場合と同様に、十分な機械的強度を備える。また、樹脂層６５とマイクロバンプ６６との組み合わせは、異方性導電樹脂または異方性導電テープで置き換えられてもよい。
　続いて、転写用基板６４を発光アレイ３０から選択的に剥離すると、図１８に示したような構成を得ることができる。
　（表示システム）
　以下に、図２５を参照して、表示システム７を詳細に説明する。
　図２５は、本実施形態１に係るＬＥＤ表示チップ１（１Ｂ，１Ｇ，ＡＲ）を用いた表示システム７の概略構成を示す図である。
　図２５に示すように、表示システム７は、青色ＬＥＤ表示チップ１Ｂ、緑色ＬＥＤ表示チップ１Ｇ、赤色ＬＥＤ表示チップ１Ｒ、中央制御装置５、およびプリズム６を備え、任意で、図示しない光学系などを備える。また、表示システム７は、投影面８に画像（図２５では“Ｐ”）を投影する。
　青色ＬＥＤ表示チップ１Ｂと緑色ＬＥＤ表示チップ１Ｇと赤色ＬＥＤ表示チップ１Ｒとは、各々、図１～図２４を参照して上記で説明したＬＥＤ表示チップ１である。
　青色ＬＥＤ表示チップ１Ｂは、画素４０から出射される光の色が青色であり、青色の単色画像を投影できる。画素４０は、波長変換層６８なしで発光ユニット３１が直接青色で発光する構成であっても、発光ユニット３１が発光した光を波長変換層６８が青色の光に変換する構成であってもよい。
　緑色ＬＥＤ表示チップ１Ｇも同様に、画素４０から出射される光の色が緑色であり、緑色の単色画像を投影できる。赤色ＬＥＤ表示チップ１Ｒも、同様に、画素４０から出射される光の色が赤色であり、赤色の単色画像を投影できる。
　中央制御装置５は、カラー画像の画像データを、青色と緑色と赤色との単色画像の画像データに分解し、各単色画像の画像データを青色ＬＥＤ表示チップ１Ｂと緑色ＬＥＤ表示チップ１Ｇと赤色ＬＥＤ表示チップ１Ｒとに供給する。
　プリズム６は、青色ＬＥＤ表示チップ１Ｂと緑色ＬＥＤ表示チップ１Ｇと赤色ＬＥＤ表示チップ１Ｒとが投影する単色画像を合成する。これによって、投影面に、赤色と緑色と青色との単色画像が合成されたカラー画像を、表示システム７は投影することができる。また、青色ＬＥＤ表示チップ１Ｂと緑色ＬＥＤ表示チップ１Ｇと赤色ＬＥＤ表示チップ１Ｒと各々の発光ユニット３１は、投影表示されるカラー画像を構成する画素に１対１対応する。
　表示システム７は、従来の光学スイッチを用いる表示システムと比べて、より明るく画像を投影できるので、より大画面の投影表示に適する。
　〔実施形態２〕
　本発明の他の実施形態２について、図２６～図３６に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図２６は、図１に示したＬＥＤ表示チップ１のＡＡ矢視断面図に相当し、本実施形態２に係るＬＥＤ表示チップ１の断面図である。
　図２６に示すように、本実施形態２に係る発光アレイ３０は、前記実施形態１に係る発光アレイ３０と同様に、Ｎ側エピタキシャル層５２と発光層５３とＰ側エピタキシャル層５４とがこの順に積層された化合物半導体層５１と、化合物半導体層５１と透明導電膜５５とを保護するための保護膜５７と、保護膜５７に設けられたＮ側コンタクトホール５９を通じてＮ側エピタキシャル層５２に接触しているＮ側配線電極４３と、ユニット（発光ユニット３１および配線ユニット３２）毎に分離されている化合物半導体層５１の間に充填されている反射材６２と、Ｎ側エピタキシャル層５２に接するＮ側共通電極３３とを備える。
　また、本実施形態２に係る発光アレイ３０は、前記実施形態１に係る発光アレイ３０と異なり、Ｐ側エピタキシャル層５４に接する第１透明導電膜パターン５５ａおよび第２透明導電膜パターン５５ｂと、保護膜５７に設けられた第１Ｐ側コンタクトホール５８ａを通じて第１透明導電膜パターン５５ａに接触している第１Ｐ側個別電極４２ａと、保護膜５７に設けられた第２Ｐ側コンタクトホール５８ｂを通じて第２透明導電膜パターン５５ｂに接触している第２Ｐ側個別電極４２ｂと、を備える。
　本実施形態２に係る発光アレイ３０は、前記実施形態１に係る発光アレイ３０と同様に、複数の発光ユニット３１と複数の配線ユニット３２とから構成されている。本実施形態２に係る発光ユニット３１は、前記実施形態１に係る発光ユニット３１と異なり、第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂと（２個の発光素子）を含む。
　図２６に示すように、本実施形態２に係る集積回路チップ２０は、前記実施形態１に係る集積回路チップ２０と同様に、シリコン基板４５とマイクロバンプ６６と樹脂層６５とを備える。本実施形態２に係る集積回路チップ２０は、前記実施形態１に係る集積回路チップ２０と異なり、シリコン基板４５の最上面に形成された第１Ｐ側電極４６ａおよび第２Ｐ側電極４６ｂと２分割されたＮ側電極４７とを備える。シリコン基板４５には、発光アレイ３０の発光ユニット３１を駆動するための駆動回路７０が形成されており、各駆動回路７０は、Ｐ側電極４６を備える。
　シリコン基板４５には、発光アレイ３０の発光ユニット３１を駆動するための駆動回路７０が形成されており、各駆動回路７０は、前記実施形態１と異なり、第１Ｐ側電極４６ａと第２Ｐ側電極４６ｂとを備える。
　したがって、本実施形態１に係るＬＥＤ表示チップ１は、前記実施形態１に係るＬＥＤ表示チップ１から、下記二点で異なるが、その他の構成は同等である。
・発光ユニット３１は、１個のＬＥＤを含む構成から、２個のＬＥＤ（第１ＬＥＤ４１ａ，第２ＬＥＤ４１ｂ）を含む構成に変更されている。
・駆動回路７０は、１個のＬＥＤを駆動するための回路構成から、２個のＬＥＤを駆動するための回路構成に変更されている。
　（発光アレイ）
　以下、本実施形態２に係る発光アレイ３０を、図２７を参照して、詳細に説明する。
　図２７は、図３の破線囲みＢの拡大図に相当し、図２６に示した第１Ｐ側個別電極４２ａおよび第２Ｐ側個別電極４２ｂおよびＮ側配線電極４３がある側から、本実施形態２に係る発光アレイ３０を見た平面図である。図示の便宜上、途中を省略して、図２７左側に発光アレイ３０の内部を示し、図２７右側に発光アレイ３０の端部を示す。
　図２７に示すように、発光ユニット３１において、第１Ｐ側個別電極４２ａは、破線で示された第１Ｐ側コンタクトホール５８ａを通って第１透明導電膜パターン５５ａに接触している。また、第２Ｐ側個別電極４２ｂは、破線で示された第２Ｐ側コンタクトホール５８ｂを通って第２透明導電膜パターン５５ｂに接触している。このように、図２７に示す本実施形態１に係る発光ユニット３１の構成は、２個のＬＥＤ（第１ＬＥＤ４１ａ，第２ＬＥＤ４１ｂ）に対応して、図４に示した前記第１実施形態に係る構成から２分割されている。
　化合物半導体層５１は２分割されておらず、発光ユニット３１毎に一体である。青色ＬＥＤを構成するＩｎＧａＮ系化合物半導体では、Ｐ側エピタキシャル層５４の比抵抗が非常に高く、Ｐ側エピタキシャル層５４を横方向（発光アレイ３０の面内方向）に流れる電流が無視できる為、このように一体であってもよい。なお、Ｐ側エピタキシャル層５４の横方向の電流が無視できない程大きな場合は、Ｐ側エピタキシャル層５４も２分割する必要が有る。例えば、２個のＬＥＤ（第１ＬＥＤ４１ａ，第２ＬＥＤ４１ｂ）各々を、独立したメサに構成してもよい。この場合でも、Ｎ側エピタキシャル層５２は、一体で、共有されてもよい。
　なお、配線ユニット３２においても、透明導電膜５５が第１透明導電膜パターン５５ａと第２透明導電膜パターン５５ｂとに分割されている。これは、配線ユニット３２の構造を発光ユニット３１の構造と類似させた結果に過ぎず、配線ユニット３２では、図４のように一体であってもよい。
　（集積回路チップ）
　以下、本実施形態２に係る集積回路チップ２０を、図２８を参照して、詳細に説明する。
　図２８は、図５の破線囲みＣの拡大図に相当し、図２６に示した第１Ｐ側電極４６ａおよび第２Ｐ側電極４６ｂおよびＮ側電極４７がある側から、本実施形態２に係る集積回路チップ２０を見た平面図である。図示の便宜上、途中を省略して、図２８左側に集積回路チップ２０の内部を示し、図２８右側に集積回路チップ２０の端部を示す。
　図２８に示すように、駆動回路７０は、発光アレイ３０の第１Ｐ側個別電極４２ａに対応して、第１Ｐ側電極４６ａを備え、発光アレイ３０の第２Ｐ側個別電極４２ｂに対応して、第２Ｐ側電極４６ｂを備える。
　なお、配線ユニット３２のＮ側配線電極４３に対応する集積回路チップ２０のＮ側電極４７も、図６と比べて２分割されている。これは、Ｎ側電極４７の構造を第１Ｐ側電極４６ａおよび第２Ｐ側電極４６の構造と類似させた結果に過ぎず、図６のように１体であってもよい。
　（駆動回路）
　以下に、本実施形態２に係る駆動回路７０を、図２９を参照して詳細に説明する。
　図２９は、実施形態２に係る駆動回路７０の一例を示す回路図である。
　図２９に示す本実施形態２に係る駆動回路７０は、図７に示す前記実施形態１に係る駆動回路７０と同様に、行選択信号線７１と、列信号線７２と、電源線７３と、Ｎ側電極４７と、ＧＮＤ線７４とに接続されており、行選択トランジスタ７５と、電圧保持キャパシタ７６と、駆動トランジスタ７７とを備える。
　図２９に示す駆動回路７０は、図７に示す駆動回路７０と異なり、第１制御ゲート電圧を供給する第１ゲート制御信号線７９ａおよび第２制御ゲート電圧を供給する第２ゲート制御信号線７９ｂ、に接続されており、第１不揮発性メモリトランジスタ７８ａおよび第２不揮発性メモリトランジスタ７８ｂと、第１テストトランジスタ８０ａおよび第２テストトランジスタ８０ｂと、第１テスト端子８１ａおよび第２テスト端子８１ｂと、第１Ｐ側電極４６ａおよび第２Ｐ側電極４６ｂとを備える。加えて、集積回路チップ２０に発光アレイ３０が搭載されたとき、駆動回路７０は、発光ユニット３１の第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂに接続される。なお、第１テスト端子８１ａおよび第２テスト端子８１ｂは互いに接続されていてもよい。
　図２９に示される第１不揮発性メモリトランジスタ７８ａと第１テストトランジスタ８０ａと第１テスト端子８１ａと第１Ｐ側電極４６ａとから構成される部分と、第２不揮発性メモリトランジスタ７８ｂと第２テストトランジスタ８０ｂと第２テスト端子８１ｂと第２Ｐ側電極４６ｂから構成される部分とは、図７に示される不揮発性メモリトランジスタ７８とテストトランジスタ８０とテスト端子８１とＰ側電極４６とから構成される部分と同一構成であり、駆動トランジスタ７７のソース端子とＧＮＤ線７４との間に並列接続されている。したがって、図２９に示す駆動回路７０は、発光ユニット３１の第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂへの電流供給を独立に制御することができ、図７に示す駆動回路７０と同様にテストすることができる。なお、不揮発性メモリトランジスタとテストトランジスタとテスト端子とＰ側電極とから構成される部分回路の数は、これに限らず、発光ユニット３１が含むＬＥＤの数に対応すればよい。
　図２９に示すような回路構成によって、集積回路チップ２０に発光アレイ３０を搭載後に、発光ユニット３１の第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂ各々の発光テストを行い、不良の第１ＬＥＤ４１ａまたは第２ＬＥＤ４１ｂ発光ユニット３１への電力供給を遮断して、非発光にすることができる。
　まず、第１ＬＥＤ４１ａの発光テストを行う。具体的には、第１テストトランジスタ８０ａおよび第２不揮発性メモリトランジスタ７８ｂが非通電状態、かつ、第１不揮発性メモリトランジスタ７８ａが通電状態で、各発光ユニット３１について順次、行選択トランジスタ７５と駆動トランジスタ７７とを通電状態にし、各発光ユニット３１の第１ＬＥＤ４１ａの発光特性を順次評価する。
　全発光ユニット３１の第１ＬＥＤ４１ａの発光特性を評価した後、不良品の第１ＬＥＤ４１ａを含む画素４０においては、動作用の第１制御ゲート電圧では非通電状態のままであるように、第１不揮発性メモリトランジスタ７８ａに書き込む。また良品の第１ＬＥＤ４１ａを含む画素４０においては、動作用の第２制御ゲート電圧では非通電状態のままであるように、第２不揮発性メモリトランジスタ７８ｂに書き込む。
　次に、第１ＬＥＤ４１ａが不良であった発光ユニット３１について、第２ＬＥＤ４１ｂの発光テストを行う。具体的には、第２テストトランジスタ８０ｂおよび第１不揮発性メモリトランジスタ７８ａが非通電状態、かつ、第２不揮発性メモリトランジスタ７８ｂが通電状態で、第１ＬＥＤ４１ａが不良であった各発光ユニット３１について順次、行選択トランジスタ７５と駆動トランジスタ７７とを通電状態にし、第２ＬＥＤ４１ｂの発光特性を順次評価する。
　第２ＬＥＤ４１ｂの発光特性を評価した後、不良の第２ＬＥＤ４１ｂを含む画素４０においては、動作用の第２制御ゲート電圧では非通電状態のままであるように、第２不揮発性メモリトランジスタ７８ｂに書き込む。
　ＬＥＤの不良は局所的に生じる場合が大半であり、１個の発光ユニット３１に含まれる２個のＬＥＤ（第１ＬＥＤ４１ａ，第２ＬＥＤ４１ｂ）が共に不良である確率は非常に低い。このため、２個以上のＬＥＤを含む発光ユニット３１においては、含まれるＬＥＤの一部が不良であったとしても、不良でないＬＥＤを用いることによって、発光ユニット３１が不良になることを回避可能である。このように、発光ユニット３１が不良になる確率を非常に低くすることによって、発光アレイ３０の製造歩留りを向上させることができる。
　また、第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂとが共に不良であった場合、発光ユニット３１自体が不良になり、ＬＥＤ表示チップ１が備える複数の画素４０に黒画素が混在する。この場合、前記実施形態１に係るＬＥＤ表示チップ１の場合と同様に、黒画素が許容される用途に活用可能である。
　実施例としては、例えば、ＶＧＡ規格の有効画素数４８０×６４０になるように発光ユニット３１を配置した発光アレイ３０を製造したところ、発光アレイ３０あたり平均して、第１ＬＥＤ４１ａが不良である発光ユニット３１の数は３１であった。第１ＬＥＤ４１ａが不良である発光ユニット３１の内、３０個は第２ＬＥＤ４１ｂを用いることによって、問題無く良品となった。また、ＬＥＤ表示チップ１を動作させた結果では、最大輝度が２０００［ｌｍ］となった。また、コントラストは測定限界以上であり、消費電力も最大５０［Ｗ］であった。ＮＴＳＣ比は１０３％であり、色域も良好な結果となった。
　（発光アレイの製造）
　以下に、本実施形態２に係る発光アレイ３０を製造する製造工程を、図３０～図３６を参照して、詳細に説明する。図３０～図３６は、一連の工程例を順に示すので、簡便のために、先の工程を示す図に記載した符号は、後の工程を示す図での記載を適宜省略する。
　図３０～図３６は、本実施形態２に係る発光アレイ３０を製造する製造工程例を順に示す図である。
　図３０～図３６に示す工程例は、図９～図１５に示す工程例と、第１Ｐ側個別電極４２ａおよび第２Ｐ側個別電極４２ｂと、第１透明導電膜パターン５５ａおよび第２透明導電膜パターン５５ｂに関連する工程を除き、同等である。このため、説明の便宜上、前記実施形態１にて図９～図１５を参照して説明した内容と同じ内容は、その説明を省略する。
　まず、図３０のように、サファイア基板５０の上面に凹凸パターンを形成し、Ｎ側エピタキシャル層５２と発光層５３とＰ側エピタキシャル層５４とがこの順に積層された化合物半導体層５１を、サファイア基板５０の上に形成し、化合物半導体層５１の上面の上に透明導電膜５５を形成する。
　続いて、図３１のように、例えばフォトリソグラフィによって、透明導電膜５５を部分的に除去して、第１透明導電膜パターン５５ａおよび第２透明導電膜パターン５５ｂにパターンニングする。そして、Ｎ側エピタキシャル層５２と発光層５３とＰ側エピタキシャル層５４とを部分的にエッチングで除去する。これによって、メサ５６をユニット毎に形成し、配線ユニット３２のＮ側エピタキシャル層露出領域３５で、Ｎ側エピタキシャル層５２を露出させる。
　続いて、図３２のように、保護膜５７を形成する。本実施形態２では、保護膜５７は、第１透明導電膜パターン５５ａと第２透明導電膜パターン５５ｂとの間に埋まっており、両者の間のリークを防止することができる。
　続いて、図３３に示すように、第１Ｐ側コンタクトホール５８ａおよび第２Ｐ側コンタクトホール５８ｂとＮ側コンタクトホール５９とを保護膜５７に開口する。
　続いて、図３４に示すように、電極膜を形成し、部分的に除去して、第１Ｐ側個別電極４２ａおよび第２Ｐ側個別電極４２ｂとＮ側配線電極４３とを形成する。
　続いて、図３５に示すように、メサ５６間の凹部底面にユニット分離溝６０を形成し、同時に、発光アレイ３０の外周よりも外側の化合物半導体層５１を除去する。
　続いて、図３６に示すように、少なくともメサ５６間の凹部とユニット分離溝６０との中に反射材６２を埋め込む。
　以上のように、図３０～図３６に示される工程を経て、図８の（ａ）に示されるような発光アレイ３０がモノシリックに形成されたサファイアウェハＷ２が完成する。
　本実施形態２に係る発光アレイ３０を集積回路チップ２０に搭載する組立工程は、前記実施形態１と同様なので、説明を省略する。なお、前記実施形態１において、図２１～図２３を参照して説明したように、波長変換層６８を設けることも、図２４を参照して説明したように、発光アレイ３０を剥離用基板６３と転写用基板６４とに移し替えることも、同様に可能である。
　〔実施形態３〕
　本発明の他の実施形態３について、図３７～図３９に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図３７は、実施形態３に係るＬＥＤ表示チップ１の部分平面図である。
　本実施形態３に係るＬＥＤ表示チップ１は、前記実施形態２に係るＬＥＤ表示チップ１に、青色波長変換層６８Ｂと緑色波長変換層６８Ｇと赤色波長変換層６８Ｒと遮光層６９と図示されていない平坦化層６７が設けられた構成である。このため、本実施形態３に係るＬＥＤ表示チップ１は、単独で、カラー画像を投影表示することができる。
　図３８は、本実施形態３に係る発光アレイ３０を、図２に示したＰ側個別電極４２およびＮ側配線電極４３がある側から、見た平面図である。図３８の発光ユニット３１と、図２７の発光ユニット３１とは、同一構成であるので、説明を省略する。
　図３９は、図３７に示したＬＥＤ表示チップ１のＥＥ矢視断面図に相当し、実施形態３に係るＬＥＤ表示チップ１の断面図である。
　図３９に示す本実施形態３に係る各色の波長変換層６８Ｂ，６８Ｇ，６８Ｒと遮光層６９と平坦化層６７とは、図２１～図２３に示す波長変換層６８と遮光層６９と平坦化層６７と同様である。
　本実施形態３においては、発光ユニット３１が発光する光は、その上の青色波長変換層６８Ｂまたは緑色波長変換層６８Ｇまたは赤色波長変換層６８Ｒによって波長変換される。このため、発光ユニット３１の第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂは、より短波長の光を発光するように、例えば、青紫ＬＥＤである。
　本実施形態３に係るＬＥＤ表示チップ１においては、赤色サブ画素４０Ｒが占める面積は、発光アレイ３０の有効部分の面積の３分の１である。青色サブ画素４０Ｂおよび緑色サブ画素４０Ｇが占める面積も、発光アレイ３０の有効部分の面積の３分の１である。このため、各色の波長変換層６８Ｂ，６８Ｇ，６８Ｒを高精度に対応する発光ユニット３１の上に形成する必要があるので、単色画像を投影表示する前記実施形態１，２に比べて、製造歩留りが低下することがある。一方、本実施形態３に係るＬＥＤ表示チップ１は、単独で、カラー画像を投影表示することができるので、図２６に示される複数の単色画像を合成するための光学系（プリズム６）が不要になり、表示システム７が備える光学系を簡素にすることができるという、大きな利点を有する。
　なお、青色サブ画素４０Ｂと緑色サブ画素４０Ｇと赤色サブ画素４０Ｒとの各々の面積および輝度は、全体の発光が白色になるように調整されている。通常、各色の波長変換層６８Ｂ，６８Ｇ，６８Ｒは効率が異なるため、その下にある発光ユニット３１の第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂの面積および供給される駆動電流Ｉの大きさが調整されている。
　１個の青色サブ画素４０Ｂと１個の緑色サブ画素４０Ｇと１個の赤色サブ画素４０Ｒとから構成される画素（図示せず）の面積は、例えば、１９μｍ×５．６７μｍの大きさの発光ユニット３１を約１μｍのピッチで配置すると、２０μｍ×２０μｍである。このとき、ＶＧＡ規格の有効画素数４８０×６４０になるように画素４０を配列すると、発光アレイ３０の有効部分の面積は９．６ｍｍ×１２．８ｍｍとなる。また、画素駆動回路アレイ部２４に、画像処理回路部２１と行選択回路部２２と列信号出力回路部２３とを合わせた集積回路チップ２０の面積は、例えば、１５ｍｍ×１８ｍｍになる。
　なお、本実施形態３に係るＬＥＤ表示チップ１は、図３７～図３９に示す構成に限らない。例えば、発光ユニット３１が１つのＬＥＤである前記実施形態１に係るＬＥＤ表示チップ１に、青色波長変換層６８Ｂと緑色波長変換層６８Ｇと赤色波長変換層６８Ｒと遮光層６９と平坦化層６７とを、が設けてもよい。
　〔実施形態４〕
　本発明の他の実施形態４について、図２９を参照して説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　本実施形態４に係るＬＥＤ表示チップ１は、前記実施形態２に係るＬＥＤ表示チップ１の駆動回路７０における駆動トランジスタ７７を、Ｐ型のＭＯＳトランジスタからＮ型のＭＯＳトランジスタに変更したものであり、その他は、前記実施形態２に係るＬＥＤ表示チップ１と同様である。
　したがって、本実施形態４に係るＬＥＤ表示チップ１は、前記実施形態２に係るＬＥＤ表示チップ１と同様に、発光ユニット３１の第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂ各々の発光テストを行い、不良の第１ＬＥＤ４１ａまたは第２ＬＥＤ４１ｂ発光ユニット３１への電力供給を遮断することができる。
　それ加えて、本実施形態４に係るＬＥＤ表示チップ１は、発光ユニット３１の第１ＬＥＤ４１ａまたは第２ＬＥＤ４１ｂに供給する駆動電流Ｉの電流量を変化させることが可能である。これによって、各発光ユニット３１の発光させる第１ＬＥＤ４１ａまたは第２ＬＥＤ４１ｂの発光特性に分散がある場合に、発光強度を揃えることが可能になる。このため、良品と評価される第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂの発光特性の許容範囲を広げることができ、不良の発光ユニット３１の数を低減することができる。また、発光アレイ３０において、発光ユニット３１の発光強度を均一にすることができる。
　まず、前記実施形態２と同様に、第１ＬＥＤ４１ａの発光テストを行う。そして、第１ＬＥＤ４１ａの発光強度がＬＥＤ表示チップ１に求められる範囲を超えている発光ユニット３１を特定する。それから、特定した各発光ユニット３１について、第１ＬＥＤ４１ａの発光強度を低減して、ＬＥＤ表示チップ１に求められる範囲内に収める。この発光強度の低減は、駆動トランジスタ７７を流れる駆動電流Ｉの電流量を低減する（減らす方向に変化させる）ことで実現される。
　そして、第１ＬＥＤ４１ａの発光強度を低減して、ＬＥＤ表示チップ１に求められる範囲内に収めることができない場合、その第１ＬＥＤ４１ａを含む発光ユニット３１については、第２ＬＥＤ４１ｂの発光テストを行い、第２ＬＥＤ４１ｂの発光強度の調整を同様に行う。なお、前記実施形態１のようなＬＥＤを１個含む発光ユニット３１にも、この発光強度の調整は適用可能である。
　駆動トランジスタ７７を流れる駆動電流Ｉの電流量を低減は、第１不揮発性メモリトランジスタ７８ａ（第２ＬＥＤ４１ｂの発光強度を低減する場合は、第２不揮発性メモリトランジスタ７８ｂ）の閾値を上げることで実現される。この第１不揮発性メモリトランジスタ７８ａの閾値を、動作用の第１制御ゲート電圧で通電状態になることが可能な範囲で、上げることによって、第１不揮発性メモリトランジスタ７８ａのソース－ドレイン間のコンダクタンスを下げて、第１不揮発性メモリトランジスタ７８ａのソース－ドレイン間の電圧差を大きくすることができる。これによって、駆動トランジスタ７７と第１不揮発性メモリトランジスタ７８ａとが通電状態かつ、第２不揮発性メモリトランジスタ７８ｂが非通電状態のときに、駆動トランジスタ７７のソース－ドレイン間の電圧差を小さくすることができる。駆動トランジスタ７７のゲート端子は、電圧保持キャパシタ７６を介して、駆動トランジスタ７７のドレイン端子および電源線７３に接続されているので、駆動トランジスタ７７のゲート電圧は、自身のドレイン電圧（すなわち、電源電圧Ｖｃｃ）を基準に書き込まれている。このため、駆動トランジスタ７７のソース－ドレイン間の電圧差を小さくすることによって、ソース－ゲート間の電圧差も小さくなる。駆動トランジスタ７７のソース－ドレイン電流である駆動電流Ｉの電流量は、ソース－ゲート間の電圧差によって主に決定されるので、したがって、第１不揮発性メモリトランジスタ７８ａの閾値を上げることで、駆動電流Ｉの電流量を低減可能（減らす方向に変化可能）である。
　第１不揮発性メモリトランジスタ７８ａ（第２ＬＥＤ４１ｂの発光強度を低減する場合は、第２不揮発性メモリトランジスタ７８ｂ）の閾値の調整は、次のように行う。まず、第１テストトランジスタ８０ａと、第１不揮発性メモリトランジスタ７８ａと、駆動トランジスタ７７と、を通電状態にして、第１不揮発性メモリトランジスタ７８ａに電流を流すことが可能な状態にする。次に、この状態で、第１不揮発性メモリトランジスタ７８ａの制御ゲートに、第１ゲート制御信号線７９ａを用いて書込用の第１ゲート制御電圧を印加して、浮遊ゲートへ電子を注入する。
　そして、第１ＬＥＤ４１ａを発光させるときには、閾値よりも十分に高い駆動用の第１制御電圧を第１不揮発性メモリトランジスタ７８ａの制御ゲートに印加し、第１不揮発性メモリトランジスタ７８ａを線形動作領域で動作させる。これによって、第１不揮発性メモリトランジスタ７８ａが抵抗体として機能し、第１ＬＥＤ４１ａに流れる電流量に略比例する電圧差がソース－ドレイン間に生じる。第１不揮発性メモリトランジスタ７８ａの閾値が高いほど、ソース－ドレイン間の電気抵抗も大きくなり、ソース－ドレイン間の電圧差も大きくなる。このため、駆動トランジスタ７７のソース電圧が高くなり、駆動電流Ｉの電流量が減少する。
　第１不揮発性メモリトランジスタ７８ａおよび第２不揮発性メモリトランジスタ７８ｂがスタックゲートトランジスタの場合、スタックゲートトランジスタのサイズおよび構造等に依存するが、ソース－ドレイン間電圧が３Ｖ以上、ソース－制御ゲート間電圧は４Ｖ以上が一般的である。また、スタックゲートトランジスタの場合、書き込み用の第１ゲート制御電圧および第２ゲート制御電圧の印加電圧を調整することによって、高精度かつ連続的に、第１不揮発性メモリトランジスタ７８ａおよび第２不揮発性メモリトランジスタ７８ｂの閾値を調整することができる。このため、発光ユニット３１間の発光強度の分散を低減でき、発光強度の均一性が高いＬＥＤ表示チップ１を高い歩留りで製造することができる。
　第１ゲート制御電圧および第２ゲート制御電圧は、パルス電圧が好ましい。印加電圧に加えて、または代わりに、印加パルス数を調整することによって、第１不揮発性メモリトランジスタ７８ａの閾値を連続的に調整することができる。
　また、第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂとが共に不良であった場合、発光ユニット３１自体が不良になり、ＬＥＤ表示チップ１が備える複数の画素４０に黒画素が混在する。この場合、前記実施形態１に係るＬＥＤ表示チップ１の場合と同様に、黒画素が許容される用途に活用可能である。
　また、本実施形態４に係るＬＥＤの発光強度を低減する構成は、前記実施形態１～３に係る発光ユニット３１が１個のＬＥＤである構成、ＬＥＤ表示チップ１に波長変換層６８を設ける構成、ＬＥＤ表示チップ１が複数の色のサブ画素４０Ｒ，４０Ｇ，４０Ｇを備える構成などにも適用可能である。
　（変形例）
　本実施形態４の変形例について、図４０を参照して説明すれば、以下のとおりである。
　上述では、発光ユニット３１が備える２個のＬＥＤ（第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂ）のうちの１個を用いて、発光強度の分散を低減した。本変形例１においては、２個のＬＥＤを用いて、発光強度の分散を低減する。なお、発光ユニット３１が備えるＬＥＤの数が３以上の場合、発光強度の分散を低減するために用いるＬＥＤの数は、２以上であればよい。
　発光アレイ３０が備える複数の発光ユニット３１の少数は、第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂの両方または一方が不良品であるが、多数は、両方が良品である。そして、両方が良品である発光ユニット３１については、第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂとの両方の発光強度を調整し、両方を発光させることが可能である。
　図４０は、第１ＬＥＤ４１ａの発光効率の特性を示す図である。図４０の縦軸は、第１ＬＥＤ４１ａの発光効率を示し、横軸は、第１ＬＥＤ４１ａに供給される電流密度を示す。なお、第２ＬＥＤ４１ｂの発光効率は、第１ＬＥＤ４１ａと同様の特性を示すので、図示を省略する。
　図４０に示すように、第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂの発光効率は、個体差があるが、電流密度が高くなり過ぎると低下する傾向にある。通常、発光ユニット３１は、発光効率が低下する高電流密度で使用されることが多い。したがって、第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂの両方に電流を供給した場合、一方のみに電流を供給した場合と比べて、各々の電流密度が約半分に低減されるので、発光効率が高くなる。このため、対応する駆動回路７０の駆動トランジスタ７７のドレイン‐ソース間を流れる駆動電流Ｉの電流量が同じ条件下で、第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂの両方を発光させたときの合計の発光強度は、一方のみを発光させたときの発光強度よりも大きくなる。
　例えば、図４０においては、電流密度１Ａ／ｃｍ２～１０Ａ／ｃｍ２に発光効率のピークがあり、電流密度３０Ａ／ｃｍ２での発光効率は約５８％であり、電流密度１５Ａ／ｃｍ２での発光効率は約６２％である。したがって、第１ＬＥＤ４１ａのみに、電流密度３０Ａ／ｃｍ２で電流供給している状態から、第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂの両方に、電流密度１５Ａ／ｃｍ２で電流供給している状態に変更すると、発光効率が約７％向上し、発光強度も７％高くなる。
　したがって、本変形例は、（ｉ）対応する駆動回路７０の第１不揮発性メモリトランジスタ７８ａまたは第２不揮発性メモリトランジスタ７８ｂが抵抗体として機能することによって、駆動電流を低減し、第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂの発光強度を下げることに加えて、（ｉｉ）第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂの両方を発光させることによって、発光効率を向上して、発光ユニット３１の発光強度を上げることが、可能である。このため、本変形例によれば、良品となる発光ユニット３１の許容範囲がより広くなり、発光ユニット３１の製造歩留りを向上させることができる。また、発光ユニット３１の発光効率を向上させることができるので、ＬＥＤ表示チップ１の電力効率を向上させることができる。
　なお、第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂの両方を発光させることによって、合計の発光強度がＬＥＤ表示チップ１が求める規定範囲の上限を超える場合には、対応する駆動回路７０の第１不揮発性メモリトランジスタ７８ａおよび第２不揮発性メモリトランジスタ７８ｂの閾値を調整して、合計の発光強度を抑制すればよい。
　以下に、本変形例における発光強度の調整例について、順に説明する。
　まず、各発光ユニット３１について、第１ＬＥＤ４１ａの発光テストを行う。全発光ユニット３１の評価後に、下記三通りの操作を行う。
・第１ＬＥＤ４１ａの発光強度が、ＬＥＤ表示チップ１が求める規定範囲内に収まる発光ユニット３１については、第２ＬＥＤ４１ｂを用いる必要が無いので、対応する駆動回路７０の第２不揮発性メモリトランジスタ７８ｂが非通電状態を保持するように書き込む。・第１ＬＥＤ４１ａの発光強度が、ＬＥＤ表示チップ１が求める規定範囲の上限より大きい発光ユニット３１については、第２ＬＥＤ４１ｂを用いる必要が無いので、対応する駆動回路７０の第２不揮発性メモリトランジスタ７８ｂが非通電状態を保持するように書き込む。加えて、第１ＬＥＤ４１ａの発光強度が、ＬＥＤ表示チップ１が求める規定範囲内に納まるように、対応する駆動回路７０の第１不揮発性メモリトランジスタ７８ａの閾値を調整する。
・第１ＬＥＤ４１ａの発光強度が、ＬＥＤ表示チップ１が求める規定範囲の下限より小さい発光ユニット３１については、第２ＬＥＤ４１ｂを用いる必要があるので、対応する駆動回路７０の第２不揮発性メモリトランジスタ７８ｂに書き込みを行わない。
　次に、第１ＬＥＤ４１ａの発光強度が、ＬＥＤ表示チップ１が求める規定範囲より小さい発光ユニット３１については、第２ＬＥＤ４１ｂの発光テストを行う。該当する全発光ユニット３１の評価後に、三通りの操作を行う。
・第２ＬＥＤ４１ｂの発光強度が、ＬＥＤ表示チップ１が求める規定範囲内に収まる発光ユニット３１については、第１ＬＥＤ４１ａを用いる必要が無いので、対応する駆動回路７０の第１不揮発性メモリトランジスタ７８ａが非通電状態を保持するように書き込む。・第２ＬＥＤ４１ｂの発光強度が、ＬＥＤ表示チップ１が求める規定範囲の上限より大きい発光ユニット３１については、第１ＬＥＤ４１ａを用いる必要が無いので、対応する駆動回路７０の第１不揮発性メモリトランジスタ７８ａが非通電状態を保持するように書き込む。加えて、第２ＬＥＤ４１ｂの発光強度が、ＬＥＤ表示チップ１が求める規定範囲内に納まるように、対応する駆動回路７０の第２不揮発性メモリトランジスタ７８ｂの閾値を調整する。
・第２ＬＥＤ４１ｂの発光強度が、ＬＥＤ表示チップ１が求める規定範囲の下限より小さい発光ユニット３１については、第１ＬＥＤ４１ａを用いる必要があるので、対応する駆動回路７０の第１不揮発性メモリトランジスタ７８ａに書き込みを行わない。
　次に、第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂとの各々の発光強度が、ＬＥＤ表示チップ１が求める規定範囲より小さい発光ユニット３１については、両方を発光させる発光テストを行う。該当する全発光ユニット３１の評価後に、下記三通りの操作を行う。
・両方を合計した発光強度が、ＬＥＤ表示チップ１が求める規定範囲内に収まる発光ユニット３１については、調整不要なので、対応する駆動回路７０の第１不揮発性メモリトランジスタ７８ａと第２不揮発性メモリトランジスタ７８ｂと何れにも書き込みしない。
・両方を合計した発光強度が、ＬＥＤ表示チップ１が求める規定範囲の上限より大きい発光ユニット３１については、合計した発光強度が、ＬＥＤ表示チップ１が求める規定範囲内に納まるように、対応する駆動回路７０の第１不揮発性メモリトランジスタ７８ａと第２不揮発性メモリトランジスタ７８ｂとの一方または両方の閾値を調整する。
・両方を合計した発光強度が、ＬＥＤ表示チップ１が求める規定範囲の下限より小さい発光ユニット３１については、不良品であるので、対応する駆動回路７０の第１不揮発性メモリトランジスタ７８ａと第２不揮発性メモリトランジスタ７８ｂとの両方が非通電状態を保持するように書き込む。
　以上のような３段階の操作によって、ＬＥＤ表示チップ１には、（ｉ）第１ＬＥＤ４１ａのみが発光する画素４０と、（ｉｉ）第２ＬＥＤ４１ｂのみが発光する画素４０と、（ｉｉｉ）第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂとが発光する画素４０と、（ｉｖ）発光しない黒画素と、が存在し得る。なお、発光しない黒画素が混在するＬＥＤ表示チップ１は、黒画素を許容できる用途に、活用することができ、発光しない黒画素がないＬＥＤ表示チップ１は、黒画素を許容できない用途にも、活用することができる。
　〔実施形態５〕
　本発明の他の実施形態５について、図４１に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　前記実施形態４に係る構成においては、発光ユニット３１の発光強度の分散を低減するために、発光ユニット３１の第１ＬＥＤ４１ａまたは第２ＬＥＤ４１ｂを流れる駆動電流Ｉの電流量を低減することによって、発光ユニット３１の発光強度を低減した。さらに、前記実施形態４の変形例に係る構成においては、第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂとの両方を発光させることによって、発光ユニット３１の発光強度を増大した。
　しかしながら、複数の発光ユニット３１の中には、発光強度が、他の発光ユニット３１に比べて著しく低い発光ユニット３１が存在することがある。そのような発光強度が著しく低い発光ユニット３１については、ＬＥＤ表示チップ１が求める規定範囲の下限よりも、発光強度を高めるために、発光ユニット３１を流れる駆動電流Ｉの電流量を大幅に増やす必要がある。
　本実施形態５に係るＬＥＤ表示チップ１は、発光ユニット３１の第１ＬＥＤ４１ａおよび／または第２ＬＥＤ４１ｂを流れる駆動電流Ｉの電流量が増えることも可能な駆動回路７０を備える。本実施形態５に係るＬＥＤ表示チップ１は、駆動回路７０の回路構成を除き、前記実施形態４に係るＬＥＤ表示チップ１と同様である。また、本実施形態５に係る駆動電流Ｉの電流量を増やすことが可能な駆動回路７０は、前記実施形態１～３の発光ユニット３１が１個のＬＥＤである構成、ＬＥＤ表示チップ１に波長変換層６８を設ける構成、ＬＥＤ表示チップ１が複数の色のサブ画素４０Ｒ，４０Ｇ，４０Ｇを備える構成などにも適用可能である。
　（駆動回路）
　図４１は、本実施形態５に係るＬＥＤ表示チップ１が備える駆動回路７０の回路構成例を示す回路図である。
　図４１に示す本実施形態５に係る駆動回路７０は、図２９に示す前記実施形態２または３に係る駆動回路７０と同様に、行選択信号線７１と、列信号線７２と、電源線７３と、Ｎ側電極４７と、ＧＮＤ線７４と、第１制御ゲート電圧を供給する第１ゲート制御信号線７９ａおよび第２制御ゲート電圧を供給する第２ゲート制御信号線７９ｂと、に接続されている。また、同様に、行選択トランジスタ７５と、電圧保持キャパシタ７６と、第１不揮発性メモリトランジスタ７８ａおよび第２不揮発性メモリトランジスタ７８ｂと、第１テストトランジスタ８０ａおよび第２テストトランジスタ８０ｂと、第１テスト端子８１ａおよび第２テスト端子８１ｂと、第１Ｐ側電極４６ａおよび第２Ｐ側電極４６ｂとを備える。加えて、同様に、集積回路チップ２０に発光アレイ３０が搭載されたとき、駆動回路７０は、発光ユニット３１の第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂに接続される。
　図４１に示す本実施形態５に係る駆動回路７０は、図７に示す前記実施形態２または３に係る駆動回路７０と異なり、第１駆動トランジスタ７７ａおよび第２駆動トランジスタ７７ｂと、第３不揮発性メモリトランジスタ７８ｃおよび第４不揮発性メモリトランジスタ７８ｄを備え、第３ゲート制御信号線７９ｃおよび第４ゲート制御信号線７９ｄに接続されている。
　行選択トランジスタ７５において、ゲート端子は行選択信号線７１に接続されており、ドレイン端子は列信号線７２に接続されている。また、ソース端子は、電圧保持キャパシタ７６の電極の一方側と、第１駆動トランジスタ７７ａおよび第２駆動トランジスタ７７ｂのゲート端子に接続されている。これにより、第１駆動トランジスタ７７ａおよび第２駆動トランジスタ７７ｂのゲート端子は、行選択トランジスタ７５を介して列信号線７２に接続されている。
　電圧保持キャパシタ７６において、電極の他方側は、電源線７３と第１駆動トランジスタ７７ａおよび第２駆動トランジスタ７７ｂのドレイン端子とに接続されている。これにより、第１駆動トランジスタ７７ａおよび第２駆動トランジスタ７７ｂのゲート端子は、電圧保持キャパシタ７６を介して、電源線７３に接続されている。
　第１駆動トランジスタ７７ａは、例えばＮ型ＭＯＳトランジスタである。第１駆動トランジスタ７７ａのソース端子は、第３不揮発性メモリトランジスタ７８ｃのドレイン端子に接続されている。これにより、第３不揮発性メモリトランジスタ７８ｃのドレイン端子は、第１駆動トランジスタ７７ａを介して電源線７３に接続されている。
　第２駆動トランジスタ７７ｂは、例えばＮ型ＭＯＳトランジスタである。第２駆動トランジスタ７７ｂのソース端子は、第４不揮発性メモリトランジスタ７８ｄのドレイン端子に接続されている。これにより、第４不揮発性メモリトランジスタ７８ｄのドレイン端子は、第２駆動トランジスタ７７ｂを介して電源線７３に接続されている。
　第１～第４不揮発性メモリトランジスタ７８ａ～７８ｃは、例えば浮遊ゲートを有するスタックゲートトランジスタであるが、これに限らない。
　第３不揮発性メモリトランジスタ７８ｃにおいて、制御ゲート端子は第３ゲート制御信号線７９ｃに接続されており、ソース端子は、第１不揮発性メモリトランジスタ７８ａおよび第２不揮発性メモリトランジスタ７８ｂのドレイン端子と、第４不揮発性メモリトランジスタ７８ｄのソース端子と、に接続されている。これにより、第３不揮発性メモリトランジスタ７８ｃおよび第４不揮発性メモリトランジスタ７８ｄのドレイン－ソース電流は、合流することができる。図４１に示す駆動回路７０においては、電源線７３からＧＮＤ線７４に流れる駆動電流Ｉの電流量は、第３不揮発性メモリトランジスタ７８ｃのドレイン－ソース電流と、第４不揮発性メモリトランジスタ７８ｄのドレイン－ソース電流との電流量の合計である。
　第４不揮発性メモリトランジスタ７８ｄにおいて、制御ゲート端子は第４ゲート制御信号線７９ｄに接続されている。
　第１不揮発性メモリトランジスタ７８ａにおいて、制御ゲート端子は第１ゲート制御信号線７９ａに接続されており、ソース端子は、第１Ｐ側電極４６ａおよび第１テストトランジスタ８０ａのドレイン端子に接続されている。
　第２不揮発性メモリトランジスタ７８ｂにおいて、制御ゲート端子は第２ゲート制御信号線７９ｂに接続されており、ソース端子は、第２Ｐ側電極４６ａおよび第２テストトランジスタ８０ｂのドレイン端子に接続されている。
　このような回路構成によって、光強度が著しく低い発光ユニット３１については、第３不揮発性メモリトランジスタ７８ｃと第４不揮発性メモリトランジスタ７８ｄとの両方を通電状態にすることによって、第１駆動トランジスタ７７ａと第２駆動トランジスタ７７ｂとの両方を用いることができる。また、その他の発光ユニット３１については、第３不揮発性メモリトランジスタ７８ｃと第４不揮発性メモリトランジスタ７８ｄとの一方を通電状態にし、他方を非通電状態にすることによって、第１駆動トランジスタ７７ａと第２駆動トランジスタ７７ｂとの一方のみを用いることができる。
　したがって、図４１に示す駆動回路７０は、複数の駆動トランジスタ（第１駆動トランジスタ７７ａ，第２駆動トランジスタ７７ｂ）が並列に配置されている点と、各駆動トランジスタに直列に不揮発性メモリトランジスタ（第３不揮発性メモリトランジスタ７８ｃ，第４不揮発性メモリトランジスタ７８ｄ）が接続されている点において、図２９に示す駆動回路７０から異なるが、その他の構成は同様である。
　なお、並列に配置する駆動トランジスタは、３個以上であってもよく、ゲート幅またはゲート長が異なっていてもよい。例えば、発光強度が著しく低い発光ユニット３１のほぼ全てについて、駆動電流Ｉの電流量を１．５倍に増やすことによって、該発光ユニット３１の発光強度を、ＬＥＤ表示チップ１が求める規定範囲の下限よりも高めることができる場合、第２駆動トランジスタ７７ｂのドレイン-ソース電流は、第１駆動トランジスタ７７ａのドレイン-ソース電流の約半分にすることができる。この場合、発光強度が著しく低い発光ユニット３１については、第１駆動トランジスタ７７ａと第２駆動トランジスタ７７ｂとの両方を用い、その他の発光ユニット３１については、第１駆動トランジスタ７７ａのみを用いる。この結果、第２駆動トランジスタ７７ｂは、第１駆動トランジスタ７７ａよりも、ドレイン-ソース電流が少ないので、ゲート幅を狭くすることができ、小さいトランジスタを用いることができる。第２駆動トランジスタ７７ｂが小さいことは、駆動回路７０の小面積化を可能にするので、好ましい。
　また、複数の駆動トランジスタに直列に接続される不揮発性トランジスタの一部は、不揮発性メモリでない通常のトランジスタに代替可能であり、あるいは、設けられなくてもよい。例えば、発光強度が著しく低い発光ユニット３１については、第１駆動トランジスタ７７ａと第２駆動トランジスタ７７ｂとの両方を用い、その他の発光ユニット３１については、第１駆動トランジスタ７７ａのみを用いる場合、第３不揮発性メモリトランジスタ７８ｃは、通常のトランジスタであっても、設けられなくてもよい。
　（駆動回路のテスト）
　本実施形態５に係る駆動回路７０は、集積回路チップ２０の製造段階で、発光アレイ３０が集積回路チップ２０に搭載される前に、第３不揮発性メモリトランジスタ７８ｃおよび第４不揮発性メモリトランジスタ７８ｄの特性もテストされる。例えば、まず、第１テストトランジスタ８０ａおよび第２テストトランジスタ８０ｂを通電状態にし、かつ、第１不揮発性メモリトランジスタ７８ａおよび第２不揮発性メモリトランジスタ７８ｂの少なくとも一方を通電状態にする。それから、第３不揮発性メモリトランジスタ７８ｃおよび第４不揮発性メモリトランジスタ７８ｄの一方のみが通電状態のときの駆動電流Ｉを、両方が通電状態のときの駆動電流Ｉと比較する。第１駆動トランジスタ７７ａと第２駆動トランジスタ７７ｂとが同じゲート幅および同じゲート長の場合、駆動電流Ｉは、約２倍に増大する。
　（発光強度の調整）
　以下に、本実施形態５における発光強度の調整例について、順に説明する。
　まず、第３不揮発性メモリトランジスタ７８ｃを通電状態にし、第４不揮発性メモリトランジスタ７８ｄを非通電状態にする。この状態で、各発光ユニット３１について、前記実施形態４と同様に、（ｉ）第１ＬＥＤ４１ａの発光テストおよび評価後の３通りの操作と、（ｉｉ）第２ＬＥＤ４１ｂの発光テストおよび評価後の３通りの操作と、を行う。そして、第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂとの各々の発光強度が、ＬＥＤ表示チップ１が求める規定範囲の下限より小さい発光ユニット３１については、両方を発光させる発光テストを行う。該当する全発光ユニット３１の評価後に、両方を合計した発光強度が、ＬＥＤ表示チップ１が求める規定範囲内に収まるか、または、規定範囲の上限よりも大きい発光ユニット３１については、前記実施形態４と同じ操作を行う。
　次に、第３不揮発性メモリトランジスタ７８ｃのみが通電状態のときに、第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂとの両方を合計した発光強度が、ＬＥＤ表示チップ１が求める規定範囲の下限より小さい発光ユニット３１については、対応する駆動回路７０の第３不揮発性メモリトランジスタ７８ｃと第４不揮発性メモリトランジスタ７８ｄとの両方を通電状態にする。また、残りの発光ユニット３１については、第４不揮発性メモリトランジスタ７８ｄが非通電状態を保持するように、書き込む。
　続いて、この状態で、第３不揮発性メモリトランジスタ７８ｃのみが通電状態のときに、第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂとの両方を合計した発光強度が、ＬＥＤ表示チップ１が求める規定範囲の下限より小さい発光ユニット３１について、前記実施形態４と同様に、（ｉ）第１ＬＥＤ４１ａの発光テストおよび評価後の３通りの操作と、（ｉｉ）第２ＬＥＤ４１ｂの発光テストおよび評価後の３通りの操作と、（ｉｉｉ）第１ＬＥＤ４１ａと第２ＬＥＤ４１ｂとの両方を発光させる発光テストおよび評価後の３通りの操作と、を行う。
　以上のような調整によって、本実施形態５に係るＬＥＤ表示チップ１に黒画素が混在する確率および数を、前記実施形態４よりも低減することができる。
　〔実施形態６〕
　本発明の他の実施形態６について、図４２～図４８に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　本実施形態６に係る発光アレイ３０は、前記実施形態２に係る発光アレイ３０と、異なる製造工程によって、製造されている。製造工程の相違に起因する構造の相違を除き、本実施形態６に係る発光アレイ３０は、前記実施形態２に係る発光アレイ３０と同一構成であり、前記実施形態３～５に係るＬＥＤ表示チップ１に適用可能である。また、本実施形態６に係る発光アレイ３０の製造工程は、前記実施形態１に係る発光アレイ３０にも適用可能である。
　本実施形態６に係る発光アレイ３０の製造工程は、ＬＥＤ（第１ＬＥＤ４１ａ，第２ＬＥＤ４１ｂ）の発光効率を向上でき、発光アレイ３０からサファイア基板５０を剥離するときに生じうる反射材６２のダメージを低減できる。これによって、ＬＥＤ表示チップ１の消費電力の低減と製造歩留りの向上とが可能になる。
　（発光アレイの製造）
　以下に、本実施形態６に係る発光アレイ３０を製造する製造工程を、図４２～図４８を参照して、詳細に説明する。図４２～図４８は、一連の工程例を順に示すので、簡便のために、先の工程を示す図に記載した符号は、後の工程を示す図での記載を適宜省略する。
　本実施形態６に係る発光アレイ３０の製造工程は、工程の順序が部分的に異なるのと、キャップ層６１を設ける工程を含むのと、を除き、前記実施形態２に係る発光アレイ３０の製造工程と同等である。このため、説明の便宜上、前記実施形態１，２にて説明した内容と同じ内容は、その説明を省略する。
　図４２～図４８は、本実施形態６に係る発光アレイ３０を製造する製造工程例を順に示す図である。
　まず、図４２のように、サファイア基板５０の上面に凹凸パターンを形成し、Ｎ側エピタキシャル層５２と発光層５３とＰ側エピタキシャル層５４とがこの順に積層された化合物半導体層５１を、サファイア基板５０の上に形成する。そして、前記実施形態１，２と異なり、透明導電膜５５を形成せずに、先に、化合物半導体層５１をエッチングすることによって、メサ５６およびユニット分離溝６０を形成し、配線ユニット３２のＮ側エピタキシャル層露出領域３５で、Ｎ側エピタキシャル層５２を露出させる。
　次に、図４３のように、キャップ層６１を、少なくともメサ５６の側壁部とメサ５６間の凹部の底面とユニット分離溝６０の側壁部および底部に、エピタキシャル成長する。例えば、キャップ層６１を、全面的に成長させる。発光ユニット３１のメサ５６の頭頂と、配線ユニット３２のＮ側電極領域３４およびＮ側エピタキシャル層露出領域３５とに、キャップ層６１を残す事は好ましくないので、この場合、キャップ層６１の形成後、フォトリソグラフィなどによって、キャップ層６１を部分的に除去する。これによって、メサ５６の側壁部とメサ５６間の凹部の底面とユニット分離溝６０の側壁部および底部とのみを覆うキャップ層６１を形成できる。
　あるいは、例えば、キャップ層６１のエピタキシー条件を、平面部では殆ど膜が成長せず、傾斜面や溝部で成長するように、選ぶ。この場合、キャップ層６１を成長させるだけで、メサ５６の側壁部とメサ５６間の凹部の底面とユニット分離溝６０の側壁部および底部とのみを覆うキャップ層６１を形成できる。
　キャップ層６１のエピタキシャル温度の最高温度は、７００℃以上１１００℃以下が好ましい。なぜならば、化合物半導体層５１のエッチング後に、このような高温でキャップ層６１をエピタキシャル成長せることによって、エッチングに起因する発光層５３のエッチングダメージが修復され、発光層５３の発光効率が向上するからである。
　例えば、化合物半導体層５１のエッチングには、通常、ＩＣＰ（誘導結合プラズマ）エッチング装置を用いるが、プラズマから照射されるイオンによって、発光層５３を構成する結晶構造に種々の点欠陥が発生する。この点欠陥が、非発光再結合中心となり、発光層５３の発光効率を低下させる。照明や液晶バックライトに使用される大きなＬＥＤまたは発光ユニットでは、非発光再結合中心はあまり大きな問題とはならないが、本実施形態に係る発光ユニット３１のように微小な場合、エッチングに曝される発光ユニット３１の外周部が、発光ユニット３１全体に対して占める面積割合が大きいので、非発光再結合中心がる発光ユニット３１の発光効率に顕著な影響を及ぼす。
　本実施形態６に係る発光ユニット３１を、前記施形態２に係る発光ユニット３１と比較すると、外部量子効率が、前者が２０％、後者が２５％であり、２５％の改善があった。なお、発光効率の改善には、必ずしもキャップ層６１のエピタキシャル成長は、必要無く、アンモニア、水素等を含む雰囲気下でのアニールによっても、ほぼ同等の改善を実現できる。
　キャップ層６１は、高抵抗膜である。キャップ層６１は、発光ユニット３１のメサ５６の側壁部を覆うが、高抵抗膜なので、壁面に露出しているＰＮ接合（Ｎ側エピタキシャル層５２とＰ側エピタキシャル層５４とのＰＮ接合）間のリークを、問題となるほど引き起こすことはない。
　キャップ層６１は、例えば、ノンドープまたは若干のＭｇ（Ｐ型不純部）がドープされた半絶縁の薄いＧａＮ層である。キャップ層６１の組成は、ＧａＮに限らず、ＩｎＧａＮまたはＡｌＧａＮなどでもよい。
　例えば、キャップ層６１がＧａＮ層であり、サファイア基板５０を剥離するレーザリフトオフに用いる紫外レーザ光の波長が２４８ｎｍの場合、キャップ層６１の厚さはユニット分離溝６０の底部において、６０ｎｍから１５０ｎｍの厚さを有する事が好ましい。なぜならば、キャップ層６１は、反射材６２への紫外レーザ光の入射を低減するために、レーザリフトオフに用いる紫外レーザ光の大部分を吸収することが好ましいからである。従って、キャップ層６１の厚さは、光吸収係数が大きいＩｎＧａＮ層ではより薄くすることが可能であり、光吸収係数が小さいＡｌＧａＮ層では、より厚くすることが好ましい。
　次に、図４４のように、第１透明導電膜パターン５５ａおよび第２透明導電膜パターン５５ｂを形成する。
　次に、図４５のように、保護膜５７を形成する。なお、図４５では、保護膜５７がユニット分離溝６０を完全に埋めているが、これに限らず、ユニット分離溝６０内部に、保護膜５７がない空間があってもよい。
　次に、図４６のように、第１Ｐ側コンタクトホール５８ａおよび第２Ｐ側コンタクトホール５８ｂとＮ側コンタクトホール５９とを、保護膜５７に開口する。
　次に、図４７のように、第１Ｐ側個別電極４２ａよび第２Ｐ側個別電極４２ｂとＮ側配線電極４３とを形成する。
　次に、図４８のように、メサ５６間の凹部の中に反射材６２を埋め込む。また、ユニット分離溝６０内部に、保護膜５７がない空間がある場合、その空間内にも、反射材６２を埋め込む。図４８に示すように、反射材６２とサファイア基板５０との間に、キャップ層６１が存在する。このキャップ層６１が、レーザリフトオフに用いる紫外レーザ光の大部分を吸収するので、反射材６２への紫外レーザ光の入射は低減される。このため、紫外レーザ光に起因する反射材６２のダメージが低減され、反射材６２のサファイア基板５０側で発生する反射材６２の変質または変形などの異常の発生を抑制でき、発光アレイ３０の良品率を向上できる。
　〔実施形態７〕
　本発明の他の実施形態７について、図４９～図５５に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　本実施形態７に係るＬＥＤ表示チップ１において、発光アレイ３０は、前記実施形態１，２と異なる組立工程によって、集積回路チップ２０に搭載される。製造工程の相違に起因する構造の相違を除き、本実施形態７に係るＬＥＤ表示チップ１は、前記実施形態２に係るＬＥＤ表示チップ１と同一構成であり、前記実施形態３～５に係るＬＥＤ表示チップ１に適用可能である。また、本実施形態７に係る発光アレイ３０の組立工程は、前記実施形態１に係る発光アレイ３０にも適用可能である。
　本実施形態７に係る発光アレイ３０の組立工程は、発光アレイ３０からサファイア基板５０を剥離するときに生じうる反射材６２のダメージを低減でき、発光アレイ３０と集積回路チップ２０との間および発光アレイ３０内部（発光ユニット３１同士の間、発光ユニット３１と配線ユニット３２との間、配線ユニット３２同士の間）におけるボイド発生を抑制できる。これによって、ＬＥＤ表示チップ１の製造歩留りの向上が可能になる。
　（発光アレイの製造）
　本実施形態７に係る発光アレイ３０は、反射材６２が埋め込まれていない状態で、集積回路チップ２０に接合される。このため、本実施形態７に係る発光アレイ３０は、図３０～図３４に示されるような工程を経た後、図３５および図３６に示されるような工程を経ない。
　（発光アレイの搭載）
　以下に、本実施形態７に係る発光アレイ３０を集積回路チップ２０に搭載する組立工程を、図４９～図５５を参照して、詳細に説明する。図４９～図５５は、一連の工程例を順に示すので、簡便のために、先の工程を示す図に記載した符号は、後の工程を示す図での記載を適宜省略する。
　本実施形態７に係る発光アレイ３０の製造工程は、工程の順序が部分的に異なる点を除き、前記実施形態２に係る発光アレイ３０の製造工程と同等である。このため、説明の便宜上、前記実施形態１，２にて説明した内容と同じ内容は、その説明を省略する。
　図４９～図５５は、本実施形態７に係る発光アレイ３０を搭載する組立工程例を順に示す図である。
　図４９に示すように、図３０～図３４に示されるような工程を経た発光アレイ３０について、サファイア基板５０を研磨して、薄くする。なお、図２４のように、発光アレイ３０を剥離用基板６３と転写用基板６４とに移し替える場合、サファイア基板５０を研磨しなくてよい。
　次に、図５０に示すように、発光アレイ３０を上下反転し、位置合わせして、集積回路チップ２０の上に配置する。そして、樹脂層６５によって、発光アレイ３０を集積回路チップ２０に接着する。本工程は図１７の工程と同様である。
　次に、図５１に示すように、発光アレイ３０からサファイア基板５０を剥離する。なお、図２４のように、発光アレイ３０を剥離用基板６３と転写用基板６４とに移し替える場合は、発光アレイ３０から転写用基板６４を剥離する。
　次に、図５２に示すように、集積回路チップ２０の上で、ユニット分離溝６０を形成して、発光ユニット３１および配線ユニット３２を互いから分離する。発光アレイ３０を集積回路チップ２０に接着する前に、ユニット分離溝が形成される場合、（ｉ）主にＧａＮから構成される発光アレイ３０と（ｉｉ）集積回路チップ２０と（ｉｉｉ）発光ユニット３１間を埋める反射材６２との熱膨張係数の差によって、熱圧着時の温度変化による位置ずれが起きる可能性があった。本実施形態７に係る組立工程によれば、発光アレイ３０を集積回路チップ２０に接着した後に、ユニット分離溝が形成され、反射材６２がユニット分離溝内に配置されるので、熱圧着時の温度変化による位置ずれが起きる可能性を低減できる。
　次に、図５３に示すように、加熱および加圧（熱圧着）によって、Ｐ側電極４６の上のマイクロバンプ６６をＰ側個別電極４２に密着させ、Ｎ側電極４７の上のマイクロバンプ６６をＮ側配線電極４３に密着させる。本実施形態では、熱圧着時には各発光ユニット３１及び配線ユニット３２は互いにユニット分離されている。このため、主にＧａＮから構成される発光アレイ３０と、主にＳｉからなる集積回路チップ２０との熱膨張係数の差による位置ずれは、全く問題とならない。
　次に、図５４に示すように、発光アレイ３０の外側の集積回路チップ２０の上に、平坦化層６７を形成する。このとき、配線ユニット３２と集積回路チップ２０との間にも、平坦化層６７を充填することが好ましい。なお、平坦化層６７は反射材６２と同種の材料を使用しても良く、工程の統一も可能である。
　次に、図５５に示すように、発光ユニット３１同士の間、および発光ユニット３１と配線ユニット３２との間に、反射材６２を充填する。熱圧着完了後に、反射材６２を充填するので、反射材６２にボイドが発生しにくい。反射材６２にボイドが存在すると、ボイドによって、反射材６２の反射が変化するので、発光ユニット３１の発光強度が変動することがある。本実施形態７に係る組立工程によれば、反射材６２にボイドが発生しにくいので、発光ユニット３１の発光強度の分散を低減することができる。
　なお、本実施形態では、図５０のように、発光アレイ３０と集積回路チップ２０の貼り合せ、図５１のようにサファイア基板５０を除去した後に、図５２のようにユニット分離溝６０を形成したが、本発明の範囲はこれに限らない。例えば、実施形態２における図３５のようにユニット分離溝６０形成した後に、反射材６２を形成する事無く（図３６の工程を経ずに）、図１７のように集積回路チップ２０上に発光アレイ３０を搭載した後、図５２の工程抜きで、図５１、図５３～図５５の工程を行っても良い。（ユニット分離溝６０は既に発光アレイ３０に形成されているため、図５２の工程は不要である。）この場合には、ユニット分離溝６０の形成と言う、発光アレイ３０の加工を、シリコンウェハＷ１（シリコン基板４５）上で行う必要が無い為、シリコンウェハＷ１工程が、化合物半導体材料によって汚染される事が無く、専用装置等への投資等が不要となる。
　〔実施形態８〕
　本発明の他の実施形態８について、図５６、図５７に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。本実施形態は、実施形態１に対して、不揮発性メモリを有する電流調整回路を、各画素の駆動回路とは別に設けた点において異なる。
　本実施形態では図５６に示す様に、集積回路チップ２０が画素駆動回路アレイ部２４とは別に、各画素の発光ユニット３１に流す電流を調整する為の、電流調整回路アレイ部９２を設けている。なお、画素駆動回路アレイ部２４、電流調整回路アレイ部９２共に、同じＭ行Ｎ列で構成である。アレイは複数に分割されていてもよく、電気的に、Ｍ行Ｎ列の構成となっていればよい。また、画素駆動回路アレイ部２４はアレイ内部の不具合セルを冗長可能なように、余剰の（Ｍ×Ｎ個よりも多い）画素駆動回路アレイ部を含んでおくことも可能である。また、電流調整回路アレイ部９２も、冗長可能なように、画素駆動回路アレイ部２４と同数もしくは、電流調整回路アレイ部９２が画素駆動回路アレイ部２４より多いことが望ましい。
　電流調整回路アレイ部９２に付随して、画素駆動回路アレイ部２４の行選択信号線７１（Ｍ本）を選択するための行選択回路部９５に加えて、電流調整回路アレイ部９２の第２行選択信号線９７（Ｍ本）を選択する為の、第２行選択回路部９４が設けられている。また、第２列信号線９６を制御するための第２列信号線制御回路部９３が設けられている。駆動回路９０は、列信号線７２でなく、第２列信号線９６に従って、発光ユニット３１を駆動する。明確に区別するために「第１」を付して、本実施形態の以降および次の実施形態９では、行選択回路部２２、列信号出力回路部２３、行選択信号線７１、列信号線７２、行選択信号Ｒｏｌ、および列信号ＣＳを各々、第１行選択回路部２２、第１列信号出力回路部２３、第１行選択信号線７１、第１列信号線７２、第１行選択信号Ｒｏｌ、および第１列信号ＣＳと称する。
　また、第１列信号出力回路部２３の出力は各第１列信号線７２（Ｎ本）を介して、電流調整回路アレイ部９２の構成要素である電流調整回路９１に伝達される。電流調整回路９１は不揮発性メモリを有し、画素毎に駆動電流の電流量を調整する事が出来る。調整された駆動電流は第２列信号線９６（Ｎ本）を介して、駆動回路９０へ伝えられる。第２列信号線９６を個別に制御するのが、第２列信号線制御回路部９３である。
　本実施形態に係る駆動回路９０と電流調整回路９１の例を図５７に示す。駆動回路９０は、第１行選択回路部９５が出力する第１行選択信号Ｒｏｌを伝達する第１行選択信号線７１と、電流調整回路アレイ部９２が出力する電流信号を伝達する第２列信号線９６と、電源を供給する電源線７３と、接地ＧＮＤを提供するＧＮＤ線７４とに接続されている。また、駆動回路９０は、行選択トランジスタ７５と、電圧保持キャパシタ７６と、駆動トランジスタ７７と、Ｐ側電極４６とを備える。加えて、集積回路チップ２０に発光アレイ３０が搭載されたとき、駆動回路９０は、発光ユニット３１に接続される。駆動回路９０は駆動回路７０に比べて、テストトランジスタ８０、不揮発性メモリトランジスタ７８、テスト端子８１、ゲート制御信号線７９が無くなり、単純化され、単純化されたシンプル回路構成となる。この構成は、素子数、配線数を減らせる事が出来る為に、画素サイズを縮小し、ＬＥＤ表示チップを小さくする場合には、非常に有利である。なお、後述する電流調整回路９１の構成要素と明確に区別するために、本実施形態の以降および次の実施形態９では、行選択トランジスタ７５および駆動トランジスタ７７を各々、第１行選択トランジスタ７５および第１駆動トランジスタ７７と称する。
　一方、電流調整回路９１は、電源線９９とＧＮＤ線９８との間に、第２駆動トランジスタ１００、不揮発性メモリトランジスタ１０２、および第２行選択トランジスタ１０１が直列に配置されて、直列回路を形成している。第２駆動トランジスタ１００のゲート電極は第２列信号線９６と第２駆動トランジスタ１００のソース電極と不揮発性メモリトランジスタ１０２のドレイン電極とに接続されている。不揮発性メモリトランジスタ１０２のゲート電極は、列信号線７２に接続されている。第２行選択トランジスタのゲート電極は、第２行選択信号線９７に繋がっている。第２駆動トランジスタ１００は第１駆動トランジスタ７７と同サイズ、同性能である事が好ましく、電流調整回路９１に接続される電源線９９の電圧は駆動回路９０に接続される電源線７３の電圧と同じである事が好ましい。図５７では第２行選択トランジスタ１０１が不揮発性メモリトランジスタ１０２に対してＧＮＤ側に配置されているが、不揮発性メモリトランジスタ１０２が第２行選択トランジスタ１０１に対してＧＮＤ側に配置されても構わない。第２行選択信号線９７が活性化されると、第１列信号線７２を介して、第１列信号出力回路部２３から出力される第１列信号ＣＳが不揮発性メモリトランジスタ１０２のゲート電極に入力され、この直列回路を流れる参照電流Ｉｒｅｆを、第１列信号ＣＳの電圧の大小に応じて制御する。
　参照電流Ｉｒｅｆの電流量に応じて、第２駆動トランジスタ１００のゲート電位が定まり、第２列信号線９６の電位は、第２駆動トランジスタ１００のゲート電位と同レベルになる。この第２列信号線９６の電位を、第２列信号ＣＳ２とする。なお、第２行選択信号線９７が活性化される時点では、第２列信号線９６の電位は電源線７３と同じ電位レベルにある事が好ましい。第２駆動トランジスタ１００のゲート電位が定まった後、対応する駆動回路９０に接続されている第１行選択信号線７１が活性化し、第１行選択トランジスタ７５をオンし、第２列信号ＣＳ２は第２列信号線９６を介して、第１駆動トランジスタ７７のゲート電極に入力される。以降、第２行選択信号線９７の活性化から第１駆動トランジスタ７７のゲート電極の入力までを、纏めて「書き込み」と言う。
　従って、第２列信号ＣＳ２の電位の大きさに従って、発光ユニット３１に流れる駆動電流Ｉの電流量が決定される。第１駆動トランジスタ７７のゲート電位が定まると、第１行選択トランジスタ７５はオフされるが、電圧保持キャパシタ７６によって、駆動トランジスタのゲート電位は、入力された第２列信号ＣＳ２の電位に保たれ、次に第１行選択トランジスタ７５がオンするまで、入力された第２列信号ＣＳ２の電圧の大きさに従って定まる駆動電流Ｉが流れ続ける。なお、電圧保持キャパシタ７６は特別に素子として組み込むほかに、配線間の容量や駆動トランジスタ７７のゲート容量でも代用が可能である。
　電流調整回路９１と駆動回路９０は、所謂カレントミラー回路を構成しており、電流調整回路９１に流れる参照電流Ｉｒｅｆと、駆動回路９０に流れる駆動電流Ｉが等しくなる。従って、次の様な種々の調整が可能となる。
　（調整１）　或る大きさの電流を流しても、発光ユニット３１が全く発光しない場合、該発光ユニット３１は短絡不良と考えられる。そのため、不揮発性メモリトランジスタ１０２の閾値を上げ、通常の第１列信号ＣＳの範囲では、参照電流Ｉｒｅｆが流れない様に設定する。これにより、第２列信号ＣＳ２が極めて高い電圧となり、第１駆動トランジスタ７７がオフとなり、駆動電流Ｉが流れない。
　（調整２）　或る大きさの電流を流したとき、発光ユニット３１の発光量が不足する場合、不揮発性メモリトランジスタ１０２の閾値を下げ、参照電流Ｉｒｅｆを増やす。これにより、第２列信号ＣＳ２は低い電圧になり、第１駆動トランジスタ７７を流れる駆動電流Ｉは増加し、発光量が増える。
　（調整３）　或る大きさの電流を流したとき、発光ユニット３１の発光量が過剰な場合、不揮発性メモリトランジスタ１０２の閾値を上げ、参照電流Ｉｒｅｆを減らす。これにより、第２列信号ＣＳ２は高い電圧になり、第１駆動トランジスタ７７を流れる駆動電流Ｉが減少し、発光量が低下する。
即ち、本実施形態に係る構成によれば、駆動電流Ｉの電流量を増減させる事も、遮断する事も可能であり、不良画素を黒画素に変える事も、諧調バラツキを低減する事も可能である。
　本構成では、駆動回路９０（ｉ，ｊ）（ｉ行ｊ列の駆動回路、以下同様）の駆動電流Ｉの電流制御は、行毎に次の様に行われる。
・第２行選択回路部９４（ｉ）によって、行ｉの第２行選択信号線９７（ｉ）が活性化され、第１列信号出力回路部２３がＮ本の第１列信号線７２（ｊ）に画素（ｉ，ｊ）の第１列信号ＣＳ（ｉ，ｊ）を出力する。上述の様に、各画素の電流調整回路９１（ｉ，ｊ）が、第２列信号線９６（ｊ）に調整された第２列信号ＣＳ２（ｉ，ｊ）を出力する。
・次に行選択回路部９５が行ｉの第１行選択信号線７１（ｉ）を活性化し、第２列信号ＣＳ２（ｉ，ｊ）が各駆動回路９０（ｉ，ｊ）に書き込まれる。
・その後に、第１行選択信号線７１（ｉ）は不活性化される。
　従って、第２列信号線制御回路部９３は、第２行選択信号線９７（ｉ）が活性化される前には、第２列信号線９６（ｊ）を電源線７３と同電源線９９と同じ電圧レベルに設定する。また、第２列信号線制御回路部９３は、第２行選択信号線９７（ｉ）が活性化されてから、第１行選択信号線７１（ｉ）が活性化され、各駆動回路９０（ｉ，ｊ）に第２列信号ＣＳ２（ｉ，ｊ）が書き込まれるまでの期間では、第２列信号線９６（ｊ）を第２列信号線制御回路部９３から浮いたフローティング状態とする。また、第２列信号線制御回路部９３は、第１行選択信号線７１（ｉ）が不活性化される時には、第２列信号線９６（ｊ）を電源線７３と同じレベルに戻す機能を有する。なお、以上の様に、一行毎に順次、駆動回路９０（ｉ，ｊ）への書き込みを行うが、列方向に関しては通常、複数行毎または全行纏めて並列に実施される。
　不揮発性メモリトランジスタ１０２の閾値制御手順は、例えば、以下の通りである。不揮発性メモリトランジスタ１０２の閾値を調整する前の段階において、一旦、全発光ユニットの発光量を記録する。所定の発光量との比較から、調整１～調整３の各場合に応じて閾値の調整を行う。調整１、３の場合の様に、閾値を上げる場合には、第２行選択信号線９７を活性化し、第２列信号線９６に書き込み用の電圧を第２列信号線制御回路部９３から出力する。この状態で、第１列信号線７２に書き込みゲートパルスを第１列信号出力回路部２３より印加する。これにより閾値を上げる事が可能で有る。
　一般に、印加する書き込みゲートパルス数によって、閾値の上げ幅を調整する事が出来る。調整２の場合のように閾値を下げる必要が有る場合には、第２列信号線９６に消去用の電圧を第２列信号線制御回路部９３より印加し、第１列信号線７２に消去ゲートパルス（負電圧）を第１列信号出力回路部２３より印加する。同様に、印加する消去ゲートパルス数によって、閾値の下げ幅を調整する事が出来る。以上の様に、個々の電流調整回路９１の不揮発性メモリトランジスタ１０２の閾値を調整し、再度、全発光ユニットの発光量を評価し、必要なら、閾値調整を繰り返せば良い。この様に一回または複数回の閾値調整によって、短絡画素は黒画素に変え、発光量のバラツキを低減する事が出来る。これにより、高い歩留りで、均一性の優れた、ＬＥＤ表示チップを生産する事が出来る。
　なお、図５７の駆動回路９０では、図７のテストトランジスタ８０が無い為、発光アレイ３０の貼付け前に、画素の駆動回路９０をテストする事が出来ないが、駆動回路９０にテストトランジスタ８０を加えて、発光アレイ３０の貼付け前に集積回路チップ２０の駆動回路９０をテストする構成としても良い。
　本構成では、発光ユニット３１として、実施形態１と同じとしていた。即ち、発光アレイ３０は、第１面と第２面にそれぞれ電極を有していた。しかしながら、本発明の範囲はこれに限らない。たとえば、発光ユニット３１が第１面にＰ側個別電極４２とＮ側電極を有し、集積回路チップ２０の各画素がＰ側電極４６と共にＮ側電極４７を有している構造であって良い。
　本構成では、第１行選択トランジスタ７５をｎＭＯＳで構成しているが、第１行選択信号線７１の極性を反転させることで、ｐＭＯＳを第１行選択トランジスタとして使用することも可能である。望ましくは、ｐＭＯＳ・ｎＭＯＳを両方使用するトランスファーゲートを用い、これにより、第２列信号線９６の電圧を第１行選択トランジスタ７５の閾値の影響をうけずに第１駆動トランジスタ７７に伝えることができる。また、第１駆動トランジスタ７７はｎＭＯＳでの構成が可能であり、ｐＭＯＳに限るものではない。
　〔実施形態９〕 
　本発明の他の実施形態９について、図５８に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。本実施形態は、実施形態８に対して、電流調整回路の構成が異なる。
　本実施形態に係る駆動回路９０と電流調整回路９１Ａとの例を図５８に示す。駆動回路９０は前述の実施形態８と同じである。電流調整回路９１Ａは、電源線９９ＡとＧＮＤ線９８との間に、第２駆動トランジスタ１００、不揮発性メモリトランジスタ１０２、および第２行選択トランジスタ１０１が直列に配置されて、直列回路を形成している。第２駆動トランジスタ１００のゲート電極は列信号線７２に接続されている。不揮発性メモリトランジスタ１０２のゲート電極は、ゲート制御信号線７９に接続されている。第２行選択トランジスタのゲート電極は、第２行選択信号線９７に繋がっている。第２駆動トランジスタ１００は第１駆動トランジスタ７７と同サイズ、同性能である事が好ましく、電流調整回路９１Ａに接続される電源線９９Ａの電圧は駆動回路９０に接続される電源線７３の電圧と同じである事が好ましい。図５８では第２行選択トランジスタ１０１が不揮発性メモリトランジスタ１０２に対してＧＮＤ側に配置されているが、不揮発性メモリトランジスタ１０２が第２行選択トランジスタ１０１に対してＧＮＤ側に配置されても構わない。第２行選択信号線９７が活性化されると、第１列信号線７２を介して、第１列信号出力回路部２３から出力される第１列信号ＣＳが第２駆動トランジスタ１００のゲート電極に入力され、この直列回路を流れる参照電流Ｉｒｅｆを、第１列信号ＣＳの電圧の大小に応じて制御する。このとき、参照電流の大きさは、不揮発性メモリトランジスタ１０２の閾値によっても影響を受ける。
　この参照電流Ｉｒｅｆの電流量に応じて、第２列信号線９６の電位、すなわち第２列信号ＣＳ２が定まる。なお、第２行選択信号線９７が活性化される時点では、第２列信号線９６の電位は電源線７３と同じ電位レベルにある事が好ましい。第２列信号ＣＳ２が定まると、対応する駆動回路９０に接続されている第１行選択信号線７１を活性化し、第１行選択トランジスタ７５をオンし、第２列信号ＣＳ２は第２列信号線９６を介して、第１駆動トランジスタ７７のゲート電極に入力される。
　従って、第２列信号ＣＳ２の電圧の大きさに従って、発光ユニット３１に流れる駆動電流Ｉの電流量が決定される。第１駆動トランジスタ７７のゲート電位が定まると、第１行選択トランジスタ７５はオフされるが、電圧保持キャパシタ７６によって、駆動トランジスタのゲート電位は、入力された第２列信号ＣＳ２の電位に保たれ、次に第１行選択トランジスタ７５がオンするまで、入力された第２列信号ＣＳ２の電圧の大きさに従って定まる駆動電流Ｉが流れ続ける。ゲート制御信号線７９は、全ての電流調整回路９１Ａの、不揮発性メモリトランジスタ１０２に同一の電圧を印加し、各不揮発性メモリトランジスタ１０２の閾値によって参照電流が調整される。
　本実施形態では、列信号線７２が第２駆動トランジスタ１００のゲート電極に接続され、不揮発性メモリトランジスタ１０２のゲート電極が、専用のゲート制御信号線７９に接続されている。実施形態８では、第１列信号出力回路部２３の出力が不揮発性メモリトランジスタ１０２のゲート電極に入力される為、一般的に、第２列信号ＣＳ２に比べて第１列信号ＣＳは大きな値であった。本実施形態では、第１列信号出力回路部２３が出力する第１列信号ＣＳが、第１駆動トランジスタ７７と類似の第２駆動トランジスタ１００のゲート電極に入力される為、第１列信号ＣＳと第２列信号ＣＳ２は大きくは違わない構成に出来る。従って、第１列信号出力回路部２３が出力する第１列信号ＣＳの電圧が下がり、消費電力を低減する事が出来る。又、第１列信号出力回路部２３を低電圧のトランジスタで構成できる為、回路面積を縮小する事が出来る。
　発光ユニット３１の発光量に応じて、不揮発性メモリトランジスタ１０２の閾値制御は、ゲート制御信号線７９へ印加されるパルスによって行われる以外は、基本的に実施形態８と同じである。本構成では、書き込みや消去用に必要となる高い電圧を列信号線７２から印加する必要が無い為、第１列信号出力回路部２３は、低電圧トランジスタによって構成できる。従って、第１列信号出力回路部２３の回路面積を縮小できると言う利点が有る。
　本構成では、実施形態８と同様に、短絡画素は黒画素に変え、発光量のバラツキを低減する事が出来る。これにより、高い歩留りで、均一性の優れた、ＬＥＤ表示チップを生産する事が出来る。更に、第１列信号出力回路部２３の面積を縮小し、消費電力を低減できると言う効果が有る。
　〔実施形態１０〕
　本発明の他の実施形態１０について、図５９～図６３に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図５９は、実施形態１０に係るＬＥＤ表示チップ１ａの概略構成を示す断面図である。
　図５９に示すように、本実施形態１０に係るＬＥＤ表示チップ１ａは、実施形態１に係るＬＥＤ表示チップ１に対して、極性が反転している点で異なる。なお、本実施形態１０に係るＬＥＤ表示チップ１ａも、他の実施形態に係るＬＥＤ表示チップ１と同様に、波長変換層を備えるなどの種々の変形も可能である。
　図５９に示すように、発光ユニット３１ａは、Ｎ側エピタキシャル層５２ａと発光層５３とＰ側エピタキシャル層５４とがこの順に積層された化合物半導体層５１ａと、化合物半導体層５１ａを保護するための保護膜５７と、Ｐ側エピタキシャル層５４に接するＰ側共通電極３８（第２電極）と、Ｎ側エピタキシャル層５２ａと接続するＮ側個別電極４４ａ（第１電極）とを含む。図２に示す実施形態１に係る発光ユニット３１とは異なり、図５９に示す実施形態１０に係る発光ユニット３１ａでは、Ｎ側エピタキシャル層５２ａが集積回路チップ２０ａ側（第１面側）に、Ｐ側エピタキシャル層５４が表示面側（第２面側）に配置されている。このため、本実施形態１０の発光ユニット３１ａでは、Ｎ側個別電極４４ａが、発光ユニット３１ａ毎に別個に設けられ、Ｐ側共通電極３８が複数の発光ユニット３１ａにわたって一体に設けられている。
　一方、配線ユニット３２ａ（接続ユニット）は、化合物半導体層５１ａと、保護膜５７とＰ側共通電極３８（第４電極）と、Ｎ側エピタキシャル層５２ａと接続するＰ側配線電極４４ｂ（第３電極）と、を含む。Ｐ側配線電極４４ｂは、集積回路チップ２０ａ側の面（第３面）に設けられている。配線ユニット３２ａは、Ｎ側エピタキシャル層露出領域３５ａとＰ側電極領域３９とを有しており、集積回路チップ２０ａ側とは反対の面（第４面）のＮ側エピタキシャル層露出領域３５ａでは、Ｎ側エピタキシャル層５２ａが露出しており、露出しているＮ側エピタキシャル層５２ａをＰ側共通電極３８が覆っている。Ｐ側共通電極は、発光ユニット３１ａおよび配線ユニット３２ａにわたって一続きに延設されている。
　また、本実施形態１０に係る集積回路チップ２０ａも、実施形態１に係る集積回路チップ２０とは極性が反転している。集積回路チップ２０ａは、各画素４０に対応して、各Ｎ側個別電極４４ａと個別に接続するＮ側電極４７ａ（第１駆動電極）を有する。集積回路チップ２０ａは、配線ユニット３２ａのＰ側配線電極４４ｂと接続するＰ側電極４６ｃ（第２駆動電極）を有する。
　配線ユニット３２ａの内部では、Ｐ側共通電極３８とＰ側配線電極４４ｂとがＮ側エピタキシャル層露出領域３５ａのＮ側エピタキシャル層５２ａを介して接続されている。したがって、発光アレイ３０ａのＰ側共通電極３８は、Ｎ側エピタキシャル層５２ａおよびＰ側配線電極４４ｂおよびマイクロバンプ６６を通じて、集積回路チップ２０ａのＰ側電極４６ｃに接続されている。
　以上のように、実施形態１と比較して、本実施形態１０は、発光アレイ３０ａの極性が反転しているが、一方、発光ユニット３１ａと配線ユニット３２ａと集積回路チップ２０ａとの接続関係は同様である。
　（駆動回路）
　図６０は、実施形態１０に係る駆動回路７０ａの一例を示す回路図である。なお、駆動回路７０ａは、図７に示す例に限らず、種々の公知の画素駆動回路の回路構成を、不揮発性メモリとして機能する種々の回路素子を組み合わせて用いることが可能である。
　上述のように極性が反転するため、本実施形態１０に係る駆動回路７０ａも、実施形態１に係る駆動回路７０に対して、極性が反転している。一方、上述のように接続関係は変わらないので、動作自体は変わらない。
　図６０に示す駆動回路７０ａは、発光ユニット３１ａが電源電圧Ｖｃｃ側に配置される点と、駆動トランジスタ７７ｃがＮＭＯＳトランジスタで構成されている点との２点以外は、図７に示す駆動回路７０と類似の構成である。なお、不揮発性メモリトランジスタ７８のＧＮＤ側に駆動トランジスタ７７ｃを配置しているが、駆動トランジスタ７７ｃのＧＮＤ側に不揮発性メモリトランジスタ７８を配置しても良い。
　ＬＥＤ表示チップ１ａは、発光ユニット３１ａと配線ユニット３２ａ以外に、ダミーユニット３６を含んでも良い。ダミーユニット３６は、ダミー電極４４ｃを有してよく、集積回路チップ２０ａは、対応するダミー電極４８を有してよい。対応するダミー電極４４ｃとダミー電極４８とが接続されることにより、ダミーユニット３６が集積回路チップ２０ａ上に固定されることができる。ダミーユニット３６は、例えば、駆動回路７０ａが無い部分の集積回路チップ２０ａ上に配置され、ＬＥＤ表示チップ１ａ表面の平坦性を高め、波長変化層を形成し易くする事を目的としている。また、ＬＥＤ表示チップ１ａを配線基板等に接続する為の、ボンディングパッド４９や、基板貫通配線（ＴＳＶ）を有していても良く、その為の外部接続のためのボンディング領域３７を有していても良い。
　（製造工程）
　図６１～６３は、本実施形態１０に係るＬＥＤ表示チップ１ａを製造する製造工程例を順に示す図である。なお、図６１～６２は、一連の工程例を順に示すので、簡便のために、先の工程を示す図に記載した符号は、後の工程を示す図での記載を適宜省略する。
　以下に、ＬＥＤ表示チップ１ａを製造する製造工程例を、図６１～図６２を参照して、詳細に説明する。
　まず、図６１の（ａ）に示すように、化合物半導体層５１を成長させる成長基板５０ａを用意し、成長基板５０ａの上に、バッファ層等を含めてＮ側エピタキシャル層５２ａを成長し、発光層５３、Ｐ側エピタキシャル層５４をこの順で成長させる。成長基板５０ａは、例えば、シリコン基板であり、（１１１）面を成長面として用いることが好ましい。尚、Ｎ側エピタキシャル層５２ａは、膜厚方向に導通する様に、全体をｎ型ドーピングして置く事が好ましい。Ｐ側エピタキシャル層５４上に透明導電膜を積層しても良い。そして、剥離用基板６３に接着層２９を介して、Ｐ側エピタキシャル層５４側で化合物半導体層５１ａを貼り付ける。
　次いで、図６１の（ｂ）に示すように、成長基板５０ａを除去する。成長基板５０ａがシリコン基板の場合、研削、研磨、プラズマエッチング、ウエットエッチング等を組み合わせて、除去する事ができる。次に、図６１の（ｃ）に示すように、露出したＮ側エピタキシャル層５２ａ面にＮ側電極層４４を形成する。Ｎ側電極層４４は、化合物半導体層５１ａに接して界面反射率が高い金属薄膜、例えばアルミニュウムまたは銀などの薄膜を含む金属多層膜である。
　続いて、図６２の（ａ）に示す様に、剥離用基板６３に接着されている化合物半導体層５１ａおよびＮ側電極層４４を、集積回路チップ２０ａに貼り合せ、化合物半導体層５１ａから剥離用基板６３を剥離する。この時、Ｎ側電極層４４が集積回路チップ２０ａ上のＰ側電極４６ｃ、Ｎ側電極４７ａ、ダミー電極４８と接続される。ここで注目すべきは、この工程が精密な位置合わせが必要無い点である。ウェハ同士を、すなわち集積回路チップ２０ａが形成されているウェハと、化合物半導体層５１ａが接着されている剥離用基板６３とを、を接合出来れば良く、電極同士を精密にアライメントする必要が無い。電極接続方法は実施形態１と同様でも良いし、それぞれの電極の直接接続でも良い。又、図６２の（ａ）では、集積回路チップ２０ａ上のＰ側電極４６ｃ、Ｎ側電極４７ａ、ダミー電極４８が、基板表面上に突出して描かれているが、ダマシン配線の様に、基板内部に形成され、表面だけが露出していても構わない。
　次いで、図６２の（ｂ）に示す様に、メサ５６ａを形成する。メサ５６ａの領域では、Ｎ側エピタキシャル層５２ａの一部と発光層５３とＰ側エピタキシャル層５４とを、部分的にエッチングで除去する。メサ５６ａは発光ユニット３１ａと配線ユニット３２ａのＰ側電極領域３９、及びダミーユニット３６ａの外周に形成される。配線ユニット３２ａのＮ側エピタキシャル層露出領域３５および、ボンディングパッド４９が形成される領域では、発光層５３とＰ側エピタキシャル層５４とを完全に除去して、Ｎ側エピタキシャル層５２ａを露出させる。なお、メサ５６ａの傾斜側面は、ＬＥＤ表示チップ１ａの表示面に対して、３５度以上５５度以下傾斜していることが好ましく、約４５度傾斜していることが特に好ましい。この傾斜角度により、ＬＥＤ表示チップ１ａの表示面と略平行に発光層５３から出射された光を、ＬＥＤ表示チップ１ａの表示面と略直交に反射し、Ｎ側個別電極４４ａとＮ側エピタキシャル層５２ａの界面において、再度反射して、ＬＥＤ表示チップ１ａの表示面方向に取り出す事ができ、取出し効率をより向上できる。
　次いで、図６２の（ｃ）に示すように、化合物半導体層５１ａの上面全体を保護膜５７で覆い、図６２の（ｄ）に示すように、ユニット分離溝６０ａを形成する。このとき、Ｎ側電極層４４も、各ユニット後に分割され、発光ユニット３１ａではＮ側個別電極４４ａとなり、配線ユニット３２ａではＰ側配線電極４４ｂ、ダミーユニット３６ａではダミー電極４４ｃとなる。ボンディングパッド４９上の、化合物半導体層５１ａを除去する。
　次いで、図６３の（ａ）に示す様に、反射材６２によって、ユニット分離溝を埋める。この時、Ｎ側エピタキシャル層露出領域３５およびボンディング領域３７は、反射材６２で覆わないか、あるいは、一旦覆った後に反射材６２を取り除く。続いて、図６３の（ｂ）に示す様に、（ｉ）発光ユニット３１ａ上の保護膜５７にＰ側コンタクトホール５８ａを形成し、（ｉｉ）配線ユニット３２ａの上の保護膜５７に、Ｎ側エピタキシャル層露出領域３５ａおよびＰ側電極領域３９にわたってＮ側コンタクトホール５９ａを形成する。なお、Ｎ側コンタクトホール５９ａは、Ｐ側電極領域３９に形成されずに、Ｎ側エピタキシャル層露出領域３５ａにのみ形成されても良い。
　次いで、図６３の（ｃ）に示す様に、Ｐ側共通電極３８を形成する。図６２および図６３に示す以上の工程は、全て、集積回路チップ２０ａが形成されているウェハ上で実施する事ができる。この様にして、集積回路チップ２０ａが形成されているウェハ上でＬＥＤ表示チップ１ａを完成させた後に、チップ分割をする事ができる。
　本構造及び本製造方法では、上述の様に、集積回路チップ２０ａを形成したウェハ上で、ＬＥＤ表示チップ１ａを完成する事ができる為、製造途中のＬＥＤ表示チップ１ａおよびＬＥＤ表示チップ１ａの製造工程のクリーン度の維持が容易であり、高歩留りを実現し、コストを低減できる。更に、集積回路チップ２０ａに対して、発光ユニット３１ａを精密にアライメントする必要が無く、短時間の内に、集積回路チップ２０ａに発光アレイ３０ａを貼り合せる事ができる。従って、生産性を高める事で、製造コストを低減できると言う利点が有る。以上の様に、本実施形態では、実施形態１の利点に加えて、チップ間の精密アライメントが不要なウェハ同士の接合によって形成できる為、生産性が非常に高い点、更にクリーン度の高い製造工程を使って、高歩留りで生産できると言う利点が有る。
　〔まとめ〕
　本発明の態様１に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７，ＬＥＤ表示チップ１ａ）は、少なくとも１個の発光素子（実施形態１，８～９における発光ユニット３１自身，実施形態２～７における第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂ，実施形態１０における発光ユニット３１ａ自身）を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニット（３１，３１ａ）と、前記複数の発光ユニットを各々駆動するように構成された複数の駆動回路（７０，７０ａ，９０）を含むと共に、前記複数の発光ユニットが搭載されている搭載面を有する集積回路装置（集積回路チップ２０，２０ａ）と、を備え、前記第１面は、前記搭載面と向かい合い、各発光素子は、第１電極（Ｐ側個別電極４２，４２ａ，４２ｂ、Ｎ側個別電極４４ａ）を前記第１面に備え、各駆動回路は、対応する発光ユニットに含まれる発光素子の第１電極に接続されている第１駆動電極（Ｐ側電極４６，４６ａ，４６ｂ、Ｎ側電極４７ａ）を前記搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリ（７８，７８ａ，７８ｂ，７８ｃ，７８ｄ，１０２）を含む構成である。
　上記構成によれば、駆動回路は、対応する発光ユニットに含まれる発光素子の第１電極に接続されている第１駆動電極を前記搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリを含む。このため、不揮発性メモリは、発光素子の第１電極への電流供給を制御することができるので、発光素子の発光強度を調整したり、発光素子を非発光にしたりすることができる。
　発光素子の発光強度の調整によって、各発光ユニットの発光強度は、当該表示装置に求められる発光強度の範囲に調整されることができるので、発光ユニットの製造歩留りを向上することができ、表示装置を低欠陥かつ高歩留りで製造可能にする。
　本発明の態様２に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７，ＬＥＤ表示チップ１ａ）は、上記の態様１において、前記不揮発性メモリ（７８，７８ａ，７８ｂ，７８ｃ，７８ｄ，１０２）は、前記第１駆動電極（Ｐ側電極４６，４６ａ，４６ｂ、Ｎ側電極４７ａ）への電流供給を、各駆動回路（７０，７０ａ，９０）毎に独立に制御するように構成されている構成としてもよい。
　上記構成によれば、前記第１駆動電極への電流供給は、各駆動回路毎に独立に制御される。このため、各駆動回路は、対応する発光ユニットを独立に制御することができる。
　本発明の態様３に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７，ＬＥＤ表示チップ１ａ）は、上記の態様１または２において、前記不揮発性メモリ（７８，７８ａ，７８ｂ，７８ｃ，７８ｄ，１０２）は、前記第１駆動電極への電流供給を遮断可能であるように構成されている構成としてもよい。
　上記構成によれば、不揮発性メモリは、発光素子への電流供給を遮断可能である。このため、不良の発光素子がある場合に、不良の発光素子への電流供給を遮断することができる。不良の発光素子は、異常に発光したり、隣接する別の発光素子に電流を漏洩したり、するので、不良の発光素子への電流供給は遮断することが望ましい。
　本発明の態様４に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７，ＬＥＤ表示チップ１ａ）は、上記の態様１から３の何れか１項において、前記不揮発性メモリ（７８ａ，７８ｂ，７８ｃ，７８ｄ，１０２）は、前記第１駆動電極への電流供給の電流量の低減および増大の少なくとも一方が可能なように構成されている構成としてもよい。
　上記構成によれば、不揮発性メモリは、発光素子への電流量を増減可能である。このため、各発光ユニットに含まれる発光素子への電流供給の電流量を増減することによって、各発光ユニットの発光強度を大きくしたり小さくしたりすることができる。例えば、前記複数の発光ユニットの間での各発光ユニットの発光強度が分散している場合、各発光ユニットの発光強度の差が低減するように、電流供給を調整することによって、表示装置が表示する画像のむらを低減することができる。
　本発明の態様５に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７）は、上記の態様１～４の何れか１項において、各発光ユニット（３１）は、複数個の発光素子（第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂ）を含む構成としてもよい。
　上記構成によれば、各発光ユニットは、複数個の発光素子を含み、不揮発性メモリは、各発光素子への電流供給を制御することができる。このため、不揮発性メモリは、１個の発光ユニットに含まれる複数個の発光素子の中の一部の発光素子には、電流供給し、その他の発光素子には電流供給を遮断することができる。
　発光素子の不良は、局所的に生じるものであり、隣り合う発光素子が共に不良である確率は、非常に低い。そして、１個の発光ユニットに含まれる複数個の発光素子の全てが不良である確率は、さらに低い。このため、良品の発光素子が１個含まれていれば、発光ユニットとしては良品であるので、発光ユニットが良品である確率を極めて高くすることができる。したがって、発光ユニット、および複数の発光ユニットが集積されている発光アレイの製造歩留りを向上させることができる。
　また、ＬＥＤなどの発光素子の発光効率は、通常、電流密度が高すぎると低下する。このため、発光ユニットが、発光効率が低下する高電流密度で使用されている場合、より多くの発光素子を用いたほうが、各発光素子の電流密度が低くなり、各発光素子の発光効率が高くなる。したがって、同時に用いる発光素子の数を調整することによって、発光ユニットとしての発光強度を調整することができる。
　本発明の態様６に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７）は、上記の態様１～５の何れか１項において、各発光ユニット（３１）に含まれる発光素子（第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂ）は２個以上であり、各発光ユニットにおいて、２個以上の発光素子の第１電極は、別個であり、２個以上の発光素子の第２電極は、一体であり、各駆動回路（７０）において、前記第１駆動電極（Ｐ側電極４６，４６ａ，４６ｂ）は、２個以上であり、前記不揮発性メモリ（７８ａ，７８ｂ）は、前記第１駆動電極の各々への電流供給を、独立に制御するように構成されている構成としてもよい。
　本発明の態様７に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７，ＬＥＤ表示チップ１ａ）は、上記の態様１～６の何れか１項において、さらに、第３面と、前記第３面の反対側の第４面とを有する少なくとも１個の接続ユニット（配線ユニット３２，３２ａ）を備え、前記第３面は、前記搭載面と向かい合い、各発光素子は、第２電極（Ｎ側共通電極３３、Ｐ側共通電極３８）を第２面に備え、前記接続ユニットは、第３電極（Ｎ側配線電極４３、Ｐ側配線電極４４ｂ）を前記第３面に備え、前記接続ユニット内部（Ｎ側エピタキシャル層５２，５２ｂ）を通って前記第３電極に接続されている第４電極（Ｎ側共通電極３３、Ｐ側共通電極３８）を前記第４面に備え、前記集積回路装置（集積回路チップ２０，２０ａ）は、前記集積回路装置内部を通って各駆動回路（７０，７０ａ，９０）に接続されている第２駆動電極（Ｎ側電極４７，Ｐ側電極４６ｃ）を前記搭載面に備え、前記第２電極は、前記第４電極に接続され前記第３電極は、前記第２駆動電極に接続されている構成としてもよい。
　本発明の態様８に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７，ＬＥＤ表示チップ１ａ）は、少なくとも１個の発光素子（実施形態１，８～９における発光ユニット３１自身，実施形態２～７における第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂ，実施形態１０における発光ユニット３１ａ自身）を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニット（３１，３１ａ）と、第３面と、前記第３面の反対側の第４面とを有する接続ユニット（配線ユニット３２，３２ａ）と、前記複数の発光ユニットを各々駆動するように構成された複数の駆動回路（７０，７０ａ，９０）を含むと共に、前記複数の発光ユニットが搭載されている搭載面を有する前記集積回路装置と、を備え、前記第１面および前記第３面は、前記搭載面と向かい合い、各発光素子は、第１電極（Ｐ側個別電極４２，４２ａ，４２ｂ、Ｎ側個別電極４４ａ）を前記第１面に備え、第２電極（Ｎ側共通電極３３、Ｐ側共通電極３８）を第２面に備え、前記接続ユニットは、第３電極（Ｎ側配線電極４３、Ｐ側配線電極４４ｂ）を前記第３面に備え、前記接続ユニット内部を通って前記第３電極に接続されている第４電極（Ｎ側共通電極３３、Ｐ側共通電極３８）を前記第４面に備え、各駆動回路は、対応する発光ユニットに含まれる発光素子の第１電極に接続されている第１駆動電極（Ｐ側電極４６，４６ａ，４６ｂ、Ｎ側電極４７ａ）を前記搭載面に備え、前記集積回路装置は、前記集積回路装置内部を通って各駆動回路に接続されている第２駆動電極（Ｎ側電極４７、Ｐ側電極４６ｃ）を前記搭載面に備え、前記第２電極は、前記第４電極に接続され前記第３電極は、前記第２駆動電極に接続されている構成である。
　上記構成によれば、各発光素子の第２電極は、第１面の反対側の第２面にあり、かつ、接続ユニットの第４電極に接続されている。さらに、接続ユニットの第３電極は、接続ユニット内部で第４電極に接続されている。このため、各発光素子の第２電極は、接続ユニットを介して、集積回路装置の第２駆動電極に接続される。
　さらに、上記構成によれば、発光ユニットの第１面と接続ユニットの第３面とは、共に、集積回路装置の搭載面に向かい合う。このため、第１面にある第１電極を第１駆動電極に接続する工程と、第３面にある第３電極を第２駆動電極に接続する工程は、同一工程に纏めることができる。また、発光ユニットの第２面と接続ユニットの第４面とは、共に、集積回路装置の反対側を向くので、各発光素子の第２電極を接続ユニットの第４電極に、容易に接続可能であり、第２電極と第４電極とを一体に形成することが可能である。第２電極と第４電極とを一体に形成することは、表示装置を製造するための工程数を減らすことができるため、好ましい。
　したがって、２つの電極が反対向きの面に設けられている発光素子で、両方の電極を実質的にフリップ・チップ・ボンディングのみで、集積回路装置に接続することができる。このため、表示装置の製造工程における接続するための工程数を減らすことができる。
　本発明の態様９に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７，ＬＥＤ表示チップ１ａ）は、上記の態様７または８において、前記発光ユニット（３１，３１ａ）は、一群に配置されており、前記接続ユニット（配線ユニット３２，３２ａ）は、前記発光ユニットの一群の外周部に配置されている構成としてもよい。
　上記構成によれば、接続ユニットは、前記発光ユニットの一群の外周部に配置されている。このため、発光ユニットの配置の間隔（ピッチ）を変更せずに、接続ユニットを配置することができる。
　本発明の態様１０に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７）は、上記の態様１～９の何れか１項において、さらに、前記発光ユニット（３１）の前記第２面と、前記集積回路装置（集積回路チップ２０）の前記搭載面との間の段差を緩和するための平坦化層（６７）を備える構成としてもよい。
　上記構成によれば、積回路装置と発光ユニットとの間の段差が緩和される。このため、波長変換層などの他の層の形成が容易になる。
　本発明の態様１１に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７）は、上記の態様１０において、前記平坦化層（６７）は、前記搭載面の前記発光ユニット（３１）が搭載されている領域の外側に設けられている構成としてもよい。
　本発明の態様１２に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７，ＬＥＤ表示チップ１ａ）は、上記の態様１～１１の何れか１項において、前記複数の発光ユニット（３１，３１ａ）は、前記発光ユニットが発光した光を反射可能な反射材（６２）によって、互いから分離されている構成としてもよい。
　本発明の態様１３に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７，ＬＥＤ表示チップ１ａ）は、複数の発光ユニット（３１，３１ａ）を備え、前記複数の発光ユニットは、前記発光ユニットが発光した光を反射可能な反射材（６２）によって、互いから分離されている構成である。
　上記構成によれば、発光ユニットは、反射材によって互いから分離されている。このため、発光ユニット内部で発生した光が、発光ユニット同士の間へ漏洩し、別の発光ユニット内部に入って、別の発光ユニットから外部へ出射されることがない。これによって、表示する画像のコントラストを向上させることができる。
　本発明の態様１４に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７）は、上記の態様１～１３の何れか１項において、さらに、前記発光ユニット（３１）が発光した光の波長を変換可能な波長変換層（６８，６８Ｒ，６８Ｂ，６８Ｇ）を、前記発光ユニットの少なくとも一部に対して、備える構成としてもよい。
　本発明の態様１５に係る表示装置（ＬＥＤ表示チップ１，青色ＬＥＤ表示チップ１Ｂ，緑色ＬＥＤ表示チップ１Ｇ，赤色ＬＥＤ表示チップ１Ｒ，表示システム７，ＬＥＤ表示チップ１ａ）は、上記の態様１～１４の何れか１項において、前記複数の発光ユニット（３１，３１ａ）は、表示される画像を構成する複数の画素またはサブ画素に１対１対応する構成としてもよい。
　本発明の態様１６に係る表示装置の製造方法は、少なくとも１個の発光素子（実施形態１，８～９における発光ユニット３１自身，実施形態２～７における第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂ）を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニット（３１）を、前記第２面が第１異種基板（サファイアウェハＷ２，サファイア基板５０）と向かい合うように、前記第１異種基板の上に形成する発光ユニット形成工程と、前記複数の発光ユニットを各々駆動するように構成されている複数の駆動回路（７０，７０ａ）を含むと共に、搭載面を有する集積回路装置（集積回路チップ２０）を形成する集積回路装置形成工程と、前記集積回路装置の前記搭載面に前記複数の発光ユニットを、前記第１面が前記搭載面と向かい合うように搭載する発光ユニット搭載工程と、前記複数の発光ユニットから、前記第１異種基板を選択的に分離する第１異種基板分離工程と、を含み、各発光素子は、第１電極（Ｐ側個別電極４２，４２ａ，４２ｂ）を前記第１面に備え、各駆動回路は、第１駆動電極（Ｐ側電極４６，４６ａ，４６ｂ）を前記搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリ（７８，７８ａ，７８ｂ，７８ｃ，７８ｄ、１０２）を含み、前記発光ユニット搭載工程において、各駆動回路の第１駆動電極を対応する発光ユニットに含まれる発光素子の第１電極に接続する製造方法である。
　本発明の態様１７に係る表示装置の製造方法は、上記の態様１６において、前記発光ユニット形成工程において、前記複数の発光ユニット（３１）が１個の発光アレイ（３０）に含まれるように、前記複数の発光ユニットを同一の前記第１異種基板（サファイアウェハＷ２，サファイア基板５０）の上にモノリシックに形成し、１個の発光アレイに含まれる前記複数の発光ユニットを互いから分離する発光ユニット分離工程を、さらに含む製造方法としてもよい。
　上記製造方法によれば、複数の発光ユニットを、発光アレイ単位で、モノリシックに同一基板上に形成することができる。このため、複数の発光ユニットを、発光アレイ単位で形成および搭載することができ、製造工程における様々な位置合わせが容易になる。
　上記製造方法によれば、上記態様１に係る表示装置を製造可能である。
　本発明の態様１８に係る表示装置の製造方法は、上記の態様１７において、発光ユニット形成工程において、前記発光アレイ（３０）を、同一の前記第１異種基板（サファイアウェハＷ２，サファイア基板５０）の上に複数形成し、１個ずつに切断分離する製造方法としてもよい。
　本発明の態様１９に係る表示装置の製造方法は、上記の態様１８において、前記発光ユニット搭載工程において、前記複数の発光ユニットを前記集積回路装置に固定した後に、前記発光ユニット分離工程は、行われる製造方法としてもよい。
　上記製造方法によれば、記発光ユニット分離工程は、複数の発光ユニットを集積回路装置に固定した後に行われる。このため、発光ユニット搭載工程における固定のときに、複数の発光ユニットは互いから分離されていないので、発光ユニットと集積回路装置との熱膨張係数の差、および発光ユニット搭載工程における温度変化に起因する位置ずれが起きにくい。
　本発明の態様２０に係る表示装置の製造方法は、上記の態様１６～１９において、前記発光ユニット搭載工程によって、前記複数の発光ユニットを前記集積回路装置に固定した後に、第１異種基板分離工程を行い、更に、その後に熱圧着工程を行う製造方法としてもよい。
　上記製造方法によれば、前記第１異種基板分離工程は、複数の発光ユニットを集積回路装置に固定した後に行われる。このため、発光ユニット搭載工程における固定のときに、複数の発光ユニットは互いから分離されていないので、固定工程を容易に遂行できる。また高温を要する熱圧着工程が、前記第１異種基板分離工程後に行われる為、発光ユニットと集積回路装置との熱膨張係数の差に起因する位置ずれが起きにくい。
　本発明の態様２１に係る表示装置の製造方法は、上記の態様１６～２０の何れか１項において、前記集積回路装置形成工程において、前記集積回路装置（集積回路チップ２０）を、前記異種基板（サファイアウェハＷ２，サファイア基板５０）と別の基板（シリコンウェハＷ１，シリコン基板４５）の上にモノリシックに複数形成する製造方法としてもよい。
　本発明の態様２２に係る表示装置の製造方法は、上記の態様１６～２１の何れか１項において、第３面と、前記第３面の反対側の第４面とを有する少なくとも１個の接続ユニット（配線ユニット３２）を、前記第４面が第２異種基板（サファイアウェハＷ２，サファイア基板５０）と向かい合うように、前記第２異種基板の上に形成する接続ユニット形成工程と、前記集積回路装置の前記搭載面に前記接続ユニットを、前記第３面が前記搭載面と向かい合うように搭載する接続ユニット搭載工程と、前記発光ユニットから、前記第２異種基板を選択的に分離する第２異種基板分離工程と、をさらに含み、各発光素子は、第２電極を第２面に備え、前記接続ユニットは、第３電極（Ｎ側配線電極４３）を前記第３面に備え、前記接続ユニット内部（Ｎ側エピタキシャル層５２）を通って前記第３電極に接続されている第４電極（Ｎ側共通電極３３）を前記第４面に備え、各駆動回路は、第１駆動電極（Ｐ側電極４６，４６ａ，４６ｂ）を前記搭載面に備え、前記集積回路装置は、前記集積回路装置内部を通って各駆動回路に接続されている第２駆動電極（Ｎ側電極４７）を前記搭載面に備え、前記接続ユニット搭載工程において、前記第３電極を、前記第２駆動電極に接続し、前記第２電極を前記第４電極に接続するユニット間接続工程を、さらに備える製造方法としてもよい。
　本発明の態様２３に係る表示装置の製造方法は、少なくとも１個の発光素子（実施形態１，８～９における発光ユニット３１自身，実施形態２～７における第１ＬＥＤ４１ａおよび第２ＬＥＤ４１ｂ）を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニット（３１）を、前記第２面が第１異種基板（サファイアウェハＷ２，サファイア基板５０）と向かい合うように、前記第１異種基板の上に形成する発光ユニット形成工程と、第３面と、前記第３面の反対側の第４面とを有する少なくとも１個の接続ユニット（配線ユニット３２）を、前記第４面が第２異種基板（サファイアウェハＷ２，サファイア基板５０）と向かい合うように、前記第２異種基板の上に形成する接続ユニット形成工程と前記複数の発光ユニットを各々駆動するように構成されている複数の駆動回路（７０，７０ａ）を含むと共に、搭載面を有する集積回路装置（集積回路チップ２０）を形成する集積回路装置形成工程と、前記集積回路装置の前記搭載面に前記複数の発光ユニットを、前記第１面が前記搭載面と向かい合うように搭載する発光ユニット搭載工程と、前記集積回路装置の前記搭載面に前記接続ユニットを、前記第３面が前記搭載面と向かい合うように搭載する接続ユニット搭載工程と、前記複数の発光ユニットから、前記第１異種基板を選択的に分離する第１異種基板分離工程と、前記発光ユニットから、前記第２異種基板を選択的に分離する第２異種基板分離工程と、各発光素子は、第１電極（Ｐ側個別電極４２，４２ａ，４２ｂ）を前記第１面に備え、第２電極（Ｎ側共通電極３３）を第２面に備え、
　前記接続ユニットは、第３電極（Ｎ側配線電極４３）を前記第３面に備え、前記接続ユニット内部（Ｎ側エピタキシャル層５２）を通って前記第３電極に接続されている第４電極（Ｎ側共通電極３３）を前記第４面に備え、各駆動回路は、第１駆動電極（Ｐ側電極４６，４６ａ，４６ｂ）を前記搭載面に備え、前記集積回路装置は、前記集積回路装置内部を通って各駆動回路に接続されている第２駆動電極（Ｎ側電極４７）を前記搭載面に備え、前記接続ユニット搭載工程において、前記第３電極を、前記第２駆動電極に接続し、前記発光ユニット搭載工程において、各駆動回路の第１駆動電極を対応する発光ユニットに含まれる発光素子の第１電極に接続し、前記第２電極を前記第４電極に接続するユニット間接続工程を、さらに備える製造方法である。
　本発明の態様２４に係る表示装置の製造方法は、上記の態様２２または２３において、前記第２異種基板（サファイアウェハＷ２，サファイア基板５０）は、前記第１異種基板（サファイアウェハＷ２，サファイア基板５０）と同一の基板であり、前記接続ユニット形成工程において、前記接続ユニット（配線ユニット３２）が前記複数の発光ユニット（３１）と共に１個の発光アレイ（３０）に含まれるように、前記接続ユニットを前記第１異種基板の上にモノリシックに形成し、前記接続ユニットを複数の発光ユニットから分離する接続ユニット分離工程を、さらに含む製造方法としてもよい。
　本発明の態様２５に係る表示装置の製造方法は、上記の態様１６～２４の何れか１項において、前記複数の発光ユニット（３１）の間に、前記発光ユニットが発光する光を反射可能な反射材（６２）を充填する反射材充填工程、をさらに含む製造方法としてもよい。
　本発明の態様２６に係る表示装置の製造方法は、複数の発光ユニット（３１）を形成する発光ユニット形成工程と、前記複数の発光ユニットの間に、前記発光ユニットが発光する光を反射可能な反射材（６２）を充填する反射材充填工程、を含む製造方法である。
　本発明の態様２７に係る表示装置の製造方法は、上記の態様２６において、前記集積回路装置（集積回路チップ２０）に前記複数の発光ユニット（３１）を搭載する発光ユニット搭載工程をさらに含み、前記発光ユニット搭載工程の後に、前記反射材充填工程を行う製造方法としてもよい。
　上記製造方法によれば、発光ユニット搭載工程の後に、前記反射材充填工程を行う。このため、反射材充填工程は、発光ユニット搭載工程の影響を受けないので、反射材にボイドが発生しにくい。
　本発明の態様２８に係る表示装置の製造方法は、少なくとも１個の発光素子（実施形態１０における発光ユニット３１ａ自身）を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニット（３１ａ）を、前記第１面が搭載面と向かい合うように前記搭載面を有する集積回路装置の上に形成する別の発光ユニット形成工程と、前記複数の発光ユニットを各々駆動するように構成されている複数の駆動回路（７０ａ）を含む前記集積回路装置を形成する集積回路装置形成工程と、を含み、各発光素子は、第１電極（Ｎ側個別電極４４ａ）を前記第１面に備え、各駆動回路は、第１駆動電極（Ｎ側電極４７ａ）を前記搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリ（７８）を含み、前記別の発光ユニット形成工程において、各第１電極を、対応する第１駆動電極に接続されているように形成する製造方法である。
　上記態様２８に係る製造方法によれば、上記態様１６に係る製造方法と同様の効果を奏し、さらに、製造工程のクリーン度を向上できる効果も奏する。
　本発明の態様２９に係る表示装置の製造方法は、上記の態様２８において、上記別の発光ユニット形成工程が、第１異種基板（成長基板５０ａ）の上に発光層（５３）を含む機能層（化合物半導体層５１ａ）を形成する第１サブ工程と；前記機能層の上に剥離用基板（６３）を接着する第２サブ工程と；前記機能層から前記第１異種基板を剥離する第３サブ工程と；前記機能層の前記第１異種基板が剥離された表面に、電極層（Ｎ側電極層４４）を形成する第４サブ工程と；前記機能層および前記電極層を、前記電極層側で、前記集積回路装置（２０ａ）に搭載する第５サブ工程と；前記機能層から前記剥離用基板を剥離する第６サブ工程と；前記機能層の前記剥離基板が剥離された表面に、第２電極（Ｐ側共通電極３８）を形成する第７サブ工程とを含み、前記複数の発光素子を、前記機能層と前記電極層と前記第２電極とから形成し、前記第１電極を前記電極層から形成する製造方法であってもよい。
　本発明の態様２９に係る表示装置（ＬＥＤ表示チップ１ａ）の製造方法は、発光層（５３）を含む化合物半導体層（５１ａ）を成長基板（５０ａ）上に成長する工程と、前記成長基板を前記加工物半導体層から剥離する工程と、前記剥離する工程により露出した前記化合物半導体層の面に第１電極層（Ｎ側電極層４４）を形成する工程と、複数の発光ユニット（３１ａ）を各々駆動するように構成されている複数の駆動回路（７０ａ）を含む集積回路装置（集積回路チップ２０ａ）を形成する集積回路装置形成工程であって、各駆動回路は、第１駆動電極（Ｎ側電極４７ａ）を搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリ（不揮発性メモリトランジスタ７８）を含む集積回路装置形成工程と、前記集積回路装置の前記搭載面に、前記第１電極層が対向するように、前記化合物半導体層および前記第１電極層を前記集積回路装置に貼り合せる工程と、前記化合物半導体層を、少なくとも１個の発光素子を各々含む前記複数の発光ユニットへ加工する工程と、前記第１電極層を各発光素子の第１電極（Ｎ側個別電極４４ａ）へ、各第１電極が各第１駆動電極と対向するように、加工する工程と、を含む製造方法である。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　たとえば、上述した各実施形態において、画素４０を構成する発光ユニット３１および駆動回路７０は、Ｎ行かつＭ列に配列されているが、これに限らず、蜂の巣状に配列されてもよい。
　本発明は、表示装置に利用することができ、例えば、プロジェクタ、ヘッドアップディスプレイ、ヘッドマウントディスプレイ、ウエアブル端末などに有用である。
　１，１ａ　ＬＥＤ表示チップ
　１Ｂ　青色ＬＥＤ表示チップ
　１Ｇ　緑色ＬＥＤ表示チップ
　１Ｒ　赤色ＬＥＤ表示チップ
　５　中央制御装置
　６　プリズム
　７　表示システム
　８　投影面
　２０，２０ａ　集積回路チップ
　２１　画像処理回路部
　２２　行選択回路部，第１行選択回路部
　２３　列信号出力回路部，第１列信号出力回路部
　２４　画素駆動回路アレイ部
　２９　接着層
　３０　発光アレイ
　３１，３１ａ　発光ユニット
　３２，３２ａ　配線ユニット（接続ユニット）
　３３　Ｎ側共通電極（第２電極，第４電極）
　３４　Ｎ側電極領域
　３５，３５ａ　Ｎ側エピタキシャル層露出領域
　３６　ダミーユニット
　３７　ボンディング領域
　３８　Ｐ側共通電極（第２電極，第４電極）
　３９　Ｐ側電極領域
　４０　画素
　４０Ｂ　青色サブ画素
　４０Ｇ　緑色サブ画素
　４０Ｒ　赤色サブ画素
　４１ａ　第１ＬＥＤ（発光素子）
　４１ｂ　第２ＬＥＤ（発光素子）
　４２　Ｐ側個別電極（第１電極）
　４３　Ｎ側配線電極（第３電極）
　４４　Ｎ側電極層（第１電極層）
　４４ａ　Ｎ側個別電極（第１電極）
　４４ｂ　Ｐ側配線電極（第３電極）
　４４ｃ　ダミー電極
　４５　シリコン基板
　４６　Ｐ側電極（第１駆動電極）
　４６ａ　Ｐ側電極（第２駆動電極）
　４７　Ｎ側電極（第２駆動電極）
　４７ａ　Ｎ側電極（第１駆動電極）
　４８　ダミー電極
　４９　ボンディングパッド
　５０　サファイア基板
　５１　化合物半導体層
　５２，５２ａ　Ｎ側エピタキシャル層
　５３　発光層
　５４　Ｐ側エピタキシャル層
　５５　透明導電膜
　５５ａ　第１透明導電膜パターン
　５５ｂ　第２透明導電膜パターン
　５６，５６ａ　メサ
　５７　保護膜
　５８，５８ａ　Ｐ側コンタクトホール
　５９，５９ａ　Ｎ側コンタクトホール
　６０，６０ａ　ユニット分離溝
　６１　キャップ層
　６２　反射材
　６３　剥離用基板
　６４　転写用基板
　６５　樹脂層
　６６　マイクロバンプ
　６７　平坦化層
　６８、６８Ｂ，６８Ｇ，６８Ｒ　波長変換層
　６８Ｂ　青色波長変換層
　６８Ｇ　緑色波長変換層
　６８Ｒ　赤色波長変換層
　６９　遮光層
　７０，７０ａ，９０　駆動回路
　７１　行選択信号線，第１行選択信号線
　７２　列信号線，第１列信号線
　７３　電源線
　７４　ＧＮＤ線
　７５　行選択トランジスタ，第１行選択トランジスタ
　７６　電圧保持キャパシタ
　７７　駆動トランジスタ，第１駆動トランジスタ
　７７ａ　第１駆動トランジスタ
　７７ｂ　第２駆動トランジスタ
　７７ｃ　駆動トランジスタ
　７８　不揮発性メモリトランジスタ
　７８ａ　第１不揮発性メモリトランジスタ
　７８ｂ　第２不揮発性メモリトランジスタ
　７８ｃ　第３不揮発性メモリトランジスタ
　７８ｄ　第４不揮発性メモリトランジスタ
　７９　ゲート制御信号線
　７９ａ　第１ゲート制御信号線
　７９ｂ　第２ゲート制御信号線
　７９ｃ　第３ゲート制御信号線
　７９ｄ　第４ゲート制御信号線
　８０　テストトランジスタ
　８０ａ　第１テストトランジスタ
　８０ｂ　第２テストトランジスタ
　８１　テスト端子
　８１ａ　第１テスト端子
　８１ｂ　第２テスト端子
　９１、９１Ａ　電流調整回路
　９２　電流調整回路アレイ部
　９３　第２列信号線制御回路部
　９４　第２行選択回路部
　９５　行選択回路部，第１行選択回路部
　９６　第２列信号線
　９７　第２行選択信号線
　９８　ＧＮＤ線
　９９、９９Ａ　電源線
　１００　第２駆動トランジスタ
　１０１　第２行選択トランジスタ
　１０２　不揮発性メモリトランジスタ
　ＣＳ　列信号，第１列信号
　ＣＳ２　第２列信号
　Ｉ　駆動電流
　Ｉｒｅｆ　参照電流
　Ｒｏｌ　行選択信号，第１行選択信号
　Ｖｃｃ　電源電圧
　Ｗ１　シリコンウェハ
　Ｗ２　サファイアウェハ

Claims (27)

  1. 　少なくとも１個の発光素子を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニットと、
    　前記複数の発光ユニットを各々駆動するように構成された複数の駆動回路を含むと共に、前記複数の発光ユニットが搭載されている搭載面を有する集積回路装置と、を備え、
    　前記第１面は、前記搭載面と向かい合い、
    　各発光素子は、少なくとも１個の第１電極を前記第１面に備え、
    　各駆動回路は、対応する発光ユニットに含まれる発光素子の第１電極に接続されている第１駆動電極を前記搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリを含むことを特徴とする表示装置。
  2. 　前記不揮発性メモリは、前記第１駆動電極への電流供給を、各駆動回路毎に独立に制御するように構成されていることを特徴とする請求項１に記載の表示装置。
  3. 　前記不揮発性メモリは、前記第１駆動電極への電流供給を遮断可能であるように構成されていることを特徴とする請求項１または２に記載の表示装置。
  4. 　前記不揮発性メモリは、前記第１駆動電極への電流供給の電流量の低減および増大の少なくとも一方が可能なように構成されていることを特徴とする請求項１から３の何れか１項に記載の表示装置。
  5. 　各発光ユニットは、複数個の発光素子を含むことを特徴とする請求項１から４の何れか１項に記載の表示装置。
  6. 　各発光ユニットに含まれる発光素子は、２個以上であり、
    　各発光ユニットにおいて、
    　　２個以上の発光素子の第１電極は、別個であり、
    　　２個以上の発光素子の第２電極は、一体であり、
    　各駆動回路において、
    　　前記第１駆動電極は、２個以上であり、
    　　前記不揮発性メモリは、前記第１駆動電極の各々への電流供給を、独立に制御するように構成されていることを特徴とする請求項１～５の何れか１項に記載の表示装置。
  7. 　さらに、第３面と、前記第３面の反対側の第４面とを有する少なくとも１個の接続ユニットを備え、
    　前記第３面は、前記搭載面と向かい合い、
    　各発光素子は、第２電極を第２面に備え、
    　前記接続ユニットは、第３電極を前記第３面に備え、前記接続ユニット内部を通って前記第３電極に接続されている第４電極を前記第４面に備え、
    　前記集積回路装置は、前記集積回路装置内部を通って各駆動回路に接続されている第２駆動電極を前記搭載面に備え、
    　前記第２電極は、前記第４電極に接続され
    　前記第３電極は、前記第２駆動電極に接続されていることを特徴とする請求項１～６の何れか１項に記載の表示装置。
  8. 　少なくとも１個の発光素子を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニットと、
    　第３面と、前記第３面の反対側の第４面とを有する接続ユニットと、
    　前記複数の発光ユニットを各々駆動する駆動するように構成された複数の駆動回路を含むと共に、前記複数の発光ユニットが搭載されている搭載面を有する集積回路装置と、を備え、
    　前記第１面および前記第３面は、前記搭載面と向かい合い、
    　各発光素子は、第１電極を前記第１面に備え、第２電極を第２面に備え、
    　前記接続ユニットは、第３電極を前記第３面に備え、前記接続ユニット内部を通って前記第３電極に接続されている第４電極を前記第４面に備え、
    　各駆動回路は、対応する発光ユニットに含まれる発光素子の第１電極に接続されている第１駆動電極を前記搭載面に備え、
    　前記集積回路装置は、前記集積回路装置内部を通って各駆動回路に接続されている第２駆動電極を前記搭載面に備え、
    　前記第２電極は、前記第４電極に接続され
    　前記第３電極は、前記第２駆動電極に接続されていることを特徴とする表示装置。
  9. 　前記発光ユニットは、一群に配置されており、
    　前記接続ユニットは、前記発光ユニットの一群の外周部に配置されていることを特徴とする請求項７または８に記載の表示装置。
  10. 　さらに、前記発光ユニットの前記第２面と、前記集積回路装置の前記搭載面との間の段差を緩和するための平坦化層を備えることを特徴とする請求項１～９の何れか１項に記載の表示装置。
  11. 　前記平坦化層は、前記搭載面の前記発光ユニットが搭載されている領域の外側に設けられていることを特徴とする請求項１０に記載の表示装置。
  12. 　前記複数の発光ユニットは、前記発光ユニットが発光した光を反射可能な反射材によって、互いから分離されていることを特徴とする請求項１～１１の何れか１項に記載の表示装置。
  13. 　複数の発光ユニットを備え、
    　前記複数の発光ユニットは、前記発光ユニットが発光した光を反射可能な反射材によって、互いから分離されていることを特徴とする表示装置。
  14. 　さらに、前記発光ユニットが発光した光の波長を変換可能な波長変換層を、前記発光ユニットの少なくとも一部に対して、備えることを特徴とする請求項１～１３の何れか１項に記載の表示装置。
  15. 　前記複数の発光ユニットは、表示される画像を構成する複数の画素またはサブ画素に１対１対応することを特徴とする請求項１～１４の何れか１項に記載の表示装置。
  16. 　少なくとも１個の発光素子を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニットを、前記第２面が第１異種基板と向かい合うように、前記第１異種基板の上に形成する発光ユニット形成工程と、
    　前記複数の発光ユニットを各々駆動するように構成されている複数の駆動回路を含むと共に、搭載面を有する集積回路装置を形成する集積回路装置形成工程と、
    　前記集積回路装置の前記搭載面に前記複数の発光ユニットを、前記第１面が前記搭載面と向かい合うように搭載する発光ユニット搭載工程と、
    　前記複数の発光ユニットから、前記第１異種基板を選択的に分離する第１異種基板分離工程と、を含み、
    　各発光素子は、第１電極を前記第１面に備え、
    　各駆動回路は、第１駆動電極を前記搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリを含み、
    　前記発光ユニット搭載工程において、各駆動回路の第１駆動電極を対応する発光ユニットに含まれる発光素子の第１電極に接続することを特徴とする表示装置の製造方法。
  17. 　前記発光ユニット形成工程において、前記複数の発光ユニットが１個の発光アレイに含まれるように、前記複数の発光ユニットを同一の前記第１異種基板の上にモノリシックに形成し、
    　１個の発光アレイに含まれる前記複数の発光ユニットを互いから分離する発光ユニット分離工程を、さらに含むことを特徴とする請求項１６に記載の表示装置の製造方法。
  18. 　発光ユニット形成工程において、前記発光アレイを、同一の前記第１異種基板の上に複数形成し、１個ずつに切断分離することを特徴とする請求項１７に記載の表示装置の製造方法。
  19. 　前記発光ユニット搭載工程によって、前記複数の発光ユニットを前記集積回路装置に固定した後に、前記第１異種基板分離工程が行われ、更にその後、熱圧着工程が加えられることを特徴とする請求項１６から１８の何れか１項に記載の表示装置の製造方法。
  20. 　前記集積回路装置形成工程において、前記集積回路装置を、前記異種基板と別の基板の上にモノリシックに複数形成することを特徴とする請求項１６～１９の何れか１項に記載の表示装置の製造方法。
  21. 　第３面と、前記第３面の反対側の第４面とを有する少なくとも１個の接続ユニットを、前記第４面が第２異種基板と向かい合うように、前記第２異種基板の上に形成する接続ユニット形成工程と、
    　前記集積回路装置の前記搭載面に前記接続ユニットを、前記第３面が前記搭載面と向かい合うように搭載する接続ユニット搭載工程と、
    　前記発光ユニットから、前記第２異種基板を選択的に分離する第２異種基板分離工程と、をさらに含み、
    　各発光素子は、第２電極を第２面に備え、
    　前記接続ユニットは、第３電極を前記第３面に備え、前記接続ユニット内部を通って前記第３電極に接続されている第４電極を前記第４面に備え、
    　各駆動回路は、第１駆動電極を前記搭載面に備え、
    　前記集積回路装置は、前記集積回路装置内部を通って各駆動回路に接続されている第２駆動電極を前記搭載面に備え、
    　前記接続ユニット搭載工程において、前記第３電極を、前記第２駆動電極に接続し、
    　前記第２電極を前記第４電極に接続するユニット間接続工程を、さらに備えることを特徴とする請求項１６～２０の何れか１項に記載の表示装置の製造方法。
  22. 　少なくとも１個の発光素子を含むと共に、第１面と、前記第１面の反対側の第２面とを有する複数の発光ユニットを、前記第２面が第１異種基板と向かい合うように、前記第１異種基板の上に形成する発光ユニット形成工程と、
    　第３面と、前記第３面の反対側の第４面とを有する少なくとも１個の接続ユニットを、前記第４面が第２異種基板と向かい合うように、前記第２異種基板の上に形成する接続ユニット形成工程と
    　前記複数の発光ユニットを各々駆動するように構成されている複数の駆動回路を含むと共に、搭載面を有する集積回路装置を形成する集積回路装置形成工程と、
    　前記集積回路装置の前記搭載面に前記複数の発光ユニットを、前記第１面が前記搭載面と向かい合うように搭載する発光ユニット搭載工程と、
    　前記集積回路装置の前記搭載面に前記接続ユニットを、前記第３面が前記搭載面と向かい合うように搭載する接続ユニット搭載工程と、
    　前記複数の発光ユニットから、前記第１異種基板を選択的に分離する第１異種基板分離工程と、
    　前記接続ユニットから、前記第２異種基板を選択的に分離する第２異種基板分離工程と、
    　各発光素子は、第１電極を前記第１面に備え、第２電極を第２面に備え、
    　前記接続ユニットは、第３電極を前記第３面に備え、前記接続ユニット内部を通って前記第３電極に接続されている第４電極を前記第４面に備え、
    　各駆動回路は、第１駆動電極を前記搭載面に備え、
    　前記集積回路装置は、前記集積回路装置内部を通って各駆動回路に接続されている第２駆動電極を前記搭載面に備え、
    　前記接続ユニット搭載工程において、前記第３電極を、前記第２駆動電極に接続し、
    　前記発光ユニット搭載工程において、各駆動回路の第１駆動電極を対応する発光ユニットに含まれる発光素子の第１電極に接続し、
    　前記第２電極を前記第４電極に接続するユニット間接続工程を、さらに備えることを特徴とする表示装置の製造方法。
  23. 　前記第２異種基板は、前記第１異種基板と同一の基板であり、
    　前記接続ユニット形成工程において、前記接続ユニットが前記複数の発光ユニットと共に１個の発光アレイに含まれるように、前記接続ユニットを前記第１異種基板の上にモノリシックに形成し
    　前記接続ユニットを複数の発光ユニットから分離する接続ユニット分離工程を、さらに含むことを特徴とする請求項２１または２２に記載の表示装置の製造方法。
  24. 　前記複数の発光ユニットの間に、前記発光ユニットが発光する光を反射可能な反射材を充填する反射材充填工程、をさらに含むことを特徴とする請求項１６から２３の何れか１項に記載の表示装置の製造方法。
  25. 　複数の発光ユニットを形成する発光ユニット形成工程と、
    　前記複数の発光ユニットの間に、前記発光ユニットが発光する光を反射可能な反射材を充填する反射材充填工程、を含むことを特徴とする表示装置の製造方法。
  26. 　集積回路装置に前記複数の発光ユニットを搭載する発光ユニット搭載工程をさらに含み、
    　前記発光ユニット搭載工程の後に、前記反射材充填工程を行うことを特徴とする請求項２５に記載の表示装置の製造方法。
  27. 　発光層を含む化合物半導体層を成長基板上に成長する工程と、
    　前記成長基板を前記化合物半導体層から剥離する工程と、
    　前記剥離する工程により露出した前記化合物半導体層の面に第１電極層を形成する工程と、
    　複数の発光ユニットを各々駆動するように構成されている複数の駆動回路を含む集積回路装置を形成する集積回路装置形成工程であって、各駆動回路は、第１駆動電極を搭載面に備え、前記第１駆動電極への電流供給を制御するように構成されている不揮発性メモリを含む集積回路装置形成工程と、
    　前記集積回路装置の前記搭載面に、前記第１電極層が対向するように、前記化合物半導体層および前記第１電極層を前記集積回路装置に貼り合せる工程と、
    　前記化合物半導体層を、少なくとも１個の発光素子を各々含む前記複数の発光ユニットへ加工する工程と、
    　前記第１電極層を各発光素子の第１電極へ、各第１電極が各第１駆動電極と対向するように、加工する工程と、を含むことを特徴とする表示装置の製造方法。
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