JP7159014B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP7159014B2
JP7159014B2 JP2018215038A JP2018215038A JP7159014B2 JP 7159014 B2 JP7159014 B2 JP 7159014B2 JP 2018215038 A JP2018215038 A JP 2018215038A JP 2018215038 A JP2018215038 A JP 2018215038A JP 7159014 B2 JP7159014 B2 JP 7159014B2
Authority
JP
Japan
Prior art keywords
light emitting
light
emitting element
substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018215038A
Other languages
English (en)
Other versions
JP2020085944A (ja
Inventor
理 伊東
仁 廣澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2018215038A priority Critical patent/JP7159014B2/ja
Priority to PCT/JP2019/037089 priority patent/WO2020100432A1/ja
Publication of JP2020085944A publication Critical patent/JP2020085944A/ja
Priority to US17/318,038 priority patent/US20210265420A1/en
Application granted granted Critical
Publication of JP7159014B2 publication Critical patent/JP7159014B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/302—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements characterised by the form or geometrical disposition of the individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/501—Wavelength conversion elements characterised by the materials, e.g. binder
    • H01L33/502—Wavelength conversion materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/501—Wavelength conversion elements characterised by the materials, e.g. binder
    • H01L33/502—Wavelength conversion materials
    • H01L33/504—Elements with two or more wavelength conversion materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements

Description

本発明は、表示装置に関する。
表示素子として有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting Diode）や無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いた表示装置が知られている。マイクロＬＥＤは、サイズが小さく高輝度であるため、表示装置の発光素子に適している。特許文献１に記載された半導体装置において、同一の半導体基板に異なる色の光を発光する発光素子が設けられている。また、特許文献２は、青色発光ダイオードを赤色又は緑色を表示する画素に用いている。青色発光ダイオードの光は、光変換構造により赤色又は緑色に変換される。
特開昭６１－８７３８１号公報 米国特許出願公開第２０１７／０１３９２７６号明細書
無機発光ダイオードを用いた表示装置は、画素ごとに無機発光ダイオードを基板上に配置する必要がある。表示装置の高精細化が進むと、無機発光ダイオードを基板上に配置することが困難となる可能性がある。
本発明は、発光素子を容易に基板に配置することができる表示装置を提供することを目的とする。
本発明の一態様の表示装置は、第１基板と、前記第１基板に設けられた複数の画素と、複数の前記画素に跨がって設けられる発光素子基板と、複数の前記画素のそれぞれに対応して前記発光素子基板に設けられた複数の発光部と、を有する発光素子と、前記第１基板に設けられ、前記発光素子に電気的に接続されるアノード電極と、複数の前記発光部ごとに設けられ、前記発光部の少なくとも一部をそれぞれ覆う複数の蛍光体層と、を有する。
図１は、第１実施形態に係る表示装置を模式的に示す斜視図である。 図２は、複数の画素を示す平面図である。 図３は、画素回路を示す回路図である。 図４は、図２におけるＩＶ－ＩＶ’断面図である。 図５は、図４の発光素子を拡大して示す断面図である。 図６は、発光素子の製造工程を説明するための説明図である。 図７は、アノード電極で反射された光の進行方向を説明するための説明図である。 図８は、アノード電極で反射された光の進行方向の他の例を説明するための説明図である。 図９は、第１実施形態の第１変形例に係る発光素子を示す断面図である。 図１０は、第１実施形態の第２変形例に係る表示装置を示す断面図である。 図１１は、図１０の発光素子を拡大して示す断面図である。 図１２は、第１実施形態に係る発光素子の平面図である。 図１３は、第１実施形態の第３変形例に係る発光素子の平面図である。 図１４は、第１実施形態の第４変形例に係る発光素子の平面図である。 図１５は、第１実施形態に係る発光素子と複数の画素との関係を示す平面図である。 図１６は、第１実施形態の第５変形例に係る発光素子と複数の画素との関係を示す平面図である。 図１７は、第１実施形態の第６変形例に係る発光素子と複数の画素との関係を示す平面図である。 図１８は、第１実施形態の第７変形例に係る発光素子と複数の画素との関係を示す平面図である。 図１９は、第１実施形態の第８変形例に係る発光素子と複数の画素との関係を示す平面図である。 図２０は、第２実施形態に係る複数の画素を示す平面図である。 図２１は、第２実施形態に係る表示装置を示す断面図である。 図２２は、第２実施形態の第９変形例に係る発光素子と複数の画素との関係を示す平面図である。 図２３は、第２実施形態の第１０変形例に係る発光素子と複数の画素との関係を示す平面図である。 図２４は、第２実施形態の第１１変形例に係る発光素子と複数の画素との関係を示す平面図である。 図２５は、第２実施形態の第１２変形例に係る発光素子と複数の画素との関係を示す平面図である。 図２６は、第３実施形態に係る表示装置を示す断面図である。 図２７は、第３実施形態の第１３変形例に係る表示装置を示す断面図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す斜視図である。図１に示すように、表示装置ＤＳＰは、第１基板ＳＵ１と、第２基板ＳＵ２と、画素Ｐｉｘと、周辺回路ＧＣと、接続部ＣＮとを有する。図１には、第１基板ＳＵ１上の構成を透過して示す。第１基板ＳＵ１、複数のトランジスタ、複数の容量及び各種配線等により、各画素Ｐｉｘを駆動するためのアレイ基板ＳＵＡが構成される。アレイ基板ＳＵＡは、駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。駆動ＩＣ（Integrated Circuit）は、接続部ＣＮを介して接続される。
図１に示すように、表示装置ＤＳＰは、表示領域ＤＡと、周辺領域ＧＡとを有する。表示領域ＤＡは、表示部ＤＰと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、表示部ＤＰと重ならない領域であり、表示領域ＤＡの外側に配置される。第２基板ＳＵ２は、表示部ＤＰにおいて第１基板ＳＵ１に重なっている。
表示部ＤＰは複数の画素Ｐｉｘを有し、複数の画素Ｐｉｘは、表示領域ＤＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、第１基板ＳＵ１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、第１基板ＳＵ１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
周辺回路ＧＣ及び接続部ＣＮは、周辺領域ＧＡに設けられる。接続部ＣＮは、周辺領域ＧＡのうち第２基板ＳＵ２と重ならない領域に設けられる。周辺回路ＧＣは、駆動ＩＣからの各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線ＲＳＬ、出力制御信号線ＭＳＬ、画素制御信号線ＳＳＬ、初期化制御信号線ＩＳＬ（図３参照））を駆動する回路である。周辺回路ＧＣは、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、周辺回路ＧＣは、ゲート線に接続された複数の画素Ｐｉｘを選択する。
駆動ＩＣは、表示装置ＤＳＰの表示を制御する回路である。駆動ＩＣは、第１基板ＳＵ１の接続部ＣＮに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Chip On Film）として実装されてもよい。これに限定されず、駆動ＩＣは、第１基板ＳＵ１の周辺領域ＧＡにＣＯＧ（Chip On Glass）として実装されてもよい。
図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、例えば、第１画素ＰｘＢと、第２画素ＰｘＧと、第３画素ＰｘＲとを有する。第１画素ＰｘＢは、第１色としての原色の青色を表示する。第２画素ＰｘＧは、第２色としての原色の緑色を表示する。第３画素ＰｘＲは、第３色としての原色の赤色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、第２画素ＰｘＧと第３画素ＰｘＲとは第１方向Ｄｘで並ぶ。第１画素ＰｘＢと、第２画素ＰｘＧ及び第３画素ＰｘＲとは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１画素ＰｘＢと、第２画素ＰｘＧと、第３画素ＰｘＲとをそれぞれ区別する必要がない場合、画素Ｐｘという。
発光素子ＢＬＥＤは、複数の画素Ｐｘに跨がって設けられる。具体的には、発光素子ＢＬＥＤは、発光素子基板ＳＵＬＥＤと、第１発光部ＢＬＥＤ１と、第２発光部ＢＬＥＤ２と、第３発光部ＢＬＥＤ３とを有する。発光素子基板ＳＵＬＥＤは、第１画素ＰｘＢ、第２画素ＰｘＧ及び第３画素ＰｘＲに跨がって設けられる。第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、それぞれ第１画素ＰｘＢ、第２画素ＰｘＧ及び第３画素ＰｘＲに対応して設けられる。第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、同じ色の光、例えば青色の光を出射する。第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、発光素子基板ＳＵＬＥＤの上に離隔して設けられ、互いに独立して発光する。
第１画素ＰｘＢは、第１発光部ＢＬＥＤ１と蛍光体層ＢＦとを有する。蛍光体層ＢＦは、第１発光部ＢＬＥＤ１から出射された光を吸収し、波長変換された青色の光を出射する。第２画素ＰｘＧは、第２発光部ＢＬＥＤ２と蛍光体層ＧＦとを有する。蛍光体層ＧＦは、第２発光部ＢＬＥＤ２から出射された光を吸収し、波長変換された緑色の光を出射する。第３画素ＰｘＲは、第３発光部ＢＬＥＤ３と蛍光体層ＲＦとを有する。蛍光体層ＲＦは、第３発光部ＢＬＥＤ３から出射された光を吸収し、波長変換された赤色の光を出射する。
発光素子ＢＬＥＤは、発光色により発光効率が異なる。本実施形態では、第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、いずれも比較的優れた発光効率を有する青色発光素子である。このため、第３画素ＰｘＲとして赤色発光素子を用いた場合に比べて、表示装置ＤＳＰは、全体として発光効率を向上させることができる。
図２では、画素回路ＰＩＣＡの各種配線のうち、映像信号線ＳＬ、アノード電源線ＩＰＬ及び画素制御信号線ＳＳＬを示している。映像信号線ＳＬ及びアノード電源線ＩＰＬは、第２方向Ｄｙに延出している。一対の映像信号線ＳＬ及びアノード電源線ＩＰＬは、第１方向Ｄｘに複数配列されている。画素制御信号線ＳＳＬは、第１方向Ｄｘに延出し、平面視で、映像信号線ＳＬ及びアノード電源線ＩＰＬと交差する。コンタクトホールＣＨは、一対の映像信号線ＳＬ及びアノード電源線ＩＰＬと、画素制御信号線ＳＳＬとで形成される格子中に配置される。複数のコンタクトホールＣＨは、第１方向Ｄｘに配列される。
図２において、複数のコンタクトホールＣＨの配列に対して、第１発光部ＢＬＥＤ１は第２方向Ｄｙの一方に配置され、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は第２方向Ｄｙの他方に配置される。言い換えると、第１発光部ＢＬＥＤ１と、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３との間に、複数のコンタクトホールＣＨ及び画素制御信号線ＳＳＬが設けられる。
第１画素ＰｘＢ、第２画素ＰｘＧ及び第３画素ＰｘＲは、それぞれ第１発光部ＢＬＥＤ１と、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３と、蛍光体層ＢＦ、ＧＦ、ＲＦとの組み合わせで構成される。表示装置ＤＳＰは、各画素Ｐｘにおいて、それぞれ異なる光を出射することで画像を表示する。発光素子ＢＬＥＤは、平面視で、３μｍ以上、１００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light Emitting Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置ＤＳＰは、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子ＢＬＥＤの大きさを限定するものではない。
なお、複数の画素Ｐｘと、第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３との配置は、図２に示す構成に限定されない。例えば、第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、第１方向Ｄｘに隣り合っていてもよい。また、第１発光部ＢＬＥＤ１と第２発光部ＢＬＥＤ２とが、第１方向Ｄｘに隣り合い、第１発光部ＢＬＥＤ１と第３発光部ＢＬＥＤ３とが第２方向Ｄｙに隣り合うように配置されていてもよい。発光素子ＢＬＥＤは、４つ以上の画素Ｐｘに跨がって設けられていてもよい。この場合、発光素子ＢＬＥＤは、４つ以上の発光部を備えていてもよい。
図３は、画素回路を示す回路図である。図３は、１つの画素Ｐｘに設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の画素Ｐｘのそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、発光素子ＢＬＥＤと、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。なお、画素回路ＰＩＣＡは、発光素子ＢＬＥＤの第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３のいずれか１つを有しているが、説明を分かりやすくするために、図３では発光素子ＢＬＥＤと表す。
発光素子ＢＬＥＤのカソード（カソード端子ＥＬＥＤ２（図５参照））は、カソード電源線ＣＤＬに接続される。また、発光素子ＢＬＥＤのアノード（アノード端子ＥＬＥＤ１（図５参照））は、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線ＩＰＬに接続される。アノード電源線ＩＰＬには、アノード電源電位ＰＶＤＤが供給される。カソード電源線ＣＤＬには、カソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。
アノード電源線ＩＰＬは、画素Ｐｘに、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子ＢＬＥＤは、アノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ－ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子ＢＬＥＤを発光させる電位差を有している。発光素子ＢＬＥＤのアノード端子ＥＬＥＤ１はアノード電極ＡＤに接続され、アノード電極ＡＤとアノード電源線ＩＰＬと間に等価回路として、第２容量Ｃｓ２が接続される。
駆動トランジスタＤＲＴのソース電極は、アノード電極ＡＤを介して発光素子ＢＬＥＤのアノード端子ＥＬＥＤ１に接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。
出力トランジスタＢＣＴのゲート電極は、出力制御信号線ＭＳＬに接続される。出力制御信号線ＭＳＬには、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線ＩＰＬに接続される。
初期化トランジスタＩＳＴのソース電極は、初期化電源線ＩＮＬに接続される。初期化電源線ＩＮＬには、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線ＩＳＬに接続される。初期化制御信号線ＩＳＬには、初期化制御信号ＩＧが供給される。すなわち、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線ＩＮＬが接続される。
画素選択トランジスタＳＳＴのソース電極は、映像信号線ＳＬに接続される。映像信号線ＳＬには、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線ＳＳＬが接続されている。画素制御信号線ＳＳＬには、画素制御信号ＳＧが供給される。
リセットトランジスタＲＳＴのソース電極は、リセット電源線ＲＬに接続される。リセット電源線ＲＬには、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極には、リセット制御信号線ＲＳＬが接続される。リセット制御信号線ＲＳＬには、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、発光素子ＢＬＥＤのアノード端子ＥＬＥＤ１及び駆動トランジスタＤＲＴのソース電極に接続される。
リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、等価回路として、第１容量Ｃｓ１が設けられる。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。
駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を発光素子ＢＬＥＤに供給する。このように、アノード電源線ＩＰＬに供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、発光素子ＢＬＥＤのアノード端子ＥＬＥＤ１には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。
第２容量Ｃｓ２の一方の電極には、アノード電源線ＩＰＬを介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、アノード電源線ＩＰＬであり、第２容量Ｃｓ２の他方の電極は、駆動トランジスタＤＲＴのアノード電極ＡＤ及びこれに接続されたアノード接続電極である。
表示装置ＤＳＰにおいて、周辺回路ＧＣ（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＤＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣは、選択された画素行の画素Ｐｘに映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子ＢＬＥＤを発光させる。駆動ＩＣは、１水平走査期間ごとに、映像信号線ＳＬに映像信号Ｖｓｉｇを供給し、リセット電源線ＲＬにリセット電源電位Ｖｒｓｔを供給し、初期化電源線ＩＮＬに初期化電位Ｖｉｎｉを供給する。表示装置ＤＳＰは、これらの動作が１フレームの画像ごとに繰り返される。
なお、上述した図３に示す画素回路ＰＩＣＡの構成は適宜変更することができる。例えば１つの画素Ｐｘでの配線の数及びトランジスタの数は異なっていてもよい。また、画素回路ＰＩＣＡはカレントミラー回路等であってもよい。
次に、図４から図６を参照しつつ、発光素子ＢＬＥＤ、蛍光体層ＢＦ、ＧＦ、ＲＦ及び反射層（第１反射層ＲＦＬ１及び第２反射層ＲＦＬ２）の具体的な構成例について説明する。図４は、図２におけるＩＶ－ＩＶ’断面図である。図４は、第２画素ＰｘＧ及び第３画素ＰｘＲの断面構造を示す。ただし、第１画素ＰｘＢの断面構造も第２画素ＰｘＧ及び第３画素ＰｘＲと同様であり、第２画素ＰｘＧ及び第３画素ＰｘＲについての説明は第１画素ＰｘＢにも適用できる。
図４に示すように、表示装置ＤＳＰは、アレイ基板ＳＵＡと、対向基板ＳＵＢとを有する。アレイ基板ＳＵＡにおいて、第１基板ＳＵ１の一方の面に、遮光層ＬＳ、アンダーコート層ＵＣ、半導体層ＰＳ、ゲート絶縁膜ＧＺＬ、走査配線ＧＬ、層間絶縁膜ＬＺＬ、アノード電源線ＩＰＬ及び台座ＢＳ、第１平坦化層ＬＬ１、共通電極ＣＥ、容量窒化膜ＬＳＮ、アノード電極ＡＤ及び壁状構造ＷＬ、接続層ＣＬ、発光素子ＢＬＥＤ及び第２平坦化層ＬＬ２、カソード電極ＣＤの順に設けられている。なお、第１基板ＳＵ１の一方の面は、第２基板ＳＵ２と対向する面である。
対向基板ＳＵＢにおいて、第２画素ＰｘＧでは、第２基板ＳＵ２の一方の面に、緑色カラーフィルタＧＣＦ、蛍光体層ＧＦ、第２反射層ＲＦＬ２及び充填層ＦＩＬの順に設けられている。第３画素ＰｘＲも同様に、第２基板ＳＵ２の一方の面に、赤色カラーフィルタＲＣＦ、蛍光体層ＲＦ、第２反射層ＲＦＬ２及び充填層ＦＩＬの順に設けられている。なお、第２基板ＳＵ２の一方の面は、第１基板ＳＵ１と対向する面である。第２基板ＳＵ２の他方の面に、円偏光板ＣＰＬが設けられている。
アレイ基板ＳＵＡと、対向基板ＳＵＢとは、蛍光体層ＧＦ及び蛍光体層ＲＦがそれぞれ発光素子ＢＬＥＤの第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３の上面を覆うように対向して貼り合わされる。充填層ＦＩＬは、アレイ基板ＳＵＡと、対向基板ＳＵＢとが組み合わされたときに、壁状構造ＷＬと第２反射層ＲＦＬ２との隙間を埋めるように形成される。また、充填層ＦＩＬは、隣り合う画素Ｐｘの第２反射層ＲＦＬ２の隙間を埋めるように形成される。
本明細書において、第１基板ＳＵ１の表面に垂直な方向において、第１基板ＳＵ１から第２基板ＳＵ２に向かう方向を「上側」とする。また、第２基板ＳＵ２から第１基板ＳＵ１に向かう方向を「下側」とする。
発光素子ＢＬＥＤは、第１基板ＳＵ１の上に設けられる。第１基板ＳＵ１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。第１基板ＳＵ１は、例えば、厚さ１００μｍのホウケイ酸ガラスを用いることができる。
駆動トランジスタＤＴＲは、第１基板ＳＵ１の一方の面側に設けられる。図４では、画素回路ＰＩＣＡの複数のトランジスタのうち、駆動トランジスタＤＴＲを示す。出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴも第１基板ＳＵ１の一方の面側に設けられる。出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴの積層構造は、駆動トランジスタＤＴＲと類似した構成であり、詳細な説明は省略する。
遮光層ＬＳは、層厚５０ｎｍ程度のモリブデンタングステン（ＭｏＷ）合金膜である。遮光層ＬＳは、第１基板ＳＵ１よりも光の透過率が小さい材料で形成され、半導体層ＰＳの下に設けられる。アンダーコート層ＵＣは、窒化珪素（ＳｉＮ）層と酸化珪素（ＳｉＯ２）層の積層体で、層厚はそれぞれ１００ｎｍ、１５０ｎｍ程度である。半導体層ＰＳは、例えばポリシリコンであり、アモルファスシリコン層をレーザアニール法で多結晶化したものである。半導体層ＰＳの層厚は、例えば５０ｎｍ程度である。
ゲート絶縁膜ＧＺＬは、層厚１００ｎｍ程度の酸化珪素層である。走査配線ＧＬは、層厚３００ｎｍ程度のモリブデンタングステン合金膜である。走査配線ＧＬは、画素選択トランジスタＳＳＴのドレイン線と、初期化トランジスタＩＳＴのドレイン線とが合流した配線である。第１基板ＳＵ１の法線方向において、半導体層ＰＳと走査配線ＧＬとの間にゲート絶縁膜ＧＺＬが設けられる。層間絶縁膜ＬＺＬは、酸化珪素層と窒化珪素層の積層体であり、層厚はそれぞれ３５０ｎｍ、３７５ｎｍ程度である。
アノード電源線ＩＰＬ及び台座ＢＳは、同層に設けられ、それぞれ、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）の３層積層膜である。各層の層厚は、それぞれ、１００ｎｍ、４００ｎｍ、２００ｎｍ程度である。アノード電源線ＩＰＬのうち、半導体層ＰＳと重なる部分が駆動トランジスタＤＴＲのドレイン電極ＤＥとして機能する。台座ＢＳのうち、半導体層ＰＳと重なる部分が駆動トランジスタＤＴＲのソース電極ＳＥとして機能する。ドレイン電極ＤＥ及びソース電極ＳＥは、それぞれ、層間絶縁膜ＬＺＬ及びゲート絶縁膜ＧＺＬに設けられたコンタクトホールを介して半導体層ＰＳと接続される。
第１平坦化層ＬＬ１及び第２平坦化層ＬＬ２は、有機絶縁膜であり、層厚はそれぞれ２μｍ、１０μｍ程度である。共通電極ＣＥ及びカソード電極ＣＤは、インジウムスズ酸化物（ＩＴＯ、Indium Tin Oxide）であり、層厚は、それぞれ５０ｎｍ、１００ｎｍ程度である。容量窒化膜ＬＳＮは、低温成膜した窒化珪素層であり、層厚は１２０ｎｍ程度である。容量窒化膜ＬＳＮは、第１基板ＳＵ１の法線方向において、共通電極ＣＥとアノード電極ＡＤとの間に設けられる。
壁状構造ＷＬは、発光素子ＢＬＥＤの側面と対向して設けられている。壁状構造ＷＬは、発光素子ＢＬＥＤの周囲を囲むように容量窒化膜ＬＳＮの上に設けられる。壁状構造ＷＬと容量窒化膜ＬＳＮとで形成される凹部内にアノード電極ＡＤ、接続層ＣＬ、発光素子ＢＬＥＤ及び第２平坦化層ＬＬ２が設けられる。壁状構造ＷＬの材料として、例えば、ノボラック樹脂と感光材のナフトキノンから構成されるポジ型ホトレジストや、アクリル樹脂から成るネガ型レジスト等を用いることができる。あるいはまた、ネガ型レジスト形成後にその側面をポジ型ホトレジストで被覆して形成してもよい。
アノード電極ＡＤは、ＩＴＯ、銀（Ａｇ）、ＩＴＯの積層体である。アノード電極ＡＤは、容量窒化膜ＬＳＮの上に設けられ、第１平坦化層ＬＬ１に設けられたコンタクトホールを介して台座ＢＳに接続される。アノード電極ＡＤは、画素Ｐｘごとに設けられ、複数の発光部のそれぞれと電気的に接続される。第２画素ＰｘＧのアノード電極ＡＤは、第３画素ＰｘＲのアノード電極ＡＤと離隔している。
アノード電極ＡＤは、アノード電極底部ＡＤａとアノード電極傾斜部ＡＤｂとを含む。アノード電極底部ＡＤａは容量窒化膜ＬＳＮの上に設けられ、発光素子ＢＬＥＤと重なる領域及び発光素子ＢＬＥＤと重ならない領域に亘って設けられる。アノード電極傾斜部ＡＤｂは、アノード電極底部ＡＤａの端部と接続され、壁状構造ＷＬの内壁面に沿って傾斜して設けられる。アノード電極傾斜部ＡＤｂは、第２平坦化層ＬＬ２を挟んで発光素子ＢＬＥＤの側面と対向する。つまり、アノード電極ＡＤは、平面視で、発光素子ＢＬＥＤの内側から外側に延出し、発光素子ＢＬＥＤの周囲に設けられる。
発光素子ＢＬＥＤは、第１基板ＳＵ１に平行な方向において、第２画素ＰｘＧのアノード電極傾斜部ＡＤｂと、第３画素ＰｘＲのアノード電極傾斜部ＡＤｂとの間に配置される。アノード電極ＡＤは、光を反射する金属材料が用いられており、発光素子ＢＬＥＤからの光を反射する第１反射層ＲＦＬ１としても機能する。
接続層ＣＬは、銀ペーストにより形成され、第１基板ＳＵ１と発光素子ＢＬＥＤとの間において、アノード電極ＡＤの上に設けられる。発光素子ＢＬＥＤの第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、それぞれ接続層ＣＬの上に設けられ、接続層ＣＬと電気的に接続される。つまり発光素子ＢＬＥＤの第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、それぞれ接続層ＣＬを介してアノード電極ＡＤと電気的に接続される。
第２平坦化層ＬＬ２は、発光素子ＢＬＥＤの側面を覆って、壁状構造ＷＬ及び複数のアノード電極ＡＤで形成される凹部内に設けられる。また、第２平坦化層ＬＬ２は、発光素子ＢＬＥＤの第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３の間において、発光素子基板ＳＵＬＥＤの上面側及び下面側にも設けられる。第２平坦化層ＬＬ２の上面の位置は、壁状構造ＷＬの上面と一致する。
対向基板ＳＵＢにおいて、第２基板ＳＵ２は、第１基板ＳＵ１と同様に、例えば、厚さ１００μｍのホウケイ酸ガラスを用いることができる。
第２画素ＰｘＧにおいて、緑色カラーフィルタＧＣＦは、蛍光体層ＧＦの上、すなわち、第１基板ＳＵ１の法線方向において、蛍光体層ＧＦと第２基板ＳＵ２との間に設けられる。同様に第３画素ＰｘＲにおいて、赤色カラーフィルタＲＣＦは、蛍光体層ＲＦの上、すなわち、第１基板ＳＵ１の法線方向において、蛍光体層ＲＦと第２基板ＳＵ２との間に設けられる。なお、図４では図示されないが、第１画素ＰｘＢにおいても、第１発光部ＢＬＥＤ１の上側に蛍光体層ＢＦ及び青色カラーフィルタＢＣＦが設けられる。
なお、以下の説明において青色カラーフィルタＢＣＦ、緑色カラーフィルタＧＣＦ及び赤色カラーフィルタＲＣＦを区別する必要がない場合には、カラーフィルタＣＦと表す。
青色カラーフィルタＢＣＦ、緑色カラーフィルタＧＣＦ及び赤色カラーフィルタＲＣＦは、それぞれ青色顔料、緑色顔料、赤色顔料を混合したネガ型レジストをパターニングして形成される。青色カラーフィルタＢＣＦ、緑色カラーフィルタＧＣＦ及び赤色カラーフィルタＲＣＦの層厚は、例えば２μｍ程度である。青色カラーフィルタＢＣＦ、緑色カラーフィルタＧＣＦ及び赤色カラーフィルタＲＣＦは、発光素子ＢＬＥＤから出射された青色の波長成分の光を吸収して、第２基板ＳＵ２側に出射される光の色純度を向上させることができる。また、各カラーフィルタＣＦは、外部から入射する光のうち、蛍光体層ＢＦ、ＧＦ、ＲＦをそれぞれ励起する成分を吸収する。これにより、蛍光体層ＢＦ、ＧＦ、ＲＦが外光によって発光することを抑制できる。
蛍光体層ＧＦは、緑色カラーフィルタＧＣＦと重なって設けられる。蛍光体層ＧＦ及び緑色カラーフィルタＧＣＦの側面は、基板の法線方向（第３方向Ｄｚ）に対して傾斜している。蛍光体層ＧＦの下面の面積は、緑色カラーフィルタＧＣＦの上面の面積よりも小さい。同様に、蛍光体層ＲＦは、赤色カラーフィルタＲＣＦと重なって設けられる。蛍光体層ＲＦ及び赤色カラーフィルタＲＣＦの側面は、基板の法線方向（第３方向Ｄｚ）に対して傾斜している。蛍光体層ＲＦの下面の面積は、赤色カラーフィルタＲＣＦの上面の面積よりも小さい。蛍光体層ＧＦ及び緑色カラーフィルタＧＣＦは、平面視で、それぞれアノード電極ＡＤに重なる領域に設けられる。同様に、蛍光体層ＲＦ及び赤色カラーフィルタＲＣＦは、平面視で、それぞれアノード電極ＡＤに重なる領域に設けられる。
蛍光体層ＲＦ、蛍光体層ＧＦ、蛍光体層ＢＦ（図４では図示しない）は、それぞれ赤色発光、緑色発光、青色発光の量子ドットを混合したネガ型レジストをパターニングして形成される。蛍光体層ＲＦ、蛍光体層ＧＦの層厚は、例えば３０μｍ程度である。量子ドットは、カドミウムセレン（ＣｄＳｅ）のコア構造と、これを取り巻く硫化亜鉛（ＺｎＳ）のシェル構造で構成される。赤色発光、緑色発光、青色発光の量子ドットの粒子径は、それぞれ波長６３０ｎｍ、５３０ｎｍ、４６０ｎｍに蛍光の極大波長を示すように調整されており、吸収スペクトルは連続的で、発光素子ＢＬＥＤの極大発光波長においても十分な吸収を示す。また、シェル構造の表面にはネガ型レジストとの相溶性を向上するための有機分子鎖を有する。
なお、これに限定されず、非カドミウム系の量子ドットも適用可能である。非カドミウム系の量子ドットとして、燐化インジウム（ＩｎＰ）のコア構造と、硫化亜鉛（ＺｎＳ）のシェル構造で構成されるものが挙げられる。
第２反射層ＲＦＬ２は、金属材料、例えばアルミニウム（Ａｌ）が用いられる。第２反射層ＲＦＬ２の層厚は、例えば１００ｎｍ程度である。第２反射層ＲＦＬ２は、蛍光体層ＧＦ及び緑色カラーフィルタＧＣＦの側面に亘って設けられ、また、蛍光体層ＲＦ及び赤色カラーフィルタＲＣＦの側面に亘って設けられる。
充填層ＦＩＬは、有機絶縁膜であり、第２反射層ＲＦＬ２、蛍光体層ＧＦ及び緑色カラーフィルタＧＣＦの周囲に設けられ、また、蛍光体層ＲＦ及び赤色カラーフィルタＲＣＦの周囲に設けられる。言い換えると、充填層ＦＩＬは、第２画素ＰｘＧと第３画素ＰｘＲとの間に設けられる。
アレイ基板ＳＵＡと、対向基板ＳＵＢとは、第２平坦化層ＬＬ２と蛍光体層ＧＦ、ＲＦとが重なるように、また、壁状構造ＷＬと充填層ＦＩＬとが重なるように貼り合わされる。これにより、蛍光体層ＧＦが第２発光部ＢＬＥＤ２及び第２平坦化層ＬＬ２の上面を覆って設けられ、また、蛍光体層ＲＦが第３発光部ＢＬＥＤ３及び第２平坦化層ＬＬ２の上面を覆って設けられる。
第２画素ＰｘＧ及び第３画素ＰｘＲの外側に設けられた第２反射層ＲＦＬ２は、それぞれ、第１基板ＳＵ１の法線方向において、第１反射層ＲＦＬ１（アノード電極ＡＤ）よりも第１基板ＳＵ１から離れて配置される。アノード電極傾斜部ＡＤｂ及び第２反射層ＲＦＬ２は、第１基板ＳＵ１の法線方向に対して傾斜する。第２反射層ＲＦＬ２の下端と、アノード電極傾斜部ＡＤｂの上端との間には、絶縁層として第２平坦化層ＬＬ２が設けられる。断面形状において、第２反射層ＲＦＬ２は、アノード電極ＡＤのアノード電極傾斜部ＡＤｂと同一直線上に配置される。ただし、これに限定されず、第２反射層ＲＦＬ２は、アノード電極ＡＤのアノード電極傾斜部ＡＤｂとずれた位置に設けられていてもよい。
第２画素ＰｘＧと第３画素ＰｘＲとの間に設けられた第２反射層ＲＦＬ２は、平面視で発光素子ＢＬＥＤと重なって配置される。第２画素ＰｘＧの第２反射層ＲＦＬ２の下端側に開口部が形成される。また、第３画素ＰｘＲの第２反射層ＲＦＬ２の下端側に開口部が形成される。これらは、複数の第２反射層ＲＦＬ２の開口部は、アノード電極ＡＤの上端側の開口部分と、平面視で重なる。
なお、各層の材料及び層厚はあくまで一例であり、適宜変更することができる。例えば、半導体層ＰＳは、ポリシリコンに限定されず、アモルファスシリコン、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicone）又は窒化ガリウム（ＧａＮ）であってもよい。酸化物半導体としては、ＩＧＺＯ、酸化亜鉛（ＺｎＯ）、ＩＴＺＯが例示される。ＩＧＺＯは、インジウムガリウム亜鉛酸化物である。ＩＴＺＯは、インジウムスズ亜鉛酸化物である。また、図４に示す例では、駆動トランジスタＤＴＲは、いわゆるトップゲート構造である。ただし、駆動トランジスタＤＴＲは、半導体層ＰＳの下側にゲート電極が設けられたボトムゲート構造でもよく、半導体層ＰＳの上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。
次に、発光素子ＢＬＥＤの構成について説明する。図５は、図４の発光素子を拡大して示す断面図である。なお、図５では、第２発光部ＢＬＥＤ２の断面構造を示しているが、第１発光部ＢＬＥＤ１及び第３発光部ＢＬＥＤ３も同様の積層構造である。図５に示すように、第２発光部ＢＬＥＤ２は、発光素子基板ＳＵＬＥＤ、ｎ型クラッド層ＮＣ、発光層ＥＭ、ｐ型クラッド層ＰＣ、アノード端子ＥＬＥＤ１及びカソード端子ＥＬＥＤ２を有する。発光素子基板ＳＵＬＥＤの上に、ｎ型クラッド層ＮＣ、発光層ＥＭ、ｐ型クラッド層ＰＣ及びカソード端子ＥＬＥＤ２の順に積層される。アノード端子ＥＬＥＤ１は、発光素子基板ＳＵＬＥＤと接続層ＣＬとの間に設けられる。
青色の光を出射する第２発光部ＢＬＥＤ２において、発光層ＥＭは、窒化インジウムガリウム（ＩｎＧａＮ）であり、インジウムとガリウムの組成比は、例えば０．２：０．８である。ｐ型クラッド層ＰＣとｎ型クラッド層ＮＣは、窒化ガリウム（ＧａＮ）である。発光素子基板ＳＵＬＥＤは、炭化珪素（ＳｉＣ）である。アノード端子ＥＬＥＤ１及びカソード端子ＥＬＥＤ２は、いずれもアルミニウムである。第２発光部ＢＬＥＤ２の極大発光波長は、４５０ｎｍである。
発光素子ＢＬＥＤは、同一の発光素子基板ＳＵＬＥＤに、複数の発光部（第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３）が分離して設けられている（図２参照）。つまり、複数の発光部のｎ型クラッド層ＮＣ、発光層ＥＭ及びｐ型クラッド層ＰＣが分離して設けられているため、例えば、第１発光部ＢＬＥＤ１から出射された光が、発光素子ＢＬＥＤ内を伝播して他の発光部近傍から出射することを抑制できる。
次に、発光素子ＢＬＥＤの製造方法について説明する。図６は、発光素子の製造工程を説明するための説明図である。図６に示すように、まず、製造装置は、発光素子基板ＳＵＬＥＤの第１面Ｓ１に、ｎ型クラッド層ＮＣ、発光層ＥＭ及びｐ型クラッド層ＰＣの順に成膜する（ステップＳＴ１）。
その後、製造装置は、ｎ型クラッド層ＮＣ、発光層ＥＭ及びｐ型クラッド層ＰＣをドライエッチングによりパターニングする（ステップＳＴ２）。これにより、ｎ型クラッド層ＮＣ、発光層ＥＭ及びｐ型クラッド層ＰＣが積層された複数の積層体が、発光素子基板ＳＵＬＥＤの第１面Ｓ１上において、互いに分離して島状に形成される。
次に、発光素子基板ＳＵＬＥＤの第２面Ｓ２を薄膜化して、発光素子基板ＳＵＬＥＤの第２面Ｓ２底面にアノード端子ＥＬＥＤ１を形成する（ステップＳＴ３）。そして、製造装置は、発光素子基板ＳＵＬＥＤを方形に切断加工する（ステップＳＴ４）。これにより、複数の発光部を含む発光素子ＢＬＥＤを製造できる。
ｎ型クラッド層ＮＣ、発光層ＥＭ及びｐ型クラッド層ＰＣはドライエッチングによりパターニングされているため、ダイシングソー等による切断加工に比べて各層の損傷を抑制することができる。また、ｎ型クラッド層ＮＣ、発光層ＥＭ及びｐ型クラッド層ＰＣは、発光素子基板ＳＵＬＥＤの切断面から十分に離れているため、発光素子基板ＳＵＬＥＤの加工時におけるｎ型クラッド層ＮＣ、発光層ＥＭ及びｐ型クラッド層ＰＣの損傷を抑制することができる。これにより、発光素子ＢＬＥＤの各発光部は、構造欠陥による電子と正孔の失活が起こらず、高い内部量子効率が得られる。
そして、製造装置は、発光素子ＢＬＥＤを図４に示す接続層ＣＬの上に配置した。接続層ＣＬに銀ペーストを用いることで、発光素子ＢＬＥＤを配置する際に、接続層ＣＬは、圧力に応じて変形しつつ、発光素子ＢＬＥＤと密着して導通する。又は、接続層ＣＬに、アノード端子ＥＬＥＤ１と同じ金属材料、例えばアルミニウムを用いてもよい。この場合、接続層ＣＬの上に発光素子ＢＬＥＤを配置した後に加熱処理を施すことで、アノード端子ＥＬＥＤ１と接続層ＣＬとが一体化される。これにより、接続層ＣＬは、発光素子ＢＬＥＤと良好に導通する。また、カソード電極ＣＤは、発光素子ＢＬＥＤの上面に設けられ、発光素子ＢＬＥＤと蛍光体層ＲＦとの間に配置される。
次に、図４、図７及び図８を参照しつつ、第２発光部ＢＬＥＤ２から出射された光の光路及び波長変換について説明する。ただし、第２発光部ＢＬＥＤ２から出射された光の光路及び波長変換についての説明は、第３発光部ＢＬＥＤ３及び第１発光部ＢＬＥＤ１にも適用できる。
図４では、第２発光部ＢＬＥＤ２から出射される光のうち、上側に出射される光Ｌａと側方に出射される光Ｌｂ、Ｌｃについて示す。光Ｌａは、第２発光部ＢＬＥＤ２の上面からカソード電極ＣＤを通って蛍光体層ＧＦに入射する。また、光Ｌｂは、第２発光部ＢＬＥＤ２の側面から出射され、第２平坦化層ＬＬ２を通ってアノード電極傾斜部ＡＤｂに入射する。アノード電極傾斜部ＡＤｂが傾斜して設けられているので、アノード電極傾斜部ＡＤｂで反射された光Ｌｂは、蛍光体層ＧＦに入射する。光Ｌｃは、光Ｌｂよりも下側（第１基板ＳＵ１側）に向けて出射される。光Ｌｃは、第２平坦化層ＬＬ２を通ってアノード電極底部ＡＤａに入射する。アノード電極底部ＡＤａで反射された光Ｌｃは、蛍光体層ＧＦに入射する。
このように、アノード電極ＡＤ（第１反射層ＲＦＬ１）により、第２発光部ＢＬＥＤ２から側方に出射された光Ｌｂ、Ｌｃは、蛍光体層ＧＦに入射する。また、光Ｌａは、アノード電極ＡＤで反射せずに蛍光体層ＧＦに入射する。なお、アノード電極傾斜部ＡＤｂと、第２反射層ＲＦＬ２との隙間に入射した光Ｌａ、Ｌｂ、Ｌｃは漏れ光となる。ただし、漏れ光の量は全体から見てわずかであり、光Ｌａ、Ｌｂ、Ｌｃのほとんどが蛍光体層ＧＦに入射する。
蛍光体層ＧＦは、光Ｌａ、Ｌｂ、Ｌｃが入射することで緑色の光を発光する。蛍光体層ＧＦは等方的に発光する。図４では、蛍光体層ＧＦで発生した光のうち、蛍光Ｌｄ、Ｌｅ、Ｌｆを示している。上側に向けて発光する蛍光Ｌｄは、第２反射層ＲＦＬ２に入射せず、カラーフィルタＧＣＦを介して第２基板ＳＵ２側に出射する。側方に向けて発光する蛍光Ｌｅは、第２反射層ＲＦＬ２に入射する。第２反射層ＲＦＬ２が傾斜して設けられているので、第２反射層ＲＦＬ２で反射された蛍光Ｌｅは、カラーフィルタＧＣＦを介して第２基板ＳＵ２側に出射する。下側に向けて発光する蛍光Ｌｆは、アノード電極ＡＤに入射する。アノード電極ＡＤで反射された蛍光Ｌｆは、再度蛍光体層ＧＦを通って第２基板ＳＵ２側に出射する。
このように、蛍光体層ＧＦの側面と対向して第２反射層ＲＦＬ２が設けられ、また、蛍光体層ＧＦの下側にもアノード電極ＡＤが設けられている。第２反射層ＲＦＬ２は、蛍光体層ＲＦの上面よりも上側に延びており、アノード電極ＡＤは、蛍光体層ＲＦの下面よりも下側に延びる。このため、蛍光体層ＲＦの側面にのみ反射層を設けた場合に比べ、光Ｌａ、Ｌｂ、Ｌｃ及び蛍光Ｌｄ、Ｌｅ、Ｌｆの反射回数を多くすることができる。蛍光Ｌｄ、Ｌｅ、Ｌｆは、アノード電極ＡＤ及び第２反射層ＲＦＬ２で複数回繰り返し反射して、進行方向が変更される。すなわち、蛍光体層ＲＦで等方的に発光した蛍光Ｌｄ、Ｌｅ、Ｌｆの進行方向がアノード電極ＡＤ及び第２反射層ＲＦＬ２により第１基板ＳＵ１の法線方向に近い方向に変換される。そして、蛍光Ｌｄ、Ｌｅ、Ｌｆは、第２基板ＳＵ２側に出射する。これにより、表示装置ＤＳＰは、光取出し効率を向上させることができる。
同様に、第３発光部ＢＬＥＤ３から出射された光も蛍光体層ＲＦに吸収され、赤色の光に変換されてカラーフィルタＲＣＦを介して第２基板ＳＵ２側に出射する。また、図４には、図示しない第１発光部ＢＬＥＤ１についても同様に、第１発光部ＢＬＥＤ１から出射された光は蛍光体層ＢＦに吸収され、青色の光に変換されてカラーフィルタＢＣＦを介して第２基板ＳＵ２側に出射する。
蛍光体層ＢＦと第１発光部ＢＬＥＤ１の極大波長の差は２０ｎｍ程度であり、波長変換効果は小さい。第１発光部ＢＬＥＤ１では、波長変換よりも発光の角度分布の変換が重要である。つまり、第１発光部ＢＬＥＤ１から出射された光が、蛍光体層ＢＦで吸収発光され、さらに、アノード電極ＡＤ及び第２反射層ＲＦＬ２により反射される。これにより、第１画素ＰｘＢから出射される青色発光は、第２画素ＰｘＧの緑色発光及び第３画素ＰｘＲの赤色発光と同様の角度分布を有する。これにより、表示装置ＤＳＰは、観察方向に寄らず一定の色度が得られる。
また、隣り合う第２画素ＰｘＧと第３画素ＰｘＲとの間にも、充填層ＦＩＬ及び第２反射層ＲＦＬ２が設けられる。具体的には、蛍光体層ＧＦ及びカラーフィルタＧＣＦと、蛍光体層ＲＦ及びカラーフィルタＲＣＦと、の間に充填層ＦＩＬ及び第２反射層ＲＦＬ２が設けられる。これにより、蛍光体層ＧＦで発生した光と蛍光体層ＲＦで発生した光との混色を抑制することができる。
図７は、アノード電極で反射された光の進行方向を説明するための説明図である。図８は、アノード電極で反射された光の進行方向の他の例を説明するための説明図である。図７及び図８では、アノード電極ＡＤでの反射を説明しているが、図７及び図８の説明は、第２反射層ＲＦＬ２についても適用できる。
図７は、アノード電極ＡＤと第３方向Ｄｚとの成す角度がθａである。図８では、アノード電極ＡＤと第３方向Ｄｚとの成す角度が０°、すなわちアノード電極ＡＤが第１基板ＳＵ１の法線方向に沿って設けられている。アノード電極ＡＤの長さが十分に長い場合、光Ｌｂの進行方向は、角度２θａの範囲、すなわち、第３方向Ｄｚを中心とした±θａの範囲内に分布する。
図７に示すように、光Ｌｂの進行方向は、アノード電極ＡＤで反射するたびに変えられる。光Ｌｂが左下方向に出射した場合であっても、アノード電極ＡＤで２回の反射を繰り返すことで、進行方向が上側に変更され、光Ｌｂは５回の反射で上側に向けて出射される。光Ｌｂは、蛍光体層ＧＦ（図４参照）側に向けて出射される。
一方、図８では、光Ｌｂの進行方向が上側に変更されず、光Ｌｂはそのまま、下側すなわち第１基板ＳＵ１側に向けて出射される。なお、第１基板ＳＵ１側に進む光Ｌｂは、アノード電極底部ＡＤａで反射されて、進行方向が上側に変更され、第２基板ＳＵ２側に向けて出射される。
アノード電極ＡＤと第３方向Ｄｚとの成す角度をθとすると、光Ｌｂの進行方向は、アノード電極ＡＤで反射されるたびに、第３方向Ｄｚに２θだけ近づく。すなわち、第３方向Ｄｚに対して、角度０°から角度θの範囲で進む光Ｌｂは、一度も反射せずに蛍光体層ＧＦ側に向けて出射される。第３方向Ｄｚに対して、角度θ以上角度３θよりも小さい角度範囲で進む光Ｌｂは、１回の反射で蛍光体層ＧＦ側に向けて出射される。第３方向Ｄｚに対して、角度３θ以上角度５θよりも小さい角度範囲で進む光Ｌｂは、２回の反射で蛍光体層ＧＦ側に向けて出射される。角度５θ以上の光も同様に、反射回数を増やすことで蛍光体層ＧＦ側に向けて出射される。
第２反射層ＲＦＬ２についても同様に、蛍光体層ＧＦで発光した蛍光Ｌｄ、Ｌｅ、Ｌｆは、第２反射層ＲＦＬ２で複数回反射を繰り返すことで、第２基板ＳＵ２側に向けて出射される。
このように、一対のアノード電極ＡＤは、互いに逆方向に傾斜していることが好ましく、具体的には、角度θが１０°以上４０°以下の範囲であることが好ましい。一対の第２反射層ＲＦＬ２も同様に、互いに逆方向に傾斜していることが好ましく、具体的には、角度θが１０°以上４０°以下の範囲であることが好ましい。
以上のように、本実施形態の表示装置ＤＳＰは、１つの発光素子ＢＬＥＤに、独立に制御可能な複数の発光部（第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３）が設けられている。そして各発光部に一つの光取出し構造が設けられ、一つの発光素子ＢＬＥＤで複数の画素Ｐｘを形成する。ここで、各光取出し構造は、発光素子ＢＬＥＤの発光を波長変換する蛍光体層ＢＦ、ＧＦ、ＲＦと、蛍光を前方に向かわせるための反射層（アノード電極ＡＤ及び第２反射層ＲＦＬ２）、発光素子ＢＬＥＤの光と外光の励起光成分を吸収するカラーフィルタＢＣＦ、ＧＣＦ、ＲＣＦを備える。このような構成により、表示装置ＤＳＰは、発光素子ＢＬＥＤの光取出し効率を向上させることができる。また、発光素子ＢＬＥＤで複数の画素Ｐｘを構成するので、画素Ｐｘごとに発光素子を設ける場合に比べ、発光素子ＢＬＥＤの数を少なくすることができ、同一の発光素子ＢＬＥＤを複数配列することができる。したがって、発光素子ＢＬＥＤの配列工程を簡略化することができる。
（第１実施形態の第１変形例）
図９は、第１実施形態の第１変形例に係る発光素子を示す断面図である。図９に示すように、ｎ型クラッド層ＮＣ、発光層ＥＭ及びｐ型クラッド層ＰＣが積層された複数の積層体の間において、発光素子基板ＳＵＬＥＤの第１面Ｓ１に凹部が形成されている。複数の積層体が設けられた部分の第１面Ｓ１と第２面Ｓ２との距離は、複数の積層体が設けられていない部分の第１面Ｓ１と第２面Ｓ２との距離よりも大きい。
例えば、第２発光部ＢＬＥＤ２と第３発光部ＢＬＥＤ３との間で発光素子基板ＳＵＬＥＤがパターニングされていることにより、発光素子基板ＳＵＬＥＤで、第２発光部ＢＬＥＤ２の下部と、第３発光部ＢＬＥＤ３の下部とをつなぐ経路が長くなる。このため、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３から出射された光が、発光素子ＢＬＥＤ内を伝播して他の発光部近傍から出射することを抑制できる。
発光素子基板ＳＵＬＥＤのパターニングは、図６のステップＳＴ２に示す、ｎ型クラッド層ＮＣ、発光層ＥＭ及びｐ型クラッド層ＰＣをドライエッチングによりパターニングする工程と同時に実行することができる。なお、発光素子基板ＳＵＬＥＤのパターニングは、図６のステップＳＴ２とは別工程で行ってもよい。
（第１実施形態の第２変形例）
図１０は、第１実施形態の第２変形例に係る表示装置を示す断面図である。図１１は、図１０の発光素子を拡大して示す断面図である。第１実施形態及び第１変形例の発光素子ＢＬＥＤは、下部でアノード電極ＡＤと接続され、上部でカソード電極ＣＤと接続される垂直構造であるが、これに限定されない。図１０に示すように、第２変形例において、アノード電極ＡＤ及びカソード電極ＣＤ（共通電極ＣＥ）は、いずれも第１基板ＳＵ１側に設けられている。
発光素子ＢＬＥＤにおいて、アノード端子ＥＬＥＤ１及びカソード端子ＥＬＥＤ２は、いずれも発光素子基板ＳＵＬＥＤの、第１基板ＳＵ１と対向する面に設けられる。アノード端子ＥＬＥＤ１は、第１発光部ＢＬＥＤ１（図１０では図示しない）、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３のそれぞれに設けられ、接続層ＣＬを介してアノード電極ＡＤにそれぞれ接続される。
カソード端子ＥＬＥＤ２は、第１発光部ＢＬＥＤ１（図１０では図示しない）、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３に共通して１つの端子として設けられ、カソード接続層ＣＤＣＬを介して共通電極ＣＥに接続される。
図１１は、第３発光部ＢＬＥＤ３の積層構造を示す。図１１に示すように、発光素子基板ＳＵＬＥＤの第１面Ｓ１に、ｐ型クラッド層ＰＣ、発光層ＥＭ、ｎ型クラッド層ＮＣ、及びアノード端子ＥＬＥＤ１の順に積層される。第１面Ｓ１は第１基板ＳＵ１と対向する面である。カソード端子ＥＬＥＤ２、カソード接続層ＣＤＣＬも、発光素子基板ＳＵＬＥＤの第１面Ｓ１にこの順で積層される。カソード接続層ＣＤＣＬは、容量窒化膜ＬＳＮに設けられた開口を介して共通電極ＣＥと電気的に接続される。
このように、アノード端子ＥＬＥＤ１及びカソード端子ＥＬＥＤ２が同一面側に配置された水平構造の発光素子ＢＬＥＤも適用可能である。また、図１１では、第３発光部ＢＬＥＤ３を示しているが、第１発光部ＢＬＥＤ１及び第２発光部ＢＬＥＤ２においても、同様の構成とすることができる。
次に、発光素子ＢＬＥＤの平面視での構成の各種変形例について説明する。図１２は、第１実施形態に係る発光素子の平面図である。図１２に示す発光素子ＢＬＥＤにおいて、発光素子基板ＳＵＬＥＤの平面形状は四角形である。第１発光部ＢＬＥＤ１は、発光素子基板ＳＵＬＥＤの第１辺ＳＤ１の中央部近傍に設けられる。第２発光部ＢＬＥＤ２は、発光素子基板ＳＵＬＥＤの第２辺ＳＤ２と第３辺ＳＤ３とが接する隅部近傍に設けられる。第３発光部ＢＬＥＤ３は、発光素子基板ＳＵＬＥＤの第２辺ＳＤ２と第４辺ＳＤ４とが接する隅部近傍に設けられる。図１２に示す発光素子ＢＬＥＤは、発光素子基板ＳＵＬＥＤの切断加工が容易である。
（第１実施形態の第３変形例）
図１３は、第１実施形態の第３変形例に係る発光素子の平面図である。図１３に示す発光素子ＢＬＥＤにおいて、発光素子基板ＳＵＬＥＤの平面形状は六角形状である。第１発光部ＢＬＥＤ１は、発光素子基板ＳＵＬＥＤの第１辺ＳＤ１と第２辺ＳＤ２とが接する隅部近傍に設けられる。第２発光部ＢＬＥＤ２は、発光素子基板ＳＵＬＥＤの第５辺ＳＤ５と第６辺ＳＤ６とが接する隅部近傍に設けられる。第３発光部ＢＬＥＤ３は、発光素子基板ＳＵＬＥＤの第３辺ＳＤ３と第４辺ＳＤ４とが接する隅部近傍に設けられる。
図１３に示す発光素子ＢＬＥＤにおいて、第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、それぞれ、発光素子基板ＳＵＬＥＤの各辺との位置関係が同等になるように配置される。例えば、第１発光部ＢＬＥＤ１と、第１辺ＳＤ１及び第２辺ＳＤ２との位置関係は、第２発光部ＢＬＥＤ２と、第５辺ＳＤ５及び第６辺ＳＤ６との位置関係と同等である。これにより、第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、同一条件で設けられるため、発光強度の差を抑制することができる。
（第１実施形態の第４変形例）
図１４は、第１実施形態の第４変形例に係る発光素子の平面図である。図１４に示す発光素子ＢＬＥＤにおいて、発光素子基板ＳＵＬＥＤの平面形状は三角形状である。第１発光部ＢＬＥＤ１は、発光素子基板ＳＵＬＥＤの第１頂部Ｖ１近傍に設けられる。第２発光部ＢＬＥＤ２は、発光素子基板ＳＵＬＥＤの第２頂部Ｖ２近傍に設けられる。第３発光部ＢＬＥＤ３は、発光素子基板ＳＵＬＥＤの第３頂部Ｖ３近傍に設けられる。第４変形例では、発光素子ＢＬＥＤの製造工程において、１つの発光素子基板ＳＵＬＥＤから、より多くの発光素子ＢＬＥＤが得られる。
なお、発光素子ＢＬＥＤの平面形状、すなわち発光素子基板ＳＵＬＥＤの平面形状は、上述した例に限定されない。発光素子基板ＳＵＬＥＤは、三角形状、四角形状、六角形状以外の多角形状でもよい。あるいは、発光素子基板ＳＵＬＥＤの外形形状は、円形状でもよく、一部に曲線部分を有していてもよい。
次に、発光素子ＢＬＥＤと、複数の画素Ｐｘとの平面視での位置関係について説明する。図１５は、第１実施形態に係る発光素子と複数の画素との関係を示す平面図である。図１５に示す発光素子ＢＬＥＤは、図１２に示す発光素子ＢＬＥＤと同様であり、詳細な説明は省略する。第２画素ＰｘＧと第３画素ＰｘＲとは第１方向Ｄｘに並ぶ。第１画素ＰｘＢは、第２画素ＰｘＧ及び第３画素ＰｘＲと第２方向Ｄｙに並ぶ。第１画素ＰｘＢの第１方向Ｄｘにおける位置は、第２画素ＰｘＧ及び第３画素ＰｘＲの第１方向Ｄｘの位置とずれている。このような、発光素子ＢＬＥＤ、第１画素ＰｘＢ、第２画素ＰｘＧ及び第３画素ＰｘＲの組み合わせを複数配置することで、画素Ｐｘは千鳥配置となる。
第１画素ＰｘＢは、第１発光部ＢＬＥＤ１を含む領域である。第２画素ＰｘＧは、第２発光部ＢＬＥＤ２を含む領域である。第３画素ＰｘＲは、第３発光部ＢＬＥＤ３を含む領域である。第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、それぞれ蛍光体層ＢＦ、ＧＦ、ＲＦの中央部に位置する。すなわち、発光素子ＢＬＥＤの発光素子基板ＳＵＬＥＤは、３つの画素Ｐｘに跨がって配置される。
（第１実施形態の第５変形例）
図１６は、第１実施形態の第５変形例に係る発光素子と複数の画素との関係を示す平面図である。図１６に示すように、第５変形例の発光素子ＢＬＥＤは、第１発光部ＢＬＥＤ１から第４発光部ＢＬＥＤ４の、４つの発光部を有する。
発光素子ＢＬＥＤの発光素子基板ＳＵＬＥＤは、４つの画素Ｐｘに跨がって配置される。４つの画素Ｐｘは、第１画素ＰｘＢと、第２画素ＰｘＧ１と、第２画素ＰｘＧ２と、第３画素ＰｘＲとで構成される。第２画素ＰｘＧ１及び第２画素ＰｘＧ２は、いずれも緑色の光を出射する。第１画素ＰｘＢと、第２画素ＰｘＧ１とは第１方向Ｄｘに並ぶ。第２画素ＰｘＧ２と、第３画素ＰｘＲとは第１方向Ｄｘに並ぶ。第１画素ＰｘＢと、第２画素ＰｘＧ２とは第２方向Ｄｙに並ぶ。第２画素ＰｘＧ１と、第３画素ＰｘＲとは第２方向Ｄｙに並ぶ。図１６に示す、第１画素ＰｘＢと、第２画素ＰｘＧ１と、第２画素ＰｘＧ２と、第３画素ＰｘＲとの組み合わせを複数配置することで、画素Ｐｘは、いわゆるベイヤー配列となる。
第１画素ＰｘＢは、第１発光部ＢＬＥＤ１を含む領域である。第２画素ＰｘＧ１は、第２発光部ＢＬＥＤ２を含む領域である。第２画素ＰｘＧ２は、第３発光部ＢＬＥＤ３を含む領域である。第３画素ＰｘＲは、第４発光部ＢＬＥＤ４を含む領域である。第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２、第３発光部ＢＬＥＤ３及び第４発光部ＢＬＥＤ４は、それぞれ蛍光体層ＢＦ、ＧＦ、ＧＦ、ＲＦの中央部に位置する。
（第１実施形態の第６変形例）
図１７は、第１実施形態の第６変形例に係る発光素子と複数の画素との関係を示す平面図である。図１７に示すように、第６変形例の発光素子ＢＬＥＤにおいて、発光素子基板ＳＵＬＥＤの平面形状は長方形である。発光素子ＢＬＥＤは、第１発光部ＢＬＥＤ１から第４発光部ＢＬＥＤ４の、４つの発光部を有する。第１発光部ＢＬＥＤ１及び第２発光部ＢＬＥＤ２は、発光素子基板ＳＵＬＥＤの第２方向Ｄｙの一方の辺側に配置される。第３発光部ＢＬＥＤ３及び第４発光部ＢＬＥＤ４は、発光素子基板ＳＵＬＥＤの第２方向Ｄｙの他方の辺側に配置される。
発光素子ＢＬＥＤの発光素子基板ＳＵＬＥＤは、４つの画素Ｐｘに跨がって配置される。４つの画素Ｐｘは、２つの第２画素ＰｘＧ１、ＰｘＧ３と、２つの第３画素ＰｘＲ１、ＰｘＲ３とで構成される。第３画素ＰｘＲ１と、第２画素ＰｘＧ１とは第１方向Ｄｘに並ぶ。第３画素ＰｘＲ３と、第２画素ＰｘＧ３とは第１方向Ｄｘに並ぶ。第３画素ＰｘＲ１と、第３画素ＰｘＲ３とは第２方向Ｄｙに並ぶ。第２画素ＰｘＧ１と、第２画素ＰｘＧ３とは第２方向Ｄｙに並ぶ。
２つの第２画素ＰｘＧ１、ＰｘＧ３及び２つの第３画素ＰｘＲ１、ＰｘＲ３の平面形状は、長方形である。言い換えると、蛍光体層ＧＦ、ＲＦ及びカラーフィルタＧＣＦ、ＲＣＦの平面形状は長方形である。第１発光部ＢＬＥＤ１から第４発光部ＢＬＥＤ４は、それぞれ各画素Ｐｘの中央部に配置される。
（第１実施形態の第７変形例）
図１８は、第１実施形態の第７変形例に係る発光素子と複数の画素との関係を示す平面図である。図１８に示すように、第７変形例の発光素子ＢＬＥＤは、図１７に示す第６変形例と同様である。
第７変形例において、４つの画素Ｐｘは、２つの第１画素ＰｘＢ１、ＰｘＢ３と、２つの第３画素ＰｘＲ２、ＰｘＲ４とで構成される。第１画素ＰｘＢ１と、第３画素ＰｘＲ２とは第１方向Ｄｘに並ぶ。第１画素ＰｘＢ３と、第３画素ＰｘＲ４とは第１方向Ｄｘに並ぶ。第１画素ＰｘＢ１と、第１画素ＰｘＢ３とは第２方向Ｄｙに並ぶ。第３画素ＰｘＲ２と、第３画素ＰｘＲ４とは第２方向Ｄｙに並ぶ。
２つの第１画素ＰｘＢ１、ＰｘＢ３及び２つの第３画素ＰｘＲ２、ＰｘＲ４の平面形状は、長方形である。言い換えると、蛍光体層ＢＦ、ＲＦ及びカラーフィルタＢＣＦ、ＲＣＦの平面形状は長方形である。第１発光部ＢＬＥＤ１から第４発光部ＢＬＥＤ４は、それぞれ各画素Ｐｘの中央部に配置される。
（第１実施形態の第８変形例）
図１９は、第１実施形態の第８変形例に係る発光素子と複数の画素との関係を示す平面図である。図１９に示すように、第８変形例の発光素子ＢＬＥＤは、図１７に示す第６変形例及び図１８に示す第７変形例と同様である。
第８変形例において、４つの画素Ｐｘは、２つの第２画素ＰｘＧ２、ＰｘＧ４と、２つの第１画素ＰｘＢ２、ＰｘＢ４とで構成される。第２画素ＰｘＧ２と、第１画素ＰｘＢ２とは第１方向Ｄｘに並ぶ。第２画素ＰｘＧ４と、第１画素ＰｘＢ４とは第１方向Ｄｘに並ぶ。第２画素ＰｘＧ２と、第２画素ＰｘＧ４とは第２方向Ｄｙに並ぶ。第１画素ＰｘＢ２と、第１画素ＰｘＢ４とは第２方向Ｄｙに並ぶ。
２つの２つの第２画素ＰｘＧ２、ＰｘＧ４及び２つの第１画素ＰｘＢ２、ＰｘＢ４の平面形状は、長方形である。言い換えると、蛍光体層ＧＦ、ＢＦ及びカラーフィルタＧＣＦ、ＢＣＦの平面形状は長方形である。第１発光部ＢＬＥＤ１から第４発光部ＢＬＥＤ４は、それぞれ各画素Ｐｘの中央部に配置される。
第６変形例から第８変形例の各発光素子ＢＬＥＤ及び各画素Ｐｘを第１方向Ｄｘに配列することで、第１方向Ｄｘにおいて、第３画素ＰｘＲ１、第２画素ＰｘＧ１、第１画素ＰｘＢ１、第３画素ＰｘＲ２、第２画素ＰｘＧ２、第１画素ＰｘＢ２の順に配列される。同様に第１方向Ｄｘにおいて、第３画素ＰｘＲ３、第２画素ＰｘＧ３、第１画素ＰｘＢ３、第３画素ＰｘＲ４、第２画素ＰｘＧ４、第１画素ＰｘＢ４の順に配列される。また、同じ組み合わせの各発光素子ＢＬＥＤ及び各画素Ｐｘを第２方向Ｄｙに配列することで、第２方向Ｄｙでは、それぞれ同じ色の画素Ｐｘが配列される。これにより、表示装置ＤＳＰは、ストライプ配列の画素配列を実現できる。
（第２実施形態）
図２０は、第２実施形態に係る複数の画素を示す平面図である。図２１は、第２実施形態に係る表示装置を示す断面図である。図２０に示すように、第２実施形態の発光素子ＢＬＥＤにおいて、発光素子基板ＳＵＬＥＤと、３つの発光部（第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３）との配置の関係は、図１２及び図１５に示す第１実施形態と同様である。
第１発光部ＢＬＥＤ１は、第１画素ＰｘＢの中央部ではなく、外縁に配置される。具体的には、第１発光部ＢＬＥＤ１は、第１画素ＰｘＢの、第２画素ＰｘＧ及び第３画素ＰｘＲと隣り合う辺の近傍に配置される。第２発光部ＢＬＥＤ２は、第２画素ＰｘＧの中央部ではなく、外縁に配置される。具体的には、第２発光部ＢＬＥＤ２は、第２画素ＰｘＧの、第１画素ＰｘＢと隣り合う辺と、第３画素ＰｘＲと隣り合う辺とが接する隅部の近傍に配置される。第３発光部ＢＬＥＤ３は、第３画素ＰｘＲの中央部ではなく、外縁に配置される。具体的には、第３発光部ＢＬＥＤ３は、第３画素ＰｘＲの、第１画素ＰｘＢと隣り合う辺と、第２画素ＰｘＧと隣り合う辺とが接する隅部の近傍に配置される。
なお、以下の説明では、図２０を参照しつつ、第１方向Ｄｘの一方を右、第１方向Ｄｘの他方を左、第２方向Ｄｙの一方を上、第２方向Ｄｙの他方を下と表す場合がある。例えば、第１発光部ＢＬＥＤ１は、第１画素ＰｘＢの下端側に配置される。第２発光部ＢＬＥＤ２は、第２画素ＰｘＧの右上端部に配置される。第３発光部ＢＬＥＤ３は、第３画素ＰｘＲの左上端部に配置される。
第１実施形態と同様に、図２０に示す、発光素子ＢＬＥＤ、第１画素ＰｘＢ、第２画素ＰｘＧ及び第３画素ＰｘＲの組み合わせを複数配置することで、画素Ｐｘは千鳥配置となる。
図２１に示すように、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、第２画素ＰｘＧと第３画素ＰｘＲとの間に配置された充填層ＦＩＬ及び第２反射層ＲＦＬ２に近い位置に配置される。言い換えると、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３は、第１実施形態に比べて、アノード電極傾斜部ＡＤｂから離れており、アノード電極ＡＤ及び第２反射層ＲＦＬ２で形成される凹状構造の中央部に近い位置に配置される。第１基板ＳＵ１と平行方向において、平行蛍光体層ＧＦの蛍光体層ＲＦと隣り合う端部と、第２発光部ＢＬＥＤ２との間の距離は、アノード電極傾斜部ＡＤｂと、第２発光部ＢＬＥＤ２との間の距離よりも小さい。これに伴い、アノード電極底部ＡＤａも、それぞれ画素Ｐｘの外縁まで延びている。
第２実施形態では、第１実施形態に比べて発光素子ＢＬＥＤの平面視での大きさを小型化することができる。この場合、各発光部（第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３）の画素Ｐｘの位置は偏っている。このため、例えば図２０に示す第１画素ＰｘＢにおいて、第１発光部ＢＬＥＤ１から出射された光の多くは、近接するアノード電極ＡＤで反射されて、図２０の上方に向かって進行し、蛍光体層ＢＦを通過する。このため、蛍光体層ＢＦを通過する光の向きは図２０の上方に偏る。
同様にして、第２画素ＰｘＧにおいて、蛍光体層ＧＦを通過する光の向きは、図２０の左下方向に偏る。また、第３画素ＰｘＲにおいて、蛍光体層ＲＦを通過する光の向きは、図２０の右下方向に偏る。
蛍光体層ＢＦ、ＧＦ、ＲＦは、いずれも等方的に発光する。このため、蛍光体層ＢＦ、ＧＦ、ＲＦで吸収発光されて波長変換された段階で、各発光部（第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３）から出射された光の進行方向の偏りは解消され、蛍光体層ＢＦ、ＧＦ、ＲＦでの発光は等方的な分布となる。これにより、表示装置ＤＳＰは、各画素Ｐｘから出射される光の角度分布の偏りを抑制することができる。
第２実施形態では、発光素子ＢＬＥＤの小型化が可能であるため、発光素子ＢＬＥＤの製造工程において、１つの発光素子基板ＳＵＬＥＤで形成可能な素子数を多くすることができる。また、各発光部からの光は、それぞれ蛍光体層ＢＦ、ＧＦ、ＲＦ及びカラーフィルタＢＣＦ、ＧＣＦ、ＲＣＦを通過するので、表示装置ＤＳＰは、第１実施形態と同等の表示特性が得られる。
（第２実施形態の第９変形例）
図２２は、第２実施形態の第９変形例に係る発光素子と複数の画素との関係を示す平面図である。第９変形例に係る各発光部及び各画素Ｐｘの配置は、図１６に示す第５変形例と同様であり、複数の画素Ｐｘは、いわゆるベイヤー配列を構成できる。
第９変形例では、第５変形例に比べて発光素子ＢＬＥＤが小型化されている。すなわち、各発光部は、各画素Ｐｘの端部と重なり、各画素Ｐｘの中央部からずれた位置に設けられる。第１発光部ＢＬＥＤ１は、第１画素ＰｘＢの右下端部に配置される。第２発光部ＢＬＥＤ２は、第２画素ＰｘＧ１の左下端部に配置される。第３発光部ＢＬＥＤ３は、第２画素ＰｘＧ２の右上端部に配置される。第４発光部ＢＬＥＤ４は、第３画素ＰｘＲの左上端部に配置される。
（第２実施形態の第１０変形例）
図２３は、第２実施形態の第１０変形例に係る発光素子と複数の画素との関係を示す平面図である。第１０変形例に係る各発光部及び各画素Ｐｘの配置は、図１７に示す第６変形例と同様である。
第１０変形例では、第６変形例に比べて発光素子ＢＬＥＤが小型化されている。すなわち、発光素子基板ＳＵＬＥＤは、各画素Ｐｘの端部と重なり、各画素Ｐｘの中央部とは重ならない。第１発光部ＢＬＥＤ１は、第３画素ＰｘＲ１の右下端部に配置される。第２発光部ＢＬＥＤ２は、第２画素ＰｘＧ１の左下端部に配置される。第３発光部ＢＬＥＤ３は、第３画素ＰｘＲ３の右上端部に配置される。第４発光部ＢＬＥＤ４は、第２画素ＰｘＧ３の左上端部に配置される。
（第２実施形態の第１１変形例）
図２４は、第２実施形態の第１１変形例に係る発光素子と複数の画素との関係を示す平面図である。第１１変形例に係る各発光部及び各画素Ｐｘの配置は、図１８に示す第７変形例と同様である。
第１１変形例では、第７変形例に比べて発光素子ＢＬＥＤが小型化されている。すなわち、第１発光部ＢＬＥＤ１は、第１画素ＰｘＢ１の右下端部に配置される。第２発光部ＢＬＥＤ２は、第３画素ＰｘＲ２の左下端部に配置される。第３発光部ＢＬＥＤ３は、第１画素ＰｘＢ３の右上端部に配置される。第４発光部ＢＬＥＤ４は、第３画素ＰｘＲ４の左上端部に配置される。
（第２実施形態の第１２変形例）
図２５は、第２実施形態の第１２変形例に係る発光素子と複数の画素との関係を示す平面図である。第１２変形例に係る各発光部及び各画素Ｐｘの配置は、図１９に示す第８変形例と同様である。
第１２変形例では、第８変形例に比べて発光素子ＢＬＥＤが小型化されている。すなわち、第１発光部ＢＬＥＤ１は、第２画素ＰｘＧ２の右下端部に配置される。第２発光部ＢＬＥＤ２は、第１画素ＰｘＢ２の左下端部に配置される。第３発光部ＢＬＥＤ３は、第２画素ＰｘＧ４の右上端部に配置される。第４発光部ＢＬＥＤ４は、第１画素ＰｘＢ４の左上端部に配置される。
第１０変形例から第１２変形例の各発光素子ＢＬＥＤ及び各画素Ｐｘを第１方向Ｄｘ及び第２方向Ｄｙに配列することで、第６変形例から第８変形例と同様に、表示装置ＤＳＰは、ストライプ配列の画素配列を実現できる。また、長方形の画素Ｐｘであっても、各発光部からの光がそれぞれ蛍光体層ＢＦ、ＧＦ、ＲＦを通過することで、等方的な分布の光が発光される。したがって、表示装置ＤＳＰは、各画素Ｐｘから出射される光の角度分布の偏りを抑制して、第１実施形態と同等の表示特性を実現することができる。
（第３実施形態）
図２６は、第３実施形態に係る表示装置を示す断面図である。図２６に示すように、第３実施形態の発光素子ＢＬＥＤは、第２実施形態に比べて、各発光部（第１発光部ＢＬＥＤ１、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３）の大きさを維持しながら、さらに小型化が実現できる。なお、図２６では、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３における断面構造を示している。ただし、第２発光部ＢＬＥＤ２及び第３発光部ＢＬＥＤ３についての説明は第１発光部ＢＬＥＤ１にも適用できる。
発光素子基板ＳＵＬＥＤの上には、第２発光部ＢＬＥＤ２と第３発光部ＢＬＥＤ３との間に壁状構造ＷＬ（発光素子壁状構造）が設けられている。また、壁状構造ＷＬの側面には反射層ＲＦＬが設けられている。これにより、第２発光部ＢＬＥＤ２と第３発光部ＢＬＥＤ３との間の距離が小さくなった場合であっても、それぞれから出射される光の混色を抑制することができる。
また、第３実施形態では、第２実施形態の第２平坦化層ＬＬ２（図１０参照）に換えて、蛍光体層ＧＦ、ＲＦが設けられている。つまり、蛍光体層ＧＦ、ＲＦは、アレイ基板ＳＵＡに含まれる。第２画素ＰｘＧにおいて、蛍光体層ＧＦは、アノード電極ＡＤの凹状構造の内部に設けられ、第２発光部ＢＬＥＤ２の側面を覆って発光素子ＢＬＥＤとアノード電極ＡＤとの間に設けられる。蛍光体層ＧＦの高さは、第２発光部ＢＬＥＤ２の高さよりも高く形成される。蛍光体層ＧＦは、アノード電極傾斜部ＡＤｂの上端及び壁状構造ＷＬの内壁の上端を覆って設けられる。また、蛍光体層ＧＦは、発光素子基板ＳＵＬＥＤの上において、壁状構造ＷＬ及び反射層ＲＦＬを覆って設けられる。カラーフィルタＧＣＦは、第２発光部ＢＬＥＤ２の上面及び蛍光体層ＧＦと重なって設けられる。
第３画素ＰｘＲにおいて、蛍光体層ＲＦは、アノード電極ＡＤの凹状構造の内部に設けられ、第３発光部ＢＬＥＤ３の側面を覆っている。蛍光体層ＲＦの高さは、第３発光部ＢＬＥＤ３の高さよりも高く形成される。蛍光体層ＲＦは、アノード電極傾斜部ＡＤｂの上端及び壁状構造ＷＬの内壁の上端を覆って設けられる。また、蛍光体層ＲＦは、発光素子基板ＳＵＬＥＤの上において、壁状構造ＷＬ及び反射層ＲＦＬを覆って設けられる。カラーフィルタＲＣＦは、第３発光部ＢＬＥＤ３の上面及び蛍光体層ＲＦと重なって設けられる。
カソード電極ＣＤは、第２発光部ＢＬＥＤ２の上面、蛍光体層ＧＦの上面、第３発光部ＢＬＥＤ３の上面及び蛍光体層ＲＦの上面に設けられ、複数の画素Ｐｘに亘って連続して設けられる。第２発光部ＢＬＥＤ２の上面及び第３発光部ＢＬＥＤ３の上面には、それぞれ蛍光体層ＧＦ、ＲＦが設けられていない。蛍光体層ＧＦ、ＲＦから露出する第２発光部ＢＬＥＤ２の上面及び第３発光部ＢＬＥＤ３の上面にカソード電極ＣＤが接続される。
第２発光部ＢＬＥＤ２の側面から出射した光は、直接蛍光体層ＧＦに入射され、波長変換される。蛍光体層ＧＦで発光した光の一部は、カラーフィルタＧＣＦに入射され第２基板ＳＵ２側に出射される。蛍光体層ＧＦで発光した光のうち、第１基板ＳＵ１側に出射された光は、アノード電極ＡＤで反射されて、カラーフィルタＧＣＦを通過して第２基板ＳＵ２側に出射される。
第３発光部ＢＬＥＤ３の側面から出射した光は、直接蛍光体層ＲＦに入射され、波長変換される。蛍光体層ＲＦで発光した光の一部は、カラーフィルタＲＣＦに入射され第２基板ＳＵ２側に出射される。蛍光体層ＲＦで発光した光のうち、第１基板ＳＵ１側に出射された光は、アノード電極ＡＤで反射されて、カラーフィルタＲＣＦを通過して第２基板ＳＵ２側に出射される。
このように、発光素子ＢＬＥＤを小型化した構成であっても、アノード電極ＡＤ及び蛍光体層ＢＦ、ＧＦ、ＲＦ（蛍光体層ＢＦは図２６では図示しない）を設けることにより、発光素子ＢＬＥＤの光取出し効率を向上させることができる。
（第３実施形態の第１３変形例）
図２７は、第３実施形態の第１３変形例に係る表示装置を示す断面図である。図２７に示すように、第２画素ＰｘＧは、第１蛍光体層ＧＦ１と第２蛍光体層ＧＦ２とを有する。第１蛍光体層ＧＦ１は、第３実施形態の蛍光体層ＧＦと同様に、アノード電極ＡＤの凹状構造の内部に設けられ、第２発光部ＢＬＥＤ２の側面を覆っている。第２蛍光体層ＧＦ２は、第２発光部ＢＬＥＤ２の上面及び第１蛍光体層ＧＦ１の上面と重なって設けられる。第２蛍光体層ＧＦ２は、第２発光部ＢＬＥＤ２と第１蛍光体層ＧＦ１との段差を平坦化するように設けられる。第２蛍光体層ＧＦ２の上面は平坦であり、カラーフィルタＧＣＦは、第２蛍光体層ＧＦ２の上に設けられる。
第３画素ＰｘＲも同様に、第１蛍光体層ＲＦ１と第２蛍光体層ＲＦ２とを有する。第１蛍光体層ＲＦ１は、第３実施形態の蛍光体層ＲＦと同様に、アノード電極ＡＤの凹状構造の内部に設けられ、第３発光部ＢＬＥＤ３の側面を覆って発光素子ＢＬＥＤとアノード電極ＡＤとの間に設けられる。第２蛍光体層ＲＦ２は、第３発光部ＢＬＥＤ３の上面及び第１蛍光体層ＲＦ１の上面と重なって設けられる。第２蛍光体層ＲＦ２は、第３発光部ＢＬＥＤ３と第１蛍光体層ＲＦ１との段差を平坦化するように設けられる。第２蛍光体層ＲＦ２の上面は平坦であり、カラーフィルタＲＣＦは、第２蛍光体層ＲＦ２の上に設けられる。
カソード電極ＣＤは、第２蛍光体層ＧＦ２及び第２蛍光体層ＲＦ２と、第１蛍光体層ＧＦ１、第２発光部ＢＬＥＤ２、第１蛍光体層ＲＦ１及び第３発光部ＢＬＥＤ３との間に設けられ、複数の画素Ｐｘに亘って連続している。
このような構成により、第２発光部ＢＬＥＤ２の上面から出射される光は、第２蛍光体層ＧＦ２に入射されて波長変換される。これにより、カラーフィルタＧＣＦで吸収される光の成分が抑制され、第２発光部ＢＬＥＤ２の光の取出し効率を向上させることができる。
同様に、第３発光部ＢＬＥＤ３の上面から出射される光は、第２蛍光体層ＲＦ２に入射されて波長変換される。これにより、カラーフィルタＲＣＦで吸収される光の成分が抑制され、第３発光部ＢＬＥＤ３の光の取出し効率を向上させることができる。
また、図２７には図示されないが、第１画素ＰｘＢにおいても、同様に第１蛍光体層ＢＦ１及び第２蛍光体層ＢＦ２が設けられる。第１発光部ＢＬＥＤ１から出射された光は、第１蛍光体層ＢＦ１及び第２蛍光体層ＢＦ２に吸収され、等方的に発光する。これにより、第１画素ＰｘＢから出射される青色発光は、第２画素ＰｘＧの緑色発光及び第３画素ＰｘＲの赤色発光と同様の角度分布を有する。したがって、表示装置ＤＳＰは、良好な表示特性を実現できる。
なお、第３実施形態及び第１３変形例においても、上述した第１変形例から第１２変形例の各構成を適用できる。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
ＡＤ アノード電極
ＡＤａ アノード電極底部
ＡＤｂ アノード電極傾斜部
ＢＦ、ＧＦ、ＲＦ 蛍光体層
ＢＦ１、ＧＦ１、ＲＦ１ 第１蛍光体層
ＢＦ２、ＧＦ２、ＲＦ２ 第２蛍光体層
ＣＤ カソード電極
ＣＬ 接続層
ＤＳＰ 表示装置
ＦＩＬ 充填層、
ＢＬＥＤ 発光素子
ＢＬＥＤ１ 第１発光部
ＢＬＥＤ２ 第２発光部
ＢＬＥＤ３ 第３発光部
ＢＬＥＤ４ 第４発光部
ＥＬＥＤ１ アノード端子
ＥＬＥＤ２ カソード端子
ＬＬ１ 第１平坦化層
ＬＬ２ 第２平坦化層
Ｐｉｘ、Ｐｘ 画素
ＰｘＢ、ＰｘＢ１、ＰｘＢ２、ＰｘＢ３、ＰｘＢ４ 第１画素
ＰｘＧ、ＰｘＧ１、ＰｘＧ２、ＰｘＧ３、ＰｘＧ４ 第２画素
ＰｘＲ、ＰｘＲ１、ＰｘＲ２、ＰｘＲ３、ＰｘＲ４ 第３画素
ＲＦＬ 反射層
ＲＦＬ１ 第１反射層
ＲＦＬ２ 第２反射層
ＳＵ１ 第１基板
ＳＵ２ 第２基板
ＷＬ 壁状構造
ＣＤＣＬ カソード接続層

Claims (15)

  1. 第１基板と、
    前記第１基板に設けられた複数の画素と、
    複数の前記画素に跨がって設けられる発光素子基板と、複数の前記画素のそれぞれに対応して前記発光素子基板に設けられた複数の発光部と、を有する発光素子と、
    前記第１基板に設けられ、前記発光素子に電気的に接続されるアノード電極と、
    複数の前記発光部ごとに設けられ、前記発光部の少なくとも一部をそれぞれ覆う複数の蛍光体層と、
    前記発光素子の側面と対向する第１反射層と、
    前記発光素子の前記側面と対向する壁状構造と、を有し、
    前記第１反射層は、前記発光部のそれぞれに電気的に接続された複数の前記アノード電極であり、
    前記第１反射層は、
    前記発光素子と重なる領域から前記発光素子の周囲に延出する底部と、
    前記底部に接続され、前記壁状構造の壁面に沿って設けられて前記第１基板の法線方向に対して傾斜する傾斜部と、を有する
    表示装置。
  2. 複数の前記画素は、第１色を表示する第１画素と、前記第１色とは異なる第２色を表示する第２画素と、前記第１色及び前記第２色とは異なる第３色を表示する第３画素と、を含み、
    複数の前記発光部は、同じ色の光を出射し、前記第１画素を構成する第１発光部と、前記第２画素を構成する第２発光部と、前記第３画素を構成する第３発光部と、を含む
    請求項１に記載の表示装置。
  3. 前記蛍光体層は、前記発光部からの光を吸収して前記第１色を発光する第１色蛍光体層と、前記発光部からの光を吸収して前記第２色を発光する第２色蛍光体層と、前記発光部からの光を吸収して前記第３色を発光する第３色蛍光体層と、を含む
    請求項２に記載の表示装置。
  4. 前記蛍光体層の側面に設けられ、前記第１基板の法線方向において、前記第１反射層の前記傾斜部と離隔して、前記第１反射層の前記傾斜部よりも前記第１基板から離れて配置される第２反射層と、を有する
    請求項１から請求項３のいずれか１項に記載の表示装置。
  5. 前記第２反射層は、前記第１基板の法線方向に対して傾斜する
    請求項４に記載の表示装置。
  6. 前記蛍光体層の上に設けられたカラーフィルタを有し、
    前記第２反射層は、前記発光素子の前記側面及び前記カラーフィルタの側面に亘って設けられる
    請求項４または請求項５に記載の表示装置。
  7. 前記第２反射層は、前記発光素子基板の上側において、複数の前記蛍光体層の間に設けられる
    請求項４から請求項６のいずれか１項に記載の表示装置。
  8. 前記発光素子の前記側面を覆い、前記発光素子と前記第１反射層の前記傾斜部との間に設けられた平坦化層を有し、
    前記蛍光体層は、前記平坦化層の上に設けられる
    請求項１から請求項７のいずれか１項に記載の表示装置。
  9. 前記第１基板と対向する第２基板を有し、
    前記第２基板の前記第１基板と対向する面の上側に前記蛍光体層及び前記第２反射層が設けられ、
    前記第１基板の前記第２基板と対向する面の上側に前記第１反射層及び前記発光素子が設けられる
    請求項４から請求項７のいずれか１項に記載の表示装置。
  10. 前記蛍光体層は、前記発光部の側面を覆って前記発光素子と前記第１反射層との間に設けられる
    請求項１から請求項３のいずれか１項に記載の表示装置。
  11. 前記蛍光体層は、第１蛍光体層と、第２蛍光体層とを有し、
    前記第１蛍光体層は、前記発光部の側面を覆って前記発光素子と前記第１反射層との間に設けられ、
    前記第２蛍光体層は、前記発光部の上面を覆って前記第１蛍光体層の上に設けられる
    請求項１から請求項３のいずれか１項に記載の表示装置。
  12. 前記壁状構造は、前記発光素子基板の上に設けられ、複数の前記発光部の間に設けられている
    請求項１０又は請求項１１に記載の表示装置。
  13. 複数の前記発光部は、平面視で、それぞれ前記画素の外縁に設けられる
    請求項１から請求項１２のいずれか１項に記載の表示装置。
  14. 第１基板と、
    前記第１基板に設けられた複数の画素と、
    複数の前記画素に跨がって設けられる発光素子基板と、複数の前記画素のそれぞれに対応して前記発光素子基板に設けられた複数の発光部と、を有する発光素子と、
    前記第１基板に設けられ、前記発光素子に電気的に接続されるアノード電極と、
    複数の前記発光部ごとに設けられ、前記発光部の少なくとも一部をそれぞれ覆う複数の蛍光体層と、
    前記発光素子の側面と対向する第１反射層と、を有し、
    前記蛍光体層は、前記発光部の側面を覆って前記発光素子と前記第１反射層との間に設けられる
    表示装置。
  15. 第１基板と、
    前記第１基板に設けられた複数の画素と、
    複数の前記画素に跨がって設けられる発光素子基板と、複数の前記画素のそれぞれに対応して前記発光素子基板に設けられた複数の発光部と、を有する発光素子と、
    前記第１基板に設けられ、前記発光素子に電気的に接続されるアノード電極と、
    複数の前記発光部ごとに設けられ、前記発光部の少なくとも一部をそれぞれ覆う複数の蛍光体層と、
    前記発光素子の側面と対向する第１反射層と、を有し、
    前記蛍光体層は、第１蛍光体層と、第２蛍光体層と、を有し、
    前記第１蛍光体層は、前記発光部の側面を覆って前記発光素子と前記第１反射層との間に設けられ、
    前記第２蛍光体層は、前記発光部の上面を覆って前記第１蛍光体層の上に設けられる
    表示装置。
JP2018215038A 2018-11-15 2018-11-15 表示装置 Active JP7159014B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018215038A JP7159014B2 (ja) 2018-11-15 2018-11-15 表示装置
PCT/JP2019/037089 WO2020100432A1 (ja) 2018-11-15 2019-09-20 表示装置
US17/318,038 US20210265420A1 (en) 2018-11-15 2021-05-12 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018215038A JP7159014B2 (ja) 2018-11-15 2018-11-15 表示装置

Publications (2)

Publication Number Publication Date
JP2020085944A JP2020085944A (ja) 2020-06-04
JP7159014B2 true JP7159014B2 (ja) 2022-10-24

Family

ID=70730676

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018215038A Active JP7159014B2 (ja) 2018-11-15 2018-11-15 表示装置

Country Status (3)

Country Link
US (1) US20210265420A1 (ja)
JP (1) JP7159014B2 (ja)
WO (1) WO2020100432A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102551354B1 (ko) * 2018-04-20 2023-07-04 삼성전자 주식회사 반도체 발광 소자 및 그 제조 방법
US20220149024A1 (en) * 2018-12-28 2022-05-12 Honor Device Co., Ltd. Display, electronic device, and display fabrication method
US20230215904A1 (en) * 2020-06-16 2023-07-06 Sony Semiconductor Solutions Corporation Light-emitting device and display device
JP7432015B2 (ja) * 2020-06-19 2024-02-15 ホアウェイ・テクノロジーズ・カンパニー・リミテッド 電子ディスプレイ用の画素構造およびこのようなディスプレイを備える電子デバイス
CN111769108A (zh) * 2020-06-30 2020-10-13 上海天马微电子有限公司 显示面板及其制备方法、显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170294479A1 (en) 2016-04-08 2017-10-12 Samsung Electronics Co., Ltd. Light emitting diode module, display panel having the same and method of manufacturing the same
US20180074372A1 (en) 2016-09-12 2018-03-15 Seoul Semiconductor Co., Ltd. Display apparatus
US20180114800A1 (en) 2016-10-12 2018-04-26 Shaoher Pan Fabricating integrated light-emitting pixel arrays for displays
WO2018116814A1 (ja) 2016-12-22 2018-06-28 シャープ株式会社 表示装置および製造方法
US20180308420A1 (en) 2017-04-21 2018-10-25 Lumens Co., Ltd. Micro led display device and method of fabricating the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055742A (ja) * 2002-07-18 2004-02-19 Sanyo Electric Co Ltd 発光素子及びそれを備えた発光素子アレイ
JP4501109B2 (ja) * 2004-06-25 2010-07-14 日亜化学工業株式会社 発光装置
US9013367B2 (en) * 2008-01-04 2015-04-21 Nanolumens Acquisition Inc. Flexible display
CN106063378B (zh) * 2014-03-05 2018-04-03 Lg电子株式会社 使用半导体发光器件的显示器件
US9831387B2 (en) * 2014-06-14 2017-11-28 Hiphoton Co., Ltd. Light engine array
US9780150B2 (en) * 2015-02-16 2017-10-03 Shanghai Tianma AM-OLED Co., Ltd. Organic light emitting diode display device and manufacturing method thereof
KR20180133436A (ko) * 2016-05-04 2018-12-14 글로 에이비 상이한 색상의 led를 포함하는 일체형 다색 직시형 디스플레이와 이의 제조 방법
JP6279702B2 (ja) * 2016-12-26 2018-02-14 ローム株式会社 発光素子パッケージおよび照明装置
KR20180081378A (ko) * 2017-01-06 2018-07-16 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치
JP7039842B2 (ja) * 2017-02-15 2022-03-23 大日本印刷株式会社 画像表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170294479A1 (en) 2016-04-08 2017-10-12 Samsung Electronics Co., Ltd. Light emitting diode module, display panel having the same and method of manufacturing the same
US20180074372A1 (en) 2016-09-12 2018-03-15 Seoul Semiconductor Co., Ltd. Display apparatus
US20180114800A1 (en) 2016-10-12 2018-04-26 Shaoher Pan Fabricating integrated light-emitting pixel arrays for displays
WO2018116814A1 (ja) 2016-12-22 2018-06-28 シャープ株式会社 表示装置および製造方法
US20180308420A1 (en) 2017-04-21 2018-10-25 Lumens Co., Ltd. Micro led display device and method of fabricating the same

Also Published As

Publication number Publication date
US20210265420A1 (en) 2021-08-26
WO2020100432A1 (ja) 2020-05-22
JP2020085944A (ja) 2020-06-04

Similar Documents

Publication Publication Date Title
JP7159014B2 (ja) 表示装置
US10096647B2 (en) Display apparatus having a plurality of reflective electrodes
US10312228B2 (en) Display device
KR101452768B1 (ko) 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법
KR102546307B1 (ko) 발광 소자 및 이를 포함하는 표시 장치
KR101731164B1 (ko) 표시 장치
CN106842680B (zh) 像素结构与具有此像素结构的显示面板
JP7266387B2 (ja) 表示装置
CN108922899B (zh) 像素阵列基板及其驱动方法
TW201935100A (zh) 顯示模組與顯示裝置
KR102587398B1 (ko) 유기발광 표시장치
WO2020203702A1 (ja) 表示装置
WO2020100417A1 (ja) 表示装置
WO2020100416A1 (ja) 照明装置及び表示装置
TWI778396B (zh) 顯示裝置
JP7237536B2 (ja) 表示装置
US20220158049A1 (en) Display device
TWI811680B (zh) 發光二極體微型顯示裝置
KR102563157B1 (ko) 박막 트랜지스터 및 표시 장치
US11227890B2 (en) Light-emitting devices including driving devices, methods of manufacturing the same, and display devices including light emitting device
US20210399172A1 (en) Display device
US20230154895A1 (en) Pixel device for led display and led display apparatus having the same
US20240079386A1 (en) Display device using semiconductor light-emitting element
JP7333226B2 (ja) 表示装置の製造方法及び表示装置
JP2023093281A (ja) 発光装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220920

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221012

R150 Certificate of patent or registration of utility model

Ref document number: 7159014

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150