KR20180133436A - 상이한 색상의 led를 포함하는 일체형 다색 직시형 디스플레이와 이의 제조 방법 - Google Patents

상이한 색상의 led를 포함하는 일체형 다색 직시형 디스플레이와 이의 제조 방법 Download PDF

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리차드 피. 슈나이더 제이알.
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Abstract

직시형 다색 발광 장치는 각각의 픽셀에서 청색 발광 다이오드, 녹색 발광 다이오드 및 적색 발광 다이오드(LEDs)를 포함한다. 상이한 발광 다이오드들은 각각의 후속 활성 영역의 증착 영역이 임의의 선행하는 활성 영역의 증착 영역보다 작도록 상이한 유형의 활성 영역 층들을 스택으로 증착하고, 활성 영역 층들을 상이한 유형의 스택으로 패터닝하여 형성될 수 있다. 활성 영역 층들은 평면 층들로 구성될 수 있거나 반도체 나노 와이어 상에 구성될 수 있다. 활성 영역 층들은 각각의 목적 파장 범위에서 광을 방출할 수 있다. 대안으로, 녹색 및 적색 형광 물질, 염료 물질 또는 양자점(quantum dots) 중 적어도 하나가 각각의 발광 다이오드(LED)의 목적 파장과 상이한 파장으로 광을 방출하는 활성 영역 대신 또는 부가하여 사용될 수 있다.

Description

상이한 색상의 LED를 포함하는 일체형 다색 직시형 디스플레이와 이의 제조 방법
본 출원은 2016년 5월 4일에 출원된 미국 가출원 번호 제 62/331,859 호 및 2017년 2월 28일자로 출원된 제 62/464,504 호의 우선권의 이익을 주장하며, 그 전체의 내용은 본원에 참조로 포함된다.
본 발명은 일체형 다색 디스플레이 장치에 관한 것으로서, 보다 상세하게 상이한 색상의 LED를 포함하는 일체형 다색 직시형 디스플레이 장치와 이의 제조 방법에 관한 것이다.
발광 다이오드(LED)와 같은 발광 장치에 있어서, 방출 파장은 구속 효과(confinement effects)에 의해 결정된 두께와 함께 LED의 활성 영역의 대역 폭에 의해 결정된다. 종종 활성 영역은 하나 이상의 벌크 반도체 층 또는 양자 우물(quantum wells, QWs)을 포함한다. GaN 기반 장치와 같은 Ⅲ-질화물 기반 LED 장치에 있어서, 활성 영역(가령, 벌크 반도체 층 또는 QW 우물 층) 재료는 선호적으로 InxGa1-xN (0<x<1)와 같은 3원(ternary) 재료이다.
Ⅲ-질화물과 같은 대역 폭은 활성 영역에 결합된 In의 양에 의존한다. 인듐의 함량이 높을수록 대역 폭이 작아지고 방출된 빛의 파장이 길어진다. 본원에서 사용되는 용어 "파장"은 LED의 피크 방출 파장을 나타낸다. 반도체 LED의 전형적인 방출 스펙트럼은 피크 파장을 중심으로 좁은 대역의 파장으로 이해된다.
종래 기술의 다색 LED 어레이는 몇 가지 결점이 있다. 일부 다색 LED는 나노 와이어의 상이한 부분으로부터 상이한 색광(즉, 상이한 파장)을 방출하는 나노 와이어 LED를 형성하며, 이는 동일한 나노 와이어 LED로부터 상이한 방출 파장을 제어하고 선택적으로 활성화시키는 것을 어렵게 한다.
본 발명의 일 양태에 따르면, 기판 상에 배치된 복수의 발광 다이오드를 포함하는 발광 다이오드가 제공된다. 복수의 발광 다이오드는, 제1 피크 파장에서 광을 방출하도록 구성된 제1 형 활성 영역을 포함하는 제1 발광 다이오드; 상기 제1 피크 파장과 동일하거나 상이한 제2 피크 파장에서 광을 방출하도록 구성된 제2 형 활성 영역을 포함하는 제2 발광 다이오드; 및 상기 제1 피크 파장 및 상기 제2 피크 파장보다 큰 제3 피크 파장에서 광을 방출하도록 구성된 제3 발광 다이오드를 더 포함한다.
본 발명의 다른 양태에 따르면, 기판 위의 제1 피크 파장의 광을 방출하는 제1 형 활성 영역을 포함하는 제1 발광 다이오드를 형성하는 단계; 상기 기판상의 상기 제1 피크 파장과 동일하거나 상이한 제2 피크 파장에서 광을 방출하도록 구성된 제2 형 활성 영역을 포함하는 제2 발광 다이오드를 형성하는 단계; 및 상기 제1 피크 파장 및 상기 제2 피크 파장보다 큰 제3 피크 파장에서 광을 방출하도록 구성된 제3 발광 다이오드를 형성하는 단계를 포함하는 발광 다이오드를 형성하는 방법이 제공된다.
본 발명의 일 양태에 따르면, 발광 장치는 제1 형의 활성 영역을 포함하고, 제1 피크 파장에서 광을 방출하도록 구성된 제1 스택을 포함하는 제1 발광 다이오드와; 상기 제1 형 활성 영역 및 상기 제1 형 활성 영역과 상이한 조성을 갖는 제2 형 활성 영역을 포함하는 제2 스택을 포함하고, 제1 파장과 상이한 제2 파장에서 광을 방출하도록 구성된 제2 발광 다이오드 및; 상기 제1 형 활성 영역, 상기 제2 형 활성 영역 및 상기 제1 및 제2 활성 영역과 상이한 조성을 갖는 제3 형 활성 영역을 포함하는 제3 스택을 포함하고, 상기 제1 파장과 제2 파장과 상이한 제3 파장에서 광을 방출하도록 구성된 제3 발광 다이오드를 포함한다.
본 발명의 일 양태에 따르면, 반도체 장치를 제조하는 방법은, 제1 반도체 층을 형성하고, 제1 반도체 층의 제1 부분 상에 제1 마스킹 층을 형성하며, 상기 제1 마스킹 층에 의해 노출된 상기 제1 반도체 층의 제2 부분 상에 제2 반도체 층을 형성하는 단계 - 상기 제1 마스킹 층은 상기 제1 반도체 층의 제1 부분에 위치됨 - ; 상기 제2 반도체 층의 제1 부분 상에 제2 마스킹 층을 형성하고, 상기 제2 마스킹 층에 의해 노출된 상기 제2 반도체 층의 제2 부분 상에 제3 반도체 층을 형성하는 단계 - 상기 제1 마스킹 층은 상기 제1 반도체 층의 제1 부분 상에 위치되고 상기 제2 마스킹 층은 상기 제2 반도체 층의 제1 부분 상에 위치됨 - ; 상기 제3 반도체 층의 제1 부분 상에 제3 마스킹 층을 형성하는 단계 - 상기 제3 반도체 층의 제2 부분이 노출되고, 상기 제1 반도체 층, 상기 제2 반도체 층 및 상기 제3 반도체 층은 제1 스택, 제2 스택 및 제3 스택을 형성하도록 에칭됨 - 를 포함한다.
본 발명의 일 양태에 따르면, 발광 장치는 기판 위에 위치된 복수의 발광 다이오드를 포함하고, 복수의 발광 다이오드 각각은 제1 도전 형 반도체 나노 와이어, 각각의 나노 와이어를 둘러싸는 활성 영역, 각각의 활성 영역을 측 방향으로 둘러싸는 반도체 접합 층을 포함하고, 상기 반도체 접합 층은 상기 제1 도전 형의 반대인 제2 도전 형의 도핑을 가진다. 복수의 발광 다이오드는 제1 피크 파장에서 광을 방출하는 제1 형 활성 영역을 포함한 제1 발광 다이오드, 제1 피크 파장과 동일하거나 상이한 제2 피크 파장에서 광을 방출하는 제2 형 활성 영역을 포함한 제2 발광 다이오드 및, 제3 형 활성 영역과 상기 제3 형 활성 영역 위에 위치된 발광 구조물을 포함한 제3 발광 다이오드를 포함한다. 발광 구조물은 제1 피크 파장과 제2 피크 파장보다 큰 제3 피크 파장에서 광을 방출한다.
본 발명의 다른 양태에 따르면, 발광 장치를 구성하는 방법은 반도체 재료 층이 포함된 기판을 제공하는 단계, 기판의 상부 표면 상에 복수의 개구부를 가지는 패터닝된 성장 마스크(growth mask)를 형성하는 단계, 상기 패터닝된 성장 마스크를 통하여 제1 반도체 나노 와이어, 제2 반도체 나노 와이어 및 제3 반도체 나노 와이어를 형성하는 단계 - 제1 반도체 나노 와이어, 제2 반도체 나노 와이어 및 제3 반도체 나노 와이어 각각은 기판의 상부 표면에 실질적으로 수직한 방향을 따라 패터닝된 성장 마스크에서 각각의 개구를 통해 연장됨 -, 제1 형 활성 영역, 제2 형 활성 영역의 제1 인스턴스와, 제1 나노 와이어, 제2 나노 와이어 및 제3 나노 와이어 각각의 주위에 제2 형 활성 영역의 제2 인스턴스를 형성하는 단계 및, 제1 형 활성 영역, 제2 형 활성 영역의 제1 인스턴스 및 제2 형 활성 영역의 제2 인스턴스 각각 위로 제1 반도체 접합층, 제2 반도체 접합층과, 제3 반도체 접항층과 발광 구조물의 조합물을 형성하는 단계를 포함한다. 제1 형 활성 영역은 제1 피크 파장에서 광을 방출하도록 구성되고, 제2 형 활성 영역의 각각의 인스턴스는 제1 피크 파장과 동일하거나 상이한 제2 피크 파장에서 광을 방출하도록 구성되고, 발광 구조물은 제1 피크 파장과 제2 피크 파장보다 큰 제3 피크 파장에서 광을 방출하도록 구성된다.
본 발명의 다른 양태에 따르면, 반도체 장치를 제조하는 방법은 제1 반도체 층을 형성하는 단계, 제1 반도체 층의 제1 부분 위에 제1 마스킹 층을 형성하는 단계, 제1 마스킹 층 위가 아닌 제1 마스킹 층에 의해 노출된 제1 반도체 층의 제2 부분 위에 제2 반도체 층을 선택적으로 성장시키는 단계, 제2 반도체 층의 제1 부분 위에 제2 마스킹 층을 형성하는 단계 및, 제2 마스킹 층이 아닌 제2 마스킹 층에 의해 노출된 제2 반도체 층의 제2 부분 위에 제3 반도체 층을 선택적으로 성장시키는 단계를 포함한다.
본 발명의 또 다른 양태에 따르면, 발광 장치는 복수의 청색 발광 나노 와이어 발광 다이오드, 복수의 녹색 발광 나노 와이어 발광 다이오드 및 복수의 적색 발광 유기 발광 다이오드를 포함한다.
도 1은 본 발명의 실시형태에 따라 다색의 발광 다이오드를 갖는 기판의 평면도이다.
도 2는 본 발명의 실시형태에 따라 패터닝된 성장 마스크를 형성시킨 이후 일체형 다색 픽셀을 형성하기 위한 제1 의 예시적인 구조의 수직 단면도이다.
도 3은 본 발명의 실시형태에 따라 반도체 나노 와이어를 형성한 이후 제1 의 예시적인 구조의 수직 단면도이다.
도 4는 본 발명의 실시형태에 따라 내부 쉘을 형성한 이후 제1 의 예시적인 구조의 수직 단면도이다.
도 5는 본 발명의 실시형태에 따라 2개의 상이한 유형의 활성 영역을 형성한 이후 제1 의 예시적인 구조의 수직 단면도이다.
도 6은 본 발명의 실시형태에 따라 녹색 발광 영역과 청색 발광 영역을 커버링하기 위해 패터닝된 마스킹 층 스택을 형성한 이후 제1 의 예시적인 구조의 수직 단면도이다.
도 7은 본 발명의 실시형태에 따라 적색 광을 방출하는 활성 영역을 형성한 이후 제1 의 예시적인 구조의 수직 단면도이다.
도 8은 본 발명의 실시형태에 따라 패터닝된 마스킹 층 스택의 제거 이후 제1 의 예시적인 구조의 수직 단면도이다.
도 9는 본 발명의 실시형태에 따라 반도체 접합층을 형성한 이후 제1 의 예시적인 구조의 수직 단면도이다.
도 10은 본 발명의 실시형태에 따라 반도체 접합층의 증착 및 패터닝에 의해 반도체 접합층의 형성 이후 제1 의 예시적인 구조의 대안적인 실시형태의 수직 단면도이다.
도 11은 본 발명의 실시형태에 따라 반도체 접합층의 형성 이후 제2 의 예시적인 구조의 수직 단면도이다.
도 12는 본 발명의 실시형태에 따라 적색 광 방출 영역에서 적색 방출 물질 부분을 형성한 이후 제2 의 예시적인 구조의 수직 단면도이다.
도 13은 본 발명의 실시형태에 따라 반도체 접합층을 패터닝한 이후 제2 의 예시적인 구조의 수직 단면도이다.
도 14는 본 발명의 실시형태에 따라 발광 장치의 대안적인 실시형태의 수직 단면도이다.
도 15는 본 발명의 실시형태에 따라 제1 발광 영역, 제2 발광 영역 및 제3 발광 영역에서 제1 형 활성 영역의 형성 이후 제3 의 예시적인 구조의 수직 단면도이다.
도 16은 본 발명의 실시형태에 따라 제2 발광 영역과 제3 발광 영역에서 제2 형 활성 영역의 형성 이후 제3 의 예시적인 구조의 수직 단면도이다.
도 17은 본 발명의 실시형태에 따라 제3 발광 영역에서 제3 형 활성 영역의 형성 이후 제3 의 예시적인 구조의 수직 단면도이다.
도 18은 본 발명의 실시형태에 따라 반도체 접합층의 형성 이후 제3 의 예시적인 구조의 수직 단면도이다.
도 19는 본 발명의 실시형태에 따라 다색 발광 다이오드를 가지는 기판의 평면도이다.
도 20a는 본 발명의 실시형태에 따라 반도체 재료층을 가지는 기판을 제공한 이후 제4 의 예시적인 구조의 평면도이다. 도 20b는 도 20a의 수직 평면 B-B' 를 따르는 수직 단면도이다.
도 21a는 본 발명의 실시형태에 따라 제1 활성 영역 층의 형성 이후 제4 의 예시적인 구조의 평면도이다.
도 21b는 도 21a의 수직 평면 B-B' 를 따르는 수직 단면도이다.
도 22a는 본 발명의 실시형태에 따라 제1 마스킹 층과 제2 형 활성 영역 층을 형성한 이후 제4 의 예시적인 구조의 평면도이다.
도 22b는 도 22a의 수직면 B-B' 을 따르는 수직 단면도이다.
도 23a는 본 발명의 실시형태에 따라 제2 마스킹 층과 제3 형 활성 영역 층을 형성한 이후 제4 의 예시적인 구조의 평면도이다.
도 23b는 도 23a의 수직면 B-B' 을 따르는 수직 단면도이다.
도 24a는 본 발명의 실시형태에 따라 제3 마스킹 층을 형성한 이후 제4 의 예시적인 구조의 평면도이다.
도 24b는 도 24a의 수직면 B-B'을 따르는 수직 단면도이다.
도 25a는 본 발명의 실시형태에 따라 활성 영역 층을 패터닝한 이후 제4 실례인 구조물의 평면도이다. 도 25b는 도 25a의 수직면 B-B' 을 따르는 수직 단면도이다.
도 26a는 본 발명의 실시형태에 따라 마스킹 층을 제거한 이후 제4 의 예시적인 구조의 평면도이다.
도 26b는 도 26a의 수직면 B-B' 을 따르는 수직 단면도이다.
도 26c 내지 도 26g는 본 발명의 실시형태에 따라 활성 영역의 여러 유형을 형성한 이후 연속 수직 단면도이다.
도 26h 내지 도 26j는 본 발명의 실시형태에 따라 다색 활성 영역을 형성하는 동안 제4 의 예시적인 구조의 다른 대안적인 실시형태의 후속 수직 단면도이다.
도 27a는 본 발명의 실시형태에 따라 연속 반도체 접합층을 형성한 이후 제4 의 예시적인 구조의 평면도이다.
도 27b는 도 27a의 수직면 B-B'을 따르는 수직 단면도이다.
도 28a는 본 발명의 실시형태에 따라 연속 반도체 접합층을 패터닝한 이후 제4 실례인 구조물의 평면도이다.
도 28b는 도 28a의 수직면 B-B'을 따르는 수직 단면도이다.
도 29a는 본 발명의 실시형태에 따라 투명 전도층을 형성한 이후 제4 의 예시적인 구조의 평면도이다.
도 29b는 도 29a의 수직면 B-B' 을 따르는 수직 단면도이다.
도 30a는 본 발명의 실시형태에 따라 구조물을 통해 접촉을 형성한 이후 제4의 예시적인 구조의 평면도이다.
도 30b는 도 30a의 수직면 B-B'을 따르는 수직 단면도이다.
본원에서 사용되는 바와 같이, "p-평면"은 "피라미드 평면"을 의미하고, 이는 III-질화물 시스템에서 임의의
Figure pct00001
평면에 의해 될 수 있고, "c-평면"은 {0001} 평면을 나타내며, "m-평면"은 임의의
Figure pct00002
평면을 나타낸다. 성장률(growth rate)은 달리 명시되지 않는 한 성장 표면에 수직인 방향에 따른 성장 속도를 의미한다.
본원에서 "속도론적으로 한정 성장 방식"은 성장 속도가 열역학적 평형에 도달하는 에너지적인 장벽 (저온, 원료의 균열, 표면 결합의 착탈 등)에 의해 주로 방해받는 성장 방식을 의미합니다. "질량 유동 한정 성장 방식"은 성장 영역에서의 증착이 주로 방해받지 않지만 성장 영역에서의 원료 농도에 의해 한정되는 성장 방식을 의미한다. "III 족 한정 성장 방식"은 III 족 원소 또는 원소들에 관하여 제한된 질량 흐름인 성장 방식인 반면, "V 족 한정 성장 방식"은 V족 원소 또는 원소들에 관하여 한정 질량 유동인 성장 방식을 의미한다.
단일 반도체 기판에서 - 즉, 서로의 기판 위에서 다중 기판을 적층함이 없이- 상이한 피크 파장을 가지는 발광 다이오드를 형성하는 방법은 Ohlsson 등에 미국 특허 번호 9,054,233 B2 에서 개시되고, 이는 본원 전체에 참조로 인용된다. 단일 반도체 기판을 사용하는 그러한 일체이 발광 다이오드가 직시형 디스플레이 장치를 제공하는 동안 다이 전달 공정(die transfer processes)을 제거하는 유리한 장점을 제공하는 반면, 이 공정은 픽셀 당 3개의 상이한 기하학적 특징에 기초하여 각 픽셀로부터 적색, 녹색 및 청색 방출 스펙트럼에 대한 3가지 유형의 발광 다이오드의 피크 방출 파장을 제공하는 단계를 포함한다.
본 발명의 실시형태에 있어서, 다색(가령, 3 또는 3 이상의 색상) 직시형 디스플레이를 제조하기 위한 방법은 픽셀 당 3개의 상이한 기하도형적인 특징보다 적은 가령, 픽셀 당 2개의 상이한 기하도형적인 특징을 이용하거나 동일한 기하도형적인 특징으로 각 픽셀에서 모든 발광 다이오드들을 가지고 수행될 수 있다. 일 실시예에서, 적색 활성 영역은 나노 와이어 발광 다이오드(LED)에서 청색 또는 녹색 활성 영역 위에서 형성된다. 다른 실시예에서, 다운 변환 소자(가령, 적색 방출 형광체, 염료 또는 양자점)가 청색 또는 녹색 발광 다이오드(LED) 위에 형성된다. 다른 실시예에서, 각 픽셀에서 청색 또는 녹색 방출 나노 와이어 LED는 유기 또는 무기 적색 방출 평면 LED와 같은 재생된 적색 방출 평면 LED로 대체된다.
성장 시스템은 통상적으로 이러한 매개 변수들의 조합으로 제한된다. 즉, 심각한 속도 반응 장벽이 시스템에 존재하더라도 성장 속도는 종종 공급원 농도에 의해 제한된다. 성장 속도를 제한하는 III 에 대한 V의 상대 중량은 전체 V/III 비율을 변경하여 보다 용이하게 조절될 수 있다. 성장 속도를 제한하는 질량 흐름에 대한 동역학적인 상대 중량은 동역학적인 장벽의 근원에 의존하기 때문에 보다 복잡하다. 이를 변화시키는 일반적인 매개 변수는 온도, 전체 압력, 총 유량, 캐리어 가스 및 V/III 비율이다. 또한, 50%의 각 소자 그룹이 증착으로 진행하기 위해 필요한 V/III 성장에서 임의의 그룹 소자가 동역학적으로 제한될 수 있는 반면, 다른 그룹의 소자가 질량 흐름이 제한되어 오직 하나의 그룹이 성장 속도 제한을 야기한다는 것을 이해하는 것이 중요하다. 통상적인 V/III 성장인, MOVPE 및 이와 유사한 성장 방법에 있어서, 고품질 재료는 1,000 내지 10,000 과 같이 적어도 1,000의 V/III 공급 가스 질량 흐름 비율을 이용하여 V 물질 가령, GaN 에서 높은 오버플로어로 종종 성장된다. 이러한 조건에서, 성장 속도는 III 족에 한정되는 반면, V 족 농도는 성장 표면에 V 재료의 포화된 오버플로우를 유지하기 위해 높다. 대조하여, V족의 한정된 성장 모드에서, V/III 비율은 바람직하게 0.001 내지 100 과 같이 1,000 미만이고, 예를 들어 0.001 내지 0.1 과 같이 1 미만이다.
특정 성장 조건에서 성장 속도 제한의 유형을 결정하는 것은 비교적 간단하고, 조건 파라미터를 변경하고 성장 속도(가령, 두께 측정)의 변화를 기록하여 수행된다. 동역학적인 장벽의 에너지 높이는 성장 속도 측정에 따르는 온도에 의해 추론될 수 있다.
하나의 단계에서 여러 색의 LED의 동시 성장은, 실행 가능한 녹색 형광체와 다른 재료 시스템에 기반된 녹색 LED가 실현되기 어렵기 때문에, RGB(적색 그린 청색), YB(노랑 청색) 또는 흰 빛(즉, RGB, YB 또는 YGB 피크 파장 방출의 조합에 기반된 흰색 광 방출 LED)의 연출을 위한 YGB(노랑 녹색 청색) 조합 또는 관찰자에 의해 직접 적어도 하나의 LED 방출 광 색상이 표시되는 직시형 다색 디스플레이 뿐만 아니라 고효율 GB(녹색 청색)는 높은 상업적인 관심사가 될 것이다. 종래 기술 장치의 단점을 고려하여, 본 발명자들은 광전자 장치, 가령 LED 어레이를 구성하도록 사용될 수 있는 선택적 성장 구조물을 고안하였다. 본원에서 사용되는 바와 같이, 한 단계에서 동시 성장이라는 용어는 상이한 색을 방출하는 LED의 구조 또는 대응하는 층들이 하나의 단계에서 성장됨을 의미한다. 따라서, 예를 들어, 상이한 색 발광 LED의 나노 구조 코어는 동일한 제1 단계에서 성장될 수 있고, 상이한 색 발광 LED의 활성 영역은 동일한 제2 단계에서 성장될 수 있으며, 접합 형성 소자들 또는 상이한 색 방출 LED의 쉘들이 동일한 제3 단계에서 성장될 수 있다.
필수적이지 않지만 바람직하게, 반도체 LED 소자의 어레이는 나노 구조화된(가령, 나노 와이어 또는 나노 피라미드) 본원에서 활성 영역을 포함한 쉘과 체적 요소 쉘에 의해 둘러싸인 템플릿으로 지칭되는 코어를 포함한다. 이러한 나노 구조 LED는 긴 줄무늬 또는 평면 벌크 반도체 층을 포함하는 종래 기술의 LED 구조와 상이한 광 또는 UV 방사선의 "점 광원"으로 간주될 수 있다. 템플릿은 나노 와이어 코어와 같은 단일 성장 층을 포함할 수 있을 뿐만 아니라, 하기에서 기술되는 바와 같은 다중 층으로부터 형성될 수 있다. 대안으로, 반도체 LED 소자의 어레이는 각각의 균일한 두께를 갖는 측방향으로 연장되는 층들을 갖는 평면 일체형 광-방출 층 스택을 포함할 수 있다.
후속하는 일부 실시형태에 있어서, V 족 한정 조건/방식은 마스크의 개구를 통해 나노 와이어 코어 성장 단계에서 예시된다. 그러나, VLS 성장 또는 그 외 다른 선택적인 성장 방법과 같이, 제품으로서 충분히 우수한 품질의 재료로 V 족 제한이 달성되는 임의의 다른 적합한 성장 방식이 이용될 수 있다. 따라서, V족 한정 성장 단계로서 선택적인 나노 와이어 성장은 본 발명을 제한하기 보다 단지 예시하기 위해 사용된다.
도 1은 기판(20)에서 형성될 수 있는 직시형 디스플레이 장치(200)의 개념을 설명한다. 본원에서 사용되는 바와 같이, 직시형 디스플레이 장치(200)는 각 픽셀(25)이 적합한 전기 바이어스의 가해지면 내부로부터 광을 생성하는 적어도 하나의 광 공급원을 포함하는 디스플레이 장치이다. 적어도 하나의 광원은 적색 광, 청색 광 및 녹색 광과 같이 상이한 파장에서 광 방출을 제공하는 복수의 발광 다이오드일 수 있다. 픽셀(25)의 어레이는 발광 다이오드 다이(light emitting diode dies)와 같이 다이의 이송 또는 추가 기판의 결합을 하지 않고 반도체 제조 방법에 의해 기판(20) 위에서 직접 제조될 수 있다. 따라서, 제조 공정은 증착 공정, 에칭 공정, 리소그래피 패터닝 공정 및 선택적 평탄화 공정(가령, 화학 기계적 평탄화 또는 리세스 에칭)만을 포함하고, 다른 기판의 결합 또는 다른 기판상에 제조된 다이의 이송을 포함하지 않는다.
하나 이상의 직시형 디스플레이 장치(200)는 기판(20) 위에서 제조될 수 있다. 각 직시형 디스플레이 장치(200)는 픽셀(25)의 어레이를 포함한다. 각 픽셀은 상이한 파장에서 광을 방출하는 발광 다이오드를 포함한다. 예를 들어, 각 픽셀(25)은 제1 피크 파장(495 nm 내지 570 nm 범위의 피크 파장과 같은 파장)에서 광을 방출하는 적어도 하나의 제1 형 발광 다이오드(10G)(적어도 하나의 녹색-광-방출 다이오드 가령, 2개의 녹색-광-방출 다이오드와 같은 다이오드), 제2 피크 파장(400 nm 내지 495 nm 범위의 피크 파장과 같은 파장)에서 광을 방출하는 적어도 하나의 제2 형 발광 다이오드(10B)(적어도 하나의 청색-광-방출 다이오드와 같은 다이오드) 및, 제3 피크 파장(600 nm 내지 700 nm 범위의 피크 파장과 같은 파장)에서 광을 방출하는 적어도 하나의 제3 형 발광 다이오드(10R)(적어도 하나의 적색-광-방출 다이오드(10R)과 같은 다이오드)를 포함한다. 픽셀(25) 내 각 유형의 발광 다이오드의 개수는 픽셀 당 조도의 적합한 레벨을 제공하도록 선택될 수 있다. 예를 들어, 녹색, 청색 및 적색 광을 방출하는 복수의 나노 와이어 LED가 픽셀(25)의 각각의 녹색, 청색 및 적색 발광 영역을 각각 형성한다. 선택적으로, 픽셀(25) 내의 지점 중 어느 하나는(가령, 녹색-방출 LED(10G) 중 하나의 지점) 특정 픽셀(25)에서 결함이 있거나 동작하지 않는 LED 장치 (10G, 10B 또는 10R)를 보상하기 위해 수리 LED 장치를 나중에 부착하기 위한 수리 지점으로 빈 공간을 남겨둘 수 있다. 빈 지점은 적외선 포토 다이오드의 사용을 통한 터치 인식과 같은 디스플레이 장치를 위한 하나 이상의 추가 기능을 위해 사용될 수 있다.
발광 다이오드(10G, 10B, 10R)의 적어도 2개 유형(가령, 3개 및 선택적으로 4개의)의 발광 다이오드를 각각 포함하는 픽셀의 제조가 완료되면, 기판(20)을 다이싱하여 적어도 하나의 직시형 디스플레이 장치(200)를 제공할 수 있다. 이와 같이, 각 직시형 디스플레이 장치는 일체형 다색 픽셀의 어레이를 포함한다. 본원에서 사용되는 바와 같이, "다색" 픽셀은 전기적 바이어스의 적용에 따라 상이한 피크 파장의 광을 방출할 수 있는 픽셀이고, 따라서 본래 다중 색상을 표시할 수 있다. 본원에서 사용되는 "일체형" 다색 픽셀은 동일한 기판에서 직접 형성되는 다색 픽셀을 의미한다. 복수의 직시형 디스플레이 장치(200)가 단일 기판(20)에서 제조되는 경우, 직시형 디스플레이 장치(200)는 동일한 크기 및/또는 유형이 되거나 또는 상이한 크기 및/또는 유형이 될 수 있다. 직시형 디스플레이 장치(200)는 성장 기판(20)으로부터 다이싱될 수 있고 여러 전극 및 전기 접촉을 포함한 후면(backplane)에 부착될 수 있다. 대안으로, 하나 이상의 픽셀은 기판(20)으로부터 분리하여 다이싱될 수 있고 후면에 부착될 수 있다.
도 2를 참조하여, 기판(20) 상에 일체형 다색 픽셀을 제조하기 위한 공정 구조인 제1의 예시적인 구조가 설명된다. 본원에서 사용되는 바와 같이, "공정 중(in-process)" 인 구조는 최종 구조를 제조하기 위해 연속하여 수정되는 구조를 의미한다. (사파이어 기판과 같은) 핸들 기판(22), (GaN 층, AlN 층, AlGaN 층, 이로 부터 변형된 변형체 또는 그 스택과 같은) 버퍼 반도체 층(24) 및 (n 도핑 GaN 층과 같은) 베이스 반도체 층(26)을 포함한 성장 기판인 기판(20)이 제공된다. 베이스 반도체 층(26)은 연속적으로 형성되도록 각 발광 다이오드의 하나의 노드로서 기증하는 도핑된 반도체 재료를 포함하는 반도체 재료층이다. 버퍼 반도체 층(24)과 베이스 반도체 층(26)은 에피텍셜 증착 공정에 의해 형성되어 버퍼 반도체 층(24)와 베이스 반도체 층(26) 각각이 (단결정 사파이어(Al2O3) 기판을 포함할 수 있는)핸들 기판(22)의 단결정 구조로 에피텍셜하게 정렬되는 단결정 반도체 재료를 포함한다. 베이스 반도체 층(26)은 제1 도전형의 도핑을 가질 수 있고, 이는 p-형 또는 n-형일 수 있다. 예시적인 실시예에 있어서, 베이스 반도체 층(26)은 n-도핑 GaN을 포함할 수 있다.
성장 마스크(42)는 베이스 반도체 층(26)의 상면에 연속하여 형성된다. 성장 마스크(42)는 유전체 재료 또는 금속 재료를 포함할 수 있다. 유전체 물질이 성장 마스크 (42)에 이용되면, 실리콘 질화물 또는 실리콘 산화물은, 예를 들어, 화학 기상 증착에 의해 증착 될 수 있으며, 후속하여 리소그래피로 패터닝 될 수 있다. 금속 물질이 사용되는 경우, 티타늄과 같은 내열성 금속이 성장 마스크 (42)를 위해 증착될 수 있고, 이어서 리소그래피적으로 패터닝 될 수있다. 성장 마스크 (42)의 두께는 10nm 내지 500nm의 범위일 수 있지만, 더 작고 더 큰 두께도 또한 사용될 수 있다.
개구부(43G, 43B, 43R)는, 예를 들어 포토 레지스트 층 (도시하지 않음)의 도포 및 패터닝과, 에칭 마스크로서 패턴화된 포토 레지스트 층을 사용하는 성장 마스크 (42)의 물리적 노출 부분을 에칭하는 후속 에칭 공정에 의해 성장 마스크(42)을 통해 형성된다. 포토 레지스트 층은 예를 들어 애싱 (ashing)에 의해 후속적으로 제거될 수있다. 개구부는 원형, 타원형 또는 다각형일 수 있다. 개구부의 최대 측 방향 치수는 제1 발광 영역 (30G) (녹색 발광 영역일 수 있음), 제2 발광 영역 (30B) (청색 발광 영역일 수 있음) 및 제3 발광 영역 (30R) (적색 발광 영역일 수 있음)을 포함할 수 있는 여러 발광 영역에 걸쳐서 상이하게 선택될 수 있다. 예를 들어, 제1 발광 영역 (30G)의 각 개구부 (43G)는 (원형 개구의 직경 또는 짝수 개의 정점을 갖는 규칙적인 다각형의 외접원의 직경과 같은) 제1 최대 가로 치수를 가질 수 있고, 제2 발광 영역(30B)의 각 개구부(43B)는 제2 최대 가로 치수를 가질 수 있고, 제 3 발광 영역(30R)의 각 개구부(43R)는 제3 최대 가로 치수를 가질 수 있다. 제2 최대 측 방향 치수는 제1 최대 측 방향 치수보다 작을 수 있고 제3 최대 측 방향 치수는 제1 최대 측 방향 치수보다 작거나 같을 수 있다. 제3 최대 측 방향 치수는 제2 최대 측 방향 치수와 동일하거나 또는 작거나 더 클 수 있다. 도 2에 도시된 예시적인 예에서, 도 2에 도시된 바와 같이, 제1 최대 측 방향 치수는 200 ㎚ 내지 2 미크론 범위일 수 있고, 제2 및 제3 최대 횡 방향 치수는 50 ㎚ 내지 500 ㎚ 범위일 수 있지만, 더 적은 최대 측면 치수 및 더 큰 최대 측면 치수가 각각 사용될 수 있다. 대안으로, 제1 및 제3 최대 가로 치수는 200 nm 내지 2 미크론 범위일 수 있고, 제2 최대 가로 치수는 50 nm 내지 500 nm의 범위 일 수 있다.
명확성을 위해 하나의 개구부(43G, 43B 및 43R)가 각각의 영역(30G, 30B 및 30R)에 각각 도시되어 있지만, 각 영역(30G, 30B 및 30R)은 내부에 배치된 복수의 개구부(43G, 43B 및 43R)를 각각의 영역 (30G, 30B 및 30R)에 나노 와이어 LED (10G, 10B 및 10R)의 어레이를 형성하기 위해 가질 수 있다. 각각의 개구 (43G, 43B 및 43R) 사이의 간격 및/또는 각각의 개구(43G, 43B, 43R)의 크기(예를 들어, 직경 또는 폭)는 각 영역마다 다를 수 있다. 예를 들어, 영역 (30G) 내의 개구 (43G) 사이의 간격은 영역 (30B) 내의 개구 (43B) 사이의 간격보다 클 수 있다. 영역(30R)의 개구(43R) 사이의 간격은 영역(30B)의 개구(43B) 사이 간격과 동일할 수 있거나, 영역(30G)의 개구(43G) 사이의 간격과 동일할 수 있거나, 각 영역(30G 및 30B)의 개구(43G 및 43B) 사이의 간격과 다를 수 있다. 다른 실시형태에 있어서, 영역(30G)의 개구(43G)의 크기는 영역(30B)의 개구(43B)의 크기보다 클 수 있다. 영역(30R)의 개구(43R)의 크기는 영역(30B)의 개구(43B)의 크기와 동일할 수 있거나(도 2에서 도시됨) 영역(30G)의 개구(43G)의 크기와 동일할 수 있거나 또는 각 영역 (30G 및 30B)의 개구(43G 및 43B)의 크기와 다를 수 있다. 다른 실시형태에서, 개구부들 사이의 간격과 개구의 크기 모두 전술된 바와 같이 변경될 수 있다.
대안으로, 다양한 발광 영역 (30G, 30B, 30R)에 걸친 개구의 상기 개구 간격 및 크기 변화는 각 영역의 개구를 통해 노출된 노출 베이스 반도체 층(26)의 양으로 설명될 수 있다. 예를 들어, 제1 발광 영역 (30G)의 베이스 반도체 층 (26)의 물리적으로 노출된 영역과 제1 발광 영역 (30G)의 전체 영역의 비는 제2 발광 영역(30B)의 베이스 반도체 층 (26)의 물리적으로 노출된 영역과 제2 발광 영역(30B)의 전체 영역의 비보다 크고, 제3 발광 영역(30R)의 베이스 반도체 층(26)의 물리적으로 노출된 영역과 제3 발광 영역(30R)의 전체 영역의 비보다 크거나, 적거나 또는 동일하다. 제2 발광 영역(30B)의 베이스 반도체 층(26)의 물리적으로 노출된 영역과 제2 발광 영역(30B)의 전체 영역의 비는 제3 발광 영역(30R)의 베이스 반도체 층(26)의 물리적으로 노출된 영역과 제3 발광 영역(30R)의 전체 영역의 비와 동일할 수 있고, 또는 클 수 있거나 작을 수 있다.
도 3을 참조하여, 적어도 하나의 제1 반도체 나노 와이어(32G), 적어도 하나의 제2 반도체 나노 와이어(32B) 및 적어도 하나의 제3 반도체 나노 와이어(32R)은 선택적인 에픽텍시 공정(epitaxy process)에 의해 패터닝된 성장 마스크(42) 내 개구(32G, 32B 및 32R)를 통해 성장될 수 있다. 제1, 제2 및 제3 반도체 나노 와이어(32G, 32B, 32R) 각각은 기판(20)의 상면에 실질적으로 수직한 방향을 따라 패터닝된 성장 마스크(42) 내 각각의 개구를 통해 연장된다. 반도체 나노 와이어(32G, 32B, 32R)는 c-평면에 수직인 방향을 따라 제1 도전형(n-도핑 GaN과 같음)의 도핑을 갖는 단결정 도핑 반도체 재료의 에피텍셜 성장을 제공하는 공정 조건 하에서 선택적인 에픽텍시 공정에 의해 베이스 반도체 층(26)의 물리적으로 노출된 표면으로부터 성장될 수 있다. c-평면은 베이스 반도체 층(26)의 상면에 평행할 수 있다. 반도체 나노 와이어(32G, 32B, 32R)의 성장은 주로 c-평면에 수직인 방향인 c-방향을 따라 물리적으로 노출된 반도체 표면으로부터 단결정 반도체 재료를 성장시키는 선택적인 반도체 증착 공정에 의해 수행될 수 있는 반면, 성장 마스크(42)의 표면으로부터 어떠한 반도체 재료를 성장시키지 않는다. 일 실시형태에 있어서, 복수의 나노 와이어(32G, 32B 및 32R)는 각 영역(30G, 32B 및 32R)에서 성장된다.
일 실시예에 있어서, 반도체 나노 와이어(32G, 32B, 32R)의 성장은 III 족 한정(Group III limited)(가령, 질량 유동 한정, mass flow limited) MOCVD 성장 방식(growth regime)으로 수행될 수 있다. 도 3에서 도시된 바와 같이, 개구(43B 및 43R)의 크기와 비교하여 개구(43G)의 보다 큰 크기는 제1 발광 영역(30G)에서 각각의 제1 반도체 나노 와이어(32G)의 높이를 제2 발광 영역(30B)에서 각각의 제2 반도체 나노 와이어(32B)의 높이보다 작도록 하고, 제3 발광 영역(30R)에서 각각의 제3 반도체 나노 와이어(32R)의 높이보다 작도록 야기한다. 예를 들어, 본 명세서에서 전체적으로 참조로 포함된 미국 특허 번호 9,054,233 B2 호에 기술된 방법은 상이한 높이를 갖는 반도체 나노 와이어를 형성하도록 사용될 수 있다. 대안의 실시형태에 있어서, 개구부(43R)의 크기가 개구부(43G)의 크기와 동일한 경우 제2 발광 영역(30B)에서 각각의 제2 반도체 나노 와이어(32B)의 높이는 각각의 영역(30G, 30R)에서 각각의 제1 및 제3 나노 와이어(32G, 32R)의 높이보다 더 높을 수 있다.
일 실시형태에 있어서, 성장 마스크(42) 개구부의 다양한 치수와 반도체 나노 와이어(32G, 32B, 32R)의 최종 높이가 선택되어 제2 반도체 나노 와이어(32B)의 높이가 최종 반도체 나노 와이어(32G)의 높이보다 크도록 할 수 있다. 제3 반도체 나노 와이어(32R)의 높이는 최종 반도체 나노 와이어(32G)의 높이와 동일하거나 크거나 또는 작을 수 있고, 제3 반도체 나노 와이어(32R)의 높이는 제2 반도체 나노 와이어(32B)의 높이와 동일하거나 크거나 또는 작을 수 있다. 예를 들어, 나노 와이어(32R)의 높이는 나노 와이어(32B)의 높이와 동일하다. 대안의 실시형태에 있어서, 모든 나노 와이어(32G, 32B, 32R)의 높이는 개구부(43G, 43B 및 43R)의 크기가 동일한 경우 동일할 수 있다.
본원에서 사용되는 바와 같이, 각 반도체 나노 와이어(32G, 32B, 32R)의 종횡비는 성장 마스크(42)을 통해 각 래구부의 최대 횡방향 치수와 동일하거나 또는 클 수 있는 반도체 나노 와이어의 베이스에서 최대 횡방향 치수에 대한 반도체 나노 와이어의 최종 높이로서 정의된다. 일 실시형태에 있어서, 제2 반도체 나노 와이어(32B)의 종횡비는 비록 보다 작고 및 보다 큰 계수(factor)요인이 또한 사용될 수 있다 하더라도 1.5 내지 1.0 (2 내지 5와 같음) 의 계수로 제1 반도체 나노 와이어(32G)의 종횡비보다 클 수 있다. 마찬가지로, 제3 반도체 나노 와이어(32R)의 종횡비는 1.5 내지 10(2 내지 5와 같음)의 범위의 계수로 제1 반도체 나노 와이어(32G)보다 클 수 있다. 대안의 실시형태에 있어서, 모든 나노 와이어(32G, 32B 및 32R)의 종횡비는 동일할 수 있다.
도 4를 참조하여, 반도체 나노 와이어(32G, 32B, 32R)상에 반도체 나노 와이어(32G, 32B, 32R)와 동일한 유형의 도핑을 갖는 선택적 내부 쉘(34G, 34B, 34R)이 형성될 수 있다. 제1 내부 쉘(34G)은 각각의 제1 반도체 나노 와이어(32G) 주위 및 상부에 형성되고, 제2 내부 쉘(34B)은 각각의 제2 반도체 나노 와이어(32B) 주위 및 상부에 형성되며, 제3 내부 쉘(34R)은 각각의 반도체 나노 와이어(32R) 주위 및 상부에 형성될 수 있다. 제1, 제2 및 제3 내부 쉘(34G, 34B, 34R) 각각은 예를 들어 n-도핑 GaN이 될 수 있는 제1 도전형의 도핑을 갖는 도핑된 반도체 물질을 포함한다. 내부 쉘(34G, 34B, 34R)은 물리적으로 노출된 반도체 표면으로부터 단결정 반도체 물질을 성장시키는 선택적인 반도체 증착 공정에 의해 성장될 수 있는 반면, 유전체 표면(예를 들어, 성장 마스크(42)의 표면과 같음)으로부터 어떠한 반도체 물질도 성장시키지 않는다. 내부 쉘(34G, 34B, 34R)의 두께는, 비록 보다 작은 및 보다 큰 두께가 또한 사용될 수 있을지라도 50 nm 내지 10 microns (예를 들어, 200 nm 내지 4 microns이 될 수 있음)의 범위가 될 수 있다.
예를 들어, 나노 와이어(32)는 전구체 공급 흐름이 지속적이고 V/III-비율이 비교적 저온(예를 들어, 800 C 미만)에서 100 이하 가령, 1-100의 범위, 바람직하게 1-50 범위, 보다 바람직하게 5-50 범위인 성장 영역에서 전구체 공급 흐름이 낮은 과포화를 달성하도록 조절될 수 있는 CVD 기반 공정에 의해 성장될 수 있다. GaN 내부 쉘(34)은 보다 높은 온도(900-1200 C와 같이 800 C 보다 높은)와 200-1000 과 같이 100보다 높은 V/III 비율에서 형성될 수 있다. 바람직하게, 내부 쉘(34)은 III 족 한정 구성(Group III limited regime)으로 성장된다.
제2 발광 영역(30B)의 제2 내부 쉘(34B)의 물리적으로 노출된 전체 표면과 제2 발광 영역(30B)의 전체 영역의 비율(평면도에서 도시됨)은 제1 발광 영역(30G)의 제1 내부 쉘(34G)의 물리적으로 노출된 전체 표면의 비율보다 크다. 제1 내부 쉘(34G)은 수직 m- 평면 측벽과 경사 p- 평면 정점(tip)을 모두 갖는 것으로 도시되어 있지만, 제 1 내부 쉘은 피라미드 유형일 수 있어 수직 m-평면 측벽을 갖지 않고, 경사 p- 평면 정점이 성장 마스크 (42)까지 연장한다. 이러한 구성에 있어서, 제1 발광 영역의 제1 내부 쉘(34G)의 m-평면 영역에 대한 p-평면 영역의 비율은 제2 발광 영역(30B)의 제2 내부 쉘(34B)의 m-평면 영역에 대한 p-평면 영역의 비율보다 크다. 더욱이, 전술된 바와 같이, 영역(30G)의 나노 와이어(32G) 위의 제1 내부 쉘(34G)은 영역(30B)의 나노 와이어(32B) 위의 제2 내부 쉘(34B)보다 서로 (즉, 보다 큰 피치를 가짐)로부터 더 간격이 바람직하게(필수적이지 않지만) 이격된다.
특정 이론에 구속됨이 없이, 패터닝 성장 마스크(42)를 통한 개구부의 크기 및/또는 개구부 사이의 피치의 차이는 제2 발광 영역(30B)의 제2 내부 쉘(34B) 상에 형성된 활성 영역보다 제1 발광 영역(30G)의 제1 내부 쉘(34G) 상에 형성된 활성 영역에서 보다 큰 인듐 도입을 초래할 수 있다고 이해된다. 일 실시형태에 있어서, 본 명세서에 전체가 참조되어 포함되는 미국 특허 번호 9,281,442 호(2016년 3월 8일자 출원)와 PCT 국제 공개 출원 WO 2016/025325(2016년 2월 18일에 공개)호에서 기술되는 바와 같이, 보다 많은 인듐은 영역(30B) 보다 영역(30G)의 LED 활성 영역에서 p-평면 정점 영역과 m-평면 측벽의 접합부에서 나노-링(가령, 환형 또는 처마부(eave)) 영역으로 및 p-평면 정점 영역으로 복합될 수 있다. 영역(30B) 보다 영역(30G)의 LED 활성 영역으로의 보다 높은 인듐 복합은 제2 발광 영역(30B) 보다 제1 발광 영역(30G)의 LED로부터 보다 긴 피크 파장(가령, 낮은 에너지) 광 방출을 야기할 수 있다. 따라서, 영역(30G)의 LED는 녹색 광을 방출할 수 있지만, 영역(30B)의 LED는 청색 광을 방출할 수 있다.
선택적인 내부 쉘(34G, 34B 및 34R)이 생략이 되면, 제2 발광 영역(30B)의 제2 나노 와이어(32B)의 물리적으로 노출된 전체 표면과 제2 발광 영역(30B)의 전체 영역의 비(평면도에서 도시됨)는 제1 발광 영역(30G)의 제1 나노 와이어(32G)의 물리적으로 노출된 전체 표면 영역의 비보다 크다. 게다가, 전술된 바와 같이, 영역(30G)의 제1 나노 와이어(32G)는 바람직하게 (필수적이지 않지만) 영역(30B)의 나노 와이어(32B)보다 서로로부터 보다 더 간격이 크게 이격된다(즉, 보다 큰 피치를 가짐). LED 활성 영역이 각 영역(30G, 30B)에서 나노 와이어(32G, 32B) 위에 직접 증착되면, 영역(30G)의 활성 영역은 영역(30B)의 활성 영역보다 큰 인듐 함유물을 가질 수 있고, 이는 영역(30B) 보다 영역(30G)의 LED로부터 보다 긴 피크 파장으로 광을 어느 정도까지 방출하도록 야기할 수 있다.
제3 내부 쉘(34R)에 관하여, 제3 광 방출 영역(30R)의 제3 내부 쉘(34R)의 물리적으로 노출된 전체 표면 영역과 제3 발광 영역(30R)의 전체 영역의 비율(평면도에서 도시됨)은 제1 또는 제2 발광 영역(30G, 30B)의 제1 또는 제2 내부 쉘(34G, 34B)의 물리적으로 노출된 전체 표면 영역의 비율보다 크거나 작거나 또는 동일하다. 마찬가지로, p-평면 영역과 제3 발광 영역의 제3 내부 쉘(34R)의 m-평면의 비율은 p-평면과 제1 또는 제2 발광 영역(30G, 30B)의 제1 또는 제2 내부 쉘(34G, 34B)의 m-평면의 비율보다 크거나, 작거나 또는 동일하다. 예를 들어, 도 4에서 도시되는 바와 같이, 제3 내부 쉘(34R)은 제2 내부 쉘(34B)와 같이 동일한 구성을 가질 수 있다. 대안으로, 제3 내부 쉘(34R)은 제1 내부 쉘(34G)와 동일한 구성을 가질 수 있거나 제1 또는 제2 내부 쉘과 다른 구성을 가질 수 있다.
도 5를 참조하여, 적어도 2개의 상이한 유형의 활성 영역(361, 362)은 상이한 파장에서 광을 방출하는 반도체 물질을 증착하여 내부 쉘(34G, 34B, 34R)(또는 내부 쉘이 생략되는 경우 나노 와이어 상에) 상에 형성된다. 제1 형 활성 영역(361)은 각각의 제 1 내부 쉘(34G) 상에, 주위 및 위에 직접 형성되고, 제2 형 활성 영역(362)은 각각의 제2 내부 쉘(34B) 상에, 주위 및 위에 직접 형성되고 각각의 제3 내부 쉘(34R) 위에 선택적으로 형성된다. 예를 들어, 제2 형 활성 영역(362)의 제1 인스턴스는 각각의 제2 내부 쉘(34B) 상에 형성될 수 있고, 제2 형 활성 영역(362)의 제2 인스턴스는 각각의 제3 내부 쉘(34R) 상에 형성될 수 있다.
제1 형 및 제2 형 활성 영역(361, 362)은 적어도 하나의 선택적인 에피텍셜 공정(epitaxy process)에 의해 형성될 수 있다. 제1 형 활성 영역(361)의 각 인스턴스 및 제2 형 활성 영역(362)의 각 인스턴스는 목적 파장의 광을 방출하는 물질 조성을 가질 수 있다. 일 실시형태에 있어서, 제1 형 활성 영역(361)의 각 인스턴스는 InxGa1 -x N 층을 가질 수 있고 (x는 0과 1 사이의 실수임), 제2 형 활성 영역(362)의 각 인스턴스는 InyGa1 - yN 층을 가질 수 있다 (y는 0과 1 사이의 실수임). 일 실시형태에 있어서, y 는 x 와 상이하다. 다른 실시형태에 있어서, y 는 x와 동일할 수 있고, 이는 도 15 내지 도 18을 참조하여 하기에 보다 상세하게 기술될 것이다. x 값과 y 값 사이의 차이는 패터닝 성장 마스크(42)을 통한 개구의 기하도형적인 차이에 의해 야기된 제1 발광 영역(30G)과 제2 및 제3 발광 영역(30B, 30R)에 걸친 인듐 갈륨 질화물 층의 선택적인 에피텍셜 공정 동안에 In 원자의 상이한 복합 비율에 의해 도출될 수 있다. 일 실시형태에 있어서, 제1 형 활성 영역(361)은 제2 형 활성 영역(362)보다 더 많은 인듐을 가질 수 있다. 선택적으로, 버퍼 층, 캡(cap) 층, 적어도 하나의 장벽 층과 같은 다양한 그외 다른 층들 및/또는 적어도 하나의 내부층은 수행을 향상시키기 위해 복합될 수 있다. 통상적으로, 제1 형 활성 영역(361), 제2 형 활성 영역(362) 및/또는 다양한 그 외 다른 복합 층들의 두께는 비교적 얇을 수 있고, 비록 보다 작고 및 보다 큰 두께가 또한 사용될 수 있다 하더라도 마스크의 변부에서 빌드-업 효과(build-up effects)를 회피하기 위해 가령 1 nm 내지 20 nm 와 같이 1 nm 내지 100 nm 의 범위인 두께를 가질 수 있다.
제1 형 및 제2 형 활성 영역(361, 362)은 전술된 인듐 갈륨 질화물 층과 같은 벌크 또는 유사-벌크 반도체 층을 포함할 수 있고, 이는 본질적으로 또는 약하게 도핑된다. 유사-벌크 반도체 층은 양자 우물 층(즉, 2개의 장벽 층들 사이에 위치되지 않음)이 아닌 얇은 층(가령, 100 nm 이하의 두께를 가짐)이다. 대안으로, 제1 형 및 제2 형 활설 영역(361, 362)은 단일 또는 다중 양자 우물을 포함할 수 있다. 일 실시형태에 있어서, 제1 형 및 제2 형 활성 영역 (361, 362)은 높은 대역 폭을 갖는 GaN, InGaN 또는 AlGaN 장벽 층들 사이에 위치된 Ga 원자, In 원자 및 N 원자(가령, 상이한 영역에서 동일하거나 상이한 인듐 함유물을 갖는 하나 이상의 InGaN 우물 영역)로 기본으로 구성될 수 있다. 일 실시형태에 있어서, 제1 형 활성 영역(361)은 적합한 전기 바이어스 전압을 가압할 때 495 nm 내지 570 nm 범위에서 제1 피크 파장에서 광을 방출하도록 구성될 수 있고, 제2 형 활성 영역(362)은 400 nm 내지 495 nm 범위에서 제2 피크 파장에서 광을 방출하도록 구성될 수 있다(가령, 청색 광). 제2 피크 파장은 제1 피크 파장보다 작을 수 있다. 제1 형과 제2 형 활성 영역(361, 362)의 조성물 간의 차이는 제1 발광 영역(30G)과 제2 및 제3 발광 영역(30B, 30R)에 걸친 인듐 갈륨 질화물 층의 선택적인 에피텍셜 공정 중에 In 원자의 상이한 복합 비율에 의해 도출될 수 있다. 예를 들어, 적어도 5 원자 퍼센트 이상의 인듐은 제2 발광 영역(362)의 나노-링 영역(가령, 청색 발광 활성 영역)보다 제1 형 활성 영역(361)의 p-평면과 m-평면 사이 접합부(즉, 불연속 구조부)에 위치된 소위 "나노-링"(즉, "처마(eave)") 영역(가령, 녹색 발광 활성 영역)으로 복합될 수 있다. 나노-링(즉, 처마) 영역 형성은 본 명세서에서 전체가 참조로 포함되고, 2014년 8월 12자에 출원된 미국 가특허 출원 번호 62/036,363 호와 2016년 2월 18일자에 공개된 PCT 국제 출원 공개 번호 WO 2016/025325 A1 호에 기술된다.
도 6을 참조하여, 영역(30G, 30B)의 활성 영역(361, 362)이 마스킹되지만, 잔존하는 활성 영역(가령, 361, 362 또는 그외 다른 활성 영역)은 마스킹되지 않는다. 예를 들어, 각각의 제1 형 활성 영역(361)과 제2 발광 영역(30B)의 제2 형 활성 영역(362)의 각각의 제1 인스턴스가 마스킹되지만, 제3 발광 영역(30R)의 제2 형 활성 영역(362)의 각각의 제2 인스턴스는 물리적으로 노출된다. 예를 들어, 마스킹 층(46) 또는 마스킹 층 스택(44, 46)은 등각 증착 방법에 의해 제1의 예시적인 구조 위에 형성될 수 있다. 마스킹 층 스택(44, 46)은 유전 물질 층의 스택을 포함할 수 있다. 예를 들어, 마스킹 층 스택(44, 46)은 실리콘 산화 층(44)과 실리콘 질화물 층(46)을 포함할 수 있다. 예시적인 실례에 있어서, 비록, 보다 작고 및 보다 큰 두께가 각각의 실리콘 산화 층(44)과 실리콘 질화물 층(46)에 또한 사용될 수 있지만, 실리콘 산화 층(44)은 6 nm 내지 100 nm 범위의 두께를 가질 수 있고, 실리콘 질화물 층(46)은 4 nm 내지 100 nm 범위의 두께를 가질 수 있다. 일 실시형태에 있어서, 성장 마스크(42)와 실리콘 질화물 층(46)은 실리콘 질화물을 포함할 수 있고, 실리콘 질화물 층(46)의 두께는 성장 마스크(42)의 두께 보다 작을 수 있다. 이러한 경우, 실리콘 질화물 층(46)의 두께는 성장 마스크(42) 두께의 10 % 내지 80 % 의 범위가 될 수 있다.
마스킹 층 또는 스택(44, 46)은, 예를 들어, 제3 발광 장치 영역(30R)을 커버링하지 않고 제1 및 제2 발광 장치 영역(30G, 30B)을 커버링하기 위해 포토 레지스트 층(photoresist layer)을 사용 및 패터닝하고, 패터닝 포토 레지스트 층에 의해 커버링되지 않은 마스킹 층(46) 또는 스택(44, 46)의 일부를 제거하여 패터닝될 수 있다. 예를 들어, 실리콘 질화물 층(46)의 물리적으로 노출된 부분은 실리콘 산화 층(44)에 선택적으로 제거될 수 있다. 후속하여, (존재하는 경우) 실리콘 산화 층(44)의 물리적으로 노출된 부분은 성장 마스크(42)의 물질에 선택적으로(가령, 실리콘 질화물을 포함할 수 있음) 제거될 수 있다. 패터닝 포토 레지스트 층은 예를 들어 애싱(ashing)으로 연속하여 제거될 수 있다.
도 7을 참조하여, 활성 영역(361 및 362)에 의해 방출된 파장보다 긴 파장을 갖는 광을 방출하는 발광 구조(363)는 영역(30R)에서 형성된다. 제1 실시형태에 있어서, 발광 구조(363)는 영역(30R)에 위치된 활성 영역(가령, 제2 활성 영역(362) 또는 활성 영역(361) 또는 다른 활성 영역)의 인스턴스의 물리적으로 노출된 각각의 외부 표면 상에서 에피텍셜하게 성장된 제3 형 활성 영역(363)이다. 제3 형 활성 영역(363)은 제1 및 제2 형 활성 영역(361, 362)과 상이한 구성을 가지고, 제3 발광 영역(30R)에 위치된 활성 영역(가령, 362 또는 361과 같은 다른 활성 영역) 위에 및 주위에 형성될 수 있다(그리고 이에 따라 마스킹 층(46) 또는 스택(44, 46)에 의해 마스킹되지 않음). 선택적인 에피텍셜 반도체 증착 공정은 제3 형 활성 영역(363)을 형성하기 위해 사용될 수 있다. 예시적인 실례에 있어서, 제3 형 활성 영역(363)은 벌크 또는 유사-벌크 InxGa1 -z N 층을 포함할 수 있고, 여기서 z 는 0과 1 사이의 실수이고 x 와 y 는 상이하다. 대안으로, 제3 형 활성 영역(363)은 제1 활성 영역(361)과 제2 활성 영역(362)와 상이한 파장의 광을 방출하도록 구성된 InxGa1-z N 우물 층을 갖는 단일 양자 우물 또는 다중 양자 우물을 포함할 수 있다. 선택적으로, 버퍼 층, 캡 층, 적어도 하나의 장벽 층과 같은 다양한 그 외 다른 층들과 및/또는 적어도 하나의 내부 층은 기능을 향상시키기 위해 복합될 수 있다. 통상적으로, 제3 형 활성 영역(363) 및/또는 다양한 그 외 다른 복합 층들의 두께는 비교적 얇고, 비록 보다 작고 및 보다 큰 두께가 또한 사용될 수 있더라도, 마스크 변부에서 빌드-업 효과를 회피하기 위해 가령, 1 nm 내지 20 nm 와 같이 1 nm 내지 100 nm 범위의 두께를 가질 수 있다.
각각의 제3 형 활성 영역(363)은 제2 피크 파장보다 큰 제3 피크 파장에서 광을 방출하도록 구성된 발광 구조이다. 일 실시형태에 있어서, 제3 피크 파장은 영역 (30R)에서 적색 광을 방출하는 LED를 형성하기 위해 600 nm 내지 700 nm 의 범위가 될 수 있다. 각각의 제3 형 활성 영역(363)은 영역 (30R)에 위치된 활성 영역의 측벽에 직접 형성될 수 있다. 제3 형 활성 영역은 제3 피크 파장에서 광을 방출하도록 구성된 III-V 족 화합물 반도체 재료를 가질 수 있다. 일 실시형태에 있어서, 발광 구조는 제1 형 활성 영역(361)에 존재하지 않고 제2 형 활성 영역(362)에 존재하지 않는 원소 주기율표의 원소를 포함할 수 있다. 일 실시형태에 있어서, 제1 형 활성 영역(361)은 InxGa1 -x N 층을 가질 수 있고, x 는 0 과 1 사이의 실수이고, 제2 형 활성 영역(362)은 InyGa1 - yN 층을 가질 수 있고, y 는 0 과 1 사이의 실수이고 x 와 상이하며, 제3 형 활성 영역(363)은 알루미늄 갈륨 인화물(aluminum gallium arsenide), 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide), 알루미늄 인듐 갈륨 질화물, 갈륨 비소 인화물(gallium arsenide phosphide), 갈륨 인화물, 고 인듐 함유량 InGaN (high indium content InGaN)(예, 활성 영역(361 및 361)보다 높은 인듐 함유량을 가짐, 가령, InzGa1 -z N 층, 여기서 0.3 ≤ z ≤ 0.5 이고 x 와 y 는 0.3 보다 작거나 동일함), 적색 발광 희석 III-질화물 반도체(가령, InwGa1 - wP1 -u- vAsuNv, 여기서 w 와 u 는 0 과 1 사이의 실수이고, 0.01 ≤ v ≤ 0.1 임) 또는 적색 발광, 희토류 이온 도핑 질화 갈륨(rare earth ion doped gallium nitride) 예컨대, 유로퓸 또는 마그네슘 및 유로퓸 도핑 갈륨 질화물 또는 인듐 갈륨 질화물로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 일 실시형태에 있어서, 제1 형 및 제2 형 활성 영역(361, 362)은 본질적으로 Ga 원자, In 원자 및 N 원자로 이루어지며, 제3 형 활성 영역(363)으로 구현되는 발광 구조물은 적어도 하나의 Al, As, 및 P 를 포함할 수 있다. 영역(363)은 적어도 하나의 InGaN 양자 우물을 포함하는 경우 활성 영역(363)을 위한 장벽 층은 InGaN, AlGaN, 또는 GaN 과 같은 보다 높은 대역 폭을 갖는 물질을 포함할 수 있다. 통상적으로 활성 영역(363)은 적색 발광 물질을 포함한다.
도 8을 참조하여, 마스킹 층 스택(44, 46)은 제거될 수 있다. 성장 마스크(42)는 마스킹 층 스택(44, 46)의 제거 중에 평행하게 얇게 될 수 있지만, 성장 마스크(42)의 잔존 부분은 반도체 나노 와이어(32G, 32B, 32R)를 접촉하지 않는 베이스 반도체 층(26)의 전체 상면을 커버링할 수 있다. 예를 들어, 성장 마스크(42)가 실리콘 질화물을 포함하고 마스킹 층 스택(44, 46)은 실리콘 산화 층(44)과 실리콘 질화물 층(46)의 스택을 포함하고, 실리콘 질화물 층(46)의 두께는 성장 마스크(42)의 두께의 10 % 내지 80 % 의 범위가 될 수 있고, 성장 마스크(42)의 잔존 부분은 마스킹 층 스택(44, 46)의 제거 이후 반도체 나노 와이어(32G, 32B, 32R)와 물리적으로 접촉하지 않는 베이스 반도체 층(26)의 상면 전체를 커버링할 수 있다. 예시적인 실례에 있어서, 마스킹 층 스택(44, 46)이 실리콘 산화 층(44)과 실리콘 질화물 층(46)을 포함하는 경우, 뜨거운 인산(phosphoric acid)을 사용하는 습식 에칭은 실리콘 질화 층(46)을 에칭하기 위해 사용될 수 있고, 플루오르화 수소산을 사용하는 습식 에칭은 실리콘 산화 층(44)을 에칭하기 위해 사용될 수 있다. 에칭 마스크(42)는 각각의 제3 형 활성 영역(363) 주위에 계단형 주연부(periphery)를 가질 수 있어 에칭 마스크(42)가 계단형 주연부 내에서 본래 두께를 가지고 계단형 주연부 외측부에 보다 작은 두께을 가질 수 있도록 한다.
도 9를 참조하여, 반도체 접합층(40G, 40B, 40R)은 물리적으로 노출된 외부 표면 활성 영역(361, 362, 363) 상에 형성될 수 있다. 대안으로, 반도체 접합층(40G)이 GaN 층인 경우 마스킹 층 스택(44, 46)이 제거되기 이전에 형성될 수 있다. 본원에서 사용되는 바와 같이, "반도체 접합층"은 p-형 도핑 또는 n-형 도핑을 갖는 도핑 반도체 물질층을 의미하고 p-n 또는 p-i-n 접합의 하나의 측부를 형성한다. 활성 영역이 진성 반도체 재료를 포함하는 경우, 반도체 접합층은 활성 영역의 반대 측부 상에 위치된 반대 도전형의 반도체 층을 갖는 p-i-n 접합부를 형성한다. 활성 영역이 반도체 접합층의 것으로부터 반대 도전형의 p-형 또는 n-형 도핑 반도체 재료를 포함하는 경우, 활성 영역과 반도체 접합층은 p-n 접합부를 형성한다. 이러한 실시형태에 있어서, 반도체 접합층은 코어-쉘 나노 와이어 LED의 외부 쉘을 포함한다. 특히, 제1 반도체 접합층(40G)은 제1 발광 영역(30G)의 각각의 제1 형 활성 영역(361)의 외부 표면에서 형성될 수 있고, 제2 반도체 접합층(40B)은 제2 발광 영역(30B)의 제2 형 활성 영역(362)의 외부 표면에 형성될 수 있고, 제3 반도체 접합층(40R)은 각각의 제3 형 활성 영역(363)의 외부 표면에 형성될 수 있다. 따라서, 제1 반도체 접합층(40G), 제2 반도체 접합층(40B), 및 제3 반도체 접합층(40R)과 발광 구조물(제3 형 활성 영역(363)에서 구현되는 바와 같음)의 조합은 각각 제1 형 활성 영역(361), 제2 형 활성 영역(362)의 제1 인스턴스, 및 제2 형 활성 영역(362)의 제2 인스턴스 위에 형성된다.
제1, 제2, 및 제3 반도체 접합층(40G, 40B, 40R)은, 제1 도전형와 반대인, 제2 도전형의 도핑을 갖는 도핑 반도체 재료를 포함할 수 있다. 제1 도전형은 n-형이면, 제2 도전형은 p-형이고, 그 반대가 될 수 있다. 예를 들어, 제1, 제2, 및 제3 반도체 접합층(40G, 40B, 40R)은 p-도핑 GaN 및/또는 p-도핑 AlGaN 을 포함할 수 있다. 일 실시형태에 있어서, 제1, 제2, 및 제3 반도체 접합층(40G, 40B, 40R)은 오직 물리적으로 노출된 표면으로부터 즉, 활성 영역(361, 362, 363)의 물리적으로 노출된 표면으로부터 도핑 반도체 재료를 성장시키는 선택적인 반도체 증착 공정에 의해 형성될 수 있다. 각각의 물리적으로 인접하는(접촉하는) 반도체 나노 와이어(32G, 32B, or 32R), 내부 쉘(34G, 34B, 또는 34R), 적어도 하나의 활성 영역(361, 362 or (362, 363)), 및 반도체 접합층(40G, 40B, 40R)은 발광 다이오드를 구성한다. 성장 마스크(42)를 통한 개구부의 위치와 반도체 접합층(40G, 40B, 40R)을 형성하는 선택적인 에피텍셜 공정의 지속 시간은, 각각의 발광 다이오드가 그 외 다른 발광 다이오드로부터 전기적으로 절연될 수 있거나 필요한 경우 공통 반도체 접합층(40G, 40B, 40R)을 공유할 수 있도록 선택될 수 있다. 각각의 반도체 접합층은 p-GaN 및 p-AlGaN 하위쉘과 같은 복수의 하위-쉘들을 포함할 수 있다.
도 10을 참조하여, 제1 실례의 구조의 대안적인 실시형태가 설명된다. 이러한 경우, 제2 도전형의 도핑을 갖는 도핑 반도체 재료는 연속(가령, 합체 p-GaN) 반도체 접합층을 형성하기 위해 활성 영역(361, 362 363)의 물리적으로 노출된 표면 상에 선택적으로 또는 비-선택적으로 증착될 수 있다. 반도체 접합층의 상면은 반도체 나노 와이어(32G, 32B, 32R)를 중첩하는 위치에서 범핑(bumps)할 수도 있다. 반도체 접합층은, 예를 들어, 패터닝 포토 레지스트 부분을 형성하는 리소그래피 방법과 패터닝 포토 레지스트 부분에 의해 마스크되지 않은 반도체 접합층의 부분을 제거하는 이방성 에칭의 조합에 의해 패터닝될 수 있다. 반도체 접합층의 연속하여 잔존하는 각각의 부분은, 적어도 하나의 반도체 나노 와이어(32G, 32B, 32R)를 둘러싸는 외부 쉘 반도체 접합층(40G, 40B, 40R)을 구성한다. 따라서, 제1 반도체 접합층(40G), 제2 반도체 접합층(40B), 및 제3 반도체 접합층(40R) 과 발광 구조물(제3 활성 영역(363)으로 구현되는 바와 같은)의 조합은, 각각 제1 형 활성 영역(361), 제2 형 활성 영역(362), 및 영역(30R)의 활성 영역(가령, 361 또는 362) 위에 형성될 수 있다.
도 11을 참조하여, 제2 실례의 구조물은, 도 6 내지 도 8 의 공정 단계를 생략하고(즉, 활성 영역(363)을 형성하는 것을 생략하여), 전술된 개별 반도체 접합층 또는 반도체 접합층(40L)(가령, 합체 p-GaN 층)을 형성함으로써 도 5의 제1 실례의 구조로부터 추론될 수 있다. 반도체 접합층(40L)은 도 10에서 예시된 제1 실례인 구조의 실시형태를 형성하기 위해 사용된 반도체 접합층과 동일할 수 있다. 명백하게 도시되지 않지만, 반도체 접합층(40L)의 상면은 반도체 접합층(40L)의 두께에 따라 반도체 나노 와이어(32G, 32B, 32R)를 중첩시키는 위치에서 돌출 범프(protruding bumps)를 포함할 수 있다.
도 12를 참조하여, 투명 도전 재료층(137L)은 반도체 접합층(40L) 위에 형성될 수 있다. 투명 도전 재료층(137L)은 인듐 주석 산화물, 도핑 산화 아연, 및 투명 전도성 중합체와 같은 투명 도전 물질층(137L)을 포함할 수 있고, 이는 전극(가령, p-측부 전극)의 하나로 작용한다. 제2 전극(136)은 LED의 반대 도전성 측부와 접촉하여 (가령, n-측부 전극을 형성하기 위해 n-형 층(26)을 가짐) 형성될 수 있다.
제2 실시형태의 발광 구조(138)는 투명 도전 재료층(137L)과 제3 발광 영역(30R)의 각각의 제3 형 반도체 나노 와이어(32R) 위에 형성될 수 있다. 각각의 발광 구조(138)는 적어도 하나의 제3 형 반도체 나노 와이어(32R)에서 중첩하는 영역 위에 지속적으로 연장될 수 있지만, 어떠한 제1 형 반도체 나노 와이어(32G) 또는 제2 형 반도체 나노 와이어(32B)도 중첩되지 않는다.
제2 실시형태에 있어서, 각각의 발광 구조(138)는 무기 형광체, 유기 색소 또는 LED(10R)의 활성 영역(가령, 362)로부터 보다 높은 에너지(가령, 짧은 파장)가 방출될 때 보다 낮은 에너지(가령, 긴 파장)의 광이 방출하는 반도체 양자점을 포함할 수 있다. 예를 들어, 구조(138)는, LED(10R)의 활성 영역(가령, 362)으로부터 방출된 짧은 파장(즉, 높은 에너지) 녹색 또는 청색 광이 구조물에 입사될 때 적색 광을 방출한다. 예를 들어, 구조물(138)은 무기 형광체 입자 또는 무기 형광체 입자를 함유하는 투명 매트릭스(가령, 고분자 봉입재(polymer encapsulant))를 하향 변환하는 층을 포함할 수 있다. 적색 방출 형광체를 하향 변환하는 제한되지 않은 실례는 CaAlSiN3:Eu2 +, CaAlSi4N7:Eu2 + 또는 SrSi5N8:Eu2 + 와 같은 청색 광에 의해 여기되는 유로피윰 활성화 질화물 형광체(europium activated nitride phosphors)를 포함할 수 있다. 발광 구조(138)이 투명 도전 물질층(137L) 위에 형성되는 실시형태를 사용하여 본 개시물이 기술되는 반면, 발광 구조(138)가 기판이 선택적으로 투명한 기판의 기저부에 형성되고 기판을 통해 활성 영역으로부터 광이 방출되는(가령 하부 발광 LED를 형성) 실시형태가 본원에서 명백하게 고려된다.
일 실시형태에 있어서, 발광 구조(138)는 제1 형 활성 영역(361)에서 존재하지 않고 제2 형 활성 영역(362)에서 존재하지 않는 원소 주기율표의 원소를 포함할 수 있다. 예를 들어, 발광 구조(138)가 유기 염료를 포함하면 발광 구조(138)는 탄소를 포함할 수 있거나, 또는 발광 구조(138)가 무기 형광체를 포함하면 희토류 금속(rare earth metal) 및/또는 전이 원소(transition)를 포함할 수 있다. 발광 구조(138)는 제2 피크 파장보다 긴 제3 피크 파장에서 광을 방출할 수 있다. 일 실시형태에 있어서, 제3 피크 파장은 600 nm 내지 700 nm 범위가 될 수 있다. 일 실시형태에 있어서, 발광 구조(138)는 적색 발광 물질 부분이 될 수 있고, 제3 발광 영역(30R)은 적색 광 방출 영역이 될 수 있다.
도 13을 참조하여, 포토 레지스트 층(미도시)이 발광 구조(138)와 반도체 접합층(40L) 위에 사용될 수 있고, 반도체 접합층(40G, 40B, 40R)이 형성되는 영역을 커버링하기 위해 리소그래피로 패터닝될 수 있다. 발광 구조(138), 투명 도전 재료층(137L), 및 반도체 접합층(40L)은 예를 들어, 에칭 마스크로 패터닝 포토 레지스트 층을 사용하는 이방성 에칭 공정으로 패터닝될 수 있다. 투명 도전 재료(137L)층의 잔존하는 각각의 부분은 각 발광 다이오드에 2개의 터미널을 제공하도록 각 반도체 나노 와이어(32G, 32B, 32R)에 전기적으로 연결된 하위 전극(미도시)과 접합하여 사용될 수 있는 상위 전극를 구성한다. 반도체 접합층(40L)의 잔존하는 각각의 부분은 외부 쉘 반도체 접합층(40G, 40B, 40R)을 구성한다. 제1 반도체 접합층(40G)은 제1 형 활성 영역(361)에 직접 형성되고, 제2 반도체 접합층(40B)은 제2 형 활성 영역(362)의 제1 인스턴스에 직접 형성되며, 제3 반도체 접합층(40R)은 제2 형 활성 영역(362)의 제2 인스턴스에 직접 형성된다.
반도체 접합층(40R) 위에 존재하는 경우 반도체 나노 와이어(32G, 32B, or 32R), 내부 쉘(34G, 34B, or 34R), 활성 영역(361, 362), 외부 쉘 반도체 접합층(40G, 40B, 40R), 및 발광 구조(138)의 물리적으로 인접하는(접촉하는) 각각의 조합은 발광 다이오드를 구성한다. 성장 마스크(42)를 통한 개구의 위치와 반도체 접합층(40G, 40B, 40R)을 형성하는 선택적인 에피텍셜 공정의 지속 시간이 선택되어 각각의 발광 다이오드가 그 외 다른 발광 다이오드로부터 전기적으로 절연될 수 있거나 또는 필요한 경우 공통 반도체 접합층(40G, 40B, 40R)을 공유할 수 있다. 제3 발광 다이오드의 발광 구조(138)는 제3 발광 다이오드의 반도체 접합층(40R) 위에 위치된 발광 재료 부분을 포함한다.
대안의 실례에 있어, 구조(138)가 층(40L)을 패터닝한 이후 형성되는 도 12 및 도 13의 단계 순서는 역전될 수 있다. 대안의 다른 실례에서, 구조(138)는 합체 p-GaN 층(40L)이 없는 장치에서 형성된다. 예를 들어, 구조(138)는 영역(30R)에서 개별 나노 와이어 LED의 반도체 접합층 위에 형성될 수 있다.
본 개시물의 다양한 실례의 구조는 발광 장치로 복합될 수 있고, 발광 장치는 기판(20)위에 위치될 수 있거나 직시형 디스플레이 장치(200)를 구성하기 위해 후면(backplane)에 다이싱 및 부착될 수 있다. 발광 장치 어레이는, 반도체 물질층(베이스 반도체 층(26) 과 같은)을 갖는 기판(20); 기판(20)의 상면에 위치되고 복수의 개구가 포함된 패터닝 성장 마스크(42); 및 기판(20)에 위치된 복수의 발광 다이오드를 포함할 수 있다. 각 복수의 발광 다이오드는, 패터닝 성장 마스크(42)을 통한 각 개구부를 통해 연장되는 제1 도전형 반도체 나노 와이어(32G, 32B, 32R), 제1 도전형의 도핑을 가지고 각각의 반도체 나노 와이어(32G, 32B, 또는 32R)를 측방향으로 둘러싸고 중첩시키는 도핑 반도체 물질을 포함한 선택적인 내부 쉘(34G, 34B, 또는 4R); 각각의 내부 쉘(34G, 34B, 또는 34R)을 측방햐으로 둘러싸고 중첩시키는 활성 영역(361, 362)(또는 내부 쉘이 생략되면 각각의 나노 와이어), 및 각각의 활성 영역(361, 362)을 측방향으로 둘러싸고 중첩시키고 제1 도전형의 반대인 제2 도전형의 도핑을 갖는 반도체 접합층(40G, 40B, 40R)을 포함한다. 복수의 발광 다이오드는, 제1 피크 파장에서 광을 방출하는 제1 형 활성 영역(361)의 인스턴스를 포함한 제1 발광 다이오드; 제2 피크 파장에서 광을 방출하는 제2 형 활성 영역(362)의 제1 인스턴스를 포함한 제2 발광 다이오드; 활성 영역(가령, 361 또는 362)와 제2 피크 파장보다 큰 제3 피크 파장에서 광을 방출하는 광 방출 구조(363 또는 138)를 포함하는 제3 발광 다이오드를 포함한다.
일 실시형태에 있어, 제3 발광 다이오드의 발광 구조는 영역(30R)의 활성 영역보다 상이한 구성을 갖는 제3 형 활성 영역(363)을 포함할 수 있다. 다른 실례에서, 제3 발광 다이오드의 발광 구조는 제3 발광 다이오드의 반도체 접합층(40R) 위에 위치된 발광 물질 부분(138)을 포함할 수 있다. 일 실례에서, 반도체 물질 층(26), 각각의 반도체 나노 와이어(32G, 32B, 32R), 및 각각의 내부 쉘(34G, 34B, 34R)은 단결정이고 서로 에피텍셜하게 정렬될 수 있다. 일 실례에서, 각각의 활성 영역(361, 362)과 각각의 반도체 접합층(40G, 40B, 40R)은 단결정이고 반도체 나노 와이어(32G, 32B, 32R)와 내부 쉘(34G, 34B, 34R)을 통해 반도체 물질층(26)에 에피텍셜하게 정렬될 수 있다.
도 14를 참조하여, 예를 들어, 하위 전극(410), 유기 발광 재료(420) 및 상위 전극(430)을 포함할 수 있는 유기 발광 다이오드(10RO)로 하나 이상의 제3 발광 다이오드(10R)를 대체하여 전술된 본 개시물의 다양한 발광 장치 어레이로부터 추론될 수 있는 본 개시물의 발광 장치의 제3 실례가 설명된다. 따라서, 제3 실례에서, 발광 구조는, 바람직하게 적색 발광 OLED 인 유기 LED ("OLED")(10RO)를 포함할 수 있다. 유기 발광 물질(420)은 가령, 중합체 및/또는 소형 분자 반도체 발광층과 같은 하나 이상의 유기 발광층을 포함할 수 있다. 중합체 반도체 전계 발광층은 미도핑 중합체(예컨대, 폴리 (p-페닐렌 비닐렌)(PPV), 폴리 (나프탈렌 비닐렌) 또는 폴리 플루오르의 유도체) 또는 도핑 중합체(예컨대, 전기 에너지를 빛으로 변환시키기 위해 전기 인광을 이용하는 유기 금속 착체 (가령, 백금 또는 이리듐 착체) 도펀트를 갖는 폴리 (N- 비닐카바졸) 호스트 물질)를 포함할 수 있다. 대조하여, 무기 발광 다이오드(10G, 10B)는 IV 족, III-V 족 또는 II-V 족 무기 반도체 발광 재료를 포함한다. 예를 들어, 질화 갈륨, 질화 인듐 또는 알루미늄 갈륨 질화물이 발광 물질로 사용될 수 있다. 무기 반도체 발광 다이오드는 나노 와이어를 포함할 수 있다.
OLED (10RO)는 녹색 및 청색 광을 방출하는 LED(10G, 10B) 위의 영역(30G, 30R)에서 마스크를 형성하고, 영역(30R)에서 증착된 물질을 제거하고, 및 영역(30R) 에서 OLED(10RO) 층(410, 420 및 430)을 형성하여 구성될 수 있다. 일부 임의의 층(410, 420, 430)은 마스크 위에 형성되면, 마스크를 들어 올리고 및/또는 에칭 또는 평탄화하여 제거될 수 있다.
다른 대안적인 장치에서, 녹색 및 청색 LED(10G 및 10B)는, 본원에서 전체가 참조로 포함될 수 있는 2015년 9월 25일자에 제출된 미국 출원 번호 14/865,459 호의 방법을 사용하여 형성될 수 있다. 전술된 바와 같이, 영역(10G 및 10B)의 상이한 인듐 농도를 가진 나노 와이어 LED를 형성하기 보다, 영역(30G) 내 LED의 정점 부분을 제거하지 않고 영역(30B) 내 LED의 정점 부분을 제거하여 동일한 LED가 영역(30G 및 30B)에서 형성될 수 있다. 정점(가령, p-평면) 부분의 활성 영역과 LED의 나노-링 부분이 측벽(가령, m-평면) 부분보다 높은 인듐 함유물이라는 것이 이해된다. 영역(30B)의 LED로부터 정점 부분을 제거하여, LED(10B)의 정점 부분으로부터 방출된 녹색 광은 활성 영역의 잔존하는 m-평면 부분으로부터 청색 광만을 방출하는 청색 발광 LED(10B)를 남기기 위해 영역(30B)에서 제거된다. 대조하여, LED(10G) 의 정점 부분은 영역(30G)로부터 녹색 광을 방출하도록 남는다.
도 15를 참조하여, 제1 및 제2 예시적인 구조물의 경우와 같이 제1 형 활성 영역(361)과 제2 형 활성 영역(362) 사이의 상이한 구성을 도출하기 위한 임의의 기하도형적 참작에 의해 제한되지 않는 제3 실례 구조가 설명된다. 따라서, 도 2의 공정 단계에서 성장 마스크(42)를 통한 형태와 개구의 크기에 제한이 없다.
후속하여, 도 3 및 도 4의 공정 단계는, 선택적인 에피텍시 공정에 의해 패터닝 성장 마스크(42) 내 개구부(32G, 32B 및 32R)를 통해 성장될 수 있는 적어도 하나의 제1 반도체 나노 와이어(32G), 적어도 하나의 제2 반도체 나노 와이어(32B), 및 적어도 하나의 제3 반도체 나노 와이어(32R)를 형성하기 위해 수행될 수 있다. 반도체 나노 와이어(32G, 32B, 32R)와 동일한 유형의 도핑을 갖는 선택적인 내부 쉘(34G, 34B, 34R)은 반도체 나노 와이어(32G, 32B, 32R) 상에서 형성될 수 있다. 제1 내부 쉘(34G)은 각각의 제1 반도체 나노 와이어(32G) 주위 및 위에 형성되고, 제2 내부 쉘(34B)은 각각의 제2 반도체 나노 와이어(32B)의 주위 및 위에 형성되며, 제3 내부 쉘(34R)은 각각의 제3 반도체 나노 와이어(32R)의 주위 및 위에 형성된다.
제1 형 활성 영역(461)은 각각의 내부 쉘(34G, 34B, 34B)에 (또는 내부 쉘이 없는 경우 각각의 반도체 나노 와이어(32G, 32B, 32R) 상에) 형성될 수 있다. 제1형 활성 영역(461)은 발광 영역(30G, 30B, 30R)에 걸쳐 동일한 조성 또는 상이한 조성을 가질 수 있다. 제1 형 활성 영역(461)은 제1 및 제2 실례의 제1 형 및 제2 형 활성 영역(361, 362)과 같이 동일한 방법을 사용하여 형성될 수 있다. 일 실례에서, 제1 형 활성 영역(461)의 증착 동안 공정 조건이 선택될 수 있어 제1 형 활성 영역(461)으로부터 방출되는 광의 파장은, 추가 활성 영역이 연속하여 형성되지 않는 발광 영역(제2 발광 영역(30B)와 같은)에서 최적화될 수 있다. 일 실례에서, 제1 형 활성 영역(461)으로부터 방출되는 광의 파장은 후속하여 형성되는 직시형 디스플레이 장치에서 사용되는 파장의 설정 중에 가장 짧은 파장이 될 수 있다. 예를 들어, RGB 장치에 대해, 제1 형 활성 영역(461)은 청색 광을 방출하도록 구현될 수 있다.
도 16을 참조하여, 제1 마스킹 층(444)은 제2 발광 영역(30B)을 커버링하기 위해 증착 및 패터닝되지만, 제1 발광 영역(30G)과 제3 발광 영역(30R)을 커버링하지 않는다. 제1 마스킹 층(444)은 성장 마스크(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 성장 마스크(42)는 실리콘 질화물을 포함할 수 있고, 제1 마스킹 층(444)은 실리콘 산화물(가령, 실리콘 산화층 또는 실리콘 산화층을 포함하는 층의 스택)을 포함할 수 있다. 제1 마스킹 층(444)의 두께는, 비록 보다 작고 및 보다 큰 두께가 또한 사용될 수 있더라도, 3 nm 내지 100 nm 범위일 수 있다.
제2 형 활성 영역(462)은 각각의 물리적으로 노출된 제1 형 활성 영역(461)에 형성될 수 있다. 제2 형 활성 영역(462)은 제1 형 활성 영역(461)과 상이한 조성을 가진다. 제2 형 활성 영역(462)은 발광 영역(30G, 30R)에 걸쳐 동일한 조성을 가질 수 있고, 또는 상이한 조성을 가질 수 있다. 제2 형 활성 영역(462)은 InGaN 과 같은 도핑 화합물 반도체 재료의 선택적인 에피텍시에 의해 형성될 수 있다. 일 실례에서, 제2 형 활성 영역의 증착 동안의 공정 조건이 선택될 수 있어 제2 활성 영역(462)으로부터 방출되는 광의 파장은, 추가 활성 영역이 연속하여 형성되지 않는 발광 영역(제1 발광 영역(30G)과 같은)에서 최적화된다. 일 실례에서, 제2 형 활성 영역(462)으로부터 방출되는 광의 파장은 연속하여 형성되는 직시형 디스플레이 장치에서 사용되는 파장의 설정 중 2번째로 짧은 파장이 될 수 있다. 예를 들어, RGB 장치에 대해, 제2 형 활성 영역(462)은 녹색 광을 방출하도록 구현될 수 있다.
도 17을 참조하여, 모든 발광 영역(30G, 30B, 30R) 에서 성장 마스크(42)의 적어도 일부가 유지되는 동안 에칭 공정을 사용하여 제1 마스킹 층(444)은 제거될 수 있다. 예를 들어, 제1 마스킹 층(444)이 실리콘 산화물을 포함하고 성장 마스크(42)가 실리콘 질화물을 포함하는 경우, 제1 마스킹 층(444)은 플루오르화 수소산을 사용하여 제거될 수 있다. 제2 마스킹 층(446)은 제1 발광 영역(30G)과 제2 발광 영역(30B)을 커버링하기 위해 증착 및 패터닝되지만, 제3 발광 영역(30R)은 커버링되지 않는다. 대안으로, 제1 마스킹 층(444)은 제거되지 않고, 제2 마스킹 층(446)은 제1 마스킹 층(444)의 상부에 증착된다. 제2 마스킹 층(446)은 성장 마스크(42)의 유전체 재료와 동일하거나 또는 상이한 유전체 재료를 포함한다. 예를 들어, 성장 마스크(42)는 실리콘 질화물을 포함할 수 있고, 제2 마스킹 층(446)은 실리콘 산화물(가령, 실리콘 산화층 또는 실리콘 산화층을 포함한 층의 스택) 및 실리콘 질화물을 포함할 수 있다. 제2 마스킹 층(446)의 두께는, 비록 보다 작고 및 보다 큰 두께가 또한 사용될 수 있더라도, 3 nm 내지 100 nm 의 범위가 될 수 있다.
제3 형 활성 영역(463)은 물리적으로 노출된 각각의 제1 형 활성 영역(461 및 462?)에서 형성될 수 있다. 제3 형 활성 영역(463)은 제1 형 활성 영역(461) 및 제2 형 활성 영역(462)과 상이한 조성을 가질 수 있다. 제3 형 활성 영역(463)은 InGaN 와 같은 화합물 반도체 물질의 선택적인 에피텍시에 의해 형성될 수 있다. 일 실례에서, 제3 형 활성 영역(463)으로부터 방출되는 광의 파장은 연속하여 형성되는 직시형 디스플레이 장치에서 사용되는 3 파장의 설정 중에 3번째로 짧은 파장일 수 있다. 직시형 디스플레이 장치가 RGB 장치라면, 제3 형 활성 영역(463)은 적색 광을 방출하도록 구성될 수 있고, 적색 광은 적색, 녹색 및 청색 광 중 가장 긴 파장을 가진다. 이러한 실시형태에서, 활성 영역(461, 462 및 463)은 상이한 인듐 함유(가령, 영역(463)에서 가장 높은 인듐 함유, 영역(461)에서 가장 낮은 인듐 함유 및 영역(462)에서 중간의 인듐 함유)를 갖는 인듐 갈륨 질화물을 포함할 수 있다. 따라서, 적색 LED에서, 제1 추가 적색 반도체 활성 영역(463)은, 청색 활성 영역(461)에 위치된 제2 추가 녹색 반도체 활성 영역(462)에 위치된다. 녹색 LED에서, 제2 추가 녹색 반도체 활성 영역(462)은 청색 활성 영역(461)에 위치된다. 청색 LED에서, 어떠한 추가 반도체 활성 영역이 청색 활성 영역(461)에 위치되지 않는다.
일 실례에서, 청색 LED 활성 영역은 첫번째로 형성되고, 녹색 LED 활성 영역은 두번째로 형성되며, 적색 LED 활성 영역은 세번째로 형성된다. 청색 InGaN 활성 재료의 격자 상수가, 청색 활성 재료보다 높은 인듐 함유를 가지는 녹색 InGaN 활성 재료와 나노 와이어 GaN 재료 사이의 격자 상수이기 때문에 유리하다. 녹색 활성 재료의 격자 상수는 청색 InGaN 와 적색 InGaN 활성 재료(녹색 및 청색 InGaN 활성 재료보다 높은 인듐 함유를 가지는) 사이의 격자 상수이다. 활성 영역 형성의 이러한 순서는 하부 물질에 후속하는 가장 가까운 격자 상수의 활성 영역을 순차적으로 증착함으로써 장치(device)의 영역들 사이의 개선된 변형 관리 (즉, 감소된 격자 변형)를 위한 "스텝 업 (step-up)" InGaN 조성을 가져온다.
도 18을 참조하여, 반도체 접합층(40G, 40B, 40R)은 임의의 전술된 방법을 사용하여 물리적으로 노출된 외부 표면 활성 영역(461. 462, 463)에 형성된다. 접촉은 전술된 바와 같이 반도체 접합층(40G, 40B, 40R) 및 베이스 반도체 층(26)에 순차적으로 형성될 수 있다. 선택적으로, 추가 스페이서/버퍼 층과 캡 층이 또한 각각의 활성 층의 각 측부에서 형성될 수 있다.
RGB 직시형 디스플레이 장치가 본 개시물의 발광 장치 어레이를 사용하여 제공될 수 있다. 이러한 경우, 제1 피크 파장은 400 nm 내지 495 nm 범위가 될 수 있고; 제2 피크 파장은 495 nm 내지 570 nm 범위가 될 수 있고; 제3 피크 파장은 600 nm 내지 700 nm 범위가 될 수 있다. 또한, 그 외 다른 중간 색상의 광(오렌지, 시안(cyan) 및/또는 노랑 등)을 방출하는 픽셀은 적색, 녹색 및 청색 이외에 또는 그 대신에 사용될 수 있다.
나노 와이어 장치가 전술되었지만, 본 개시물은 나노 와이어 장치에 제한되지 않으며 하나 이상의 평면 반도체 층을 갖는 평면 반도체 LED를 포함할 수 있다. 따라서, 본 개시물의 일 실례는, 제1 도전형의 적어도 하나의 반도체 영역을 형성하는 단계, 제1 도전형의 적어도 하나의 반도체 영역에 걸쳐 청색, 녹색 및 적색 LED 영역 내 청색 활성 영역을 형성하는 단계, 녹색 및 적색 LED 영역 내 청색 활성 영역 상에 녹색 활성 영역을 형성하는 단계, 적색 LED 영역 내 녹색 활성 영역 상에 적색 활성 영역을 형성하는 단계, 및 청색, 녹색 및 적색 LED 영역 내 청색, 녹색 및 적색 활성 영역에 걸쳐 제2 도전형의 적어도 하나의 반도체 영역을 형성하는 단계를 포함하는 발광 장치(LED) 어레이를 제조하는 방법을 제공한다
어레이는 각각의 픽셀에서 청색 LED, 녹색 LED 및 적색 LED를 포함한 직시형 다색 발광 장치를 포함할 수 있다. 일 실례에서, 제1 도전형의 적어도 하나의 반도체 영역을 형성하는 단계는 제1 도전형의 복수의 반도체 나노 와이어를 형성하는 단계를 포함하고, 청색, 녹색 및 적색 활성 영역은 복수의 반도체 나노 와이어 위에 위치된 쉘(가령, 선택적으로 양자 우물 또는 다중 양자 우물 쉘일 수 있는 방사형 쉘)을 포함하고, 및 제2 도전형의 적어도 하나의 반도체 영역을 형성하는 단계는 복수의 반도체 나노 와이어와, 청색, 녹색 및 적색 활성 영역 주위로 제2 도전형의 외부 쉘 반도체 접합층을 형성하는 단계를 포함한다.
다른 실례에서, 제1 도전형의 적어도 하나의 반도체 영역을 형성하는 단계는 제1 도전형의 평면 반도체 층을 형성하는 단계를 포함하고, 청색, 녹색 및 적색 활성 영역은 제1 도전형의 평면 반도체 층에 걸쳐 위치된 층(벌크 층, 양자 우물 또는 다중 양자 우물)을 포함하고, 및 제2 도전형의 적어도 하나의 반도체 영역을 형성하는 단계는 청색, 녹색 및 적색 활성 영역을 포함하는 층에 걸쳐 제2 도전형의 적어도 하나의 평면 반도체 층을 형성하는 단계를 포함한다.
결과적인 발광 장치는 복수의 청색, 녹색 및 적색 발광 다이오드 (LED)를 포함하고, 복수의 청색 LED, 녹색 LED 및 적색 LED의 각각은 제1 도전형의 적어도 하나의 반도체 영역 및 제2 도전형의 적어도 하나의 반도체 영역을 포함한다. 추가하여, 청색 LED는 제1 도전형의 적어도 하나의 반도체 영역과 제2 도정형의 적어도 하나의 반도체 영역 사이에 위치된 청색 활성 영역을 포함한다. 추가하여, 녹색 LED는 제1 도전형의 적어도 하나의 반도체 영역과 제2 도전형의 적어도 하나의 반도체 영역 사이에 위치된 청색 활성 영역과 녹색 활성 영역을 포함한다. 추가하여, 적색 LED는 제1 도전형의 적어도 하나의 반도체 영역과 제2 도전형의 적어도 하나의 반도체 영역 사이에 위치된 청색 활성 영역, 녹색 활성 영역 및 적색 활성 영역을 포함한다.
도 19는 기판(20)에 형성될 수 있는 직시형 디스플레이 장치(200)를 설명한다. 각각의 직시형 디스플레이 장치(200)는, 각 픽셀(25)이 내부에서 적합한 전기적인 바이어스의 가압으로부터 광을 생성하는 적어도 하나의 광원을 포함하는 디스플레이 장치이다. 도 1 에서 기술되는 직시형 디스플레이 장치(200)와 같이, 픽셀(25)의 어레이는 발광 다이오드 다이와 같은 다이의 이송이나 추가 기판의 접합을 사용하지 않고 반도체 제조 방법에 의해 기판(20)에서 직접 제조될 수 있다. 각각의 픽셀(25)은 제1 피크 파장(400 nm 내지 495 nm 범위의 피크 파장과 같은)에서 광을 방출하는 적어도 하나의 제1 형 광 방출 다이오드(10B)(적어도 하나의 청색-광-방출 다이오드와 같은), 제2 피크 파장(495 nm 내지 570 nm 범위의 피크 파장과 같은)에서 광을 방출하는 적어도 하나의 제2 형 광 방출 다이오드(10B)(예컨대, 2개의 녹색-광-방출 다이오드인 적어도 하나의 녹색-광-방출 다이오드와 같은), 및 제3 피크 파장에서(600 nm 내지 700 nm 범위의 피크 파장과 같은) 광을 방출하는 적어도 하나의 제3 형 광 방출 다이오드(10R)(적어도 하나의 적색-광-방출 다이오드(10R)와 같은)를 포함한다. 각각의 발광 다이오드(10B, 10G, 10R)는, 각각의 물질층이 평면 물질층이고 각각의 접합부는 각각 수평면 내부에 위치된 수평 p-i-n 또는 p-n 접합인 평면 구조를 가질 수 있다(즉, 수평면은 기판의 상면과 평행하다). 3개 이상의 서브-픽셀, 가령 4 내지 6개의 서브-픽셀과 같이, 픽셀 당 임의의 적합한 개수의 서브-픽셀이 있을 수 있다. 예를 들어 각각의 픽셀은 픽셀당 4개의 서브-픽셀에 대해 1개의 적색 방광 서브-픽셀, 1개의 청색 발광 서브-픽셀과 2개의 녹색 발광 서브 픽셀을 포함할 수 있다.
도 20a 및 도 20b를 참조하여, 제조 공정의 도입부에서 즉, 발광 장치의 형성 이전에 도 19의 직시형 디스플레이 장치(200)의 단일 픽셀(25)의 영역과 대응하는 제4 실례의 구조가 설명된다. 성장 기판(22)(사파이어 기판과 같은), 버퍼 반도체 층(24)(GaN 층, AlN 층, AlGaN 층 이들의 변형물 또는 이들의 적층물(stack)과 같은), 베이스 반도체 층(26)이 될 수 있는 기판(20)이 제공된다. 베이스 반도체 층(26)은 예컨대, n-도핑 GaN 층과 같은 n-형 층인 제1 도정형의 반도체 층일 수 있다. 베이스 반도체 층(26)과 버퍼 반도체 층(24)은 반도체 재료층이다. 기판(20)은, 베이스 반도체 층(26)의 상면이 수평면(즉, 기판(20)의 상면과 평행) 이내가 되도록 위치될 수 있다. 기판(20)은 제1 발광 영역(30B), 제2 발광 영역(30G) 및 제3 발광 영역(30R)을 가질 수 있다. 각 픽셀의 형태(도 20a에서 설명된 영역과 대응하여)는 직사각형, 삼각형, 육각형 또는 2-차원 평면에서 주기성으로 복제될 수 있는 임의의 기하도형적 형상일 수 있다. 일 실례에서, 비록 보다 작고 및 더 큰 길이를 또한 사용할 수 있지만, 각 측부가 3 미크론 내지 30 미크론 범위의 길이를 가지도록 각 픽셀은 직사각형 형상을 가질 수 있다.
도 21a 및 도 21b를 참조하여, 제1 형 활성 영역(561L)은 반도체 재료 층인 베이스 반도체 층(26) 위에 형성될 수 있다. 제1 형 활성 영역 층(561L)은 전술된 제1 형 활성 영역(461)과 동일한 조성을 가질 수 있고, 제1 형 활성 영역(461)을 형성하기 위해 사용된 증착 방법과 동일한 증착 방법을 사용하여 형성될 수 있다. 제1 형 활성 영역 층(561L)은, 비록 더 작고 및 더 큰 두께가 또한 사용될 수 있더라도, 5 nm 내지 30 nm 범위가 될 수 있는 균일 두께를 갖는 평면 층으로 형성될 수 있다. 제1 형 활성 영역 층(561L)은 베이스 반도체 층(26)의 단결정 반도체 재료를 사용하여 에티텍셜 정렬로 단결정 도핑 반도체 재료층으로써 형성될 수 있다.
도 22a 및 도 22b를 참조하여, 제1 마스킹 층(571)은 제1 발광 영역(30B)에서 제1 형 활성 영역 층(561L)의 일부분 상에 형성될 수 있다. 제1 마스킹 층(571)은 전술된 마스킹 층 스택(44, 46) 또는 마스킹 층(46)과 동일한 조성과 동일한 두께를 가질 수 있다. 제1 마스킹 층(571)은 블랭킷 필름(blanket film)(즉, 패터닝 되지 않은 필름)으로 증착될 수 있고, 예컨대 제1 형 활성 영역 층(561L)의 반도체 재료에 선택적인 제1 마스킹 층(571)의 재료를 에칭하는 에칭 공정과 리소그래픽 방법을 조합함으로써 제1 발광 영역(30B)의 영역을 커버링하도록 패터닝될 수 있다.
제2 형 활성 영역 층(562L)은 제1 형 활성 영역 층(561L)의 물리적으로 노출된 표면에 형성될 수 있다. 제2 형 활성 영역 층(562L)은 전술된 제2 형 활성 영역(462)과 동일한 조성을 가질 수 있고, 제2 형 활성 영역(462)을 형성하기 위해 사용된 증착 방법과 동일한 증착 방법을 사용하여 형성될 수 있다. 제2 형 활성 영역 층(562L)은, 비록 더 작고 및 더 큰 두께가 또한 사용될 수 있더라도, 5 nm 내지 30 nm 범위가 될 수 있는 균일 두께를 갖는 평면 층으로 형성될 수 있다. 제2 형 활성 영역 층(562L)은 제1 형 활성 영역 층(561L)의 단결정 반도체 재료로 에피텍셜 정렬로 단결정 도핑 반도체 재료 층으로 형성될 수 있다.
도 23a 및 도 23b 를 참조하여, 제2 마스킹 층(572)은 제2 발광 영역(30G) 에서 제2 형 활성 영역 층(562L)의 일부에 형성될 수 있다. 제2 마스킹 층(572)은 전술된 마스킹 층(46) 또는 마스킹 층 스택(44, 46)과 동일한 조성 및 동일한 두께를 가질 수 있다. 제2 마스킹 층(572)은 블랭킷 필름(즉, 패터닝되지 않은 필름)으로 증착될 수 있고, 예를 들어 제2 형 활성 영역 층(562L)의 반도체 재료에 대해 선택적인 제2 마스킹 층(572)의 재료를 에칭하는 에칭 공정과 리소그래픽 방법의 조함에 의해 제2 발광 영역(30B)의 지역을 커버링하도록 패터닝될 수 있다.
제3 형 활성 영역 층(563L)은 제2 형 활성 영역 층(562L)의 물리적으로 노출된 표면에서 형성될 수 있다. 제3 형 활성 영역 층(563L)은 전술된 제3 형 활성 영역(463)과 동일한 조성을 가질 수 있고, 제3 형 활성 영역(463)을 형성하기 위해 사용된 증착 방법과 동일한 증착 방법을 사용하여 형성될 수 있다. 제3 형 활성 영역 층(563L)은, 비록 더 작고 및 더 큰 두께가 또한 사용될 수 있더라도, 5 nm 내지 30 nm 범위가 될 수 있는 균일한 두께를 가진 평면 층으로 형성될 수 있다. 제3 형 활성 영역 층(563L)은 제2 형 활성 영역 층(562L)의 단결정 반도체 재료로 에피텍셜 정렬로 단결정 도핑 반도체 재료층으로 형성될 수 있다.
제4 실례의 제1 형 활성 영역 층(561L), 제2 형 활성 영역 층(562L), 및 제3 형 활성 영역 층(563L)은 제3의 실례의 제1 형 활성 영역(461), 제2 형 활성 영역(462), 및 제3 형 활성 영역(463)과 동일한 조성을 가질 수 있다. 제4 실례에서, 제1 형 활성 영역 층(561L), 제2 형 활성 영역 층(562L), 및 제3 형 활성 영역 층(563L)은 (반도체 재료층 인)베이스 반도체 층(26)의 수평 상면에 평행하게 각각의 수평 상면을 갖는 평면 층으로써 형성된다. 제3 실례에서, (반도체 재료층 인) 베이스 반도체 층(26)의 상면으로부터 수직으로 연장하는 반도체 나노 와이어(32B, 32G, 32R)가 형성되고, 제1 형 활성 영역(461)을 포함한 제1 형 활성 영역 층은 도 15에서 기술되는 바와 같은 각 반도체 나노 와이어(32B, 32G, 32R)의 측부벽에 형성된다. 제 3 실례에서, 제2 형 활성 영역(462)을 포함한 제2 형 활성 영역 층은 도 16에서 기술되는 바와 같은 물리적으로 노출된 각각의 제1 형 활성 영역 층의 측부 벽에 형성된다. 제3 실례에서, 제3 형 활성 영역(463)을 포함한 제3 형 활성 영역 층은 도 17에서 기술되는 바와 같은 물리적으로 노출된 각각의 제2 형 활성 영역 층의 측부 벽에 형성된다.
도 24a 및 도 24b 를 참조하여, 제3 마스킹 층(573)은 제3 발광 영역(30R) 내 제3 형 활성 영역 층(563L)의 일부분에서 형성될 수 있다. 제3 마스킹 층(573)은 전술된 마스킹 층(46) 또는 마스킹 층 스택(44, 46)과 동일한 조성 및 동일한 두께를 가질 수 있다. 제3 마스킹 층(573)은 블랭킷 필름(즉, 패터닝되지 않은 필름)으로 증착될 수 있고, 예컨대 제3 형 활성 영역 층(563L)이 반도체 재료에 선택적인 제3 마스킹 층(573)의 재료를 에칭하는 에칭 공정과 리소그래픽 방법의 조합에 의해 제3 발광 영역(30R)의 지역을 커버링하도록 패터닝될 수 있다.
도 25a 및 도 25b 를 참조하여, 에칭 공정은 선택적으로 수행될 수 있다. 제1, 제2, 및 제3 마스킹 층(571, 572, 573)의 재료에 선택적인 제3 형 활성 영역 층(563L), 제2 형 활성 영역 층(562L), 및 제1 형 활성 영역 층(561L)의 재료를 에칭하는 에칭 공정은 제1, 제2, 및 제3 마스킹 층(571, 572, 573)에 의해 커버링되지 않는 필드 영역(field region)(580)에서 활성 영역 층(561L, 562L, 563L)의 일부분을 제거하도록 수행될 수 있다. 베이스 반도체 층(26)의 상면은 제1, 제2, 및 제3 마스킹 층(571, 572, 573)에 의해 커버링되는 영역들 사이의 필드 영역(580) 에서 물리적으로 노출될 수 있다. 제1 형 활성 영역 층(561L)의 잔존하는 각각의 부분은 제1 형 활성 영역(561)의 인스턴스를 구성한다. 제2 형 활성 영역 층(562L)의 잔존하는 각각의 부분은 제2 형 활성 영역(562)의 인스턴스를 구성한다. 제3 형 활성 영역 층(563L)의 잔존하는 각각의 부분은 제3 형 활성 영역(563)의 인스턴스를 구성한다. 과도한 성장이 마스킹 층(571 및 572)의 측부 벽에 인접한 층(562L 및 563L)의 변부에서 발생될 수 있다. 그러나, 이러한 층들의 변부가 도 25b 에서도시된 에칭 단계에서 제거되므로, 과도한 성장은 완성된 장치에 큰 영향을 미치지 않는다.
도 15, 도 16, 도 17, 도 25a 및 도 25b를 총괄로 참조하여, 제3 실례와 제4 실례는 상이한 발광 영역(30B, 30G, 30R)에서 상이한 재료 스택을 제공한다. 제1 형 활성 영역(461, 561)의 제1 인스턴스는 제1 발광 영역(30B)의 베이스 반도체 층(26) 위에 형성된다. 제1 형 활성 영역(561)의 제2 인스턴스와 제2 형 활성 영역(562)의 제1 인스턴스의 스택은 제2 발광 영역(30G)의 베이스 반도체 층(26) 위에 형성된다. 제1 형 활성 영역(561)의 제3 인스턴스, 제2 형 활성 영역(562)의 제2 인스턴스, 및 제3 형 활성 영역(563)의 인스턴스의 스택은 제3 발광 영역(30R)의 베이스 반도체 층(26) 위에 형성된다.
제3 및 제4 예시에서, 제1 형 활성 영역(461, 561)의 각 인스턴스는 인듐 갈륨 질화물 활성 영역을 포함할 수있고, 제2 형 활성 영역(462, 562)의 각 인스턴스는 제1 형 활성 영역보다 낮은 인듐 농도를 갖는 인듐 갈륨 질화물 활성 영역을 포함할 수 있고, 제1 형 활성 영역(461, 561)의 각 인스턴스, 제2 형 활성 영역(462, 562)의 각 인스턴스, 및 제3 형 활성 영역(463, 563)의 각 인스턴스는 단결정이 될 수 있고 서로에 대해 에피텍셜하게 정렬될 수 있다. 따라서, 영역(561)은 청색 발출 LED의 부분이고, 영역(561 및 562)은 녹색 방출 LED의 부분이고, 영역(561, 562 및 563)은 적색 방출 LED의 부분이다.
여러 실례에서, 제1 형 활성 영역(461, 561)은 벌크 또는 유사 벌크 InxGa1 -x N 층, GaN 또는 AlGaN 장벽 층을 갖는 하나 이상의 양자 우물, 및 InxGa1 -x N 우물 층 (여기에서, x 는 0 과 1 사이의 실수임)을 포함할 수 있다. 제2 형 활성 영역(462, 562)은 벌크 또는 유사-벌크 InyGa1 -y N 층, GaN 또는 AlGaN 장벽 층을 갖는 하나 이상의 양자 우물, 및 InyGa1 -y N 우물 층 (여기에서, y 는 0 과 1 사이의 실수임)을 포함할 수 있다. 제3 형 활성 영역(463, 563)은 알루미늄 갈륨 비소(aluminum gallium arsenide); 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide); 갈륨 비소 인화물(gallium arsenide phosphide); 갈륨 인화물(gallium phosphide); InzGa1 -z N, 여기서 x 및 y가 0.3 미만 또는 같은 경우 0.4 ≤ z ≤ 0.5 임; 수식 InwGa1 - wP1 -u- vAsuNv 을 갖는 적색 방출 희석 III-질화물 반도체, 여기서 w 와 u 는 0 과 1 사이의 실수이고, 0.01 ≤ v ≤ 0.1 임 ; 유로피윰 도핑 갈륨 질화물(europium doped gallium nitride)로부터 선택된 적어도 하나의 벌크, 유사-벌크 또는 양자 우물 층을 포함할 수 있다.
도 26a 및 도 26b를 참조하여, 마스킹 층(571, 572, 573)은 베이스 반도체 층(26)과 활성 영역(561, 562, 563)의 반도체 재료에 선택적으로 제거될 수 있다. 예를 들어, 마스킹 층(571, 572, 573)이 실리콘 산화물을 포함하면, 플루오르화 수소산을 사용하는 습식 에칭은 마스킹 층(571, 572, 573)을 제거하기 위해 사용될 수 있다. 마스킹 층(571, 572, 573)이 실리콘 질화물을 포함하면, 인산을 사용하는 습식 에칭은 마스킹 층(571, 572, 573)을 제거하기 위해 사용될 수 있다.
도 26c 내지 도 26g 에서 도시된 대안의 실례에 있어, 마스킹 층(571, 572 및 573)의 에칭을 사용하기 보다, 리프트 오프 마스킹 층(lift off masking layers)(571, 572)이 대신 사용될 수 있다. 이러한 실례에서, 하부 반도체 층의 노출된 부분 상에 반도체 제2 형 및 제3 형 활성 영역 층(562L 및 563L)을 선택적으로 성장시키기 보다, 먼저 리프트 오프 마스킹 층(571, 572) 및 그 아래 반도체 층(561L, 562L) 위에 비-선택적으로 형성된 활성 영역 층(562L, 563L)에 의해 수반되어 리프트 오프 공정으로 리프트 오프 마스킹 층(571, 572)이 형성된다
예를 들어, 도 26c 에서 도시된 바와 같이, 제1 형 활성 영역 층(561L)은 제1, 제2 및 제3 형 영역(30B, 30G, 30R)에서 균일한 두께를 갖는 평면 층으로써 형성된다. 제1 리프트 오프 마스킹 층(571)은 제1 형 영역(30B)의 제1 형 활성 영역 층(561L) 위에 형성된다. 이후, 제2 형 활성 영역 층(562L)은 제1 형 영역(30B)의 제1 리프트 오프 마스킹 층(571) 위와, 제2 형 영역(30G)과 제3 형 영역(30R) 내 제1 형 활성 영역 층(561L)의 노출된 부분 상에 평면 층으로 형성된다.
도 26d를 참조하여, 제1 리프트-오프 공정은 제1 형 영역(30B)로부터 제2 형 활성 영역 층(562L)의 일부분을 제거함으로써 제1 리프트 오프 마스킹 층(571)을 제거하도록 수행된다.
도 26e를 참조하여, 제2 리프트 오프 마스킹 층(572)은 제2 형 영역(30G) 내 제2 형 활성 영역 층(562L) 위와, 제1 형 영역(30B) 내 제1형 활성 영역(561L) 위에 형성된다. 이후, 제3 형 활성 영역 층(563L)은 제1 및 제2 형 영역(30B, 30G) 내 제2 리프트 오프 마스킹 층(572) 위와, 제3 형 영역(30R) 내 제2 형 활성 영역 층(562L)의 노출된 부분 상에 평면 층으로써 형성된다.
도 26f를 참조하여, 제2 리프트-오프 공정은 제1 형 영역(30B)와 제2 형 영역(30G)로부터 제3 형 활성 영역 층(563L)의 부분을 제거함으로써 제2 리프트 오프 마스킹 층(572)을 제거하도록 수행된다.
도 26g를 참조하여, 리소그래피 방식의 패터닝 에칭 마스크(267)(포토 레지스트 층일 수 있는)는 다양한 활성 영역 층(561L, 562L, 563L)의 스택 위에 형성된다. 에칭 공정(반응성 이온 에칭과 같은 이방성 에칭 또는 습식 에칭과 같은 등방성 에칭을 포함할 수 있는)은 도 26a 및 도 26b에서 기술된 다양한 활성 영역(561, 562, 563)을 형성하도록 수행될 수 있다. 리소그래피 방식의 패터닝 에칭 마스크(267)는 예를 들어, 애싱(ashing)에 의해 순차적으로 제거될 수 있다.
도 26h 내지 도 26j에서 도시된 대안의 다른 실시형태에서, 유전체 마스킹 층(671, 672)은 에칭 마스킹 층(571, 572 및 573) 대신 사용될 수 있다. 이러한 경우에, 선택적인 에피텍시(가령, 선택적인 영역의 성장) 공정은 유전체 마스킹 층(671, 672) 상에 단결정 반도체 재료의 증착을 방지하기 위해 사용될 수 있다.
예를 들어, 도 26h 에서 도시된 바와 같이, 제1 형 활성 영역 층(561L)은 제1, 제2 및 제3 형 영역(30B, 30G, 30R) 내 균일한 두께를 가지는 평면 층으로 형성된다. 실리콘 산화물과 같은 유전체 재료를 포함한 제1 유전체 마스킹 층(671)은 제1 형 영역(30B) 내 제1 형 활성 영역 층(561L) 위에 형성된다. 제1 유전체 마스킹 층(671)은 전체 제1 형 활성 영역 층(561L) 위에 증착되고, 이후 제1 형 영역(30B)에서만 잔존하고 제2 및 제3 형 영역(30G, 30R)을 노출하도록 포토리소그래피와 에칭에 의해 패터닝될 수 있다. 이후, 제2 형활성 영역 층(562L)은 제1 유전체 마스킹 층(671) 위가 아닌 제2 형 영역(30G)과 제3 형 영역(30R) 내 제1 형 활성 영역 층(561L)의 노출된 부분 상에 평면 층으로 제1 선택적인 에피텍시 공정에 의해 형성된다.
도 26i를 참조하여, 실리콘 산화물과 같은 유전체 재료를 포함한 제2 유전체 마스킹 층(672)은 제2 형 영역(30G) 내 제2 형 활성 영역 층(562L) 위와, 선택적으로 제1 형 영역(30B) 내 제1 유전체 마스킹 층(671) 위에 형성된다. 제2 유전체 마스킹 층(672)은 전체 제2 형 활성 영역 층(562L) 위에 (그리고 선택적으로 제1 유전체 마스킹 층(671) 위) 증착될 수 있고, 이후 제1 및 제2 형 영역(30B, 30G)에서만 잔존하고 제3 형 영역(30R)을 노출시키기 위해 포토리소그래피와 에칭에 의해 패터닝될 수 있다. 이후, 제3 형 활성 영역 층(563L)은 제2 유전체 마스킹 층(672) 위가 아닌 제3 형 영역(30R) 내 제2 형 활성 영역 층(562L)의 노출 부분 상에서 제2 선택적인 에피텍시 공정에 의해 평면 층으로써 형성된다. 제2 형 및/또는 제3 형 활성 영역 층은 증착의 선택도를 증가시키기 위해 펄스형 MOCVD에 의해 형성될 수 있다.
후속하여, 제2 유전체 마스킹 층(672)과 제1 유전체 마스킹 층(671)은, 가령 등방성 에칭에 의해 제거된다. 예를 들어, 제2 유전체 마스킹 층(672)과 제1 유전체 마스킹 층(671)이 실리콘 산화물을 포함하는 경우, 플루오르화 수소산을 사용하는 습식 에칭이 제2 유전체 마스킹 층(672)과 제1 유전체 마스킹 층(671)을 제거하기 위해 사용될 수 있다.
대안으로, 제1 유전체 마스킹 층(671)은 제2 형 활성 영역 층(562L)이 형성된 이후와 제2 유전체 마스킹 층(672)의 형성 이전에 제거된다. 이러한 경우, 제2 유전체 마스킹 층(672)은 노출된 제1 형 활성 영역 층(561L)과 제2 형 활성 영역 층(562L)의 일부분 상에 형성된다. 이후, 제2 유전체 마스킹 층은 전술된 바와 같이 제3 형 활성 영역 층(563L)의 성장 이후 제거된다. 따라서, 제2 마스킹 층(672)은 제3 반도체 층을 선택적으로 제거하는 단계 이후 제거되는 반면, 제1 마스킹 층(671)은 제2 마스킹 층(672)을 제거하는 단계 이전, 이후 및/또는 동안에 제거될 수 있다.
도 26j를 참조하여, 리소그래픽 방법으로 패터닝된 에칭 마스크(267)(패터닝 포토 레지스트 층일 수 있는) 는 다양한 활성 영역 층(561L, 562L, 563L)의 스택 위에 형성된다. 에칭 공정(반응성 이온 에칭과 같은 이방성 에칭 또는 습식 에칭과 같은 등방성 에칭을 포함할 수 있는)은 도 26a 와 도 26b에서 기술된 다양한 활성 영역(561, 562, 563)을 형성하기 위해 수행될 수 있다. 리소그래피 방식으로 패터닝된 에칭 마스크(267)는 가령, 애싱에 의해 순차로 제거될 수 있다.
대안의 실례에서, 도 26c 내지 도 26g 의 리프트오프 방법과 도 26h 내지 도 26j 의 선택적인 영역 성장 방법의 조합이 사용될 수 있다. 예를 들어, 제2 형 및/또는 제3 형 활성 영역 층이 하위 갈륨 질화물 재료 상에 증착된 인듐 갈륨 질화물을 포함하는 경우, 이러한 활성 영역 층은 선택적인 영역 성장 방법으로 각각의 제1 및 제2 마스킹 층 위에 다소 연장될 수 있다. 이러한 경우, 마스킹 층은 각각의 제1 및 제2 마스킹 층으로부터 제2 형 및/또는 제3 형 활성 영역 층의 일부를 제거하기 위해 도 26c 내지 도 26g 에 관해 기술된 바와 같이 리프트 오프될 수 있다.
도 26a, 도 26b, 도 26g, 및 도 26j 에서 기술된 다양한 활성 영역(561, 562, 563)의 각각의 측방향 치수는 3 microns 내지 30 microns 과 같은 1 micron 내지 100 microns 범위일 수 있다. 다양한 활성 영역(561, 562, 563) 내 각각의 층의 두께는, 비록 더 작고 및 더 큰 두께가 또한 사용될 수 있더라도, 6 nm 내지 20 nm 와 같은 2 nm 내지 60 nm 범위가 될 수 있다.
도 27a 및 도 27b 를 참조하여, 연속 반도체 접합층(50L)은 전술된 에칭 또는 리프트 오프 방법으로 형성된 활성 영역(561, 562, 563)의 물리적으로 노출된 상면 상에 증착될 수 있다. 연속 반도체 접합층(50L)은 전술된 실례의 반도체 접합층(40B, 40G, 40R)과 동일한 재료를 포함할 수 있다. 연속 반도체 접합층(50L)은 베이스 층(26)보다 도핑의 반대형을 갖는 도핑 반도체 재료를 포함한다(가령, 층(26)이 n-형 층이면, 층(50L)은 p-형 GaN과 같은 p-형 층이고, 그 반대도 마찬가지이다). 활성 영역(561, 562, 563)이 진성 반도체 영역이면, p-i-n 접합부는 연속 반도체 접합층(50L)과 반도체 베이스 층(26) 사이에서 형성된다. 활성 영역이 도핑 반도체 영역을 포함하면, p-n 접합은 연속 반도체 접합층(50L)과 활성 영역 (561, 562, 563) 사이의 각각의 계면에서 형성된다. 연속 반도체 접합층(50L)의 두께는, 비록 더 작고 및 더 큰 두께가 또한 사용될 수 있더라도, 30 nm 내지 300 nm 범위일 수 있다.
도 28a 및 도 28b 를 참조하여, 마스킹 층(579)은 발광 영역(30B, 30G, 30R)의 지역을 커버링하기 위해 연속 반도체 접합층(50L) 위에 형성된다. 마스킹 층(579)은 전술된 마스킹 층(46) 또는 마스킹 층 스택(44, 46)과 동일한 조성, 동일한 두께를 가질 수 있다. 일 실례에서, 마스킹 층(579)의 패턴은 제1, 제2 및 제3 마스킹 층(571, 572, 573)의 결합된 패턴과 실질적으로 동일할 수 있다. 마스킹 층(579)에 의해 커버링되지 않는 필드 영역(580) 내 연속 반도체 접합층(50L)의 일부분은 마스킹 층(579)의 재료에 선택적으로 연속 반도체 접합층(50L)의 반도체 재료를 에칭하는 절연 에칭 공정에 의해 제거될 수 있다. 제1 발광 영역(30B) 내 연속 반도체 접합층(50L)의 잔존 부분은 제1 반도체 접합층(50B)으로 본원에서 의미하고, 제2 발광 영역(30G) 내 연속 반도체 접합층(50L)의 잔존 부분은 제2 반도체 접합층(50G)으로 본원에서 의미하며, 제3 발광 영역(30R) 내 연속 반도체 접합층(50L)의 잔존 부분은 제3 반도체 접합층(50R)으로 본원에서 의미한다. 도 25a 및 도 25b의 공정 단계가 생략되는 경우, 도 28a 및 도 28b의 에칭 공정은 발광 영역(30B, 30G, 30R)의 외측부 영역으로부터 활성 영역 층(561L, 562L, 563L)의 일부분을 제거하기 위해 지속적으로 연장될 수 있다.
도 29b 및 도 30b에서 도시된 바와 같이, 발광 장치는 제1, 제2 및 제3 발광 다이오드(10B, 10G, 10R)를 포함한다. 제1 발광 다이오드(10B)는 제1 형 활성 영역(561), 반도체 접합층(50L)의 제1 부분(50B) 및 투명 도전층(137)의 제1 부분을 가진 제1 스택을 포함한다. 제1 LED (10B)는 제1 피크 파장(가령, 청색 광 파장)에서 광을 방출하도록 구현된다.
제2 발광 다이오드(10G)는 제1 형 활성 영역(561), 제1 형 활성 영역과 상이한 조성을 갖는 제2 형 활성 영역(562), 반도체 접합층(50L)의 제2 부분(50G) 및 투명 도전층(137)의 제2 부분을 가지는 제2 스택을 포함한다. 제2 LED(10G)는 제1 파장과 다른 제2 파장(가령, 녹색 광 파장)에서 광을 방출하도록 구현된다.
제3 발광 다이오드(10R)는 제1 형 활성 영역(561), 제2 형 활성 영역(562), 제1 및 제2 형 활성 영역과 다른 조성을 갖는 제3 활성 영역(563), 반도체 접합부(50L)의 제3 부분(50R) 및 투명 도전층(137)의 제3 부분이 포함된 제3 스택을 포함한다. 제3 LED는 제1 및 제2 파장과 다른 제3 파장(가령, 적색 광 파장)에서 광을 방출하도록 구현된다. 제2 형 활성 영역(562)은 제3 LED(10R)에 위치된 제3 스택에서 제3 형 활성 영역(563)을 접촉한다.
또한, 장치는 제1, 제2 및 제3 스택 아래에 위치된 제1 도전형의 반도체 베이스 층(26)을 포함할 수 있다. 반도체 베이스 층(26)은 제1 도전형의 연속 층을 포함한다.
전술된 바와 같이, 제2 도전형의 반도체 접합층(50L)의 제1 (50B), 제2 (50G) 및 제3 (50R) 부분은 각각의 제1, 제2 및 제3 스택의 각각의 제1 형(561), 제2 형(562) 및 제3 형(563) 활성 영역 위에 위치된다. 반도체 접합층의 제1 (50B), 제2 (50G) 및 제3 (50R) 부분은 동일한 조성과 동일한 두께를 가진다.
반도체 접합층(26)과 반도체 접합층(50L)의 제1 (50B), 제2 (50G) 및 제3 (50R) 부분은 각각의 제1, 제2 및 제3 스택의 제1, 제2 및 제3 p-i-n 접합을 형성한다. 각각의 제1, 제2 및 제3 p-i-n 접합은 반도체 베이스 층(26)의 상면과 평행한 각각의 수평면을 포함한다. 도 30a 및 도 30b에서 도시된 바와 같이, 제2 p-i-n 접합부에 위치된 수평면 (Y-Y')는 제1 p-i-n 접합부에 위치된 수평면(X-X') 위에 위치된다. 제2 p-i-n 접합부에 위치된 수평면 (Y-Y')는 제3 p-i-n 접합부에 위치된 수평면(Z-Z') 아래에 위치된다.
투명 도전층(137)의 제1, 제2 및 제3 부분은 반도체 접합층(50L)의 제1 (50B), 제2 (50G) 및 제3 (50R) 부분 각각과 접촉한다. 구조체(192) 접점은 투명 도전층(137)의 제1, 제2 및 제3 부분과 접촉한다.
제3 및 제4 예시적이 구조의 경우에 있어서, 제2 파장(가령, 녹색 광 파장)은 제1 파장(가령, 청색 광 파장)보다 길 수 있고, 제3 파장(가령, 적색 광 파장)보다 짧을 수 있다. 일 실례에서, 발광 장치는 직시형 디스플레이 장치를 포함할 수 있고, 제1 형 활성 영역(461, 561)의 인스턴스 각각은 인듐 갈륨 질화물 활성 영역을 포함할 수 있고; 제2 형 활성 영역(462, 562)의 인스턴스 각각은 제1 형 활성 영역(461, 561)보다 작은 인듐 농도를 갖는 인듐 갈륨 질화물을 포함할 수 있고; 및 반도체 베이스 층(26), 제1 형 활성 영역(461, 561), 제2 형 활성 영역(462, 562), 및 제3 형 활성 영역(463, 563)은 단결정일 수 있고 서로에 대해 에피텍셜하게 정렬될 수 있다.
제4 실례의 대안의 측면에서, 하나 이상의 활성 영역이 평면 층을 포함할 수 있다면, 하나 이상의 다른 활성 영역은 앞선 실례에 관해 기술된 바와 같이, 나노 와이어 주위의 쉘을 포함할 수 있다. 따라서, 장치는 하나 이상의 광 색상을 방출하는 평면 활성 영역과, 하나 이상의 추가 색상을 방출하는 나노 쉘 활성 영역을 포함할 수 있다.
전술된 방법이 발광 장치에 관한 것이지만, 이 방법은 임의의 그 외 다른 반도체 장치에 사용될 수 있다. 반도체 장치를 제조하는 방법은, 도 22a 및 도 22b에서 도시된 바와 같이, 제1 반도체 층(561)을 형성하는 단계와, 제1 반도체 층의 제1 부분 상에 제1 마스킹 층(571)을 형성하는 단계를 포함할 수 있다.
또한, 본 방법은, 도 23a 및 도 23b에서 도시된 바와 같이, 제1 마스킹 층(571)이 제1 반도체 층(561)의 제1 부분에 위치되는 반면 제1 마스킹 층(571)에 의해 노출된 제1 반도체 층(561)의 제2 부분 상에 제2 반도체 층(562)을 형성하는 단계와, 제2 반도체 층(562)의 제1 부분 상에 제2 마스킹 층(572)을 형성하는 단계를 포함할 수 있다.
또한, 본 방법은 제2 마스킹 층(572)에 의해 노출된 제2 반도체 층의 제2 부분 상에 제3 반도체 층(563)을 형성하는 단계를 포함할 수 있고, 반면 제1 마스킹 층(571)은 제1 반도체 층의 제1 부분 상에 위치되고 제2 마스킹 층(572)은 제2 반도체 층의 제1 부분 상에 위치된다. 도 24a 및 도 24b에서 도시된 바와 같이, 제3 마스팅 층(573)은 제3 반도체 층(563)의 제1 부분 상에 형성되고, 반면 제3 반도체 층의 제2 부분이 노출된다.
이후, 도 25a 및 도 25b에서 도시된 바와 같이, 제1, 제2 및 제3 반도체 층(561, 562, 563)은 제1, 제2 및 제3 스택을 형성하기 위해 에칭된다. 따라서, 상술된 방법에서, 별도의 마스킹 층을 사용하여 각각의 층을 개별적으로 에칭하기 보다, 반도체 층과 마스킹 층이 교대로 형성되고, 후속하여 상이한 장치 레벨에 위치된 모든 마스킹 층을 사용하여 모든 반도체 층을 에칭한다. 이 공정은, 각 층이 별도의 마스크를 사용하여 개별적으로 에칭되는 방법보다 적은 수의 단계를 사용한다.
일 실례에서, 도 25b에서 도시된 바와 같이, 제1, 제2 및 제3 반도체 층을 제1, 제2 및 제3 스택을 형성하기 위해 에칭하는 단계는, 마스크로서 제3 마스킹 층(573)을 사용하여 제3 반도체 층(563)의 노출된 제2 부분을 에칭하는 단계, 마스크로서 제3 및 제2 마스킹 층을 사용하여 제3 및 제2 마스킹 층(573, 572)에 의해 노출된 제2 반도체 층(562)의 제2 부분을 에칭하는 단계, 및 마스크로서 제3, 제2 및 제1 마스킹 층을 사용하여 제3, 제2 및 제1 마스킹 층(573, 572, 571)에 의해 노출된 제1 반도체 층(561)의 제2 부분의 일부분을 에칭하는 단계를 포함한다. 도26b에 도시된 바와 같이, 제1, 제2 및 제3 마스킹 층은 이후 제거된다.
반도체 장치가 직시형 디스플레이와 같은 발광 장치를 포함하면, 발광 장치의 제1 형 활성 영역은 제1 반도체 층(561)을 포함하고, 발광 장치의 제2 형 활성 영역은 제1 및 제2 반도체 층(561, 562)을 포함하고, 및 발광 장치의 제3 형 활성 영역은 제1, 제2 및 제3 반도체 층(561, 562, 563)을 포함한다.
제1 반도체 층은 기판(22) 위에 위치된 단결정 반도체 층(가령, 단결정 반도체 베이스 층(26) 상에 에피텍셜하게 성장된)이다. 제2 반도체 층(562)은 제1 마스킹 층(571)의 측부와 인접한 제1 반도체 층(561)의 제2 부분 상에 에피텍셜하게 성장된다. 제3 반도체 층(563)은 제2 마스킹 층(572)의 측부와 인접한 제2 반도체 층(562)의 제2 부분 상에 에피텍셜하게 성장된다. 제2 도전형의 단결정 반도체 접합층(50L)은 제1 형 활성 영역, 제2 형 활성 영역, 및 제3 형 활성 영역 위에 형성될 수 있고; 반도체 접합층의 제1 부분(50B)이 제1 형 활성 영역의 제1 반도체 층(561) 상에 위치되고, 반도체 접합층의 제2 부분(50G)이 제2 형 활성 영역의 제2 반도체 층(562) 상에 위치되고, 및 반도체 접합층의 제3 부분(50R)이 제3 형 활성 영역의 제3 반도체 층(563) 상에 위치되도록 패터닝될 수 있다.
본 개시물의 다른 양태에 따라, 다양한 발광 다이오드의 제1 예시 구조, 제2 예시 구조 및 제3 예시 구조의 혼합-및-매칭 구성이 제공된다. 이러한 경우, 제 1, 제 2 및 제 3 예시 구조들 중 하나의 각각의 피크 파장에서 광을 방출하는 적어도 하나의 발광 다이오드는 동일한 기판 상에 상이한 피크 파장의 광을 방출하는 적어도 하나의 다른 발광 다이오드와 결합되어 직시형 디스플레이 픽셀을 제공한다. 예시적인 실례에서, 직시형 디스플레이 픽셀의 하나 이상의 컬러 (가령, 적색)에 대한 적어도 하나의 평면 LED 에피택셜 구조는 직시형 디스플레이 장치의 나머지 색상 (가령, 청색 및 녹색)에 대해 적어도 하나의 나노 와이어 LED 구조와 결합된다.
개시된 실시예들의 상기 설명은 임의의 당업자가 본 발명을 제조 또는 사용할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 수정들이 당업자에게 용이하게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시예들에 적용될 수있다. 따라서, 본 발명은 본 명세서에 도시된 실시예들에 한정되는 것으로 의도되지 않고, 이하의 특허 청구범위 및 여기에 개시된 원리들 및 신규한 특징들과 부합하는 가장 넓은 범위가 주어질 것이다.

Claims (20)

  1. 발광 장치에 있어서,
    복수의 청색, 녹색 및 적색 발광 다이오드(LED)를 포함하고,
    상기 복수의 청색, 녹색 및 적색 발광 다이오드(LED) 각각은 제1 도전형의 적어도 하나의 반도체 영역과 제2 도전형의 적어도 하나의 반도체 영역을 포함하며,
    상기 청색 발광 다이오드(LED)는 상기 제1 도전형의 적어도 하나의 반도체 영역과 상기 제2 도전형의 적어도 하나의 반도체 영역 사이에 위치된 청색 활성 영역을 더 포함하고,
    상기 녹색 발광 다이오드(LED)는 상기 제1 도전형의 적어도 하나의 반도체 영역과 상기 제2 도전형의 적어도 하나의 반도체 영역 사이에 위치된 상기 청색 활성 영역과 녹색 활성 영역을 더 포함하고,
    상기 적색 발광 다이오드(LED)는 상기 제1 도전형의 적어도 하나의 반도체 영역과 상기 제2 도전형의 적어도 하나의 반도체 영역 사이에 위치된 상기 청색 활성 영역, 녹색 활성 영역 및 적색 활성 영역을 더 포함하는, 발광 장치.
  2. 제1항에 있어서, 상기 녹색 활성 영역과 상기 적색 활성 영역은 1 내지 100 nm 의 두께를 각각 가지고,
    상기 발광 장치는 각각의 픽셀에서 상기 청색 발광 다이오드(LED), 상기 녹색 발광 다이오드(LED) 및 상기 적색 발광 다이오드(LED)를 함유하는 직시형 다색 발광 장치를 포함하는, 발광 장치.
  3. 제1항에 있어서, 상기 제1 도전형의 적어도 하나의 반도체 영역은 상기 제1 도전형의 복수의 반도체 나노 와이어를 포함하고,
    상기 청색, 녹색 및 적색 활성 영역은 상기 복수의 반도체 나노 와이어 위에 위치된 쉘(shell)을 포함하며,
    상기 제2 도전형의 상기 적어도 하나의 반도체 영역은 상기 복수의 반도체 나노 와이어와 상기 청색, 녹색 및 적색 활성 영역 주위에 위치된 상기 제2 도전형의 외부 쉘을 포함하는, 발광 장치.
  4. 제1항에 있어서, 상기 제1 도전형의 상기 적어도 하나의 반도체 영역은 상기 제1 도전형의 평면 반도체 층을 포함하고,
    상기 청색, 녹색 및 적색 활성 영역은 상기 제1 도전형의 상기 평면 반도체 층 위에 위치된 층들을 포함하고,
    상기 제2 도전형의 상기 적어도 하나의 반도체 영역은 상기 청색, 녹색 및 적색 활성 영역들을 포함하는 상기 층들 위에 위치된 상기 제2 도전형의 적어도 하나의 평면 반도체 층을 포함하는, 발광 장치.
  5. 발광 다이오드(LED) 어레이를 제조하는 방법에 있어서,
    제1 도전형의 적어도 하나의 반도체 영역을 형성하는 단계,
    상기 제1 도전형의 상기 적어도 하나의 반도체 영역 위에 청색, 녹색 및 적색 발광 다이오드 (LED)영역에서 청색 활성 영역을 형성하는 단계,
    상기 녹색 및 적색 발광 다이오드(LED) 영역들에서 상기 청색 활성 영역 상에 녹색 활성 영역을 형성하는 단계,
    상기 적색 발광 다이오드(LED) 영역의 상기 녹색 활성 영역 상에 적색 활성 영역을 형성하는 단계 및
    상기 청색, 녹색 및 적색 발광 다이오드(LED) 영역들에서 상기 청색, 녹색 및 적색 활성 영역 위에 제2 도전형의 적어도 하나의 반도체 영역을 형성하는 단계를 포함하는, 발광 다이오드(LED) 어레이를 제조하는 방법.
  6. 제5항에 있어서, 상기 녹색 활성 영역과 상기 적색 활성 영역은 1 내지 100 nm 두께를 각각 가지고,
    상기 어레이는 각각의 픽셀에서 상기 청색 발광 다이오드(LED), 상기 녹색 발광 다이오드(LED) 및 상기 적색 발광 다이오드(LED)를 함유하는 직시형 다색 발광 장치를 포함하는, 발광 다이오드(LED) 어레이를 제조하는 방법.
  7. 제5항에 있어서, 상기 제1 도전형의 상기 적어도 하나의 반도체 영역을 형성하는 단계는 상기 제1 도전형의 복수의 반도체 나노 와이어를 형성하는 단계를 포함하고,
    상기 청색, 녹색 및 적색 활성 영역들은 상기 복수의 반도체 나노 와이어 위에 위치된 쉘들을 포함하며,
    상기 제2 도전형의 상기 적어도 하나의 반도체 영역을 형성하는 단계는 상기 복수의 반도체 나노 와이어와, 상기 청색, 녹색 및 적색 활성 영역들 주위에 상기 제2 도전형의 외부 쉘들을 형성하는 단계를 포함하는, 발광 다이오드(LED) 어레이를 제조하는 방법.
  8. 제5항에 있어서, 상기 제1 도전형의 상기 적어도 하나의 반도체 영역을 형성하는 단계는 상기 제1 도전형의 평면 반도체 층을 형성하는 단계를 포함하고,
    상기 청색, 녹색 및 적색 활성 영역들은 상기 제1 도전형의 상기 평면 반도체 층 위에 위치된 층들을 포함하며,
    상기 제2 도전형의 상기 적어도 하나의 반도체 영역을 형성하는 단계는 상기 청색, 녹색 및 적색 활성 영역들을 가지는 상기 층들 위에 상기 제2 도전형의 적어도 하나의 평면 반도체 층을 형성하는 단계를 포함하는, 발광 다이오드(LED) 어레이를 제조하는 방법.
  9. 발광 장치에 있어서,
    기판 상에 위치된 복수의 발광 다이오드들을 포함하고 - 상기 복수의 발광 다이오드들 각각은 제1 도전형의 반도체 나노 와이어, 각각의 나노 와이어를 둘러싸는 활성 영역, 및 각각의 활성 영역을 측면으로 둘러싸는 외부 쉘을 포함하고, 상기 외부 쉘은 상기 제1 도전형과 반대인 제2 도전형의 도핑을 가짐 -,
    상기 복수의 발광 다이오드들은
    제1 피크 파장에서 광을 방출하도록 구성된 제1 형 활성 영역을 가지는 제1 발광 다이오드,
    상기 제1 피크 파장과 동일하거나 또는 상이한 제2 피크 파장에서 광을 방출하도록 구성된 제2 형 활성 영역을 가지는 제2 발광 다이오드, 및
    제3 형 활성 영역과, 상기 제3 형 활성 영역 위에 위치된 발광 구조물을 가지는 제3 발광 다이오드를 포함하고, 상기 발광 구조물은 상기 제1 피크 파장과 제2 피크 파장보다 큰 제3 피크 파장에서 광을 방출하도록 구성되는, 발광 장치.
  10. 제9항에 있어서, 반도체 재료 층을 가지는 기판,
    상기 기판의 상부 표면 위에 위치되고, 이를 통해 연장되는 복수의 개구부를 가지는 패터닝 성장 마스크 - 상기 반도체 나노 와이어 각각은 상기 패터닝 성장 마스크에서 각각의 개구부를 통해 연장됨 -,
    복수의 내부 쉘들을 포함하며, 각각의 내부 쉘은 제1 도전형의 도핑을 가지고 상기 각각의 반도체 나노 와이어를 측면으로 둘러싸는 도핑된 반도체 재료를 포함하고, 상기 활성 영역은 각각의 내부 쉘을 둘러싸는, 발광 장치.
  11. 제10항에 있어서, 상기 발광 장치는 직시형 디스플레이 장치를 포함하고,
    각각의 제1 형 활성 영역은 인듐 갈륨 질화물 활성 영역을 포함하고,
    각각의 제2 형 활성 영역은 각각의 제1 형 활성 영역보다 낮은 인듐 농도를 가지는 인듐 갈륨 질화물 활성 영역들을 포함하고,
    상기 반도체 재료 층, 각각의 상기 반도체 나노 와이어 및 각각의 상기 내부 쉘들은 단결정이고 서로 에피텍셜하게 정렬되며,
    각각의 상기 활성 영역과 각각의 상기 외부 쉘들은 단결정이고 상기 반도체 나노 와이어들과 상기 내부 쉘들을 통해 상기 반도체 재료 층으로 에피텍셜하게 정렬되는, 발광 장치.
  12. 제9항에 있어서, 상기 제3 발광 다이오드의 상기 발광 구조물은 상기 제2 형 활성 영역보다 상이한 구성을 가지는 제1 추가 반도체 활성 영역을 포함하는, 발광 장치.
  13. 제12항에 있어서, 상기 제2 피크 파장은 상기 제1 피크 파장과 상이하고,
    상기 제3 형 활성 영역은 상기 제1 피크 파장 또는 상기 제2 피크 파장에서 광을 방출하는 제1 형 활성 영역 또는 제2 형 활성 영역을 포함하며,
    상기 제1 추가 반도체 활성 영역은 상기 제3 피크 파장에서 광을 방출하는, 발광 장치.
  14. 제13항에 있어서, 상기 발광 구조물은 상기 제1 형 활성 영역에 존재하지 않고 상기 제2 형 활성 영역에 존재하지 않는 구성요소를 포함하고,
    상기 제1 형 활성 영역 및 상기 제2 형 활성 영역은 필수로 Ga 원자, In 원자 및 N 원자로 이루어지며, 상기 발광 구조물은 Al, As 및 P 중 적어도 하나를 포함하는, 발광 장치.
  15. 제13항에 있어서, 상기 제1 형 활성 영역은 벌크 또는 유사-벌크 InxGa1 - xN 층 또는, GaN 또는 AlGaN 장벽 층들을 갖는 하나 이상의 양자 우물과 InxGa1 - xN 우물 층을 포함하고 -여기서, x 는 0과 1 사이의 실수임-,
    상기 제2 형 활성 영역은 벌크 또는 유사-벌크 InyGa1 - yN 층 또는, GaN 또는 AlGaN 장벽 층들을 갖는 하나 이상의 양자 우물과 InyGa1 - yN 우물 층을 포함하고 -여기서, y는 0과 1 사이의 실수임-,
    상기 제3 형 활성 영역은 알루미늄 갈륨 비소(aluminum gallium arsenide), 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide), 갈륨 비소 인화물(gallium arsenide phosphide), 갈륨 인화물(gallium phosphide), InzGa1 - zN (x 와 y 가 0.3 보다 적거나 동일할 때, 0.4 ≤ z ≤ 0.5), 화학식 InwGa1 - wP1 -u- vAsuNv (w 와 u는 0과 1 사이의 실수이고, 0.01 ≤ v ≤ 0.1 임)을 가지는 적색 발광 III-질화물 반도체(red emitting dilute III-nitride semiconductor), 유로퓸 도핑 질화 갈륨으로부터 선택된 적어도 하나의 벌크, 유사-벌크 또는 양자 우물 층을 포함하는, 발광 장치.
  16. 제12항에 있어서, 상기 제2 피크 파장은 상기 제1 피크 파장과 동일하고,
    상기 제3 발광 다이오드에서, 상기 제1 추가 반도체 활성 영역은 제2 추가 반도체 활성 영역에 위치되고, 상기 제2 추가 반도체 활성 영역은 상기 제1 형 활성 영역 위에 위치되며,
    상기 제2 발광 다이오드에서, 상기 제2 추가 반도체 활성 영역은 상기 제1 형 활성 영역 위에 위치되고,
    상기 제1 발광 다이오드에서, 추가 반도체 활성 영역이 상기 제1 형 활성 영역 위에 위치되지 않으며,
    상기 제1 형 활성 영역은 청색 광을 방출하고, 상기 제1 추가 반도체 활성 영역은 적색 광을 방출하며, 상기 제2 추가 반도체 활성 영역은 녹색 광을 방출하는, 발광 장치.
  17. 제9항에 있어서, 상기 제3 발광 다이오드의 상기 발광 구조물은 상기 제3 발광 다이오드의 상기 외부 쉘 위에 위치되고, 상기 발광 구조물은 형광체 물질, 염료 물질 및 양자점(quantum dots) 중 적어도 하나를 포함하는, 발광 장치.
  18. 제17항에 있어서, 상기 발광 구조물은 하향 변환(down converting) 적색 발광 형광 물질을 포함하고, 상기 제1 발광 다이오드는 녹색 발광 다이오드를 포함하며, 상기 제2 발광 다이오드는 청색 발광 다이오드를 포함하는, 발광 장치.
  19. 제9항에 있어서, 상기 나노 와이어와 상기 외부 쉘들은 GaN 또는 AlGaN 을 포함하고,
    상기 활성 영역은 InGaN 을 포함하고,
    상기 제1 피크 파장은 400 nm 내지 495 nm 의 범위이고,
    상기 제2 피크 파장은 495 nm 내지 570 nm 의 범위이고,
    상기 제3 피크 파장은 600 nm 내지 700 nm 의 범위인, 발광 장치.
  20. 발광 장치에 있어서,
    제1 형 활성 영역을 가지는 제1 스택을 포함하고 제1 피크 파장에서 광을 방출하도록 구성된 제1 발광 다이오드,
    상기 제1 형 활성 영역과, 상기 제1 형 활성 영역과 상이한 구성을 갖는 제2 형 활성 영역을 가지는 제2 스택을 포함하고, 상기 제1 파장과 상이한 제2 파장에서 광을 방출하도록 구성된 제2 발광 다이오드, 및
    상기 제1 형 활성 영역, 상기 제2 형 활성 영역, 상기 제1 형 활성 영역과 제2 형 활성 영역과 상이한 구성을 갖는 제3 형 활성 영역을 가지는 제3 스택을 포함하고, 상기 제1 파장과 제2 파장과 상이한 제3 파장에서 광을 방출하도록 구성된 제3 발광 다이오드를 포함하는, 발광 장치.
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