KR20220045477A - 마이크로 발광 디스플레이 장치 및 그 제조 방법 - Google Patents

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최준희
공기호
김낙현
김동호
박정훈
박진주
이은성
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Abstract

마이크로 발광 디스플레이 장치 및 그 제조 방법이 개시된다.
개시된 마이크로 발광 디스플레이 장치는, 제1 반도체 층, 상기 제1 반도체 층에 이격되게 구비된 격리 구조에 의해 정의된 제1 서브 픽셀에 청색 광을 발광하도록 구성된 제1 발광부 및 상기 격리 구조에 의해 정의된 제2 서브 픽셀에 구비된 로드 반도체 층과, 상기 로드 반도체 층에 구비된 제2 활성층을 포함하고, 상기 제2 활성층이 녹색 광을 발광하도록 구성된 제2 발광부를 포함한다.

Description

마이크로 발광 디스플레이 장치 및 그 제조 방법{Micro light emitting display apparatus and method of manufacturing the same}
예시적인 실시 예는 칼라 영상을 표시하는 마이크로 발광 디스플레이 장치 및 그 제조 방법에 관한 것이다.
디스플레이 장치로 LCD(liquid crystal display)와 OLED(organic light emitting diode) 디스플레이 등이 널리 사용되고 있다. 또한, 최근에는 마이크로 LED(micro light emitting diode)를 이용하여 고해상도 디스플레이 장치를 제작하는 기술이 각광을 받고 있다. 발광 다이오드(Light emitting diode; LED)는 저전력 사용과 친환경적이라는 장점이 있다. 이러한 장점 때문에 산업적인 수요가 증대되고 있다.
예시적인 실시 예는 마이크로 발광 디스플레이 장치를 제공한다.
예시적인 실시 예는 마이크로 발광 디스플레이 장치의 제조 방법을 제공한다.
예시적인 실시 예는, 복수 개의 서브 픽셀을 포함하고, 상기 서브 픽셀 별로 광을 발광하는 마이크로 발광 디스플레이 장치에서 있어서,
제1 반도체 층; 상기 제1 반도체 층에 이격되게 구비되어 상기 복수 개의 서브 픽셀을 정의하도록 구성된 격리 구조; 상기 격리 구조에 의해 정의된 제1 서브 픽셀에 청색 광을 발광하도록 구성된 제1 활성층과, 상기 제1 활성층에 구비된 제2 반도체 층을 포함하는 제1 발광부; 및 상기 격리 구조에 의해 정의된 제2 서브 픽셀에 구비된 로드 반도체 층과, 상기 로드 반도체 층에 구비된 제2 활성층과, 상기 제2 활성층에 구비된 제3 반도체 층을 포함하고, 상기 제2 활성층이 녹색 광을 발광하도록 구성된 제2 발광부;를 포함한다.
상기 로드 반도체 층이 일정한 폭을 가지는 제1 부분과, 그 폭이 변하는 제2 부분을 포함하고, 상기 제2 부분이 제1 경사면과, 상기 제1 경사면과 마주하는 제2 경사면과, 상기 제1 경사면과 제2 경사면 사이의 상부 면을 포함할 수 있다.
상기 제1 경사면으로부터 연장된 면과 상기 상부 면 사이의 각도가 47 내지 57도 범위를 가질 수 있다.
상기 로드 반도체 층이 상기 제1 반도체 층과 같은 물질을 포함할 수 있다.
상기 제2 부분의 높이를 h1, 상기 제1 경사면으로부터 연장된 면과 상기 상부 면 사이의 각을 β, 상기 제1 부분의 폭을 D라 할 때, 상기 상부 면의 폭(D1)은 다음 식을 만족할 수 있다.
<식>
D1 = D-2×(h1/tanβ)
상기 제1 부분의 높이를 H라 할 때, 상기 제1 부분의 종횡비(H/D)는 0.05<H/D<20을 만족할 수 있다.
상기 제1 부분의 높이 H는 0.5㎛<H<20㎛를 만족할 수 있다.
상기 제1 부분의 폭 D는 0.05㎛<D<2㎛를 만족할 수 있다.
상기 제2 부분의 높이 h1은 100nm 이하일 수 있다.
상기 디스플레이 장치가 적색 광을 발광하는 제3 발광부를 더 포함할 수 있다.
상기 제3 발광부는 상기 제1 반도체 층에 이격되게 배열된 복수 개의 나노 로드 반도체 층, 상기 복수 개의 나노 로드 반도체 층에 구비된 제3 활성층, 상기 제3 활성층에 구비된 제4 반도체 층을 포함할 수 있다.
상기 나노 로드 반도체 층과 제3 활성층은 10-100nm 범위의 폭을 가질 수 있다.
상기 나노 로드 반도체 층 사이의 피치는 20-300nm 범위를 가질 수 있다.
상기 나노 로드 반도체 층이 상부에 경사면과 평면을 포함할 수 있다
상기 디스플레이 장치가 청색 광을 발광하는 다른 발광부와, 상기 다른 발광부로부터 나오는 상기 청색 광을 적색 광으로 변환하는 색 변환층을 더 포함할 수 있다.
상기 격리 구조는 이온 주입 영역을 포함할 수 있다.
예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치의 제조 방법은,
제1 반도체 층에 제1 활성층을 형성하는 단계; 상기 제1 활성층에 제2 반도체 층을 형성하는 단계; 상기 제1 활성층에 이온 주입을 통해 제1 폭을 가지는 제1 격리 구조와, 제1 폭보다 큰 제2 폭을 가지는 제2 격리 구조를 형성하는 단계; 상기 제1 활성층, 제1 격리 구조, 제2 격리 구조에 제1 층을 형성하는 단계; 상기 제2 격리 구조의 제1 영역이 노출되도록 상기 제1 층을 패터닝하는 단계; 상기 노출된 제2 격리 구조의 제1 영역을 식각하여 재성장 영역을 형성하는 단계; 상기 재성장 영역에 반도체 층을 재성장하는 단계; 상기 반도체 층을 평탄화하여 로드 반도체 층을 형성하는 단계; 상기 로드 반도체 층에 제2 활성층을 형성하는 단계; 및 상기 제2 활성층에 제3 반도체 층을 형성하는 단계;를 포함한다.
상기 반도체 층을 평탄화하는 단계는, KOH 또는 TMAH(수산화테트라메팅암모늄)를 포함하는 식각액을 이용할 수 있다.
예시적인 실시 예는 마이크로 발광 소자를 이용하여 고해상도의 칼라 영상을 표시하는 디스플레이를 구현할 수 있다. 예시적인 실시 예에 따른 디스플레이 장치는 청색 광을 녹색 광으로 변환하는 과정 없이 직접적으로 녹색 칼라를 표시하는 마이크로 발광 구조를 이용하여 디스플레이 장치를 단순화할 수 있다.
예시적인 실시 예에 따른 마이크로 발광 소자의 제조 방법은 격리 구조를 통해 발광 구조를 서브 픽셀 단위로 분리하고, 반도체 층의 재성장을 통해 녹색 광 또는 적색 광을 발광하는 발광 구조를 제조할 수 있다.
도 1A는 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치를 개략적으로 도시한 것이다.
도 1B는 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치의 녹색 발광부를 개략적으로 확대한 것이다.
도 2는 다른 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치를 도시한 것이다.
도 3은 다른 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치를 도시한 것이다.
도 4는 다른 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치의 적색 발광부를 도시한 것이다.
도 5는 일반적인 활성층의 파장에 따른 발광 효율을 나타내는 그래프이다.
도 6a는 릴렉스 상태에 있는 InxGa(1-y)N의 물질 함량에 따른 상 분리 상태를 나타내는 그래프이다.
도 6b는 스트레인 상태에 있는 InxGa(1-y)N의 물질 함량에 따른 상 분리 상태를 나타내는 그래프이다.
도 7은 일 실시예에 따른 마이크로 발광 디스플레이 장치의 활성층의 물질 별 스트레인을 유지할 수 있는 폭 및 두께의 관계를 도시한 도면이다.
도 8은 다른 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치를 도시한 것이다.
도 9는 다른 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치를 도시한 것이다.
도 10 내지 도 24는 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치의 제조 방법을 나타낸 도면이다.
도 25 내지 도 33은 다른 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치의 제조 방법을 나타낸 도면이다.
도 34 내지 도 40은 다양한 실시 예에 따른 마이크로 발광 디스플레이 장치가 적용된 예들을 도시한 것이다.
이하, 첨부된 도면을 참조하여 다양한 실시예에 따른 마이크로 발광 디스플레이 장치 및 그 제조 방법에 대해 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 도면에서 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다. 또한, 소정의 물질층이 기판이나 다른 층 상에 존재한다고 설명될 때, 그 물질층은 기판이나 다른 층에 직접 접하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 존재할 수도 있다. 그리고, 아래의 실시예에서 각 층을 이루는 물질은 예시적인 것이므로, 이외에 다른 물질이 사용될 수도 있다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 실시예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치의 개략적인 단면도이다.
마이크로 발광 디스플레이 장치(100)는 복수 개의 서브 픽셀을 포함하고, 복수 개의 서브 픽셀 별로 광을 발광하도록 구성된다. 마이크로 발광 디스플레이 장치(100)는 예를 들어, 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2)을 포함할 수 있다.
마이크로 발광 디스플레이 장치(100)는 제1 반도체 층(110)과, 제1 반도체 층(110)에 이격되게 구비되어 상기 복수 개의 서브 픽셀을 정의하도록 구성된 격리 구조(115)와, 격리 구조(115)에 의해 정의된 제1 서브 픽셀(SP1)에 청색 광을 발광하도록 구성된 제1 활성층(121)을 포함한 제1 발광부(125), 및 격리 구조(115)에 의해 정의된 제2 서브 픽셀(SP2)에 구비된 로드 반도체 층(130)과, 로드 반도체 층(130)에 구비된 제2 활성층(131)을 포함하는 제2 발광부(135)를 포함할 수 있다.
제2 발광부(135)는 예를 들어 녹색 광을 발광하도록 구성될 수 있다. 로드 반도체 층(130)이 격리 구조(115) 사이에 구비되고, 제2 활성층(131)이 격리 구조(115) 사이의 상부에 위치될 수 있다.
제1 반도체 층(110)은 제1형 반도체를 포함할 수 있다. 예를 들면, 제1 반도체 층(110)은 n형 반도체를 포함할 수 있다. 또는 제1 반도체 층(110)은 p형 반도체를 포함할 수 있다. 제1 반도체 층(110)은 Ⅲ-Ⅴ족 계열의 n형 반도체, 예컨대, n-GaN을 포함할 수 있다. 또는, 제1 반도체 층(110)은 AlN층, 또는 AlxGa(1-x)N(0≤x≤1)층을 포함할 수 있다. 제1 반도체 층(110)은 단층 또는 다층 구조를 가질 수 있다.
제1 활성층(121)은 제1 반도체 층(110)의 상면에 마련될 수 있다. 제1 활성층(121)은 전자와 정공이 결합하면서 광을 발생시킬 수 있다. 제1 활성층(121)은 다중 양자 우물(MQW; multi-quantum well) 또는 단일 양자 우물(SQW; single-quantum well) 구조를 가질 수 있다. 제1 활성층(121)은 Ⅲ-Ⅴ족 계열의 반도체, 예컨대, GaN을 포함할 수 있다. 제1 활성층(121)은 예를 들어, InGaN층과 GaN층이 교대로 적층된 다중 양자 우물 구조를 가질 수 있다
제1 발광부(125)는 제2 반도체 층(123)을 더 포함할 수 있다. 제2 반도체 층(123)은 제2형 반도체 층을 포함할 수 있다. 예를 들어, 제2 반도체 층(123)은 p형 반도체 층을 포함할 수 있다. 제1 반도체 층(110)이 n형인 경우, 제2 반도체 층(123)은 p형일 수 있다. 제2 반도체 층(123)은 예를 들어, GaN층, AlN층, 또는 AlxGa(1-x)N(0≤x≤1)층을 포함할 수 있다. 예를 들어, p형 도펀트(dopant)로는 예를 들어, Mg, Ca, Zn, Cd, Hg 등이 사용될 수 있다.
제2 발광부(135)는 로드 반도체 층(130), 제2 활성층(131) 및 제3 반도체 층(133)을 포함할 수 있다. 제2 반도체 층(123)과 제3 반도체 층(133)에 각각 제1 전극(150)이 구비될 수 있다. 제1 전극(150)은 예를 들어, 서브 픽셀 단위로 전압을 인가할 수 있는 픽셀 전극일 수 있다.
제1 활성층(121)과 제2 반도체 층(123) 사이에 전자 차단층(122)이 더 구비될 수 있다. 그리고, 제2 활성층(131)과 제3 반도체 층(133) 사이에 전자 차단층(132)이 더 구비될 수 있다. 하지만, 전자 차단층(122)(132)은 생략될 수 있다.
한편, 격리 구조(115)는 예를 들어 이온 주입 영역을 포함할 수 있다. 여기서, 이온은 예를 들어, 질소(N) 이온, 보론(B) 이온, 아르곤(Ar) 이온, 또는 인(P) 이온 등을 포함할 수 있다. 이온 주입 영역에서는 전류가 주입되지 않으므로 광이 발광되지 않으며, 격리 구조(115)를 이온 주입 영역으로 구성하는 경우 메사 구조 없이 발광부를 형성할 수 있다. 다시 말하면, 격리 구조(115)에 의해 발광부가 구비되어, 에칭 공정 없이 마이크로 발광 소자 어레이 구조를 구현할 수 있다. 에칭 공정을 사용하는 경우 서브 픽셀의 사이즈를 줄이는 데 한계가 있는데, 격리 구조(115)에 의해 에칭 공정을 이용하지 않아도 되므로 작은 사이즈의 서브 픽셀을 제작 가능하여 고해상도 마이크로 발광 소자 어레이가 제작 가능하다.
도 1b는 제2 발광부(135)를 확대하여 도시한 개념도이다.
제1 반도체 층(110)은 도핑된 물질층이거나 무도핑(updoped) 물질층일 수 있다. 일 예에서, 제1 반도체 층(110)은 도핑된 GaN층 혹은 무도핑 GaN층일 수 있다. 로드 반도체 층(130)은 일정한 폭을 가지는 제1 부분(130A)과, 폭이 변하는 제2 부분(130B)을 포함하고, 제2 부분(130B)이 제1 경사면(S11)과, 제1 경사면(S11)과 마주하는 제2 경사면(S12)과, 제1 경사면(S11)과 제2 경사면(S12) 사이의 상부 면(130S)을 포함할 수 있다. 상부 면(130S)은 예를 들어 평면일 수 있다. 상부 면(130S)은 예를 들어, 제1 반도체 층(110)에 평행한 평면일 수 있다. 로드 반도체 층(130)은 예를 들어, GaN층, AlN층, 또는 AlxGa(1-x)N(0≤x≤1)층을 포함할 수 있다. 로드 반도체 층(130)은 제1 반도체 층(110)과 같은 물질을 포함할 수 있다.
제2 활성층(133)이 로드 반도체 층(130)의 상면에 구비될 수 있다.
제2 부분(130B)은 위로 갈수록 폭이 좁아질 수 있다. 설명의 편의를 위해, 로드 반도체 층(130)을 제1 부분(130A)과 제2 부분(130B)으로 구분하지만, 제1 부분과 제2 부분은 물리적 경계를 갖지 않는 동일 물질, 동일 조성의 단일 체일 수 있다. 제1 부분(130A)은 주어진 높이(H)와 주어진 직경(D)을 가질 수 있다. 제1 부분(130A)의 종횡비(aspect ratio), 곧 높이(H)와 직경(D)의 비(H/D)는 예를 들어, 0.05< H/D <20 범위를 가질 수 있다. 제1 부분(130A)은 이러한 종횡비를 만족하는 직경(D)을 가질 수 있는데, 일 예로 제1 부분(130A)의 직경(D)은 0.05㎛<D<2㎛ 범위를 가질 수 있다. 또한, 제1 부분(130A)은 상기 종횡비를 만족하는 높이(H)를 가질 수 있는데, 일 예로 제1 부분(130A_의 높이(H)는 0.5㎛<H<20㎛ 범위를 가질 수 있다. 제2 부분(130B)은 제1 부분(130A)으로부터 재성장된 부분일 수 있다. 제2 부분은 제1 경사면과, 제1 및 제2 경사면(S11, S12)은 상부면(130S)을 중심으로 좌우 대칭을 이룰 수 있다. 하지만, 이에 한정되는 것은 아니다. 일 예에서, 평면으로 본 제2 부분(130B)의 기하학적 형태는 육각형일 수 있다. 제1 경사면(S11)은 주어진 경사각(β)을 가질 수 있다. 경사각(β)은 제1 경사면(S11)으로부터 연장된 면과 상부면(130S) 사이의 각이다. 경사각(β)은, 예를 들면 47 내지 57 도 범위를 가질 수 있다. 제2 부분(130B)은 위로 갈수록 폭이 좁아지는 형태이므로, 상부면(130S)의 폭(D1)은 제1 부분(130A)의 폭(D)에 비해 좁을 수 있다. 상부면(130S)의 폭(D1)은 다음 식을 만족할 수 있다.
D1 = D-2 ×(h1/tanβ) <식 1>
여기서, D는 제1 부분(130A)의 폭을, h1은 제2 부분(130B)의 높이를, β는 경사각을 나타낸다. 제2 부분(130B)에 제2 활성층(131)이 구비될 수 있다. 제2 활성층(131)은 상부면(130S)과 제1 및 제2 경사면(S11, S12)을 덮을 수 있다. 상부면(130S)은 평평할 수 있다. 평평한 상부면(130S) 상에 제2 활성층(131)이 성장될 때 제2 활성층(131)의 두께와 조성이 균일할 수 있다. 제2 활성층(131)은 InGaN/GaN 층을 포함할 수 있으나, 이것으로 제한되지 않는다. 제2 활성층(131)이 평평한 상부면(130S) 상에 성장될 때, 제2 활성층(131)의 인듐(In) 분포 균일성이 제2 활성층(131)이 평평하지 않은 면 상에 성장될 때에 비해 상대적으로 높아질 수 있다. 제2 활성층(131)의 조성 분포와 두께 균일성이 높을 때 반치폭이 좁은 고효율의 녹색 광이 발광될 수 있다.
도 2는 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치를 도시한 것이다.
마이크로 발광 디스플레이 장치(200)는, 제1 반도체 층(210)과, 제1 반도체 층(210)에 이격되게 구비되어 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 제3 서브 픽셀(SP3)을을 정의하도록 구성된 격리 구조(215)와, 제1 서브 픽셀(SP1)에 청색 광을 발광하도록 구성된 제1 발광부(225), 제2 서브 픽셀(SP2)에 녹색 광을 발광하도록 구성된 제2 발광부(235), 제3 서브 픽셀(SP3)에 청색 광을 발광하도록 구성된 제3 발광부(255)를 포함할 수 있다.
제1 발광부(225)는 제1 반도체 층(210), 제1 활성층(221), 제2 반도체 층(223)을 포함할 수 있다. 제1 발광부(225)는 도 1을 참조하여 설명한 제1 발광부(125)와 실질적으로 동일한 구성과 동작을 하므로 여기서는 상세한 설명을 생략한다. 제2 발광부(235)는 로드 반도체 층(230)과, 제2 활성층(231)과, 제3 반도체 층(233)을 포함할 수 있다. 제2 발광부(235)는 도 1A 및 도 1B를 참조하여 설명한 제2 발광부(135)와 실질적으로 동일한 구성과 동작을 한다.
제3 발광부(265)는 제1 반도체 층(210), 제3 활성층(251) 및 제4 반도체 층(253)을 포함할 수 있다. 제3 발광부(255)는 청색 광을 발광하도록 구성될 수 있다. 제3 발광부(255)는 제1 발광부(225)와 실질적으로 동일하게 구성될 수 있다. 제3 활성층(251)과 제4 반도체 층(253) 사이에 전자 차단층(252)이 더 구비될 수 있다.
제1 전극(250)은 제1 활성층(221), 제2 활성층(231), 및 제3 활성층(251)에서 발광되어 나온 광을 반사시키도록 반사 재질을 포함할 수 있다. 제1 전극(250)은 예를 들어, Ag, Au, Al, Cr 또는 Ni, 또는 이들의 합금을 포함할 수 있다. 제1 전극(250)은 픽셀 전극으로, 서브 픽셀을 독립적으로 구동할 수 있다. 제1 전극(250)은 서로 이격되어 배치되고, 제1 활성층(221), 제2 활성층(231), 및 제3 활성층(251)에 각각 대향하여 배치될 수 있다. 제1 전극(250)의 양측 단부에 전류 차단층(current blocking layer)(240)이 더 구비될 수 있다. 전류 차단층(240)은 인접한 다른 서브 픽셀 영역으로 전류가 누설되는 것을 방지할 수 있다. 전류 차단층(240)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 전류 차단층(240)은 격리 구조(215)의 일 면과 제1 전극(250) 사이에 적어도 일부 중첩되도록 구비될 수 있다. 전류 차단층(240)은 격리 구조(240)에 대응되게 배치될 수 있다.
본 실시 예에서는, 제1 서브 픽셀(SP1)에서 청색 광을 발광하고, 제2 서브 픽셀(SP2)에서 녹색 광을 발광하고, 제3 서브 픽셀(SP3)에서 청색 광을 발광하며, 제3 서브 픽셀(SP3)에서 발광된 청색 광을 적색 광으로 변환하여 풀 칼라 영상을 표시할 수 있다. 이에 대해서는 후술하기로 한다.
도 3은 예시적인 실시 예에 따른 마이크로 발광 디스플레이 장치를 도시한 것이다.
마이크로 발광 디스플레이 장치(300)는, 제1 반도체 층(110)과, 제1 반도체 층(110)에 이격되게 구비된 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 제3 서브 픽셀(SP3)을 정의하도록 구성된 격리 구조(115)와, 제1 서브 픽셀(SP1)에 청색 광을 발광하도록 구성된 제1 발광부(125), 제2 서브 픽셀(SP2)에 녹색 광을 발광하도록 구성된 제2 발광부(135), 제3 서브 픽셀(SP3)에 적색 광을 발광하도록 구성된 제3 발광부(355)를 포함할 수 있다.
본 실시 예에서 도 1A와 도 1B에서 사용한 참조 번호와 동일한 참조 번호를 사용하는 구성 요소는 도 1A와 도 1B를 참조하여 설명한 것과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다.
제3 발광부(355)는 제1 반도체 층(110)에 이격되게 배열된 복수 개의 나노 로드 반도체 층(360)과, 복수 개의 나노 로드 반도체 층(360)에 구비된 제3 활성층(361) 및 제3 활성층(361)에 구비된 제4 반도체 층(363)을 포함할 수 있다. 제3 활성층(361)과 제4 반도체 층(363) 사이에 전자 차단층(362)이 더 구비될 수 있다.
도 4는 제3 발광부(355)를 확대하여 나타낸 것이다. 여기서, 전자 차단층(362)은 생략되었다.
제1 반도체 층(110)은, 예를 들면, n형 반도체를 포함할 수 있다. 하지만, 반드시 이에 한정되는 것은 아니며, 경우에 따라 제1 반도체 층(110)은 p형 반도체를 포함할 수도 있다. 제1 반도체 층(110)은 Ⅲ-Ⅴ족 계열의 n형 반도체, 예컨대, n-GaN을 포함할 수 있다. 제1 반도체 층(110)은 단층 또는 다층 구조를 가질 수 있다. 예컨대, 제1 반도체 층(110)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도전성 도펀트가 도핑된 반도체 층을 포함할 수 있다.
제1 반도체 층(110)에 나노 로드 반도체 층(360)이 이격되게 배열될 수 있다. 나노 로드 반도체 층(360)은 제1 반도체 층(110)과 동일한 물질을 포함할 수 있다. 나노 로드 반도체 층(360)이 상부에 경사면과 평면을 포함할 수 있다. 이에 따라, 제3 활성층(361)도 상부에 경사면과 평면을 포함할 수 있다.
제3 활성층(361)은 나노 로드 반도체 층(360)에 구비될 수 있다. 제3 활성층(361)은 전자와 정공이 결합하면서 광을 발생시킬 수 있으며, 다중 양자 우물(MQW; Multi-Quantum Well) 구조 또는 단일 양자 우물(SQW; Single-Quantum Well) 구조를 가질 수 있다. 제3 활성층(361)은 Ⅲ-Ⅴ족 계열의 반도체, 예컨대, InGaN, GaN, AlGaN, AlInGaN 등을 포함할 수 있다.
제4 반도체 층(363)은 제3 활성층(361)에 구비되며, 나노 로드 반도체 층(360)과 상이한 타입의 반도체 층을 포함할 수 있다. 예를 들어, 제4 반도체 층(363)은 p형 반도체 층을 포함할 수 있다. 제4 반도체 층(363)은, 예컨대, InAlGaN, GaN, AlGaN 및/또는 InGaN을 포함하며, Mg 등과 같은 도전성 도펀트가 도핑된 반도체 층일 수 있다.
이하에서, 제3 발광부(355)의 발광 작용에 대해 설명한다. 활성층에서 전자와 정공의 재결합에 의해 광이 발광된다. 활성층 내의 물질 함량에 따라 방출되는 광의 파장이 다를 수 있다. 예를 들어, In의 함량이 많을수록 방출되는 광의 파장은 커진다. 예를 들어, 활성층의 In 함량이 약 15%인 경우, 활성층은 약 450nm의 청색광을 방출하고, 활성층의 In 함량이 약 25%인 경우, 활성층은 약 520nm의 녹색광을 방출할 수 있다. 그리고, 활성층의 In 함량이 약 35%인 경우, 활성층은 약 630nm의 적색광을 방출할 수 있다.
한편, 일반적으로 활성층은 In 함량이 많아져서 방출되는 광의 파장이 커질수록 발광 다이오드의 효율이 떨어진다. 도 5는 일반적인 활성층의 파장에 따른 발광 효율을 나타내는 그래프이다. 도 5에 도시된 바와 같이, 활성층이 약 450nm의 청색광을 방출하는 물질로 형성된 경우, 외부 양자 효율(External Quantum Efficiency)의 최대값은 약 0.7이다. 그러나, 활성층이 약 630nm의 적색광을 방출하는 물질로 형성된 경우, 외부 양자 효율의 최대값은 0.1보다 작아진다. 이는 In의 함량이 많아질수록, 활성층 내 물질들, 예를 들어, InGaN과 GaN간의 격자 불일치(lattice mismatch)가 발생하기 때문이다. 이러한 격자 불일치는 활성층 내 물질에 스트레인을 유발하거나, 결함(defect)을 발생시킬 수 있고, 스트레인은 활성층의 상 분리(phase separation)를 초래할 수 있다.
도 6a는 릴렉스 상태에 있는 InxGa(1-y)N의 물질 함량에 따른 상 분리 상태를 나타내는 그래프이고, 도 6b는 스트레인 상태에 있는 InxGa(1-y)N의 물질 함량에 따른 상 분리 상태(phase separation)를 나타내는 그래프이다.
도 6a에 도시된 바와 같이, 릴렉스된 상태에 있는 InxGa(1-y)N이 0.5이하의 In 함량을 포함하는 경우, 온도에 따라 InxGa(1-y)N은 스피노달 상태 또는 바이노달 상태일 수 있다. 특히, In 함량이 약 0.3 내지 0.5인 경우 대부분의 온도 범위에서 InxGa(1-y)N가 스피노달 상태에 있게 된다. 스피노달 상태에서는 활성층이 불안정해질 수 있으며, 이러한 활성층을 포함하는 발광 다이오드는 제조 공정에서 문제가 발생될 수 있다.
도 6b에 따르면, 스트레인 상태에 있는 InxGa(1-y)N가 0.5이하, 예를 들어, 0.3 내지 0.5의 In 함량을 포함하는 경우, 활성층은 모든 온도 범위에서 바이노달 상태에 있게 된다. 따라서, In 함량이 0.5 이하이고 스트레인 상태에 있으면 InxGa(1-y)N은 온도와 상관없이 안정적인 상태를 유지할 수 있음을 의미한다. 이러한 스트레인 상태는 활성층이 격자 불일치를 가질 때 발생된다.
격자 불일치에 의해 발생하는 스트레인은, 활성층의 두께나 폭이 커지면 디스로케이션(dislocation)과 같은 결함이 발생되면서 소멸될 수 있다. 따라서, 스트레인 상태를 유지하면서, 결함이 발생되지 않는 활성층을 형성하는 것이 필요하다.
스트레인 상태를 유지하면서 상 분리가 발생되지 않는 활성층의 폭 및 두께는 활성층 내 물질들의 격자 상수에 의해 결정될 수 있다. 도 7은 일 실시예에 따른 발광부의 활성층의 물질 별 스트레인을 유지할 수 있는 폭 및 두께의 관계를 도시한 도면이다. 도 7에 도시된 바와 같이, 물질에 따라 스트레인을 유지할 수 있는 활성층의 폭 및 두께가 달라질 수 있다. 또한, 같은 물질이라 할지라도 폭이 커질수록 스트레인을 유지할 수 있는 두께는 작아진다. 예를 들어, GaN층상에 150nm이상의 폭을 갖는 In0.5Ga0.5N을 적층하고자 한다면, 약 0.5nm이하의 두께로 적층하여야 In0.5Ga0.5N이 스트레인을 유지할 수 있다. 그러나, 0.5nm이하의 두께로 층을 적층하는 것은 공정상 어려움을 야기할 수 있다.
이와 같은 공정상의 어려움을 극복하기 위해 활성층의 폭을 줄여서 스트레인을 유지할 수 있다. 예를 들어, 1nm 이상의 두께로 In0.5Ga0.5N을 적층하고자 하는 경우, 폭을 30nm이하로 형성함으로써 결함 발생과 상 분리를 줄이고 스트레인을 유지할 수 있다. 특히, 격자 불일치(lattice mismatch)가 큰 물질들을 적층하는 경우, 폭을 제한하는 것이 결함 발생을 효과적으로 줄일 수 있다.
다시 도 4를 참조하면, 일 실시예에 따른 제3 발광부(355)의 나노 로드 반도체 층(360)과, 제3 활성층(361)이 나노 크기의 폭(W)을 가질 수 있다. 예를 들어, 제3 활성층(361)의 폭(W)은 약 10nm 이상 약 100nm이하의 범위를 가질 수 있다. 그리고, 나노 로드 반도체 층(360) 사이의 피치(P)는 10㎛이하, 예를 들어, 약 20nm이상 약 300nm이하의 범위를 가질 수 있다. 제3 활성층(361)의 두께는 1nm이상 100nm이하의 범위를 가질 수 있다. 이와 같이, 제3 활성층(361)의 폭(W)을 작게 하여 제3 활성층(361) 내의 격자 불일치 또는 나노 로드 반도체 층(360)과 제3 활성층(361) 사이의 격자 불일치가 크더라도 결함 발생을 줄일 수 있다.
제3 활성층(361)의 폭과 두께를 조절하면, In의 함량이 높은 경우에도 결함 발생이 방지되어 광 효율이 높은 광이 방출될 수 있다. 예를 들어, 제3 활성 층(361)은 InxGa1-xN (0≤x≤1)을 포함할 수 있으며, In함량은 적색광을 방출할 수 있는 35%이상일 수 있다.
한편, 제3 발광부(355)는 약 1㎛이하, 예를 들어, 약 600nm이하의 폭(W1)을 가질 수 있다
나노 로드 반도체 층(360)은 제3 활성층(361)이 성장할 때 씨드층 역할을 하며, 폭이 좁기 때문에 나노 로드 반도체 층(360)과 제3 활성층(361) 간의 격자 불일치가 있더라도 결함을 발생시키지 않을 수 있다. 따라서, 제3 활성층(361)이 효율적으로 적색 광을 발광할 수 있다.
도 8은 예시적인 실시예에 따른 마이크로 발광 디스플레이 장치를 도시한 것이다.
마이크로 발광 디스플레이 장치(1400)는 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)을 포함할 수 있다. 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)은 각각 다른 칼라 광을 발광할 수 있다. 마이크로 발광 디스플레이 장치(1400)는 지지 기판(1410)과, 지지 기판(1410)에 구비된 구동층(1430), 구동층(1430)에 구비된 발광층(1440)을 포함할 수 있다.
지지 기판(1410)은 성장용 기판이 아니라 그 위에 구동층(1430)을 지지하기 위한 기판일 수 있다. 예를 들어, 지지 기판(1410)으로는 실리콘 기판, 글라스 기판, 사파이어 기판, 또는 Si02가 코팅된 실리콘 기판 등이 사용될 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 기판(210)은 다른 다양한 재질이 사용될 수 있다.
구동층(1430)은 발광층(1440)을 서브 픽셀 별로 전기적으로 구동하기 위한 구동 소자(1435)를 포함할 수 있다. 구동 소자(1435)는 예를 들어 트랜지스터, 박막 트랜지스터(TFT), 또는 고전자 이동도 트랜지스터(HEMT)를 포함할 수 있다. 예를 들어, 구동 소자(1435)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함할 수 있다. 구동층(1430)은 적어도 하나의 절연층을 더 포함할 수 있다. 예를 들어, 적어도 하나의 절연층은 제1 절연층(1431)과 제2 절연층(1432)을 포함할 수 있다. 제2 절연층(1431)은 예를 들어, 게이트 산화물일 수 있다. 구동층(1430)과 발광층(1440) 사이에 제3 절연층(1437)이 더 구비될 수 있다.
지지 기판(1410)과 구동층(1430) 사이에 결합층(1420)이 구비될 수 있다. 결합층(1420)은 지지 기판(1410)에 구동층(1430)을 결합하기 위한 것으로, 예를 들어, 접착층(adhesive layer) 또는 다이렉트 본딩층을 포함할 수 있다. 접착층은 예를 들어, 에폭시, SOG(spin on glass), 또는 BCB(benzocyclobutene) 등을 포함할 수 있다. 다이렉트 본딩층은 예를 들어 플라즈마 또는 이온 빔 처리 등에 의해 형성될 수 있다. 결합층(1420)은 지지 기판(1410)에 구동층(1430)을 물리적으로 결합하기 위한 것으로, 전기적인 연결이 필요 없는 본딩 방법으로 지지 기판(1410)에 구동층(1430)을 결합시킬 수 있다. 결합층(1420)은 예를 들어, 본딩 과정에서 소스 전극(S)과 드레인 전극(D)을 덮을 수 있다.
한편, 지지 기판(1410)은 CMOS(complementary metal-oxide semiconductor) 백플레인(backplane)에 사용되는 기판일 수 있다. 이 경우 지지 기판(1410)과 구동층(1430)이 CMOS 백플레인을 구성할 수 있다. 지지 기판(1410)과 구동층(1430)이 CMOS 백플레인을 구성하는 경우에는 결합층(1420)이 구비되지 않을 수 있다.
발광층(1440)은 마이크로 발광 소자 어레이, 예를 들어, 마이크로 LED 어레이를 포함할 수 있다. 발광층(1440)은 제1 파장 광, 예를 들어, 청색 광을 발광하는 제1 발광부(225), 제2 파장 광, 예를 들어, 녹색 광을 발광하는 제2 발광부(235), 및 제3 파장 광, 예를 들어 청색 광을 발광하는 제3 발광부(255)를 포함할 수 있다. 제1 발광부(225), 제2 발광부(235), 및 제3 발광부(255)는 도 2를 참조하여 설명한 바와 같으므로 여기서는 상세한 설명을 생략하며, 각 발광부의 도면 부호는 도 2를 따르며, 도 8에서는 편의상 도면 부호를 생략한다. 도 8에서는 발광층(1440)이 도 2에 도시된 구조를 뒤집어 배치한 것과 같다.
발광층(1440)은 제1 발광부(225), 제2 발광부(235), 및 제3 발광부(255)의 각 활성층으로부터의 광이 서브 픽셀 단위로 발광되도록 격리 구조(215)를 가질 수 있다. 다시 말하면, 발광층(1440)은 이웃하는 서브 픽셀 사이에 격리 구조(215)를 가질 수 있다.
제2 반도체 층(223), 제3 반도체 층(233), 및 제4 반도체 층(253)에 각각 전기적으로 연결되는 제1 전극(250)이 구비되고, 제1 반도체 층(210)에 전기적으로 연결되는 제2 전극(1446)이 구비될 수 있다. 제1 전극(250)이 픽셀 전극이고, 제2 전극(1446)이 공통 전극일 수 있다. 제2, 제3 및 제4 반도체 층(223)(233)(253)이 p형 반도체를 포함하는 경우, 제1 전극(250)이 p형 전극이고, 제1 반도체 층(210) 이 n형 반도체를 포함하는 경우, 제2 전극(446)이 n형 전극일 수 있다.
구동 소자(1435)가 제1 전극(250)에 전기적으로 연결되고, 구동 소자(1435)에 의해 제1 전극(250)에 전원을 온-오프 제어할 수 있다. 그러므로, 구동 소자(1435)는 제1, 제2 및 제3 서브 픽셀(SP1)(SP2)(SP3) 중 원하는 적어도 하나의 서브 픽셀을 선택적으로 구동시킬 수 있다.
구동층(1430)과 발광층(1440) 사이에 절연층(1437)이 더 구비될 수 있다. 절연층(1437)에 구동 소자(1435)와 제1 전극(250)이 전기적으로 연결되도록 비아(1438)가 더 구비될 수 있다.
제2 전극(1446)은 투명 전극 또는 불투명 전극으로 형성될 수 있다. 투명 전극은 예를 들어, ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), 또는 IGZO 등을 포함할 수 있다. 제2 전극(1446)이 불투명 전극인 경우 각 활성층으로부터 발광된 광이 투과될 수 있도록 제2 전극(1446)이 윈도우 영역(1449)을 더 포함할 수 있다. 윈도우 영역(1449)은 각 활성층에 대응되는 위치에 구비될 수 있다. 제2 전극(1446)이 투명 전극으로 형성되는 경우에는, 제2 전극(1446)은 윈도우 영역 없이 제1 반도체 층(210)의 전체를 덮도록 배치될 수 있다.
본 실시예에서는 제1 발광부(225), 제2 발광부(235) 및 제3 발광부(255)에서 발광된 광 중 하부로 향한 광은 제1 전극(250)에 의해 반사되어 상부로 향하고, 제1 발광부(225), 제2 발광부(235) 및 제3 발광부(255)에서 측 방향으로 나간 광은 격리 구조(215)에 메사 구조가 없으므로 흡수되거나 산란되지 않고 상부로 나갈 수 있다. 따라서, 발광 효율이 향상될 수 있다. 또한, 격리 구조(215)에 의해 서브 픽셀의 사이즈를 작게 할 수 있으므로 해상도를 높일 수 있다. 또한, 본 실시예는 제1 전극(250)과 제2 전극(1446)이 각 활성층을 기준으로 상하로 배치되는 수직 전극 구조를 가질 수 있다. 제2 전극(1446)이 제1 반도체 층(210)에 배치되어 비아홀 공정 없이 제2 전극(1446)을 제조할 수 있으므로 메사 구조 없이 전극을 형성할 수 있다.
제1 반도체 층(210)의 상부에는 제1, 제2 및 제3 발광부(225)(235)(255)에서 발광되는 광에 의해 서로 다른 칼라 광들을 방출하는 복수의 색 변환층(1451)(1452)(1453)이 구비될 수 있다. 제1 발광부(225)와 제3 발광부(255)는 예를 들어 청색 광을 발광할 수 있다. 제2 발광부(235)는 예를 들어, 녹색 광을 발광할 수 있다. 색 변환층(1451)(1452)(1453)은 각 서브 픽셀(SP1)(SP2)(SP3)에 대응하여 마련될 수 있다. 복수의 색 변환층(1451)(1452)(1453)은 예를 들어, 청색 변환층, 녹색 변환층, 적색 변환층을 포함할 수 있다. 청색 변환층(1451)은 청색 서브 픽셀에, 녹색 변환층(1452)은 녹색 서브 픽셀에, 적색 변환층(1453)은 적색 서브 픽셀에 대응할 수 있다.
청색 변환층(1451)은 예를 들어, 청색 광을 발광하도록 하는 물질을 포함하거나, 제1 발광부(225)에서 발광된 청색 광을 통과시키는 투과층일 수 있다.
청색 변환층(1451)은 제1 발광부(225)로부터 방출되는 청색 광을 투과시켜 외부로 방출할 수 있다. 청색 변환층(1451)은 투과 특성이 좋은 포토레지스트나 광 산란제를 더 포함할 수 있다.
녹색 변환층(1452)은 제2 발광부(235)로부터 방출되는 녹색 광을 발광하도록 하는 물질을 포함하거나, 제2 발광부(235)에서 발광된 녹색 광을 통과시키는 투과층일 수 있다.
적색 변환층(1453)은 제3 발광부(255)로부터 방출되는 청색 광을 적색 광으로 변환할 수 있다. 적색 변환층(1453)은 청색광에 의해 여기되어 적색광을 방출하는 소정 크기의 양자점들(QD: Quantum Dots)을 포함할 수 있다. 양자점은 코어부와 껍질부를 갖는 코어-쉘(core-shell) 구조를 가질 수 있으며, 또한 쉘(shell)이 없는 입자 구조를 가질 수도 있다. 코어-쉘(core-shell) 구조는 싱글-쉘(single-shell) 또는 멀티-쉘(multi-shell)을 가질 수 있다. 멀티-쉘(multi-shell)은, 예컨대, 더블-쉘(double-shell)일 수 있다.
양자점은, 예컨대, Ⅱ-Ⅵ족 계열 반도체, Ⅲ-Ⅴ족 계열 반도체, Ⅳ-Ⅵ족 계열 반도체, Ⅳ족 계열 반도체 및 그래핀 양자점 중 적어도 하나를 포함할 수 있다. 구체적인 예로서, 양자점은 Cd, Se, Zn, S 및 InP 중 적어도 하나를 포함할 수 있지만, 이에 한정되지는 않는다. 각 양자점은 수십 nm 이하의 지름, 예컨대, 약 10 nm 이하의 지름을 가질 수 있다. 또한, 적색 변환층(1453)은 청색 광에 의해 여기되어 적색광을 방출하는 형광체(phosphor)를 포함할 수도 있다. 한편, 적색 변환층(1453)은 투과 특성이 좋은 포토레지스트(photoresist)나 녹색광을 균일하게 방출시키는 광 산란제를 더 포함할 수 있다.
청색 변환층, 녹색 변환층, 적색 변환층(1451)(1452)(1453)이 상부로 갈수록 폭이 넓어지는 단면 형상을 가질 수 있다. 이웃하는 색 변환층(1451)(1452)(1453) 사이에는 격벽(1450)이 구비될 수 있다. 격벽(1450)의 측면에 반사막(1455)이 더 구비되어 각 색 변환층에서 변환되어 나오는 광의 추출 효율을 높일 수 있다. 또는, 격벽(1450)이 광 흡수를 위한 블랙 매트릭스(black matrix)로 구성되는 것도 가능하다. 블랙 매트릭스는 청색 변환층(1451), 녹색 변환층(1452) 및 적색 변환층(1453) 사이의 크로스토크(crosstalk)를 방지하여 콘트라스트(contrast)를 향상시킬 수 있다.
제1, 제2 및 제3 서브 픽셀(SP1)(SP2)(SP3)에서 각각 청색 광, 녹색 광, 적색 광이 방출되고, 제1 전극(250)과 제2 전극(1446)에 주입되는 전류 량에 의해 광량이 제어되므로 칼라 영상이 표시될 수 있다. 서브 픽셀의 사이즈를 줄이더라도 격리 구조에 의해 이웃하는 서브 픽셀로 광이 누광되는 것이 감소되거나 방지되어 디스플레이 장치의 해상도를 높일 수 있다. 또한, 본 실시 예에서 색 변환층 중에서 적색 광으로 변환하기 위한 색 변환층을 구비하고, 청색 광과 녹색 광은 그대로 투과될 수 있으므로, 광 효율을 높이고, 색 변환층의 제조 공정을 줄일 수 있다.
도 9는 다른 실시 예에 따른 마이크로 발광 디스플레이 장치를 도시한 것이다.
마이크로 발광 디스플레이 장치(1500)는 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)을 포함할 수 있다. 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)은 각각 다른 칼라 광을 발광할 수 있다. 마이크로 발광 디스플레이 장치(1500)는 지지 기판(1510)과, 지지 기판(1510)에 구비된 구동층(1530), 구동층(1530)에 구비된 발광층(1540)을 포함할 수 있다.
지지 기판(1430)은 성장용 기판이 아니라 그 위에 구동층(1530)을 지지하기 위한 기판일 수 있다. 예를 들어, 기판(1510)으로는 실리콘 기판, 글라스 기판, 사파이어 기판, 또는 Si02가 코팅된 실리콘 기판 등이 사용될 수 있다. 구동층(1530)은 발광층(1540)을 서브 픽셀 별로 전기적으로 구동하기 위한 구동 소자(1535)를 포함할 수 있다. 구동 소자(1535)는 예를 들어 트랜지스터, 박막 트랜지스터(TFT), 또는 고전자 이동도 트랜지스터(HEMT)를 포함할 수 있다. 예를 들어, 구동 소자(1535)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함할 수 있다. 구동층(1530)은 적어도 하나의 절연층을 더 포함할 수 있다. 예를 들어, 적어도 하나의 절연층은 제1 절연층(1531)과 제2 절연층(1532)을 포함할 수 있다. 제2 절연층(1531)은 예를 들어, 게이트 산화물일 수 있다. 구동층(1530)과 발광층(1540) 사이에 제3 절연층(1537)이 더 구비될 수 있다.
지지 기판(1510)과 구동층(1530) 사이에 결합층(1520)이 구비될 수 있다. 결합층(1520)은 지지 기판(1510)에 구동층(1530)을 결합하기 위한 것으로, 예를 들어, 접착층(adhesive layer) 또는 다이렉트 본딩층을 포함할 수 있다.
발광층(1540)은 마이크로 발광 소자 어레이, 예를 들어, 마이크로 LED 어레이를 포함할 수 있다. 발광층(1540)은 제1 파장 광, 예를 들어, 청색 광을 발광하는 제1 발광부(325), 제2 파장 광, 예를 들어, 녹색 광을 발광하는 제2 발광부(335), 및 제3 파장 광, 예를 들어 적색 광을 발광하는 제3 발광부(355)를 포함할 수 있다. 제1 발광부(325), 제2 발광부(335), 및 제3 발광부(355)는 도 3을 참조하여 설명한 바와 같으므로 여기서는 상세한 설명을 생략하며, 각 발광부의 도면 부호는 도 3을 따르며, 도 9에서는 도면 부호를 생략한다. 도 9에서는 발광층(1540)이 도 3에 도시된 구조를 뒤집어 배치한 것과 같다.
발광층(1540)은 제1 발광부(325), 제2 발광부(335), 및 제3 발광부(355)의 각 활성층으로부터의 광이 서브 픽셀 단위로 발광되도록 격리 구조(315)를 가질 수 있다. 다시 말하면, 격리 구조(315)에 의해 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 제3 서브 픽셀(SP3)이 정의될 수 있다.
제2 반도체 층(323), 제3 반도체 층(333), 및 제4 반도체 층(353)에 각각 전기적으로 연결되는 제1 전극(350)이 구비되고, 제1 반도체 층(310)에 전기적으로 연결되는 제2 전극(1546)이 구비될 수 있다. 제1 전극(350)이 픽셀 전극이고, 제2 전극(1546)이 공통 전극일 수 있다. 제2, 제3 및 제4 반도체 층(323)(333)(353)이 p형 반도체를 포함하는 경우, 제1 전극(350)이 p형 전극이고, 제1 반도체 층(310) 이 n형 반도체를 포함하는 경우, 제2 전극(1546)이 n형 전극일 수 있다.
구동 소자(1535)가 제1 전극(350)에 전기적으로 연결되고, 구동 소자(1535)에 의해 제1 전극(350)에 전원을 온-오프 제어할 수 있다. 그러므로, 구동 소자(1535)는 제1, 제2 및 제3 서브 픽셀(SP1)(SP2)(SP3) 중 원하는 적어도 하나의 서브 픽셀을 선택적으로 구동시킬 수 있다.
구동층(1530)과 발광층(1540) 사이에 절연층(1537)이 더 구비될 수 있다. 절연층(1537)에 구동 소자(1535)와 제1 전극(350)이 전기적으로 연결되도록 비아(1538)가 더 구비될 수 있다.
제2 전극(1546)은 투명 전극 또는 불투명 전극으로 형성될 수 있다. 투명 전극은 예를 들어, ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), 또는 IGZO 등을 포함할 수 있다. 제2 전극(1546)이 불투명 전극인 경우 각 활성층으로부터 발광된 광이 투과될 수 있도록 제2 전극(1546)이 윈도우 영역(1549)을 더 포함할 수 있다. 윈도우 영역(1549)은 각 활성층에 대응되는 위치에 구비될 수 있다. 제2 전극(1546)이 투명 전극으로 형성되는 경우에는, 제2 전극(1546)은 윈도우 영역 없이 제1 반도체 층(310)의 전체를 덮도록 배치될 수 있다.
본 실시 예에서는 제1, 제2 및 제3 서브 픽셀(SP1)(SP2)(SP3)에서 각각 청색 광, 녹색 광, 적색 광이 방출되고, 제1 전극(350)과 제2 전극(1546)에 주입되는 전류 량에 의해 광량이 제어되므로 칼라 영상이 표시될 수 있다. 본 실시 예에서는 색 변환층 또는 칼라 필터 층 없이 칼라 영상을 표시할 수 있으므로, 광 효율을 높이고, 제조 공정의 효율성을 높일 수 있다.
도 10 내지 도 24는 일 실시 예에 따른 마이크로 발광 디스플레이 제조 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 제1 반도체 층(410)에 제1 층(415)을 형성한다. 제1 반도체 층(410)은 n형 반도체 층을 포함할 수 있다. 하지만, 경우에 따라서는 제1 반도체 층(410)은 p형 반도체 층을 포함할 수 있다. 예를 들어, 제1 반도체 층(410)은 n형 GaN을 포함할 수 있다. 제1 층(415)은 활성층이 형성될 층으로, 예를 들어 GaN을 포함할 수 있다. 제1 층(415)에 제2 반도체 층(420)이 형성된다. 제2 반도체 층은 예를 들어, p형 반도체 층을 포함할 수 있다. 제2 반도체 층(420)은 예를 들어 p형 GaN을 포함할 수 있다.
제1 층(415)과 제2 반도체 층(420) 사이에 전자 차단층(417)을 더 형성할 수 있다. 전자 차단층(417)은 예를 들어, AlGaN을 포함할 수 있다.
도 11을 참조하면, 마스크(미도시)를 이용하여 제1 층(415), 전자 차단층(417)과, 제2 반도체 층(420)에 격리 구조(425)를 형성할 수 있다. 상기 마스크는 예를 들어 이온 주입용 마스크일 수 있다. 예를 들어, 제1 층(415)과 제2 반도체 층(420)의 소정 영역에 이온을 주입하여 격리 구조(420)를 형성할 수 있다. 이온은 예를 들어, 질소(N) 이온, 보론(B) 이온, 아르곤(Ar) 이온, 또는 인(P) 이온 등을 포함할 수 있다. 하지만, 이온이 여기에 한정되지는 않는다. 격리 구조(425)의 두께는 다양하게 결정될 수 있다. 격리 구조(425)는 예를 들어, 제1 폭(A1)을 가지는 제1 격리 구조(425a)와 제2 폭(A2)을 가지는 제2 격리 구조(425b)를 포함할 수 있다. 제2 폭(A2)이 제1 폭(A1)보다 클 수 있다.
격리 구조(425)에 의해 서로 이격된, 제1 활성층(415A)이 형성될 수 있다. 또한, 격리 구조(425)에 의해 제2 반도체 층(420a)이 형성될 수 있다. 서로 이격된 제1 활성층(415A)과 제2 반도체 층(420a)이 서브 픽셀 영역을 한정할 수 있다. 격리 구조(425)에 의해 마이크로 발광 구조 어레이, 예를 들어 마이크로 LED 어레이가 형성될 수 있다.
도 12를 참조하면, 제2 반도체 층(420a)과 격리 구조(425) 위에 제 2층(430)을 증착할 수 있다. 제2 층(430)은 포토레지스트 및 에칭 공정을 통해 형성될 수 있다. 제2 층(430)은 예를 들어, 절연 물질로 형성될 수 있다. 제2 층(430)은 전류 차단층으로 기능할 수 있다. 제2 격리 구조(425b)의 제1 영역(435)이 개방되도록 제2 층(430)을 패터닝한다.
도 13을 참조하면, 노출된 제2 격리 구조(425b)의 제1 영역(435)을 식각하여 재성장 영역(440)을 형성할 수 있다. 재성장 영역(440)은 제2 격리 구조(425)를 관통하는 깊이까지 형성될 수 있다.
도 14를 참조하면, 재성장 영역(440)에 반도체 층(450)을 재성장한다. 반도체 층(450)은 예를 들어, 제1 반도체 층(410)과 같은 물질을 포함할 수 있다. 반도체 층(450)은 예를 들어, n형 GaN을 포함할 수 있다. 반도체 층(450)은 성장 속도의 차이에 따라 중심 부분의 두께가 주변 부분의 두께보다 크게 성장될 수 있다. 반도체 층(450)은 중심 부분이 뾰족한 형상을 가질 수 있다.
도 15를 참조하면, 반도체 층(450)을 평탄화하여 로드 반도체 층(450A)을 형성할 수 있다. 반도체 층(450)은 예를 들어, KOH, TMAH(수산화테트라메팅암모늄)의 식각액을 이용하여 식각함으로써 평탄화할 수 있다. 그리고, 평탄화된 반도체 층을 재성장하여 로드 반도체 층(450A)을 형성할 수 있다. 평탄화된 반도체 층을 재성장함으로써 로드 반도체 층(450A)의 상부 면에 평면을 형성할 수 있다. 로드 반도체 층(450A)는 예를 들어, 절두 피라미드 형상을 가질 수 있다. 로드 반도체 층(450A)은 도 1B를 참조하여 설명한 구성과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다.
도 16을 참조하면, 로드 반도체 층(450A)에 제2 활성층(455)을 형성하고, 제2 활성층(455)에 제3 반도체 층(458)을 형성할 수 있다. 제2 활성층(455)은 다중 양자 우물(MQW; multi-quantum well) 또는 단일 양자 우물(SQW; single-quantum well) 구조를 가질 수 있다. 제2 활성층(455)은 Ⅲ-Ⅴ족 계열의 반도체, 예컨대, GaN을 포함할 수 있다. 제2 활성층(455)은 GaN/InGaN의 다중 양자 우물 구조를 가질 수 있다. 제2 활성층(455)은 예를 들어, In의 조성과, 두께의 균일성을 조절하여 녹색 광을 발광하도록 구성될 수 있다. 제2 활성층(455)은 평탄화 공정과 재성장 공정을 통해 In의 조성과 두께의 균일성이 높아지고, 그럼으로써 녹색 광의 파장 반치폭을 좁힐 수 있고, 순도 높은 녹색 광을 발광할 수 있다.
제3 반도체 층(458)은 p형 반도체를 포함할 수 있다. 제3 반도체 층(458)은 Ⅲ-Ⅴ족 계열의 p형 반도체, 예컨대, p-GaN을 포함할 수 있다. 제3 반도체 층(458)은 단층 또는 다층 구조를 가질 수 있다.
제3 반도체 층(458)을 형성한 후, 제2 층(430)을 패터닝하여 제1 활성층(415A)이 형성된 제2 영역(451)을 노출시킬 수 있다.
도 17을 참조하면, 도 16에 도시된 구조물에 전도성 물질을 증착하고 에칭을 통해 서브 픽셀 단위로 이격된 제1 전극(460)을 형성할 수 있다. 제1 전극(460)은 서브 픽셀 단위로 동작하는 픽셀 전극일 수 있다. 제1 전극(460)은 반사 재질의 전도성 물질로 형성될 수 있다. 제1 전극(460)은 예를 들어, Ag, Au, Al, Cr 또는 Ni, 또는 이들의 합금을 포함할 수 있다. 제1 전극(460)은 불투명 전극일 수 있다.
이와 같이, 제1 활성층(415A)과 제2 활성층(455)에 대응되는 영역에 서로 이격된 제1 전극(460)을 형성할 수 있다. 이로써, 서브 픽셀 단위의 발광부를 형성할 수 있다.
한편, 이온 주입에 의한 격리 구조(425)에 의해 서브 픽셀을 전기적으로 분리하는 경우, 결함이 존재할 수 있는 활성층의 에지 부분을 이온 주입을 통해 비활성화 시킴으로써 활성층 내부에서만 광 방출을 유도할 수 있다. 또한, 이온 주입 영역에 의해 픽셀(서브 픽셀)을 전기적으로 분리함으로써 로컬 콘트라스트(local contrast)가 저하되는 것을 방지할 수 있다. 로컬 콘트라스트 저하는 픽셀(서브 픽셀) 간 구조적인 분리가 이루어지지 않는 수평형 메사 프리(mesa-free) 구조의 픽셀(서브 픽셀) 경계면에서 광이 의도하지 않은 인접 픽셀(서브 픽셀)로 방출되는 것에 의해 발생될 수 있다. 하지만, 본 실시예에서는 메사 없는 격리 구조에 의해 인접 픽셀(서브 픽셀)로의 전류 퍼짐(current spreading)을 방지하여 콘트라스트를 향상할 수 있다.
도 18을 참조하면, 제1 전극(460)을 덮도록 제1 절연층(467)을 형성할 수 있다. 제1 절연층(467)은 예를 들어, SiO2, SiN, Al2O3 또는 TiO2 등을 포함할 수 있지만 이에 한정되지는 않는다.
도 19를 참조하면, 제1 절연층(467)을 에칭하고, 전도성 물질로 증착하여 비아(470)와 전극 패드(473)를 형성할 수 있다. 비아(470)은 제1 전극(460)에 접촉할 수 있다.
도 20을 참조하면, 제1 절연층(467)에 제2 절연층(475)을 형성하고, 제2 절연층(475)에 게이트 전극(476)을 형성할 수 있다. 그리고, 제2 절연층(475)과 게이트 전극(476) 위에 제3 절연층(477)을 형성할 수 있다. 제2 절연층(475)과 제3 절연층(477)을 에칭하여 소스 전극(478)과 드레인 전극(479)을 형성할 수 있다. 게이트 전극(476), 소스 전극(478), 드레인 전극(479)이 구동 소자를 구성할 수 있다. 여기서는, 구동 소자의 일 예로 박막 트랜지스터를 형성하는 방법을 설명한 것이다. 소스 전극(478)이 전극 패드(473)에 연결되고, 드레인 전극(479)이 비아(470)에 연결될 수 있다. 이로써, 구동층(474)이 형성될 수 있다.
도 21을 참조하면, 도 20에 도시된 구조물을 제1 반도체 층(410)이 상부로 오도록 뒤집고, 기판(480)에 제3 절연층(477)이 마주보도록 구조물을 배치할 수 있다. 기판(480)은 도 20에 도시된 구조물을 지지 하기 위한 기판으로, 예를 들어, 기판(480)으로는 실리콘 기판, 글라스 기판, 사파이어 기판, 또는, SiO2가 코팅된 실리콘 기판이 사용될 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 제3 절연층(487)과 결합하기 용이한 다양한 재질이 사용될 수 있다. 도 22를 참조하면, 기판(480)과 제3 절연층(477)은 결합층(485)에 의해 결합될 수 있다. 결합층(485)은 예를 들어, 접착층(adhesive layer), 또는 직접 본딩층 등을 포함할 수 있다. 기판(480)은 전기적인 연결이 필요 없고 구조물을 지지하기 위한 것으로 기판(480)과 구조물은 물리적으로 단순 접합에 의해 결합될 수 있다. 결합층(485)은 예를 들어, 0.1nm-10㎛ 범위의 두께를 가질 수 있다.
도 23을 참조하면, 제1 반도체 층(410)에 에칭 공정에 의해 제2 전극(487)을 형성할 수 있다. 제2 전극(487)은 공통 전극일 수 있다. 제2 전극(487)은 예를 들어, 불투명 전극으로 형성될 수 있다. 불투명 전극인 경우 빛이 나갈 수 있도록 제2 전극(487)을 에칭하여 윈도우 영역(483)을 형성할 수 있다. 또는, 제2 전극(487)이 투명 전극으로 형성될 수 있다. 제2 전극(487)이 투명 전극인 경우에는 윈도우 영역을 형성할 필요는 없다. 한편, 제2 전극(487)을 형성하기 전에 제1 반도체 층(410)을 폴리싱 공정에 의해 평탄화하는 공정이 더 추가될 수 있다.
도 24를 참조하면, 제2 전극(487)에 색 변환층(490)을 형성할 수 있다.
제2 전극(487)에 층을 도포하고 식각하여 격벽(498)을 형성하고, 격벽(498)에 의해 구획된 영역에 제1 색 변환층(491), 제2 색 변환층(492), 및 제3 색 변환층(493)을 형성할 수 있다.
제1, 제2 및 제3 색 변환층(491)(492)(493)은 각각 제1, 제2 및 제3 서브 픽셀(SP1)(SP2)(SP3)에 대응하여 마련될 수 있다. 제1, 제2 및 제3 색 변환층(491)(492)(493)은 예를 들어, 청색 변환층, 녹색 변환층, 적색 변환층을 포함할 수 있다.
이상과 같이 하여 예시적인 실시예에 따른 디스플레이 장치를 제조할 수 있다. 예시적인 실시예에 따른 디스플레이 제조 방법에 따라 구동층과 발광층이 모노리식(monolithic)하게 형성될 수 있다. 또한, 예시적인 실시예에 따른 디스플레이 제조 방법에 따라 플립 제조 공정을 통해 메사 구조 없는 수직형 전극 구조를 형성할 수 있다. 전극을 형성하기 위한 비아홀 식각 공정을 줄여 제조 공정을 단순화할 수 있고, 메사 구조가 없기 때문에 메사 구조로 인한 내부 양자 효율 저하를 방지할 수 있다.
한편, 본 실시 예에서는 발광층과 TFT 구동층을 모노리식하게 형성하는 제조 방법을 설명하였지만, 이 밖에 발광층을 형성하고, CMOS 백플레인에 발광층을 본딩함으로써 디스플레이 장치를 제조하는 것도 가능하다.
도 25 내지 도 33은는 다른 실시 예에 따른 마이크로 발광 디스플레이 제조 방법을 설명하기 위한 도면이다.
도 25를 참조하면, 제1 반도체 층(510)에 제1 층(515)을 형성한다. 제1 반도체 층(510)은 n형 반도체 층을 포함할 수 있다. 하지만, 경우에 따라서는 제1 반도체 층(510)은 p형 반도체 층을 포함할 수 있다. 예를 들어, 제1 반도체 층(510)은 n형 GaN을 포함할 수 있다. 제1 층(515)은 활성층이 형성될 층으로, 예를 들어 GaN을 포함할 수 있다. 제1 층(515)에 제2 반도체 층(520)이 형성된다. 제2 반도체 층(520)은 예를 들어, p형 반도체 층을 포함할 수 있다. 제2 반도체 층(520)은 예를 들어 p형 GaN을 포함할 수 있다.
제1 층(515)과 제2 반도체 층(520) 사이에 전자 차단층(517)을 더 형성할 수 있다. 전자 차단층(517)은 예를 들어, AlGaN을 포함할 수 있다.
도 26을 참조하면, 마스크(미도시)를 이용하여 제1 층(515), 전자 차단층(517)과, 제2 반도체 층(520)에 격리 구조(525)를 형성할 수 있다. 상기 마스크는 예를 들어 이온 주입용 마스크일 수 있다. 예를 들어, 제1 층(515)과 제2 반도체 층(520)의 소정 영역에 이온을 주입하여 격리 구조(520)를 형성할 수 있다. 격리 구조(525)는 예를 들어, 제1 폭(B1)을 가지는 제1 격리 구조(525a)와 제2 폭(B2)을 가지는 제2 격리 구조(525b)를 포함할 수 있다. 제2 폭(B2)이 제1 폭(B1)보다 클 수 있다.
격리 구조(525)에 의해 서로 이격된, 제1 활성층(515A)이 형성될 수 있다. 또한, 격리 구조(525)에 의해 제2 반도체 층(520a)이 형성될 수 있다. 서로 이격된 제1 활성층(515A)과 제2 반도체 층(520a)이 서브 픽셀 영역을 한정할 수 있다. 격리 구조(525)에 의해 마이크로 발광 구조 어레이, 예를 들어 마이크로 LED 어레이가 형성될 수 있다.
도 27을 참조하면, 제2 반도체 층(520a)과 격리 구조(525) 위에 제 2층(530)을 증착할 수 있다. 제2 층(530)은 포토레지스트 및 에칭 공정을 통해 형성될 수 있다. 제2 층(530)은 예를 들어, 절연 물질로 형성될 수 있다. 제2 층(530)은 전류 차단층으로 기능할 수 있다. 제2 격리 구조(525b)의 제1 영역(535)과 제2 영역(536)이 개방되도록 제2 층(450)을 패터닝한다. 제1 영역(535)은 로드 반도체 층이 형성될 영역이고, 제2 영역(536)은 나노 로드 반도체 층이 형성될 영역일 수 있다. 제2 영역(536)은 제2 층(450)에 형성된 복수 개의 그루브 구조를 가질 수 있다. 제2 영역(536)은 예를 들어, 나노 미터 사이즈의 폭을 가질 수 있다.
도 28을 참조하면, 노출된 제2 격리 구조(525b)의 제1 영역(535)을 식각하여 제1 재성장 영역(540)을 형성할 수 있다. 재성장 영역(540)은 제2 격리 구조(425b)를 관통하는 깊이까지 형성될 수 있다. 또한, 제2 격리 구조(525b)의 제2 영역(536)을 식각하여 제2 재성장 영역(542)을 형성할 수 있다. 제2 재성장 영역(542)은 격리 구조(525)에 의해 이격된 복수 개의 영역을 포함할 수 있다.
도 29를 참조하면, 제1 재성장 영역(540)에 반도체 층(550)을 재성장한다. 그리고, 제2 재성장 영역(541)에 반도체 층(552)을 재성장할 수 있다. 반도체 층(550)(552)은 예를 들어, 제1 반도체 층(510)과 같은 물질을 포함할 수 있다. 반도체 층(550)(552)은 예를 들어, n형 GaN을 포함할 수 있다. 반도체 층(550)(552)은 성장 속도의 차이에 따라 중심 부분의 두께가 주변 부분의 두께보다 크게 성장될 수 있다.
도 30을 참조하면, 반도체 층(550)을 평탄화하여 로드 반도체 층(550A)을 형성할 수 있다. 그리고, 반도체 층(552)을 평탄화하여 나노 로드 반도체 층(552A)을 형성할 수 있다. 로드 반도체 층(550A)과 나노 로드 반도체 층(552A)은 예를 들어, KOH, TMAH(수산화테트라메팅암모늄)의 식각액을 이용하여 식각함으로써 평탄화할 수 있다. 로드 반도체 층(550A)과 나노 로드 반도체 층(552A)은 도 15를 참조하여 설명한 바와 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다. 그리고, 나노 로드 반도체 층(552A)은 도 4를 참조하여 설명한 구조를 가질 수 있다.
도 31을 참조하면, 로드 반도체 층(550A)에 제2 활성층(555)을 형성하고, 제2 활성층(555)에 제3 반도체 층(558)을 형성할 수 있다. 제2 활성층(555)은 다중 양자 우물(MQW; multi-quantum well) 또는 단일 양자 우물(SQW; single-quantum well) 구조를 가질 수 있다. 제2 활성층(555)은 예를 들어, In의 조성과, 두께의 균일성을 조절하여 녹색 광을 발광하도록 구성될 수 있다.
나노 로드 반도체 층(552A)에 제3 활성층(556)을 형성하고, 제3 활성층(556)에 제4 반도체 층(559)을 형성할 수 있다.
제3 반도체 층(558)과 제4 반도체 층(559)은 p형 반도체를 포함할 수 있다. 제3 반도체 층(558) 및 제4 반도체 층(559)은 Ⅲ-Ⅴ족 계열의 p형 반도체, 예컨대, p-GaN을 포함할 수 있다.
제3 반도체 층(558) 및 제4 반도체 층(559)을 형성한 후, 제2 층(530)을 패터닝하여 제1 활성층(515A)이 형성된 제3 영역(551)을 노출시킬 수 있다.
도 32를 참조하면, 도 32에 도시된 구조물에 전도성 물질을 증착하고 에칭을 통해 서브 픽셀 단위로 이격된 제1 전극(560)을 형성할 수 있다. 제1 전극(560)은 서브 픽셀 단위로 동작하는 픽셀 전극일 수 있다. 제1 전극(560)은 반사 재질의 전도성 물질로 형성될 수 있다. 제1 전극(560)은 예를 들어, Ag, Au, Al, Cr 또는 Ni, 또는 이들의 합금을 포함할 수 있다. 제1 전극(560)은 불투명 전극일 수 있다.
이와 같이, 제1 활성층(515A), 제2 활성층(555), 및 제3 활성층(556)에 대응되는 영역에 서로 이격된 제1 전극(560)을 형성할 수 있다. 이로써, 서브 픽셀 단위의 발광부를 형성할 수 있다.
도 33을 참조하면, 도 32에 도시된 구조물에 발광부를 구동하기 위한 구동층을 결합할 수 있다. 도 33에서 도 32에 도시된 구조물에 구동층(474)을 형성하는 과정은 도 17 내지 도 24를 참조하여 설명한 것과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다. 도 33에서 도 17 내지 도 24와 동일한 참조 번호를 사용한 구성 요소는 도 17 내지 도 24를 참조하여 설명한 것과 실질적으로 동일한 구성과 기능을 할 수 있다. 제1 반도체 층(510)이 상부로 오도록 뒤집고, 기판(480)에 제3 절연층(477)이 마주보도록 구조물을 배치할 수 있다.
그리고, 제1 반도체 층(510)에 에칭 공정에 의해 제2 전극(587)을 형성할 수 있다. 제2 전극(587)은 공통 전극일 수 있다. 제2 전극(587)은 예를 들어, 불투명 전극으로 형성될 수 있다. 불투명 전극인 경우 빛이 나갈 수 있도록 제2 전극(587)을 에칭하여 윈도우 영역(583)을 형성할 수 있다. 또는, 제2 전극(587)이 투명 전극으로 형성될 수 있다. 제2 전극(587)이 투명 전극인 경우에는 윈도우 영역을 형성할 필요는 없다.
본 실시 예에서는 제1 활성층(515A)에서 청색 광이 발광되고, 제2 활성층(555)에서 녹색 광이 발광되고, 제3 활성층(556)에서 적색 광이 발광될 수 있다. 따라서, 제1 활성층(511A), 제2 활성층(555) 및 제3 활성층(556)에서 발광되는 각 칼라 광을 이용하여 칼라 영상을 표시할 수 있다. 본 실시 예에서는 색 변환층이 별도로 구비될 필요가 없다. 따라서, 마이크로 발광 디스플레이 장치의 제조 방법을 단순화할 수 있다.
한편, 예시적인 실시예에 따른 디스플레이 제조 방법은 메사 프리 플립 제조 방법을 제공할 수 있다.
상술한 실시예들에 따른 마이크로 발광 디스플레이 장치는 다양한 크기와 다양한 용도의 디스플레이 장치들에 제한 없이 적용될 수 있다. 예를 들어, 도 34 내지 도 40은 다양한 디스플레이 장치들의 예를 보인다. 도 34에 도시된 바와 같이, 다양한 실시 예에 따른 마이크로 발광 디스플레이 장치는 헤드 장착형 디스플레이(HMD, head mounted display)(700)에 적용될 수 있다. 도 35에 도시된 바와 같이, 다양한 실시 예에 따른 마이크로 발광 디스플레이 장치는 안경형 디스플레이(glasses-type display) 또는 고글형 디스플레이(goggle-type display)(710) 등에서 사용되는 소형 디스플레이 패널에 적용될 수 있다. 도 35에 도시된 바와 같이 텔레비전 또는 스마트 텔레비전, 컴퓨터(720)의 디스플레이 패널에 적용될 수 있다. 도 37에 도시된 바와 같이 다양한 실시 예에 따른 마이크로 발광 디스플레이 장치는 모바일폰 또는 스마트폰(730)의 디스플레이 패널에 적용될 수 있다. 도 38에 도시된 바와 같이, 다양한 실시 예에 따른 마이크로 발광 디스플레이 장치는 태블릿 또는 스마트 태블릿(740)의 디스플레이 패널에 적용될 수 있다.
또한, 다양한 실시 예에 따른 마이크로 발광 디스플레이 장치는 도 39에 도시된 바와 같이 노트북 컴퓨터(750)의 디스플레이 패널에 적용될 수 있고, 또한, 도 40에 도시된 바와 같은 사이니지(760), 대형 전광판, 극장 스크린 등에서 사용되는 대형 디스플레이 패널에 적용될 수도 있다.
다양한 실시 예에 따른 마이크로 발광 디스플레이 장치 및 그 제조 방법은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
SP1:제1 서브 픽셀, SP2:제2 서브 픽셀
SP3:제3 서브 픽셀, 110,210:제1 반도체 층
115,215:격리 구조
121,131,221,231,251,361,415A,455,515A,555,556:활성층
125,225,325:제1 발광부
135,235,335:제2 발광부
255,355:제3 발광부
150,250,350,460,560:제1 전극
487,587,1446,1546:제2 전극

Claims (28)

  1. 복수 개의 서브 픽셀을 포함하고, 상기 서브 픽셀 별로 광을 발광하는 마이크로 발광 디스플레이 장치에서 있어서,
    제1 반도체 층;
    상기 제1 반도체 층에 이격되게 구비되어 상기 복수 개의 서브 픽셀을 정의하도록 구성된 격리 구조;
    상기 격리 구조에 의해 정의된 제1 서브 픽셀에 청색 광을 발광하도록 구성된 제1 활성층과, 상기 제1 활성층에 구비된 제2 반도체 층을 포함하는 제1 발광부; 및
    상기 격리 구조에 의해 정의된 제2 서브 픽셀에 구비된 로드 반도체 층과, 상기 로드 반도체 층에 구비된 제2 활성층과, 상기 제2 활성층에 구비된 제3 반도체 층을 포함하고, 상기 제2 활성층이 녹색 광을 발광하도록 구성된 제2 발광부;를 포함하는 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 로드 반도체 층이 일정한 폭을 가지는 제1 부분과, 그 폭이 변하는 제2 부분을 포함하고, 상기 제2 부분이 제1 경사면과, 상기 제1 경사면과 마주하는 제2 경사면과, 상기 제1 경사면과 제2 경사면 사이의 상부 면을 포함하는, 디스플레이 장치.
  3. 제2 항에 있어서,
    상기 제1 경사면으로부터 연장된 면과 상기 상부 면 사이의 각도가 47 내지 57도 범위를 가지는, 디스플레이 장치.
  4. 제2 항에 있어서,
    상기 로드 반도체 층이 상기 제1 반도체 층과 같은 물질을 포함하는, 디스플레이 장치.
  5. 제2 항에 있어서,
    상기 제2 부분의 높이를 h1, 상기 제1 경사면으로부터 연장된 면과 상기 상부 면 사이의 각을 β, 상기 제1 부분의 폭을 D라 할 때, 상기 상부 면의 폭(D1)은 다음 식을 만족하는, 디스플레이 장치.
    <식>
    D1 = D-2×(h1/tanβ)
  6. 제 2 항에 있어서,
    상기 제1 부분의 높이를 H라 할 때, 상기 제1 부분의 종횡비(H/D)는 0.05<H/D<20을 만족하는, 디스플레이 장치.
  7. 제 2 항에 있어서,
    상기 제1 부분의 높이 H는 0.5㎛<H<20㎛를 만족하는, 디스플레이 장치.
  8. 제 2 항에 있어서,
    상기 제1 부분의 폭 D는 0.05㎛<D<2㎛를 만족하는, 디스플레이 장치.
  9. 제 2 항에 있어서,
    상기 제2 부분의 높이 h1은 100nm 이하인, 디스플레이 장치.
  10. 제1 항에 있어서,
    상기 디스플레이 장치가 적색 광을 발광하는 제3 발광부를 더 포함하는, 디스플레이 장치.
  11. 제10 항에 있어서,
    상기 제3 발광부는 상기 제1 반도체 층에 이격되게 배열된 복수 개의 나노 로드 반도체 층, 상기 복수 개의 나노 로드 반도체 층에 구비된 제3 활성층, 상기 제3 활성층에 구비된 제4 반도체 층을 포함하는, 디스플레이 장치.
  12. 제11 항에 있어서,
    상기 나노 로드 반도체 층과 제3 활성층은 10-100nm 범위의 폭을 가지는, 디스플레이 장치.
  13. 제11 항에 있어서,
    상기 나노 로드 반도체 층 사이의 피치는 20-300nm 범위를 가지는, 디스플레이 장치.
  14. 제11 항에 있어서,
    상기 나노 로드 반도체 층이 상부에 경사면과 평면을 포함하는, 디스플레이 장치.
  15. 제1 항에 있어서,
    상기 디스플레이 장치가 청색 광을 발광하는 다른 발광부와, 상기 다른 발광부로부터 나오는 상기 청색 광을 적색 광으로 변환하는 색 변환층을 더 포함하는, 디스플레이 장치.
  16. 제1 항에 있어서,
    상기 격리 구조는 이온 주입 영역을 포함하는, 디스플레이 장치.
  17. 제1 반도체 층에 제1 활성층을 형성하는 단계;
    상기 제1 활성층에 제2 반도체 층을 형성하는 단계;
    상기 제1 활성층에 이온 주입을 통해 제1 폭을 가지는 제1 격리 구조와, 제1 폭보다 큰 제2 폭을 가지는 제2 격리 구조를 형성하는 단계;
    상기 제1 활성층, 제1 격리 구조, 제2 격리 구조에 제1 층을 형성하는 단계;
    상기 제2 격리 구조의 제1 영역이 노출되도록 상기 제1 층을 패터닝하는 단계;
    상기 노출된 제2 격리 구조의 제1 영역을 식각하여 재성장 영역을 형성하는 단계;
    상기 재성장 영역에 반도체 층을 재성장하는 단계;
    상기 반도체 층을 평탄화하여 로드 반도체 층을 형성하는 단계;
    상기 로드 반도체 층에 제2 활성층을 형성하는 단계; 및
    상기 제2 활성층에 제3 반도체 층을 형성하는 단계;를 포함하는, 디스플레이 장치 제조 방법.
  18. 제17 항에 있어서,
    상기 반도체 층을 평탄화하는 단계는, KOH 또는 TMAH(수산화테트라메팅암모늄)를 포함하는 식각액을 이용하는, 디스플레이 제조 방법.
  19. 제17 항에 있어서,
    상기 로드 반도체 층이 일정한 폭을 가지는 제1 부분과, 그 폭이 변하는 제2 부분을 포함하고, 상기 제2 부분이 제1 경사면과, 상기 제1 경사면과 마주하는 제2 경사면과, 상기 제1 경사면과 제2 경사면 사이의 상부 면을 포함하는, 디스플레이 장치 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 경사면으로부터 연장된 면과 상기 평면 사이의 각도가 47 내지 57도 범위를 가지는, 디스플레이 장치 제조 방법.
  21. 상기 제2 부분의 높이를 h1, 상기 제1 경사면으로부터 연장된 면과 상기 상부 면 사이의 각을 β, 상기 제1 부분의 폭을 D라 할 때, 상기 상부 면의 폭(D1)은 다음 식을 만족하는, 디스플레이 장치 제조 방법.
    <식>
    D1 = D-2×(h1/tanβ)
  22. 제 19 항에 있어서,
    상기 제1 부분의 높이를 H라 할 때, 상기 제1 부분의 종횡비(H/D)는 0.05<H/D<20을 만족하는, 디스플레이 장치 제조 방법.
  23. 제 19 항에 있어서,
    상기 제1 부분의 높이 H는 0.5㎛<H<20㎛를 만족하는, 디스플레이 장치 제조 방법.
  24. 제 19 항에 있어서,
    상기 제2 부분의 높이 h1은 100nm 이하인, 디스플레이 장치 제조 방법.
  25. 제17 항에 있어서,
    상기 디스플레이 장치가 적색 광을 발광하는 제3 발광부를 더 포함하는, 디스플레이 장치 제조 방법.
  26. 제25 항에 있어서,
    상기 제3 발광부는 상기 제1 반도체 층에 이격되게 배열된 복수 개의 나노 로드 반도체 층, 상기 복수 개의 나노 로드 반도체 층에 구비된 제3 활성층, 상기 제3 활성층에 구비된 제4 반도체 층을 포함하는, 디스플레이 장치 제조 방법.
  27. 제26 항에 있어서,
    상기 나노 로드 반도체 층과 제3 활성층은 10-100nm 범위의 폭을 가지는, 디스플레이 장치 제조 방법.
  28. 제26 항에 있어서,
    상기 나노 로드 반도체 층 사이의 피치는 20-300nm 범위를 가지는, 디스플레이 장치 제조 방법.
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