KR102506441B1 - 반도체 발광 어레이의 제조 방법 및 반도체 발광 어레이 - Google Patents
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Abstract
반도체 발광 어레이의 제조 방법 및 그 반도체 발광 어레이를 제공한다. 본 반도체 발광 어레이의 제조 방법은, 기판의 일 영역에 복수 개의 제1 홈을 형성하고, 기판상에 제1 반도체층, 활성층, 제2 반도체층을 순차적으로 성장시켜 발광 구조층을 형성한다.
Description
개시된 실시예들은 반도체 발광 어레이의 제조 방법 및 그 반도체 발광 어레이에 관한 것이다.
발광 다이오드(Light Emitting Diode, LED)는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 등의 빛의 형태로 변환시키는 소자로서, 가정용 가전제품, 리모콘, 전광판, 각종 자동화 기기 등에 사용되고 있다. 소형의 핸드 헬드 전자 디바이스부터 대형 표시장치까지 전자 디바이스의 광범위한 분야에서 발광 다이오드를 활용하는 등 발광 다이오드의 사용 영역이 점차 넓어지고 있다.
다양한 실시예는 스트레인이 줄일 수 있는 반도체 발광 어레이의 제조 방법 및 그 반도체 발광 어레이를 제공한다
일 측면(aspect)에 따르는 반도체 발광 어레이의 제조 방법은, 기판의 일 영역에 복수 개의 제1 홈을 형성하는 단계; 및 상기 기판상에 제1 반도체층, 활성층, 제2 반도체층을 순차적으로 성장시켜 발광 구조층을 형성하는 단계;를 포함한다.
그리고, 상기 복수 개의 제1 홈은 1차원 또는 2차원으로 배열될 수 있다.
또한, 상기 복수 개의 제1 홈은 이격 배치되는 점 형상을 포함할 수 있다.
그리고, 상기 복수 개의 제1 홈은, 이격 배치되는 라인 형상을 포함할 수 있다.
또한, 상기 복수 개의 제1 홈은 메쉬 구조를 포함할 수 있다.
그리고, 상기 기판의 두께는, 10mm이하일 수 있다.
또한, 상기 제1 홈의 깊이는, 15㎛이하일 수 있다.
그리고, 상기 제1 홈의 최대 폭은, 15㎛이하일 수 있다.
또한, 상기 복수 개의 제1 홈은 물리적 공정에 의해 형성될 수 있다.
그리고, 상기 복수 개의 제1 홈은 다이싱 또는 건식 식각에 의해 형성될 수 있다.
또한, 상기 발광 구조층 중 상기 제1 홈에 대응하는 영역에 제2 홈이 형성될 수 있다.
그리고, 상기 복수 개의 발광 구조층은 에피 성장에 의해 형성될 수 있다.
또한, 상기 기판은, 사파이어 기판일 수 있다.
그리고, 질화물계 반도체 물질로 형성될 수 있다.
한편, 일 측면(aspect)에 따르는 반도체 발광 어레이는 복수 개의 제1 홈이 형성된 기판; 및 상기 기판상에 제1 반도체층, 활성층, 제2 반도체층을 순차적으로 배치된 발광 구조층;을 포함한다.
그리고, 상기 복수 개의 제1 홈은 이격 배치되는 라인 형상을 포함할 수 있다.
또한, 상기 복수 개의 제1 홈은 메쉬 구조를 포함할 수 있다.
그리고, 상기 기판의 두께는, 10mm이하일 수 있다.
또한, 상기 제1 홈의 깊이는, 15㎛이하일 수 있다.
그리고, 상기 발광 구조층 중 상기 제1 홈에 대응하는 영역에 제2 홈이 형성될 수 있다.
도 1은 일 실시예에 따른 반도체 발광 어레이를 나타내는 단면도이다.
도 2a 내지 도 2c는 다양한 형태의 제1 홈을 설명하는 참조도면이다.
도 3a 내지 도 3d는 복수 개의 반도체 발광 소자를 제조하는 방법을 설명하는 참조도면이다.
도 4는 반도체 발광 어레이의 기판에 대한 휨을 측정한 결과이다.
도 5는 다른 실시예에 따른 반도체 발광 어레이를 도시한 도면이다.
도 6은 다른 실시예에 따른 반도체 발광 어레이를 개략적으로 나타낸 단면도이다.
도 7은 또 다른 실시예에 다른 반도체 발광 어레이를 도시한 단면도이다.
도 2a 내지 도 2c는 다양한 형태의 제1 홈을 설명하는 참조도면이다.
도 3a 내지 도 3d는 복수 개의 반도체 발광 소자를 제조하는 방법을 설명하는 참조도면이다.
도 4는 반도체 발광 어레이의 기판에 대한 휨을 측정한 결과이다.
도 5는 다른 실시예에 따른 반도체 발광 어레이를 도시한 도면이다.
도 6은 다른 실시예에 따른 반도체 발광 어레이를 개략적으로 나타낸 단면도이다.
도 7은 또 다른 실시예에 다른 반도체 발광 어레이를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 다양한 실시예에 따른 가변 레이저 어레이에 대해 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 도면에서 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다. 또한, 소정의 물질층이 기판이나 다른 층 상에 존재한다고 설명될 때, 그 물질층은 기판이나 다른 층에 직접 접하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 존재할 수도 있다. 그리고, 아래의 실시예에서 각 층을 이루는 물질은 예시적인 것이므로, 이외에 다른 물질이 사용될 수도 있다.
도 1은 일 실시예에 따른 반도체 발광 어레이(100)를 나타내는 단면도이다. 도 1을 참조하면, 반도체 발광 어레이(100)는 기판(10), 기판(10)상에 형성된 복수 개의 제1 홈(20) 및 기판(10)상에 형성된 복수 개의 발광 구조층(30)을 포함할 수 있다.
기판(10)은 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어질 수 있다. 이 경우, 사파이어는 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a축 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용될 수 있다. 버퍼층(미도시)은 질화물 등으로 이루어지며 도핑이 안된 반도체층으로 형성될 수 있으며, 그 위에 성장되는 반도체층의 격자 결함을 완화시킬 수 있다. 기판(10)의 두께는 약 10mm 이하로써 얇을 수 있다.
복수 개의 제1 홈(20)은 기판(10)의 표면상에 형성될 수 있다. 제1 홈(20)은 기판(10)의 폭 방향의 일부 영역에 공간이 생기도록 기판(10) 전체를 관통하지는 않는다. 복수 개의 제1 홈(20)은 1차원 또는 2차원으로 배열될 수 있다. 복수 개의 제1 홈(20)은 이격 배치되는 점 형상을 포함할 수도 있고, 이격 배치되는 라인 형상을 포함할 수도 있다. 또는 복수 개의 제1 홈(20)들이 교차하는 메쉬 구조를 포함할 수도 있다.
발광 구조층(30)은 기판(10)상에 순차적으로 적층된 제1 반도체층(31), 활성층(32) 및 제2 반도체층(33)을 포함할 수 있다. 발광 구조층(30)은 제1 홈(20)이 형성된 기판(10)의 표면상에 형성될 수 있다. 제1 및 제2 반도체층(31, 33)은 질화물 반도체로 형성될 수 있다. 제1 및 제2 반도체층(31, 33) 각각과 전기적으로 연결되는 제1 및 제2 전극(34, 35)을 더 포함할 수 있다. 발광 구조층(30)은 제1 홈(20)에 대응하는 영역에 제2 홈(40)이 형성될 수 있다.
제1 및 제2 반도체층(31, 33)은 각각 n형 및 p형 반도체층이 될 수 있으며, 질화물 반도체로 이루어질 수 있다. 예를 들어, 제1 및 제2 반도체층(31, 33)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 가지며, 예컨대, GaN, AlGaN, InGaN 등의 물질이 이에 해당될 수 있다. 제1 및 제2 반도체층(31, 33) 사이에 형성되는 활성층(32)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, InGaN/GaN 구조가 사용될 수 있다. 한편, 제1 및 제2 반도체층(31, 33)과 활성층(32)은 MOCVD, MBE, HVPE 등과 같은 반도체층 성장 공정을 이용하여 형성될 수 있다.
제1 및 제2 반도체층(31, 33) 상에는 제1 및 제2 반도체층(31, 33) 각각과 전기적으로 연결되는 제1 및 제2 전극(34, 35)이 형성될 수 있다. 도 1에 도시된 바와 같이, 제1 전극(34)은 제2 반도체층(33) 및 활성층(32)의 일부가 식각되어 노출된 제1 반도체층(31) 상에 형성될 수 있으며, 제2 전극(35)은, 제2 반도체층(33) 상에 형성될 수 있다. 이 경우, 제2 반도체층(33)과 제2 전극(35) 사이의 오믹 컨택 기능을 향상시키기 위하여 ITO, ZnO 등과 같은 투명 전극이 더 구비될 수 있다.
도 1에 도시된 바와 같이, 제1 및 제2 전극(34, 35)이 동일한 방향을 향하도록 형성되어 있으나, 제1 및 제2 전극(34, 35)의 위치 및 연결 구조는 필요에 따라 다양하게 변형될 수 있다. 또는, 기판(10)상에 형성된 제1 반도체층(31), 활성층(32) 및 제2 반도체층(33)을 반도체 발광 소자별로 분리한 후, 제1 및 제2 전극(34, 35)을 형성할 수도 있다.
기판상에 반도체층을 성장시킬 때, 기판과 반도체층 사이의 격자상수 차이에 의해 휨(bowing) 등 기판에 변형을 발생시킬 수 있다. 구체적으로, GaN 박막의 성장을 위해 사용되는 사파이어와 같은 이종 기판은, GaN과의 사이에서 큰 격자 부정합도와 큰 열팽창계수 부정합도를 가지므로, 격자상수 및 열팽창계수 차이에 의한 격자 결함을 발생시키게 되며, 고온에서 이루어지는 반도체 성장 공정에서 열팽창계수 차이에 의해 기판이 휘어질 수 있다. 이종 기판 상에서 성장되는 GaN층에 발생된 격자 결함은 반도체 발광어레이의 신뢰성에 큰 영향을 미치며, 기판의 휨으로 인해 후속 공정 진행에 어려움을 발생시킬 뿐만 아니라, 기판이 깨짐으로써 반도체 발광 어레이(100)의 불량을 야기할 수도 있다.
일 실시예에 따른 반도체 발광 어레이(100)는 질화물계 반도체 물질과 기판(10) 상의 격자 상수에 의한 응력을 다방면으로 분산시키기 위해 기판(10)상에 제1 홈(20)을 형성할 수 있다. 제1 홈(20)에 의해 생성된 공간은 기판(10)의 휨을 방지하여 하나의 웨이퍼상에 많은 반도체 발광 어레이(100)를 제작할 수 있다.
도 2a 내지 도 2c는 다양한 형태의 제1 홈(20a, 20b, 20c)을 설명하는 참조도면이다. 도 2a에 도시된 바와 같이, 제1 홈(20a)은 점 형상일 수 있다. 복수 개의 제1 홈(20a)은 기판(10)상에 2차원으로 이격 배치되어 배열될 수 있다. 발광 구조층이 기판(10)에 적층하여도 응력이 제1 홈(20a)에 의해 형성된 공간으로 분산될 수 있다.
또는, 도 2b에 도시된 바와 같이, 제1 홈(20b)은 라인 형상일 수 있다. 제1 홈(20b)은 기판(10)상에 1차원으로 배열될 수 있다. 제1 홈(20b)이 일 방향, 예를 들어, y축 방향으로 길게 형성된 제1 홈(20b)은 x축 방향으로 1차원으로 이격되게 배열될 수도 있다.
또는, 도 2c에 도시된 바와 같이, 제1 홈(20c)을 메쉬 구조를 형성할 수 있다. 예를 들어, x축 방향으로 이격 배치된 제1 홈들을 형성한 후, y축 방향으로 이격 배치된 제1 홈들을 형성함으로써 메쉬 구조를 형성할 수 있다.
도 3a 내지 도 3d는 복수 개의 반도체 발광 소자를 제조하는 방법을 설명하는 참조도면이다.
도 3a에 도시된 바와 같이, 기판(10)을 준비한다. 기판(10)은 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어질 수 있다. 기판(10)의 두께는 약 10mm이하일 수 있다.
도 3b에 도시된 바와 같이, 기판(10)의 일부 영역에 복수 개의 제1 홈(20)을 형성할 수 있다. 제1 홈(20)은 물리적 내지 기계적 공정, 예를 들어, 다이싱 또는 건식 식각에 의해 형성될 수 있다. 그러나, 이에 한정되지 않는다. 제1 홈(20)의 깊이는 약 15㎛이하일 수 있으며, 제1 홈(20)의 최대 폭도 약 15㎛ 이하일 수 있다. 제1 홈(20)을 물리적인 공정에 의해 형성함으로써 화학적 공정에 의한 기판의 성분 변화 등을 방지할 수 있다. 또한, 물리적 공정에 의한 제1 홈(20) 형성은 레이저 등에 의한 제1 홈(20) 공정보다 열에 의한 기판(10)의 변형을 방지할 수 있다. 레이저에 의한 제1 홈(20) 형성은 레이저 조사시 열에 의해 기판(10)의 물질 변화 등이 발생할 수 있고, 후속 공정을 위해 열을 식히는 과정이 필요할 수 있다. 그러나, 물리적 공정은 열 등이 발생하지 않아, 기판(10)의 화학적 변형이 발생하지 않고, 다음 공정, 예를 들어, 제1 반도체층(31)의 성장을 제1 홈(20) 형성 후 바로 진행할 수 있다.
도 3c에 도시된 바와 같이, 기판(10)상에 발광 구조층(30)을 성장시킴으로써 반도체 발광 어레이(100)를 형성할 수 있다. 제1 반도체층(31), 활성층(32) 및 제2 반도체층(33)이 순차적으로 성장시킬 수 있다. 제1 반도체층(31), 활성층(32) 및 제2 반도체은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성할 수 있다.
그 다음 제1 및 제2 전극(34, 35)을 형성할 수 있다. 예를 들어, 활성층(32) 및 제2 반도체층(33)의 일부를 식각한 후 제1 반도체층(31)상에 제1 전극(34)을 형성하고, 제2 반도체층(33)상에 제2 전극(35)을 형성할 수 있다. 기판(10)상의 제1 홈(20)에는 발광 구조층(30)이 성장할 때 반도체 물질들이 함께 적층될 수 있다. 그러나, 제1 홈(20)에 의한 공간이 발광 구조층(30)이 적층되는 과정에서도 어느 정도 유지되기 때문에 발광 구조층(30)이 적층함에 따른 스트레인을 완화시킬 수 있다.
그리고, 도 3d에 도시된 바와 같이, 반도체 발광 어레이(100)를 반도체 발광 소자(200) 단위로 분리할 수 있다. 분리된 반도체 발광 소자를 캐리어 기판(10), 예를 들어, 디스플레이 장치의 기판상에 다시 배치할 수 있다. 발광 소자는 마이크로 LED일 수 있다. 여기서 마이크로는 1 내지 100 ㎛의 크기를 가리킬 수 있으나, 이에 제한되지 않고, 그보다 더 크거나 더 작은 크기의 발광 소자에도 적용될 수 있다. 발광 소자는 자외광으로부터 가시광까지의 파장 영역에 속하는 소정 파장의 광을 방출할 수 있다. 예를 들어, 발광 소자는 적색, 녹색, 청색, 백색 LED 또는 UV LED일 수 있다.
도 4는 반도체 발광 어레이(100)의 기판에 대한 휨을 측정한 결과이다. 기판(10)에 제1 홈(20)을 형성하지 않고 발광 구조층(30)을 성장시켰을 때와 기판(10)에 제1 홈(20)을 형성한 후 발광 구조층(30)을 성장시켰을 때의 기판(10)의 휨을 측정하였다. 제1 홈(20)은 메쉬 구조로 형성하였고, 메쉬 구조내 단위 공간에는 6X7개의 발광 소자를 형성하였다. 도 4에 도시된 바와 같이, 제1 홈(20)이 형성된 기판(10)의 휨이 줄어들었음을 확인할 수 있다.
도 5는 다른 실시예에 따른 반도체 발광 어레이(100a)를 도시한 도면이다. 도 1과 및 도 5를 비교하면, 도 5의 반도체 발광 어레이(100a)는 제1 반도체층(31), 활성층(32) 및 제2 반도체층(33)을 포함하는 발광 구조층(30a)을 포함할 수 있다. 즉, 기판(10)상에 복수 개의 제1 홈(20)을 형성한 후, 기판(10)상에 제1 반도체층(31), 활성층(32) 및 제2 반도체층(33)을 성장시켜 발광 구조층(30a)을 형성할 수 있다. 그리고, 도 5의 반도체 발광 구조층(30a)를 발광 다이오드 단위로 분리한 후, 캐리어 기판에 이격 배치시킬 수 있다. 그리고 나서, 제1 및 제2 전극(미도시)을 형성함으로써 반도체 발광 소자를 완성할 수도 있다. 도 6은 다른 실시예에 따른 반도체 발광 어레이(100b)를 개략적으로 나타낸 단면도이다. 도 1과 도 6을 비교하면, 도 6의 반도체 발광 어레이(100b)는 기판(10)과 제1 반도체층(31)사이에 언도프 GaN층(36) 및 핵생성층(37)을 더 포함할 수 있다. 언도프 GaN층(36) 및 핵생성층(37)은 결함의 생성을 최소화하고 결함의 전파를 억제하기 위한 버퍼층 역할을 할 수 있다. 핵생성층(37)은 500℃ 부근의 저온에서 약 20 내지 30nm의 두께를 갖는 AlzGawIn1-z-wN(0≤z≤1, 0≤w≤1)으로 이루어질 수 있다.
도 6에서 기판(10)과 제1 반도체층(31) 사이에, 언도프 GaN층(36) 및 핵생성층(37)이 순차적으로 형성된다고 도시되어 있으나, 이에 한정되지 않는다. 언도프 GaN층(36) 및 핵생성층(37) 중 하나만 형성될 수도 있고, 핵생성층(37) 위에 언도프 GaN층(36)이 형성될 수도 있다.
도 7은 또 다른 실시예에 다른 반도체 발광 어레이(100c)를 도시한 단면도이다. 도 1과 도 7을 비교하면, 도 7의 반도체 발광 어레이(100c)는 활성층(32)상에 배치된 전자 차단층(38)을 더 포함할 수 있다. 전자 차단층(38)은 활성층(32)을 통과한 전자를 차단할 수 있다. 본 실시형태에서 제1 및 제2 반도체층(31, 33)을 각각 n형 및 p형 반도체층이라 할 때, 활성층(32)에서는 n형 반도체층(31)에서 생성된 전자(electron)와 p형 반도체층(33)에서 생성된 정공(hole)의 재결합에 의해 빛을 방출하며, 따라서, 활성층(32) 내에서 전자와 정공의 재결합 효율이 높을수록 발광 효율이 증가한다. 전자 차단층(38)이 활성층(32) 상부에 배치되어 n형 반도체층(31)으로부터 활성층(32)을 통과하는 전자의 흐름을 차단하므로, 활성층(32)에서의 전자와 정공의 재결합 효율을 증가시킬 수 있다.
전자 차단층(38)은 AlGaN, GaN, InGaN이 교대로 적층된 초격자 구조를 가질 수 있으며, 전자 차단층(38)을 구성하는 AlGaN, GaN, InGaN은 서로 다른 두께로 구성될 수 있다. 예를 들어, 전자 차단층(38)은 AlGan/GaN/InGaN이 반복 적층된 구조로 이루어질 수 있으며, AlGaN층은 활성층(32)에서 p형 반도체층(33)에 가까울수록 그 두께가 감소하고, GaN층 및 InGaN층은 활성층(32)에서 p형 반도체층(33)에 가까울수록 그 두께가 증가할 수 있다. 이 경우, AlGaN은 큰 밴드갭 에너지를 가지므로 n형 반도체층에서 활성층(32)으로 주입되는 전자가 활성층(32)을 지나 p형 반도체층(33)까지 넘어오는 것을 방지함과 동시에, p형 반도체층에 가까울수록 그 두께가 감소함으로써 정공의 활성층(32) 주입 효율을 저하시키지 않는다. 또한, GaN, InGaN층은 AlGaN층보다 밴드갭 에너지가 작아서, 전자가 활성층(32)을 지나 p형 반도체층(33)까지 넘어올 수 있으나, p형 반도체층(33)쪽에 가까울수록 두께가 증가하므로 전자가 넘어오는 것을 효과적으로 차단할 수 있다.
상술한 반도체 발광 어레이(100, 100a, 100b, 100c)는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10: 기판
20: 제1 홈
30: 발광 구조층
31: 제1 반도체층
32: 활성층
33: 제2 반도체층
40: 제2 홈
100, 100a, 100b, 100c: 반도체 발광 어레이
200: 반도체 발광 소자
20: 제1 홈
30: 발광 구조층
31: 제1 반도체층
32: 활성층
33: 제2 반도체층
40: 제2 홈
100, 100a, 100b, 100c: 반도체 발광 어레이
200: 반도체 발광 소자
Claims (20)
- 반도체 발광 어레이의 제조 방법에 있어서,
물리적 공정에 의해 기판의 상부 영역에 복수 개의 제1 홈을 형성하는 단계;
상기 기판상에 제1 반도체층, 활성층, 제2 반도체층을 순차적으로 성장시켜 발광 구조층을 형성하는 단계;
상기 제1 반도체층과 전기적으로 연결된 복수 개의 제1 전극, 상기 제2 반도체층과 전기적으로 연결된 복수 개의 제2 전극을 형성하는 단계; 및
상기 기판, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 상기 복수 개의 제1 전극 및 상기 복수 개의 제2 전극을 반도체 발광 소자 단위로 분리하는 단계;를 포함하고,
상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층의 성장시, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층 각각의 상부 표면에는 상기 복수 개의 제1 홈에 일대일 대응되는 복수 개의 제2 홈이 형성되며,
상기 복수 개의 제1 홈은 상기 복수 개의 제2 홈과 상기 반도체 발광 어레이의 두께 방향으로 중첩되어 있고, 상기 복수 개의 제1 전극 및 상기 복수 개의 제2 전극은 상기 반도체 발광 어레이의 두께 방향으로 상기 복수 개의 제1 홈 및 상기 복수 개의 제2 홈과 중첩되지 않는 반도체 발광 어레이의 제조 방법. - 제 1항에 있어서,
상기 복수 개의 제1 홈은
1차원 또는 2차원으로 배열된 반도체 발광 어레이의 제조 방법. - 제 1항에 있어서,
상기 복수 개의 제1 홈은
이격 배치되는 점 형상을 포함하는 반도체 발광 어레이의 제조 방법. - 제 1항에 있어서,
상기 복수 개의 제1 홈은,
이격 배치되는 라인 형상을 포함하는 반도체 발광 어레이의 제조 방법. - 제 1항에 있어서,
상기 복수 개의 제1 홈은 메쉬 구조를 포함하는 반도체 발광 어레이의 제조 방법. - 제 1항에 있어서,
상기 기판의 두께는,
10mm이하인 반도체 발광 어레이의 제조 방법. - 제 1항에 있어서,
상기 제1 홈의 깊이는,
15㎛이하인 반도체 발광 어레이의 제조 방법. - 제 1항에 있어서,
상기 제1 홈의 최대 폭은,
15㎛이하인 반도체 발광 어레이의 제조 방법. - 삭제
- 제 1항에 있어서,
상기 복수 개의 제1 홈은
다이싱 또는 건식 식각에 의해 형성되는 반도체 발광 어레이의 제조 방법. - 삭제
- 제 1항에 있어서,
상기 복수 개의 발광 구조층은 에피 성장에 의해 형성되는 반도체 발광 어레이의 제조 방법. - 제 1항에 있어서,
상기 기판은,
사파이어 기판인 반도체 발광 어레이의 제조 방법. - 제 1항에 있어서,
상기 발광 구조층은
질화물계 반도체 물질로 형성된 반도체 발광 어레이의 제조 방법. - 반도체 발광 어레이에 있어서,
복수 개의 제1 홈이 형성된 기판;
상기 기판상에 제1 반도체층, 활성층, 제2 반도체층을 순차적으로 배치된 발광 구조층;
상기 제1 반도체층과 전기적으로 연결된 복수 개의 제1 전극; 및
상기 제2 반도체층과 전기적으로 연결된 복수 개의 제2 전극;을 포함하고,
상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층 각각의 상부 표면에는 상기 복수 개의 제1 홈에 일대일 대응되는 복수 개의 제2 홈이 형성되어 있으며, 상기 복수 개의 제1 홈은 상기 복수 개의 제2 홈과 상기 반도체 발광 어레이의 두께 방향으로 중첩되어 있고, 상기 복수 개의 제1 전극 및 상기 복수 개의 제2 전극은 상기 반도체 발광 어레이의 두께 방향으로 상기 복수 개의 제1 홈 및 상기 복수 개의 제2 홈과 중첩되지 않는 반도체 발광 어레이. - 제 15항에 있어서,
상기 복수 개의 제1 홈은
이격 배치되는 라인 형상을 포함하는 반도체 발광 어레이. - 제 15항에 있어서,
상기 복수 개의 제1 홈은 메쉬 구조를 포함하는 반도체 발광 어레이. - 제 15항에 있어서,
상기 기판의 두께는,
10mm이하인 반도체 발광 어레이. - 제 15항에 있어서,
상기 제1 홈의 깊이는,
15㎛이하인 반도체 발광 어레이. - 삭제
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