JP2008164721A - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP2008164721A JP2008164721A JP2006351547A JP2006351547A JP2008164721A JP 2008164721 A JP2008164721 A JP 2008164721A JP 2006351547 A JP2006351547 A JP 2006351547A JP 2006351547 A JP2006351547 A JP 2006351547A JP 2008164721 A JP2008164721 A JP 2008164721A
- Authority
- JP
- Japan
- Prior art keywords
- gradation
- group
- frame
- voltages
- frames
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【解決手段】複数のサブピクセルと、前記各サブピクセルに階調電圧を入力する複数の映像線とを有する表示パネルと、外部から入力される表示データに基づき前記各映像線に前記階調電圧を供給する映像線駆動回路とを備える表示装置であって、前記外部から入力される表示データは、第1群のフレームの表示データと、前記第1群のフレームの間に挿入される第2群のフレームの表示データとで構成され、前記第2群のフレームの表示データは、隣接する前記第1群のフレームの表示データに基づき生成され、前記映像線駆動回路は、フレームAの期間に第1群の階調電圧を前記各映像線に供給し、フレームAに連続する次のフレームBの期間に第2群の階調電圧を前記各映像線に供給する。
【選択図】図7
Description
一般に、液晶表示モジュールでは、隣接する2本の走査線(ゲート線ともいう。)と、隣接する2本の映像線(ソース線またはドレイン線ともいう。)とで囲まれる領域に、走査線からの走査信号によってオンする薄膜トランジスタと、映像線からの映像信号が前述の薄膜トランジスタを介して供給される画素電極とが形成されて、所謂、サブピクセルが構成される。
ここで、各映像線は、液晶表示パネルの一方の辺側(長辺側)に配置されるドレインドライバに接続され、各走査線は、液晶表示パネルの他方の辺側(短辺側)に配置されるゲートドライバに接続される。
薄型テレビに採用される液晶表示モジュールにおいて、動画特性を向上させるために、120Hz以上の高リフレッシュレートで駆動する手法(下記、特許文献1、2参照)、あるいは、120Hz以上の高リフレッシュレートと黒挿入の手法(下記、特許文献3参照)が知られている。
高階調領域での動画性能の向上を図る上で、ベクトルエンジンによる補間画像技術は望ましい。しかしながら、中間階調の領域では、ベクトルエンジンによる補間画像技術では、あまり動画性能を向上させることができない。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、全階調範囲にわたって動画性能を向上させることが可能でとなる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)複数のサブピクセルと、前記各サブピクセルに階調電圧を入力する複数の映像線とを有する表示パネルと、外部から入力される表示データに基づき前記各映像線に前記階調電圧を供給する映像線駆動回路とを備える表示装置であって、前記外部から入力される表示データは、第1群のフレームの表示データと、前記第1群のフレームの間に挿入される第2群のフレームの表示データとで構成され、前記第2群のフレームの表示データは、隣接する前記第1群のフレームの表示データに基づき生成され、前記映像線駆動回路は、フレームA(第1群のフレーム)の期間に第1群の階調電圧を前記各映像線に供給し、フレームAに連続する次のフレームB(第2群のフレーム)の期間に第2群の階調電圧を前記各映像線に供給する。
(2)(1)において、第1群の階調電圧は、最小の階調から、最小の階調と最大の階調との間の中間の階調までの間は、階調の変化に対する輝度の変化が急峻であり、前記中間の階調から、前記最大の階調までの間は、前記階調の変化に対する輝度の変化が穏やかであり、第2群の階調電圧は、前記最小の階調から、前記中間の階調までの間は、前記階調の変化に対する輝度の変化が穏やかであり、前記中間の階調から、前記最大の階調までの間は、前記階調の変化に対する輝度の変化が急峻である。
(4)(3)において、表示制御回路を備え、前記階調基準電圧生成回路は、前記表示制御回路からの階調基準電圧データに基づき、前記フレームAに生成する前記第1群の各階調基準電圧と、前記フレームBに生成する前記第2群の各階調基準電圧のそれぞれの電圧を設定する。
本発明の表示装置によれば、全階調範囲にわたって動画性能を向上させることが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。本実施例の液晶表示モジュールは、液晶表示パネル1と、ドレインドライバ2と、ゲートドライバ3と、表示制御回路4と、電源回路5と、階調基準電圧生成回路6とで構成される。
ドレインドライバ2は、液晶表示パネル1の一辺に配置された半導体チップで構成され、また、ゲートドライバ3は、液晶表示パネル1の他の辺に配置された半導体チップで構成される。
表示制御回路4は、テレビ受信回路等の表示信号源(ホスト側)から入力される表示データ(R[7:0]、G[7:0]、B[7:0])と、ドットクロック(DCLK)、ディスプレイタイミング信号(DTMG)、水平同期信号(HSYNC)、および垂直同期信号(VSYNC)に基づき、表示データの交流化等、液晶表示パネル1の表示に適したタイミング調整を行い、同期信号(クロック信号)と共にドレインドライバ2と、ゲートドライバ3に入力する。
表示制御回路4の制御の基に、ゲートドライバ3は、走査線(GL;ゲート線ともいう)に走査電圧を供給し、また、ドレインドライバ2は、映像線(DL;ドレイン線、ソース線ともいう)に階調電圧を供給して映像を表示する。電源回路5は液晶表示装置に要する各種の電圧を生成し、階調基準電圧生成回路6は、V1〜V12の階調基準電圧を生成する。
図1に示す液晶表示パネル1において、列方向に配置された各サブピクセルの薄膜トランジスタ(TFT)の第1の電極(ドレイン電極またはソース電極)は、映像線(DL)に接続され、各映像線(DL)は列方向に配置されたサブピクセルに、表示データに対応する階調電圧を供給するドレインドライバ2に接続される。
また、行方向に配置された各サブピクセルの薄膜トランジスタ(TFT)のゲート電極は、それぞれ走査線(GL)に接続され、各走査線(GL)は、1水平走査時間、薄膜トランジスタ(TFT)のゲートに走査電圧(正または負のバイアス電圧)を供給するゲートドライバ3に接続される。
液晶表示パネル1に画像を表示する際、ゲートドライバ3は、走査線(GL)を上から下(あるいは、下から上)に向かって順次選択し、一方で、ある走査線の選択期間中に、ドレインドライバ2は、表示データに対応する階調電圧を、映像線(DL)に供給する。
映像線(DL)に供給された電圧は、薄膜トランジスタ(TFT)を経由して、画素電極(PX)に印加され、最終的に、保持容量(Cadd)と、液晶容量(CL)に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
液晶表示パネル1は、画素電極(PX)、薄膜トランジスタ(TFT)、映像線(DL)、走査線(GL)などが設けられた第1の基板(TFT基板、アクティブマトリクス基板ともいう)と、カラーフィルタ等が形成される第2の基板(対向基板ともいう)とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
また、対向電極(CT)は、TN方式やVA方式の液晶表示パネルであれば第2の基板側に設けられる。IPS方式の場合は、第1の基板側に設けられる。
なお、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。また、本発明は、どのような構造の液晶パネルであっても適用可能である。
さらに、実際の製品では、液晶表示パネル1の後ろ側にバックライトが配置されるが、本発明は、バックライトの構造とは関係がないので、バックライトの詳細な説明も省略する。
図2において、21はクロック制御部、22はラッチアドレスセレクタ、23はラッチ回路、24はD/Aコンバータ回路、25は出力アンプ回路である。
ラッチ回路23は、ラッチアドレスセレクタ22の制御の元に、表示制御回路4から出力される表示データラッチ用クロック(CL2)に同期して、外部から入力される表示データ(R[7:0]、G[7:0]、B[7:0])を順次ラッチする。
ラッチ回路23にラッチされた表示データは、表示制御回路4から出力される、出力タイミング制御用クロック信号(CL1)に基づき、D/Aコンバータ回路24に出力される。
D/Aコンバータ回路24の階調電圧生成回路は、階調基準電圧生成回路6から入力される、正極性のV1〜V6の階調基準電圧と、負極性のV7〜V12の階調基準電圧に基づき、正極性および負極性の0〜255階調の階調電圧を生成する階調電圧生成回路(24−1)を有する。
D/Aコンバータ回路24は、階調電圧生成回路(24−1)で生成された、正極性および負極性の0〜255階調の階調電圧の中から、ラッチ回路23から入力された表示データに対応した階調電圧を選択して、出力アンプ回路25に入力する。
出力アンプ回路25は、D/Aコンバータ回路24から入力された階調電圧を、アンプ回路で電流増幅し、対応する映像線(DL)に出力する。
図3(a)に示すように、図2に示す階調電圧生成回路(24−1)は、階調基準電圧生成回路6から入力される6値の階調基準電圧(V1−V6)の各階調基準電圧間を、直列抵抗分圧回路(24−2)により分圧して、正極性の0〜255階調分の階調電圧を生成する部分と、階調基準電圧生成回路6から入力される6値の階調基準電圧(V7−V12)の各階調基準電圧間を、直列抵抗分圧回路(24−3)により分圧して、負極性の0〜255階調分の階調電圧を生成する部分とで構成される。
ここで、12値の階調基準電圧(V1−V12)の階調基準電圧Vnと階調基準電圧Vn−1(n=2〜12)の電圧差をVn(n−1)と表記し、直列抵抗分圧回路の階調基準電圧Vnと階調基準電圧Vn−1(n=2〜12)の階調基準電圧供給端子間の合成抵抗値をRnと表記すると、図3に示す階調電圧生成回路は、下記式を満足する。
[数1]
R12:R11:R10:R9:R8
=V12(11):V11(10):V10(9):V9(8):V8(7)、
R6:R5:R4:R3:R2
=V6(5):V5(4):V4(3):V3(2):V2(1)
したがって、直列抵抗分圧回路(24−2,24−3)を流れる電流は、一定の電流値(Vn(n−1)/Rn=一定の電流値)となり、図3に示す階調電圧生成回路では、最大の階調基準電圧と最小の階調基準電圧の供給端子以外からの電流の流入、流出はほとんど「0」となり、ドレインドライバ2の消費電力を低減することが可能となり、それにより、液晶表示モジュールの消費電力を低減することが可能となる。
V1〜V12の階調基準電圧は、RA1〜RA13の抵抗の比により設定され、抵抗分圧回路の出力は、バッファ回路63により、電流増幅されてドレインドライバ2の階調電圧生成回路(24−1)に出力される。
ここで、本実施例では、図4の(b)に示すように、分圧抵抗(例えば、図4の(a)に示すRA1の抵抗)を、RB1−1、RB1−2、RB1−3の3つの抵抗で構成し、その中の一つを選択回路65で選択する。
さらに、表示制御回路4から、予め、レジスタ66に階調基準電圧データを格納し、表示制御回路4からの指示に基づき、レジスタ66から出力される制御データにより選択回路65を制御し、選択回路65で選択する抵抗を切り替えることにより、フレームAの期間内に、階調電圧生成回路(24−1)に、第1群の階調基準電圧(V1〜V12の階調基準電圧)を出力し、また、フレームAに続くフレームBの期間内に、第2群の階調基準電圧(V1〜V12の階調基準電圧)を出力する。
図5は、本実施例の液晶表示モジュールの動作方法を説明するための模式図である。図5において、100はベクトルエンジンである。
倍速駆動では、ベクトルエンジン100により、放送局から受信した1秒間に60フレームの画像データ(即ち、図6のフレームAの画像データ)の中の連続する2つのフレームの画像データから補間画像データ(即ち、図6のフレームBの画像データ)を生成し、その補間画像データを、60フレームの画像データの間に挿入することによって、1フレームを(1/120)としている。
なお、図6は、本実施例の液晶表示モジュールに外部から入力される表示データを説明するための図であり、図6において、Tは時間である。
図5の(a)は、階調基準電圧生成回路6が、階調基準電圧データを同時に1つしか保持できない場合(即ち、図4のレジスタ66に1つの階調基準電圧データしか保持できない場合)の構成であり、表示制御回路4は、フレームAの期間用の階調基準電圧データと、フレームBの期間用の階調基準電圧データとを、1フレーム毎に交互に階調基準電圧生成回路6に送信する。
図5の(a)、図5の(b)のいずれの場合にも、階調基準電圧生成回路6は、フレームAの期間内に、第1群の階調基準電圧を、階調電圧生成回路(24−1)に出力し、また、フレームBの期間内に、第2群の階調基準電圧を、階調電圧生成回路(24−1)に出力する。
図2に示す階調電圧生成回路(24−1)は、階調基準電圧生成回路6から入力される12値の階調基準電圧(V1−V12)の各階調基準電圧間を、直列抵抗分圧回路(24−2,24−3)により分圧して、正極性および負極性の0〜255階調分の階調電圧を生成する。
したがって、階調電圧生成回路(24−1)は、フレームAの期間内に、正極性および負極性の0〜255階調の第1群の階調電圧を生成し、また、フレームBの期間内に、正極性および負極性の0〜255階調の第2群の階調電圧を生成する。
図7は、本実施例の液晶表示モジュールの階調−輝度特性の一例を示すグラフである。図7のグラフにおいて、Brは輝度、Knは階調を示す。また、図7のγaが、フレームAにおける階調−輝度特性を、図7のγbが、フレームBにおける階調−輝度特性を、図7のγが、フレームAにおける階調−輝度特性と、フレームBにおける階調−輝度特性とを合成した階調−輝度特性を示す。
図7に示すグラフから明らかなように、フレームAの期間に各映像線(DL)に供給される第1群の階調電圧は、最小の階調から、最小の階調と最大の階調との間の中間の階調までの間は、階調の変化に対する輝度の変化が急峻であり、中間の階調から、最大の階調までの間は、階調の変化に対する輝度の変化が穏やかである。
また、フレームAの期間に各映像線(DL)に供給される第2群の階調電圧は、最小の階調から、中間の階調までの間は、階調の変化に対する輝度の変化が穏やかであり、中間の階調から、最大の階調までの間は、階調の変化に対する輝度の変化が急峻である。
これに対して、フレームAで表示される画像を本来の表示される画像よりも明るい画像となし、また、フレームBで表示される画像を本来の表示される画像よりも暗い画像となし、この2つの画像で、本来表示すべき画像を表示する方法は、中間階調の領域において、動画性能を向上させることが可能である。したがって、本実施例では、全階調に亘って動画性能の向上を図ることが可能となる。
図7に示すように、フレームBの期間の画像は、最小の階調から中間の階調までの間は「黒」に近い画像となる。この点において、本実施例は、前記の特許文献3等に記載されている「黒挿入」の技術に類似している。
しかしながら、従来の「黒挿入」の技術では、表示制御回路4の論理規模が大きくなり、表示制御回路4のコストアップに繋がってしまう。
これに対して、本実施例では、V1〜V12の階調基準電圧を、フレームAと、フレームBとで変化させるだけで済むため、表示制御回路4の論理が簡略化でき、コスト低減に繋げることが可能である。
なお、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、有機ELなどの大型高精細パネルを備える表示装置全てに適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
2 ドレインドライバ
3 ゲートドライバ
4 表示制御回路
5 電源回路
6 階調基準電圧生成回路
21 クロック制御部
22 ラッチアドレスセレクタ
23 ラッチ回路
24 D/Aコンバータ回路
24−1 階調電圧生成回路
24−2,24−3 直列抵抗分圧回路
25 出力アンプ回路
63 バッファ回路
65 選択回路(スイッチ回路)
66 レジスタ
100 ベクトルエンジン
GL 走査線
DL 映像線
TFT 薄膜トランジスタ
PX 画素電極
CT 対向電極(コモン電極)
CL 液晶容量
Cadd 保持容量
RA1〜RA13,RB1−1〜RB1−3,RB2−1〜RB2−3,RB12−1〜RB12−3,RB13−1〜RB13−3 抵抗
Claims (5)
- 複数のサブピクセルと、前記各サブピクセルに階調電圧を入力する複数の映像線とを有する表示パネルと、
外部から入力される表示データに基づき前記各映像線に前記階調電圧を供給する映像線駆動回路とを備える表示装置であって、
前記外部から入力される表示データは、第1群のフレームの表示データと、
前記第1群のフレームの間に挿入される第2群のフレームの表示データとで構成され、
前記第2群のフレームの表示データは、隣接する前記第1群のフレームの表示データに基づき生成され、
前記映像線駆動回路は、フレームAの期間に第1群の階調電圧を前記各映像線に供給し、フレームAに連続する次のフレームBの期間に第2群の階調電圧を前記各映像線に供給することを特徴とする表示装置。 - 前記フレームAは、第1群のフレームであり、前記フレームBは、前記第2群のフレームであることを特徴とする請求項1に記載の表示装置。
- 第1群の階調電圧は、最小の階調から、最小の階調と最大の階調との間の中間の階調までの間は、階調の変化に対する輝度の変化が急峻であり、前記中間の階調から、前記最大の階調までの間は、前記階調の変化に対する輝度の変化が穏やかであり、
第2群の階調電圧は、前記最小の階調から、前記中間の階調までの間は、前記階調の変化に対する輝度の変化が穏やかであり、前記中間の階調から、前記最大の階調までの間は、前記階調の変化に対する輝度の変化が急峻であることを特徴とする請求項1または請求項2に記載の表示装置。 - 複数の階調基準電圧を生成する階調基準電圧生成回路を備え、
前記映像線駆動回路は、前記階調基準電圧生成回路から入力される複数の階調基準電圧に基づき、階調電圧を生成する階調電圧生成回路を有し、
前記階調基準電圧生成回路は、前記フレームAに第1群の各階調基準電圧を生成し、かつ、前記フレームBに第2群の各階調基準電圧を生成し、
前記階調電圧生成回路は、前記階調基準電圧生成回路から入力される前記第1群の各階調基準電圧に基づき前記第1群の階調電圧を生成し、かつ、前記階調基準電圧生成回路から入力される前記第2群の各階調基準電圧に基づき前記第2群の階調電圧を生成することを特徴とする請求項1ないし請求項3のいずれか1項に記載の表示装置。 - 表示制御回路を備え、
前記階調基準電圧生成回路は、前記表示制御回路からの階調基準電圧データに基づき、前記フレームAに生成する前記第1群の各階調基準電圧と、前記フレームBに生成する前記第2群の各階調基準電圧のそれぞれの電圧を設定することを特徴とする請求項4に記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006351547A JP2008164721A (ja) | 2006-12-27 | 2006-12-27 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006351547A JP2008164721A (ja) | 2006-12-27 | 2006-12-27 | 表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008164721A true JP2008164721A (ja) | 2008-07-17 |
Family
ID=39694360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006351547A Pending JP2008164721A (ja) | 2006-12-27 | 2006-12-27 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008164721A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011123134A (ja) * | 2009-12-08 | 2011-06-23 | Canon Inc | 画像表示装置、画像表示方法 |
WO2021005855A1 (ja) * | 2019-07-05 | 2021-01-14 | 株式会社ジャパンディスプレイ | 表示装置 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06178270A (ja) * | 1992-12-01 | 1994-06-24 | Matsushita Electric Ind Co Ltd | 映像再生装置 |
JP2001042831A (ja) * | 1999-07-29 | 2001-02-16 | Hitachi Ltd | 液晶表示装置 |
JP2001100711A (ja) * | 1999-07-26 | 2001-04-13 | Sharp Corp | ソースドライバ、ソースライン駆動回路およびそれを用いた液晶表示装置 |
JP2001166726A (ja) * | 1999-12-10 | 2001-06-22 | Sharp Corp | 表示装置および該表示装置に用いられるドライバ |
JP2002366112A (ja) * | 2001-06-07 | 2002-12-20 | Hitachi Ltd | 液晶駆動装置及び液晶表示装置 |
JP2003280615A (ja) * | 2002-01-16 | 2003-10-02 | Sharp Corp | 階調表示基準電圧発生回路およびそれを用いた液晶表示装置 |
JP2005268912A (ja) * | 2004-03-16 | 2005-09-29 | Sharp Corp | フレーム補間のための画像処理装置およびそれを備えた表示装置 |
JP2006189661A (ja) * | 2005-01-06 | 2006-07-20 | Toshiba Corp | 画像表示装置及びその方法 |
JP2006343706A (ja) * | 2005-05-11 | 2006-12-21 | Hitachi Displays Ltd | 表示装置 |
-
2006
- 2006-12-27 JP JP2006351547A patent/JP2008164721A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06178270A (ja) * | 1992-12-01 | 1994-06-24 | Matsushita Electric Ind Co Ltd | 映像再生装置 |
JP2001100711A (ja) * | 1999-07-26 | 2001-04-13 | Sharp Corp | ソースドライバ、ソースライン駆動回路およびそれを用いた液晶表示装置 |
JP2001042831A (ja) * | 1999-07-29 | 2001-02-16 | Hitachi Ltd | 液晶表示装置 |
JP2001166726A (ja) * | 1999-12-10 | 2001-06-22 | Sharp Corp | 表示装置および該表示装置に用いられるドライバ |
JP2002366112A (ja) * | 2001-06-07 | 2002-12-20 | Hitachi Ltd | 液晶駆動装置及び液晶表示装置 |
JP2003280615A (ja) * | 2002-01-16 | 2003-10-02 | Sharp Corp | 階調表示基準電圧発生回路およびそれを用いた液晶表示装置 |
JP2005268912A (ja) * | 2004-03-16 | 2005-09-29 | Sharp Corp | フレーム補間のための画像処理装置およびそれを備えた表示装置 |
JP2006189661A (ja) * | 2005-01-06 | 2006-07-20 | Toshiba Corp | 画像表示装置及びその方法 |
JP2006343706A (ja) * | 2005-05-11 | 2006-12-21 | Hitachi Displays Ltd | 表示装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011123134A (ja) * | 2009-12-08 | 2011-06-23 | Canon Inc | 画像表示装置、画像表示方法 |
WO2021005855A1 (ja) * | 2019-07-05 | 2021-01-14 | 株式会社ジャパンディスプレイ | 表示装置 |
JP2021012282A (ja) * | 2019-07-05 | 2021-02-04 | 株式会社ジャパンディスプレイ | 表示装置 |
US11631366B2 (en) | 2019-07-05 | 2023-04-18 | Japan Display Inc. | Display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5049101B2 (ja) | 液晶表示装置 | |
US9548031B2 (en) | Display device capable of driving at low speed | |
KR101310379B1 (ko) | 액정표시장치와 그 구동방법 | |
US8063876B2 (en) | Liquid crystal display device | |
KR101354386B1 (ko) | 액정표시장치 | |
JP4859464B2 (ja) | 液晶表示装置 | |
US10049629B2 (en) | Display device capable of low-speed driving and method of driving the same | |
KR100929680B1 (ko) | 액정 표시 장치 및 영상 신호 보정 방법 | |
KR20150086621A (ko) | 표시장치와 그 구동방법 | |
KR102099281B1 (ko) | 액정 표시 장치 및 그 구동 방법 | |
KR101992855B1 (ko) | 액정표시장치와 그 구동방법 | |
US10127869B2 (en) | Timing controller, display apparatus including the same and method of driving the display apparatus | |
JP2010085949A (ja) | 液晶表示装置 | |
JP2009058784A (ja) | 表示装置 | |
KR102084714B1 (ko) | 표시 장치 및 그 구동 방법 | |
KR20120119411A (ko) | 액정표시장치 | |
US20120256975A1 (en) | Liquid crystal display device and drive method of liquid crystal display device | |
JP2008164721A (ja) | 表示装置 | |
KR20150076442A (ko) | 액정표시장치 | |
US10089951B2 (en) | Display apparatus and a method of driving the same | |
KR101752003B1 (ko) | 액정표시장치 | |
KR20110070549A (ko) | 액정표시장치 | |
JP2008158385A (ja) | 電気光学装置、その駆動方法および電子機器 | |
JP2008164696A (ja) | 表示装置 | |
KR20160046981A (ko) | 표시패널 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091105 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110218 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111220 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120330 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120904 |