KR20240043214A - 표시 장치 - Google Patents

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KR20240043214A
KR20240043214A KR1020220121852A KR20220121852A KR20240043214A KR 20240043214 A KR20240043214 A KR 20240043214A KR 1020220121852 A KR1020220121852 A KR 1020220121852A KR 20220121852 A KR20220121852 A KR 20220121852A KR 20240043214 A KR20240043214 A KR 20240043214A
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layer
electrode
pixel circuit
light emitting
display device
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KR1020220121852A
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신동희
손선권
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삼성디스플레이 주식회사
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Abstract

본 개시의 일 실시예에 따른 표시 장치는, 베이스층 및 상기 베이스층 상의 화소 회로를 포함한 화소 회로층; 및 상기 화소 회로층 상에 배치되고 발광 소자를 포함한 발광 소자층; 을 포함한다. 상기 화소 회로층은 하부 보조 전극층, 액티브층, 및 층간 도전층을 포함한다. 상기 화소 회로는 구동 트랜지스터를 포함한다. 상기 하부 보조 전극층은, 제1 중첩 하부층 및 제2 중첩 하부층을 형성한다. 상기 층간 도전층은, 상기 구동 트랜지스터의 게이트 전극을 형성한다. 상기 제1 중첩 하부층은 평면 상에서 볼 때, 상기 게이트 전극과 중첩한다. 상기 제2 중첩 하부층은 상기 제1 중첩 하부층과 전기적으로 분리된다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 표시 장치는 광을 발산할 수 있는 발광 소자 및 발광 소자를 구동하기 위한 화소 회로를 포함할 수 있다.
한편, 발광 소자를 구동하기 위한 전기적 신호들은 둘 이상의 전극 패턴에 의해 설계된 화소 회로로부터 인가될 수 있다. 상기 전기적 신호들은 서로 간섭될 수 있으며, 이 경우 신호 지연 등 리스크가 발생될 수 있다. 이에 따라, 고품질의 표시 장치를 제공하기 위해서, 전기적 신호들의 신뢰도가 향상된 화소 회로 구조가 요구된다.
본 개시의 일 과제는, 표시 장치 내 전기적 신호의 신뢰도가 향상된 표시 장치를 제공하는 것이다.
본 개시의 일 실시예에 따른 표시 장치는, 베이스층 및 상기 베이스층 상의 화소 회로를 포함한 화소 회로층; 및 상기 화소 회로층 상에 배치되고 발광 소자를 포함한 발광 소자층; 을 포함할 수 있다. 상기 화소 회로층은 하부 보조 전극층, 액티브층, 및 층간 도전층을 포함할 수 있다. 상기 화소 회로는 구동 트랜지스터를 포함할 수 있다. 상기 하부 보조 전극층은, 제1 중첩 하부층 및 제2 중첩 하부층을 형성할 수 있다. 상기 층간 도전층은, 상기 구동 트랜지스터의 게이트 전극을 형성할 수 있다. 상기 제1 중첩 하부층은 평면 상에서 볼 때, 상기 게이트 전극과 중첩할 수 있다. 상기 제2 중첩 하부층은 상기 제1 중첩 하부층과 전기적으로 분리될 수 있다.
실시예에 따라, 상기 액티브층은, 액티브 연결층을 형성할 수 있다. 상기 제1 중첩 하부층은, 상기 구동 트랜지스터의 소스 전극과 상기 액티브 연결층을 통해 전기적으로 연결될 수 있다.
실시예에 따라, 상기 구동 트랜지스터는 상기 발광 소자에 애노드 신호를 공급하도록 구성될 수 있다. 상기 발광 소자가 광을 발산할 때, 상기 발광 소자 및 상기 제1 중첩 하부층에는 상기 애노드 신호가 동시에 인가될 수 있다.
실시예에 따라, 상기 제1 중첩 하부층에는 상기 구동 트랜지스터에 대한 게이트 신호가 인가됨 없이 상기 애노드 신호가 인가되도록 구성될 수 있다. 상기 제2 중첩 하부층에는 상기 애노드 신호가 인가됨 없이 상기 게이트 신호가 인가되도록 구성될 수 있다.
실시예에 따라, 상기 화소 회로는 스토리지 커패시터를 포함할 수 있다. 상기 액티브 연결층은 상기 스토리지 커패시터의 상부 전극을 형성할 수 있다. 상기 제2 중첩 하부층은 상기 스토리지 커패시터의 하부 전극을 형성할 수 있다.
실시예에 따라, 상기 발광 소자는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 전기적으로 연결되는 발광층을 포함할 수 있다. 상기 액티브층은 애노드 신호 공급층을 형성할 수 있다. 상기 애노드 신호 공급층은 상기 제1 전극과 애노드 컨택부를 통해 전기적으로 연결될 수 있다.
실시예에 따라, 상기 애노드 신호 공급층과 상기 액티브 연결층은 일체로 형성될 수 있다.
실시예에 따라, 상기 층간 도전층은 상기 제1 중첩 하부층과 상기 액티브 연결층을 전기적으로 연결하는 애노드 연결층을 형성할 수 있다.
실시예에 따라, 상기 액티브 연결층은 상기 제2 중첩 하부층에 비해 상기 제1 전극에 더 인접할 수 있다.
실시예에 따라, 상기 화소 회로는 스위칭 트랜지스터를 더 포함할 수 있다. 상기 층간 도전층은 상기 스위칭 트랜지스터와 상기 게이트 전극을 전기적으로 연결하는 게이트 연결층을 형성할 수 있다.
실시예에 따라, 상기 게이트 전극에 대한 게이트 신호는, 상기 게이트 전극, 상기 게이트 연결층, 및 상기 제2 중첩 하부층에 인가될 수 있다.
실시예에 따라, 상기 제2 중첩 하부층은 상기 액티브층 및 상기 층간 도전층에 의해 커버될 수 있다.
실시예에 따라, 상기 발광 소자는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 전기적으로 연결되는 발광층을 포함할 수 있다. 상기 게이트 전극, 상기 게이트 연결층, 및 상기 제2 중첩 하부층은 상기 제2 전극에 비해 상기 제1 전극에 더 인접하고, 상기 제1 전극에 의해 커버될 수 있다.
실시예에 따라, 상기 제1 전극은 상기 발광층에 대한 애노드 전극일 수 있다. 상기 제2 전극은 상기 발광층에 대한 캐소드 전극일 수 있다.
실시예에 따라, 상기 화소 회로층은, 제1 전원을 공급하는 제1 전원 라인 및 상기 제1 전원과는 상이한 제2 전원을 공급하는 제2 전원 라인을 더 포함할 수 있다. 상기 제1 전원 라인은 상기 구동 트랜지스터와 전기적으로 연결될 수 있다. 상기 제2 전원 라인은 상기 제2 전극과 전기적으로 연결될 수 있다.
실시예에 따라, 상기 발광 소자는 유기 발광 소자(OLED: organic light emitting diode)일 수 있다.
본 개시의 일 실시예에 따른 표시 장치는, 구동 트랜지스터, 스위칭 트랜지스터, 및 스토리지 커패시터를 포함하는 화소 회로; 및 상기 화소 회로와 전기적으로 연결되고, 애노드 전극, 발광층, 및 캐소드 전극을 포함하는 발광 소자; 를 포함할 수 있다. 상기 스토리지 커패시터는 상부 전극 및 하부 전극을 포함할 수 있다. 상기 구동 트랜지스터의 게이트 전극은 상기 스위칭 트랜지스터와 전기적으로 연결될 수 있다. 상기 화소 회로는 상기 하부 전극과 동일한층에 배치되고 평면 상에서 볼 때 상기 게이트 전극과 중첩하는 중첩 하부층을 포함할 수 있다. 상기 게이트 전극은 상기 하부 전극과 전기적으로 연결되되, 상기 중첩 하부층과 전기적으로 연결되지 않을 수 있다.
본 개시의 일 실시예에 따른 표시 장치는, 구동 트랜지스터 및 스위칭 트랜지스터를 포함하는 화소 회로; 및 상기 화소 회로와 전기적으로 연결되고, 애노드 전극, 발광층, 및 캐소드 전극을 포함하는 발광 소자; 를 포함할 수 있다. 상기 구동 트랜지스터의 제1 게이트 전극은 상기 스위칭 트랜지스터와 전기적으로 연결되어 게이트 신호를 인가받도록 구성될 수 있다. 상기 화소 회로는 상기 게이트 신호가 인가되는 둘 이상의 전극 패턴들을 포함할 수 있다. 상기 둘 이상의 전극 패턴들은 평면 상에서 볼 때, 상기 애노드 전극과 중첩할 수 있다.
본 개시의 일 실시예에 의하면, 표시 장치 내 전기적 신호의 신뢰도가 향상된 표시 장치가 제공될 수 있다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 2는 일 실시예에 따른 표시 장치를 나타낸 개략적인 단면도이다.
도 3은 일 실시예에 따른 부화소에 포함되는 화소 회로를 나타낸 도면이다.
도 4는 일 실시예에 따른 표시 장치의 적층 구조를 설명하기 위한 개략적인 단면도이다.
도 5 및 도 6은 일 실시예에 따른 전극 구조를 나타낸 개략적인 평면도들이다.
도 7은 일 실시예에 따른 화소 회로를 나타낸 개략적인 평면도이다.
도 8은 전극들 간 연결 구조를 설명하기 위해 도시된 개략적인 평면도이다.
도 9는 도 5의 A~A’에 따른 개략적인 단면도이다.
도 10은 도 5의 B~B’에 따른 개략적인 단면도이다.
본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 개시는 표시 장치에 관한 것이다. 이하에서는 첨부된 도면들을 참조하여 실시예에 따른 표시 장치에 관하여 설명한다.
먼저 도 1을 참조하여, 실시예에 따른 표시 장치(1)에 관하여 설명한다. 도 1은 일 실시예에 따른 표시 장치를 나타낸 블록도이다.
표시 장치(1)는 광을 발산하도록 구성된다. 표시 장치(1)는 발광 소자(LD)(도 2 참고)를 광원으로 이용한 전자 장치일 수 있다. 실시예에 따라, 표시 장치(1)는 화소부(110), 스캔 구동부(120), 데이터 구동부(130), 및 제어부(140)를 포함할 수 있다.
화소부(110)는 스캔 라인(SL) 및 데이터 라인(DL)에 연결되는 복수의 부화소들(SPX)을 포함할 수 있다. 실시예에 따라, 부화소들(SPX) 중 하나 이상은 화소(혹은 화소 유닛)를 형성(혹은 구성)할 수 있다. 예를 들어, 부화소(SPX)는 제1 색(예를 들어, 적색)의 광을 발산하는 제1 부화소(SPX1)(도 6 참고), 제2 색(예를 들어, 녹색)의 광을 발산하는 제2 부화소(SPX2)(도 6 참고), 제3 색(예를 들어, 청색)의 광을 발산하는 제3 부화소(SPX3)(도 6 참고)를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
스캔 구동부(120)는 화소부(110)의 일측(112)에 배치될 수 있다. 스캔 구동부(120)는 제어부(140)로부터 제1 제어 신호(SCS)를 수신할 수 있다. 스캔 구동부(120)는 부화소(SPX)에 스캔 신호를 제공할 수 있다. 스캔 구동부(120)는 제1 제어 신호(SCS)에 응답하여, 스캔 라인(SL)들에 스캔 신호를 공급할 수 있다. 예를 들어, 스캔 신호는 제1 방향(DR1)으로 연장하는 제1 스캔 라인(SL1) 및 제2 방향(DR2)으로 연장하는 제2 스캔 라인(SL2)을 통해 부화소(SPX)에 제공될 수 있다.
제1 제어 신호(SCS)는 스캔 구동부(120)의 구동 타이밍을 제어하기 위한 신호일 수 있다. 제1 제어 신호(SCS)는 스캔 신호를 위한 스캔 개시 신호 및 복수의 클럭 신호를 포함할 수 있다. 상기 스캔 신호는 해당 스캔 신호가 공급되는 트랜지스터의 타입에 상응하는 게이트-온 레벨로 설정될 수 있다.
데이터 구동부(130)는 화소부(110)의 일측(112)에 배치될 수 있다. 데이터 구동부(130)는 제어부(140)로부터 제2 제어 신호(DCS)를 수신할 수 있다. 데이터 구동부(130)는 부화소(SPX)에 데이터 신호를 제공할 수 있다. 데이터 구동부(130)는 제2 제어 신호(DCS)에 응답하여 데이터 라인(DL)에 데이터 신호를 공급할 수 있다. 예를 들어, 제2 제어 신호(DCS)는 데이터 라인(DL)을 통해 부화소(SPX)에 제공될 수 있다. 제2 제어 신호(DCS)는 데이터 구동부(130)의 구동 타이밍을 제어하기 위한 신호일 수 있다.
실시예에 따르면, 표시 장치(1)는 보상부(미도시)를 더 포함할 수 있다. 보상부는 제어부(140)로부터 부화소들(SPX)의 센싱 및 열화 보상을 위한 제3 제어 신호를 수신할 수 있다. 보상부는 센싱 라인(도 4의 'SENL')을 통해 부화소(SPX)로부터 추출되는 센싱값(전류 혹은 전압 정보)을 제공받을 수 있다. 보상부는 상기 센싱값에 기초하여 부화소(SPX)의 열화를 보상하는 보상 값을 생성할 수 있다.
스캔 구동부(120)와 데이터 구동부(130)가 화소부(110)의 일측(112)에 배치된 단변 구동(single side driving) 구조가 제공될 수 있다. 스캔 구동부(120)와 데이터 구동부(130)는 화소부(110)를 기준으로 할 때, 동일한 측에 배치될 수 있다. 예를 들어, 표시 장치(1)가 개괄적으로 네 변을 포함하는 경우, 스캔 구동부(120)와 데이터 구동부(130)는 네 변 중 어느 하나의 동일한 변에 인접하여 배치될 수 있다.
실시예에 따르면, 표시 장치(1)의 단변 구동 구조를 형성하기 위해 스캔 라인(SL)은 서로 상이한 방향으로 연장하는 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)을 포함할 수 있다.
제1 스캔 라인(SL1)은 제1 방향(DR1)으로 연장되어, 이에 대응하는 화소행의 부화소(SPX)에 전기적으로 연결될 수 있다. 제2 스캔 라인(SL2)은 제2 방향(DR2)으로 연장되어, 컨택 영역(CP)에서 제1 스캔 라인(SL1)과 전기적으로 연결될 수 있다. 제2 스캔 라인(SL2)을 통해 공급된 스캔 신호는 제1 스캔 라인(SL1)을 통해 부화소(SPX)에 공급될 수 있다.
제1 스캔 라인(SL1)은 하나 이상의 제2 스캔 라인(SL2)과 전기적으로 연결될 수 있다. 예를 들어, 도 1의 화소부(110)의 상측에 도시된 화소행을 참조하면, 제1 스캔 라인(SL1)은 일 영역에서 제2 스캔 라인(SL2)들 중 어느 하나와 전기적으로 연결되고, 또 다른 영역에서 제2 스캔 라인(SL2)들 중 다른 하나와 전기적으로 연결될 수 있다.
데이터 라인(DL)은 화소열(예를 들어, 제2 방향(DR2))을 따라 연장되어, 부화소(SPX)에 전기적으로 연결될 수 있다. 데이터 라인(DL)은 연결된 부화소(SPX)에 데이터 신호를 공급할 수 있다.
여기서 화소행 방향은 수평 방향으로서, 제1 방향(DR1)을 의미하고, 화소열 방향은 수직 방향으로서, 제2 방향(DR2)을 의미할 수 있다. 화소행은 제2 스캔 라인(SL2)에 의해 정의될 수 있다. 화소행 방향은 스캔 구동부(120) 및 데이터 구동부(130)가 배치된 화소부(110)의 일측(112)이 연장하는 방향과 동일(혹은 실질적으로 평행)할 수 있다.
도 1에서는, 스캔 구동부(120), 데이터 구동부(130), 및 제어부(140)가 구분되어 도시되었으나, 스캔 구동부(120), 데이터 구동부(130), 및 제어부(140) 중 적어도 일부는 하나의 모듈 또는 IC칩(integrated circuit chip)으로 통합될 수도 있다.
다음으로, 도 2를 참조하여, 실시예에 따른 부화소(SPX)를 형성하기 위한 발광 소자(LD)를 포함한 적층 구조를 설명한다. 도 2는 일 실시예에 따른 표시 장치를 나타낸 개략적인 단면도이다.
실시예에 따르면, 표시 장치(1)(혹은 부화소(SPX))는 발광 소자들(LD)을 포함할 수 있다. 실시예에 따라, 발광 소자들(LD)은 다양한 형태로 제공될 수 있다. 본 명세서에서는 설명의 편의상, 발광 소자들(LD)이 유기 발광 소자(OLED: organic light emitting diode)인 실시예를 기준으로 설명한다.
도 2를 참조하면, 표시 장치(1)는 화소 회로층(PCL) 및 발광 소자층(EML)을 포함할 수 있다.
화소 회로층(PCL)은 발광 소자들(LD)을 구동하기 위한 화소 회로(PXC)(도 3 참고)를 포함한 층일 수 있다. 화소 회로층(PCL)은 베이스층(BSL)(도 4 참고), 화소 회로들을 형성하기 위한 도전층들 및 상기 도전층들 사이에 배치된 절연층들을 포함할 수 있다. 화소 회로층(PCL)을 형성하기 위한 적층 구조의 상세한 설명은 도 4 이후 도면들을 참고하여 후술된다.
실시예에 따르면, 베이스층(BSL)은 표시 장치(1)를 지지하기 위한 베이스 기판 또는 베이스 부재일 수 있다. 기판은 유리 재질의 리지드(rigid) 기판일 수 있다. 또는, 베이스층(BSL)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 이 경우, 베이스층(BSL)은 폴리이미드(polyimide)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있다.
실시예에 따르면, 화소 회로(PXC)는 박막 트랜지스터(Thin Film Transistor)를 포함할 수 있고, 발광 소자들(LD)과 전기적으로 연결되어 발광 소자들(LD)이 광을 발산하기 위한 전기적 신호를 제공할 수 있다. 화소 회로(PXC)의 구조에 관한 상세한 설명은 도 3을 참고하여 후술된다.
발광 소자층(EML)은 화소 회로층(PCL) 상에 배치될 수 있다. 실시예에 따라, 발광 소자층(EML)은 발광 소자(LD), 화소 정의막(PDL), 및 박막 봉지막(TFE)을 포함할 수 있다.
발광 소자(LD)는 화소 회로층(PCL) 상에 배치될 수 있다. 실시예에 따라, 발광 소자(LD)는 제1 전극(ELT1), 발광층(EL), 및 제2 전극(ELT2)을 포함할 수 있다. 실시예에 따라, 발광층(EL)은 화소 정의막(PDL)에 의해 정의되는 영역에 배치될 수 있다. 발광층(EL)의 일면은 제1 전극(ELT1)과 전기적으로 연결되고, 발광층(EL)의 타면은 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
제1 전극(ELT1)은 발광층(EL)에 대한 애노드 전극이고, 제2 전극(ELT2)은 발광층(EL)에 대한 공통 전극(혹은 캐소드 전극)일 수 있다. 실시예에 따르면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 전극(ELT1)은 반사 성질을 포함한 도전성 물질을 포함하고, 제2 전극(ELT2)은 투명 전도성 물질을 포함할 수 있으나, 본 개시가 이에 반드시 한정되는 것은 아니다.
발광층(EL)은 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 발광층(EL)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층(light generation layer), 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer)을 구비할 수 있다. 발광층(EL)은 제1 전극(ELT1) 및 제2 전극(ELT2)으로부터 제공되는 전기적 신호에 기초하여 광을 발산할 수 있다.
화소 정의막(PDL)은 화소 회로층(PCL) 상에 배치되어, 발광층(EL)이 배열되는 위치를 정의할 수 있다. 화소 정의막(PDL)은 유기 재료를 포함할 수 있다. 실시예에 따라, 화소 정의막(PDL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin)의 군 중 어느 이상을 포함할 수 있다. 하지만, 본 개시가 이에 한정되는 것은 아니다.
박막 봉지막(TFE)은 발광 소자(LD)(예를 들어, 제2 전극(ELT2)) 상에 배치될 수 있다. 박막 봉지막(TFE)은 발광 소자(LD) 및 화소 정의막(PDL)에 의해 발생된 단차를 상쇄시킬 수 있다. 박막 봉지막(TFE)은 발광 소자(LD)를 커버하는 복수의 절연막을 포함할 수 있다. 실시예에 따라, 박막 봉지막(TFE)은 무기막과 유기막이 교번하여 적층된 구조를 가질 수 있다.
다음으로, 도 3을 참조하여, 실시예에 따른 화소 회로(PXC)에 관하여 설명한다. 도 3은 일 실시예에 따른 부화소에 포함되는 화소 회로를 나타낸 도면이다. 도 3을 참조하면, 부화소(SPX)는 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 발광 소자들(LD)을 구동하도록 구성된다. 실시예에 따라, 하나의 화소 유닛을 형성하기 위한 부화소들(SPX) 각각은 화소 회로(PXC)를 포함할 수 있다.
부화소(SPX)는 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(PL1), 및 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다. 부화소(SPX)는 센싱 라인(SENL)과 전기적으로 더 연결될 수 있다. 도 3에서 스캔 라인(SL)은 전술한 제1 스캔 라인(SL1)을 의미할 수 있다. 설명의 편의상 제1 스캔 라인(SL1)을 스캔 라인(SL)으로 지칭하여 설명하도록 한다.
부화소(SPX)는 데이터 라인(DL)으로부터 제공된 데이터 신호에 대응하는 광을 발산하도록 구성된 발광 소자들(LD)을 포함할 수 있다.
화소 회로(PXC)는 제1 전원 라인(PL1)과 발광 소자들(LD) 사이에 배치될 수 있다. 화소 회로(PXC)는 제1 스캔 신호가 공급되는 스캔 라인(SL) 및 데이터 신호가 공급되는 데이터 라인(DL)에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 제2 스캔 신호가 공급되는 제어 라인(SSL)과 전기적으로 연결될 수 있고, 레퍼런스 전원(또는, 초기화 전원) 또는 센싱 회로에 연결된 센싱 라인(SENL)에 전기적으로 연결될 수 있다. 실시예에 따라, 제2 스캔 신호는 제1 스캔 신호와 동일하거나 상이할 수 있다. 제2 스캔 신호가 제1 스캔 신호와 동일한 경우, 제어 라인(SSL)은 스캔 라인(SL)과 통합될 수 있다.
화소 회로(PXC)는 하나 이상의 회로 소자를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(CST)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원 라인(PL1)과 제2 노드(N2)의 사이에 전기적으로 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광 소자(LD)가 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 일 전극(예를 들어, 드레인 전극)과 발광 소자(LD)의 제1 전극(ELT1)이 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)로 공급되는 구동 전류를 제어할 수 있다. 제1 트랜지스터(M1)는 구동 트랜지스터일 수 있다.
실시예에 따라, 제1 트랜지스터(M1)(예를 들어, 제1 트랜지스터(M1)의 게이트 전극)의 하부에는 제2 노드(N2)와 전기적으로 연결되어 발광 소자(LD)에 공급되는 애노드 신호가 인가되는 전극층이 배치될 수 있다.
제2 트랜지스터(M2)는 데이터 라인(DL)과 제1 노드(N1)의 사이에 전기적으로 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)는, 스캔 라인(SL)으로부터 게이트-온 전압(예를 들어, 하이 레벨 전압)의 제1 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 제1 스캔 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 제2 트랜지스터(M2)는 각각의 데이터 신호를 부화소(SPX)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(CST)의 일 전극은 제1 노드(N1)에 전기적으로 연결되고, 다른 전극은 제2 노드(N2)에 전기적으로 연결될 수 있다. 스토리지 커패시터(CST)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱 라인(SENL)의 사이에 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 제어 라인(SSL)(또는, 스캔 라인(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어 라인(SSL)으로부터 게이트-온 전압(예를 들어, 하이 레벨 전압)의 제2 스캔 신호(또는, 제1 스캔 신호)가 공급될 때 턴-온되어, 센싱 라인(SENL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달할 수 있거나, 제2 노드(N2)의 전압을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 센싱 회로로 전달된 제2 노드(N2)의 전압은, 외부 회로(예를 들어, 제어부(140))에 제공되어 부화소들(SPX)의 특성 편차를 보상하는 등에 이용될 수 있다.
한편, 도 3에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 개시가 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 부화소(SPX)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광 소자(LD)는 제1 전원 라인(PL1)과 제2 전원 라인(PL2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 발광 소자(LD)의 제1 전극(ELT1)은 화소 회로(PXC)와 전기적으로 연결될 수 있고, 발광 소자(LD)의 제2 전극(ELT2)은 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다.
제1 전원 라인(PL1)의 전원과 제2 전원 라인(PL2)의 전원은 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 전원 라인(PL1)의 전원은 제1 전원(VDD)으로부터 전원을 공급받는 고전위 화소 전원이고, 제2 전원 라인(PL2)의 전원은 제2 전원(VSS)으로부터 전원을 공급받는 저전위 화소 전원일 수 있다. 제1 전원 라인(PL1)의 전원과 제2 전원 라인(PL2)의 전원 간 전위 차는 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
제1 전원 라인(PL1)은 제1 트랜지스터(M1)와 전기적으로 연결될 수 있다. 제2 전원 라인(PL2)은 발광 소자(LD)의 캐소드 전극(예를 들어, 제2 전극(ELT2))과 전기적으로 연결될 수 있다.
각각의 발광 소자(LD)는, 제1 전원 라인(PL1)과 제2 전원 라인(PL2)의 사이에 순방향으로 연결되어 각각의 유효 광원을 형성할 수 있다. 이러한 유효 광원들이 모여 부화소(SPX)의 발광 소자들(LD)을 구성할 수 있다.
발광 소자들(LD)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 각각의 프레임 기간 동안 화소 회로(PXC)는 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급할 수 있다. 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광할 수 있다.
실시예에 따른 부화소(SPX)에 대한 화소 회로(PXC)는 전술된 예시에 한정되지 않는다. 실시예에 따라, 화소 회로(PXC)는 7개의 트랜지스터들과 하나의 스토리지 커패시터를 더 포함할 수도 있다.
다음으로, 도 4 내지 도 10을 참조하여, 실시예에 따른 표시 장치(DD)의 전극들의 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용에 대한 설명은 간략히 하거나 반복하지 않는다.
도 4는 일 실시예에 따른 표시 장치의 적층 구조를 설명하기 위한 개략적인 단면도이다. 도 4를 참조하면, 실시예에 따른 표시 장치(1)(예를 들어, 화소 회로층(PCL))에 포함된 적층 구조는, 베이스층(BSL), 하부 보조 전극층(BML), 버퍼층(BFL), 액티브층(ACT), 게이트 절연층(GI), 층간 도전층(ICL), 층간 절연층(ILD), 및 보호층(PSV)이 순차적으로 적층된 구조에서 적어도 일부가 패터닝된 형태를 가질 수 있다. 예를 들어, 전술한 전극층들은 일 구조에 따라 패터닝되어, 화소 회로(PXC)를 형성할 수 있다.
베이스층(BSL)은 표시 장치(1)의 기저면을 형성(또는 구성)할 수 있다. 앞서 서술된 바와 같이, 베이스층(BSL)은 다양한 물질을 포함할 수 있으며, 그 예시는 특별히 한정되지 않는다.
버퍼층(BFL)은 반도체를 포함하는 액티브층(ACT)에 불순물이 확산되거나 투습을 방지하기 위한 층일 수 있다. 실시예에 따라, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx)의 군 중 하나 이상을 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
액티브층(ACT)은 반도체를 포함할 수 있다. 예를 들어, 액티브층(ACT)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystalline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체의 군 중 하나 이상을 포함할 수 있다. 실시예에 따라, 액티브층(ACT)은 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3)의 채널을 형성할 수 있으며, 층간 도전층(ICL)의 일부로서, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 및 제3 트랜지스터(M3) 각각의 소스 전극 혹은 드레인 전극과 접촉하는 부분에는 불순물이 도핑될 수 있다.
하부 보조 전극층(BML) 및 층간 도전층(ICL)은 도전성 물질을 포함할 수 있다. 실시예에 따르면, 하부 보조 전극층(BML), 및 층간 도전층(ICL) 각각은 하나 이상의 도전층을 포함할 수 있다. 실시예에 따라, 하부 보조 전극층(BML) 및 층간 도전층(ICL) 각각은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 타이타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 백금(Pt)의 군 중 하나 이상을 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)은 액티브층(ACT), 및 층간 도전층(ICL)을 서로 전기적으로 분리하기 위하여 각 층들 사이에 배치될 수 있다. 실시예에 따르면, 게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV) 중 하나 이상에 형성된 컨택부들(예를 들어, 애노드 컨택부(CNTA)(도 5 참조)) 혹은 컨택홀들을 통하여 층들은 서로 전기적으로 연결될 수 있다.
실시예에 따르면, 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 보호층(PSV)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx)의 군 중 하나 이상을 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 보호층(PSV)은 유기 재료를 포함할 수도 있다.
다음으로, 도 5 및 도 6을 참조하여, 화소 회로층(PCL)을 형성하기 위한 전극들의 평면 구조에 관하여 설명한다. 이하 도면에서는, 도 4를 참조하여 전술한 층들과 동일한 층(예를 들어, 동일 공정 내 패터닝)은 서로 동일한 해칭으로 표현될 수 있다.
도 5 및 도 6은 일 실시예에 따른 전극 구조를 나타낸 개략적인 평면도들이다. 도 5에는 하부 보조 전극층(BML), 액티브층(ACT), 및 층간 도전층(ICL)이 도시되었다. 그리고 도 6은 발광 소자(LD)의 제1 전극(ELT1) 및 화소 정의막(PDL)의 위치를 명확히 설명하기 위해, 하부 보조 전극층(BML), 액티브층(ACT), 및 층간 도전층(ICL)의 이미지는 도시하되, 각 층들을 나타내는 도면부호의 기재는 생략되었다. 도 5 및 도 6을 함께 참조하여, 각 구성요소들의 위치는 명확히 이해될 것이다.
도 5 및 도 6에서 애노드 컨택부(CNTA)는 사각형 형상에 X자가 표시된 형태를 가지도록 도시되었다. 도 5 및 도 6에서, 서로 다른 패턴들(예를 들어, 하부 보조 전극층(BML), 액티브층(ACT), 및 층간 도전층(ICL))을 전기적으로 연결하기 위한 컨택홀들은 상대적으로 더 짙은 해칭으로 표현된 사각형 형상으로 도시되었다.
실시예에 따르면, 화소 회로들(PXC) 및 화소 회로들(PXC)과 연결된 라인들이 배치(또는 패터닝)될 수 있다.
예를 들어, 화소 회로(PXC)는 제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 및 제3 화소 회로(PXC3)를 포함할 수 있다. 제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 및 제3 화소 회로(PXC3) 각각은 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 스토리지 커패시터(CST)를 포함할 수 있다. 제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 및 제3 화소 회로(PXC3)는 제2 방향(DR2)을 따라 서로 이격될 수 있다. 제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 및 제3 화소 회로(PXC3) 각각은 서로 상이한 부화소들(SPX) 각각에 대한 화소 회로(PXC)일 수 있다.
실시예에 따르면, 제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 및 제3 화소 회로(PXC3) 각각의 제1 트랜지스터(M1)는 제1 소스 전극(SE1), 제1 게이트 전극(GE1), 제1 드레인 전극(DE1), 및 제1 액티브층(ACT1)을 포함할 수 있다. 실시예에 따르면, 제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 및 제3 화소 회로(PXC3) 각각의 제2 트랜지스터(M2)는 제2 소스 전극(SE2), 제2 게이트 전극(GE2), 제2 드레인 전극(DE2), 및 제2 액티브층(ACT2)을 포함할 수 있다. 실시예에 따르면, 제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 및 제3 화소 회로(PXC3) 각각의 제3 트랜지스터(M3)는 제3 소스 전극(SE3), 제3 게이트 전극(GE3), 제3 드레인 전극(DE3), 및 제3 액티브층(ACT3)을 포함할 수 있다.
스토리지 커패시터(CST)는 상부 전극(UE) 및 하부 전극(LE)을 포함할 수 있다. 실시예에 따라, 상부 전극(UE)은 액티브층(ACT)에 의해 형성될 수 있고, 하부 전극(LE)은 하부 보조 전극층(BML)에 의해 형성될 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 실시예에 따라, 상부 전극(UE)은 하부 보조 전극층(BML)보다 상측에 배치된 층들 중 하나 이상(예를 들어, 층간 도전층(ICL) 등)에 의해 형성될 수도 있다.
스캔 라인들(SL) 중 제1 스캔 라인(SL1)은 제1 방향(DR1)으로 연장할 수 있다. 스캔 라인들(SL) 중 제2 스캔 라인(SL2)은 제2 방향(DR2)으로 연장할 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 컨택 영역(CP)(본 도면에서 미도시)을 통해 서로 전기적으로 연결될 수 있다. 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)은 일 도전층(들)에 의해 형성될 수 있다. 예를 들어, 제1 스캔 라인(SL1)은 층간 도전층(ICL)을 포함할 수 있다. 제2 스캔 라인(SL2)은 하부 보조 도전층(BML) 및 층간 도전층(ICL)을 포함할 수 있다.
데이터 라인들(DL)은 제2 방향(DR2)으로 연장할 수 있다. 데이터 라인들(DL)은 제1 방향(DR1)으로 서로 이격될 수 있다. 데이터 라인(DL)들은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 및 제3 데이터 라인(DL3)을 포함할 수 있다. 제1 데이터 라인(DL1)은 제1 화소 회로(PXC1)에 대한 데이터 라인으로서, 제1 화소 회로(PXC1)의 제2 트랜지스터(M2)의 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있다. 제2 데이터 라인(DL2)은 제2 화소 회로(PXC2)에 대한 데이터 라인으로서, 제2 화소 회로(PXC2)의 제2 트랜지스터(M2)의 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있다. 제3 데이터 라인(DL3)은 제3 화소 회로(PXC3)에 대한 데이터 라인으로서, 제3 화소 회로(PXC3)의 제2 트랜지스터(M2)의 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있다.
센싱 라인(SENL)은 제2 방향(DR2)으로 연장할 수 있다. 센싱 라인(SENL)은 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)의 제3 트랜지스터(M3)의 제3 드레인 전극(DE3)과 전기적으로 연결될 수 있다.
제1 전원(VDD)으로부터 전원을 공급받는 제1 전원 라인(PL1)은 제2 방향(DR2)으로 연장할 수 있고, 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)의 제1 트랜지스터(M1)의 제1 드레인 전극(DE1)과 전기적으로 연결될 수 있다.
제2 전원(VSS)으로부터 전원을 공급받는 제2 전원 라인(PL2)은 제1 방향(DR1)으로 연장할 수 있다. 제2 전원 라인(PL2)은 도면에 도시되지 않았으나, 부화소(SPX)가 형성된 영역 내에서 전체적으로 배치된 제2 전극(ELT2)과 일 캐소드 컨택부를 통해 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 트랜지스터(M1)의 제1 소스 전극(SE1)과 전기적으로 연결된 애노드 컨택부(CNTA)는 액티브층(ACT) 중 일부에 연결될 수 있다. 예를 들어, 애노드 신호 공급층(400)(도 7 참조)은 제1 트랜지스터(M1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있고, 이와 동시에 제1 전극(ELT1)과 연결된 애노드 컨택부(CNTA)와 전기적으로 연결될 수 있다.
이 때, 제1 트랜지스터(M1)의 제1 게이트 전극(GE1)에 공급되는 게이트 신호가 이동되는 전기적 경로의 적어도 일부가 하부 보조 전극층(BML)에 형성될 수 있다. 이 경우, 구동 트랜지스터인 제1 트랜지스터(M1)에 대한 게이트 신호가 인가되는 도전 경로가 층간 도전층(ICL) 혹은 액티브층(ACT)에 의해 커버될 수 있다. 실험적으로, 게이트 신호가 인가되는 도전 경로가 제1 전극(ELT1)과 직접 인접할 경우, 양 전극들 간 커플링 커패시턴스(coupling capacitance)가 형성될 리스크가 존재한다. 실험적으로 커플링 커패시턴스가 발생될 경우, 부화소(SPX)에 공급되는 전기적 신호가 왜곡될 염려가 존재하며, 신호 지연으로 인하여 수평 크로스토크(horizontal crosstalk) 현상 및 색편차 현상을 초래할 수 있다. 하지만, 실시예에 따르면, 제1 트랜지스터(M1)에 대한 게이트 신호가 공급되는 전극층의 일부가 하부 도전층(BML)에 형성되어, 커플링 커패시턴스의 형성이 방지되어 전기적 신호의 신뢰도가 개선되며, 수평 크로스토크 현상 및 색편차 현상이 방지될 수 있다.
제1 전극(ELT1)은 제1 내지 제3 부화소들(SPX1, SPX2, SPX3) 각각의 애노드 전극일 수 있다. 이에 따라, 제1 내지 제3 부화소들(SPX1, SPX2, SPX3) 각각의 제1 전극(ELT1)은 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3) 각각으로부터 애노드 신호를 공급받기 위해 서로 이격될 수 있다.
실시예에 따르면, 제1 전극(ELT1)은 애노드 컨택부(CNTA)를 통해 액티브층(ACT)의 일부와 전기적으로 연결될 수 있고, 제1 트랜지스터(M1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(ELT1)은 구동 신호를 인가받도록 구성된다. 실시예에 따르면, 제1 소스 전극(SE1)과 상이한 층에 애노드 신호가 인가됨 없이, 직접적으로 발광 소자(LD)의 애노드 전극인 제1 전극(ELT1)에 애노드 신호가 인가될 수 있는 바, 추가적인 전극 패턴이 요구되지 않을 수 있고 이에 공정 비용이 절감될 수 있다.
화소 정의막(PDL)은 발광 소자(LD)의 발광층(EL)이 배치될 수 있도록, 일부 영역에 선택적으로 패터닝될 수 있다. 이에 따라, 제1 전극(ELT1)의 일부 영역 상에는 적어도 화소 정의막(PDL)이 배치되지 않을 수 있고, 이에 따라, 발광층(EL)이 배치되는 영역이 정의될 수 있다.
한편, 실시예에 따르면, 제1 전극(ELT1)은 제1 트랜지스터(M1)의 제1 게이트 전극(GE1)에 공급되는 게이트 신호가 이동되는 전기적 경로를 커버할 수 있다. 예를 들어, 제1 게이트 전극(GE1)이 이동되는 전기적 경로는 전체적으로 제1 전극(ELT1)과 평면 상에서 볼 때 중첩할 수 있다. 이 경우, 제1 게이트 전극(GE1)에 대한 게이트 신호가, 제2 전극(ELT2)에 형성된 공통 전위와 커플링되어, 왜곡되는 리스크가 방지될 수 있다.
다음으로, 도 7 내지 도 10을 참조하여, 실시예에 따른 전극들 간 연결 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나 중복하지 않는다.
도 7은 일 실시예에 따른 화소 회로를 나타낸 개략적인 평면도이다. 도 8은 전극들 간 연결 구조를 설명하기 위해 도시된 개략적인 평면도이다. 도 9는 도 5의 A~A'에 따른 개략적인 단면도이다. 도 10은 도 5의 B~B'에 따른 개략적인 단면도이다. 특히, 도 8은 도 5의 EA1 영역을 개략적으로 확대하여 구성 간 연결 관계를 더욱 직관적으로 파악하도록 도시되었다.
도 7 내지 도 10을 참조하면, 전극 패턴들은 화소 회로(PXC)의 연결 구조를 형성하며, 전기적 신호가 인가되는 전기적 경로를 형성한다.
제1 트랜지스터(M1)의 제1 게이트 전극(GE1)은 층간 도전층(ICL)에 의해 형성될 수 있다. 제1 게이트 전극(GE1)은 제1 액티브층(ACT1)과 중첩할 수 있으며, 게이트 연결층(100)과 동일한 층에 배치될 수 있고, 게이트 연결층(100)을 통해 제2 트랜지스터(M2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 게이트 전극(GE1)은 게이트 연결층(100)을 통해 하부 보조 전극층(BML)에 형성된 제2 중첩 하부층(200)과 전기적으로 연결될 수 있다. 실시예에 따라, 제2 중첩 하부층(200)의 적어도 일부는 스토리지 커패시터(CST)의 하부 전극(LE)을 형성할 수 있다.
게이트 연결층(100)은 층간 도전층(ICL)에 형성된 층으로서, 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 게이트 연결층(100)의 일부는 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있고, 다른 일부는 일 컨택홀을 통해 제2 중첩 하부층(200)과 전기적으로 연결될 수 있다.
제2 중첩 하부층(200)은 하부 보조 전극층(BML)에 형성된 층으로서, 일 컨택홀을 통해 게이트 연결층(100)과 전기적으로 연결될 수 있다. 제2 중첩 하부층(200)은 스토리지 커패시터(CST)의 하부 전극(LE)을 형성할 수 있다.
제1 트랜지스터(M1)에 공급되기 위한 게이트 신호는 게이트 연결층(100), 제2 중첩 하부층(200), 및 제1 게이트 전극(GE1)에 공급(혹은 인가)될 수 있다.
실시예에 따르면, 제2 중첩 하부층(200)은 평면 상에서 볼 때, 게이트 연결층(100), 액티브 연결층(300), 및 애노드 신호 공급층(400)과 중첩할 수 있다. 이 경우, 제2 중첩 하부층(200)과 부화소(SPX)의 공통 전극으로 기능하는 제2 전극(ELT2)과 커플링되는 리스크가 방지될 수 있다.
실시예에 따르면, 제2 중첩 하부층(200)은 제1 중첩 하부층(600)과 전기적으로 분리될 수 있다. 예를 들어, 제2 중첩 하부층(200)은 제1 중첩 하부층(600)과 동일한 층에 패터닝될 수 있되, 서로 물리적으로 이격될 수 있다. 이에 따라, 동일한 층에 패터닝된 전극들로서, 하부 보조 전극층(BML)의 일부에는 구동 트랜지스터에 대한 게이트 신호가 인가되며, 하부 보조 전극층(BML)의 다른 일부에는 발광 소자(LD)에 대한 애노드 신호가 인가될 수 있다.
실시예에 따르면, 구동 트랜지스터에 대한 게이트 신호가 공급되는 스토리지 커패시터(CST)의 일 전극(즉, 하부 전극(LE))이 하부 보조 전극층(BML)에 형성되는 구조가 제공될 수 있다. 앞서 서술한 바와 같이, 게이트 신호가 공급되는 전극 패턴들을 전극들에 의해 커버되도록 하부에 패터닝되는 바, 공통 전극으로 기능하는 제2 전극(ELT2)과의 커플링이 초래하는 리스크가 실질적으로 방지될 수 있다.
액티브 연결층(300)은 액티브층(ACT)에 형성된 층으로서, 제1 액티브층(ACT1), 애노드 신호 공급층(400), 애노드 연결층(500), 및 제1 중첩 하부층(600)과 전기적으로 연결될 수 있다. 실시예에 따르면, 액티브 연결층(300)은 제3 트랜지스터(M3)의 제3 소스 전극(SE3)과 전기적으로 연결될 수 있다. 액티브 연결층(300)은 상부 전극(UE)을 형성할 수 있다.
실시예에 따르면, 액티브 연결층(300)은 애노드 신호 공급층(400)과 일체로 형성될 수 있다. 예를 들어, 제2 중첩 하부층(200)과 평면 상에서 볼 때 중첩하는 영역 상의 액티브층(ACT)의 일부는 액티브 연결층(300)으로 정의될 수 있으며, 상기 영역 상의 액티브층(ACT)의 일부는 애노드 신호 공급층(400)으로 정의될 수 있다.
실시예에 따르면, 액티브 연결층(300)은 제2 중첩 하부층(200)에 비해 제2 전극(ELT2)에 인접하도록 배치될 수 있다. 이에 따라, 액티브 연결층(300)은 제2 중첩 하부층(200)을 커버하여, 구동 트랜지스터에 대한 게이트 신호의 신뢰도를 향상시킬 수 있다.
실시예에 따르면, 액티브 연결층(300)과 제2 중첩 하부층(200)은 서로 대향하는 면을 각각 형성할 수 있고, 이에 따라 스토리지 커패시터(CST) 구조를 형성할 수 있다.
실시예에 따르면, 액티브 연결층(300)은 애노드 신호 공급층(400) 및 애노드 연결층(500)을 통해 하부 보조 도전층(BML)에 형성된 제1 중첩 하부층(600)과 전기적으로 연결될 수 있다.
애노드 신호 공급층(400)은 액티브층(ACT)에 형성된 층으로서, 액티브 연결층(300), 애노드 연결층(500), 및 제1 중첩 하부층(600)과 전기적으로 연결될 수 있다. 애노드 신호 공급층(400)은 제1 트랜지스터(M1)의 제1 소스 전극(SE1)을 포함할 수 있다. 실시예에 따라, 애노드 신호 공급층(400)에 공급되는 애노드 신호는 액티브 연결층(300), 애노드 연결층(500), 및 제1 중첩 하부층(600)에 인가될 수 있다.
애노드 신호 공급층(400)은 액티브 연결층(300)과 일체로 형성되어, 상부 전극(UE)의 일부 영역을 포함할 수도 있다. 실시예에 따라, 애노드 신호 공급층(400)은 애노드 컨택부(CNTA)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)가 공급한 애노드 신호는 액티브층(ACT)을 통해 직접 제1 전극(ELT1)으로 인가될 수 있다.
애노드 연결층(500)은 층간 도전층(ICL)에 형성된 층으로서, 애노드 신호 공급층(400)(혹은 액티브 연결층(300))과 제1 중첩 하부층(600)을 전기적으로 연결할 수 있다. 이에 따라, 발광 소자(LD)에 공급되기 위한 애노드 신호는 제1 게이트 전극(GE)의 하부에 배치된 제1 중첩 하부층(600)에 인가될 수 있다.
제1 중첩 하부층(600)은 하부 보조 전극층(BML)에 형성된 층으로서, 애노드 연결층(500)을 통해 발광 소자(LD)에 공급되기 위한 애노드 신호를 인가받을 수 있다. 전술한 바와 같이, 상기 애노드 신호는 제1 트랜지스터(M1)의 제1 소스 전극(SE1)으로부터 제공된 구동 신호일 수 있다.
제1 중첩 하부층(600)은 제1 액티브층(ACT1)의 하부에 배치될 수 있다. 예를 들어, 제1 중첩 하부층(600)은 평면 상에서 볼 때, 제1 게이트 전극(GE1)과 제1 액티브층(ACT1)이 중첩하는 영역과 중첩할 수 있다. 발광 소자들(LD)에 애노드 신호가 인가될 때, 제1 액티브층(ACT1)을 기준으로 상부 및 하부 각각에 배치된 전극층에는 애노드 신호가 동시에 인가될 수 있다. 이 경우, 제1 트랜지스터(M1)의 턴-오프 특성이 현격히 향상될 수 있다. 예를 들어, 제1 트랜지스터(M1)와 중첩하는 제1 중첩 하부층(600)에 공급되는 애노드 신호를 조절하여, 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향을 이동시킬 수도 있다.
제1 중첩 하부층(600)은 제2 중첩 하부층(200)과 동일한 층에 패터닝되되, 전기적으로 분리될 수 있다. 이에 따라, 제1 액티브층(ACT1)과 중첩하는 제1 중첩 하부층(600)은 제1 트랜지스터(M1)에 대한 게이트 신호를 인가받음 없이, 발광 소자들(LD)에 대한 애노드 신호를 인가받을 수 있다.
실시예에 따르면, 제1 트랜지스터(M1)에 대한 게이트 신호가 인가되는 전극 구조의 적어도 일부가 하부에 형성되면서, 이와 동시에, 제1 트랜지스터(M1)의 제1 액티브층(ACT1)의 하부에 애노드 신호가 공급되는 전극 구조가 형성될 수 있다. 이에, 실시예에 따르면, 각 구조에 따른 전술한 기술적 효과가 동시에 도출될 수 있다.
한편, 실시예에 따르면, 제1 트랜지스터(M1)의 제1 게이트 전극(GE1)에 공급되는 게이트 신호는 둘 이상의 전극 패턴들에 인가되되, 상기 둘 이상의 전극 패턴들은 평면 상에서 볼 때, 제1 전극(ELT1)(예를 들어, 애노드 전극)과 중첩할 수 있다. 예를 들어, 제1 게이트 전극(GE1), 게이트 연결층(100), 및 제2 중첩 하부층(200)은 평면 상에서 볼 때, 제1 전극(ELT1)과 중첩할 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 게이트 전극(GE1), 게이트 연결층(100), 및 제2 중첩 하부층(200)을 전체적으로 커버할 수 있다. 이 경우, 제1 트랜지스터(M1)에 대한 게이트 신호가 인가되는 전극층들이 제2 전극(ELT2)과 전기적으로 커플링되는 리스크가 방지될 수 있다.
이상에서는 본 개시의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 개시의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 개시를 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 개시의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
1: 표시 장치
110: 화소부
120: 스캔 구동부
130: 데이터 구동부
140: 제어부
SPX: 부화소
LD: 발광 소자
ELT1, ELT2: 제1 전극, 제2 전극
EL: 발광층
PCL: 화소 회로층
EML: 발광 소자층
BSL: 베이스층
BML: 하부 보조 전극층
BFL: 버퍼층
ACT: 액티브층
GI: 게이트 절연층
ICL: 층간 도전층
ILD: 층간 절연층
PSV: 보호층
M1, M2, M3: 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터
CST: 스토리지 커패시터
100: 게이트 연결층
200: 제2 중첩 하부층
300: 액티브 연결층
400: 애노드 신호 공급층
500: 애노드 연결층
600: 제1 중첩 하부층

Claims (18)

  1. 베이스층 및 상기 베이스층 상의 화소 회로를 포함한 화소 회로층; 및
    상기 화소 회로층 상에 배치되고 발광 소자를 포함한 발광 소자층; 을 포함하고,
    상기 화소 회로층은 하부 보조 전극층, 액티브층, 및 층간 도전층을 포함하고,
    상기 화소 회로는 구동 트랜지스터를 포함하고,
    상기 하부 보조 전극층은, 제1 중첩 하부층 및 제2 중첩 하부층을 형성하고,
    상기 층간 도전층은, 상기 구동 트랜지스터의 게이트 전극을 형성하고,
    상기 제1 중첩 하부층은 평면 상에서 볼 때, 상기 게이트 전극과 중첩하고,
    상기 제2 중첩 하부층은 상기 제1 중첩 하부층과 전기적으로 분리된,
    표시 장치.
  2. 제1 항에 있어서,
    상기 액티브층은, 액티브 연결층을 형성하고,
    상기 제1 중첩 하부층은, 상기 구동 트랜지스터의 소스 전극과 상기 액티브 연결층을 통해 전기적으로 연결되는,
    표시 장치.
  3. 제2 항에 있어서,
    상기 구동 트랜지스터는 상기 발광 소자에 애노드 신호를 공급하도록 구성되고,
    상기 발광 소자가 광을 발산할 때, 상기 발광 소자 및 상기 제1 중첩 하부층에는 상기 애노드 신호가 동시에 인가되는,
    표시 장치.
  4. 제3 항에 있어서,
    상기 제1 중첩 하부층에는 상기 구동 트랜지스터에 대한 게이트 신호가 인가됨 없이 상기 애노드 신호가 인가되도록 구성되고,
    상기 제2 중첩 하부층에는 상기 애노드 신호가 인가됨 없이 상기 게이트 신호가 인가되도록 구성되는,
    표시 장치.
  5. 제4 항에 있어서,
    상기 화소 회로는 스토리지 커패시터를 포함하고,
    상기 액티브 연결층은 상기 스토리지 커패시터의 상부 전극을 형성하고,
    상기 제2 중첩 하부층은 상기 스토리지 커패시터의 하부 전극을 형성하는,
    표시 장치.
  6. 제2 항에 있어서,
    상기 발광 소자는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 전기적으로 연결되는 발광층을 포함하고,
    상기 액티브층은 애노드 신호 공급층을 형성하고,
    상기 애노드 신호 공급층은 상기 제1 전극과 애노드 컨택부를 통해 전기적으로 연결되는,
    표시 장치.
  7. 제6 항에 있어서,
    상기 애노드 신호 공급층과 상기 액티브 연결층은 일체로 형성되는,
    표시 장치.
  8. 제7 항에 있어서,
    상기 층간 도전층은 상기 제1 중첩 하부층과 상기 액티브 연결층을 전기적으로 연결하는 애노드 연결층을 형성하는,
    표시 장치.
  9. 제7 항에 있어서,
    상기 액티브 연결층은 상기 제2 중첩 하부층에 비해 상기 제1 전극에 더 인접한,
    표시 장치.
  10. 제1 항에 있어서,
    상기 화소 회로는 스위칭 트랜지스터를 더 포함하고,
    상기 층간 도전층은 상기 스위칭 트랜지스터와 상기 게이트 전극을 전기적으로 연결하는 게이트 연결층을 형성하는,
    표시 장치.
  11. 제10 항에 있어서,
    상기 게이트 전극에 대한 게이트 신호는, 상기 게이트 전극, 상기 게이트 연결층, 및 상기 제2 중첩 하부층에 인가되는,
    표시 장치.
  12. 제11 항에 있어서,
    상기 제2 중첩 하부층은 상기 액티브층 및 상기 층간 도전층에 의해 커버되는,
    표시 장치.
  13. 제11 항에 있어서,
    상기 발광 소자는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 전기적으로 연결되는 발광층을 포함하고,
    상기 게이트 전극, 상기 게이트 연결층, 및 상기 제2 중첩 하부층은 상기 제2 전극에 비해 상기 제1 전극에 더 인접하고, 상기 제1 전극에 의해 커버되는,
    표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전극은 상기 발광층에 대한 애노드 전극이고,
    상기 제2 전극은 상기 발광층에 대한 캐소드 전극인,
    표시 장치.
  15. 제14 항에 있어서,
    상기 화소 회로층은, 제1 전원을 공급하는 제1 전원 라인 및 상기 제1 전원과는 상이한 제2 전원을 공급하는 제2 전원 라인을 더 포함하고,
    상기 제1 전원 라인은 상기 구동 트랜지스터와 전기적으로 연결되고,
    상기 제2 전원 라인은 상기 제2 전극과 전기적으로 연결되는,
    표시 장치.
  16. 제1 항에 있어서,
    상기 발광 소자는 유기 발광 소자(OLED: organic light emitting diode)인,
    표시 장치.
  17. 구동 트랜지스터, 스위칭 트랜지스터, 및 스토리지 커패시터를 포함하는 화소 회로; 및
    상기 화소 회로와 전기적으로 연결되고, 애노드 전극, 발광층, 및 캐소드 전극을 포함하는 발광 소자; 를 포함하고,
    상기 스토리지 커패시터는 상부 전극 및 하부 전극을 포함하고,
    상기 구동 트랜지스터의 게이트 전극은 상기 스위칭 트랜지스터와 전기적으로 연결되고,
    상기 화소 회로는 상기 하부 전극과 동일한층에 배치되고 평면 상에서 볼 때 상기 게이트 전극과 중첩하는 중첩 하부층을 포함하고,
    상기 게이트 전극은 상기 하부 전극과 전기적으로 연결되되, 상기 중첩 하부층과 전기적으로 연결되지 않는,
    표시 장치.
  18. 구동 트랜지스터 및 스위칭 트랜지스터를 포함하는 화소 회로; 및
    상기 화소 회로와 전기적으로 연결되고, 애노드 전극, 발광층, 및 캐소드 전극을 포함하는 발광 소자; 를 포함하고,
    상기 구동 트랜지스터의 제1 게이트 전극은 상기 스위칭 트랜지스터와 전기적으로 연결되어 게이트 신호를 인가받도록 구성되고,
    상기 화소 회로는 상기 게이트 신호가 인가되는 둘 이상의 전극 패턴들을 포함하고,
    상기 둘 이상의 전극 패턴들은 평면 상에서 볼 때, 상기 애노드 전극과 중첩하는,
    표시 장치.
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