KR20230168615A - 표시 장치 - Google Patents

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KR20230168615A
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gate electrode
layer
electrode
insulating layer
gate insulating
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KR1020220068659A
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이창호
조현민
하정우
테츠히로 다나카
성석제
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판 상에 배치되는 차광 패턴, 차광 패턴을 커버하는 버퍼막을 사이에 두고 차광 패턴의 반대 방향에 배치되는 반도체층으로서, 차광 패턴과 중첩하여 배치되는 액티브층, 액티브층을 사이에 두고 양쪽에 배치되는 제1 전극 및 제2 전극을 포함하는 반도체층, 액티브층을 사이에 두고 버퍼막의 반대 방향에 배치되는 제1 게이트 절연층, 및 제1 게이트 절연층을 사이에 두고 액티브층의 반대 방향에 배치되는 제1 게이트 전극,을 포함하되, 제1 게이트 절연층의 측면은 반도체층의 일면과 접하는 제1 경사부 및 제1 경사부 및 제1 게이트 전극과 접하는 제2 경사부를 포함하되, 반도체층의 일면과 제1 경사부 사이의 각도인 제1 각도는 반도체층의 일면과 제2 경사부 사이의 각도인 제2 각도보다 작다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는　디스플레이　분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한　디스플레이　장치가 소개되고 있다. 디스플레이 장치들 중 특히 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
이와 같은 디스플레이 장치는 구동을 위한 회로로서 박막 트랜지스터(Thin Film Transistor, TFT), 커패시터 등을 포함한다. 여기서, 박막 트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층(activelayer)과, 게이트 절연층에 의해 활성층과 전기적으로 절연되는 게이트 전극을 포함할 수 있다. 일반적으로, 박막 트랜지스터의 활성층은 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)으로 형성될 수 있다.
본 발명이 해결하고자 하는 과제는 단순한 구조로 게이트 전극과 반도체층 사이의 게이트 절연층을 식각하는 공정에서 반도체층의 이온이 게이트 절연층의 측면에 스퍼터링되어 게이트 전극과 반도체층이 단락되는 문제를 방지하는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 단순한 구조로 게이트 절연층 및 게이트 전극에 의한 단차를 완화하는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치되는 차광 패턴, 상기 차광 패턴을 커버하는 버퍼막을 사이에 두고 상기 차광 패턴의 반대 방향에 배치되는 반도체층으로서, 상기 차광 패턴과 중첩하여 배치되는 액티브층, 상기 액티브층을 사이에 두고 양쪽에 배치되는 제1 전극 및 제2 전극을 포함하는 반도체층, 상기 액티브층을 사이에 두고 상기 버퍼막의 반대 방향에 배치되는 제1 게이트 절연층, 및 상기 제1 게이트 절연층을 사이에 두고 상기 액티브층의 반대 방향에 배치되는 제1 게이트 전극,을 포함하되, 상기 제1 게이트 절연층의 측면은 상기 반도체층의 일면과 접하는 제1 경사부 및 상기 제1 경사부 및 상기 제1 게이트 전극과 접하는 제2 경사부를 포함하되, 상기 반도체층의 일면과 상기 제1 경사부 사이의 각도인 제1 각도는 상기 반도체층의 일면과 상기 제2 경사부 사이의 각도인 제2 각도보다 작다.
상기 제1 각도는 0˚ 초과 45˚ 미만일 수 있다.
상기 제1 경사부와 상기 제2 경사부가 접하는 부분에서 상기 반도체층까지의 최단거리는 600 이상일 수 있다.
상기 제1 게이트 전극은 상기 제1 게이트 절연층과 대향하는 제1 게이트 전극의 일면, 상기 제1 게이트 전극의 일면의 반대면인 제1 게이트 전극의 타면 및 상기 제1 게이트 전극의 일면과 상기 제1 게이트 전극의 타면을 연결하는 제1 게이트 전극의 측면을 포함하고, 상기 제1 게이트 전극의 일면과 상기 제1 게이트 전극의 측면 사이의 각도인 제3 각도는 55˚ 이하일 수 있다.
상기 제3 각도는 상기 제1 각도보다 클 수 있다.
상기 제1 경사부, 상기 제2 경사부, 상기 제1 게이트 전극의 타면 및 상기 제1 게이트 전극의 측면을 커버하는 제2 게이트 절연층을 더 포함할 수 있다.
상기 제2 게이트 절연층을 사이에 두고 상기 제1 게이트 전극의 반대 방향에 배치되는 제2 게이트 전극을 더 포함할 수 있다.
상기 제1 게이트 전극의 측면에서 상기 제2 게이트 전극까지의 최단거리를 상기 제1 게이트 전극의 타면에서 상기 제2 게이트 전극까지의 최단거리로 나눈 값은 0.8 이상일 수 있다.
상기 반도체층은 제1 물질을 포함하고, 상기 제1 게이트 절연층의 상기 제2 경사부는 적어도 부분적으로는 상기 제1 물질에 의해 커버될 수 있다.
상기 제1 게이트 전극, 상기 제1 경사부 및 상기 제2 경사부를 커버하는 제2 게이트 절연층을 더 포함하고, 상기 제1 게이트 절연층의 상기 제2 경사부와 상기 제2 게이트 절연층 사이에 상기 제1 물질이 배치될 수 있다.
상기 제1 게이트 절연층의 상기 제1 경사부는 상기 제2 게이트 절연층과 직접 접촉할 수 있다.
상기 반도체층은 산화물 반도체를 포함할 수 있다.
상기 제1 물질은 인듐-갈륨-아연 산화물(IGZO) 일 수 있다.
상기 게이트 전극 및 상기 차광 패턴에 전압이 인가될 수 있다.
상기 차광 패턴에 인가되는 전압과 상기 제1 게이트 전극에 인가되는 전압은 동일한 전압일 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 액티브층을 포함하는 반도체층, 상기 액티브층을 커버하며 상기 반도체층 상에 배치되는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 절연층 및 상기 제1 게이트 전극을 커버하는 제2 게이트 절연층, 및 상기 제2 게이트 절연층 상에 배치되는 제2 게이트 전극,을 포함하되, 상기 제1 게이트 전극의 측면에서 상기 제2 게이트 전극까지의 최단거리를 상기 제1 게이트 전극의 상면에서 상기 제2 게이트 전극까지의 최단거리로 나눈 값은 0.8 이상이다.
상기 제1 게이트 절연층은 제1 물질을 포함하고, 상기 제2 게이트 절연층은 상기 제1 물질과 상이한 제2 물질을 포함할 수 있다.
상기 제2 물질의 유전율은 상기 제1 물질의 유전율 보다 클 수 있다.
상기 제1 물질은 실리콘산화물(SiOx)이고, 상기 제2 물질은 실리콘 질화물(SiNx), 산질화 실리콘(SiON), 산화 알루미늄(AlOx), 산화 하프늄(HfOx) 및 산화 지르코늄(ZrOx) 중 선택된 어느 하나일 수 있다.
상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성되는 스토리지 커패시터를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치는 게이트 절연층의 측면이 기울기가 완만한 제1 경사부 및 기울기가 가파른 제2 경사부를 포함하여 반도체층의 입자가 제1 경사부에 스퍼터링 되지 않아 반도체층과 게이트 전극의 단락을 방지하는 효과를 갖는다.
실시예들에 따른 표시 장치는 제1 경사부 및 게이트 전극의 측면의 경사를 완만하게 조절하여 제1 게이트 절연층 및 제1 게이트 전극에 의한 단차를 완화하는 효과를 갖는다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 4는 일 실시예에 따른 서브 화소를 상세히 보여주는 회로도이다.
도 5는 일 실시예에 따른 서브 화소들을 상세히 보여주는 평면도이다.
도 6는 도 5의 평면도에서 차광층만을 나타낸 평면도이다.
도 7은 도 5의 평면도에서 차광층, 반도체층 및 게이트층을 나타낸 평면도이다.
도 8은 도 5의 평면도에서 차광층, 반도체층, 게이트층 및 제1-2 게이트층을 나타낸 평면도이다.
도 9는 도 5의 평면도에서 차광층, 반도체층, 게이트층, 제1-2 게이트층 및 데이터층을 나타낸 평면도이다.
도 10은 도 5의 Ⅰ-Ⅰ’를 따라 절단한 단면도이다.
도 11은 도 5의 Ⅱ-Ⅱ’를 따라 절단한 단면도이다.
도 12은 도 5의 Ⅲ-Ⅲ’를 따라 절단한 단면도이다.
도 13은 도 5의 Ⅳ-Ⅳ’를 따라 절단한 단면도이다.
도 14은 도 5의 Ⅴ-Ⅴ’를 따라 절단한 단면도이다.
도 15는 도 10의 A영역의 확대도이다.
도 16은 도 11의 B영역의 확대도이다.
도 17 내지 도 19는 제1 경사부, 제2 경사부 및 게이트 전극의 측면 형상의 형성 방법을 단계별로 나타낸 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(element) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 구체적인 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 3은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 1 내지 도 3을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro light emitting diode(LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 서브 화소(SP)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 접속되는 스캔 라인(SL)들, 발광 라인(EL)들, 데이터 라인(DL)들, 및 전원 전압(ELVDD) 라인(ELVDDL)이 배치될 수 있다. 스캔 라인(SL)들과 발광 라인(EL)들은 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 전원 전압(ELVDD) 라인(ELVDDL)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제2 방향(Y축 방향)으로 나란하게 형성된 전원 전압(ELVDD) 라인(ELVDDL)의 비표시 영역(NDA)에서 서로 연결될 수 있다.
서브 화소(SP)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나, 데이터 라인(DL)들 중 어느 하나, 발광 라인(EL)들 중 적어도 하나, 전원 전압(ELVDD) 라인(ELVDDL)에 접속될 수 있다. 도 2에서는 서브 화소(SP)들 각각이 2 개의 스캔 라인(SL)들, 1 개의 데이터 라인(DL), 1 개의 발광 라인(EL), 및 전원 전압(ELVDD) 라인(ELVDDL)에 접속된 것을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 서브 화소(SP)들 각각은 2 개의 스캔 라인(SL)들이 아닌 3 개의 스캔 라인(SL)들에 접속될 수도 있다.
서브 화소(SP)들 각각은 구동 트랜지스터, 적어도 하나의 트랜지스터, 발광 소자(170), 및 커패시터를 포함할 수 있다. 트랜지스터는 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 턴-온되며, 이로 인해 데이터 라인(DL)의 데이터 전압(DATA)은 구동 트랜지스터(DT)의 게이트 전극에 인가될 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압(DATA)에 따라 발광 소자(170)에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터(DT)와 적어도 하나의 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자(170)는 구동 트랜지스터(DT)의 구동 전류에 따라 발광할 수 있다. 발광 소자(170)는 제1 전극, 유기 발광층(172), 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압(DATA)을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동 회로(400), 및 데이터 라인(DL)들과 표시 구동 회로(200) 사이의 팬 아웃 라인(FL)들, 및 표시 구동 회로(200)에 접속되는 패드(DP)들이 배치될 수 있다. 표시 구동 회로(200)와 패드(DP)들은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다. 패드(DP)들은 표시 구동 회로(200)보다 표시 패널(100)의 일 측 가장자리에 인접하게 배치될 수 있다.
스캔 구동 회로(400)는 복수의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(200)에 연결될 수 있다. 스캔 구동 회로(400)는 복수의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(200)로부터 스캔 제어 신호(SCS)와 발광 제어 신호(EM)를 입력 받을 수 있다.
스캔 구동 회로(400)는 도 3과 같이 스캔 구동부(410)와 발광 제어 구동부(420)를 포함할 수 있다.
스캔 구동부(410)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인(SL)들에 순차적으로 출력할 수 있다. 발광 제어 구동부(420)는 발광 제어 신호(EM)에 따라 발광 제어 신호(EM)들을 생성하고, 발광 제어 신호(EM)들을 발광 라인(EL)들에 순차적으로 출력할 수 있다.
스캔 구동 회로(400)는 복수의 박막 트랜지스터들을 포함할 수 있다. 스캔 구동 회로(400)는 서브 화소(SP)들의 박막 트랜지스터들과 동일한 층에 형성될 수 있다. 도 2에서는 스캔 구동 회로(400)가 표시 영역(DA)의 일 측, 예를 들어 좌측의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(400)는 표시 영역(DA)의 양 측, 예를 들어, 좌측과 우측의 비표시 영역(NDA)에 형성될 수 있다.
표시 구동 회로(200)는 도 3과 같이 타이밍 제어부(210), 데이터 구동부(220), 및 전원 공급 회로(230)를 포함할 수 있다.
타이밍 제어부(210)는 회로 보드(300)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 제어부(210)는 타이밍 신호들에 따라 스캔 구동부(410)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 생성하고, 발광 제어 구동부(420)의 동작 타이밍을 제어하기 위한 발광 제어 신호(EM)를 생성하며, 데이터 구동부(220)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성할 수 있다. 타이밍 제어부(210)는 복수의 스캔 제어 라인(SCL)을 통해 스캔 제어 신호(SCS)를 스캔 구동부(410)로 출력하고, 발광 제어 신호(EM)를 발광 제어 구동부(420)로 출력할 수 있다. 타이밍 제어부(210)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(220)로 출력할 수 있다.
데이터 구동부(220)는 디지털 비디오 데이터(DATA)를 아날로그 정극성/부극성 데이터 전압(DATA)들로 변환하여 팬 아웃 라인(FL)들을 통해 데이터 라인(DL)들에 출력한다. 스캔 구동 회로(400)의 스캔 신호들에 의해 서브 화소(SP)들이 선택되며, 선택된 서브 화소(SP)들에 데이터 전압(DATA)들이 공급된다.
전원 공급 회로(230)는 제1 구동 전압을 생성하여 전원 전압(ELVDD) 라인(ELVDDL)에 공급할 수 있다. 또한, 전원 공급 회로(230)는 제2 구동 전압을 생성하여 서브 화소(SP)들 각각의 유기 발광 다이오드의 캐소드 전극에 공급할 수 있다. 제1 구동 전압은 유기 발광 다이오드의 구동을 위한 고전위 전압일 수 있으며, 제2 구동 전압은 유기 발광 다이오드의 구동을 위한 저전위 전압일 수 있다. 즉, 제1 구동 전압은 제2 구동 전압보다 높은 전위를 가질 수 있다.
표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 라인들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 4는 일 실시예에 따른 서브 화소를 상세히 보여주는 회로도이다.
도 4를 참조하면, 서브 화소(SP)는 5개의 트랜지스터(T1 내지 T5), 스토리지 커패시터(Cst), 홀드 커패시터(Chold) 및 발광 소자(170)를 포함한다.
제1 트랜지스터(T1)의 제1 전극(D1)은 제5 트랜지스터(T5)의 제2 전극(S5)과 연결되고, 제1 트랜지스터(T1)의 제2 전극(S1)은 발광 소자(170)의 애노드 전극, 제4 트랜지스터(T4)의 제1 전극(D4), 제1 차광층(BML1)과 연결될 수 있다. 제1 트랜지스터(T1)의 제1_1 게이트 전극은 제3 트랜지스터(T3)의 제1 전극(D3), 제2 트랜지스터(T2)의 제2 전극(S2)과 연결될 수 있다.
제2 트랜지스터(T2)의 제1 전극(D2)에는 데이터 전압(DATA)이 인가되고, 제2 트랜지스터(T2)의 제2 전극(S2)은 제3 트랜지스터(T3)의 제1 전극(D3), 제1 트랜지스터(T1)의 제1_1 게이트 전극과 연결될 수 있다. 제2 트랜지스터(T2)의 제2 게이트 전극(G2)에는 제2 제어 신호(GW)가 인가될 수 있다. 제2 트랜지스터(T2)는 제2 제어 신호(GW)에 의해 턴-온되어 데이터 전압(DATA)이 제1 트랜지스터(T1)의 제1-1 게이트 전극(G1-1)에 인가될 수 있도록 하는 통로 역할을 할 수 있다.
제3 트랜지스터(T3)의 제1 전극(D3)은 제2 트랜지스터(T2)의 제2 전극(S2), 제1 트랜지스터(T1)의 제1-1 게이트 전극(G1-1)과 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극(S3)에는 기준 전압(VREF)이 인가되고, 제3 트랜지스터(T3)의 제3 게이트 전극(G3)에는 제1 제어 신호(GR)가 인가될 수 있다. 제3 트랜지스터(T3)는 제1 제어 신호(GR)에 의해 턴-온되어 기준 전압(VREF)이 제1 트랜지스터(T1)의 제1-1 게이트 전극(G1-1)에 인가될 수 있도록 하는 통로 역할을 할 수 있다.
제4 트랜지스터(T4)의 제1 전극(D4)은 발광 소자(170)의 애노드 전극, 제1 트랜지스터(T1)의 제2 전극(S1) 및 제1 차광층(BML1)과 연결될 수 있다. 제4 트랜지스터(T4)의 제2 전극(S4)에는 초기화 전압(VINT)이 인가되고, 제4 트랜지스터(T4)의 제4 게이트 전극(G4)에는 제3 제어 신호(GI)가 인가될 수 있다. 제4 트랜지스터(T4)는 제3 제어 신호(GI)에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극(S1)에 초기화 전압(VINT)이 인가될 수 있도록 하는 통로 역할을 할 수 있다.
제5 트랜지스터(T5)의 제1 전극(D5)에는 전원 전압(ELVDD)이 인가되고, 제5 트랜지스터(T5)의 제2 전극(S5)은 제1 트랜지스터(T1)의 제1 전극(D1)과 연결될 수 있다. 제5 트랜지스터(T5)의 제5 게이트 전극(G5)에는 제1 제어 신호(GR)가 인가될 수 있다. 제5 트랜지스터(T5)는 발광 제어 신호(EM)에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극(D1)에 전원 전압(ELVDD)이 인가될 수 있도록 하는 통로 역할을 할 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터이고, 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)의 제1 전극은 드레인 전극이고 제2 전극은 소스 전극일 수 있으나 이에 제한되는 것은 아니다. 예를 들면, 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)의 제1 전극이 드레인 전극인 경우 제2 전극은 소스 전극이고, 제1 전극이 소스 전극인 경우 제2 전극은 드레인 전극일 수 있다. 또한, 도면 상 각 트랜지스터는 하나의 트랜지스터만을 도시하였으나, 듀얼 트랜지스터로 형성될 수도 있다.
도 4에서는 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)가 N 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 이에 제한되지 않으며, P 타입 MOSFET으로 형성될 수도 있다.
제1 트랜지스터(T1)는 게이트 전극에 인가되는 데이터 전압(DATA)에 따라 드레인-소스간 전류(이하 "구동 전류"라 칭함)를 제어한다.
발광 소자(170)는 구동 전류에 따라 발광한다. 발광 소자(170)의 발광량은 구동 전류에 비례할 수 있다.
발광 소자(170)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층(172)을 포함하는 유기발광 다이오드일 수 있다. 또는, 발광 소자(170)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자(170)일 수 있다. 또는, 발광 소자(170)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자(170)일 수 있다. 또는, 발광 소자(170)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(170)의 애노드 전극은 제4 트랜지스터(T4)의 제1 전극(D4)과 제1 트랜지스터(T1)의 제2 전극(S1)에 접속되며, 캐소드 전극에는 접지 전압(ELVSS)이 인가될 수 있다.
스토리지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 제1-1 게이트 전극(G1-1)에 연결되고, 제2 전극은 제1 트랜지스터(T1)의 제1-2 게이트 전극(G1-2)에 연결된다. 스토리지 커패시터(Cst)는 제2 트랜지스터(T2)에 의해 전달된 데이터 전압(DATA)을 저장하는 기능을 수행할 수 있으나, 이에 제한되는 것은 아니다.
홀드 커패시터(Chold)의 제1 전극에는 전원 전압(ELVDD)이 인가되고, 제2 전극은 제1 트랜지스터(T1)의 제1 차광층(BML1)과 연결될 수 있다. 홀드 커패시터(Chold)는 전원 전압(ELVDD)과 제1 트랜지스터(T1)의 제1 차광층(BML1) 사이의 전압차가 급격하게 변하는 것을 방지할 수 있다.
도 5는 일 실시예에 따른 서브 화소들을 상세히 보여주는 평면도이다. 도 6는 도 5의 평면도에서 차광층만을 나타낸 평면도이다. 도 7은 도 5의 평면도에서 차광층, 반도체층 및 게이트층을 나타낸 평면도이다. 도 8은 도 5의 평면도에서 차광층, 반도체층, 게이트층 및 제1-2 게이트층을 나타낸 평면도이다. 도 9는 도 5의 평면도에서 차광층, 반도체층, 게이트층, 제1-2 게이트층 및 데이터층을 나타낸 평면도이다.
도 5 내지 도 9를 참조하면, 서브 화소(SP)는 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 액티브층(ACT1), 제1 트랜지스터(T1)의 제1 전극(D1), 제1 트랜지스터(T1)의 제2 전극(S1), 제1-1 게이트 전극(G1-1) 및 제1-2 게이트 전극(G1-2)을 포함할 수 있다. 제1 트랜지스터(T1)의 제1 액티브층(ACT1), 제1 트랜지스터(T1)의 제1 전극(D1) 및 제1 트랜지스터(T1)의 제2 전극(S1)은 동일한 평면상에 형성되고, 제1 액티브 층은 제1-1 게이트 전극(G1-1)과 중첩할 수 있다. 제1-2 게이트 전극(G1-2)은 제1-1 게이트 전극(G1-1) 상에 배치될 수 있다. 제1-1 게이트 전극(G1-1)은 제1 액티브층(ACT1)과 중첩하며, 제1 트랜지스터(T1)의 제1 전극(D1)은 제5 트랜지스터(T5)의 제2 전극(S5)과 연결될 수 있다. 제1 트랜지스터(T1)의 제2 전극(S1)은 제4 트랜지스터(T4)의 제1 전극(D4)과 연결되고, 제9 컨택홀을 통해 연결 전극(VIE)과 연결될 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(ACT2), 제2 트랜지스터(T2)의 제1 전극(D2), 제2 트랜지스터(T2)의 제2 전극(S2) 및 제2 게이트 전극(G2)을 포함할 수 있다. 제2 트랜지스터(T2)의 제2 액티브층(ACT2), 제2 트랜지스터(T2)의 제1 전극(D2) 및 제2 트랜지스터(T2)의 제2 전극(S2)은 동일한 평면상에 형성되고, 제2 액티브 층은 제2 게이트 전극(G2)과 중첩할 수 있다. 제2 게이트 전극(G2)은 제2 액티브층(ACT2)과 중첩하며, 제2 트랜지스터(T2)의 제1 전극(D2)은 제4 컨택홀을 통해 데이터 라인(DL)과 연결될 수 있다. 제2 트랜지스터(T2)의 제2 전극(S2)은 제3 트랜지스터(T3)의 제1 전극(D3)과 연결되고, 제5 컨택홀을 통해 연결 전극(VIE)과 연결될 수 있다.
제3 트랜지스터(T3)는 제3 액티브층(ACT3), 제3 트랜지스터(T3)의 제1 전극(D3), 제3 트랜지스터(T3)의 제2 전극(S3) 및 제3 게이트 전극(G3)을 포함할 수 있다. 제3 트랜지스터(T3)의 제3 액티브층(ACT3), 제3 트랜지스터(T3)의 제1 전극(D3) 및 제3 트랜지스터(T3)의 제2 전극(S3)은 동일한 평면상에 형성되고, 제3 액티브 층은 제3 게이트 전극(G3)과 중첩할 수 있다. 제3 게이트 전극(G3)은 제3 액티브층(ACT3)과 중첩하며, 제3 트랜지스터(T3)의 제1 전극(D3)은 제2 트랜지스터(T2)의 제2 전극(S2)과 연결되고, 제5 컨택홀을 통해 연결 전극(VIE)과 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극(S3)은 제2 컨택홀을 통해 연결 전극(VIE)과 연결될 수 있다.
제4 트랜지스터(T4)는 제4 액티브층(ACT4), 제4 트랜지스터(T4)의 제1 전극(D4), 제4 트랜지스터(T4)의 제2 전극(S4) 및 제4 게이트 전극(G4)을 포함할 수 있다. 제4 트랜지스터(T4)의 제4 액티브층(ACT4), 제4 트랜지스터(T4)의 제1 전극(D4) 및 제4 트랜지스터(T4)의 제2 전극(S4)은 동일한 평면상에 형성되고, 제4 액티브 층은 제4 게이트 전극(G4)과 중첩할 수 있다. 제4 게이트 전극(G4)은 제4 액티브층(ACT4)과 중첩하며, 제4 트랜지스터(T4)의 제1 전극(D4)은 제1 트랜지스터(T1)의 제2 전극(S1)과 연결되고 제9 컨택홀을 통해 연결 전극(VIE)과 연결될 수 있다. 제4 트랜지스터(T4)의 제2 전극(S4)은 제17 컨택홀을 통해 연결 전극(VIE)과 연결될 수 있다.
제5 트랜지스터(T5)는 제5 액티브층(ACT5), 제5 트랜지스터(T5)의 제2 전극(S5), 제5 트랜지스터(T5)의 제2 전극(S5) 및 제5 게이트 전극(G5)을 포함할 수 있다. 제5 트랜지스터(T5)의 제5 액티브층(ACT5), 제5 트랜지스터(T5)의 제1 전극(D5) 및 제5 트랜지스터(T5)의 제2 전극(S5)은 동일한 평면상에 형성되고, 제5 액티브 층은 제5 게이트 전극(G5)과 중첩할 수 있다. 제5 게이트 전극(G5)은 제5 액티브층(ACT5)과 중첩하며, 제5 트랜지스터(T5)의 제1 전극(D5)은 제14 컨택홀을 통해 연결 전극(VIE)과 연결될 수 있다. 제5 트랜지스터(T5)의 제2 전극(S5)은 제1 트랜지스터(T1)의 제1 전극(D1)과 연결될 수 있다.
제1 컨택홀은 상부의 연결 전극(VIE)과 하부의 기준 전압(VREF) 라인을 연결할 수 있다. 제2 컨택홀은 상부의 연결 전극(VIE)과 하부의 제3 트랜지스터(T3)의 제2 전극(S3)을 연결할 수 있다. 제3 컨택홀은 상부의 제1 제어 신호(GR) 라인과 하부의 제3 차광층(BML3)을 연결할 수 있다. 제4 컨택홀은 상부의 데이터 전압(DATA) 라인과 하부의 제2 트랜지스터(T2)의 제1 전극(D2)을 연결할 수 있다. 제5 컨택홀은 상부의 연결 전극(VIE)과 하부의 제2 트랜지스터(T2)의 제2 전극(S2) 및 제3 트랜지스터(T3)의 제1 전극(D3)을 연결할 수 있다. 제6 컨택홀은 상부의 제2 제어 신호(GW) 라인과 하부의 제2 차광층(BML2)을 연결할 수 있다. 제7 컨택홀은 상부의 연결 전극(VIE)과 하부의 제1 트랜지스터(T1)의 제1-1 게이트 전극(G1-1)을 연결할 수 있다. 제8 컨택홀은 상부의 연결 전극(VIE)과 하부의 기준 전압(VREF) 라인을 연결할 수 있다. 제9 컨택홀은 상부의 연결 전극(VIE)과 하부의 제1 트랜지스터(T1)의 제2 전극(S1) 및 제4 트랜지스터(T4)의 제1 전극(D4)을 연결할 수 있다. 제10 컨택홀은 상부의 연결 전극(VIE)과 하부의 제1 트랜지스터(T1)의 제1-1 게이트 전극(G1-1)을 연결할 수 있다. 제11 컨택홀은 상부의 발광 제어 신호(EM) 라인과 하부의 제5 차광층(BML5)을 연결할 수 있다. 제12 컨택홀은 상부의 수평 전원 전압(ELVDD) 라인(ELVDDL)과 하부의 수직 전원 전압(ELVDD) 라인(ELVDDL)을 연결할 수 있다. 제13 컨택홀은 상부의 연결 전극(VIE)과 하부의 수평 전원 전압(ELVDD) 라인(ELVDDL)을 연결할 수 있다. 제14 컨택홀은 상부의 연결 전극(VIE)과 하부의 제5 트랜지스터(T5)의 제1 전극(D5)을 연결할 수 있다. 제15 컨택홀은 상부의 제3 제어 신호(GI) 라인과 하부의 제4 차광층(BML4)을 연결할 수 있다. 제16 컨택홀은 상부의 연결 전극(VIE)과 하부의 초기화 전압(VINT) 라인을 연결할 수 있다. 제17 컨택홀은 상부의 연결 전극(VIE)과 하부의 제4 트랜지스터(T4)의 제2 전극(S4)을 연결할 수 있다.
제1-1 게이트 전극(G1-1)에는 제2 트랜지스터(T2)가 턴-온 되는 경우 데이터 전압(DATA)이 인가되고, 제1 차광층(BML1)에는 제8 컨택홀, 제10 컨택홀 및 연결 전극(VIE)에 의해 제1-1 게이트 전극(G1-1)과 동일한 전압이 인가될 수 있다.
제2 게이트 전극(G2)에는 제2 제어 신호(GW)가 인가되고, 제2 차광층(BML2)에도 제2 제어 신호(GW)가 인가될 수 있다. 제3 게이트 전극(G3)에는 제1 제어 신호(GR)가 인가되고, 제3 차광층(BML3)에도 제1 제어 신호(GR)가 인가될 수 있다. 제4 게이트 전극(G4)에는 제3 제어 신호(GI)가 인가되고, 제4 차광층(BML4)에도 제3 제어 신호(GI)가 인가될 수 있다. 제5 게이트 전극(G5)에는 발광 제어 신호(EM)가 인가되고, 제5 차광층(BML5)에도 발광 제어 신호(EM)가 인가될 수 있다. 즉, 각 차광층에 게이트 전극과 동일한 전압이 인가됨으로써, 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)는 액티브층의 상부 및 하부 모두에 게이트가 위치하는 더블 게이트 방식으로 형성될 수 있다. 다시 말하면, 각 트랜지스터의 하부에 배치되는 차광층은 차광층의 역할뿐만 아니라 게이트의 역할도 함께 수행할 수 있다. 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)가 더블 게이트 방식으로 형성되는 것을 전제로 서술하였으나, 이에 제한되는 것은 아니다.
제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)의 제1 전극, 액티브층 및 제2 전극은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 산화 인듐(In), 산화 주석(Sn), 또는 산화 아연(Zn) 등의 1원계금속 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물,In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, 및 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 산화물 반도체는 상기 In-Ga-Zn계 산화물 중 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
도 10은 도 5의 Ⅰ-Ⅰ’를 따라 절단한 단면도이다.
도 10을 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL), 발광 소자층(EML), 봉지층(TFE)이 순차적으로 형성될 수 있다.
박막 트랜지스터층(TFTL)은 버퍼막(BF), 반도체층(SEM), 제1 게이트 절연층, 제1-1 게이트 전극(G1-1), 제2 게이트 절연층(2000), 제1-2 게이트 전극(G1-2), 데이터 금속층(DTL), 보호막(150), 및 평탄화막(160)을 포함한다. 또한, 반도체층(SEM)은 제1 전극, 제1 액티브층(ACT1) 및 제2 전극을 포함한다.
기판의 일면 상에는 보호 부재(BAR)가 형성되고, 보호 부재(BAR)의 일면 상에는 제1 차광층(BML1)이 형성될 수 있다. 제1 차광층(BML1)은 제1 액티브층(ACT1)의 채널 영역과 중첩할 수 있다. 제1 차광층(BML1)으로 인해 기판(SUB)으로부터 입사되는 광이 제1 액티브층(ACT1)의 채널 영역에 입사되는 것을 방지할 수 있다. 이에 따라 제1 액티브층(ACT1)의 채널 영역에 광으로 인한 누설 전류가 흐르는 것을 방지할 수 있다.
일 실시예에서 제1 차광층(BML1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 보호 부재(BAR)는 생략될 수 있다.
차광층 및 보호 부재(BAR)의 일면 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 제1 박막 트랜지스터와 발광 소자층(EML)의 유기 발광층(172)을 보호하는 역할을 할 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
버퍼막(BF) 상에는 반도체층(SEM)이 형성될 수 있다. 반도체층(SEM)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
반도체층(SEM) 상에는 제1 게이트 절연층이 형성될 수 있다. 게이트 절연막(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산질화 실리콘(SiOxNy), 질화 알루미늄(AlN), 산화 알루미늄(AlxOy), 산화 하프늄(HfOx) 및 산화 지르코늄(ZrOx) 중 어느 하나를 포함할 수 있다. 제1 게이트 절연층의 측면은 상이한 기울기를 갖는 제1 경사부(1001) 및 제2 경사부(1002)를 포함한다. 제1 게이트 절연층의 형상에 관해서는 도 15 및 도 16에서 상세히 후술한다.
제1 게이트 절연층 상에는 제1-1 게이트 전극(G1-1)이 형성될 수 있다. 제1-1 게이트 전극(G1-1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나를 포함할 수 있다. 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1-1 게이트 전극(G1-1) 상에는 제2 게이트 절연층(2000)이 형성될 수 있다. 제2 게이트 절연층(2000)은 고유전율 재료를 포함할 수 있다. 예를 들면 제2 게이트 절연층(2000)은 실리콘 질화물(SiNx), 산질화 실리콘(SiON), 산화 알루미늄(AlOx), 산화 하프늄(HfOx) 및 산화 지르코늄(ZrOx) 중 어느 하나를 포함할 수 있다. 제2 게이트 절연층(2000)은 복수의 무기막을 포함할 수 있다.
제2 게이트 절연층(2000) 상에는 제2 게이트 전극(G2)이 형성될 수 있다. 제2 게이트 전극(G2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나를 포함할 수 있다. 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 전극(G2) 상에는 층간 절연막(142)이 형성될 수 있다. 층간 절연막(142)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산질화 실리콘(SiOxNy), 질화 알루미늄(AlN), 산화 알루미늄(AlxOy), 산화 하프늄(HfOx) 및 산화 지르코늄(ZrOx) 중 어느 하나를 포함할 수 있다. 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
층간 절연막(142) 상에는 데이터 금속층(DTL)이 형성될 수 있다. 데이터 금속층(DTL)은 애노드 연결 전극(ANDE), 및 연결 전극(VIE)을 포함할 수 있다. 데이터 금속층(DTL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
데이터 금속층(DTL) 상에는 단차를 평탄하게 하기 위한 평탄화막(160)이 형성될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
한편, 데이터 금속층(DTL)과 평탄화막(160) 사이에는 보호막(150)이 추가로 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산질화 실리콘(SiOxNy), 질화 알루미늄(AlN), 산화 알루미늄(AlxOy), 산화 하프늄(HfOx) 및 산화 지르코늄(ZrOx) 중 어느 하나로 형성될 수 있다.
제7 컨택홀은 도 10과 같이 제2 게이트 절연층(2000), 제2 게이트 전극(G2) 및 층간 절연막(142)을 관통하여 제1-1 게이트 전극(G1-1)을 노출하는 홀일 수 있다. 제1 트랜지스터(T1)의 제1-1 게이트 전극(G1-1)은 제7 컨택홀을 통해 연결 전극(VIE)과 접속될 수 있다.
제9 컨택홀은 제2 게이트 절연층(2000) 및 층간 절연막(142)을 관통하여 제1 차광층(BML1)을 노출하는 홀일 수 있다. 제1 차광층(BML1)은 제9 컨택홀을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다.
애노드 컨택홀은 보호막(150)과 평탄화막(160)을 관통하여 애노드 연결 전극(ANDE)을 노출하는 홀일 수 있다.
유기 발광층(172)을 기준으로 제2 발광 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 발광 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 정의막(180)은 서브 화소(SP) 각각의 발광 영역(EA)을 정의하는 역할을 하기 위해 평탄화막(160) 상에서 제1 발광 전극(171)을 구획하도록 형성될 수 있다. 화소 정의막(180)은 제1 발광 전극(171)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
서브 화소(SP) 각각의 발광 영역(EA)은 제1 발광 전극(171), 유기 발광층(172), 및 제2 발광 전극(173)이 순차적으로 적층되어 제1 발광 전극(171)으로부터의 정공과 제2 발광 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 발광 전극(171)과 화소 정의막(180) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 발광 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 발광 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 발광 전극(173)은 서브 화소(SP)들에 공통적으로 형성되는 공통층일 수 있다. 제2 발광 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 발광 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 발광 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
또는, 발광 소자층(EML) 상에는 봉지층(TFE) 대신에 제2 기판이 배치되며, 발광 소자층(EML)과 제2 기판 사이의 공간은 진공 상태로 비어 있거나 충전 필름이 배치될 수 있다. 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다.
도 11은 도 5의 Ⅱ-Ⅱ’를 따라 절단한 단면도이다. 도 12은 도 5의 Ⅲ-Ⅲ’를 따라 절단한 단면도이다. 도 13은 도 5의 Ⅳ-Ⅳ’를 따라 절단한 단면도이다. 도 14은 도 5의 Ⅴ-Ⅴ’를 따라 절단한 단면도이다.
도 11을 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL), 발광 소자층(EML), 봉지층(TFE)이 순차적으로 형성될 수 있다.
박막 트랜지스터층(TFTL)은 버퍼막(BF), 반도체층(SEM), 제1 게이트 절연층, 제2 게이트 전극(G2), 제2 게이트 절연층(2000), 보호막(150), 및 평탄화막(160)을 포함한다. 또한, 반도체층(SEM)은 제1 전극, 제2 액티브층(ACT2) 및 제2 전극을 포함한다.
기판의 일면 상에는 보호 부재(BAR)가 형성되고, 보호 부재(BAR)의 일면 상에는 제2 차광층(BML2)이 형성될 수 있다. 제2 차광층(BML2)은 제2 액티브층(ACT2)의 채널 영역과 중첩할 수 있다. 제2 차광층(BML2)으로 인해 기판(SUB)으로부터 입사되는 광이 제2 액티브층(ACT2)의 채널 영역에 입사되는 것을 방지할 수 있다. 이에 따라 제2 액티브층(ACT2)의 채널 영역에 광으로 인한 누설 전류가 흐르는 것을 방지할 수 있다.
일 실시예에서 제2 차광층(BML2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 보호 부재(BAR)는 생략될 수 있다.
차광층 및 보호 부재(BAR)의 일면 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 제2 박막 트랜지스터와 발광 소자층(EML)의 유기 발광층(172)을 보호하는 역할을 할 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
버퍼막(BF) 상에는 반도체층(SEM)이 형성될 수 있다. 반도체층(SEM)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
반도체층(SEM) 상에는 제1 게이트 절연층이 형성될 수 있다. 게이트 절연막(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산질화 실리콘(SiOxNy), 질화 알루미늄(AlN), 산화 알루미늄(AlxOy), 산화 하프늄(HfOx) 및 산화 지르코늄(ZrOx) 중 어느 하나를 포함할 수 있다. 제1 게이트 절연층의 측면은 상이한 기울기를 갖는 제1 경사부(1001) 및 제2 경사부(1002)를 포함한다. 제1 게이트 절연층의 형상에 관해서는 도 15 및 도 16에서 상세히 후술한다.
제1 게이트 절연층 상에는 제1-1 게이트 전극(G1-1)이 형성될 수 있다. 제1-1 게이트 전극(G1-1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나를 포함할 수 있다. 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1-1 게이트 전극(G1-1) 상에는 제2 게이트 절연층(2000)이 형성될 수 있다. 제2 게이트 절연층(2000)은 고유전율 재료를 포함할 수 있다. 예를 들면 제2 게이트 절연층(2000)은 실리콘 질화물(SiNx), 산질화 실리콘(SiON), 산화 알루미늄(AlOx), 산화 하프늄(HfOx) 및 산화 지르코늄(ZrOx) 중 어느 하나를 포함할 수 있다. 제2 게이트 절연층(2000)은 복수의 무기막을 포함할 수 있다.
제2 게이트 절연층(2000) 상에는 층간 절연막(142)이 형성될 수 있다. 층간 절연막(142)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산질화 실리콘(SiOxNy), 질화 알루미늄(AlN), 산화 알루미늄(AlxOy), 산화 하프늄(HfOx) 및 산화 지르코늄(ZrOx) 중 어느 하나를 포함할 수 있다. 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
층간 절연막(142) 상에는 단차를 평탄하게 하기 위한 평탄화막(160)이 형성될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
한편, 데이터 금속층(DTL)과 평탄화막(160) 사이에는 보호막(150)이 추가로 형성될 수 있다. 보호막(150)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산질화 실리콘(SiOxNy), 질화 알루미늄(AlN), 산화 알루미늄(AlxOy), 산화 하프늄(HfOx) 및 산화 지르코늄(ZrOx) 중 어느 하나로 형성될 수 있다.
유기 발광층(172)을 기준으로 제2 발광 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 발광 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소 정의막(180)은 서브 화소(SP) 각각의 발광 영역(EA)을 정의하는 역할을 하기 위해 평탄화막(160) 상에서 제1 발광 전극(171)을 구획하도록 형성될 수 있다. 화소 정의막(180)은 제1 발광 전극(171)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
서브 화소(SP) 각각의 발광 영역(EA)은 제1 발광 전극(171), 유기 발광층(172), 및 제2 발광 전극(173)이 순차적으로 적층되어 제1 발광 전극(171)으로부터의 정공과 제2 발광 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 발광 전극(171)과 화소 정의막(180) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 발광 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 발광 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 발광 전극(173)은 서브 화소(SP)들에 공통적으로 형성되는 공통층일 수 있다. 제2 발광 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 발광 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 발광 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
또는, 발광 소자층(EML) 상에는 봉지층(TFE) 대신에 제2 기판이 배치되며, 발광 소자층(EML)과 제2 기판 사이의 공간은 진공 상태로 비어 있거나 충전 필름이 배치될 수 있다. 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다.
이상에서 제2 트랜지스터(T2) 및 이와 중첩된 절연층들을 기준으로 서술하였으나, 도 12 내지 도 14에서 도시한 제3 내지 제5 트랜지스터(T5) 및 이와 중첩된 절연층들은 제2 트랜지스터(T2) 및 이와 중첩된 절연층들과 실질적으로 동일할 수 있다.
도 15는 도 10의 A영역의 확대도이다.
도 15를 참조하면, 제1 게이트 절연층은 2단 테이퍼 형상을 가질 수 있다. 즉, 제1 게이트 절연층의 측면은 제1 기울기를 갖는 제1 경사부(1001) 및 제2 기울기를 갖는 제2 경사부(1002)를 포함한다. 제1 경사부(1001)가 반도체층(SEM)과 이루는 각도를 θ1이라 정의하고, 제2 경사부(1002)가 반도체층(SEM)과 평행한 평면과 이루는 각도를 θ2라 정의한다.
θ1은 θ2 보다 작은 값을 가질 수 있다. 보다 구체적으로, θ1은 0˚ 초과 45˚ 미만의 값을 가질 수 있다. 이와 같이 제1 경사부(1001)의 각도를 45˚ 이하로 형성함으로써, 제1 게이트 절연층의 식각 공정에서 반도체층(SEM)의 이온 입자가 제1 게이트 절연층의 측면에 스퍼터링(Sputtering)되어 반도체층(SEM)과 제1-1 게이트 전극(G1-1)이 단락되는 문제를 방지할 수 있다. 다시 말하면, 제1 경사부(1001)의 각도를 충분히 낮게 설정함으로써, 제1 게이트 절연층의 식각 공정 중 반도체 소자의 이온 입자가 스퍼터링 되더라도 제1 경사부(1001)에 접촉하지 않고 제2 경사부(1002)에만 접촉하여 제1 경사부(1001) 영역은 절연 상태를 유지할 수 있다. 즉, 제2 경사부(1002)의 측면과 제2 게이트 절연층(2000) 사이에는 제1 물질이 배치되고, 제1 물질은 적어도 부분적으로는 제2 경사부(1002)의 측면을 커버할 수 있다. 반면에 제1 경사부(1001)의 측면에는 제1 물질이 배치되지 않고 제1 경사부(1001)의 측면은 제2 게이트 절연층(2000)과 직접 접촉할 수 있다. 상기 제1 물질은 반도체층(SEM)의 이온 입자일 수 있다. 예를 들면, 반도체층(SEM)이 인듐-갈륨-아연 산화물(IGZO)로 구성된 경우, 제1 물질은 인듐(In)일 수 있다.
제1 경사부(1001)와 제2 경사부(1002)가 접하는 부분에서 반도체층(SEM)까지의 최단 거리를 h로 정의한다. h는 600 이상의 값을 갖는다. h를 충분히 확보함으로써, 제2 경사부(1002)에 스퍼터링 된 반도체층(SEM)의 이온과 반도체층(SEM) 사이에 충분한 거리를 확보하여 절연 상태인 제1 경사부(1001)의 존재에도 불구하고 제1-1 게이트 전극(G1-1)과 반도체층(SEM) 사이에 절연 파괴(electrical breakdown) 현상이 발생하는 것을 방지할 수 있다. 즉, 반도체층(SEM)과 제2 경사부(1002)의 거리를 충분히 확보하여 전류의 누설을 방지할 수 있다.
제1 게이트 절연층의 상면과 제1-1 게이트 전극(G1-1)의 측면 사이의 각도를 θ3이라 정의한다. θ3은 0˚ 이상 55˚ 이하의 값을 가질 수 있다. 예를 들면, θ3은 40˚일 수 있으며 θ1의 값보다 큰 값을 가질 수 있으나, 이에 제한되는 것은 아니다.
상술한 바와 같이 제1 게이트 절연층의 제1 경사부(1001) 각도 및 제1 게이트 전극의 측면 각도를 특정 값 이하로 설정함으로써, 제1 게이트 절연층 및 제1-1 게이트 전극(G1-1)에 의한 급격한 단차를 완화할 수 있다. 이에 따라 제1 게이트 절연층 및 제1-1 게이트 전극(G1-1) 상에 적층되는 제2 게이트 절연층(2000)의 단차를 완화할 수 있다. 다시 말하면, θ1 및 θ3을 특정 값 이하로 설정함으로써 단차에 의한 제2 게이트 절연층(2000)의 SEAM 현상을 방지할 수 있다.
일 실시예에 따른 표시 장치는 제2 게이트 절연층(2000)의 측면의 두께, 즉 제1-1 게이트 전극(G1-1)의 측면에서 제1-2 게이트 전극(G1-2)까지의 최단거리를 충분히 확보할 수 있다. 보다 구체적으로, 제2 게이트 절연층(2000)의 측면의 두께, 즉 제1-1 게이트 전극(G1-1)의 측면에서 제1-2 게이트 전극(G1-2)까지의 최단거리를 d01이라 정의한다. 또한 제2 게이트 절연층(2000)의 상면의 두께, 즉 제1-1 게이트 전극(G1-1)의 상면에서 제1-2 게이트 전극(G1-2)까지의 최단거리를 d02이라 정의한다. 이 경우 d01을 d02로 나눈 값은 0.8 이상일 수 있다. 다시 말하면 d01은 d02의 80% 이상의 두께일 수 있다. 즉, 제2 게이트 절연층(2000)은 고 단차 커버리지(step coverage) 특성을 가질 수 있다.
도 16은 도 11의 B영역의 확대도이다.
도 16을 참조하면, 제2 트랜지스터(T2)를 구성하는 제1 게이트 절연층 및 제2 게이트 전극(G2)과 제2 게이트 절연층(2000) 역시 도 15에서 상술한 제1 트랜지스터(T1)와 실질적으로 동일한 형상을 가질 수 있다.
제1 게이트 절연층은 2단 테이퍼 형상을 가질 수 있다. 즉, 제1 게이트 절연층의 측면은 제1 기울기를 갖는 제1 경사부(1001) 및 제2 기울기를 갖는 제2 경사부(1002)를 포함한다. 제1 경사부(1001)가 반도체층(SEM)과 이루는 각도를 θ1이라 정의하고, 제2 경사부(1002)가 반도체층(SEM)과 평행한 평면과 이루는 각도를 θ2라 정의한다.
θ1은 θ2 보다 작은 값을 가질 수 있다. 보다 구체적으로, θ1은 0˚ 초과 45˚ 미만의 값을 가질 수 있다. 이와 같이 제1 경사부(1001)의 각도를 45˚ 이하로 형성함으로써, 제1 게이트 절연층의 식각 공정에서 반도체층(SEM)의 이온 입자가 제1 게이트 절연층의 측면에 스퍼터링(Sputtering)되어 반도체층(SEM)과 제2 게이트 전극(G2)이 단락되는 문제를 방지할 수 있다. 다시 말하면, 제1 경사부(1001)의 각도를 충분히 낮게 설정함으로써, 제1 게이트 절연층의 식각 공정 중 반도체 소자의 이온 입자가 스퍼터링 되더라도 제1 경사부(1001)에 접촉하지 않고 제2 경사부(1002)에만 접촉하여 제1 경사부(1001) 영역은 절연 상태를 유지할 수 있다. 즉, 제2 경사부(1002)의 측면과 제2 게이트 절연층(2000) 사이에는 제1 물질이 배치되고, 제1 물질은 적어도 부분적으로는 제2 경사부(1002)의 측면을 커버할 수 있다. 반면에 제1 경사부(1001)의 측면에는 제1 물질이 배치되지 않고 제1 경사부(1001)의 측면은 제2 게이트 절연층(2000)과 직접 접촉할 수 있다. 상기 제1 물질은 반도체층(SEM)의 이온 입자일 수 있다. 예를 들면, 반도체층(SEM)이 인듐-갈륨-아연 산화물(IGZO)로 구성된 경우, 제1 물질은 인듐(In)일 수 있다.
제1 경사부(1001)와 제2 경사부(1002)가 접하는 부분에서 반도체층(SEM)까지의 최단 거리를 h로 정의한다. h는 600 이상의 값을 갖는다. h를 충분히 확보함으로써, 제2 경사부(1002)에 스퍼터링 된 반도체층(SEM)의 이온과 반도체층(SEM) 사이에 충분한 거리를 확보하여 절연 상태인 제1 경사부(1001)의 존재에도 불구하고 제2 게이트 전극(G2)과 반도체층(SEM) 사이에 절연 파괴(electrical breakdown) 현상이 발생하는 것을 방지할 수 있다. 즉, 반도체층(SEM)과 제2 경사부(1002)의 거리를 충분히 확보하여 전류의 누설을 방지할 수 있다.
제1 게이트 절연층의 상면과 제2 게이트 전극(G2)의 측면 사이의 각도를 θ3이라 정의한다. θ3은 0˚ 이상 55˚ 이하의 값을 가질 수 있다. 예를 들면, θ3은 40˚일 수 있으며 θ1의 값보다 큰 값을 가질 수 있으나, 이에 제한되는 것은 아니다.
상술한 바와 같이 제1 게이트 절연층의 제1 경사부(1001) 각도 및 제2 게이트 전극(G2)의 측면 각도를 특정 값 이하로 설정함으로써, 제1 게이트 절연층 및 제1 게이트에 의한 급격한 단차를 완화할 수 있다. 이에 따라 제1 게이트 절연층 및 제2 게이트 전극(G2) 상에 적층되는 제2 게이트 절연층(2000)의 단차를 완화할 수 있다. 다시 말하면, θ1 및 θ3을 특정 값 이하로 설정함으로써 단차에 의한 제2 게이트 절연층(2000)의 SEAM 현상을 방지할 수 있다.
일 실시예에 따른 표시 장치는 제2 게이트 절연층(2000)의 측면의 두께, 즉 제2 게이트 전극(G2)의 측면에서 층간 절연막(142)까지의 최단거리를 충분히 확보할 수 있다. 보다 구체적으로, 제2 게이트 절연층(2000)의 측면의 두께, 즉 제2 게이트 전극(G2)의 측면에서 층간 절연막(142)까지의 최단거리를 d01이라 정의한다. 또한 제2 게이트 절연층(2000)의 상면의 두께, 즉 제2 게이트 전극(G2)의 상면에서 층간 절연막(142)까지의 최단거리를 d02이라 정의한다. 이 경우 d01을 d02로 나눈 값은 0.8 이상일 수 있다. 다시 말하면 d01은 d02의 80% 이상의 두께일 수 있다. 즉, 제2 게이트 절연층(2000)은 고 단차 커버리지(step coverage) 특성을 가질 수 있다.
도 17 내지 도 19는 제1 경사부, 제2 경사부 및 게이트 전극의 측면 형상의 형성 방법을 단계별로 나타낸 개략도이다.
제1 트랜지스터(T1)를 기준으로 서술하나 제2 내지 제5 트랜지스터(T5) 및 이와 접하는 게이트 절연층도 동일한 방법으로 형성될 수 있다.
도 17 내지 도 19를 참조하면, 먼저 반도체층(SEM)의 일면 상에 평탄한 형상으로 제1 게이트 절연층을 적층하고, 제1 게이트 절연층의 일면 상에 제1-1 게이트 전극(G1-1)을 형성한다.
다음 단계로 도 18에 도시한 바와 같이 제1 게이트 절연층 및 제1-1 게이트 전극(G1-1)을 함께 식각할 수 있다. 보다 구체적으로, 제1 게이트 전극은 제1 방향(DR1) 및 제1 방향(DR1)의 반대 방향으로 식각되고, 제1 게이트 전극은 제2 방향(DR2)의 반대 방향으로 식각될 수 있다. 또한 제1 게이트 절연층의 상면 중 제1 게이트 전극의 측면과 인접하는 영역은 제1 게이트 전극과 인접하는 방향으로 갈수록 나머지 영역에 비해 제2 방향(DR2)의 반대 방향으로의 식각이 덜 진행될 수 있다. 해당 단계에서 제1-1 게이트 전극(G1-1)의 하면에서 제1 게이트 절연층의 평탄한 상면과 평행한 면까지의 최단거리를 h1이라고 정의한다. h1은 도 15 및 도 19에서 서술한 h와 실질적으로 동일한 값을 가질 수 있으나, 이에 제한되지 않는다. 예를 들면, 제1 게이트 절연층(1000) 중 상면이 제1-1 게이트 전극(G1-1)에 의해 덮여있지 않은 부분은 제2 방향(DR2)의 반대 방향으로 동일한 두께만큼 식각되는 경우에는 h1은 h와 실질적으로 동일한 값을 가질 수 있으나, 이와 달리 식각 방향과 제1 게이트 절연층(1000)의 식각되는 면의 각도의 차이에 따라 식각되는 정도에 차이가 있는 경우에는 식각 방향과 수직인 부분과 식각 방향에 대해 수직이 아닌 부분 사이에 식각되는 정도에 차이가 발생하고, 이 경우 h1은 h와 다른 값을 가질 수도 있다.
해당 단계의 식각으로 제1-1 게이트 전극(G1-1)의 측면은 도 15에서 상술한 것과 같은 경사를 갖게 되고, 제1 게이트 절연층은 제1 경사부(1001)의 기초가 되는 형상을 갖게 될 수 있다.
다음 단계로 도 19에 도시한 바와 같이 제1-1 게이트 전극(G1-1)은 식각하지 않고 제1 게이트 절연층 만을 제2 방향(DR2)의 반대 방향으로 식각할 수 있다. 해당 단계를 통해 반도체층(SEM)의 상면은 외부로 드러나게 되고, 제1 게이트 절연층의 측면은 상술한 바와 같이 제1 경사부(1001) 및 제2 경사부(1002)를 포함하는 2단 테이퍼 형상을 가질 수 있다.
제1-1 게이트 전극(G1-1)이 제1 게이트 절연층(1000)을 커버하는 영역에서 제1-1 게이트 전극(G1-1)의 하면은 제1 게이트 절연층(1000)의 상면과 정렬될 수 있다. 보다 구체적으로, 도 18 및 도 19와 같이 제1 게이트 절연층(1000)을 식각하는 과정에서 제1-1 게이트 전극(G1-1)이 제1 게이트 절연층(1000)을 커버하는 영역에서는 제1-1 게이트 전극(G1-1)의 영향으로 제1 게이트 절연층(1000)이 식각되지 않아 제1-1 게이트 전극(G1-1)의 하면과 제1 게이트 절연층(1000)의 상면은 서로 정렬될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 제한적인 것이며 적이 아닌 것으로 이해해야만 한다.
SEM: 반도체층 1000: 제1 게이트 절연층
1001: 제1 경사부 1002: 제2 경사부
G1-1: 제1-1 게이트 전극 2000: 제2 게이트 절연층
G1-2: 제1-2 게이트 전극

Claims (20)

  1. 기판 상에 배치되는 차광 패턴;
    상기 차광 패턴을 커버하는 버퍼막을 사이에 두고 상기 차광 패턴의 반대 방향에 배치되는 반도체층으로서,
    상기 차광 패턴과 중첩하여 배치되는 액티브층, 상기 액티브층을 사이에 두고 양쪽에 배치되는 제1 전극 및 제2 전극을 포함하는 반도체층;
    상기 액티브층을 사이에 두고 상기 버퍼막의 반대 방향에 배치되는 제1 게이트 절연층; 및
    상기 제1 게이트 절연층을 사이에 두고 상기 액티브층의 반대 방향에 배치되는 제1 게이트 전극;을 포함하되,
    상기 제1 게이트 절연층의 측면은 상기 반도체층의 일면과 접하는 제1 경사부 및
    상기 제1 경사부 및 상기 제1 게이트 전극과 접하는 제2 경사부를 포함하되,
    상기 반도체층의 일면과 상기 제1 경사부 사이의 각도인 제1 각도는 상기 반도체층의 일면과 상기 제2 경사부 사이의 각도인 제2 각도보다 작은 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 각도는 0˚ 초과 45˚ 미만인 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 경사부와 상기 제2 경사부가 접하는 부분에서 상기 반도체층까지의 최단거리는 600 이상인표시 장치.
  4. 제1 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 게이트 절연층과 대향하는 제1 게이트 전극의 일면, 상기 제1 게이트 전극의 일면의 반대면인 제1 게이트 전극의 타면 및
    상기 제1 게이트 전극의 일면과 상기 제1 게이트 전극의 타면을 연결하는 제1 게이트 전극의 측면을 포함하고,
    상기 제1 게이트 전극의 일면과 상기 제1 게이트 전극의 측면 사이의 각도인 제3 각도는 55˚ 이하인 표시 장치.
  5. 제4 항에 있어서,
    상기 제3 각도는 상기 제1 각도보다 큰 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 경사부, 상기 제2 경사부, 상기 제1 게이트 전극의 타면 및 상기 제1 게이트 전극의 측면을 커버하는 제2 게이트 절연층을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 게이트 절연층을 사이에 두고 상기 제1 게이트 전극의 반대 방향에 배치되는 제2 게이트 전극을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 게이트 전극의 측면에서 상기 제2 게이트 전극까지의 최단거리를 상기 제1 게이트 전극의 타면에서 상기 제2 게이트 전극까지의 최단거리로 나눈 값은 0.8 이상인 표시 장치.
  9. 제1 항에 있어서,
    상기 반도체층은 제1 물질을 포함하고, 상기 제1 게이트 절연층의 상기 제2 경사부는 적어도 부분적으로는 상기 제1 물질에 의해 커버되는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 게이트 전극, 상기 제1 경사부 및 상기 제2 경사부를 커버하는 제2 게이트 절연층을 더 포함하고,
    상기 제1 게이트 절연층의 상기 제2 경사부와 상기 제2 게이트 절연층 사이에 상기 제1 물질이 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 게이트 절연층의 상기 제1 경사부는 상기 제2 게이트 절연층과 직접 접촉하는 표시 장치.
  12. 제11 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 물질은 인듐(In) 인 표시 장치.
  14. 제1 항에 있어서,
    상기 게이트 전극 및 상기 차광 패턴에 전압이 인가되는 표시 장치.
  15. 제14 항에 있어서,
    상기 차광 패턴에 인가되는 전압과 상기 제1 게이트 전극에 인가되는 전압은 동일한 전압인 표시 장치.
  16. 액티브층을 포함하는 반도체층;
    상기 액티브층을 커버하며 상기 반도체층 상에 배치되는 제1 게이트 절연층;
    상기 제1 게이트 절연층 상에 배치되는 제1 게이트 전극;
    상기 제1 게이트 절연층 및 상기 제1 게이트 전극을 커버하는 제2 게이트 절연층; 및
    상기 제2 게이트 절연층 상에 배치되는 제2 게이트 전극;을 포함하되,
    상기 제1 게이트 절연층의 측면은 상기 반도체층의 일면과 접하는 제1 경사부 및
    상기 제1 경사부 및 상기 제1 게이트 전극과 접하는 제2 경사부를 포함하고,
    상기 반도체층은 제1 물질을 포함하고, 상기 제2 경사부는 적어도 부분적으로는 상기 제1 물질에 의해 커버되며,
    상기 제1 게이트 전극의 측면에서 상기 제2 게이트 전극까지의 최단거리를 상기 제1 게이트 전극의 상면에서 상기 제2 게이트 전극까지의 최단거리로 나눈 값은 0.8 이상인 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 게이트 절연층은 제1 물질을 포함하고,
    상기 제2 게이트 절연층은 상기 제1 물질과 상이한 제2 물질을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 물질의 유전율은 상기 제1 물질의 유전율 보다 큰 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 물질은 실리콘산화물(SiOx)이고,
    상기 제2 물질은 실리콘 질화물(SiNx), 산질화 실리콘(SiON), 산화 알루미늄(AlOx), 산화 하프늄(HfOx) 및 산화 지르코늄(ZrOx) 중 선택된 어느 하나인 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성되는 스토리지 커패시터를 포함하는 표시 장치.
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