KR100298488B1 - 박막트랜지스터의활성층제조방법및그구조 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000010409 thin film Substances 0.000 title abstract description 31
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 2
- 229920005591 polysilicon Polymers 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 55
- 238000000137 annealing Methods 0.000 description 6
- 238000005224 laser annealing Methods 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- UQSXHKLRYXJYBZ-UHFFFAOYSA-N Iron oxide Chemical compound [Fe]=O UQSXHKLRYXJYBZ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 229910000423 chromium oxide Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000005475 siliconizing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02678—Beam shaping, e.g. using a mask
- H01L21/0268—Shape of mask
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Recrystallisation Techniques (AREA)
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Abstract
본 발명은 박막 트랜지스터의 활성층 제조 방법 및 그 구조에 관한 것이다. 본 발명에 따르면, 기판 상부에 비정질 실리콘막을 형성한 후, 비정질 실리콘을 다결정 실리콘화시킬 수 있을 정도의 에너지를 가지는 빛을 상기 비정질 실리콘에 국부적으로 조사한다. 그 결과, 상기 비정질 실리콘막에는 국부적으로 에너지가 조사된 다결정 실리콘막이 형성되어 비정질 실리콘과 다결정 실리콘의 중간 특성을 지니는 새로운 구조의 도전막이 형성되는데, 이를 박막 트랜지스터의 활성층으로 이용함으로써 박막 트랜지스터의 전기적 특성을 향상시킬 수 있게 된다.
Description
본 발명은 박막 트랜지스터에 관한 것으로, 특히 동작 특성을 보다 향상시킬 수 있는 박막 트랜지스터의 활성층에 관한 것이다.
현재 제조되고 있는 평판 표시 장치는 크게 발광(emissive)소자와 수광(non-emission)소자로 나눌 수 있으며, 상기 발광소자로서는 CRT(Cathod Ray Tube), LED(Light Emitting Diode) 및 PDP(Plasma Display Panel)등이, 그리고 수광소자로서는 LCD(Liquid Crystal Display)등이 널리 알려져 있다.
상기 LCD중 TFT(Thin Film Transistor)-LCD는 수많은 박막 트랜지스터들과 캐패시터들이 매트릭스 구조로 배열되어 패널과 공통 전극 사이에 액체와 고체의 중간 성질을 갖는 유기 화합물, 즉 액정을 주입하여 형성하는 평판 표시 장치이다. 상기 TFT-LCD에 이용되는 액정은 전압 또는 온도에 따라 색상이나 투명도가 달라지므로, 박막 트랜지스터의 온/오프를 조절하여 원하는 전압을 액정 및 캐패시터로 전달함으로써 다양한 밝기를 얻을 수 있다. 따라서, 이러한 TFT-LCD에 있어서는 액정의 색상 및 투명도를 결정짓는 박막 트랜지스터의 동작 특성을 향상시키고 오류가 유발될 수 있는 문제점들을 해소하는 것이 TFT-LCD의 품질을 향상시키는데 있어 무엇보다도 중요한 관건이라 할 수 있다.
도 1은 통상적인 박막 트랜지스터의 단면 구조를 나타낸다. 도면을 참조하면, 기판 100상에 유기된 전자들의 이동 통로가 되는 채널 영역 102, 소오스 104 및 드레인 105로서 기능하는 활성층 101이 형성되어 있다. 그리고 상기 채널 영역 102상부로는 게이트 절연막 106 및 게이트 영역 108이 차례로 형성되어 있다. 바람직하게는, 상기 기판 100은 실리콘 상부에 열산화막을 증착시켜 형성한다. 또한 바람직하게는, 상기 활성층 101 및 게이트 영역 108은 다결정 실리콘으로 형성한다. 이때, 상기 활성층 101로서 기능하는 다결정 실리콘막은, 상기 기판 100상에 비정질 실리콘막을 약 약 1000Å 두께로 증착하고 약 600℃의 온도하에서 약 48시간동안 어닐링함으로써 전도성이 보다 우수한 다결정 실리콘으로 결정화시킴으로써 얻을 수 있다. 그러나 상기 어닐링 공정은 고온하에서 이루어지는 열 어닐링 공정이므로 산화막질의 상기 기판 100이 손상되는 문제점이 있다.
따라서, 최근에는 기판에 손상을 주지 않으면서도 비정질 실리콘막을 다결정 실리콘화시킬 수 있는 레이저를 이용한 저온 어닐링 방법이 가장 바람직한 어닐링 방법으로서 각광받고 있다. 이처럼 레이저를 이용하여 비정질 실리콘을 어닐링 하게 되면, 먼저 레이저에 의해 비정질 실리콘이 완전히 융해되고 난 후 다결정 실리콘으로 재결정화가 이루어진다. 그러므로 결정 그레인 내부에 결함이 거의 발생되지 않는 양질의 다결정 실리콘을 얻을 수 있는 장점이 있다. 그러나 레이저 어닐링 방법은 상기한 장점이 있는 반면, 비정질 실리콘의 불규칙적인 결정들이 규칙적인 다결정 그레인으로 급격히 성장됨에 따라 활성층으로서 기능할 다결정 실리콘막의 표면이 고르지 못하게 되며, 조사되는 레이저의 에너지 조건에 따라 다결정 실리콘막의 특성이 민감하게 좌우된다. 따라서 이러한 다결정 실리콘을 활성층으로서 이용하여 박막 트랜지스터를 제조할 경우, 박막 트랜지스터의 전기적 특성, 특히 턴-오프시 누설전류로 인해 박막 트랜지스터의 전기적 특성이 저하되는 단점이 있다. 이에 따라 본 분야에서는 CMP(Chemical Metal Polishing)등의 다양한 연마 공정을 실시함으로써 다결정 실리콘막의 표면 거칠기는 어느정도 개선되었으나, 보다 근복적으로 박막 트랜지스터의 전기적 특성을 균일화시킬 수 있는 개선된 다결정 실리콘막 제조 방법이 절실히 요구되고 있다.
따라서 본 발명의 목적은, 상기한 문제점들을 해소할 수 있는 개선된 활성층 제조 방법 및 그 구조를 제공함에 있다.
본 발명의 다른 목적은, 박막 트랜지스터의 전기적 특성을 향상시킬 수 있는 개선된 활성층 제조 방법 및 그 구조를 제공함에 있다.
본 발명의 다른 목적은, 박막 트랜지스터의 턴-오프시 누설전류 흐름을 억제할 수 있는 개선된 활성층 제조 방법 및 그 구조를 제공함에 있다.
본 발명의 또 다른 목적은, 박막 트랜지스터의 턴-오프시 동작특성을 향상시킴으로써, 박막 트랜지스터의 온/오프 상태에서의 전류비를 향상시킬 수 있는 개선된 활성층 제조 방법 및 그 구조를 제공함에 있다.
상기의 목적들을 달성하기 위해서 본 발명은, 반도체 디바이스의 활성층 제조 방법에 있어서; 기판 상부에 비정질 실리콘막을 형성한 후, 비정질 실리콘이 다결정 실리콘으로 변화될 수 있을 정도의 에너지를 가지는 빛을 상기 비정질 실리콘막에 국부적으로 쪼임으로써, 상기 비정질 실리콘막에 복수개의 다결정 실리콘 영역들을 일정 간격으로 형성되도록 하는 단계를 가짐을 특징으로 하는 방법을 제공한다.
또한 상기의 목적들을 달성하기 위해서 본 발명은, 반도체 디바이스의 활성층 제조 방법에 있어서: 기판 상부에 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막 상부에 일정한 패턴을 가지는 감광막을 위치시키는 단계와; 상기 감광막이 위치되어 있는 비정질 실리콘막에, 비정질 실리콘이 다결정 실리콘으로 변화될 수 있을 정도의 에너지를 가지는 빛을 상기 비정질 실리콘막에 쪼임으로써, 상기 감광막의 일정한 패턴에 따른 복수개의 다결정 실리콘 영역들이 상기 비정질 실리콘막에 일정 간격으로 형성되어지도록 하는 단계를 가짐을 특징으로 하는 방법을 제공한다.
또한 상기의 목적들을 달성하기 위해서 본 발명은, 반도체 디바이스의 활성층 제조 방법에 있어서: 기판 상부에 비정질 실리콘막을 형성한 후, 일정한 패턴을 가지는 레티클을 통해 비정질 실리콘이 다결정 실리콘으로 변화될 수 있을 정도의 에너지를 가지는 빛을 상기 비정질 실리콘막에 조사함으로써, 상기 비정실 실리콘막에 복수개의 다결정 실리콘 영역들을 일정 간격으로 형성시키는 단계를 가짐을 특징으로 하는 방법을 제공한다.
또한 상기의 목적들을 달성하기 위해서 본 발명은, 반도체 디바이스의 활성층 구조에 있어서, 비정질 실리콘막과 다결정 실리콘막이 동시에 존재함을 특징으로 하는 구조를 제공한다.
또한 상기의 목적들을 달성하기 위해서 본 발명은, 반도체 디바이스의 활성층 구조에 있어서, 비정질 실리콘막과 다결정 실리콘막이 일정 간격을 가지며 규칙적으로 형성되어 있음을 특징으로 하는 구조를 제공한다.
또한 상기의 목적들을 달성하기 위해서 본 발명은, 반도체 디바이스의 활성층 구조에 있어서, 비정질 실리콘막에 일정 패턴을 가지는 다결정 실리콘 영역들이 규칙적인 간격으로 존재함을 특징으로 하는 구조를 제공한다.
도 1은 통상적인 박막 트랜지스터의 단면 구조도
도 2a 내지 도 2b는 본 발명의 바람직한 실시예에 따른 활성층 제조 방법을 설명하기 위한 사시도들
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2a 내지 도 2b는 본 발명의 바람직한 실시예에 따른 박막 트랜지스터의 활성층 제조 방법을 설명하기 위한 사시도들로서, 상기 도 1의 101에 해당되며 하나의 박막 트랜지스터가 형성되어질 활성층 면적만을 나타낸다.
먼저 도 2a에는 박막 트랜지스터의 활성층을 제조하기 위한 이전 단계로서, 비정질 실리콘막에 레이저 어닐링을 실시하는 단계가 도시되어 있다. 기판 200의 상부에 비정질 실리콘막 202 및 후속의 공정으로부터 상기 비정질 실리콘막 202의 손상됨을 방지하기 위한 절연막 204가 형성되어 있다. 예컨대 상기 기판 200은 실리콘막으로, 상기 절연막 204는 규소(SiO2)막으로 형성하는 것이 바람직하다. 이어서 상기 절연막 204의 상부에 후속의 레이저 어닐링 공정시 레이저 에너지를 흡수할 수 있는 네거티브형 또는 포지티브형의 감광막 206을 도포한 뒤, 사진식각공정을 실시하여 감광막 패턴 206-1,206-2, 206-3.....206-36을 형성한다. 이때, 상기 감광막 패턴 206-1,206-2, 206-3.....206-36은 크롬이나 산화철과 같은 물질이 박막으로 덮여진 얇은 유리판으로 이루어진 마스크, 즉 레티클(reticle)을 통해 감광막에 레이저를 조사함으로써 얻을 수 있다. 이때, 상기 감광막 패턴 206-1,206-2, 206-3.....206-36들은 인접한 감광막 패턴들과 일정 간격을 가지도록 패터닝하는 것이 바람직하다. 보다 상세하게는, 상기 감광막 패턴 206-1,206-2, 206-3.....206-36패턴은 도 2a에 도시되어 있는 것과 같이 동일한 면적을 가지며 인접한 다른 패턴들과 일정 간격으로 배치되는 복수개의 정사각형으로 형성하거나, 그밖에 직사각형, 삼각형, 원형, 타원형, 그물(mesh)형 또는 벌집형등 여러 가지 형태로 패터닝할 수 있다.
이어서, 감광막 패턴 206-1,206-2, 206-3.....206-36들이 형성되어 있는 상기 결과물에 레이저 어닐링 208을 전체적으로 실시한다. 이때 조사되는 레이저는 상기 감광막 패턴 206-1,206-2, 206-3.....206-36에 의해 흡수되므로, 감광막 패턴 206-1,206-2, 206-3.....206-36이 존재하는 영역 하부의 비정질 실리콘막 202는 다결정 실리콘으로 변화되지 않는다. 그러나 상기 감광막 패턴 206-1,206-2, 206-3.....206-36이 존재하는 영역 이외의 상기 절연막 204가 노출되어 있는 영역에서는 상기 조사되는 레이저에 의해 하부의 비정질 실리콘막 202가 다결정 실리콘으로 재결정화된다.
도 2b에는 본 발명의 바람직한 실시예에 따른 활성층 212를 완성하는 단계가 도시되어 있다. 상기 레이저 어닐링 208을 완료한 후 상기 감광막 패턴 206-1,206-2, 206-3.....206-36을 완전히 제거한다. 그러면 도 2b에 도시되어 있는 것과 같이 비정질 실리콘막 202에 다결정 실리콘막 210이 부분적으로 존재하는 새로운 구조의 활성층 212가 나타난다. 상기 비정질 실리콘막 202는 상기 감광막 패턴 206-1,206-2, 206-3.....206-36과 위치 및 면적이 거의 동일하며, 다결정 실리콘막 210은 상기 감광막 패턴 206-1,206-2, 206-3.....206-36이 존재하지 않았던 영역에만 형성되어 있다.
이와 같이 본 발명에서는 박막 트랜지스터를 제조함에 있어서, 비정질 실리콘막 202과 다결정 실리콘막 210이 모두 존재하여 비정질 실리콘과 다결정 실리콘의 중간 특성을 지니는 새로운 구조의 상기 활성층 212을 이용함으로써, 박막 트랜지스터의 전기적 특성을 향상시킬 수 있게 된다. 즉, 박막 트랜지스터의 온 상태에서는 게이트 전계에 의해 유되되는 전하들이 규칙적으로 형성되어 있는 다결정 실리콘막 210을 통해 전하량의 큰 감소없이 전류가 구동된다. 그리고 박막 트랜지스터의 오프 상태에서는 높은 저항을 가지는 상기 비정질 실리콘막 202로 인해 누설전류의 흐름이 억제되므로 전체적인 박막 트랜지스터의 온/오프 전류비가 향상되는 효과를 거둘 수 있다.
상기에서는, 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 본 발명의 내용을 이해한 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬수 있음을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명에서는, 비정질 실리콘막에 일정 간격으로 다결정 실리콘막을 형성시킨 뒤, 이를 박막 트랜지스터의 활성층으로 이용한다. 그 결과, 박막 트랜지스터의 턴-오프시 누설전류 흐름이 억제됨으로써 전체적으로 박막 트랜지스터의 온/오프 상태에서의 전류비가 보다 향상되는 효과를 거둘 수 있다.
Claims (13)
- 반도체 디바이스의 활성층 제조 방법에 있어서;기판 상부에 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막 상부에 감광막을 도포하고 사진 식각 공정을 통해 상기 감광막을 이러한 형태로 패터닝하는 단계와;비정질 실리콘이 다결정 실리콘으로 변화될수 있을 정도의 에너지를 가지는 레이저를 상기 패터닝된 감광막의 상부에 조사하여 상기 비정질 실리콘막에 복수개의 실리콘 영역을 상기 감광막의 패턴에 따라 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 활성층 제조방법.
- 제 1항에 있어서, 상기 비정질 실리콘막에 형성되는 다수의 다결정 실리콘 영역은 상기 감광막의 패턴에 따라 막대형, 삼각형, 사각형, 원형, 타원형으로 형성됨을 특징으로 하는 반도체 디바이스의 활성층 제조 방법.
- 제 1항에 있어서, 상기 비정질 실리콘막에 형성되는 비정질 실리콘 영역들 및 다결정 실리콘 영역들은 상기 감광막의 패턴에 따라 서로 그물형 또는 벌집형을 이루고 있음을 특징으로 하는 반도체 디바이스의 활성층 제조 방법.
- 반도체 디바이스의 활성층 제조 방법에 있어서:기판 상부에 비정질 실리콘막을 형성한 후, 그 상부에 절연막을 형성하는 단계와; 상기 절연막 상부에 일정한 패턴을 가지는 감광막을 형성하는 단계와;비정질 실리콘이 다결정 실리콘으로 변화될 수 있을 정도의 에너지를 가지는 레이저를 상기 감광막의 상부에 조사하여 상기 비정질 실리콘막에 다수의 비정질 실리콘 영역과 다결정 실리콘 영역들을 상기 감광막의 패터닝에 따라 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 활성층 제조방법.
- 제 4항에 있어서, 상기 감광막은 포지티브형 또는 네거티브형임을 특징으로 하는 방법.
- 제 4항에 있어서, 상기 비정질 실리콘막에 형성되는 다수의 다결성 실리콘 영역은 상기 감광막의 패턴에 따라 막대형, 삼각형, 사각형, 원형, 타원형으로 형성됨을 특징으로 하는 반도체 디바이스의 활성층 제조방법.
- 제 4항에 있어서, 상기 비정질 실리콘막에 형성되는 비정질 실리콘 영역들 및 다결정 실리콘 영역들은 상기 감광막의 패턴에 따라 서로 그물형 또는 벌집형을 이루고 있음을 특징으로 하는 반도체 디바이스의 활성층 제조방법.
- 반도체 디바이스의 활성층 제조 방법에 있어서:기판 상부에 비정질 실리콘막을 형성하고 그 상부에 절연막을 형성하는 단계와; 일정한 패턴을 가지는 레티클을 통해 비정질 실리콘이 다결정 실리콘으로 변화될 수 있을 정도의 에너지를 가지는 레이저를 상기 비정질 실리콘막에 조사하여 상기 레티클의 패턴형상에 따라 비정질 실리콘막에 다수의 비정질 실리콘 영역과 다결정 실리콘 영역들을 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 활성층 제조방법.
- 제 8항에 있어서, 상기 비정질 실리콘막에 형성되는 다수의 다결정 실리콘 영역은 상기 레티클의 패턴에 따라 막대형, 삼각형, 사각형, 원형, 타원형으로 형성됨을 특징으로 하는 반도체 디바이스의 활성층 제조방법.
- 제 8항에 있어서, 상기 비정질 실리콘막에 형성되는 비정질 실리콘 영역들 및 다결정 실리콘 영역들은 상기 레티클의 패턴에 따라 서로 그물형 또는 벌집형을 이루고 있음을 특징으로 하는 반도체 디바이스의 활성층 제조방법.
- 반도체 디바이스의 활성층 구조에 있어서,비정질 실리콘막에 일정 패턴을 가지는 다결정 실리콘 영역들이 규칙적인 간격으로 존재함을 특징으로 하는 구조.
- 제 17항에 있어서, 상기 비정질 실리콘막에 형성된 다결정 실리콘 영역은 상부로부터 조사되는 레이저 패턴에 대응하여 막대형, 삼각형, 사각형, 원형, 타원형의 형태로 형성된 것임을 특징으로 하는 반도체 디바이스의 활성층 구조.
- 제 16항에 있어서, 상기 비정질 실리콘 영역 및 다결정 실리콘 영역은 서로 그물형 또는 벌집형으로 존재함을 특징으로 하는 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980040336A KR100298488B1 (ko) | 1998-09-28 | 1998-09-28 | 박막트랜지스터의활성층제조방법및그구조 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980040336A KR100298488B1 (ko) | 1998-09-28 | 1998-09-28 | 박막트랜지스터의활성층제조방법및그구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000021320A KR20000021320A (ko) | 2000-04-25 |
| KR100298488B1 true KR100298488B1 (ko) | 2001-11-30 |
Family
ID=19552234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980040336A KR100298488B1 (ko) | 1998-09-28 | 1998-09-28 | 박막트랜지스터의활성층제조방법및그구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100298488B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11869896B2 (en) | 2020-10-30 | 2024-01-09 | Samsung Display Co., Ltd. | Display device having a semiconductor layer with a mesh structure |
-
1998
- 1998-09-28 KR KR1019980040336A patent/KR100298488B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11869896B2 (en) | 2020-10-30 | 2024-01-09 | Samsung Display Co., Ltd. | Display device having a semiconductor layer with a mesh structure |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000021320A (ko) | 2000-04-25 |
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