KR20080090304A - 반도체 장치 - Google Patents

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KR20080090304A
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interlayer insulating
insulating film
layer
conductive layer
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KR1020080030277A
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시게히로 모리까와
유이찌 이나바
유지 고또
Original Assignee
산요덴키가부시키가이샤
산요 세미컨덕터 컴퍼니 리미티드
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Publication date
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Abstract

본딩 패드에 가해지는 기계적 응력을 완화할 수 있는 구조의 반도체 장치를 제공하는 것을 목적으로 한다. 제2 층간 절연막(9) 위에는, 비어 홀(12)을 갖는 제3 층간 절연막(13)이 제3 배선층(11)을 피복해서 형성되어 있다. 비어 홀(12) 내에는 제3 도전층(14)이 형성되어 있다. 제3 층간 절연막(13)은, 평면 형상이 육각형인 복수의 주상 층간 절연막(13a)이 집합해서 구성되어 있다. 그리고, 각 주상 층간 절연막(13a)의 주위를 둘러싸도록 해서 비어 홀(12) 및 제3 도전층(14)이 형성되어 있다. 제3 도전층(14)을 통하여 제3 배선층(11)과 전기적으로 접속된 제4 배선층(15)이 형성되어 있다. 제4 배선층(15)이 본 실시 형태에서의 최상의 배선층이며, 본딩 패드로서 기능하는 층이다.
반도체 기판, 디바이스 소자, 층간 절연막, 도전층, 배선층, 비어 홀

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 복수의 배선층이 층간 절연막을 개재하여 형성된 다층 배선 구조를 구비하는 반도체 장치에 관한 것이다.
IC 칩에는, IC 칩 내에 형성된 다수의 반도체 소자에 소정의 전압(전원 전압이나 접지 전압)이나 여러가지 전기 신호를 공급하기 위해서, 혹은 외부에 여러가지 전기 신호를 출력하기 위한 본딩 패드(외부 단자)가 설치되어 있다.
도 4는, 종래의 반도체 장치의 본딩 패드가 형성된 영역의 개략을 도시하는 단면도이다. 반도체 기판(100)의 표면 위에는, 트랜지스터나 캐패시터 등의 다수의 반도체 소자로 이루어지는 디바이스 소자(101)가 형성되어 있다. 또한, 반도체 기판(100)의 표면 위에는, 디바이스 소자(101)와 도시하지 않은 배선을 통해서 전기적으로 접속된 제1 배선층(102)이 실리콘 산화막 등의 절연막(103)을 개재해서 형성되어 있다.
절연막(103) 위에는, 비어 홀(104)을 갖는 제1 층간 절연막(105)이 제1 배선층(102)을 피복해서 형성되어 있다. 비어 홀(104) 내에는, 텅스텐 등으로 이루어지는 도전층(106)이 형성되어 있다. 제1 층간 절연막(105) 위에는, 도전층(106)을 통하여 제1 배선층(102)과 전기적으로 접속된 제2 배선층(107)이 형성되어 있다. 이하 마찬가지로 하여, 제1 층간 절연막(105) 위에는 제2 층간 절연막(108)이 형성되고, 제2 층간 절연막(108) 위에는 제3 배선층(109) 및 제3 층간 절연막(110)이 형성되고, 제3 층간 절연막(110) 위에는 제4 배선층(111)이 형성되어 있다. 이 제4 배선층(111)이 본딩 패드로서 기능한다. 제4 배선층(111)은, 칩 사이즈의 축소를 목적으로 하여 디바이스 소자(101)와 중첩하는 영역에 배치되어 있다. 제3 층간 절연막(110) 위에는, 제4 배선층(111) 위에 패드 개구부(112)를 갖는 보호막(113)이 형성되어 있다.
그런데, 프로브 테스트나 와이어 본딩 공정 시에는, 측정 침이나 도선이 패드 개구부(112)로부터 노출된 제4 배선층(111)과 접촉한다. 프로브 테스트 시에는, 텅스텐이나 니켈 합금 등으로 이루어지는 측정 침(프로브)의 압압에 의해, 제4 배선층(111)의 하방에 큰 기계적 응력이 집중한다. 또한, 와이어 본딩 공정 시에도 초음파 에너지나 도선의 영향에 의해 제4 배선층(111)의 하방에 큰 기계적 응력이 집중한다. 이 때문에, 제4 배선층(111)의 하방에서, 제3 층간 절연막(110)에 크랙(114)이 생기는 것이 있었다.
또한, 크랙(114)은, 제3 층간 절연막(110)보다 하방의 층간 절연막(제2 층간 절연막(108)이나 제1 층간 절연막(105))이나 배선층(제3 배선층(109), 제2 배선층(107), 제1 배선층(102))에 도달하는 것이 있다. 그렇게 하면, 크랙(114)을 통해서 내부에 수분 등의 부식 물질이 침입하게 되기 때문에, 크랙(114)은 메탈 마이그레이션 내성의 열화나 배선 간 쇼트 등의 불량을 야기하는 원인으로 된다.
따라서, 크랙(114)에 의한 신뢰성의 열화를 억제하기 위한 기술로서는, 이하와 같은 것이 제안되어 있다. 그것은, 도 5 및 도 6에 도시한 바와 같이, 제4 배선층(111)과 대략 동일 사이즈의 제3 배선층(115)이 제4 배선층(111)과 중첩하도록 배치되고, 또한, 제4 배선층(111)과 제3 배선층(115)을 전기적으로 접속하는 도전층(116)이, 보호막(113)의 하방에만 링 형상으로 배치된 구조이다. 이와 같이 제3 배선층(115) 및 링 형상의 도전층(116)을 구비한 구조는, 가령 크랙(114)이 발생했다고 하여도, 크랙(114)의 하방에의 전파를 제3 배선층(115)에서 멈춘다고 하는 것이다. 또한, 도 5는 도 6의 Y-Y선을 따라 취한 단면도이며, 도 6에서는 제4 배선층(111), 도전층(116), 보호막(113) 이외의 구성을 편의상 생략하고 있다.
또한, 도 7 및 도 8에 도시한 바와 같이, 제4 배선층(111)과 제3 배선층(115)을 전기적으로 접속하는 링 형상의 도전층(117)을, 제4 배선층(111)과 중첩하는 거의 전체면에 걸쳐서 다수 배치한 구조가 제안되어 있다. 이와 같이 링 형상의 도전층(117)을 다수 배치한 구조는, 크랙의 하방에의 전파를 제3 배선층(115)에서 멈춤과 함께, 제3 층간 절연막(110)에 생기는 크랙(114)이 반도체 기판(100)의 면 방향으로 넓어지는 것을 그 링 형상의 도전층(117)에 의해 억제한다고 하는 것이다. 또한, 도 7은 도 8의 Z-Z선의 단면도이며, 도 8에서는 제4 배선층(111), 도전층(117) 이외의 구성을 편의상 생략하고 있다.
본 발명에 관련된 기술은, 예를 들면 이하의 특허 문헌에 기재되어 있다.
[특허 문헌1] 일본 특개평 06-196525호 공보
프로브 테스트를 행하면, 전술한 종래의 구성에서는, 본딩 패드에 가해지는 기계적 응력은, 제3 배선층(115)에서 충분히 완화되지 않는 것을 알 수 있었다.
최근에는 칩 사이즈의 미세화에 대응하기 위해, 본딩 패드가 디바이스 소자의 형성 영역에 중첩하도록 형성되게 되어 왔다. 따라서, 제3 배선층(115)이 본딩 패드에 가해지는 기계적 응력을 충분히 완화할 수 없으면, 이 기계적 응력은 디바이스 소자에 도달하게 된다. 그리고, 디바이스 소자를 구성하는 반도체 소자나 그들과 접속된 배선은, 해마다 미세화되고 있어, 기계적 응력이 도달하게 되면 파손되기 쉬워, 전기적 특성(예를 들면, 트랜지스터의 임계값)이 변동하게 된다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 표면 위에 형성된 배선층과, 상기 배선층을 피복하도록 해서 형성된 층간 절연막과, 상기 층간 절연막 내에 형성되고, 또한 상기 배선층과 전기적으로 접속된 도전층과, 상기 층간 절연막 위에 형성되고, 또한 상기 도전층을 통하여 상기 배선층과 전기적으로 접속된 최상 배선층을 구비하고, 상기 층간 절연막은, 그 평면 형상이 육각형인 주상 층간 절연막이 복수개 벌집 형상으로 배치된 구성으로 이루어지고, 상기 도전층은 상기 주상 층간 절연막의 주위를 둘러싸도록 해서 형성되어 있는 것을 특징으로 한다.
본 발명에서는, 본딩 패드에 가해지는 기계적 응력이 주상 층간 절연막 및 도전층의 구조(허니콤 구조)에 의해 완화된다.
본 발명의 실시 형태에 대해서 도면을 참조하면서 설명한다. 도 1은 본 발명의 실시 형태에 따른 반도체 장치의 개략을 도시하는 단면도이며, 도 2는 그 평면도이다. 도 1은 도 2의 X-X선을 따라 취한 단면에 상당한다. 또한, 하나의 본딩 패드가 형성된 영역만을 도시하고, 반도체 기판 위의 다른 영역(내부 회로 영역이나 다른 본딩 패드가 형성된 영역)의 도시를 편의상 생략하고 있다.
실리콘 등으로 이루어지는 반도체 기판(1)의 표면 위에는, 트랜지스터나 캐패시터 등의 다수의 반도체 소자로 이루어지는 디바이스 소자(2)가 형성되어 있다.디바이스 소자(2)는, 예를 들면 로직 회로나 드라이버 회로를 구성한다. 또한, 반도체 기판(1)의 표면 위에는, 디바이스 소자(2) 혹은 그 밖의 반도체 소자와 전기적으로 접속된 제1 배선층(3)이, 실리콘 산화막 등의 절연막(4)을 개재해서 형성되어 있다. 또한, 제1 배선층(3)은 예를 들면 알루미늄으로 이루어지는 배선층이며, 후술하는 제2 배선층(8), 제3 배선층(11), 제4 배선층(15)도 마찬가지이다.
절연막(4) 위에는, 비어 홀(5a)을 갖는 제1 층간 절연막(6)이 제1 배선층(3)을 피복해서 형성되어 있다. 비어 홀(5a) 내에는, 예를 들면 텅스텐이나 알루미늄 등으로 이루어지는 제1 도전층(7)이 형성되어 있다. 또한, 도시하지 않았지만 제1 층간 절연막(6)과 제1 도전층(7) 사이에는 배리어 메탈층(예를 들면, 티탄 텅스텐(TiW)층이나, 티탄 나이트라이드(TiN)층)이 형성되어 있다. 이하, 제2 층간 절 연막(9)과 제2 도전층(10) 사이, 제3 층간 절연막(13)과 제3 도전층(14) 사이에 대해서도 마찬가지로 배리어 메탈층이 형성되어 있다.
제1 층간 절연막(6) 위에는, 제1 도전층(7)을 통하여 제1 배선층(3)과 전기적으로 접속된 제2 배선층(8)이 형성되어 있다. 또한, 제1 층간 절연막(6) 위에는, 비어 홀(5b)을 갖는 제2 층간 절연막(9)이 제2 배선층(8)을 피복해서 형성되고, 비어 홀(5b)에는 제2 도전층(10)이 형성되어 있다.
제2 층간 절연막(9) 위에는, 제2 도전층(10)을 통하여 제2 배선층(8)과 전기적으로 접속된 제3 배선층(11)이 형성되어 있다. 제3 배선층(11)은, 제4 배선층(15)과 중첩하는 위치에 배치되어 있고, 보호막(17)의 개구부(후술하는 패드 개구부(16))의 사이즈보다도 패턴 면적이 크게 형성되어 있는 것이 바람직하다. 이러한 구성에 따르면, 제3 배선층(11)이, 제2 배선층(8)과 제4 배선층(15)과의 전기적인 접속을 통하는 역할을 가짐과 함께, 제4 배선층(15)에 가해지는 부하를 완화해서 크랙의 하방에의 전파를 억제하는 스톱퍼 배선층으로서의 역할을 갖기 때문이다. 제2 층간 절연막(9) 위에는, 비어 홀(12)을 갖는 제3 층간 절연막(13)이 제3 배선층(11)을 피복해서 형성되고, 비어 홀(12)에는, 제3 도전층(14)이 형성되어 있다.
제3 층간 절연막(13) 위에는, 제3 도전층(14)을 통하여 제3 배선층(11)과 전기적으로 접속된 제4 배선층(15)이 형성되어 있다. 제4 배선층(15)이 본 실시 형태에서의 최상 배선층이며, 본딩 패드로서 기능하는 층이다. 따라서, 제4 배선층(15)에는, 와이어 본딩 공정 시에 금속선이 접속되고, 프로브 테스트 시에 측정 침이 접촉된다. 제4 배선층(15)은, 반도체 기판(1)의 수직 방향으로부터 보아 디바이스 소자(2)나 그들 배선과 중첩하고 있어, 반도체 장치의 레이아웃 면적을 작게 해서 소형화가 도모되고 있다. 제3 층간 절연막(13) 위에는, 제4 배선층(15) 위에 패드 개구부(16)를 갖는 보호막(17)이 형성되어 있다.
여기서, 본 실시 형태의 특징은 비어 홀(12), 제3 층간 절연막(13), 및 제3 도전층(14)의 구성에 있다. 즉, 본 실시 형태에 따른 제3 층간 절연막(13)은, 도 2에 도시한 바와 같이, 평면 형상이 정육각형인 복수의 주상 층간 절연막(13a)이 세로 방향·가로 방향·경사 방향으로 일정한 피치로 규칙적으로 집합해서 구성되어 있다. 그리고, 각 주상 층간 절연막(13a)의 주위를 둘러싸도록 해서 비어 홀(12) 및 제3 도전층(14)이 형성되어 있다. 주상 층간 절연막(13a)의 폭을 X1, 제3 도전층(14)의 폭을 X2로 하면, 예를 들면, X1은, X2의 2배 정도로 되도록 형성된다. 또한, 이하에서는, 주상 층간 절연막(13a)이 집합해서 벌집과 같이 형성되어 있기 때문에, 이러한 제3 층간 절연막(13) 및 제3 도전층(14)의 구조를 허니콤(Honeycomb) 구조라고 부른다.
상기 허니콤 구조는, 예를 들면 이하의 제조 프로세스에 의해 형성된다. 우선, 제2 층간 절연막(9) 및 제3 배선층(11) 위에 실리콘 산화막 등의 층간 절연막을 퇴적하고, 또한 이 층간 절연막을 벌집 형상으로 레이아웃하기 위한 레지스트층을 도포한다. 다음으로, 상기 레지스트층을 마스크로 하여 층간 절연막을 패터닝해서 주상 층간 절연막(13a) 및 비어 홀(12)을 형성한다. 여기에서, X1을 X2의 2배 정도로 하는 경우, 레지스트층은, X1을 X2의 3배 정도로 되도록 설계된다. 다 음으로, 비어 홀(12) 내에 텅스텐이나 알루미늄의 금속 재료를 매립하고, 다음으로 비어 홀(12) 내 이외에 부착된 금속 재료를 화학 기계 연마(CMP)에 의해 제거함으로써 제3 도전층(14)이 형성되고, 본 실시 형태의 허니콤 구조가 완성된다.
또한, 제3 도전층(14) 및 제4 배선층(15)은, 비어 홀(12)에 알루미늄을 매립하고, 제3 층간 절연막(13) 위에 그 알루미늄을 퇴적시킴으로써 양자를 동일 공정에서 형성해도 되고, 또한, 텅스텐을 비어 홀(12)에 매립함으로써 제3 도전층(14)을 형성하고, 그 후 다른 공정에서 알루미늄으로 이루어지는 제4 배선층(15)을 형성하여도 된다.
다음으로, 상기 실시 형태에 따른 반도체 장치의 구조(이하, 제1 구조라고 칭함)의 프로브 테스트에서의 크랙 발생율에 대해서 구체예를 들어 설명한다. 여기에서는, 프로브 카드 A와 프로브 카드 B의 2종류의 프로브 카드를 이용해서 제4 배선층(15)과 제3 배선층(11) 사이에서의 크랙 발생율(4M-3M 크랙: NG율)과, 제3 배선층(11)과 제2 배선층(8) 사이에서의 크랙 발생율(3M-2M 크랙: NG율)을 측정했다. 또한, 반도체 장치의 제조 공정에서 행해지는 통상의 프로브 테스트에서는, 오버 드라이브량(침 세움의 강도)이 30um 정도이지만, 금회의 시험에서는 통상보다도 높은 오버 드라이브량(65um∼105um)에서 5단계로 나누고, 각각의 오버 드라이브량에서 계 3회의 침 세움을 행하여, 제1 구조에 의한 기계적 응력의 완화가 어느 정도 있는지를 조사한다(도 3의 평가 결과 참조). 또한, 프로브 카드 A는, 프로브 카드 B에 비교해서 측정 시의 침의 휘어짐이 큰 것이다.
또한, 제1 구조의 측정 결과의 비교예로서, 도 5 및 도 6을 이용해서 이미 설명한 반도체 장치의 구조(제2 구조)와, 도 7 및 도 8을 이용해서 이미 설명한 반도체 장치의 구조(제3 구조)에 대해서도 제1 구조와 마찬가지의 시험을 행하였다.
도 3에 도시하는 평가 결과로부터 알 수 있는 바와 같이, 프로브 카드 A를 이용한 경우, 제4 배선층(15)과 제3 배선층(11) 사이에서의 크랙 발생율(4M-3M 크랙: NG율)은 제2 구조가 94.1%∼100%이며, 제3 구조가 51.5∼100%인 것에 대해서, 제1 구조가 58.8%∼100%이었다. 또한, 프로브 카드 B를 이용한 경우, 해당 크랙 발생율은 제2 구조가 96.1%∼100%이며, 제3 구조가 93.1∼l00%인 것에 대해서, 제1 구조가 84.3%∼100%이었다. 이상, 제4 배선층(15)과 제3 배선층(11) 사이에서, 제1 구조 및 제3 구조는, 제2 구조보다도 크랙 발생율을 크게 저감할 수 있는 것을 알 수 있었다.
그런데, 반도체 장치의 신뢰성을 고려하는 점에서는, 반도체 소자에 기계적 응력이 도달하는지의 여부가 중요하다. 이 관점으로부터, 제3 배선층(11)과 제2 배선층(8) 사이의 크랙 발생율을 검토한다.
도 3에 도시하는 평가 결과로부터 알 수 있는 바와 같이, 프로브 카드 A를 이용한 경우, 제3 배선층(11)과 제2 배선층(8) 사이에서의 크랙 발생율(3M-2M 크랙: NG율)은, 제2 구조가 0.00%∼0.47%이며, 제3 구조가 0.00%∼0.58%이며, 어느쪽의 구조에서도 오버 드라이브량이 105um일 때에 크랙이 생겼다. 이에 대하여, 제1 구조에서는, 오버 드라이브량이 105um일 때를 포함시켜서, 모든 오버 드라이브량에서 크랙의 발생이 0.00%이었다. 이 결과로부터, 제3 배선층(11)보다도 하방에의 기계적 응력의 전파를 완화하는 정도는, 제1 구조 쪽이 다른 구조에 비해서 높은 것을 알 수 있었다.
또한, 프로브 카드 B를 이용한 경우, 해당 크랙 발생율은, 제2 구조가 0.00%∼3.02%이며, 제3 구조가 0.00%∼1.40%이며, 어느쪽의 구조에서도 오버 드라이브량이 95um와 105um일 때에 크랙이 생겼다. 이에 대하여, 제1 구조에서는 95um까지는 크랙 발생율이 0.00%이며, 105um의 오버 드라이브량이어도 불과 0.23%로 억제할 수 있었다. 오버 드라이브량 105um 일 때, 제1 구조의 크랙 발생율은, 제2 구조와 비교해서 약 15분의 1이며, 제3 구조와 비교해서 약 7분의 1이다. 그 결과로부터도, 제3 배선층(11)보다도 하방에의 기계적 응력의 전파를 완화하는 정도는, 제1 구조 쪽이 다른 구조에 비해서 비약적으로 높은 것을 알 수 있었다.
이상, 프로브 테스트의 결과에 의해, 제1 구조는, 제2 및 제3 배선층(8, 11)보다도 하방에 기계적 응력이 전파하기 어려워, 반도체 소자에 기계적 응력이 보다 도달하기 어려운 구조인 것을 알 수 있었다. 또한, 와이어 본드 공정 후 및 몰드 수지 밀봉 후에도, 제1 구조는 크랙이 생기기 어려워, 제2 및 제3 배선층(8, 11)보다도 하방에 기계적 응력이 전파하기 어려운 구조인 것을 확인했다.
이와 같이 본 실시 형태에 따른 구성에 따르면, 프로브 테스트에 한하지 않고 와이어 본딩 공정이나 범프 전극의 형성 공정이나 밀봉 공정 등의 시에 본딩 패드(제4 배선층(15))에 가해지는 기계적 응력은, 허니콤 구조(제3 층간 절연막(13) 및 제3 도전층(11))에 의해 완화된다. 그 때문에, 해당 허니콤 구조보다도 하방에의 물리적 데미지의 전파를 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 각 주상 층간 절연막(13a)은 제3 도전층(11)을 개재해서 개개로 분단 되어 있기 때문에, 가령 제3 층간 절연막(13a)의 일부에서 크랙이 발생했다고 하여도, 다른 제3 층간 절연막(13a)에 크랙이 전파되기 어려운 구성으로 되어 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 일 없이, 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다.
예를 들면, 4층 이상의 다층 배선 구조에 본 발명을 적용하는 것도 가능하고, 2층 이상의 다층 배선 구조이면 본 발명을 적용할 수 있다. 즉, 최상의 배선층(본딩 패드)과 최하의 배선층 사이에 형성된 다층의 층간 절연막 중 적어도 하나의 층의 층간 절연막을 전술한 주상 층간 절연막으로 구성하고, 각 주상 층간 절연막의 주위를 둘러싸도록 도전층을 형성하면 된다. 또한, 도 2에서는 제4 배선층(15)이나 제3 배선층(11)의 평면적 형상이 정방형이지만, 다른 평면적 형상(예를 들면 직사각형이나 삼각형 등)이어도 된다. 본 발명은, 다층 배선 구조를 갖는 반도체 장치에서, 본딩 패드에 가해지는 기계적 응력을 완화하는 기술로서 널리 적용할 수 있는 것이다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치를 설명하는 단면도.
도 2는 본 발명의 실시 형태에 따른 반도체 장치를 설명하는 평면도.
도 3은 본 발명의 실시 형태에 따른 반도체 장치의 크랙 발생율을 설명하는 표.
도 4는 종래의 반도체 장치를 설명하는 단면도.
도 5는 종래의 반도체 장치를 설명하는 단면도.
도 6은 종래의 반도체 장치를 설명하는 평면도.
도 7은 종래의 반도체 장치를 설명하는 단면도.
도 8은 종래의 반도체 장치를 설명하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 디바이스 소자
3 : 제1 배선층
4 : 절연막
5a, 5b : 비어 홀
6 : 제1 층간 절연막
7 : 제1 도전층
8 : 제2 배선층
9 : 제2 층간 절연막
10 : 제2 도전층
11 : 제3 배선층
12 : 비어 홀
13 : 제3 층간 절연막
14 : 제3 도전층
15 : 제4 배선층
16 : 패드 개구부
17 : 보호막
100 : 반도체 기판
101 : 디바이스 소자
102 : 제1 배선층
103 : 절연막
104 : 비어 홀
105 : 제1 층간 절연막
106 : 도전층
107 : 제2 배선층
108 : 제2 층간 절연막
109 : 제3 배선층
110 : 제3 층간 절연막
111 : 제4 배선층
112 : 패드 개구부
113 : 보호막
114 : 크랙
115 : 제3 배선층
116 : 도전층
117 : 도전층

Claims (4)

  1. 반도체 기판과,
    상기 반도체 기판의 표면 위에 형성된 배선층과,
    상기 배선층을 피복하도록 해서 형성된 층간 절연막과,
    상기 층간 절연막 내에 형성되고, 또한 상기 배선층과 전기적으로 접속된 도전층과,
    상기 층간 절연막 위에 형성되고, 또한 상기 도전층을 통하여 상기 배선층과 전기적으로 접속된 최상 배선층을 구비하고,
    상기 층간 절연막은, 그 평면 형상이 육각형인 주상 층간 절연막이 복수개 벌집 형상으로 배치된 구성으로 이루어지고,
    상기 도전층은 상기 주상 층간 절연막의 주위를 둘러싸도록 해서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선층 아래에 형성된, 상기 층간 절연막과는 별도의 층간 절연막과,
    상기 반도체 기판의 표면 위에 형성된 디바이스 소자를 구비하고,
    상기 디바이스 소자와 상기 최상 배선층이 중첩해서 배치되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 최상 배선층은 본딩 패드인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 최상 배선층의 일부를 노출시키는 개구부를 갖는 보호막을 구비하고,
    상기 배선층은, 상기 개구부의 사이즈보다도 패턴 면적이 크게 형성되어 있는 것을 특징으로 하는 반도체 장치.
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