TW202240714A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置的製造方法，其具有以下工序：準備複數個第一基板，使各個該第一基板積層，並且藉由貫通電極將不同的層的該第一基板彼此直接電連接;準備第二基板，並且將複數個第二半導體晶片固定於該第二基板的一個面的各個該產品區域;在最上層的該第一基板的電極墊形成側積層固定於該第二基板的複數個該第二半導體晶片，並且去除該第二基板;藉由貫通電極將複數個該第二半導體晶片的電極墊與最上層的該第一基板的電極墊直接電連接;將複數個該第二半導體晶片的並聯連接;以及使各個產品區域單片化，從而製作半導體晶片積層體｡

Description

半導體裝置及其製造方法
發明領域
本發明係關於半導體裝置及其製造方法。
發明背景
近年來，半導體應用產品作為智慧手機等的各種便攜機器用途等其小型化、薄化、輕量化正在急劇發展。另外，伴隨於此，搭載於半導體應用產品的半導體裝置亦要求小型化、高密度化。而且近年來，需要高頻帶的性能且耗費電力較小的微處理器與記憶體的組合。因此，提出了使複數個半導體晶片積層的半導體晶片積層體。被積層的半導體晶片例如為記憶體晶片、邏輯晶片(例如，參照專利文獻1)。 ＜先前技術文獻＞ ＜專利文獻＞
專利文獻1：日本特開2005-209814號公報
＜發明欲解決之問題＞
上述那樣的半導體晶片積層體例如安裝於中介層之上，並且藉由設於中介層的佈線與同樣安裝於中介層之上的其他的半導體晶片電連接。但是，由於半導體晶片積層體和半導體晶片與中介層的連接利用凸塊(焊料凸塊等)，因此半導體晶片積層體與半導體晶片經由凸塊和中介層的佈線而被連接。因此，存在將半導體晶片積層體與半導體晶片連接的部分的阻抗較高的問題。另外在使自晶圓單片化的晶片積層的方法中，由於積層週期時間較長，因此存在高成本、且容易引起基於機械接合的晶片與晶片的連接不良的問題。
本發明是鑒於上述而成的，其課題在於，彼此連接的半導體晶片間的阻抗的降低、高可靠化以及低成本化。 ＜用於解決問題之手段＞
本半導體裝置的製造方法具有以下工序：準備界定有成為第一半導體晶片的複數個產品區域的複數個第一基板，以使電極墊形成側彼此朝向相同方向的方式使各個該第一基板積層，並且藉由貫通電極將不同的層的該第一基板彼此直接電連接；準備界定有複數個產品區域的第二基板，並且以各個電極墊形成側朝向該第二基板側的方式將複數個第二半導體晶片固定於該第二基板的一個面的各個該產品區域；使電極墊形成側彼此朝向相同方向，在最上層的該第一基板的電極墊形成側積層固定於該第二基板的複數個該第二半導體晶片，並且去除該第二基板；藉由貫通電極將複數個該第二半導體晶片的電極墊與最上層的該第一基板的電極墊直接電連接；將複數個該第二半導體晶片並聯連接；以及使各個產品區域單片化，製作在最上層配置有比其他的層多的半導體晶片的半導體晶片積層體。 ＜發明之功效＞
根據公開的技術，彼此連接的半導體晶片間的阻抗的降低、高可靠化以及低成本化成為可能。
較佳實施例之詳細說明
以下，參照圖式對用於實施發明的方式進行說明。需要說明的是，在各圖中，對相同構成部分付與相同符號，有時省略重複的說明。 ＜第一實施方式＞ [半導體裝置的構造]
圖1是舉例示出第一實施方式的半導體裝置的剖視圖。參照圖1，第一實施方式的半導體裝置1具有半導體晶片30 1、30 2、30 3、30 4和30 5、半導體晶片40 1和40 2、樹脂層50、基板61、以及樹脂層55。需要說明的是，在半導體裝置1中，有時將半導體晶片30 1、30 2、30 3、30 4和30 5、以及半導體晶片40 1和40 2積層的部分稱為半導體晶片積層體。在半導體裝置1中，最下層的半導體晶片30 5的背面成為散熱面。
需要說明的是，在本申請中，俯視是指，自基板61的一個面的法線方向觀察對象物，俯視形狀是指，基板61的一個面的法線方向觀察對象物的形狀。
半導體晶片30 1、30 2、30 3、30 4、以及30 5具有以使電極墊形成側彼此朝向相同方向的方式依次積層，並且不同的層的半導體晶片彼此藉由貫通電極直接電連接的構造。
半導體晶片30 1具有主體31、半導體積體電路32、以及電極墊33。另外，半導體晶片30 2、30 3、30 4、以及30 5各自具有主體31、半導體積體電路32、電極墊33、絕緣層36、以及貫通電極37。半導體晶片30 2、30 3、30 4、以及30 5各自的厚度可以設定為例如約5μm～15μm。半導體晶片30 1的厚度可以適當決定。
在半導體晶片30 1～30 5中，主體31例如由矽、氮化鎵、碳化矽等構成。半導體積體電路32例如在矽、氮化鎵、碳化矽等中形成有擴散層(未圖示)、絕緣層(未圖示)、通孔(未圖示)、以及佈線層(未圖示)等，其設於主體31的一個面側。
電極墊33藉由未圖示的絕緣膜(二氧化矽膜等)設於半導體積體電路32的上表面側。電極墊33與設於半導體積體電路32的佈線層(未圖示)電連接。電極墊33的俯視形狀可以設定為例如矩形、圓形等。在電極墊33的俯視形狀為圓形的情況下，電極墊33的直徑可以設定為例如約5μm～10μm。電極墊33的間距可以設定為例如約1μm～12μm。
作為電極墊33，可以使用例如在Ti層、TiN層之上積層Au層、Al層、Cu層等的積層體等。作為電極墊33，亦可以使用在Ni層之上積層Au層的積層體、在Ni層之上依次積層Pd層和Au層的積層體、代替Ni而使用由Co、Ta、Ti、TiN等的高熔點金屬構成的層且在該層之上積層Cu層或Al層的積層體或鑲嵌結構狀的佈線等。
在半導體晶片30 2～30 5中，可以在主體31的背面設置成為障壁層的絕緣層。在該情況下，作為絕緣層的材料，例如可以使用SiO 2、SiON、Si 3N 4等。絕緣層的厚度可以設定為例如約0.05μm～0.5μm。在半導體晶片30 1～30 5中，通過在主體31的背面側形成絕緣層(障壁層)，能夠降低半導體晶片自背面側被金屬雜質污染的可能性，並且在下層配置半導體晶片的情況下，能夠與下層的半導體晶片絕緣。
雖然上下相鄰的半導體晶片不藉由例如黏合層等而直接接合，但是在需要的情況下(例如，半導體積體電路32的表面不平坦的情況等)可以藉由黏合層等進行接合。在除了最下層的各半導體晶片中，形成有貫通除了最下層的各半導體晶片而使成為基座的半導體晶片30 1的電極墊33的上表面露出的通孔，在通孔的內壁(側壁)中設有絕緣層36。作為絕緣層36的材料，可以使用例如SiO 2、SiON、Si 3N 4等。絕緣層36的厚度可以設定為例如約0.05μm～0.5μm。在通孔內，以與絕緣層36相接的方式填充有貫通電極37。另外，在主體31中事先埋設絕緣層，在該絕緣層比貫通電極37的直徑大的情況下，可以不使用絕緣層36。
位於絕緣層36內的貫通電極37的俯視形狀為例如圓形或多邊形。在位於絕緣層36內的貫通電極37的俯視形狀為圓形的情況下，其直徑可以設定為例如約0.5μm～5μm。位於電極墊33之上的貫通電極37的俯視形狀為例如圓形或多邊形。在位於電極墊33之上的貫通電極37的俯視形狀為圓形的情況下，其直徑可以設定為例如與位於絕緣層36內的貫通電極37的直徑相同、或者可以設定為例如比位於絕緣層36內的貫通電極37的直徑大約0.5μm～2μm。貫通電極37的間距可以設定為例如約1μm～12μm。
貫通電極37的材料例如為銅。貫通電極37可以為複數個金屬積層的構造。具體而言，例如，作為貫通電極37，可以使用在Ti層、TiN層之上積層Au層、Al層、Cu層等的積層體等。作為貫通電極37，亦可以使用在Ni層之上積層Au層的積層體、在Ni層之上依次積層Pd層和Au層的積層體、代替Ni而使用由Co、Ta、Ti、TiN等的高熔點金屬構成的層且在該層之上積層Cu層或Al層的積層體或鑲嵌結構狀的佈線等。
如此，各個半導體晶片的電極墊33藉由形成於電極墊33的上表面而且在通孔內隔著絕緣層36形成的貫通電極37彼此電連接。需要說明的是，有時將電極墊33和貫通電極37的形成於電極墊33的上表面的部分一同僅稱為電極墊。另外，電極墊33與半導體積體電路32中包含的電晶體連接，加工貫通電極37時，在貫通電極37的密度最好一樣的情況下，即使不存在電晶體和上下基板的導通亦可以進行設置。即，可以存在未進行電連接的孤立的電極墊33、貫通電極37。藉由存在孤立的電極墊33、貫通電極37，能夠提高散熱性。
在半導體晶片30 1～30 5中，對於是否形成與電晶體連接的電極墊33，可以根據規格任意決定。由此，能夠使貫通電極37僅與積層的半導體晶片中的期望的半導體晶片連接。例如，能夠將相同的信號跳過第三層的半導體晶片而供給至第四層的半導體晶片、第二層的半導體晶片，或者將不同的信號或電力供給至各層的半導體晶片。
半導體晶片40 1以及40 2以使電極墊形成側與半導體晶片30 1、30 2、30 3、30 4、以及30 5的電極墊形成側朝向相同方向的方式，在半導體晶片30 5之上並列設置。在使各半導體晶片的電極墊形成側朝向上側時，半導體晶片40 1以及40 2配置於半導體晶片積層體的最上層。半導體晶片40 1以及40 2的電極墊43與半導體晶片30 5的電極墊33藉由貫通電極47直接電連接。
半導體晶片40 1與半導體晶片40 2並聯連接。例如，可以在半導體晶片40 1以及40 2的半導體積體電路42之上藉由絕緣膜形成未圖示的再佈線，將半導體晶片40 1和半導體晶片40 2並聯連接。需要說明的是，亦可以在半導體晶片30 5的半導體積體電路32之上藉由絕緣膜形成再佈線，藉由再佈線將半導體晶片40 1和半導體晶片40 2並聯連接。在該情況下，半導體晶片40 1以及40 2的電極墊43藉由貫通電極47與在半導體晶片30 5的半導體積體電路32之上藉由絕緣膜形成的再佈線直接電連接。
在圖1中，雖然半導體晶片40 1與半導體晶片40 2並聯連接，但是配置於半導體晶片30 5之上且彼此並聯連接的半導體晶片不限於兩個，亦可以為三個以上。
半導體晶片40 1以及40 2具有主體41、半導體積體電路42、電極墊43、絕緣層46、以及貫通電極47。主體41、半導體積體電路42、電極墊43、絕緣層46、以及貫通電極47的材料、厚度等可以設定為例如與主體31、半導體積體電路32、電極墊33、絕緣層36、以及貫通電極37相同。半導體晶片40 1以及40 2的各自的厚度可以設定為例如約10μm～15μm。
雖然半導體晶片40 1以及40 2與半導體晶片305不藉由例如黏合層等而直接接合，但是亦可以藉由黏合層等。在半導體晶片40 1以及40 2中，形成有使半導體晶片30 5的電極墊的上表面露出的通孔，在通孔的內壁(側壁)設有絕緣層46。作為絕緣層46的材料，例如，可以使用SiO 2、SiON、Si 3N 4等。絕緣層46的厚度可以設定為例如約0.05μm～0.5μm。在通孔內，以與絕緣層46相接的方式填充有貫通電極47。半導體晶片40 1和40 2與半導體晶片30 5藉由貫通電極47直接電連接。另外，在事先於主體41中埋設絕緣層且該絕緣層比貫通電極47的直徑大的情況下，可以不使用絕緣層46。
位於絕緣層46內的貫通電極47的俯視形狀例如為圓形或多邊形。在位於絕緣層46內的貫通電極47的俯視形狀為圓形的情況下，其直徑可以設定為例如約0.5μm～5μm。位於電極墊43之上的貫通電極47的俯視形狀例如為圓形或多邊形。在位於電極墊43之上的貫通電極47的俯視形狀為圓形的情況下，其直徑可以設定為例如與位於絕緣層46內的貫通電極47的直徑相同，或者可以設定為例如比位於絕緣層46內的貫通電極47的直徑大約1μm～5μm。貫通電極47的間距可以設定為例如約5μm～12μm。貫通電極47的材料可以設定為例如與貫通電極37相同。
半導體晶片30 1～30 4例如為記憶體晶片。半導體晶片305例如為控制器晶片。半導體晶片40 1以及40 2例如為邏輯晶片。需要說明的是，邏輯晶片是指，例如為CPU(Central Processing Unit)、GPU(Graphics Processing Unit)等。另外，半導體晶片40 1以及40 2可以與防止電源雜訊的電容器等連接。在半導體裝置1中，雖然積層有五個半導體晶片30 1～30 5，但是不限於此，可以積層任意個數的半導體晶片。另外，在半導體裝置1中，雖然在半導體晶片30 5之上並列設置兩個半導體晶片40 1以及40 2，但是不限於此，亦可以並列設置三個以上的半導體晶片。
在半導體晶片30 5之上，設有覆蓋半導體晶片40 1以及40 2的側面的樹脂層50。作為樹脂層50的材料，可以使用例如主要組成為苯環丁烯(BCB)的熱硬化性的絕緣性樹脂。另外，作為樹脂層50的材料，亦可以使用主要組成為環氧類樹脂、丙烯酸類樹脂、聚醯亞胺類樹脂的熱硬化性的絕緣性樹脂、以及添加了二氧化矽等的固體微粉末的絕緣性複合材料等。
另外，設有覆蓋半導體晶片30 1～30 5的側面以及樹脂層50的側面的樹脂層55。作為樹脂層55的材料，可以設定為例如與樹脂層50相同。
在半導體晶片40 1和40 2、樹脂層50、以及樹脂層55的上表面固定有基板61。基板61例如為矽，但是亦可以使用鍺、藍寶石、玻璃等。基板61的厚度可以任意設定。基板61例如可以藉由未圖示的黏合層固定於半導體晶片40 1和40 2、樹脂層50、以及樹脂層55的上表面。作為黏合層的材料，可以使用例如主要組成為苯環丁烯的熱硬化性的絕緣性樹脂(例如，二乙烯基矽氧烷苯環丁烯：DVS-BCB)。另外，作為黏合層的材料，亦可以使用主要組成為環氧類樹脂、丙烯酸類樹脂、聚醯亞胺類樹脂的熱硬化性的絕緣性樹脂、以及添加了二氧化矽等的固體微粉末的絕緣性複合材料等。另外，作為黏合層的材料，亦可以使用矽氧烷等的含矽的材料。黏合層的厚度可以設定為例如約1μm。 [半導體裝置的製造工序]
接下來，對第一實施方式的半導體裝置的製造工序進行說明。圖2～圖21是舉例示出第一實施方式的半導體裝置的製造工序的圖。
首先，在圖2以及圖3所示工序中，準備未薄化的基板30A。需要說明的是，圖2是俯視圖，圖3是剖視圖。在基板30A中，界定有複數個產品區域A、以及使各個產品區域A分離的劃線區域B。產品區域A例如縱橫排列。位於劃線區域B中的C表示切割刀等切斷基板30A的位置(以下，稱為｢切斷位置C｣)。基板30A的各個產品區域A若被單片化則成為半導體晶片30 1。雖然基板30A具有參照圖1說明的主體31、半導體積體電路32、以及電極墊33(參照圖8)，但是在此省略了電極墊33的圖示。
在此，作為一個例子，將基板30A的材料設定為矽晶圓。基板30A為例如圓形，直徑φ1為例如6英寸(約150mm)、8英寸(約200mm)、12英寸(約300mm)等。基板30A的厚度為例如0.625mm(φ1=6英寸的情況下)、0.725mm(φ1=8英寸的情況下)、0.775mm(φ1=12英寸的情況下)等。需要說明的是，在之後的圖8～圖18中，參照圖2以及圖3中所示產品區域A的一個剖面進行說明。
接下來，在圖4所示工序中，準備與基板30A相同構造的基板30B，並且藉由黏合層520使基板510接合於基板30B的電極墊形成側。作為基板510，優選使用對準時光透過的基板，例如可以使用石英玻璃的基板等。作為黏合層520，例如可以使用在後述圖7所示工序中進行加熱的溫度下軟化的黏合劑(在約200℃或其以下軟化的黏合劑)。黏合層520例如可以藉由旋轉塗布法形成於基板510的一個面。黏合層520亦可以替代旋轉塗布法而使用黏貼薄膜狀的黏合劑的方法等形成於基板510的一個面。
接下來，在圖5所示工序中，藉由研磨機等對基板30B的背面側的一部分進行磨削，使基板30B的背面側薄化。並且，可以藉由電漿CVD法等，在薄化的基板30B的背面側形成絕緣層。薄化後的基板30B的厚度可以設定為例如約5μm～15μm。藉由將基板30B的厚度設定為約5μm～15μm，通孔的加工時間大幅縮短，藉由薄化，縱橫比得到緩和，埋入性、覆蓋率得到改善。
接下來，在圖6所示工序中，使基板30B的背面側與基板30A的電極墊形成側相對，使與基板510接合的基板30B在基板30A之上積層。基板30A與基板30B例如在基板30A平坦的情況下可以使用表面活化接合(SAB：Surface Activated Bonding)來進行接合，在基板30A的表面為凹凸狀的情況下可以使用熱硬化樹脂進行接合。熱硬化樹脂可以根據凹凸(階梯差)改變厚度，對於例如1μm的階梯差，可以使用2～5μm的熱硬化樹脂。
接下來，在圖7所示工序中，去除圖6所示基板510以及黏合層520。如上所述，作為黏合層520，優選使用在圖4所示工序中進行加熱的溫度下軟化的黏合劑(在約200℃或其以下軟化的黏合劑)。由此，形成在圖8中放大示出的基板30B和基板30A的積層體。
接下來，在圖9所示工序中，形成通孔30x。通孔30x以貫通基板30B的電極墊33、半導體積體電路32、以及主體31，並且使基板30A的電極墊33的表面露出的方式形成。通孔30x例如藉由乾式蝕刻等形成。通孔30x為例如俯視為圓形，其直徑可以設定為例如約0.5μm～5μm。
接下來，在圖10所示工序中，形成覆蓋通孔30x的內壁面的絕緣層36。例如可以藉由電漿CVD法等形成連續覆蓋通孔30x的內壁面、以及在通孔30x內露出的電極墊33的上表面的絕緣層，並且藉由RIE(Reactive Ion Etching)等去除覆蓋通孔30x的內壁面的部分之外的部分，從而形成絕緣層36。另外，在於主體31中事先埋設絕緣層且該絕緣層比貫通電極37的直徑大的情況下，可以不使用絕緣層36。
接下來，在圖11所示工序中，在通孔30x內形成貫通電極37。貫通電極37例如可以將濺射法、電鍍法組合而在通孔30x內形成。具體而言，例如，以連續覆蓋通孔30x的內壁面以及在通孔30x內露出的電極墊33的上表面的方式，藉由濺射法使Cu等的金屬成膜約200nm～500nm而形成供電層。並且，藉由經由供電層進行供電的電解電鍍法，在通孔30x內填充Cu等的金屬，形成自主體31的上表面突出的電解電鍍層。並且，藉由CMP等去除自主體31的上表面突出的電解電鍍層。在通孔30x內填充的電解電鍍層的上表面與主體31的上表面例如處於同一平面。由此，可以形成在供電層之上積層有電解電鍍層的貫通電極37。
接下來，在圖12所示工序中，藉由與圖2～圖8相同的工序，在基板30B之上積層基板30C。並且，藉由與圖9～圖11相同的工序，在基板30C中形成通孔30x以及貫通電極37。基板30C的電極墊33藉由基板30C的貫通電極37與基板30B的貫通電極37電連接。
接下來，在圖13所示工序中，與圖12相同，在基板30C之上積層基板30D，在基板30D中形成通孔30x以及貫通電極37。並且，使基板30D的電極墊33藉由基板30D的貫通電極37與基板30C的貫通電極37電連接。而且，在基板30D之上積層基板30E，在基板30E中形成通孔30x以及貫通電極37。並且，使基板30E的電極墊33藉由基板30E的貫通電極37與基板30D的貫通電極37電連接。由此，製作界定有成為半導體晶片的複數個產品區域的基板30A～30E以使電極墊形成側彼此朝向想同方向的方式積層，並且不同的層的基板彼此藉由貫通電極37直接電連接的構造體。
接下來，在圖14所示工序中，準備單片化的半導體晶片40 1和40 2、以及基板550。基板550例如為與基板30A相同大小。基板550例如為矽，但是亦可以使用鍺、藍寶石、玻璃等。與基板30A相同，在基板550中，界定有複數個產品區域A以及使各個產品區域A分離的劃線區域B。並且，以使各個電極墊形成側朝向基板550側(即面朝下狀態)的方式將半導體晶片40 1以及40 2固定於基板550的一個面的各個產品區域A。基板550與半導體晶片40 1和40 2例如可以藉由黏合層進行固定。對於黏合層的材料等，其為與參照圖4說明的黏合層的材料相同。
接下來，在圖15所示工序中，在基板550的一個面上，形成至少覆蓋固定於各個產品區域A的半導體晶片40 1以及40 2的側面的樹脂層50。需要說明的是，在該工序中，只要能夠將半導體晶片40 1以及40 2的側面密封至在後述圖16所示工序中半導體晶片40 1以及40 2薄化後半導體晶片40 1以及40 2的側面被樹脂層50完全密封的位置即可。但是，亦可以以覆蓋半導體晶片40 1以及40 2的側面以及背面的方式形成樹脂層50。
對於樹脂層50的材料等，如上所述。例如藉由旋轉塗布法在基板550之上塗布例如熱硬化性的絕緣性樹脂後、或者在塗布後刮勺處理後，加熱至規定的硬化溫度之上使其硬化，從而形成樹脂層50。需要說明的是，樹脂層50可以代替旋轉塗布法而使用氣相成長法來形成，亦可以使用黏貼薄膜狀的樹脂的方法來形成。
接下來，在圖16所示工序中，藉由研磨機等對樹脂層50的不需要部分、以及固定於各個產品區域A中的半導體晶片40 1以及40 2的背面側進行磨削，使固定於各個產品區域A的半導體晶片40 1以及40 2的背面側薄化。由此，半導體晶片40 1以及40 2薄化，並且薄化後的半導體晶片40 1以及40 2的側面被樹脂層50密封。此時，可以並用乾式拋光、濕式蝕刻等。薄化後的半導體晶片40 1以及40 2的厚度可以設定為例如約5μm～15μm。優選藉由電漿CVD法等在薄化的半導體晶片40 1以及40 2的背面側形成絕緣層。
接下來，在圖17所示工序中，使電極墊形成側彼此朝向相同方向，在最上層的基板30E的電極墊形成側積層固定於基板550的半導體晶片40 1和40 2。基板30E與半導體晶片40 1和40 2例如可以使用前述接合方法進行接合。在將半導體晶片40 1和40 2在基板30E之上積層後，去除基板550。
接下來，在圖18所示工序中，在半導體晶片40 1以及40 2中形成貫通電極47。具體而言，與圖9所示工序相同，以貫通半導體晶片40 1和40 2的電極墊43、半導體積體電路42、以及主體41，並且使基板30E的貫通電極37的表面露出的方式形成通孔。通孔例如俯視為圓形，其直徑可以設定為例如約0.5μm～5μm。接下來，與圖10所示工序相同，在形成覆蓋通孔的內壁面的絕緣層46後，與圖11所示工序相同，在通孔內形成貫通電極47。由此，半導體晶片40 1和40 2的電極墊43與基板30E的電極墊33藉由貫通電極47直接電連接。
另外，在半導體晶片40 1和40 2的半導體積體電路42之上形成未圖示的再佈線，將半導體晶片40 1和半導體晶片40 2並聯連接。與貫通電極47相同，再佈線例如可以將濺射法、電鍍法組合而藉由銅等形成。需要說明的是，在圖13的工序中，可以在基板30E的半導體積體電路32之上形成再佈線。在該情況下，半導體晶片40 1以及40 2的電極墊43藉由貫通電極47與在基板30E的半導體積體電路32之上形成的再佈線直接電連接。
接下來，在圖19所示工序中，在切斷位置C將圖18所示構造體切斷，使各個產品區域單片化，從而製作複數個在最上層配置有比其他的層多的半導體晶片的半導體晶片積層體。並且，以使電極墊形成側朝向基板61側的方式將複數個半導體晶片積層體固定於基板61的一個面。在此，作為一個例子，將基板61設定為矽晶圓。基板61的厚度可以設定為例如約0.5mm～1.0mm。基板61與半導體晶片積層體例如可以藉由黏合層進行固定。對於黏合層的材料等，與上述相同。
並且，在基板61的一個面形成至少覆蓋半導體晶片積層體的側面的樹脂層55。需要說明的是，在該工序中，將半導體晶片積層體的側面密封至在後述圖20所示工序中使半導體晶片積層體薄化後，半導體晶片積層體的側面被樹脂層55完全密封的位置即可。但是，亦可以以覆蓋半導體晶片積層體的側面以及背面的方式形成樹脂層55。樹脂層55的材料、形成方法例如與樹脂層50的材料、形成方法相同。
接下來，在圖20所示工序中，藉由研磨機等對樹脂層55的不需要部分、以及半導體晶片積層體的背面側進行磨削，從而使半導體晶片積層體的背面側薄化。由此，半導體晶片積層體被薄化，並且薄化後的半導體晶片積層體的側面被樹脂層55密封。此時，亦可以並用乾式拋光、濕式蝕刻等。
接下來，在圖21所示工序中，使圖20所示構造體針對每一個半導體晶片積層體進行單片化。切斷在覆蓋相鄰的半導體晶片積層體的側面的樹脂層55的位置進行。由此，製作複數個半導體裝置1。
圖22是示出第一實施方式的半導體裝置的類比結果的圖(其1)。在圖22中，比較例1是藉由微凸塊將半導體裝置1的上下相鄰的半導體晶片的貫通電極間連接的半導體裝置。需要說明的是，在半導體裝置1中，將除了電極墊部分的貫通電極(TSV)的直徑設定為4μm，將包括電極墊部分的每1層的貫通電極的長度設定為10μm。另外，在比較例1的半導體裝置中，將除了電極墊部分的貫通電極(TSV)的直徑設定為8μm，將包括電極墊部分的每18層的貫通電極的長度設定為55μm，將連接貫通電極間的微凸塊的長度設定為26μm。
根據圖22，在半導體裝置1中，與比較例1的半導體裝置相比，在10MHz以下的低周波下阻抗為約1/25，在1GHz以上的高周波下阻抗為約1/100。如此，在以往使用微凸塊進行電連接的半導體晶片間，藉由不使用微凸塊而將貫通電極彼此直接連接，能夠大幅降低阻抗。在半導體裝置1中，藉由降低阻抗，高速動作成為可能，能夠使資料匯流排的位元寬度擴大，因此寬頻化(頻寬的擴大)成為可能。
圖23是示出第一實施方式的半導體裝置的類比結果的圖(其2)。在圖23中，比較例2是在矽中介層之上並列設置相當於半導體晶片30 1～30 5的半導體晶片積層體、以及相當於半導體晶片40 1和40 2的半導體晶片，並且藉由微凸塊和矽中介層的佈線將兩者電連接的半導體裝置。貫通電極的直徑、長度、微凸塊的大小與圖22的情況相同。
根據圖23，在半導體裝置1中，與比較例2的半導體層相比，在貫通電極的耗費能量成為約1/60，在內部匯流排的耗費能量成為約1/4。因此，在以往使用微凸塊進行電連接的半導體晶片間，藉由不使用微凸塊而將貫通電極彼此直接連接，特別是能夠大幅降低在貫通電極的耗費能量。
需要說明的是，在半導體裝置1中，由於將半導體晶片30 1～30 5與半導體晶片40 1和40 2直接連接，因此不需要中介層。內部匯流排是指，半導體晶片30 1～30 5與半導體晶片40 1和40 2的連接所花費的耗費電力，藉由垂直佈線進行連接。在比較例2中，即半導體晶片30 1～30 5與半導體晶片40 1和40 2的信號的傳遞藉由中介層進行。
但是，邏輯晶片(例如半導體晶片40 1和40 2)由於微細化而其內部電晶體的個數年年增加，近年來達到10 10/cm 2個。但是，由於伴隨基於微細化的內部電晶體的個數的增加，缺陷亦增加，因此基於微細化的內部電晶體的個數的增加成為邏輯晶片的良率降低的一個原因。
在半導體裝置1中，能夠將以往為一個邏輯晶片的產品藉由減少內部電晶體的個數而分割成複數個邏輯晶片，並且彼此並聯連接。例如，能夠將以往為一個邏輯晶片的產品藉由減少內部電晶體的個數而分割成兩個邏輯晶片即半導體晶片40 1和40 2，並且彼此並聯連接。或者，能夠將以往為一個邏輯晶片的產品藉由進一步減少內部電晶體的個數而分割成三個以上，並且彼此並聯連接。
藉由減少各個邏輯晶片中的內部電晶體的個數，能夠抑制伴隨晶片尺寸小型化而微細化的良率降低，能夠改善各個邏輯晶片的良率。另外，即使假設在各個邏輯晶片中產生一定程度的不良品，在半導體裝置1的製造方法中，由於對各個邏輯晶片的良否進行檢查，僅能夠將良品與其他的半導體晶片積層，因此能夠使半導體裝置1的良率提高。即，半導體裝置的高可靠化以及低成本化成為可能。
需要說明的是，由於能夠藉由垂直佈線在半導體晶片30 1～30 5內進行高密度連接，並且能夠藉由垂直佈線將半導體晶片30 1～30 5與半導體晶片40 1和40 2高密度連接，因此，例如，即使藉由進行並聯佈線，與並聯度成比例地減小周波數，亦能夠獲得相同的頻寬。一般來說由於半導體的耗費電力可以藉由周波數×(電圧) 2×電容表示，因此若使周波數減小，另外使電圧減小，則能夠使耗費電力減小。
在半導體裝置1中，進一步能夠使高密度TSV(貫通佈線)在晶片面內最合適地配置，因此能夠使電力供給在裝置內以最短的距離進行，即使使供給電圧降低，亦難以產生電力損耗。因此，如上所述，能夠減小周波數，通過減小電壓，與現有裝置相比，能夠以周波數下降比為一次方、關於電壓下降比為二次方的方式降低耗費電力。 ＜第一實施方式的變形例1＞
在第一實施方式的變形例1中，示出半導體晶片40 1以及40 2的積層位置與第一實施方式不同的半導體裝置的例子。需要說明的是，在第一實施方式的變形例1中，有時省略對於與已經說明的實施方式相同的構成部件的說明。
圖24是舉例示出第一實施方式的變形例1的半導體裝置的剖視圖。參照圖24，第一實施方式的變形例1的半導體裝置1A在使各半導體晶片的電極墊形成側朝向上側時，半導體晶片40 1和40 2配置於半導體晶片積層體的最下層這點與半導體裝置1(參照圖1等)不同。在半導體裝置1A中，半導體晶片40 1以及40 2的背面成為散熱面。
即，使半導體晶片30 1等和電極墊形成側彼此朝向相同方向，在半導體晶片30 5的背面側配置有彼此並聯連接的半導體晶片40 1和40 2。半導體晶片40 1和40 2的電極墊43與半導體晶片30 5的電極墊33藉由貫通電極37直接電連接。
在半導體裝置1A中，半導體晶片40 1以及40 2的側面被樹脂層50覆蓋，在半導體晶片40 1和40 2以及樹脂層50之上依次積層半導體晶片30 5、30 4、30 3、30 2、以及30 1。另外，設有覆蓋半導體晶片30 1～30 5的側面以及樹脂層50的側面的樹脂層55。並且，在半導體晶片30 1以及樹脂層55的上表面上固定有基板61。
為了製作半導體裝置1A，首先，在圖25所示工序中，準備單片化的半導體晶片40 1和40 2、以及基板550。基板550例如為與基板30A相同大小。基板550例如為矽，但是亦可以使用鍺、藍寶石、玻璃等。與基板30A相同，在基板550中界定有複數個產品區域A、以及使各個產品區域A分離的劃線區域B。並且，在基板550的一個面的各個產品區域A中，以各個背面側朝向基板550側(即面向上狀態)的方式對半導體晶片40 1和40 2進行固定。基板550與半導體晶片40 1和40 2例如可以藉由黏合層進行固定。對於黏合層的材料等，其與參照圖4說明的黏合層的材料相同。
接下來，在圖26所示工序中，在基板550的一個面形成覆蓋固定於各個產品區域A的半導體晶片40 1和40 2的側面的樹脂層50。另外，在半導體晶片40 1以及40 2的半導體積體電路42之上形成未圖示的再佈線，將半導體晶片40 1和半導體晶片40 2並聯連接。再佈線例如可以將濺射法、電鍍法組合而藉由銅等形成。
接下來，在圖27所示工序中，與圖2～圖5相同，準備基板30E以及基板510，將基板510接合於基板30E的電極墊形成側，使基板30E的背面側薄化。薄化後的基板30E的厚度可以設定為例如約5μm～15μm。優選在薄化的基板30E的背面側藉由電漿CVD法等形成絕緣層。
接下來，在圖28所示工序中，使基板30E的背面側與半導體晶片40 1和40 2的電極墊形成側相對，將圖27所示構造體在圖26所示構造體之上積層。半導體晶片40 1和40 2與基板30E例如可以使用表面活化接合來直接接合。接下來，去除基板510，與圖9～圖11所示工序相同，形成絕緣層36以及貫通電極37。貫通電極37與半導體晶片40 1和40 2的電極墊43直接電連接。需要說明的是，在圖26所示工序中，在半導體晶片40 1以及40 2的半導體積體電路42之上形成有再佈線的情況下，基板30E的電極墊33藉由貫通電極37與在半導體晶片40 1以及40 2的半導體積體電路42之上形成的再佈線直接電連接。
接下來，在圖29所示工序中，與圖12以及圖13所示工序相同，在基板30E之上依次積層基板30D、基板30C、基板30B、以及基板30A。另外，每次積層各基板時，形成絕緣層36以及貫通電極37。由此，製作界定有成為半導體晶片的複數個產品區域的基板30A～30E以使電極墊形成側彼此朝向相同方向的方式積層，並且不同的層的基板彼此藉由貫通電極37直接電連接的構造體。
接下來，在圖30所示工序中，將圖29所示構造體在切斷位置C切斷，使各個產品區域單片化，從而製作複數個在最下層配置有比其他的層多的半導體晶片的半導體晶片積層體。並且，將複數個半導體晶片積層體固定於基板61的一個面。在此，作為一個例子，將基板61設定為矽晶圓。基板61的厚度可以設定為例如約0.5mm～1.0mm。基板61與半導體晶片積層體例如可以藉由黏合層進行固定。對於黏合層的材料等，與上述相同。
並且，在基板61的一個面形成至少覆蓋半導體晶片積層體的側面的樹脂層55。需要說明的是，在該工序中，只要將半導體晶片積層體的側面密封至在後述圖31所示工序中使半導體晶片積層體薄化後半導體晶片積層體的側面被樹脂層55完全密封的位置即可。但是，亦可以以覆蓋半導體晶片積層體的側面以及背面的方式形成樹脂層55。樹脂層55的材料、形成方法可以為例如與樹脂層50的材料、形成方法相同。
接下來，在圖31所示工序中，藉由研磨機等對樹脂層55的不需要部分、以及半導體晶片積層體的背面側進行磨削，使半導體晶片積層體的背面側薄化。由此，半導體晶片積層體薄化，並且薄化後的半導體晶片積層體的側面被樹脂層55密封。此時，可以並用乾式拋光、濕式蝕刻等。
接下來，在圖32所示工序中，將圖31所示構造體針對每一個半導體晶片積層體進行單片化。在覆蓋相鄰的半導體晶片積層體的側面的樹脂層55的位置進行切斷。由此，製作複數個半導體裝置1A。
如此，在使各半導體晶片的電極墊形成側朝向上側時，半導體晶片40 1以及40 2的積層位置可以如半導體裝置1那樣位於半導體晶片積層體的最上層，亦可以如半導體裝置1A那樣位於半導體晶片積層體的最下層。半導體裝置1A中，由於半導體晶片40 1以及40 2的背面側在外部露出，因此有利於散熱。可以在半導體晶片40 1以及40 2的背面側配置散熱片。 ＜第一實施方式的變形例2＞
在第一實施方式的變形例2中，示出了在基板之上並列設置複數個半導體晶片積層體，並且將兩者電連接的例子。需要說明的是，在第一實施方式的變形例2中，有時省略對於與已經說明的實施方式相同的構成部件的說明。
圖33是舉例示出第一實施方式的變形例2的半導體裝置的剖視圖。參照圖33，第一實施方式的變形例2的半導體裝置1B藉由水平佈線以及垂直佈線將圖31所示兩個半導體晶片積層體連接。需要說明的是，圖33與圖31上下反轉進行繪圖。
在半導體裝置1B中，在基板61的一個面的相反側即另一個面(在圖33中為上表面)設有無機絕緣層71。作為無機絕緣層71的材料，可以使用例如SiO 2、SiON、Si 3N 4、以及包括多孔質的材料等。無機絕緣層71的厚度可以設定為例如約0.1μm～0.5μm。無機絕緣層71只要能夠確保絕緣性即可，可以設定為較薄。由於半導體裝置1的彎曲與無機絕緣層71等的成膜溫度、厚度成比例，因此從降低半導體裝置1的彎曲的觀點出發，優選無機絕緣層71的厚度設定為能夠獲得絕緣耐性的最小厚度，具體而言設定為約100nm。對於無機絕緣層72～74亦相同。藉由將無機絕緣層71～74設定為較薄即約100nm，還能夠有助於半導體裝置1的整體的薄化。
設有垂直佈線81a，其貫通無機絕緣層71以及基板61，與一個半導體晶片積層體的半導體晶片30 1的貫通電極37直接電連接。另外，設有垂直佈線81b，其貫通無機絕緣層71以及基板61，與另一半導體晶片積層體的半導體晶片301的貫通電極37直接電連接。在垂直佈線81a和81b與無機絕緣層71和基板61之間，設有絕緣層62。作為絕緣層62的材料，可以使用例如SiO 2、SiON、Si 3N 4等。絕緣層62的厚度可以設定為例如約0.05μm～0.5μm。在基板61具有電絕緣性的情況下，可以不使用絕緣層62。
在俯視中，垂直佈線81a以及81b的俯視形狀例如為圓形或多邊形。在垂直佈線81a以及81b的俯視形狀為圓形的情況下，垂直佈線81a以及81b的直徑可以設定為例如約0.5μm～5μm。需要說明的是，垂直佈線是指，在無機絕緣層、基板的內部相對於無機絕緣層、基板的表面大致垂直設置的佈線，但是並不表示其相對於無機絕緣層、基板的表面嚴格垂直。
在無機絕緣層71的與基板61相反側的面(在圖33中為上表面)上形成有將垂直佈線81a的一部分與垂直佈線81b的一部分直接電連接的水平佈線層91。水平佈線層91包括將垂直佈線81a和垂直佈線81b直接電連接的水平佈線、以及僅與垂直佈線81a或垂直佈線81b直接電連接的電極墊。如後所述，垂直佈線81a、垂直佈線81b以及水平佈線層91可以在同一工序中一體形成，亦可以分開形成。
垂直佈線81a、81b以及水平佈線層91的材料例如為銅。垂直佈線81a、81b以及水平佈線層91可以為複數個金屬積層的構造。具體而言，例如，作為垂直佈線81a、81b以及水平佈線層91，可以使用在Ti層、TiN層之上積層Au層、Al層、Cu層等的積層體等。作為垂直佈線81a、81b以及水平佈線層91，亦可以使用在Ni層之上積層Au層的積層體、在Ni層之上依次積層Pd層和Au層的積層體、代替Ni而使用由Co、Ta、Ti、TiN等的高熔點金屬構成的層且在該層之上積層Cu層或Al層的積層體或鑲嵌結構狀的佈線等。
在水平佈線層91中，水平佈線以及電極墊的厚度可以設定為例如約0.5μm～5μm。在水平佈線層91中，水平佈線的線寬(line)/間隙(space)可以設定為例如約5μm/1μm、3μm/0.5μm、1μm/0.5μm。在水平佈線層91中，電極墊的直徑可以設定為例如與垂直佈線81a以及81b的直徑相同，或者可以設定為例如比垂直佈線81a以及81b的直徑大約0.5μm～5μm。電極墊的間距(pitch)可以設定為例如與水平佈線的間距相同。在水平佈線的線寬為3μm以下的情況下，電極墊尺寸可以設定為與水平佈線的線寬相同。
需要說明的是，水平佈線是指，在無機絕緣層、基板的表面、內部相對於無機絕緣層、基板的表面大致平行設置的佈線，但是並不表示相對於無機絕緣層、基板的表面嚴格平行。
在無機絕緣層71的與基板61相反側的面設有覆蓋水平佈線層91的無機絕緣層72。無機絕緣層72的材料、厚度可以設定為例如與無機絕緣層71相同。另外，設有貫通無機絕緣層72，與水平佈線層91的電極墊直接電連接的垂直佈線82a。另外，設有貫通無機絕緣層72，與水平佈線層91的電極墊直接電連接的垂直佈線82b。而且，在無機絕緣層72的與無機絕緣層71相反側的面(在圖1中為上表面)設有水平佈線層92。水平佈線層92包括將垂直佈線82a與垂直佈線82b直接電連接的水平佈線、以及僅與垂直佈線82a或垂直佈線82b直接電連接的電極墊。
如後所述，垂直佈線82a、垂直佈線82b以及水平佈線層92可以在同一工序中一體形成，亦可以分別形成。垂直佈線82a、82b以及水平佈線層92的材料、水平佈線層92中的水平佈線以及電極墊的厚度、水平佈線的線寬/間隙、水平佈線層92中的電極墊的直徑、間距可以設定為例如與垂直佈線81a、垂直佈線81b以及水平佈線層91的情況相同。
在無機絕緣層72的與無機絕緣層71相反側的面設有覆蓋水平佈線層92的無機絕緣層73。無機絕緣層73的材料、厚度可以設定為例如與無機絕緣層71相同。另外，設有貫通無機絕緣層73，與水平佈線層92的電極墊直接電連接的垂直佈線83a。另外，設有貫通無機絕緣層73，與水平佈線層92的電極墊直接電連接的垂直佈線83b。而且，在無機絕緣層73的與無機絕緣層72相反側的面(在圖1中為上表面)設有水平佈線層93。水平佈線層93包括將垂直佈線83a與垂直佈線83b直接電連接的水平佈線、以及僅與垂直佈線83b直接電連接的電極墊。
如後所述，垂直佈線83a、垂直佈線83b以及水平佈線層93可以在同一工序中一體形成，亦可以分別形成。垂直佈線83a、83b以及水平佈線層93的材料、水平佈線層93中的水平佈線以及電極墊的厚度、水平佈線的線寬/間隙、水平佈線層93中的電極墊的直徑、間距可以設定為例如與垂直佈線81a、垂直佈線81b以及水平佈線層91的情況相同。
在無機絕緣層73的與無機絕緣層72相反側的面設有覆蓋水平佈線層93的無機絕緣層74。無機絕緣層74的材料、厚度可以設定為例如與無機絕緣層71相同。另外，設有貫通無機絕緣層74，與水平佈線層93的電極墊直接電連接的垂直佈線84a。另外，設有貫通無機絕緣層74，與水平佈線層93的電極墊直接電連接的垂直佈線84b。而且，在無機絕緣層74的與無機絕緣層73相反側的面(在圖1中為上表面)設有將垂直佈線84a與84b直接電連接的電極墊94。電極墊94成為用於將半導體裝置1與其他的基板、其他的半導體裝置等電連接的外部連接端子。可以在無機絕緣層74的與無機絕緣層73相反側的面設置水平佈線。
如後所述，垂直佈線84a、垂直佈線84b以及電極墊94可以在同一工序中一體形成，亦可以分開形成。垂直佈線84a、84b以及電極墊94的材料、電極墊94的直徑、間距可以設定為例如與垂直佈線81a、垂直佈線81b以及水平佈線層91的電極墊的情況相同。
為了製作半導體裝置1B，在圖31所示工序之後，在圖34所示工序中，在基板61的另一個面形成無機絕緣層71。對於無機絕緣層71的材料、厚度，與上述相同。無機絕緣層71例如可以藉由電漿CVD法等形成。優選無機絕緣層71在藉由例如DHF(Dilute Hydrogen Fluoride)洗淨、氬濺射使基板61的表面露出後形成。由此，能夠形成膜密度較大、且耐濕性以及電絕緣耐性優異的無機絕緣層71。需要說明的是，僅對於晶圓形狀能夠進行旋轉塗布，但是有機絕緣層膜密度較小，耐濕性、電絕緣耐性不充分，亦不具備微細加工性。另外，藉由旋轉塗布進行塗布的有機絕緣層在塗布後需要藉由熱處理進行緻密化。與此相對，無機絕緣層71在具備微細加工性這點比有機絕緣層優異，另外，由於膜密度較大，因此在不需要藉由熱處理進行緻密化這點亦比有機絕緣層優異。
接下來，在圖35所示工序中，形成通孔71x以及71y。通孔71x以貫通無機絕緣層71以及基板61，並且使半導體晶片積層體的半導體晶片301的一個貫通電極37的表面露出的方式形成。通孔71y以貫通無機絕緣層71以及基板61，並且使半導體晶片積層體的半導體晶片301的另一個貫通電極37的表面露出d的方式形成。通孔71x以及71y例如可以藉由乾式蝕刻等形成。通孔71x以及71y例如俯視為圓形，其直徑可以設定為例如約0.5μm～5μm。
接下來，在圖36所示工序中，形成垂直佈線81a、81b以及水平佈線層91。垂直佈線81a、81b以及水平佈線層91可以藉由例如鑲嵌佈線而一體形成。在該情況下，首先，在無機絕緣層71的上表面形成與無機絕緣層71相比蝕刻耐性較高的絕緣膜(例如，膜厚約10nm～50nm的SiN膜等)，而且在絕緣膜之上形成與水平佈線層91相同厚度的掩膜層(例如，SiO 2膜等)。然後，對掩膜層實施蝕刻加工，形成使垂直佈線81a、81b以及水平佈線層91的形成區域開口的開口部。
接下來，形成覆蓋通孔71x以及71y的內壁面的絕緣層62。例如藉由電漿CVD法等形成連續覆蓋通孔71x和71y的內壁面、以及在通孔71x和71y內露出的貫通電極37和電極墊43的上表面的絕緣層，並且藉由RIE(Reactive Ion Etching)等去除覆蓋通孔71x以及71y的內壁面的部分之外的部分，從而形成絕緣層62。
接下來，例如，藉由濺射法等形成連續覆蓋自掩膜層的開口部露出的部分的障壁層(例如，Ta/TaN層、Ti/TiN層等)，而且藉由濺射法等在障壁層之上形成供電層(例如，Cu層等)。接下來，藉由經由供電層進行供電的電解電鍍法，於在掩膜層的開口部內露出的供電層之上形成電解電鍍層(例如，Cu層等)。電解電鍍層填埋通孔71x以及71y內且自掩膜層的上表面突出。並且，藉由CMP等使自掩膜層的上表面突出的電解電鍍層的上表面側平坦化。之後，去除掩膜層。在去除掩膜層時，在掩膜層的下層形成的絕緣膜成為蝕刻停止層。如上所述，可以在供電層之上一體形成積層有電解電鍍層的垂直佈線81a、81b以及水平佈線層91。
需要說明的是，可以分別形成垂直佈線81a、81b以及水平佈線層91。在該情況下，例如，與上述相同，在形成絕緣層62後，藉由與上述相同的電解電鍍法，在通孔71x以及71y內形成垂直佈線81a以及81b。需要說明的是，在垂直佈線81a以及81b中，自無機絕緣層71的上表面突出的部分藉由CMP等平坦化。接下來，藉由濺射法等形成連續覆蓋無機絕緣層71的上表面、垂直佈線81a以及81b的上端面的障壁層(例如，Ta/TaN、Ti/TiN等)，而且藉由濺射法等在障壁層之上形成金屬層(例如，Al等)。並且，藉由光刻法使金屬層以及障壁層圖案化，從而形成水平佈線層91。
接下來，在圖37所示工序中，將圖34～圖36的工序重複需要的次數。但是，不形成絕緣層62。即，藉由與圖34相同的方法，在無機絕緣層71的與基板61相反側的面(在圖37中為上表面)形成覆蓋水平佈線層91的無機絕緣層72。並且，在形成貫通無機絕緣層72的通孔後，例如藉由鑲嵌佈線使垂直佈線82a、82b以及水平佈線層92一體形成。接下來，在無機絕緣層72的與無機絕緣層71相反側的面(在圖37中為上表面)形成覆蓋水平佈線層92的無機絕緣層73。並且，在形成貫通無機絕緣層73的通孔後，例如藉由鑲嵌佈線使垂直佈線83a、83b以及水平佈線層93一體形成。接下來，在無機絕緣層73的與無機絕緣層72相反側的面(在圖37中為上表面)形成覆蓋水平佈線層93的無機絕緣層74。並且，在形成貫通無機絕緣層74的通孔後，例如藉由鑲嵌佈線使垂直佈線84a、84b以及電極墊94一體形成。藉由該工序，一個半導體晶片積層體的半導體晶片301的貫通電極37與另一個半導體晶片積層體的半導體晶片301的貫通電極37的必要的部分彼此藉由垂直佈線81a～83a、垂直佈線81b～83b、以及水平佈線層91～93的水平佈線電連接。藉由以上的工序，製造圖33所示半導體裝置1B。
需要說明的是，如在圖36的工序中說明的那樣，可以分別形成垂直佈線82a、82b以及水平佈線層92。另外，可以分別形成垂直佈線83a、83b以及水平佈線層93。另外，可以分別形成垂直佈線84b和電極墊94。另外，其可以與鑲嵌佈線適當組合。例如，可以分別形成垂直佈線81a、81b以及水平佈線層91，將第二層之後的佈線、即垂直佈線82a、82b以及水平佈線層92、垂直佈線83a、83b以及水平佈線層93、垂直佈線84b以及電極墊94設定為鑲嵌佈線。
需要說明的是，可以與半導體裝置1B相同地藉由形成於無機絕緣層的水平佈線以及垂直佈線將圖20所示兩個半導體晶片積層體電連接。
如此，在半導體裝置1B中，作為用於設置將一個半導體晶片積層體與另一個半導體晶片積層體電連接的佈線的絕緣層，使用無機絕緣層71～74，並不使用使用了有機材料的絕緣層。並且，使用無機絕緣層71～74，在晶圓級別進行包括垂直佈線以及水平佈線的多層佈線。由此，能夠減少多層佈線間的漏電流，進行高密度化。
在半導體裝置1B中，藉由在晶圓級別進行多層佈線，並且不藉由以往用於連接的凸塊而進行電連接，能夠消除凸塊的電阻和凸塊的寄生電容。例如，以往的佈線與凸塊的系列電阻為約100mΩ，與此相對，在半導體裝置1B中能夠設定為約70mΩ。即，在半導體裝置1B中，與以往相比能夠將水平佈線的電阻削減約30%。
另外，在半導體裝置1B中，藉由在晶圓級別進行多層佈線，能夠將水平佈線的線寬/間隙設定為約5μm/1μm、3μm/0.5μm、1μm/0.5μm。以往，由於水平佈線的線寬/間隙為約2μm/2μm，因此在半導體裝置1B中，能夠使水平佈線的整合程度最大提高至以往的約4倍，水平佈線的密度與多層化的數量成比例增加，將一個半導體晶片積層體與另一個半導體晶片積層體連接的佈線的高密度化成為可能。
由此，在半導體裝置1B中，由於能夠擴大資料匯流排的位元寬度，因此寬頻化(頻寬的擴大)成為可能。例如，藉由將無機絕緣層每一層的佈線密度設定為4倍而進行4層化，能夠將頻寬擴大至16倍。換言之，若為相同頻寬，則能夠以1/16的周波數傳遞資料，能夠將耗費電力削減至1/16。
另外，在半導體裝置1B中，不使用凸塊，而是將形成於無機絕緣層71～74的垂直佈線與各個半導體晶片積層體的各個電極墊直接電連接。由此，佈線電阻減小，能夠以低耗費電力實現寬頻的半導體裝置1B。另外，藉由取消使用凸塊的機械連接，對於將一個半導體晶片積層體與另一個半導體晶片連接的佈線，能夠實現對於溫度應力等的高可靠化。
另外，以往垂直佈線的長度為約50μm，與此相對，在半導體裝置1中可以設定為約10μm。其結果，在半導體裝置1中，若將垂直佈線的截面積設定為固定，則能夠將垂直佈線每一層的電阻設定為以往的1/5。
以上，對優選實施方式等進行了詳細說明，但是不限於上述實施方式等，只要不脫離申請專利範圍中記載的範圍，可以對上述實施方式等施加各種變形以及置換。
例如，在上述實施方式中，雖然以使用俯視為圓形的半導體基板(矽晶圓)的情況為例子進行了說明，但是半導體基板不限於俯視為圓形，亦可以使用例如俯視為長方形等的板狀的半導體基板。
另外，半導體基板的材料不限於矽，亦可以使用例如鍺、藍寶石等。
1,1A,1B:半導體裝置 30 1,30 2,30 3,30 4,30 5,40 1,40 2:半導體晶片 31,41:主體 32,42:半導體積體電路 33,43,94:電極墊 36,46,62:絕緣層 37,47:貫通電極 50,55:樹脂層 61,510,550:基板 71,72,73,74:無機絕緣層 71x,71y,74x,74y:通孔 81a,81b,82a,82b,83a,83b,84a,84b:垂直佈線 91,92,93:水平佈線層
[圖1]係舉例示出第一實施方式的半導體裝置的剖視圖。 [圖2]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其1)。[圖3]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其2)。[圖4]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其3)。[圖5]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其4)。[圖6]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其5)。[圖7]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其6)。[圖8]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其7)。[圖9]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其8)。[圖10]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其9)。[圖11]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其10)。[圖12]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其11)。[圖13]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其12)。[圖14]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其13)。[圖15]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其14)。[圖16]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其15)。[圖17]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其16)。[圖18]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其17)。[圖19]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其18)。[圖20]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其19)。[圖21]係舉例示出第一實施方式的半導體裝置的製造工序的圖(其20)。[圖22]係示出第一實施方式的半導體裝置的類比結果的圖(其1)。[圖23]係示出第一實施方式的半導體裝置的類比結果的圖(其2)。[圖24]係舉例示出第一實施方式的變形例1的半導體裝置的剖視圖。[圖25]係舉例示出第一實施方式的變形例1的半導體裝置的製造工序的圖(其1)。[圖26]係舉例示出第一實施方式的變形例1的半導體裝置的製造工序的圖(其2)。[圖27]係舉例示出第一實施方式的變形例1的半導體裝置的製造工序的圖(其3)。[圖28]係舉例示出第一實施方式的變形例1的半導體裝置的製造工序的圖(其4)。[圖29]係舉例示出第一實施方式的變形例1的半導體裝置的製造工序的圖(其5)。[圖30]係舉例示出第一實施方式的變形例1的半導體裝置的製造工序的圖(其6)。[圖31]係舉例示出第一實施方式的變形例1的半導體裝置的製造工序的圖(其7)。[圖32]係舉例示出第一實施方式的變形例1的半導體裝置的製造工序的圖(其8)。[圖33]係舉例示出第一實施方式的變形例2的半導體裝置的剖視圖。[圖34]係舉例示出第一實施方式的變形例2的半導體裝置的製造工序的圖(其1)。[圖35]係舉例示出第一實施方式的變形例2的半導體裝置的製造工序的圖(其2)。[圖36]係舉例示出第一實施方式的變形例2的半導體裝置的製造工序的圖(其3)。 [圖37]係舉例示出第一實施方式的變形例2的半導體裝置的製造工序的圖(其4)。
30A,30B,30C,30D,30E,401,402:基板
31,41:主體
32,42:半導體積體電路
33,43:電極墊
36,46:絕緣層
37,47:貫通電極
C:切斷位置

Claims (15)

  1. 一種半導體裝置的製造方法，具有以下工序： 準備界定有成為第一半導體晶片的複數個產品區域的複數個第一基板，以使電極墊形成側彼此朝向相同方向的方式使各個該第一基板積層，並且藉由貫通電極將不同的層的該第一基板彼此直接電連接； 準備界定有複數個產品區域的第二基板，並且以各個電極墊形成側朝向該第二基板側的方式將複數個第二半導體晶片固定於該第二基板的一個面的各個該產品區域； 以使電極墊形成側彼此朝向相同方向的方式，在最上層的該第一基板的電極墊形成側積層固定於該第二基板的複數個該第二半導體晶片，並且去除該第二基板； 藉由貫通電極將複數個該第二半導體晶片的電極墊與最上層的該第一基板的電極墊直接電連接； 將複數個該第二半導體晶片並聯連接；以及 使各個產品區域單片化，製作在最上層配置有比其他的層多的半導體晶片的半導體晶片積層體。
  2. 一種半導體裝置的製造方法，具有以下工序： 準備界定有複數個產品區域的第二基板，並且以各個背面側朝向該第二基板側的方式將複數個第二半導體晶片固定於該第二基板的一個面的各個該產品區域； 將複數個該第二半導體晶片並聯連接； 準備界定有成為第一半導體晶片的複數個產品區域的複數個第一基板，以使電極墊形成側彼此朝向相同方向的方式在複數個該第二半導體晶片之上積層各個該第一基板，藉由貫通電極將最下層的該第一基板與複數個該第二半導體晶片、以及不同的層的該第一基板彼此直接電連接：以及 使各個產品區域單片化，製作在最下層配置有比其他的層多的半導體晶片的半導體晶片積層體。
  3. 如請求項1或2之半導體裝置的製造方法，其進一步具有在積層各個該第一基板之前使該第一基板的背面側薄化的工序。
  4. 如請求項1至3中任一項之半導體裝置的製造方法，其進一步具有使複數個該第二半導體晶片的背面側薄化的工序。
  5. 如請求項1至4中任一項之半導體裝置的製造方法，其進一步具有形成覆蓋複數個該第二半導體晶片的側面的第一樹脂層的工序。
  6. 如請求項1至5中任一項之半導體裝置的製造方法，其進一步具有準備第三基板，並且以使電極墊形成側朝向該第三基板側的方式將該半導體晶片積層體固定於該第三基板的一個面的工序。
  7. 如請求項6之半導體裝置的製造方法，其進一步具有在該第三基板的一個面形成覆蓋該半導體晶片積層體的側面的第二樹脂層的工序。
  8. 如請求項1至7中任一項之半導體裝置的製造方法，其中， 複數個該第一半導體晶片包括記憶體晶片以及控制器晶片， 複數個該第二半導體晶片為邏輯晶片。
  9. 一種半導體裝置，其中， 複數個第一半導體晶片以使電極墊形成側彼此朝向相同方向的方式積層，不同的層的該第一半導體晶片彼此藉由貫通電極直接電連接， 以使電極墊形成側彼此朝向相同方向的方式，在最上層的該第一半導體晶片的電極墊形成側配置複數個第二半導體晶片， 複數個該第二半導體晶片的電極墊與最上層的該第一半導體晶片的電極墊藉由貫通電極直接電連接， 複數個該第二半導體晶片彼此並聯連接。
  10. 一種半導體裝置，其中， 複數個第一半導體晶片以使電極墊形成側彼此朝向相同方向的方式積層，不同的層的該第一半導體晶片彼此藉由貫通電極直接電連接，以使電極墊形成側彼此朝向相同方向的方式，在最下層的該第一半導體晶片的背面側配置複數個第二半導體晶片，複數個該第二半導體晶片的電極墊與最下層的該第一半導體晶片的電極墊藉由貫通電極直接電連接， 複數個該第二半導體晶片彼此並聯連接。
  11. 如請求項9之半導體裝置，其中， 最下層的該第一半導體晶片的背面成為散熱面。
  12. 如請求項10之半導體裝置，其中， 複數個該第二半導體晶片的背面成為散熱面。
  13. 如請求項9至12中任一項之半導體裝置，其中， 具有覆蓋複數個該第二半導體晶片的側面的第一樹脂層。
  14. 如請求項13之半導體裝置，其中， 具有覆蓋複數個該第一半導體晶片的側面以及該第一樹脂層的側面的第二樹脂層。
  15. 如請求項9至14中任一項之半導體裝置，其中， 複數個該第一半導體晶片包括記憶體晶片以及控制器晶片， 複數個該第二半導體晶片為邏輯晶片。
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