JP3441974B2 - 半導体装置の構造及び製造方法 - Google Patents
半導体装置の構造及び製造方法Info
- Publication number
- JP3441974B2 JP3441974B2 JP21495998A JP21495998A JP3441974B2 JP 3441974 B2 JP3441974 B2 JP 3441974B2 JP 21495998 A JP21495998 A JP 21495998A JP 21495998 A JP21495998 A JP 21495998A JP 3441974 B2 JP3441974 B2 JP 3441974B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor circuit
- connection electrode
- circuit board
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13063—Metal-Semiconductor Field-Effect Transistor [MESFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Waveguides (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
高周波用の半導体装置の接続電極構造とその製造方法に
関するものである。
高周波用の半導体装置の接続電極構造とその製造方法に
関するものである。
【０００２】
【従来の技術】一般的に高周波部品では、半導体回路基
板と外部の高周波部品等を接続する伝送線路で特性イン
ピーダンスの不整合があった場合、信号の反射や損失に
よって本来の性能を発揮できなくなってしまう。特にパ
ワーアンプ等、能動素子が搭載された大電力用の高周波
部品では信号端子のインピーダンスが低く、伝送線路の
特性インピーダンスの不整合による信号の反射が非常に
大きな影響を与えるので、外部の実装基板へ接続する
際、整合回路を介して高いインピーダンスに変換するこ
とで極力信号の反射か少なくなるようにしている。しか
し、このときも整合回路などが形成された配線基板と半
導体回路基板の接続部分は低いインピーダンスのままな
ので信号の反射が起きやすく、高周波部品を構成する上
で最も重要な部分となっている。つまり、配線基板から
外部の実装基板までの伝送線路に工夫を凝らしても、半
導体回路基板から配線基板までの伝送線路による特性イ
ンピーダンスの不整合のため、高周波信号の反射や損失
が起き、半導体装置の性能を十分に発揮することができ
ないということである。
板と外部の高周波部品等を接続する伝送線路で特性イン
ピーダンスの不整合があった場合、信号の反射や損失に
よって本来の性能を発揮できなくなってしまう。特にパ
ワーアンプ等、能動素子が搭載された大電力用の高周波
部品では信号端子のインピーダンスが低く、伝送線路の
特性インピーダンスの不整合による信号の反射が非常に
大きな影響を与えるので、外部の実装基板へ接続する
際、整合回路を介して高いインピーダンスに変換するこ
とで極力信号の反射か少なくなるようにしている。しか
し、このときも整合回路などが形成された配線基板と半
導体回路基板の接続部分は低いインピーダンスのままな
ので信号の反射が起きやすく、高周波部品を構成する上
で最も重要な部分となっている。つまり、配線基板から
外部の実装基板までの伝送線路に工夫を凝らしても、半
導体回路基板から配線基板までの伝送線路による特性イ
ンピーダンスの不整合のため、高周波信号の反射や損失
が起き、半導体装置の性能を十分に発揮することができ
ないということである。
【０００３】半導体回路基板と配線基板の接続は、従来
より金ワイヤー等の金属細線による接続が行われてい
る。しかし、金属細線はインダクタンスとして働いてし
まうので伝送線路としては不適切であり、また、インダ
クタンスの値も十分な再現性が得られない。
より金ワイヤー等の金属細線による接続が行われてい
る。しかし、金属細線はインダクタンスとして働いてし
まうので伝送線路としては不適切であり、また、インダ
クタンスの値も十分な再現性が得られない。
【０００４】このような問題を解決する為、従来より様
々な工夫がなされている。特開平３−２５９５４２号公
報における半導体装置では、半導体基板裏面に形成した
接続用の接続電極をバイアホールによって半導体基板上
の素子領域と接続し、最短の経路で再現性のある接続を
可能にしている。
々な工夫がなされている。特開平３−２５９５４２号公
報における半導体装置では、半導体基板裏面に形成した
接続用の接続電極をバイアホールによって半導体基板上
の素子領域と接続し、最短の経路で再現性のある接続を
可能にしている。
【０００５】図７を用いて、本従来例を説明する。図７
（ａ）において１は半導体基板、２は素子領域、４はバ
イアホール、５は外部導出用リード、６はチップマウン
ト用基板、７はマウウント用材料、８はボンディングパ
ットである。半導体基板１は表面に素子領域２を有する
チップであり、ここには不純物の拡散や絶縁膜を堆積す
ることにより、トランジスタ、ダイオード、抵抗、コン
デンサ等のデバイスが集積されている。これらの配線は
バイアホール４を設け、この内側に金属（Ａｌ，Ａｕ
等）をメッキあるいはスパッタ法により付着させ裏面の
ボンディングパッド８へ導いている。
（ａ）において１は半導体基板、２は素子領域、４はバ
イアホール、５は外部導出用リード、６はチップマウン
ト用基板、７はマウウント用材料、８はボンディングパ
ットである。半導体基板１は表面に素子領域２を有する
チップであり、ここには不純物の拡散や絶縁膜を堆積す
ることにより、トランジスタ、ダイオード、抵抗、コン
デンサ等のデバイスが集積されている。これらの配線は
バイアホール４を設け、この内側に金属（Ａｌ，Ａｕ
等）をメッキあるいはスパッタ法により付着させ裏面の
ボンディングパッド８へ導いている。
【０００６】また、特開平６−３７２０２号に示された
マイクロ波ＩＣ用パッケージでは、マイクロ波ＩＣ用パ
ッケージとパッケージ外部の実装基板までの伝送線路で
も伝送モードの連続性を保持し、特性インピーダンスの
不整合による反射を最小限に抑えるよう工夫がなされて
いる。
マイクロ波ＩＣ用パッケージでは、マイクロ波ＩＣ用パ
ッケージとパッケージ外部の実装基板までの伝送線路で
も伝送モードの連続性を保持し、特性インピーダンスの
不整合による反射を最小限に抑えるよう工夫がなされて
いる。
【０００７】
【発明が解決しようとする課題】しかし、特開平３−２
５９５４２号公報に示された半導体基板に形成されたバ
イアホールは、単に電気的に接続しているだけであり、
特性インピーダンスが整合された高周波用の伝送線路と
はなっていない。そのため半導体基板上の素子領域と外
部導出用リードの間でインピーダンスの不整合がおこ
り、高周波信号の反射や損失が生じ、素子領域に形成さ
れたデバイスの性能を十分に引き出すには至っていな
い。
５９５４２号公報に示された半導体基板に形成されたバ
イアホールは、単に電気的に接続しているだけであり、
特性インピーダンスが整合された高周波用の伝送線路と
はなっていない。そのため半導体基板上の素子領域と外
部導出用リードの間でインピーダンスの不整合がおこ
り、高周波信号の反射や損失が生じ、素子領域に形成さ
れたデバイスの性能を十分に引き出すには至っていな
い。
【０００８】また、上記半導体装置におけるバイアホー
ルは、半導体基板を切り離すダイシング工程やエッチン
グ工程に干渉しない程度に半導体基板端から内側に形成
してある。つまりは、素子や回路を形成できない領域が
素子領域周辺に必要ということで、半導体基板サイズの
増大によって半導体ウエハ内での半導体基板の取れ数の
低下を招いている。また、上記半導体装置では裏面にボ
ンディングパッドを形成するために裏面プロセスが必要
となっていて製造プロセスを複雑化している。さらに
は、はんだ付けの際にはんだの量が多すぎると、熔けた
はんだが半導体回路基板裏面に広がってショート不良を
招きやすい問題があり、ショートしていることを目視に
よって確認することもできないために歩留まりの低下を
招いており、これらの理由からコストの増大も招いてい
た。
ルは、半導体基板を切り離すダイシング工程やエッチン
グ工程に干渉しない程度に半導体基板端から内側に形成
してある。つまりは、素子や回路を形成できない領域が
素子領域周辺に必要ということで、半導体基板サイズの
増大によって半導体ウエハ内での半導体基板の取れ数の
低下を招いている。また、上記半導体装置では裏面にボ
ンディングパッドを形成するために裏面プロセスが必要
となっていて製造プロセスを複雑化している。さらに
は、はんだ付けの際にはんだの量が多すぎると、熔けた
はんだが半導体回路基板裏面に広がってショート不良を
招きやすい問題があり、ショートしていることを目視に
よって確認することもできないために歩留まりの低下を
招いており、これらの理由からコストの増大も招いてい
た。
【０００９】
【課題を解決するための手段】本発明の請求項１による
半導体回路基板上に形成された回路が少なくとも一つ以
上の接続電極を介して上記半導体回路基板の外部に設け
られた整合回路に接続され、上記整合回路は上記半導体
回路基板上の回路のインピーダンスをより高いインピー
ダンスに変換するものであり、上記接続電極が半導体回
路基板の側面に形成されていて、かつ、高周波用の伝送
線路を形成し、上記接続電極の特性インピーダンスが上
記半導体回路基板上の回路に最適になるように調整され
ていることにより半導体装置の高歩留まりと高周波特性
の改善ができる。
半導体回路基板上に形成された回路が少なくとも一つ以
上の接続電極を介して上記半導体回路基板の外部に設け
られた整合回路に接続され、上記整合回路は上記半導体
回路基板上の回路のインピーダンスをより高いインピー
ダンスに変換するものであり、上記接続電極が半導体回
路基板の側面に形成されていて、かつ、高周波用の伝送
線路を形成し、上記接続電極の特性インピーダンスが上
記半導体回路基板上の回路に最適になるように調整され
ていることにより半導体装置の高歩留まりと高周波特性
の改善ができる。
【００１０】本発明の請求項２による半導体回路基板の
接続電極がコプレーナ線路を形成することにより半導体
装置の高周波特性の改善ができる。
接続電極がコプレーナ線路を形成することにより半導体
装置の高周波特性の改善ができる。
【００１１】本発明の請求項３による半導体回路基板の
接続電極がスロット線路を形成することにより半導体装
置の高周波特性の改善ができる。
接続電極がスロット線路を形成することにより半導体装
置の高周波特性の改善ができる。
【００１２】本発明の請求項４による半導体回路基板上
に能動素子を含む回路が形成することにより半導体装置
の高周波特性の改善ができる。
に能動素子を含む回路が形成することにより半導体装置
の高周波特性の改善ができる。
【００１３】本発明の請求項５による半導体回路基板に
設けられた接続電極の少なくとも一部は、上記半導体回
路基板側面に設けられた溝の中に形成することにより半
導体装置の高歩留まりが達成できる。
設けられた接続電極の少なくとも一部は、上記半導体回
路基板側面に設けられた溝の中に形成することにより半
導体装置の高歩留まりが達成できる。
【００１４】本発明の請求項６による半導体回路基板側
面の溝の深さが溝の幅より浅くすることにより半導体装
置の高歩留まりが達成できる。
面の溝の深さが溝の幅より浅くすることにより半導体装
置の高歩留まりが達成できる。
【００１５】本発明の請求項７による半導体回路基板側
面の溝は、深さの深い所ほど幅が狭くすることにより半
導体装置の高歩留まりが達成できる。
面の溝は、深さの深い所ほど幅が狭くすることにより半
導体装置の高歩留まりが達成できる。
【００１６】本発明の請求項８による半導体回路基板の
側面の溝に、この半導体回路基板の境界線と直交する側
面にはめっきしないように形成した金属層で、上記接続
電極の少なくとも一部を形成したことにより半導体装置
の高歩留まりが達成できる。
側面の溝に、この半導体回路基板の境界線と直交する側
面にはめっきしないように形成した金属層で、上記接続
電極の少なくとも一部を形成したことにより半導体装置
の高歩留まりが達成できる。
【００１７】本発明の請求項９による半導体回路基板の
接続電極は、上記半導体回路基板に形成された側壁に金
属層を有する貫通孔を分離することによって形成するこ
とにより半導体装置の高歩留まりと高周波特性の改善が
できる。
接続電極は、上記半導体回路基板に形成された側壁に金
属層を有する貫通孔を分離することによって形成するこ
とにより半導体装置の高歩留まりと高周波特性の改善が
できる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図１
から図６を用いて説明する。図１は本発明による半導体
装置の概要を示す全体模式図である。図１において１は
半導体回路基板、２は回路、３は信号接続電極、４は接
地接続電極、５は誘電体基板、６は伝送線路、７は接地
金属、８は整合回路、９は外部接続電極および１３は能
動素子である。図２は図１のＡ−Ａ’での断面図であ
る。１２ははんだおよび１４はダイボンド材である。図
３は信号接続電極３および設置接続電極４部分の詳細拡
大図である。図３において１０は溝である。
から図６を用いて説明する。図１は本発明による半導体
装置の概要を示す全体模式図である。図１において１は
半導体回路基板、２は回路、３は信号接続電極、４は接
地接続電極、５は誘電体基板、６は伝送線路、７は接地
金属、８は整合回路、９は外部接続電極および１３は能
動素子である。図２は図１のＡ−Ａ’での断面図であ
る。１２ははんだおよび１４はダイボンド材である。図
３は信号接続電極３および設置接続電極４部分の詳細拡
大図である。図３において１０は溝である。
【００１９】図１に示すように半導体回路基板１の上面
には能動素子１３を含む回路２を、半導体回路基板１の
側面には図３に示す僅かに窪んだ溝１０を形成し、溝１
０の中に信号接続電極３と接地接続電極４を形成してい
る。信号接続電極３と接地接続電極４は同一平面上に形
成してあり、信号接続電極３を両側で挟むように接地接
続電極４を形成することで高周波に適したコプレーナ線
路を形成し、回路２と電気的に接続している。
には能動素子１３を含む回路２を、半導体回路基板１の
側面には図３に示す僅かに窪んだ溝１０を形成し、溝１
０の中に信号接続電極３と接地接続電極４を形成してい
る。信号接続電極３と接地接続電極４は同一平面上に形
成してあり、信号接続電極３を両側で挟むように接地接
続電極４を形成することで高周波に適したコプレーナ線
路を形成し、回路２と電気的に接続している。
【００２０】一方、誘電体基板５には伝送線路６と接地
金属７と整合回路８を形成している。伝送線路６は接地
金属７と共にコプレーナ線路を形成しており、整合回路
８に電気的に接続している。整合回路８は、回路２と外
部接続電極９の間のインピーダンス整合を行い、外部接
続電極９で５０Ωとなるようにしている。また、回路２
に搭載しきれないバイアス回路等も誘電体基板５に形成
してもよい。
金属７と整合回路８を形成している。伝送線路６は接地
金属７と共にコプレーナ線路を形成しており、整合回路
８に電気的に接続している。整合回路８は、回路２と外
部接続電極９の間のインピーダンス整合を行い、外部接
続電極９で５０Ωとなるようにしている。また、回路２
に搭載しきれないバイアス回路等も誘電体基板５に形成
してもよい。
【００２１】そして、半導体回路基板１の信号接続電極
３と接地接続電極４を、誘電体基板５の上面の伝送線路
６に図２に示すようにはんだ１２によって電気的及び機
械的に接続した。コプレーナ線路を形成した信号接続電
極３と接地接続電極４は伝送線路６と接地金属７を介し
て整合回路８に接続されることになり、これによって半
導体回路基板１上の回路２から整合回路８まで全てコプ
レーナ線路によって接続でき、反射や損失の無い接続が
可能となっている。接続の際、機械的強度を増すため
に、図２に示すようにダイボンド剤１４を用いてもよ
い。本実施例ではダイボンド剤１４に熱伝導の良い絶縁
樹脂を用い、半導体回路基板１で発生した熱を誘電体基
板５に放熱するようにした。
３と接地接続電極４を、誘電体基板５の上面の伝送線路
６に図２に示すようにはんだ１２によって電気的及び機
械的に接続した。コプレーナ線路を形成した信号接続電
極３と接地接続電極４は伝送線路６と接地金属７を介し
て整合回路８に接続されることになり、これによって半
導体回路基板１上の回路２から整合回路８まで全てコプ
レーナ線路によって接続でき、反射や損失の無い接続が
可能となっている。接続の際、機械的強度を増すため
に、図２に示すようにダイボンド剤１４を用いてもよ
い。本実施例ではダイボンド剤１４に熱伝導の良い絶縁
樹脂を用い、半導体回路基板１で発生した熱を誘電体基
板５に放熱するようにした。
【００２２】本実施例で半導体回路基板１の材料として
高周波特性の良いＧａＡｓ（ガリウム砒素）を用い、能
動素子１３にヘテロジャンクションバイポーラトランジ
スタ（ＨＢＴ）を用い、抵抗、ＭＩＭキャパシタ、スパ
イラルインダクタおよびダイオードなどにより高出力ア
ンプ回路２を構成している。半導体回路基板１は、他の
材料（例えばＡｌＧａＡｓ，ＧａＮ，Ｓｉ，ＳｉＣ，Ｉ
ｎＰ，Ｇｅなど）でも良く、回路２の形成には上記以外
の能動素子（例えばＢＪＴ，ＭＥＳＦＥＴ，ＭＩＳＦＥ
Ｔ，ガンダイオード，ＩＭＰＡＴＴ，アクティブリアク
タンスなど）を用いても良い。信号接続電極３と接地接
続電極４によって形成されたコプレーナ線路は、信号接
続電極３の幅と信号接続電極３と接地接続電極４の隙間
の幅によって回路２に接続する最適な特性インピーダン
スとなるように調整しているが、回路２の構成によって
は、信号接続電極３を平行に２つ配置し、スロット線路
を形成しても良い。その場合は２つの信号線路３の間隔
を調整することで特性インピーダンスを調整する。信号
接続電極３と接地接続電極４はめっきによって形成した
厚さ１０μｍの金を用い、高周波での損失を少なくする
と同時に、回路２からの放熱を良くしている。溝１０
は、半導体回路基板１をピンセットなどで持った際に信
号接続電極３や接地接続電極４を傷つけないよう、めっ
き厚さ１０μｍより深く、また、深すぎて線路の特性に
影響が出ないよう、線路幅２００μｍより浅い最適な深
さである５０μｍとしている。
高周波特性の良いＧａＡｓ（ガリウム砒素）を用い、能
動素子１３にヘテロジャンクションバイポーラトランジ
スタ（ＨＢＴ）を用い、抵抗、ＭＩＭキャパシタ、スパ
イラルインダクタおよびダイオードなどにより高出力ア
ンプ回路２を構成している。半導体回路基板１は、他の
材料（例えばＡｌＧａＡｓ，ＧａＮ，Ｓｉ，ＳｉＣ，Ｉ
ｎＰ，Ｇｅなど）でも良く、回路２の形成には上記以外
の能動素子（例えばＢＪＴ，ＭＥＳＦＥＴ，ＭＩＳＦＥ
Ｔ，ガンダイオード，ＩＭＰＡＴＴ，アクティブリアク
タンスなど）を用いても良い。信号接続電極３と接地接
続電極４によって形成されたコプレーナ線路は、信号接
続電極３の幅と信号接続電極３と接地接続電極４の隙間
の幅によって回路２に接続する最適な特性インピーダン
スとなるように調整しているが、回路２の構成によって
は、信号接続電極３を平行に２つ配置し、スロット線路
を形成しても良い。その場合は２つの信号線路３の間隔
を調整することで特性インピーダンスを調整する。信号
接続電極３と接地接続電極４はめっきによって形成した
厚さ１０μｍの金を用い、高周波での損失を少なくする
と同時に、回路２からの放熱を良くしている。溝１０
は、半導体回路基板１をピンセットなどで持った際に信
号接続電極３や接地接続電極４を傷つけないよう、めっ
き厚さ１０μｍより深く、また、深すぎて線路の特性に
影響が出ないよう、線路幅２００μｍより浅い最適な深
さである５０μｍとしている。
【００２３】以下に信号接続電極３と接地接続電極４の
形成方法について説明する。
形成方法について説明する。
【００２４】図４は形成途中の電極部分の図である。１
１は半導体回路基板に形成した穴である。図５（ａ）、
図５（ｂ）および図５（ｃ）は電極部分の製造方法を示
す図４のＢ−Ｂ’での断面図および図６（ａ）、図６
（ｂ）、図６（ｃ）および図６（ｄ）は半導体回路基板
に形成した穴の形状を示す図である。
１は半導体回路基板に形成した穴である。図５（ａ）、
図５（ｂ）および図５（ｃ）は電極部分の製造方法を示
す図４のＢ−Ｂ’での断面図および図６（ａ）、図６
（ｂ）、図６（ｃ）および図６（ｄ）は半導体回路基板
に形成した穴の形状を示す図である。
【００２５】まず、図４に示すように、半導体回路基板
１上の回路２を通常の半導体プロセスによって複数個同
時に形成した後、隣接した半導体回路基板の境界部分
（Ｂ-Ｂ'）に穴１１をエッチングによって形成する。穴
１１は少なくとも必要な接続電極の数だけ半導体回路基
板の境界部分に並んでいる。本実施の形態では穴１１の
形成にドライエッチングを用い、最終的な基板厚さと同
じ１００μｍの深さとした。穴１１の形成はウェットエ
ッチングプロセスを用いてもよい。穴１１の大きさは境
界線と直行する方向には溝１０の深さの２倍となる幅１
００μｍ、平行な方向に線路幅と同じ長さ２００μｍの
長方形としている。出来上がった穴１１の断面形状は、
図５（ａ）に示すような順メサになるようにエッチング
ガスの材料や流量、エッチング電力などを調整してい
る。
１上の回路２を通常の半導体プロセスによって複数個同
時に形成した後、隣接した半導体回路基板の境界部分
（Ｂ-Ｂ'）に穴１１をエッチングによって形成する。穴
１１は少なくとも必要な接続電極の数だけ半導体回路基
板の境界部分に並んでいる。本実施の形態では穴１１の
形成にドライエッチングを用い、最終的な基板厚さと同
じ１００μｍの深さとした。穴１１の形成はウェットエ
ッチングプロセスを用いてもよい。穴１１の大きさは境
界線と直行する方向には溝１０の深さの２倍となる幅１
００μｍ、平行な方向に線路幅と同じ長さ２００μｍの
長方形としている。出来上がった穴１１の断面形状は、
図５（ａ）に示すような順メサになるようにエッチング
ガスの材料や流量、エッチング電力などを調整してい
る。
【００２６】次に、通常のフォトプロセスによってパタ
ーンを形成し、給電金属層（図示せず）を蒸着する。本
実施の形態ではフォトレジストを用いてパターンを形成
し、給電金属層にチタン（Ｔｉ）を用いた。穴１１の断
面形状を順メサにしているので穴１１の側面にも問題無
くフォトプロセスができ、蒸着も可能となっている。こ
のとき、穴１１の半導体回路基板の境界線（Ｂ-Ｂ'）と
直行する側面には、めっきされないようにレジストのパ
ターンを形成しておく。
ーンを形成し、給電金属層（図示せず）を蒸着する。本
実施の形態ではフォトレジストを用いてパターンを形成
し、給電金属層にチタン（Ｔｉ）を用いた。穴１１の断
面形状を順メサにしているので穴１１の側面にも問題無
くフォトプロセスができ、蒸着も可能となっている。こ
のとき、穴１１の半導体回路基板の境界線（Ｂ-Ｂ'）と
直行する側面には、めっきされないようにレジストのパ
ターンを形成しておく。
【００２７】そして、電解めっきによって１０μｍの厚
さに金をめっき１５した後、レジストと給電金属層を除
去し図５（ｂ）のような形状とし信号接続電極３と接地
接続電極４を形成した。その後、図５（ｃ）に示すよう
に半導体回路基板の厚さが１００μｍになるまで裏面を
研磨する。最後に、半導体回路基板を境界線（Ｂ-Ｂ'）
で分離すれば図３のような側面に接続電極が形成された
半導体回路基板が出来上がる。
さに金をめっき１５した後、レジストと給電金属層を除
去し図５（ｂ）のような形状とし信号接続電極３と接地
接続電極４を形成した。その後、図５（ｃ）に示すよう
に半導体回路基板の厚さが１００μｍになるまで裏面を
研磨する。最後に、半導体回路基板を境界線（Ｂ-Ｂ'）
で分離すれば図３のような側面に接続電極が形成された
半導体回路基板が出来上がる。
【００２８】本実施の形態では半導体回路基板を１００
μｍまで研磨し半導体回路基板の境界線に穴１１を複数
個並べているので、境界線の強度が非常に弱くなってお
り、容易に、かつ確実に半導体回路基板の境界線（Ｂ-
Ｂ'）で劈開することができる。劈開によって穴１１は
分離され、溝１０となる。本実施の形態では穴１１の半
導体回路基板の境界線（図４のＢ-Ｂ'）と直行する側面
には、めっきされないようにし、劈開の際に溝１０から
金属層がはがれるのを防いでいる。本実施の形態で半導
体回路基板の分離は劈開によって行ったがダイシングに
よって分離してもよい。また、本実施の形態では穴１１
の形状を長方形としているが、図６（ｂ）、（ｃ）およ
び（ｄ）に示すように六角形やひし形、楕円などにすれ
ば、劈開位置をより確実にする効果が得られる。
μｍまで研磨し半導体回路基板の境界線に穴１１を複数
個並べているので、境界線の強度が非常に弱くなってお
り、容易に、かつ確実に半導体回路基板の境界線（Ｂ-
Ｂ'）で劈開することができる。劈開によって穴１１は
分離され、溝１０となる。本実施の形態では穴１１の半
導体回路基板の境界線（図４のＢ-Ｂ'）と直行する側面
には、めっきされないようにし、劈開の際に溝１０から
金属層がはがれるのを防いでいる。本実施の形態で半導
体回路基板の分離は劈開によって行ったがダイシングに
よって分離してもよい。また、本実施の形態では穴１１
の形状を長方形としているが、図６（ｂ）、（ｃ）およ
び（ｄ）に示すように六角形やひし形、楕円などにすれ
ば、劈開位置をより確実にする効果が得られる。
【００２９】また、本実施の形態で誘電体基板５には熱
伝導の良い窒化アルミ（ＡｌＮ）を用いて半導体回路基
板１で生じた熱を効率よく放熱している。伝送線路６と
接地金属７は厚膜焼成プロセスによって形成した厚さ１
５μｍのタングステン（Ｗ）であるが、高周波特性の向
上とはんだの濡れ性を確保する目的で、表面に厚さ１μ
ｍの金（Ａｕ）をめっきによって形成している。また、
金めっきの下地として厚さ１μｍのニッケル（Ｎｉ）め
っきを用いた。整合回路８は、伝送線路６及び接地金属
７と同時に形成したスタブで形成し、外部接続電極９は
誘電体基板５の側面に形成している。整合回路８は、抵
抗、キャパシタ等のチップ部品で形成してもよい。外部
接続電極９は整合回路８によってインピーダンスが５０
Ωになるように整合してあり、他の高周波部品への接続
を容易にしている。
伝導の良い窒化アルミ（ＡｌＮ）を用いて半導体回路基
板１で生じた熱を効率よく放熱している。伝送線路６と
接地金属７は厚膜焼成プロセスによって形成した厚さ１
５μｍのタングステン（Ｗ）であるが、高周波特性の向
上とはんだの濡れ性を確保する目的で、表面に厚さ１μ
ｍの金（Ａｕ）をめっきによって形成している。また、
金めっきの下地として厚さ１μｍのニッケル（Ｎｉ）め
っきを用いた。整合回路８は、伝送線路６及び接地金属
７と同時に形成したスタブで形成し、外部接続電極９は
誘電体基板５の側面に形成している。整合回路８は、抵
抗、キャパシタ等のチップ部品で形成してもよい。外部
接続電極９は整合回路８によってインピーダンスが５０
Ωになるように整合してあり、他の高周波部品への接続
を容易にしている。
【００３０】
【発明の効果】以上のように、本発明によれば、接続電
極が高周波に適したコプレーナ線路を形成している為、
半導体回路基板と配線基板を高周波でも低反射・低損失
に接続することが可能となり、性能を向上することが出
来る。
極が高周波に適したコプレーナ線路を形成している為、
半導体回路基板と配線基板を高周波でも低反射・低損失
に接続することが可能となり、性能を向上することが出
来る。
【００３１】また、表面からのフォトプロセスだけで製
造が可能となり、面倒な裏面プロセスを行う必要がな
く、半導体回路基板を分離する為のダイシング領域やエ
ッチング領域を必要とせず、かつ、接続電極形成の為に
必要な半導体回路基板面積も極めて小さくなるため、飛
躍的に半導体回路基板の小型化ができ、同一ウエハから
の半導体回路基板の取れ数が増加する。さらに、はんだ
付けは半導体回路基板側面の接続電極に行うので、はん
だの量が多すぎても隣の接続電極に広がってショート不
良を起こしにくく、たとえショート不良が起こっても目
視によって容易に発見することが出来、歩留まりの向上
が出来ることから、製造コストを大幅に低下することが
出来る。
造が可能となり、面倒な裏面プロセスを行う必要がな
く、半導体回路基板を分離する為のダイシング領域やエ
ッチング領域を必要とせず、かつ、接続電極形成の為に
必要な半導体回路基板面積も極めて小さくなるため、飛
躍的に半導体回路基板の小型化ができ、同一ウエハから
の半導体回路基板の取れ数が増加する。さらに、はんだ
付けは半導体回路基板側面の接続電極に行うので、はん
だの量が多すぎても隣の接続電極に広がってショート不
良を起こしにくく、たとえショート不良が起こっても目
視によって容易に発見することが出来、歩留まりの向上
が出来ることから、製造コストを大幅に低下することが
出来る。
【図１】本発明による半導体装置の概要を示す全体模式
図である。
図である。
【図２】本発明の図１のＡ−Ａ’における断面図であ
る。
る。
【図３】本発明の接続電極部分の拡大図である。
【図４】本発明の形成途中の接続電極部分を示す図であ
る。
る。
【図５】本発明の接続電極の製造方法を示す断面図であ
る。
る。
【図６】本発明の接続電極部分の形状を示す図である。
【図７】従来の半導体装置の概要を示す図である。
１ 半導体回路基板
２ 回路
３ 信号接続電極
４ 接地接続電極
５ 誘電体基板
６ 伝送線路
７ 接地金属
８ 整合回路
９ 外部接続電極
１０ 半導体回路基板の側面に形成された溝
１１ 半導体回路基板に開けられた穴
１２ はんだ
１３ 能動素子
１４ ダイボンド材
１５ 金メッキ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
H01P 5/08
Claims (9)
- 【請求項１】 半導体回路基板上に形成された回路が少
なくとも一つ以上の接続電極を介して上記半導体回路基
板の外部に設けられた整合回路に接続され、 上記整合回路は上記半導体回路基板上の回路のインピー
ダンスをより高いインピーダンスに変換するものであ
り、 上記接続電極が半導体回路基板の側面に形成されてい
て、かつ、高周波用の伝送線路を形成し、 上記接続電極の特性インピーダンスが上記半導体回路基
板上の回路に最適になるように調整され ていることを特
徴とする半導体装置。 - 【請求項２】 上記半導体回路基板の接続電極がコプレ
ーナ線路を形成していることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 上記半導体回路基板の接続電極がスロッ
ト線路を形成していることを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 上記半導体回路基板上に能動素子を含む
回路が形成されていることを特徴とする請求項１乃至３
のいずれかに記載の半導体装置。 - 【請求項５】 上記半導体回路基板に設けられた接続電
極の少なくとも一部は、上記半導体回路基板側面に設け
られた溝の中に形成されていることを特徴とする請求項
１乃至４のいずれかに記載の半導体装置。 - 【請求項６】 半導体回路基板側面の溝の深さが溝の幅
より浅いことを特徴とする請求項５記載の半導体装置。 - 【請求項７】 上記半導体回路基板側面の溝は、深さの
深い所ほど幅が狭くなっていることを特徴とする請求項
５乃至６のいずれかに記載の半導体装置。 - 【請求項８】 上記半導体回路基板の側面の溝に、この
半導体回路基板の境界線と直交する側面にはめっきしな
いように形成した金属層で、上記接続電極の少なくとも
一部を形成したことを特徴とする請求項５乃至７のいず
れかに記載の半導体装置。 - 【請求項９】 上記半導体回路基板の接続電極は、上記
半導体回路基板に形成された側壁に金属層を有する貫通
孔を分離することによって形成されたことを特徴とする
請求項５乃至８のいずれかに記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21495998A JP3441974B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体装置の構造及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21495998A JP3441974B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体装置の構造及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049256A JP2000049256A (ja) | 2000-02-18 |
| JP3441974B2 true JP3441974B2 (ja) | 2003-09-02 |
Family
ID=16664409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21495998A Expired - Fee Related JP3441974B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体装置の構造及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3441974B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004289590A (ja) * | 2003-03-24 | 2004-10-14 | Kyocera Corp | 高周波用伝送線路 |
| JP5148855B2 (ja) * | 2006-10-16 | 2013-02-20 | 新日本無線株式会社 | 平板回路基板およびそれを用いたガンダイオード発振器 |
| JP5334887B2 (ja) * | 2010-02-22 | 2013-11-06 | 京セラ株式会社 | 電子部品搭載用パッケージおよびそれを用いた電子装置 |
-
1998
- 1998-07-30 JP JP21495998A patent/JP3441974B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000049256A (ja) | 2000-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5614442A (en) | Method of making flip-chip microwave integrated circuit | |
| US3986196A (en) | Through-substrate source contact for microwave FET | |
| US7683480B2 (en) | Methods and apparatus for a reduced inductance wirebond array | |
| US6759599B2 (en) | Circuit board, method for manufacturing same, and high-output module | |
| JPH06125208A (ja) | マイクロ波集積回路およびその製造方法 | |
| US20120025366A1 (en) | Semiconductor device and method for manufacturing the same | |
| US9721909B1 (en) | Hybrid microwave integrated circuit | |
| US11863130B2 (en) | Group III nitride-based radio frequency transistor amplifiers having source, gate and/or drain conductive vias | |
| US11588448B2 (en) | Radio frequency transistor amplifiers having leadframes with integrated shunt inductors and/or direct current voltage source inputs | |
| US11837559B2 (en) | Group III nitride-based radio frequency amplifiers having back side source, gate and/or drain terminals | |
| US6507110B1 (en) | Microwave device and method for making same | |
| US6825809B2 (en) | High-frequency semiconductor device | |
| JP3441974B2 (ja) | 半導体装置の構造及び製造方法 | |
| JP2000068714A (ja) | ミリ波用整合回路および通信モジュール | |
| US6933603B2 (en) | Multi-substrate layer semiconductor packages and method for making same | |
| US9024326B2 (en) | Method and design of an RF thru-via interconnect | |
| JP4054456B2 (ja) | 高周波増幅器 | |
| US11784613B2 (en) | High output power density radio frequency transistor amplifiers in flat no-lead overmold packages | |
| US20240105692A1 (en) | Packaged flip chip radio frequency transistor amplifier circuits | |
| JP2010186962A (ja) | 半導体パッケージおよびその作製方法 | |
| JP2004103819A (ja) | モノリシックマイクロ波集積回路 | |
| WO2021141631A1 (en) | Thermal management package and method | |
| JP2006216672A (ja) | 半導体装置及び半導体装置の製造方法 | |
| CN112117246A (zh) | 半导体装置及其制造方法 | |
| TW201901916A (zh) | 利用背板金屬的中空槽來改善品質因子的半導體元件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |