JP2018077264A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2018077264A
JP2018077264A JP2016216913A JP2016216913A JP2018077264A JP 2018077264 A JP2018077264 A JP 2018077264A JP 2016216913 A JP2016216913 A JP 2016216913A JP 2016216913 A JP2016216913 A JP 2016216913A JP 2018077264 A JP2018077264 A JP 2018077264A
Authority
JP
Japan
Prior art keywords
insulating film
optical waveguide
semiconductor device
layer
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016216913A
Other languages
English (en)
Inventor
飯田　哲也
Tetsuya Iida
哲也 飯田
康▲隆▼ 中柴
Yasutaka Nakashiba
康▲隆▼ 中柴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016216913A priority Critical patent/JP2018077264A/ja
Priority to US15/729,727 priority patent/US10120128B2/en
Publication of JP2018077264A publication Critical patent/JP2018077264A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/136—Integrated optical circuits characterised by the manufacturing method by etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12035—Materials
    • G02B2006/12061—Silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12133—Functions
    • G02B2006/12142—Modulator
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/011—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  in optical waveguides, not otherwise provided for in this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure

Abstract

【課題】半導体装置の製造コストを低減し、かつ、製造歩留りを向上する。
【解決手段】半導体装置は、第１基板ＳＵＢ１と、第１基板ＳＵＢ１の上面に形成された表面絶縁膜ＳＯ１と、表面絶縁膜ＳＯ１上に形成されたＢＯＸ層ＢＸと、ＢＯＸ層ＢＸ上に形成されたＳＯＩ層ＳＬからなる光導波路ＷＧと、光導波路ＷＧを覆うようにＢＯＸ層ＢＸ上に形成された第１層間絶縁膜ＩＤ１と、を有している。さらに、光導波路ＷＧの下方の表面絶縁膜ＳＯ１および第１基板ＳＵＢ１に形成された溝ＴＲと、溝ＴＲの内部に埋め込まれた埋め込み絶縁膜ＳＯ２からなるクラッド層ＣＬと、を有しており、ＢＯＸ層ＢＸの厚さは１μｍ以下であり、光導波路ＷＧとＢＯＸ層ＢＸとの界面から、溝ＴＲの底面までの距離が２μｍ以上である。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、例えば種々の光デバイスを内蔵した半導体装置およびその製造方法に好適に利用できるものである。
真性半導体の半導体層と、半導体層の一部である光導波路と、光導波路の一方の側における半導体層に形成された第１導電型の第１の不純物領域と、光導波路の他方の側における半導体層に形成された第２導電型の第２の不純物領域と、第２の不純物領域の一部を下部電極とするキャパシタと、を有する光半導体装置が、特開２０１２−０２７１９８号公報（特許文献１）に記載されている。
また、埋設される絶縁層の厚さが２００ｎｍ以下であるＳＯＩ基板と、ＳＯＩ基板上にＩＩＩ−Ｖ族化合物半導体材料により形成される光導波路と、光導波路の下側でＳＯＩ基板内に形成され、光導波路内からＳＯＩ基板への光の漏洩を防止するための光漏洩防止層と、を含む光デバイスが、特開２０１５−１９１０３１号公報（特許文献２）に記載されている。
また、光子デバイスが形成され、かつ導波路のコア材料が浅いトレンチ分離領域によって支持基板から光学的に減結合されるシリコンオンインシュレータ基板を提供する方法および構造が、特表２０１５−５２６８８３号公報（特許文献３）に記載されている。
特開２０１２−０２７１９８号公報 特開２０１５−１９１０３１号公報 特表２０１５−５２６８８３号公報
光導波路の伝搬損失を低減するためには、ＳＯＩ（Silicon On Insulator）ウェハを構成するＢＯＸ（Buried Oxide）層の厚さを、例えば２μｍ〜４μｍ程度と厚くする必要がある。しかし、ＢＯＸ層を厚くするにはＢＯＸ層の成膜時間を長くする必要があり、ＳＯＩウェハの製造コストが高くなるという課題があった。また、ＢＯＸ層の厚さを厚くすると、半導体装置の製造過程において、９００℃以上の熱処理によるＳＯＩウェハの反りまたはスリップ、あるいは電荷蓄積による半導体装置の放電破壊なども発生しやすくなり、半導体装置の製造歩留りが低下するという課題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１基板と、第１基板の上面に形成された表面絶縁膜と、表面絶縁膜上に形成されたＢＯＸ層と、ＢＯＸ層上に形成された、ＳＯＩ層からなる光導波路と、光導波路の下方に位置し、ＢＯＸ層と表面絶縁膜との界面から表面絶縁膜および第１基板に形成された溝と、溝の内部に埋め込まれた埋め込み絶縁膜と、を有する。ＢＯＸ層の厚さは、１μｍ以下であり、光導波路とＢＯＸ層との界面から溝の底面までの距離は、２μｍ以上である。
一実施の形態による半導体装置の製造方法は、上面、下面および側面に表面絶縁膜が形成された第１基板を準備する工程と、第１基板の上面側から表面絶縁膜および第１基板を順次加工して、表面絶縁膜および第１基板に溝を形成した後、溝の内部に埋め込み絶縁膜を埋め込み、埋め込み絶縁膜からなるクラッド層を形成する工程と、を含む。さらに、上面にＢＯＸ層が形成された第２基板を準備する工程と、ＢＯＸ層と、第１基板の上面側の表面絶縁膜およびクラッド層とを熱処理により接合して、第１基板と第２基板とを貼り合わせる工程と、第２基板を所定の厚さに加工して、第２基板からなるＳＯＩ層を形成する工程と、を含む。さらに、ＳＯＩ層を加工して、平面視においてクラッド層と重なる領域に、光導波路を形成する工程と、光導波路を覆うように、ＢＯＸ層上に第１層間絶縁膜を形成する工程と、を含む。そして、ＢＯＸ層の厚さは、１μｍ以下であり、光導波路とＢＯＸ層との界面から溝の底面までの距離は、２μｍ以上である。
一実施の形態によれば、半導体装置の製造コストを低減し、かつ、製造歩留りを向上することができる。
実施の形態１による半導体装置（光導波路）の要部断面図である。 実施の形態１によるＳＯＩ基板の製造工程を示す要部断面図である。 図２に続く、ＳＯＩ基板の製造工程中の要部断面図である。 図３に続く、ＳＯＩ基板の製造工程中の要部断面図である。 図４に続く、ＳＯＩ基板の製造工程中の要部断面図である。 図５に続く、ＳＯＩ基板の製造工程中の要部断面図である。 実施の形態１による半導体装置（光導波路）の製造工程を示す要部断面図である。 図７に続く、半導体装置の製造工程中の要部断面図である。 図８に続く、半導体装置の製造工程中の要部断面図である。 実施の形態２による半導体装置（光導波路およびＣＭＯＳデバイス）の要部断面図である。 実施の形態２によるＳＯＩ基板の製造工程を示す要部断面図である。 図１１に続く、ＳＯＩ基板の製造工程中の要部断面図である。 実施の形態２による半導体装置（光導波路およびＣＭＯＳデバイス）の製造工程を示す要部断面図である。 図１３に続く、半導体装置の製造工程中の要部断面図である。 図１４に続く、半導体装置の製造工程中の要部断面図である。 実施の形態３による半導体装置（光変調器および貫通電極）の要部断面図である。 実施の形態３による半導体装置（光変調器および貫通電極）の製造工程を示す要部断面図である。 図１７に続く、半導体装置の製造工程中の要部断面図である。 図１８に続く、半導体装置の製造工程中の要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
＜半導体装置（光導波路）の構造＞
本実施の形態１による半導体装置の構造について、図１を用いて説明する。図１は、本実施の形態１による半導体装置の要部断面図である。ここでは、光デバイスとして、光信号用の光導波路（導波路、伝送線路、光信号線ともいう。）ＷＧを例示する。
図１に示すように、半導体装置にはＳＯＩ基板を用いる。ＳＯＩ基板は、第１基板ＳＵＢ１と、第１基板ＳＵＢ１の上面（第１主面、表面）、側面および下面（第２主面、裏面）に形成された表面絶縁膜ＳＯ１、例えば酸化シリコン膜と、第１基板ＳＵＢ１の上面上に表面絶縁膜ＳＯ１を介して形成されたＢＯＸ層（絶縁膜、絶縁層ともいう。）ＢＸと、ＢＯＸ層ＢＸ上に形成されたＳＯＩ層（半導体層、シリコン層ともいう。）ＳＬと、から構成されている。
第１基板ＳＵＢ１は、単結晶シリコンからなり、その厚さは、例えば５０μｍ〜１００μｍ程度である。表面絶縁膜ＳＯ１の厚さは、例えば０．４μｍ〜１μｍ程度である。ＢＯＸ層ＢＸの厚さは、例えば１μｍ以下である。ＳＯＩ層ＳＬの厚さは、例えば１００ｎｍ〜５００ｎｍが適切な範囲と考えられるが、４００ｎｍを中心値とする範囲が最も好適と考えられる。
光導波路ＷＧは、ＳＯＩ層ＳＬにより構成されている。ここでは、光導波路ＷＧの一例として、矩形光導波路について説明するが、これに限定されるものではなく、例えばリブ（rib）型光導波路などであってもよい。なお、矩形光導波路とは、光が進行する方向と直交する断面が四角形状の導波路である。また、リブ型光導波路とは、光が進行する方向と直交する断面が凸形状の導波路であって、平板の表面に横方向の光を閉じ込める効果を持つ凸部を設けた構造である。
光導波路ＷＧを構成するＳＯＩ層ＳＬは、平板状に加工されており、紙面垂直方向に延在している。従って、光導波路ＷＧ内に導入される光信号は、紙面垂直方向に進行する。光導波路ＷＧの高さ（紙面上下方向）はＳＯＩ層ＳＬの厚さであり、例えば１００ｎｍ〜５００ｎｍ程度である。光導波路ＷＧには不純物が導入されており、その不純物濃度は、例えば１０１５ｃｍ−３〜１０１９ｃｍ−３の範囲であり、代表的な値としては、１０１５ｃｍ−３程度である。
さらに、光導波路ＷＧの下方の表面絶縁膜ＳＯ１および第１基板ＳＵＢ１には、第１基板ＳＵＢ１の上面側から溝ＴＲが形成されている。溝ＴＲは、第１基板ＳＵＢ１の下面には達していない。溝ＴＲの内部には、埋め込み絶縁膜ＳＯ２、例えば酸化シリコン膜が埋め込まれており、埋め込み絶縁膜ＳＯ２によってクラッド層ＣＬが構成されている。ＢＯＸ層ＢＸと表面絶縁膜ＳＯ１との界面から溝ＴＲの深さは、例えば１μｍ以上であり、１μｍ〜３μｍ程度を例示することができる。
そして、ＢＯＸ層ＢＸの厚さと表面絶縁膜ＳＯ１の厚さとの合計の厚さは、例えば１μｍ以上が好ましい。さらに、光導波路ＷＧとＢＯＸ層ＢＸとの界面から溝ＴＲの底面までの距離は、例えば２μｍ以上が好ましい。これにより、光導波路ＷＧの下面と光導波路ＷＧの真下の第１基板ＳＵＢ１との間に、２μｍ以上の厚さの絶縁膜（ＢＯＸ層ＢＸおよびクラッド層ＣＬ）が存在することから、光導波路ＷＧの伝播損失を低減することができる。
光導波路ＷＧは、第１層間絶縁膜ＩＤ１に覆われている。第１層間絶縁膜ＩＤ１は、例えば酸化シリコン膜からなり、その厚さは、例えば１μｍ以上、好ましくは２μｍ以上である。第１層間絶縁膜ＩＤ１上には、第１層目の配線Ｍ１が形成されている。第１層目の配線Ｍ１は、例えばアルミニウム、銅またはアルミニウム−銅合金からなる主導電材料と、主導電材料の下面および上面に形成されたバリアメタルとから構成されている。バリアメタルは、第１層目の配線Ｍ１を構成する主導電材料の金属の拡散防止などのために設けられており、例えばチタン、タンタル、窒化チタンまたは窒化タンタルなどからなる。その厚さは、例えば５ｎｍ〜２０ｎｍ程度である。
第１層間絶縁膜ＩＤ１には、光導波路ＷＧに達する接続孔（コンタクトホールともいう。）ＣＴ１が形成されている。接続孔ＣＴ１の内部には、バリアメタルを介してタングステンを主導電材料とするプラグ（埋め込み電極、埋め込みコンタクトともいう。）ＰＬ１が形成されている。バリアメタルは、プラグＰＬ１を構成する主導電材料の金属の拡散防止などのために設けられており、例えばチタンまたは窒化チタンなどからなる。その厚さは、例えば５ｎｍ〜２０ｎｍ程度である。このプラグＰＬ１を介して光導波路ＷＧと第１層目の配線Ｍ１とが電気的に接続されている。
図示は省略するが、さらに、上層の配線および保護膜などが形成されている。
本実施の形態１によるＳＯＩ基板では、ＢＯＸ層ＢＸの厚さを１μｍ以下としている。これにより、ＢＯＸ層ＢＸの成膜時間が短くなるので、ＳＯＩ基板の製造コストを低減することができる。また、半導体装置の製造過程において、ＢＯＸ層ＢＸの厚さが薄いことから、ＳＯＩ基板に９００℃以上の熱処理が施されても、ＳＯＩ基板の反りまたはスリップの発生を抑制することができる。さらに、電荷蓄積による光デバイスおよび電子デバイスの放電破壊などが発生しにくくなる。これらにより、半導体装置の製造歩留りを向上させることができる。
また、ＢＯＸ層ＢＸの厚さが薄いことから、光導波路ＷＧの伝播遅延が懸念されるが、光導波路ＷＧと第１基板ＳＵＢ１との間には、ＢＯＸ層ＢＸおよび溝ＴＲの内部に埋め込まれたクラッド層ＣＬ（埋め込み絶縁膜ＳＯ２）が存在し、光導波路ＷＧとＢＯＸ層ＢＸとの界面から溝ＴＲの底面までの距離は、２μｍ以上となっている。すなわち、前述したように、光導波路ＷＧと第１基板ＳＵＢ１との間に、２μｍ以上の厚さの絶縁膜が存在することから、光導波路ＷＧと第１基板ＳＵＢ１との間の静電容量を小さく抑えることができるので、光導波路ＷＧの伝播損失を低減することができる。
光導波路ＷＧと第１基板ＳＵＢ１との間に、ＢＯＸ層ＢＸおよびクラッド層ＣＬを設けた場合は、光導波路ＷＧと第１基板ＳＵＢ１との間に、ＢＯＸ層ＢＸのみを設けた場合に比べて、光導波路ＷＧの伝播損失を２０％〜３０％程度低減することができる。
＜ＳＯＩ基板の製造方法＞
本実施の形態１によるＳＯＩ基板の製造方法について、図２〜図６を用いて工程順に説明する。図２〜図６は、本実施の形態１による製造工程中のＳＯＩ基板の要部断面図である。
まず、図２に示すように、単結晶シリコンからなる第１基板ＳＵＢ１（この段階ではウェハと称する平面略円形の基板）を準備する。第１基板ＳＵＢ１の厚さは、例えば７００μｍ〜８００μｍ程度である。次に、第１基板ＳＵＢ１に熱処理を施し、第１基板ＳＵＢ１の上面、下面および側面に表面絶縁膜ＳＯ１、例えば酸化シリコン膜を形成する。表面絶縁膜ＳＯ１の厚さは、例えば０．４μｍ〜１μｍ程度である。
次に、第１基板ＳＵＢ１の上面側の表面絶縁膜ＳＯ１上に絶縁膜、例えば窒化シリコン膜ＳＮを形成した後、レジストマスクを用いて、クラッド層ＣＬが形成される領域の窒化シリコン膜ＳＮをドライエッチング法により除去する。窒化シリコン膜ＳＮの厚さは、例えば１００ｎｍ〜２００ｎｍ程度である。
次に、図３に示すように、窒化シリコン膜ＳＮをマスクとして、表面絶縁膜ＳＯ１および第１基板ＳＵＢ１を順次加工して、第１基板ＳＵＢ１の下面に達しない溝ＴＲを表面絶縁膜ＳＯ１および第１基板ＳＵＢ１に形成する。溝ＴＲは、クラッド層ＣＬが形成される領域、すなわち、後の工程において形成される光デバイス、例えば光導波路ＷＧと平面視において重なるように形成される。窒化シリコン膜ＳＮと表面絶縁膜ＳＯ１との界面からの溝ＴＲの深さは、例えば１μｍ以上であり、例えば１μｍ〜３μｍ程度を例示することができる。
次に、熱酸化法により溝ＴＲの内壁に酸化シリコン膜（図示は省略）を形成する。なお、溝ＴＲの内壁に酸化シリコン膜を形成する前に、第１基板ＳＵＢ１の下面および側面に形成されている表面絶縁膜ＳＯ１を一旦全て除去し、その後、熱酸化法により溝ＴＲの内壁に酸化シリコン膜を形成し、同時に、第１基板ＳＵＢ１の下面および側面に、再度表面絶縁膜ＳＯ１を形成してもよい。その後、溝ＴＲの内部を埋め込むように、窒化シリコン膜ＳＮ上に埋め込み絶縁膜ＳＯ２、例えば酸化シリコン膜を、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。
次に、図４に示すように、埋め込み絶縁膜ＳＯ２および窒化シリコン膜ＳＮを、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨して、窒化シリコン膜ＳＮを除去し、さらに、溝ＴＲの内部に埋め込み絶縁膜ＳＯ２を埋め込むことにより、埋め込み絶縁膜ＳＯ２からなるクラッド層ＣＬを形成する。この際、第１基板ＳＵＢ１の上面上の表面絶縁膜ＳＯ１は除去しない。これにより、第１基板ＳＵＢ１の上面が露出しないようにする。
次に、図５に示すように、単結晶シリコンからなる第２基板ＳＵＢ２（この段階ではウェハと称する平面略円形の基板）を準備する。第２基板ＳＵＢ２の上面（第１主面、表面）上には、ＢＯＸ層ＢＸが形成されている。ＢＯＸ層ＢＸは、例えば酸化シリコン膜からなり、その厚さは、例えば１μｍ以下である。さらに、第２基板ＳＵＢ２の上面から所定の深さ（例えば１００ｎｍ〜５００ｎｍ程度）の領域に、水素がイオン注入されている。図５中、水素がイオン注入された領域を点線で示している。
ＢＯＸ層ＢＸの厚さを、従来使用されている厚さ（例えば２μｍ〜４μｍ程度）よりも薄い、例えば１μｍ以下としたことにより、ＢＯＸ層ＢＸの成膜時間が短くなるので、ＢＯＸ層ＢＸを有する第２基板ＳＵＢ２の製造コストを５０％〜７０％程度に低減することができる。
次に、第２基板ＳＵＢ２をひっくり返して、ＢＯＸ層ＢＸと表面絶縁膜ＳＯ１およびクラッド層ＣＬとを接触させた後、熱処理によりＢＯＸ層ＢＸと表面絶縁膜ＳＯ１およびクラッド層ＣＬとを接合させる。
次に、図６に示すように、水素脆化現象を利用して、水素がイオン注入された領域である切断線に沿って、第２基板ＳＵＢ２の一部を除去して、ＳＯＩ層ＳＬを形成する。ＳＯＩ層ＳＬの厚さは、１００ｎｍ〜５００ｎｍの範囲が好ましく、例えば４００ｎｍ程度である。これにより、第１基板ＳＵＢ１、クラッド層ＣＬ、表面絶縁膜ＳＯ１、ＢＯＸ層ＢＸおよびＳＯＩ層ＳＬから構成されるＳＯＩ基板が完成する。
ここで、光デバイス、例えば光導波路ＷＧの伝播損失を低減するためには、ＢＯＸ層ＢＸの厚さと表面絶縁膜ＳＯ１の厚さとの合計の厚さは、例えば１μｍ以上が好ましく、さらに、ＳＯＩ層ＳＬとＢＯＸ層ＢＸとの界面から溝ＴＲの底面までの距離は、例えば２μｍ以上が好ましい。
＜半導体装置（光導波路）の製造方法＞
本実施の形態１による半導体装置（光導波路）の製造方法について、図７〜図９を用いて工程順に説明する。図７〜図９は、本実施の形態１による製造工程中の半導体装置（光導波路）の要部断面図である。
まず、前述の＜ＳＯＩ基板の製造方法＞により製造したＳＯＩ基板を準備する。すなわち、ＳＯＩ基板は、第１基板ＳＵＢ１、クラッド層ＣＬ、表面絶縁膜ＳＯ１、ＢＯＸ層ＢＸおよびＳＯＩ層ＳＬから構成される。
次に、図７に示すように、ＳＯＩ層ＳＬ上にレジストマスクＲＭ１を形成する。レジストマスクＲＭ１は、ＳＯＩ層ＳＬ上にレジスト膜を塗布した後、そのレジスト膜に対して露光および現像処理を施すことによりパターニングされている。
第１基板ＳＵＢ１には、溝ＴＲに埋め込まれてクラッド層ＣＬが形成されていることから、露光工程においてクラッド層ＣＬのパターン認識が可能となり、露光マスクの位置合わせにクラッド層ＣＬを用いることができる。これにより、クラッド層ＣＬと、後に形成される光導波路ＷＧとの位置合わせを正確に行うことができる。
次に、図８に示すように、レジストマスクＲＭ１を用いて、ＳＯＩ層ＳＬをドライエッチング法により加工して、光導波路ＷＧを形成する。続いて、レジストマスクＲＭ１を除去した後、光導波路ＷＧに不純物を導入する。その不純物濃度は、例えば１０１５ｃｍ−３〜１０１９ｃｍ−３の範囲であり、代表的な値としては、例えば１０１５ｃｍ−３程度である。
光導波路ＷＧは、クラッド層ＣＬの上方に形成されていることから、光導波路ＷＧと第１基板ＳＵＢ１との間には、ＢＯＸ層ＢＸおよびクラッド層ＣＬからなる、２μｍ以上の厚さの絶縁膜が存在する。これにより、光導波路ＷＧと第１基板ＳＵＢ１との間の静電容量を小さく抑えることができるので、光導波路ＷＧの伝播損失を低減することができる。
次に、図９に示すように、光導波路ＷＧを覆うように、ＢＯＸ層ＢＸ上に第１層間絶縁膜ＩＤ１を形成する。第１層間絶縁膜ＩＤ１は、例えば酸化シリコン膜からなり、その厚さは、例えば１μｍ以上、好ましくは２μｍ以上である。続いて、第１層間絶縁膜ＩＤ１の上面を、例えばＣＭＰ法などにより平坦化する。
次に、第１層間絶縁膜ＩＤ１に、光導波路ＷＧに達する接続孔ＣＴ１を形成した後、接続孔ＣＴ１の内部にバリアメタルを介して導電膜を埋め込み、この埋め込まれた導電膜を主導電材料とするプラグＰＬ１を形成する。
次に、第１層間絶縁膜ＩＤ１上に、例えばスパッタリング法などにより、バリアメタル、金属膜（主導電材料）およびバリアメタルを順次堆積し、レジストマスクを用いて、この積層膜をドライエッチング法により加工して、プラグＰＬ１と電気的に接続する第１層目の配線Ｍ１を形成する。第１層目の配線Ｍ１を構成する主導電材料は、例えばアルミニウムなどからなり、バリアメタルは、例えばチタン、タンタル、窒化チタンまたは窒化タンタルなどからなる。
その後、さらに上層の配線および保護膜などを形成する。続いて、第１基板ＳＵＢ１の下面側の表面絶縁膜ＳＯ１を除去し、さらに、第１基板ＳＵＢ１の下面側から研削して、第１基板ＳＵＢ１を、例えば５０μｍ〜１００μｍ程度に薄くする。続いて、第１基板ＳＵＢ１の下面に、再度表面絶縁膜ＳＯ１を形成する。以上の工程により、半導体装置が略完成する。
ここでは、その説明は省略したが、ＳＯＩ基板には、光デバイスに加えて電子デバイスも製造される。電子デバイスの製造では、イオン注入された不純物の活性化などのために、９００℃以上の熱処理がＳＯＩ基板に施される。しかし、９００℃以上の熱処理を施しても、ＢＯＸ層ＢＸの厚さは、例えば１μｍ以下であることから、ＳＯＩ基板の反りまたはスリップの発生を抑制することができる。
また、半導体装置の製造過程においては、静電チャックを備えるドライエッチング装置またはＣＶＤ装置などを用いるが、ＢＯＸ層ＢＸの厚さは、例えば１μｍ以下であることから、電荷蓄積による光デバイスおよび電子デバイスの放電破壊などが発生しににくくなる。これらにより、半導体装置の製造歩留りを向上させることができる。
このように、本実施の形態１では、ＳＯＩ基板を構成するＢＯＸ層ＢＸの厚さを、例えば１μｍ以下と薄くすることにより、ＳＯＩ基板および半導体装置の製造コストを低減することができる。さらに、ＳＯＩ基板の反りまたはスリップ、並びに電荷蓄積による半導体素子の放電破壊などの発生を回避することができるので、半導体装置の製造歩留りが向上する。
また、光導波路ＷＧと第１基板ＳＵＢ１との間には、２μｍ以上の厚さの絶縁膜（ＢＯＸ層ＢＸおよびクラッド層ＣＬ）が形成されていることから、光導波路ＷＧの伝播遅延も回避することができる。
（実施の形態２）
＜半導体装置（光導波路およびＣＭＯＳデバイス）の構造＞
本実施の形態２による半導体装置について、図１０を用いて説明する。図１０は、本実施の形態２による半導体装置の要部断面図である。
ＳＯＩ基板のＢＯＸ層ＢＸの厚さを、例えば１μｍ以下とした場合、電子デバイスにおいて、変調用高周波ノイズが問題となる。そこで、電子デバイス形成領域には、変調用高周波ノイズ対策として、第１基板ＳＵＢ１に不純物をイオン注入した不純物導入領域ＩＰを形成する。
以下に、半導体装置の構造について具体的に説明する。なお、光デバイス、例えば光導波路ＷＧの構成については、前述の実施の形態１と同様であるので、ここでの説明は省略する。また、電子デバイスとして、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを例示し、ｐチャネル型ＭＯＳＦＥＴ（MOS Field Effect Transistor）をｐＭＯＳ、ｎチャネル型ＭＯＳＦＥＴ（MOS Field Effect Transistor）をｎＭＯＳと記載する。
図１０に示すように、電子デバイス、例えばＣＭＯＳデバイスと光デバイスとが混載された半導体装置では、ＢＯＸ層ＢＸ上にＣＭＯＳデバイスが配置される。
ｐＭＯＳは、ＳＯＩ層ＳＬに形成された素子分離ＩＳに囲まれた、ＳＯＩ層ＳＬからなる活性領域に形成され、活性領域にはｎ型ウェルＮＷが形成されている。素子分離ＩＳは、例えば溝の内部に埋め込まれた絶縁膜、例えば酸化シリコン膜により構成される。
ｐＭＯＳ形成領域のＳＯＩ層ＳＬ（ｎ型ウェルＮＷ）の主面には、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩｐが形成されている。さらにその上には、例えば多結晶シリコン膜からなるゲート電極ＧＥｐが形成されている。
ゲート電極ＧＥｐの側壁には、酸化シリコン膜と窒化シリコン膜との積層膜からなるサイドウォールスペーサＳＷが形成されている。
ｐＭＯＳのゲート電極ＧＥｐの両側のＳＯＩ層ＳＬ（ｎ型ウェルＮＷ）には、相対的に低濃度の一対の第１ｐ型不純物領域および相対的に高濃度の一対の第２ｐ型不純物領域が形成されており、第１ｐ型不純物領域と第２ｐ型不純物領域とからｐＭＯＳのソース・ドレインＳＤｐが構成される。第１ｐ型不純物領域は、ゲート電極ＧＥｐの側壁下周辺のｎ型ウェルＮＷに形成され、第２ｐ型不純物領域は、ゲート電極ＧＥｐの側壁から所定の距離（第１ｐ型不純物領域の幅）を離れて形成されている。
ｎＭＯＳは、ＳＯＩ層ＳＬに形成された素子分離ＩＳに囲まれ、ＳＯＩ層ＳＬからなる活性領域に形成され、活性領域にはｐ型ウェルＰＷが形成されている。
ｎＭＯＳ形成領域のＳＯＩ層ＳＬ（ｐ型ウェルＰＷ）の主面には、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩｎが形成されている。さらにその上には、例えば多結晶シリコン膜からなるゲート電極ＧＥｎが形成されている。
ゲート電極ＧＥｎの側壁には、酸化シリコン膜と窒化シリコン膜との積層膜からなるサイドウォールスペーサＳＷが形成されている。
ｎＭＯＳのゲート電極ＧＥｎの両側のＳＯＩ層ＳＬ（ｐ型ウェルＰＷ）には、相対的に低濃度の一対の第１ｎ型不純物領域および相対的に高濃度の一対の第２ｎ型不純物領域が形成されており、第１ｎ型不純物領域と第２ｎ型不純物領域とからｎＭＯＳのソース・ドレインＳＤｎが構成される。第１ｎ型不純物領域は、ゲート電極ＧＥｎの側壁下周辺のｐ型ウェルＰＷに形成され、第２ｎ型不純物領域は、ゲート電極ＧＥｎの側壁から所定の距離（第１ｎ型不純物領域の幅）を離れて形成されている。
さらに、ｐＭＯＳ形成領域およびｎＭＯＳ形成領域の第１基板ＳＵＢ１には、第１基板ＳＵＢ１の上面から所定の深さを有し、第１基板ＳＵＢ１の不純物濃度よりも高い不純物濃度を有する不純物導入領域ＩＰが形成されている。不純物導入領域ＩＰは、第１基板ＳＵＢ１に不純物、例えばリンまたはボロンなどをイオン注入することにより形成され、不純物導入領域ＩＰには、トラップ準位が形成されている。
ｐＭＯＳ形成領域およびｎＭＯＳ形成領域の第１基板ＳＵＢ１に、不純物導入領域ＩＰを形成することにより、高周波電流が第１基板ＳＵＢ１に流れるのを防止することができるので、ＣＭＯＳデバイスに及ぼす変調用高周波ノイズの影響を低減することができる。
さらに、ｐＭＯＳおよびｎＭＯＳを覆うように、第１層間絶縁膜ＩＤ１が形成されている。そして、第１層間絶縁膜ＩＤ１に形成された接続孔ＣＴ１の内部に埋め込まれたプラグＰＬ１を介して、第１層目の配線Ｍ１が、ｐＭＯＳのソース・ドレインＳＤｐおよびｎＭＯＳのソース・ドレインＳＤｎにそれぞれ電気的に接続されている。図示は省略するが、第１層目の配線Ｍ１は、ｐＭＯＳのゲート電極ＧＥｐおよびｎＭＯＳのゲート電極ＧＥｎにそれぞれ電気的に接続されている。
図示は省略するが、さらに、上層の配線および保護膜などが形成されている。
＜ＳＯＩ基板の製造方法＞
本実施の形態２による半導体装置の製造方法について、図１１および図１２を用いて工程順に説明する。図１１および図１２は、本実施の形態２による製造工程中の半導体装置の要部断面図である。
前述の実施の形態１と同様にして、第１基板ＳＵＢ１の上面、下面および側面に表面絶縁膜ＳＯ１、例えば酸化シリコン膜を形成した後、第１基板ＳＵＢ１の上面側の表面絶縁膜ＳＯ１上に絶縁膜、例えば窒化シリコン膜ＳＮからなるマスクを形成する（図２参照）。続いて、窒化シリコン膜ＳＮをマスクとして、溝ＴＲを表面絶縁膜ＳＯ１および第１基板ＳＵＢ１に形成する（図３参照）。
次に、図１１に示すように、窒化シリコン膜ＳＮ上にレジストマスクＲＭ２を形成した後、電子デバイス形成領域の第１基板ＳＵＢ１に不純物、例えばリンまたはボロンをイオン注入する。続いて、第１基板ＳＵＢ１にイオン注入された不純物を活性化させるための熱処理を行うことにより、不純物導入領域ＩＰを形成する。なお、この熱処置は、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを貼り合わせる熱処理、または半導体装置（ＣＭＯＳデバイスなど）の製造過程における熱処理と併用してもよい。
その後、前述の実施の形態１と同様にして、溝ＴＲの内部に埋め込み絶縁膜ＳＯ２、例えば酸化シリコン膜を埋め込むことにより、クラッド層ＣＬを形成した後（図４参照）、ＢＯＸ層ＢＸが形成された第２基板ＳＵＢ２を貼り合わせ（図５参照）、さらに、第２基板ＳＵＢ２の一部を除去して、ＳＯＩ層ＳＬを形成する（図６参照）。
これにより、図１２に示すように、不純物導入領域ＩＰが形成された第１基板ＳＵＢ１、クラッド層ＣＬ、表面絶縁膜ＳＯ１、ＢＯＸ層ＢＸおよびＳＯＩ層ＳＬから構成されるＳＯＩ基板が完成する。
＜半導体装置（光導波路およびＣＭＯＳデバイス）の製造方法＞
本実施の形態２による半導体装置（光導波路およびＣＭＯＳデバイス）の製造方法について、図１３〜図１５を用いて工程順に説明する。図１３〜図１５は、本実施の形態２による製造工程中の半導体装置（光導波路およびＣＭＯＳデバイス）の要部断面図である。光導波路の製造方法は、前述の実施の形態１と同様であるので、重複する部分の説明は省略する。
まず、前述の＜ＳＯＩ基板の製造方法＞により製造したＳＯＩ基板を準備する。すなわち、ＳＯＩ基板は、不純物導入領域ＩＰが形成された第１基板ＳＵＢ１、クラッド層ＣＬ、表面絶縁膜ＳＯ１、ＢＯＸ層ＢＸおよびＳＯＩ層ＳＬから構成される。
次に、図１３に示すように、ＳＯＩ層ＳＬ上に形成されたレジストマスクを用いて、ＳＯＩ層ＳＬをドライエッチング法により加工して、光デバイス形成領域に光導波路ＷＧを形成し、電子デバイス形成領域にＳＯＩ層ＳＬを残す。
次に、電子デバイス形成領域に、素子分離ＩＳを形成する。素子分離ＩＳは、ＳＯＩ層ＳＬに溝を形成し、この溝の内部に絶縁膜、例えば酸化シリコン膜を埋め込むことにより形成される。
次に、上記レジストマスクを除去した後、光デバイス形成領域の光導波路ＷＧに不純物を導入し、電子デバイスのｐＭＯＳ形成領域のＳＯＩ層ＳＬにｎ型不純物を導入してｎ型ウェルＮＷを形成し、電子デバイスのｎＭＯＳ形成領域のＳＯＩ層ＳＬにｐ型不純物を導入してｐ型ウェルＰＷを形成する。
次に、図１４に示すように、ｐＭＯＳ形成領域およびｎＭＯＳ形成領域のＳＯＩ層ＳＬの上面にゲート絶縁膜ＧＩｐおよびゲート絶縁膜ＧＩｎをそれぞれ形成する。ゲート絶縁膜ＧＩｐ，ＧＩｎは、例えば酸化シリコン膜からなる。続いて、ゲート絶縁膜ＧＩｐ，ＧＩｎ上に、例えばＣＶＤ法により多結晶シリコン膜を堆積した後、レジストマスクを用いて、この多結晶シリコン膜をドライエッチンング法により加工して、ｐＭＯＳのゲート電極ＧＥｐおよびｎＭＯＳのゲート電極ＧＥｎを形成する。
次に、ゲート電極ＧＥｐをマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンをｎ型ウェルＮＷにイオン注入してゲート電極ＧＥｐの両側のｎ型ウェルＮＷに一対の第１ｐ型不純物領域Ｄｐ１を形成する。同様に、ゲート電極ＧＥｎをマスクとしてｎ型不純物、例えばリンまたはヒ素をｐ型ウェルＰＷにイオン注入してゲート電極ＧＥｎの両側のｐ型ウェルＰＷに一対の第１ｎ型不純物領域Ｄｎ１を形成する。
次に、ゲート電極ＧＥｐおよびゲート電極ＧＥｎのそれぞれの側壁に、酸化シリコン膜と窒化シリコン膜との積層膜からなるサイドウォールスペーサＳＷを形成する。
次に、ゲート電極ＧＥｐおよびサイドウォールスペーサＳＷをマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンをｎ型ウェルＮＷにイオン注入してゲート電極ＧＥｐの両側のｎ型ウェルＮＷに一対の第２ｐ型不純物領域Ｄｐ２を形成する。同様に、ゲート電極ＧＥｎおよびサイドウォールスペーサＳＷをマスクとしてｎ型不純物、例えばリンまたはヒ素をｐ型ウェルＰＷにイオン注入してゲート電極ＧＥｎの両側のｐ型ウェルＰＷに一対の第２ｎ型不純物領域Ｄｎ２を形成する。
その後、熱処理を施して、ｐＭＯＳ形成領域およびｎＭＯＳ形成領域にイオン注入された不純物を活性化させる。これにより、ｐＭＯＳの第１ｐ型不純物領域Ｄｐ１および第２ｐ型不純物領域Ｄｐ２からなるソース・ドレインＳＤｐが形成され、ｎＭＯＳの第１ｎ型不純物領域Ｄｎ１および第２ｎ型不純物領域Ｄｎ２からなるソース・ドレインＳＤｎが形成される。
次に、図１５に示すように、光デバイス形成領域の光導波路ＷＧ、並びに電子デバイス形成領域のｐＭＯＳおよびｎＭＯＳを覆うように、ＢＯＸ層ＢＸ上に第１層間絶縁膜ＩＤ１を形成する。第１層間絶縁膜ＩＤ１は、例えば酸化シリコン膜からなり、その厚さは、例えば１μｍ以上、好ましくは２μｍ以上である。続いて、第１層間絶縁膜ＩＤ１の上面を、例えばＣＭＰ法などにより平坦化する。
次に、第１層間絶縁膜ＩＤ１に、光導波路ＷＧ、ｐＭＯＳのソース・ドレインＳＤｐおよびゲート電極ＧＥｐ、並びにｎＭＯＳのソース・ドレインＳＤｎおよびゲート電極ＧＥｎにそれぞれ達する接続孔ＣＴ１を形成する。続いて、接続孔ＣＴ１の内部にバリアメタルを介して導電膜を埋め込み、この埋め込まれた導電膜を主導電材料とするプラグＰＬ１を形成する。
次に、第１層間絶縁膜ＩＤ１上に、例えばスパッタリング法などにより、バリアメタル、金属膜（主導電材料）およびバリアメタルを順次堆積し、レジストマスクを用いて、この積層膜をドライエッチング法により加工して、プラグＰＬ１と電気的に接続する第１層目の配線Ｍ１を形成する。第１層目の配線Ｍ１を構成する主導電材料は、例えばアルミニウムなどからなり、バリアメタルは、例えばチタン、タンタル、窒化チタンまたは窒化タンタルなどからなる。
その後、さらに上層の配線および保護膜などを形成することにより、半導体装置が略完成する。
このように、本実施の形態２では、電子デバイス形成領域の第１基板ＳＵＢ１に相対的に高濃度の不純物導入領域ＩＰを形成することにより、ＳＯＩ基板を構成するＢＯＸ層ＢＸの厚さを、例えば１μｍ以下と薄くしても、電子デバイスに及ぼす変調用高周波ノイズの影響を低減することができるので、半導体装置の信頼度が向上する。
（実施の形態３）
＜半導体装置（光変調器および蓄積電荷取り出し、および放熱電極）の構造＞
本実施の形態３による半導体装置の構造について、図１６を用いて説明する。図１６は、本実施の形態３による半導体装置の要部断面図である。ここでは、光デバイスとして、電源供給のための貫通電極ＴＥ１をＳＯＩ基板に備えたｐｉｎ構造の光変調器ＰＣを例示し、さらに、蓄積電荷取り出し、および放熱電極（貫通電極ＴＥ２）を備えた光導波路ＷＧを例示する。
以下に、半導体装置の構造について具体的に説明する。
まず、光変調器ＰＣについて説明する。
図１６に示すように、光変調器ＰＣは、第１基板ＳＵＢ１の上面側に、ＢＯＸ層ＢＸを介して形成されたＳＯＩ層ＳＬにより構成されている。
光変調器ＰＣは、紙面垂直方向に延在しており、紙面垂直方向と直交する紙面左右方向で見た場合、その中央部に光導波路（コア層ともいう。）ＷＯが形成されている。従って、光導波路ＷＯ内に導入される光信号は、紙面垂直方向に進行する。光導波路ＷＯは、真性半導体、すなわちｉ（intrinsic）型の半導体により形成されている。
光導波路ＷＯの一方の側（紙面左側）におけるＳＯＩ層ＳＬには、ｐ型の不純物が導入されて、ｐ型の半導体ＰＲが形成されている。このｐ型の半導体ＰＲは、光導波路ＷＯと並行するように形成されている。また、光導波路ＷＯの他方の側（紙面右側）におけるＳＯＩ層ＳＬには、ｎ型の不純物が導入されて、ｎ型の半導体ＮＲが形成されている。このｎ型の半導体ＮＲは、光導波路ＷＯと並行するように形成されている。すなわち、ｐ型の半導体ＰＲとｎ型の半導体ＮＲとの間の半導体層ＳＬが、真性半導体からなる光導波路ＷＯとなっており、ｐｉｎ構造が形成されている。
光変調器ＰＣは、第１層間絶縁膜ＩＤ１により覆われている。また、その詳細は後述するが、ｐ型の半導体ＰＲおよびｎ型の半導体ＮＲには、ＳＯＩ基板を貫通する貫通電極ＴＥ１がそれぞれ接続されている。
ｐ型の半導体ＰＲおよびｎ型の半導体ＮＲに印加される電圧により、真性半導体からなる光導波路ＷＯ内のキャリア密度が変化して、その領域の屈折率が変化する。これにより、光変調器ＰＣを伝搬する光に対する実効的な屈折率が変化して、光変調器ＰＣから出力される光の位相を変化させることができる。
光導波路ＷＯの下方の表面絶縁膜ＳＯ１および第１基板ＳＵＢ１には、第１基板ＳＵＢ１の上面側から溝ＴＲが形成されている。溝ＴＲは、第１基板ＳＵＢ１の下面には達していない。溝ＴＲの内部には埋め込み絶縁膜ＳＯ２、例えば酸化シリコン膜が埋め込まれており、埋め込み絶縁膜ＳＯ２によってクラッド層ＣＬが構成されている。ＢＯＸ層ＢＸと表面絶縁膜ＳＯ１との界面からの溝ＴＲの深さは、例えば１μｍ以上であり、１μｍ〜３μｍ程度を例示することができる。
そして、ＢＯＸ層ＢＸの厚さと表面絶縁膜ＳＯ１の厚さとの合計の厚さは、例えば１μｍ以上が好ましい。さらに、光導波路ＷＯとＢＯＸ層ＢＸとの界面から溝ＴＲの底面までの距離は、例えば２μｍ以上が好ましい。これにより、前述の実施の形態１において述べたように、光導波路ＷＯの伝播損失を低減することができる。
さらに、ＢＯＸ層ＢＸ、第１基板ＳＵＢ１、並びに第１基板ＳＵＢ１の上面および下面にそれぞれ形成された表面絶縁膜ＳＯ１を貫通し、ｐ型の半導体ＰＲおよびｎ型の半導体ＮＲにそれぞれ達する第１貫通穴ＴＮ１が形成されている。第１貫通穴ＴＮ１の側面には絶縁膜ＩＬ１が形成されている。絶縁膜ＩＬ１の厚さは、例えば０．５μｍ程度である。
第１貫通穴ＴＮ１の内部にはバリアメタルを介して銅めっき膜が形成されており、バリアメタルおよび銅めっき膜によって貫通電極ＴＥ１が構成されている。バリアメタルは、例えばチタン、タンタル、窒化チタンまたは窒化タンタルなどからなる。
第１基板ＳＵＢ１の下面に形成された表面絶縁膜ＳＯ１は、ＳＯＩ基板の裏面からの金属汚染を防止する保護膜として機能し、第１貫通穴ＴＮ１の側面に形成された絶縁膜ＩＬ１は、貫通電極ＴＥ１からの金属汚染を防止する保護膜として機能する。また、この絶縁膜ＩＬ１は、貫通電極ＴＥ１と第１基板ＳＵＢ１とを絶縁分離する機能も果たす。
第１基板ＳＵＢ１の下面側には、貫通電極ＴＥ１と電気的に接続する裏面電極ＲＥ１が形成されている。裏面電極ＲＥ１は、例えばアルミニウム、銅またはアルミニウム−銅合金からなる主導電材料と、主導電材料の下面および上面に形成されたバリアメタルとから構成されている。バリアメタルは、裏面電極ＲＥ１を構成する主導電材料の金属の拡散防止などのために設けられており、例えばチタン、タンタル、窒化チタンまたは窒化タンタルなどからなる。
次に、蓄積電荷取り出し、および放熱電極について説明する。
図１６に示すように、蓄積電荷取り出し、および放熱電極は、ＳＯＩ基板を貫通する第２貫通電極ＴＥ２によって構成され、光導波路ＷＧの下面に電気的に接続されている。光導波路ＷＧの構成については、前述の実施の形態１と同様であるので、ここでの説明は省略する。
ＢＯＸ層ＢＸ、第１基板ＳＵＢ１、並びに第１基板ＳＵＢ１の上面および下面にそれぞれ形成された表面絶縁膜ＳＯ１を貫通し、光導波路ＷＧの下面に達する第２貫通穴ＴＮ２が形成されている。第２貫通穴ＴＮ２の側面には絶縁膜ＩＬ２が形成されている。絶縁膜ＩＬ２の厚さは、例えば０．５μｍ程度である。
第２貫通穴ＴＮ２の内部にはバリアメタルを介して銅めっき膜が形成されており、バリアメタルおよび銅めっき膜によって貫通電極ＴＥ２が構成されている。バリアメタルは、例えばチタン、タンタル、窒化チタンまたは窒化タンタルなどからなる。
第１基板ＳＵＢ１の下面に形成された表面絶縁膜ＳＯ１は、ＳＯＩ基板の裏面からの金属汚染を防止する保護膜として機能し、第２貫通穴ＴＮ２の側面に形成された絶縁膜ＩＬ２は、貫通電極ＴＥ２からの金属汚染を防止する保護膜として機能する。また、この絶縁膜ＩＬ２は、貫通電極ＴＥ２と第１基板ＳＵＢ１とを絶縁分離する機能も果たす。
第１基板ＳＵＢ１の下面側には、貫通電極ＴＥ２と電気的に接続する裏面電極ＲＥ２が形成されている。裏面電極ＲＥ２は、例えばアルミニウム、銅またはアルミニウム−銅合金からなる主導電材料と、主導電材料の下面および上面に形成されたバリアメタルとから構成されている。バリアメタルは、裏面電極ＲＥ２を構成する主導電材料の金属の拡散防止などのために設けられており、例えばチタン、タンタル、窒化チタンまたは窒化タンタルなどからなる。
このように、光導波路ＷＧの上面側には、光導波路ＷＧの上面と電気的に接続する第１層目の配線Ｍ１が形成され、光導波路ＷＧの下面側には、光導波路ＷＧの下面と電気的に接続する貫通電極ＴＥ２（蓄積電荷取り出し、および放熱電極）が形成されている。従って、光導波路ＷＧを介して電気的に接続される第１層目の配線Ｍ１と貫通電極ＴＥ２との間に電圧を印加することにより、ＳＯＩ基板に蓄積された電荷、および変調などに用いられる熱を容易に取り除くことができる。
但し、貫通電極ＴＥ１，ＴＥ２を形成したことによる第１基板ＳＵＢ１の電位変動が懸念される。この場合は、第１基板ＳＵＢ１の電位を固定する固定電極部ＣＦを形成する。
図１６に示すように、第１基板ＳＵＢ１の上面から所定の深さを有し、第１基板ＳＵＢ１の不純物濃度よりも高い不純物濃度を有する不純物導入領域ＩＰＣが形成されている。不純物導入領域ＩＰＣは、第１基板ＳＵＢ１に不純物をイオン注入することにより形成される。
不純物導入領域ＩＰＣ上の表面絶縁膜ＳＯ１、ＢＯＸ層ＢＸおよび第１層間絶縁膜ＩＤ１には、不純物導入領域ＩＰＣに達する接続孔ＣＴ２が形成されており、接続孔ＣＴ２の内部には、バリアメタルを介してタングステンを主導電材料とするプラグＰＬ２が形成されている。このプラグＰＬ２を介して不純物導入領域ＩＰＣと、第１層目の配線Ｍ１と同層の電極配線ＭＬとが電気的に接続されている。電極配線ＭＬに電位を加えることにより、第１基板ＳＵＢ１の電位を固定することができる。
＜半導体装置（光変調器および蓄積電荷取り出し、および放熱電極）の製造方法＞
本実施の形態３による半導体装置（光変調器および蓄積電荷取り出し、および放熱電極）の製造方法について、図１７〜図１９を用いて工程順に説明する。図１７〜図１９は、本実施の形態３による製造工程中の半導体装置（光変調器および蓄積電荷取り出し、および放熱電極）の要部断面図である。
まず、例えば前述の実施の形態１において例示した＜ＳＯＩ基板の製造方法＞により製造したＳＯＩ基板を準備する。すなわち、ＳＯＩ基板は、第１基板ＳＵＢ１、クラッド層ＣＬ、表面絶縁膜ＳＯ１、ＢＯＸ層ＢＸおよびＳＯＩ層ＳＬから構成される。
次に、図１７に示すように、ＳＯＩ層ＳＬ上に形成されたレジストマスクを用いて、ＳＯＩ層ＳＬをドライエッチング法により加工して、光導波路ＷＧ用のＳＯＩ層ＳＬおよび光変調器ＰＣ用のＳＯＩ層ＳＬを形成する。
次に、上記レジストマスクを除去した後、光導波路ＷＧ用のＳＯＩ層ＳＬに所定の不純物を導入する。また、光変調器ＰＣ用のＳＯＩ層ＳＬの一部（ｐ型の半導体ＰＲが形成される部分）にｐ型不純物を導入し、他の一部（ｎ型の半導体ＮＲが形成される部分）にｎ型不純物を導入する。これにより、光導波路ＷＧ、並びに光導波路ＷＯ、光導波路ＷＯを挟んで一方の側に位置するｐ型の半導体ＰＲおよび他方の側に位置するｎ型の半導体ＮＲからなるｐｉｎ構造の光変調器ＰＣが形成される。
次に、図１８に示すように、イオン注入法により第１基板ＳＵＢ１の所定の領域に不純物を導入して、第１基板ＳＵＢ１の電位を固定するための不純物導入領域ＩＰＣを形成する。
次に、光導波路ＷＧおよび光変調器ＰＣを覆うように、ＢＯＸ層ＢＸ上に第１層間絶縁膜ＩＤ１を形成する。第１層間絶縁膜ＩＤ１は、例えば酸化シリコン膜からなり、その厚さは、例えば１μｍ以上、好ましくは２μｍ以上である。続いて、第１層間絶縁膜ＩＤ１の上面を、例えばＣＭＰ法などにより平坦化する。
次に、第１層間絶縁膜ＩＤ１に、光導波路ＷＧに達する接続孔ＣＴ１を形成する。同時に、第１層間絶縁膜ＩＤ１、ＢＯＸ層ＢＸおよび表面絶縁膜ＳＯ１に、不純物導入領域ＩＰＣに達する接続孔ＣＴ２を形成する。続いて、接続孔ＣＴ１，ＣＴ２の内部にバリアメタルを介して導電膜を埋め込み、この埋め込まれた導電膜を主導電材料とするプラグＰＬ１，ＰＬ２を形成する。
次に、第１層間絶縁膜ＩＤ１上に、例えばスパッタリング法などにより、バリアメタル、金属膜（主導電材料）およびバリアメタルを順次堆積し、レジストマスクを用いて、この積層膜をドライエッチング法により加工して、プラグＰＬ１と電気的に接続する第１層目の配線Ｍ１およびプラグＰＬ２と電気的に接続する電極配線ＭＬを形成する。第１層目の配線Ｍ１および電極配線ＭＬを構成する主導電材料は、例えばアルミニウムなどからなり、バリアメタルは、例えばチタン、タンタル、窒化チタンまたは窒化タンタルなどからなる。
第１層目の配線Ｍ１は、プラグＰＬ１を介して光導波路ＷＧと電気的に接続し、電極配線ＭＬは、プラグＰＬ２を介して不純物導入領域ＩＰＣと電気的に接続する。
その後、さらに上層の配線および保護膜などを形成する。続いて、第１基板ＳＵＢ１の下面側の表面絶縁膜ＳＯ１を除去し、さらに、第１基板ＳＵＢ１の下面側から研削して、第１基板ＳＵＢ１を、例えば５０μｍ〜１００μｍ程度に薄くする。続いて、第１基板ＳＵＢ１の下面に、再度表面絶縁膜ＳＯ１を形成する。以上の工程により、半導体装置が略完成する。
次に、図１９に示すように、第１基板ＳＵＢ１の下面に形成された表面絶縁膜ＳＯ１上にレジストマスクを形成し、このレジストマスクを用いて、表面絶縁膜ＳＯ１、第１基板ＳＵＢ１およびＢＯＸ層ＢＸを、ドライエッチング法により加工する。これにより、表面絶縁膜ＳＯ１、第１基板ＳＵＢ１およびＢＯＸ層ＢＸに、光変調器ＰＣのｐ型の半導体ＰＲおよびｎ型の半導体ＮＲにそれぞれ達する第１貫通穴ＴＮ１、並びに光導波路ＷＧの一部に達する第２貫通穴ＴＮ２を形成する。
ＢＯＸ層ＢＸの厚さは、１μｍ以下であることから、ＢＯＸ層ＢＸの加工は容易であり、製造時間を短縮することができる。
次に、第１貫通穴ＴＮ１の底面および側面、並びに第２貫通穴ＴＮ２の底面および側面を含むＳＯＩ基板の裏面上に絶縁膜ＩＬを形成する。絶縁膜ＩＬは、例えばプラズマＣＶＤ法により形成された酸化シリコン膜であり、その厚さは、例えば０．５μｍ程度である。
次に、異方性のドライエッチング法により、第１貫通穴ＴＮ１および第２貫通穴ＴＮ２の底面、並びにＳＯＩ基板の裏面上の絶縁膜ＩＬを除去して、第１貫通穴ＴＮ１の側面および第２貫通穴ＴＮ２の側面のみに絶縁膜ＩＬを残す。
次に、ＳＯＩ基板の裏面上にバリアメタルを形成した後、バリアメタル上に銅のシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。バリアメタルは、例えばチタン、タンタル、窒化チタンまたは窒化タンタルなどからなる。続いて、第１貫通穴ＴＮ１および第２貫通穴ＴＮ２の内部以外の銅めっき膜、シード層およびバリアメタルを、例えばＣＭＰ法により除去して、第１貫通穴ＴＮ１の内部に銅めっき膜を主導電材料とする貫通電極ＴＥ１を形成し、第２貫通穴ＴＮ２の内部に銅めっき膜を主導電材料とする貫通電極ＴＥ２を形成する。
次に、貫通電極ＴＥ１，ＴＥ２に電気的に接続するように、ＳＯＩ基板の裏面上にバリアメタルを形成し、さらに、例えばアルミニウム、銅またはアルミニウム−銅合金からなる主導電材料およびバリアメタルを順次堆積する。主導電材料の下面および上面に形成されたバリアメタルは、例えばチタン、タンタル、窒化チタンまたは窒化タンタルなどからなる。
その後、バリアメタル／主導電材料／バリアメタル積層膜を、レジストマスクを用いて、ドライエッチング法により加工して、上記積層膜からなり、貫通電極ＴＥ１に電気的に接続する裏面電極ＲＥ１および貫通電極ＴＥ２に電気的に接続する裏面電極ＲＥ２を形成する。以上の工程により、半導体装置が略完成する。
このように、本実施の形態３によれば、光導波路ＷＧの下面側に、蓄積電荷取り出し、および放熱電極として機能する貫通電極ＴＥ２を形成している。従って、第１層目の配線Ｍ１と貫通電極ＴＥ２との間に電圧を印加することにより、ＳＯＩ基板に蓄積した電荷、および変調に用いた熱を電極に容易に取り出すことができるので、半導体装置の信頼性が向上する。また、ＢＯＸ層ＢＸの厚さが、１μｍ以下と薄いことから、貫通電極ＴＥ１，ＴＥ２およびプラグＰＬ２を形成する工程において、ＢＯＸ層ＢＸを貫通する第１貫通穴ＴＮ１、第２貫通穴ＴＮ２および接続孔ＣＴ２の加工が容易となり、半導体装置の製造時間を短縮することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＸ ＢＯＸ層
ＣＦ 固定電極部
ＣＬ クラッド層
ＣＴ１，ＣＴ２ 接続孔
Ｄｎ１ 第１ｎ型不純物領域
Ｄｎ２ 第２ｎ型不純物領域
Ｄｐ１ 第１ｐ型不純物領域
Ｄｐ２ 第２ｐ型不純物領域
ＧＥｎ，ＧＥｐ ゲート電極
ＧＩｎ，ＧＩｐ ゲート絶縁膜
ＩＤ１ 第１層間絶縁膜
ＩＬ，ＩＬ１，ＩＬ２ 絶縁膜
ＩＰ，ＩＰＣ 不純物導入領域
ＩＳ 素子分離
Ｍ１ 第１層目の配線
ＭＬ 電極配線
ＮＲ ｎ型の半導体
ＮＷ ｎ型ウェル
ＰＣ 光変調器
ＰＬ１，ＰＬ２ プラグ
ＰＲ ｐ型の半導体
ＰＷ ｐ型ウェル
ＲＥ１，ＲＥ２ 裏面電極
ＲＭ１，ＲＭ２ レジストマスク
ＳＤｎ，ＳＤｐ ソース・ドレイン
ＳＬ ＳＯＩ層
ＳＮ 窒化シリコン膜
ＳＯ１ 表面絶縁膜
ＳＯ２ 埋め込み絶縁膜
ＳＵＢ１ 第１基板
ＳＵＢ２ 第２基板
ＳＷ サイドウォールスペーサ
ＴＥ１，ＴＥ２ 貫通電極
ＴＮ１ 第１貫通穴
ＴＮ２ 第２貫通穴
ＴＲ 溝
ＷＧ，ＷＯ 光導波路

Claims (15)

  1. 半導体基板と、
    前記半導体基板の上面および下面にそれぞれ形成された第１絶縁膜および第２絶縁膜と、
    前記第１絶縁膜上に形成された第３絶縁膜と、
    前記第３絶縁膜上に形成された、半導体層からなる光導波路と、
    前記光導波路の下方に位置し、前記第１絶縁膜および前記半導体基板に、前記第３絶縁膜と前記第１絶縁膜との界面から第１深さを有して形成された溝と、
    前記溝の内部に埋め込まれた第４絶縁膜と、
    を有し、
    前記第３絶縁膜の厚さが、１μｍ以下であり、
    前記光導波路と前記第３絶縁膜との界面から前記溝の底面までの距離が、２μｍ以上である、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１絶縁膜の厚さと前記第３絶縁膜の厚さとの合計の厚さは、１μｍ以上である、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１絶縁膜および前記第２絶縁膜の厚さは、０．４μｍ以上、かつ、１μｍ以下である、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記光導波路が形成されていない領域に、前記半導体基板の上面から第２深さを有して形成された、トラップ準位を有する第１不純物領域、
    をさらに有する、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第３絶縁膜、前記第１絶縁膜、前記半導体基板および前記第２絶縁膜を貫通し、前記光導波路の下面に達する貫通穴と、
    前記貫通穴の側面に形成された第５絶縁膜と、
    前記貫通穴の内部に前記第５絶縁膜を介して埋め込まれ、前記光導波路と電気的に接続する貫通電極と、
    をさらに有する、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記光導波路を覆うように、前記第３絶縁膜上に形成された第６絶縁膜と、
    前記第６絶縁膜を貫通し、前記光導波路の上面に達する第１接続孔と、
    前記第６絶縁膜上に形成され、前記第１接続孔を通じて前記光導波路と電気的に接続する第１電極と、
    をさらに有する、半導体装置。
  7. 請求項５記載の半導体装置において、
    前記光導波路が形成されていない領域に、前記半導体基板の上面から第３深さを有して形成された第２不純物領域と、
    前記光導波路を覆うように、前記第３絶縁膜上に形成された第７絶縁膜と、
    前記第１絶縁膜、前記第３絶縁膜および前記第７絶縁膜を貫通し、前記第２不純物領域に達する第２接続孔と、
    前記第７絶縁膜上に形成され、前記第２接続孔を通じて前記第２不純物領域と電気的に接続する第２電極と、
    をさらに有する、半導体装置。
  8. （ａ）上面に第１絶縁膜が形成され、下面に第２絶縁膜が形成された第１半導体基板と、上面に第３絶縁膜が形成された第２半導体基板を準備する工程、
    （ｂ）前記第１絶縁膜および前記第１半導体基板を順次加工して、前記第１絶縁膜および前記第１半導体基板に、前記第１絶縁膜の上面から第１深さを有する溝を形成する工程、
    （ｃ）前記溝の内部に第４絶縁膜を埋め込み、前記第４絶縁膜からなるクラッド層を形成する工程、
    （ｄ）前記第１絶縁膜および前記クラッド層と、前記第３絶縁膜とを熱処理により接合して、前記第１半導体基板と前記第２半導体基板とを貼り合わせる工程、
    （ｅ）前記第２半導体基板を所定の厚さに加工して、前記第２半導体基板からなる半導体層を形成する工程、
    （ｆ）前記半導体層を加工して、平面視において前記クラッド層と重なる領域に、前記半導体層からなる光導波路を形成する工程、
    を含み、
    前記第３絶縁膜の厚さが、１μｍ以下であり、
    前記光導波路と前記第３絶縁膜との界面から前記溝の底面までの距離が、２μｍ以上である、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記第１絶縁膜の厚さと前記第３絶縁膜の厚さとの合計の厚さは、１μｍ以上である、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記第１絶縁膜および前記第２絶縁膜の厚さは、０．４μｍ以上、かつ、１μｍ以下である、半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、
    前記（ｂ）工程と前記（ｃ）工程との間に、
    （ｇ）前記光導波路を形成しない領域の前記第１半導体基板の一部に、不純物をイオン注入することにより、前記第１半導体基板の上面から第２深さを有する第１不純物領域を形成する工程、
    をさらに含む、半導体装置の製造方法。
  12. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ）工程の後に、
    （ｈ）前記第２絶縁膜、前記第１半導体基板、前記第２絶縁膜および前記第３絶縁膜を順次加工して、前記光導波路の下面に達する貫通穴を形成する工程、
    （ｉ）前記貫通穴の側面に第５絶縁膜を形成する工程、
    （ｊ）前記貫通穴の内部に、前記光導波路と電気的に接続する貫通電極を形成する工程、
    をさらに含む、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｆ）工程の後で、かつ、前記（ｈ）工程の前に、
    （ｋ）前記光導波路を覆うように、前記第３絶縁膜上に第６絶縁膜を形成する工程、
    （ｌ）前記第６絶縁膜を貫通し、前記光導波路の上面に達する第１接続孔を形成する工程、
    （ｍ）前記第６絶縁膜上に、前記第１接続孔を通じて前記光導波路と電気的に接続する第１電極を形成する工程、
    をさらに含む、半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、
    前記（ｆ）工程の後で、かつ、前記（ｈ）工程の前に、
    （ｎ）前記光導波路を形成していない領域の前記第１半導体基板の一部に、不純物をイオン注入することにより、前記第１半導体基板の上面から第３深さを有する第２不純物領域を形成する工程、
    （ｏ）前記光導波路を覆うように、前記第３絶縁膜上に第７絶縁膜を形成する工程、
    （ｐ）前記第７絶縁膜、前記第３絶縁膜および前記第１絶縁膜を貫通し、前記第２不純物領域に達する第２接続孔を形成する工程、
    （ｑ）前記第７絶縁膜上に、前記第２接続孔を通じて前記第２不純物領域と電気的に接続する第２電極を形成する工程、
    をさらに含む、半導体装置の製造方法。
  15. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ）工程は、
    （ｆ１）前記半導体層上にレジスト膜を塗布する工程、
    （ｆ２）前記クラッド層をパターン認識して露光マスクの位置合わせを行い、前記レジスト膜を露光処理する工程、
    （ｆ３）前記レジスト膜を現像処理して、前記レジスト膜からなるレジストマスクを形成する工程、
    （ｆ４）前記レジストマスクを用いたエッチングにより、前記半導体層を加工して、前記半導体層からなる前記光導波路を形成する工程、
    （ｆ５）前記レジストマスクを除去する工程、
    を含む、半導体装置の製造方法。
JP2016216913A 2016-11-07 2016-11-07 半導体装置およびその製造方法 Pending JP2018077264A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016216913A JP2018077264A (ja) 2016-11-07 2016-11-07 半導体装置およびその製造方法
US15/729,727 US10120128B2 (en) 2016-11-07 2017-10-11 Semiconductor device having semiconductor optical waveguide and opposed insulator-filled trench and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016216913A JP2018077264A (ja) 2016-11-07 2016-11-07 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2018077264A true JP2018077264A (ja) 2018-05-17

Family

ID=62063813

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016216913A Pending JP2018077264A (ja) 2016-11-07 2016-11-07 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US10120128B2 (ja)
JP (1) JP2018077264A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6870813B2 (ja) * 2016-08-17 2021-05-12 国立大学法人 東京大学 Ｍｏｓ型光変調器及びその製造方法
JP2018077264A (ja) * 2016-11-07 2018-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7111600B2 (ja) * 2018-12-12 2022-08-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10649140B1 (en) * 2019-03-04 2020-05-12 Globalfoundries Inc. Back-end-of-line blocking structures arranged over a waveguide core
US11233008B2 (en) * 2019-06-19 2022-01-25 Samsung Electronics Co., Ltd. Method of manufacturing an integrated circuit with buried power rail
US11262500B2 (en) * 2019-12-02 2022-03-01 Renesas Electronics Corporation Semiconductor device and including an optical waveguide and method of manufacturing the same
US11747376B2 (en) * 2021-04-01 2023-09-05 City University Of Hong Kong Photonic device and a terahertz signal generator
US11803009B2 (en) * 2022-02-25 2023-10-31 Globalfoundries U.S. Inc. Photonics structures having a locally-thickened dielectric layer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7110629B2 (en) * 2002-07-22 2006-09-19 Applied Materials, Inc. Optical ready substrates
US7454102B2 (en) * 2006-04-26 2008-11-18 Honeywell International Inc. Optical coupling structure
JP4936313B2 (ja) * 2006-08-25 2012-05-23 日本碍子株式会社 光変調素子
US20090087137A1 (en) * 2007-10-02 2009-04-02 My The Doan Planar lightwave circuits with air filled trenches
JP5577909B2 (ja) 2010-07-22 2014-08-27 富士通株式会社 光半導体装置及びその製造方法
US9709740B2 (en) 2012-06-04 2017-07-18 Micron Technology, Inc. Method and structure providing optical isolation of a waveguide on a silicon-on-insulator substrate
JP6021118B2 (ja) 2014-03-27 2016-11-02 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 光デバイスおよびその製造方法
JP2018077264A (ja) * 2016-11-07 2018-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20180128974A1 (en) 2018-05-10
US10120128B2 (en) 2018-11-06

Similar Documents

Publication Publication Date Title
JP2018077264A (ja) 半導体装置およびその製造方法
KR101332116B1 (ko) 쓰루 웨이퍼 비아 및 이것의 제조 방법
US8748308B2 (en) Through wafer vias and method of making same
US6387720B1 (en) Waveguide structures integrated with standard CMOS circuitry and methods for making the same
US8518787B2 (en) Through wafer vias and method of making same
US9508662B2 (en) Optical semiconductor device
US10151881B2 (en) Semiconductor device and manufacturing method of the same
JP2004207271A (ja) Ｓｏｉ基板及び半導体集積回路装置
US10720499B2 (en) Semiconductor device having polysilicon field plate for power MOSFETs
CN106575611A (zh) 针对高频层转移器件的emi屏蔽
US20190371727A1 (en) Semiconductor device and method of manufacturing the same
JP2011023483A (ja) 半導体装置及びその製造方法並びにデータ処理システム
TWI770315B (zh) 半導體裝置之製造方法
US7339249B2 (en) Semiconductor device
JP2016218132A (ja) 半導体装置
CN107210285A (zh) 具有法拉第笼的集成电路组件
JP2012015538A (ja) 半導体装置
TWI576627B (zh) 積體晶片及形成集成電介質波導的方法
JP2003174082A (ja) 半導体装置およびその製造方法
TW201937222A (zh) 半導體裝置
JP2013149710A (ja) 半導体装置
JP2009054828A (ja) 半導体装置およびその製造方法
JP2021009865A (ja) 半導体装置およびその製造方法
KR100524918B1 (ko) 반도체 장치의 배선 구조체 제조 방법
JP2008258648A (ja) 半導体集積回路装置