CN113808960A - 集成电路封装件和方法 - Google Patents

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China
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die
integrated circuit
wafer
stiffener
interposer
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罗登元
庄立朴
潘信瑜
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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Abstract

提供了封装结构及其形成方法。一种方法包括在插件晶圆的第一面上形成第一电连接器和第二电连接器。使用第一电连接器，将集成电路管芯接合至插件晶圆的第一面。邻近集成电路管芯，将加强件结构连接至插件晶圆的第一面。在平面图中，加强件结构覆盖第二电连接器。用第一密封剂密封集成电路管芯和加强件结构。将插件晶圆和加强件结构单个化，以形成堆叠结构。本申请的实施例提供了集成电路封装件和方法。

Description

集成电路封装件和方法
技术领域
本申请的实施例涉及集成电路封装件和方法。
背景技术
由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的增长。大多数情况下，集成密度的提高可以从迭代减小最小特征尺寸、从而允许更多组件集成至给定区域中来获得。随着对缩小的电子器件的需求的增长，已经出现了对更小并且更具创造性的半导体管芯的封装技术的需求。这种封装系统的一个示例是封装上封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部，以提供高级别的集成度和组件密度。PoP技术通常能够在印刷电路板(PCB)上生产具有增强的功能和小的占位面积的半导体器件。
发明内容
本申请的实施例提供一种方法，包括：在插件晶圆的第一面上形成第一电连接器和第二电连接器；使用所述第一电连接器，将集成电路管芯接合至所述插件晶圆的所述第一面；邻近所述集成电路管芯，将加强件结构连接至所述插件晶圆的所述第一面，在平面图中，所述加强件结构覆盖所述第二电连接器；用第一密封剂密封所述集成电路管芯和所述加强件结构；以及将所述插件晶圆和所述加强件结构单个化，以形成堆叠结构。
本申请的实施例提供一种方法，包括：在插件晶圆的第一面上形成第一电连接器，所述插件晶圆包括管芯区和划线区，每个所述划线区介于相邻的所述管芯区之间；使用第一组所述第一电连接器，将集成电路管芯的有源面接合至所述管芯区的第一管芯区中的所述插件晶圆的所述第一面；邻近所述集成电路管芯，将加强件结构连接至所述插件晶圆的所述第一面，在平面图中，所述加强件结构与所述第一管芯区和邻近所述第一管芯区的所述划线区的第一划线区重叠，第二组所述第一电连接器介于所述加强件结构和所述插件晶圆之间；用第一密封剂密封所述集成电路管芯和所述加强件结构，所述集成电路管芯的背面与所述第一密封剂的第一面齐平；在所述插件晶圆的第二面上形成第二电连接器，所述插件晶圆的所述第二面与所述插件晶圆的所述第一面相对；将所述插件晶圆的所述第一管芯区从所述插件晶圆的其他管芯区单个化，以形成堆叠结构；以及用第二密封剂密封所述堆叠结构，所述第二密封剂沿着所述堆叠结构的侧壁延伸，所述第二密封剂具有第一表面和与所述第一表面相对的第二表面，所述第二密封剂的所述第一表面与所述第二电连接器的暴露表面齐平。
本申请的实施例还提供一种结构，包括：堆叠结构，所述堆叠结构包括：插件管芯；集成电路管芯，接合至所述插件管芯的第一面；加强件结构，连接至所述插件管芯的所述第一面，所述加强件结构包括：第一部分，在平面图中沿着所述插件管芯的第一边缘延伸，所述第一部分的第一侧壁与所述插件管芯的第一侧壁共面；以及第二部分，在所述平面图中沿着所述插件管芯的第二边缘延伸，所述第二部分的第一侧壁与所述插件管芯的第二侧壁共面，所述第二部分与所述第一部分间隔开；以及第一密封剂，沿着所述集成电路管芯的侧壁、所述加强件结构的所述第一部分的第二侧壁、和所述加强件结构的所述第二部分的第二侧壁延伸，其中，所述加强件结构的所述第一部分的所述第二侧壁与所述加强件结构的所述第一部分的所述第一侧壁相对，并且其中，所述加强件结构的所述第二部分的所述第二侧壁与所述加强件结构的所述第二部分的所述第一侧壁相对。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的集成电路管芯的截面图；
图2、图3、图4A-图4C、和图5-图10示出了根据一些实施例的在用于形成晶圆级堆叠结构的工艺期间的中间步骤的平面图和截面图；
图11示出了根据一些实施例的管芯级堆叠结构的截面图；
图12A-图12C示出了根据一些实施例的管芯级堆叠结构的平面图；
图13-图15示出了根据一些实施例的管芯级堆叠结构的截面图；
图16示出了根据一些实施例的晶圆级堆叠结构的平面图；
图17示出了根据一些实施例的晶圆级堆叠结构的截面图；
图18示出了根据一些实施例的管芯级堆叠结构的平面图；
图19-图22示出了根据一些实施例的管芯级堆叠结构的截面图；
图23-图29示出了根据一些实施例的在用于形成封装组件的工艺期间的中间步骤的截面图；
图30和图31示出了根据一些实施例的器件堆叠件的形成和实现的截面图；
图32-图46示出了根据一些实施例的器件堆叠件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
可以在特定的上下文中讨论本文所讨论的实施例，即，封装结构包括具有一个或者多个加强件结构的模制堆叠管芯结构，以减小封装结构的翘曲。这种封装结构的翘曲的减小可以通过减小封装结构的线后端(BEOL)应力而使封装结构更可靠。在一些实施例中，加强件结构放置在模制堆叠管芯结构的边缘处，用作在热工艺(诸如例如回流工艺)期间抑制模制化合物膨胀的屏障，并且减小由于有源管芯和模制堆叠管芯结构的模制化合物之间的热膨胀系数(CTE)失配而引起的应力。在一些实施例中，通过使用加强件结构，可以使得应力减小约33％。在其他实施例中，加强件结构减小了单个化工艺期间的模制堆叠管芯结构的翘曲。加强件结构还允许通过用加强件结构(具有比模制化合物更大的导热性)代替模制堆叠管芯结构的模制化合物(具有低导热率)，来改善封装结构的热特性(诸如例如降低封装结构的热阻)。在一些实施例中，通过使用加强件结构，可以使得封装结构的热阻降低约3％。在一些实施例中，填充结构是伪结构，并且可以不包括功能电路。在其他实施例中，填充结构是有源结构，并且可以包括一个或者多个有源管芯。由于对于加强材料的选择灵活性，使得本文所讨论的各种实施例允许用于改善封装结构的热性能和机械性能、提高工艺操作的鲁棒性、以及允许封装结构的功能定制。
图1示出了根据一些实施例的集成电路管芯50的截面图。集成电路管芯50将在随后的处理中进行封装，以形成集成电路封装件。集成电路芯片50可以是逻辑管芯(例如中央处理单元(CPU)、图形处理单元(GPU)、神经处理单元(NPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)、存储器管芯(例如动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯(包括例如SRAM L1、SRAM L2电路、或其组合)等)、电源管理管芯(例如电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如数字信号处理(DSP)管芯)、前端管芯(例如模拟前端(AFE)管芯)等、或其组合。
集成电路管芯50可以形成在晶圆中，其可以包括在后续步骤中进行单个化、以形成多个集成电路管芯的不同的器件区。集成电路管芯50可以根据适用的制造工艺进行处理，以形成集成电路。例如，集成电路管芯50包括诸如掺杂或者未掺杂的硅的半导体衬底52，或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括其他半导体材料，例如：锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层衬底或者梯度衬底。半导体衬底52具有：有源表面(例如在图1中面向上的表面)，有时称为正面；以及无源表面(例如在图1中面向下的表面)，有时称为背面。
器件(由晶体管表示)54可以形成在半导体衬底52的正面。器件54可以是有源器件(例如晶体管、二极管等)、电容器、电阻器等。层间电介质(ILD)56位于半导体衬底52的正面上方。ILD56围绕并且可以覆盖器件54。ILD56可以包括一个或者多个通过诸如磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等、或其组合的材料形成的介电层。
导电插塞58延伸穿过ILD 56，以电地和物理地连接器件54。例如，当器件54是晶体管时，导电插塞58可以连接晶体管的栅极和源极/漏极区。导电插塞58可以通过钨、钴、镍、铜、银、金、铝等、或其组合来形成。互连结构60位于ILD 56和导电插塞58上方。互连结构60互连器件54，以形成集成电路。互连结构60可以包括例如位于ILD 56上方的金属间介电(IMD)层中的金属化图案。IMD层可以使用与ILD 56类似的材料和方法来形成。IMD层可以包括低k介电材料。金属化图案包括形成在IMD层中的金属导线和通孔。互连结构60的金属化图案通过导电插塞58电连接至器件54。
集成电路管芯50进一步包括通过其进行外部连接的焊盘62，例如铝焊盘。焊盘62位于集成电路管芯50的有源面上，例如位于互连结构60之内和/或之上。在一些实施例中，焊盘62可以通过在互连结构60上覆盖沉积导电材料(诸如例如铝)、并且将导电材料图案化为期望的焊盘62来形成。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻工艺。
一个或者多个钝化层64位于集成电路管芯50上，例如位于互连结构60和焊盘62的部分上。钝化层64可以是：聚合物，例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等；氮化物，例如氮化硅等；氧化物，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等；等等；或其组合。钝化层64可以通过例如旋涂、层压、化学气相沉积(CVD)、原子层沉积(ALD)等来形成。
诸如导电柱(例如通过诸如铜的金属形成)的管芯连接器66延伸穿过钝化层64中的开口，并且物理地和电地连接至焊盘62中的相应的一个。管芯连接器66电连接集成电路管芯50的相应的集成电路。作为用以形成管芯连接器66的示例，开口形成在钝化层64中，以暴露相应的焊盘62。在一些实施例中，开口可以使用合适的光刻和蚀刻工艺来形成。晶种层(未示出)至少形成在钝化层64中的开口中。在一些实施例中，晶种层是金属层，其可以是单层，或者是包括由不同的材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层，和位于钛层上方的铜层。晶种层可以使用例如PVD等形成。然后，光刻胶形成在晶种层上，并且进行图案化，以暴露设置在钝化层64的开口中的晶种层的部分。光刻胶可以通过旋涂等形成，并且可以暴露至光，用以进行图案化。光刻胶的图案对应于管芯连接器66。导电材料形成在光刻胶的开口中和晶种层的暴露部分上。导电材料可以通过诸如电镀或者化学镀等的镀敷来形成。导电材料可以包括金属，例如铜、钛、钨、铝等。然后，去除光刻胶和其上未形成导电材料的晶种层的部分。可以通过可接受的灰化或者剥离工艺，例如使用氧等离子体等，来去除光刻胶。一旦去除了光刻胶，就去除了晶种层的暴露部分，例如通过使用可接受的蚀刻工艺，例如通过湿蚀刻或者干蚀刻。晶种层和导电材料的所剩部分形成管芯连接器66。
在一些实施例中，管芯连接器66还包括形成在导电柱上方的覆盖层(未示出)。在一些实施例中，覆盖层可以包括镍、锡、锡铅、金、铜、银、钯、铟、镍-钯-金、镍-金等、或其组合，并且可以通过镀敷工艺来形成。
在一些实施例中，焊料区68(例如焊料球或者焊料块)可以设置在管芯连接器66上。焊料球可以用于在集成电路管芯50上实施芯片探针(CP)测试。CP测试可以实施在集成电路管芯50上，以确定集成电路管芯50是否是已知的良好管芯(KGD)。因此，仅其为KGD的集成电路管芯50经历后续处理并且进行封装，而未通过CP测试的管芯不进行封装。测试之后，焊料区68可以在随后的处理步骤中去除。在一些实施例中，焊料区68可以保留，并且可以用于将集成电路管芯50电地和机械地接合至外部电子组件。
在一些实施例中，集成电路管芯50是包括多个半导体衬底52的堆叠器件。例如，集成电路管芯50可以是存储器器件，例如混合存储器数据集(HMC)模块、高带宽存储器(HBM)模块等，其包括多个存储器管芯。在这样的实施例中，集成电路管芯50包括通过贯穿衬底通孔(TSV)互连的多个半导体衬底。每个半导体衬底可以(或者可以不)具有互连结构。
图2、图3、图4A-图4C、和图5-图10示出了根据一些实施例的在用于形成晶圆级堆叠结构100的工艺期间的中间步骤的平面图和截面图。参考图2，在一些实施例中，用于形成晶圆级堆叠结构100的工艺始于形成晶圆102。在一些实施例中，晶圆102可以是插件晶圆。晶圆102包括衬底104。在一些实施例中，衬底104可以使用与以上参考图1所描述的衬底52类似的材料和方法来形成，这里不再重复描述。在晶圆102是插件晶圆的一些实施例中，插件晶圆中通常不包括有源器件，然而插件晶圆可以包括在衬底104的上表面104a(其也可以称为衬底104的有源表面)之内和/或之上形成的无源器件。在其他实施例中，晶圆102包括有源电路，例如模拟电路、I/O电路、SRAM电路(诸如例如SRAM L3电路)等。
贯穿通孔(TV)106形成为从衬底104的上表面104a延伸至衬底104中。当衬底104是硅衬底时，TV106有时也称为贯穿衬底通孔或者贯穿硅通孔。TV 106可以通过例如通过蚀刻、铣削、激光技术、其组合、和/或等等而在衬底104中形成凹进来形成。薄介电材料可以例如通过使用氧化技术形成在凹进中。薄阻挡层可以例如通过CVD、ALD、PVD、热氧化、其组合、和/或等等而保形地沉积在衬底104的上表面104a上方和开口中。阻挡层可以包括氮化物或者氧氮化物，例如氮化钛、氧氮化钛、氮化钽、氧氮化钽、氮化钨、其组合、和/或等等。导电材料可以沉积在薄阻挡层上方和开口中。导电材料可以通过电化学镀工艺、CVD、ALD、PVD、其组合、和/或等等来形成。导电材料的示例是铜、钨、铝、银、金、其组合、和/或等等。过量的导电材料和阻挡层通过例如化学机械抛光(CMP)从衬底104的上表面104a去除。因此，TV106可以包括导电材料，以及位于导电材料和衬底104之间的薄阻挡层。
在一些实施例中，焊盘108形成在衬底104的上表面104a上。焊盘108提供至相应的TV106的电连接。在一些实施例中，焊盘108可以使用与以上参考图1所描述的焊盘62类似的材料和方法来形成，这里不再重复描述。
在一些实施例中，一个或者多个钝化层110形成在衬底104的上表面104a和焊盘108上方。钝化层110可以使用与以上参考图1所描述的钝化层64类似的材料和方法来形成，这里不再重复描述。在所示的实施例中，钝化层110包括第一钝化层110A和位于第一钝化层110A上方的第二钝化层110B。在一些实施例中，第一钝化层110A和第二钝化层110B包括相同的材料。在其他实施例中，第一钝化层110A和第二钝化层110B包括不同的材料。
在一些实施例中，电连接器112形成在相应的焊盘108上方，并且与相应的焊盘108电接触。电连接器112延伸穿过钝化层110，并且物理地和电地连接至相应的焊盘108。在一些实施例中，电连接器112可以使用与以上参考图1所描述的管芯连接器66类似的材料和方法来形成，这里不再重复描述。在一些实施例中，电连接器112包括导电柱，该导电柱具有位于导电柱上方的覆盖层(未单独示出)。电连接器112有时称为微凸块。在一些实施例中，电连接器112的导电柱包括诸如铜、铝、金、镍、钯等、或其组合的导电材料，并且可以通过溅射、印刷、电镀、化学镀、CVD等来形成。导电柱可以是无焊料的，并且具有基本垂直的侧壁。在一些实施例中，电连接器112的覆盖层可以包括镍、锡、锡铅、金、铜、银、钯、铟、镍-钯-金、镍-金等、或其组合，并且可以通过镀敷工艺来形成。
在其他实施例中，电连接器112不包括导电柱，而是焊料球和/或凸块，例如可控塌陷芯片连接(C4)、化学镀镍浸金(ENIG)、化学镀镍化学钯浸金技术(ENEPIG)形成的凸块等。在这样的实施例中，电连接器112可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等、或其组合。在一些实施例中，当电连接器112通过焊料形成时，电连接器112通过首先通过诸如蒸发、电镀、印刷、焊料转移、焊球放置等这些常用方法形成焊料层而形成。一旦在结构上形成焊料层，就可以实施回流，以使材料成形为所需的凸块形状。
进一步参考图2，晶圆102包括多个管芯区102A和多个划线区102B，使得多个划线区102B中的每一个介于相邻的管芯区102A之间。如以下更详细地描述的，集成电路管芯和加强件结构在管芯区102A和/或划线区102B中接合晶圆102，并且所得的结构通过切块穿过划线区102B而进行单个化。
参考图3，集成电路管芯50在管芯区102A中接合至晶圆102，使得单个集成电路管芯50接合在每个管芯区102A中。在一些实施例中，例如，通过电连接器112、管芯连接器66、和焊料区68来形成导电接头114，通过倒装芯片接合，集成电路管芯50可以接合至晶圆102。导电接头114将集成电路管芯50电连接至晶圆102。集成电路管芯50和晶圆102之间的接合工艺可以是焊料接合、直接金属至金属(例如铜至铜、或者锡至锡)接合、混合接合等。在一个实施例中，当接合工艺是焊料接合时，集成电路管芯50通过回流工艺接合至晶圆102。在接合工艺之后，金属间化合物(IMC)(未显示)可能会形成在连接器66和112与焊料区68的界面处。
进一步参考图3，底部填充物116形成在集成电路管芯50和晶圆102之间的间隙中。底部填充物116可以包括任何可接受的材料，例如聚合物、环氧树脂、模制底部填充物等。底部填充物116可以在集成电路管芯50连接之后通过毛细管流动工艺来形成，或者可以在集成电路管芯50连接之前通过合适的沉积方法来形成。底部填充物116保护导电接头114。
图4A、图4B、和图4C示出了根据各种实施例的包括有粘合至晶圆102的加强件结构118的晶圆级堆叠结构100的平面图。图5示出了沿着图4A、图4B、和4C中的线A-A的晶圆级堆叠结构100的截面图。加强件结构118可以通过使用例如拾取和放置工具放置在晶圆102上。
在图4A中，加强件结构118连接至晶圆102，使得加强件结构118与晶圆102的管芯区102A和划线区102B两者重叠。在所示的实施例中，加强件结构118包括多个非连续部分118A和118B。每个非连续部分118A沿着相应的沿着第一方向(例如图4A的水平方向)的划线区102B延伸。在一些实施例中，每个非连续部分118A沿着相应的划线区102B从晶圆102的一个边缘延伸至晶圆的相对边缘。每个非连续部分118B沿着相应的沿着第二方向(例如图4A的垂直方向)的划线区102B延伸，并且介于相邻的非连续部分118A之间。在一些实施例中，非连续部分118A和118B中的每一者的宽度大于相应的划线区102B的宽度。在一些实施例中，每个非连续部分118B通过距离D1与相应的非连续部分118A分隔开。在一些实施例中，距离D1在约50μm和约1500μm之间。在一些实施例中，每个集成管芯50通过距离D2与相应的非连续部分118A分隔开。在一些实施例中，距离D2在约70μm和约6000μm之间。在一些实施例中，每个集成管芯50通过距离D3与相应的非连续部分118B分隔开。在一些实施例中，距离D3在约70μm和约6000μm之间。
在图4B中，加强件结构118连接至晶圆102，使得加强件结构118与晶圆102的管芯区102A和划线区102B两者重叠。在所示的实施例中，加强件结构118是具有多个开口122的单个连续结构。每个集成电路管芯50设置在相应的开口122中。在一些实施例中，加强件结构118包括多个部分118C和118D。在一些实施例中，部分118C和118D中的每一者的宽度大于相应的划线区102B的宽度。每个部分118C沿着相应的沿着第一方向(例如图4B的水平方向)的划线区102B延伸。在一些实施例中，每个部分118C沿着相应的划线区102B从晶圆102的一个边缘延伸至晶圆的相对边缘。每个部分118D沿着相应的沿着第二方向(例如，图4B的垂直方向)的划线区102B延伸，介于相邻的非连续部分118C之间，并且与相邻的非连续部分118C物理接触。在一些实施例中，每个集成管芯50通过距离D4与相应的部分118C分隔开。在一些实施例中，距离D4在约70μm和约6000μm之间。在一些实施例中，每个集成管芯50通过距离D5与相应的部分118D分隔开。在一些实施例中，距离D5在约70μm和约6000μm之间。
在图4C中，加强件结构118连接至晶圆102，使得加强件结构118与晶圆102的管芯区102A和划线区102B两者重叠。在所示的实施例中，加强件结构118包括多个非连续部分118E。每个非连续部分118E具有相同的平面形状。非连续部分118E布置成使得相邻的非连续部分118E沿着第一方向(例如图4C的垂直方向)相对于彼此偏移管芯区102A的宽度。每个非连续部分118E包括第一部分118E1和多个第二部分118E2。每个部分118E1沿着相应的沿着第一方向(例如图4C的垂直方向)的划线区102B延伸。在一些实施例中，每个部分118E1沿着相应的划线区102B从晶圆102的一个边缘延伸至晶圆的相对边缘。每个部分118E2沿着相应的沿着第二方向(例如图4C的水平方向)的划线区102B延伸。每个部分118E2连接至相应的部分118E1，并且与相邻的部分118E1分隔开。每个非连续部分118E的部分118E2沿着第一方向(例如图4C的垂直方向)分隔开等于管芯区102A的两个宽度的距离。在一些实施例中，部分118E1和118E2中的每一者的宽度大于相应的划线区102B的宽度。每个非连续部分118E的部分118E2通过距离D6与相邻的非连续部分118E的部分118E1分隔开。在一些实施例中，距离D6在50μm和约1500μm之间。在一些实施例中，每个集成管芯50通过距离D7与相应的部分118E2分隔开。在一些实施例中，距离D7在约70μm和约6000μm之间。在一些实施例中，每个集成管芯50通过距离D8与相应的部分118E1分隔开。在一些实施例中，距离D8在约70μm和约6000μm之间。
在一些实施例中，例如，加强件结构118可以有助于减小或者防止在单个化期间和/或之后、或者在随后的诸如回流工艺的热工艺期间的翘曲。加强件结构118可以有助于减小翘曲的一种方式是在实际的单个化工艺期间为封装件提供支撑。加强件结构118可以防止翘曲的另一种方式是减小晶圆102和随后形成的密封剂134(参见图7)之间的CTE失配，因为加强件结构118具有与晶圆102类似的CTE，并且其减少了晶圆级堆叠结构100中的密封剂134的量。通过减小翘曲，还减小了由于翘曲引起的应力。在一些实施例中，通过使用加强件结构，可以使得应力减小约33％。
在一些实施例中，当加强件结构118比随后形成的密封剂134(参见图7)具有更大的导热率时，加强件结构118可以通过减小晶圆级堆叠结构100中的密封剂134(参见图7)的量，来进一步减小所得封装结构的热阻。在一些实施例中，通过使用加强件结构118，使得所得封装结构的热阻降低约3％。
参考图5，在管芯区102A和划线区102B两者中，加强件结构118粘合至晶圆102。加强件结构118通过连接结构120连接至晶圆102。在一些实施例中，连接结构120是将加强件结构118粘合至晶圆102的粘合剂。在其他实施例中，连接结构120是一个或者多个具有金属盖层的金属柱(有时称为微凸块)，其将加强件结构118接合至晶圆102。在一些实施例中，加强件结构118是伪结构，从而加强件结构118不包含有源电路。加强件结构118可以通过硅、介电材料等、或其组合来制成。介电材料可以包括印刷电路板(PCB)芯材料、氧化硅、氧化铝、氮化铝等、或其组合。在一些实施例中，加强件结构118可以包括已经回收为伪管芯的有缺陷的有源管芯。在所示的实施例中，加强件结构118的高度(从衬底104的上表面104a测量)与集成电路管芯50的高度(从衬底104的上表面104a测量)相同。在其他实施例中，加强件结构118的高度(从衬底104的上表面104a测量)可以与集成电路管芯50的高度(从衬底104的上表面104a测量)不同。
在连接结构120是粘合剂的一些实施例中，粘合剂可以是任何合适的粘合剂、环氧树脂、管芯连接膜(DAF)等。粘合剂120可以施加至加强件结构118的底面，或者可以施加至晶圆102上方。加强件结构118可以通过粘合剂120使用例如拾取和放置工具而粘合至晶圆102。底部填充物116可以在加强件结构118粘合之前或者之后进行固化。在一些实施例中，粘合剂120可以形成为具有使得粘合剂120沿着电连接器112的侧壁和顶面延伸的厚度。在一些实施例中，粘合剂120具有在约10μm和约100μm之间的厚度。
参考图6，在一些实施例中，一些电连接器112可以不由粘合剂120和加强件结构118覆盖。在这样的实施例中，这些暴露的电连接器112用于将一个或者多个表面器件124接合至晶圆102。表面器件124可以用于为所得的封装结构提供附加的功能或者编程。在一些实施例中，表面器件124可以包括表面安装器件(SMD)或者集成无源器件(IPD)，其包括诸如电阻器、电感器、电容器、跳线、其组合等的无源器件。在一些实施例中，表面器件124包括一个或者多个电连接至表面器件124的电路的电连接器126。在一些实施例中，焊料层128形成在电连接器126、电连接器112、或者这两者的上方。在一些实施例中，表面器件124例如通过经由电连接器112和126、以及焊料层128的倒装芯片接合以形成导电接头130，而接合至晶圆102。在一些实施例中，加强件结构118有助于防止由于在表面器件124的倒装芯片接合期间实施的回流工艺而引起的翘曲。在所示的实施例中，表面器件124在加强件结构118连接至晶圆102之后连接至晶圆102。在其他实施例中，表面器件124可以在加强件结构118连接至晶圆102之前连接至晶圆102。
进一步参考图6，底部填充物132形成在表面器件124和晶圆102之间的间隙中。底部填充物132可以使用与以上参考图3所描述的底部填充物116类似的材料和方法来形成，这里不再重复描述。底部填充物132保护导电接头130。
在图7中，密封剂134形成在各个组件上。密封剂134可以是模制化合物、聚合物、环氧树脂、氧化硅填充材料等、或其组合，并且可以通过压缩模制、传递模制等来施加。固化步骤实施为固化密封剂134，例如热固化、紫外线(UV)固化等。在一些实施例中，集成电路管芯50和加强件结构118掩埋在密封剂134中。
在图8中，图7的结构进行翻转，并且连接至载体衬底136。载体衬底136可以是玻璃载体衬底、陶瓷载体衬底等。在一些实施例中，图7的结构使用剥离层138连接至载体衬底136。在一些实施例中，剥离层138是环氧树脂基的热剥离材料，其在受热时失去其粘合特性，例如光热转换(LTHC)剥离涂层。在其他实施例中，剥离层138可以是紫外线(UV)胶，其在暴露至UV光时失去其粘合特性。剥离层138可以以液体的形式进行分配，并且进行固化，可以是层压至载体衬底136上的层压膜，或者可以是类似物。剥离层138的顶面可以是水平的，并且可以具有高度的平面度。
在图7的结构连接至载体衬底136之后，薄化工艺实施至衬底104，以薄化衬底104直至TV 106暴露出来。薄化工艺可以包括蚀刻工艺、研磨工艺、CMP工艺等、或其组合。
在图9中，在薄化衬底104之后，一个或者多个钝化层140形成在衬底104上方。钝化层140可以使用与以上参考图1所描述的钝化层64类似的材料和方法来形成，这里不再重复描述。
在形成一个或者多个钝化层140之后，多个电连接器142形成为与TV106电接触。在一些实施例中，电连接器142延伸穿过一个或者多个钝化层140，并且物理地接触相应的TV106。
在形成电连接器142之后，绝缘层144形成在电连接器142上方。在一些实施例中，绝缘层144沿着电连接器142的侧壁和顶面延伸。在一些实施例中，绝缘层144可以使用与以上参考图1所描述的钝化层64类似的材料和方法来形成，这里不再重复描述。在一些实施例中，钝化层140和绝缘层144包括相同的材料。在其他实施例中，钝化层140和绝缘层144包括不同的材料。
在图10中，载体衬底去接合实施在晶圆级堆叠结构100上，以从密封剂134剥离(或者“去接合”)载体衬底136(参见图9)。根据一些实施例，去接合包括将诸如激光或者UV光的光投射在剥离层138上(参见图9)，使得剥离层138在光的热量下分解，从而载体衬底136可以去除。然后晶圆级堆叠结构100进行翻转，并且放置在胶带146上。
随后，可以实施诸如研磨的平坦化步骤，以去除密封剂134的多余部分，该多余部分位于集成电路管芯50和加强件结构118的顶面上方。在所示的实施例中，在平坦化步骤之后，集成电路管芯50和加强件结构118的顶面暴露出来，并且与密封剂134的顶面齐平。在其他实施例中，集成电路管芯50具有比加强件结构118更大的高度(从衬底104的上表面104a测量)，并且在平坦化步骤之后，加强件结构118仍然由密封剂134覆盖。在其他实施例中，加强件结构118具有比集成电路管芯50更大的高度(从衬底104的上表面104a测量)，并且在平坦化步骤之后，集成电路管芯50仍然由密封剂134覆盖。
在实施平坦化步骤之后，晶圆102和加强件结构118沿着划线区102B进行单个化，以形成多个管芯级堆叠结构，例如图11中所示的管芯级堆叠结构150。管芯级堆叠结构150除其他外包括集成电路管芯50、晶圆102的部分、以及加强件结构118的部分118'。晶圆102的部分也可以称为插件管芯。单个化可以通过激光开槽、锯切、切块等来进行。如以上所讨论的，加强件结构118有助于减小单个化工艺期间和之后引起的应力和翘曲。在单个化工艺之后，加强件结构118的所剩部分118'具有与管芯级堆叠结构150的横向范围相接的侧壁表面。在一些实施例中，加强件结构118具有在约50μm和约800μm之间的厚度T1。在一些实施例中，管芯级堆叠结构150具有在约60μm和约900μm之间的厚度T2。在一些实施例中，T1与T2的比值(T1/T2)在约0.3和约0.9之间。
图12A、图12B、和12C分别示出了图4A、图4B、和图4C所示的实施例的每个加强件结构118中的管芯级堆叠结构150的平面图。未由集成电路管芯50覆盖的晶圆102的部分(参见图11)具有面积S1。加强件部分118′具有结合面积S2。在一些实施例中，S2与S1的比值(S2/S1)在约0.3和约0.9之间。
图13示出了根据一些实施例的管芯级堆叠结构152的截面图。管芯级堆叠结构152类似于管芯级堆叠结构150(参见图11)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。在一些实施例中，管芯级堆叠结构152可以使用与以上参考图2、图3、图4A-图4C、图5-图11、和图12A-图12C所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。与管芯级堆叠结构150不同，管芯级堆叠结构152的加强件结构118'所具有的高度(从衬底104的上表面104a测量)小于集成电路管芯50的高度(从衬底104的上表面104a测量)。因此，密封剂134沿着并且覆盖加强件结构118'的顶面延伸。
图14示出了根据一些实施例的管芯级堆叠结构154的截面图。管芯级堆叠结构154类似于管芯级堆叠结构150(参见图11)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。在一些实施例中，管芯级堆叠结构154可以使用与以上参考图2、图3、图4A-图4C、图5-图11、和图12A-图12C所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。在管芯级堆叠结构154中，与管芯级堆叠结构150相反，省略了表面器件124(参见图11)。因此，密封剂134沿着电连接器112的未由加强件结构118’和集成电路封装件50覆盖的侧壁和顶面延伸，并且与其物理接触。
图15示出了根据一些实施例的管芯级堆叠结构156的截面图。管芯级堆叠结构156类似于管芯级堆叠结构152(参见图13)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。在一些实施例中，管芯级堆叠结构156可以使用与以上参考图2、图3、图4A-图4C、图5-图11、和图12A-图12C所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。在管芯级堆叠结构156中，与管芯级堆叠结构152相反，省略了表面器件124(参见图13)。因此，密封剂134沿着电连接器112的未由加强件结构118’和集成电路封装件50覆盖的侧壁和顶面延伸，并且与其物理接触。
图16和图17示出了根据一些实施例的晶圆级堆叠结构158的平面图和截面图。特别地，图16示出了晶圆级堆叠结构158的平面图，图17示出了沿着图16中的线AA的晶圆级堆叠结构158的截面图。晶圆级堆叠结构158类似于晶圆级堆叠结构100(参见图10)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。在一些实施例中，晶圆级堆叠结构158可以使用与以上参考图2、图3、图4A-图4C、和图5-图10所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。在所示的实施例中，利用加强件结构160代替加强件结构118(参见图10)。
参考图16，在一些实施例中，加强件结构160包括有源电路。例如，加强件结构160可以包括多个管芯区162。在一些实施例中，每个管芯区162由密封环164围绕。每个密封环164保护相应的管芯区162免受随后的单个化工艺的影响。在一些实施例中，加强件结构160在密封环164的外部不包括有源电路。因此，有源电路不会被单个化工艺损坏。
加强件结构160连接至晶圆102，使得加强件结构160与晶圆102的管芯区102A和划线区102B两者重叠。在一些实施例中，加强件结构160至晶圆102连接为使得密封环164外部的加强件结构160的部分与划线区102B重叠。因此，加强件结构160的管芯区162不会被单个化工艺损坏。
在一些实施例中，加强件结构160包括多个非连续部分160A和160B。每个非连续部分160A沿着相应的沿着第一方向(例如图16的水平方向)的划线区102B延伸。在一些实施例中，每个非连续部分160A沿着相应的划线区102B从晶圆102的一个边缘延伸至晶圆的相对边缘。每个非连续部分160B沿着相应的沿着第二方向(例如图16的垂直方向)的划线区102B延伸，并且介于相邻的非连续部分160A之间。在一些实施例中，每个非连续部分160B通过距离D9与相应的非连续部分160A分隔开。在一些实施例中，距离D9在约50μm和约1500μm之间。在一些实施例中，每个集成管芯50通过距离D10与相应的非连续部分160A分隔开。在一些实施例中，距离D10在约70μm和约6000μm之间。在一些实施例中，每个集成管芯50通过距离D11与相应的非连续部分160B分隔开。在一些实施例中，距离D11在约70μm和约6000μm之间。
参考图17，加强件结构160的每个管芯区162(参见图16)可以具有类似于集成电路管芯50(参见图1)的结构，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。在一些实施例中，加强件结构160以与以上参考图3所描述的集成电路管芯50类似的方式接合至晶圆102，这里不再重复描述。在加强件结构160接合至晶圆102之后，底部填充物166分配至加强件结构160和晶圆102之间的间隙中。在一些实施例中，底部填充物166可以使用与以上参考图3所描述的底部填充物116类似的材料和方法来形成，这里不再重复描述。在所示的实施例中，加强件结构160的高度(从衬底104的上表面测量)与集成电路管芯50的高度(从衬底104的上表面测量)相同。在其他实施例中，加强件结构160的高度(从衬底104的上表面测量)与集成电路管芯50的高度(从衬底104的上表面测量)不同。
进一步参考图17，单个化工艺168沿着划线区102B实施在晶圆102和加强件结构160上，以形成多个管芯级堆叠结构，例如图18和图19所示的管芯级堆叠结构170。单个化工艺168可以包括激光开槽、锯切、切块、蚀刻等、或其组合。在一些实施例中，单个化工艺168包括用以单个化加强件结构160的激光切槽工艺，随后是用以单个化晶圆102的锯切工艺。通过使用激光切槽工艺，可以减小或者避免对加强件结构160的管芯区162(参见图16)的损坏。
图18和图19示出了根据一些实施例的管芯级堆叠结构170的平面图和截面图。特别地，图18示出了管芯级堆叠结构170的平面图，图19示出了沿着图18中的线AA的管芯级堆叠结构170的截面图。在一些实施例中，管芯级堆叠结构170除其他外包括集成电路管芯50、晶圆102的部分、以及加强件结构160的部分160'。加强件结构160的部分160'具有与管芯级堆叠结构170的横向范围相接的侧壁表面。在所示的实施例中，未由集成电路管芯50覆盖的晶圆102的部分具有面积S3。加强件部分160’具有结合面积S4。在一些实施例中，S4与S3的比值(S4/S3)在约0.3和约0.9之间。
图20示出了根据一些实施例的管芯级堆叠结构172的截面图。管芯级堆叠结构172类似于管芯级堆叠结构170(参见图19)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。在一些实施例中，管芯级堆叠结构172可以使用与以上参考图16和图17所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。与管芯级堆叠结构170不同，管芯级堆叠结构172的加强件结构160'所具有的高度(从衬底104的上表面104a测量)小于集成电路管芯50的高度(从衬底104的上表面104a测量)。因此，密封剂134沿着并且覆盖加强件结构160'的顶面延伸。
图21示出了根据一些实施例的管芯级堆叠结构174的截面图。管芯级堆叠结构174类似于管芯级堆叠结构170(参见图19)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。在一些实施例中，管芯级堆叠结构174可以使用与以上参考图16和图17所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。在管芯级堆叠结构174中，与管芯级堆叠结构170相反，省略了表面器件124(参见图19)。因此，密封剂134沿着电连接器112的未由加强件结构160’和集成电路封装件50覆盖的侧壁和顶面延伸，并且与其物理接触。
图22示出了根据一些实施例的管芯级堆叠结构176的截面图。管芯级堆叠结构176类似于管芯级堆叠结构172(参见图20)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。在一些实施例中，管芯级堆叠结构176可以使用与以上参考图16和图17所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。在管芯级堆叠结构176中，与管芯级堆叠结构172相反，省略了表面器件124(参见图20)。因此，密封剂134沿着电连接器112的未由加强件结构160’和集成电路封装件50覆盖的侧壁和顶面延伸，并且与其物理接触。
图23-图29示出了根据一些实施例的在用于形成封装组件200的工艺期间的中间步骤的截面图。示出了多个封装区中的一个封装区200A，并且一个或者多个管芯级堆叠结构150(参见图11)封装成在每个封装区中形成集成电路封装件。集成电路封装件也可以称为集成扇出(InFO)封装件。封装组件200也可以称为晶圆级封装结构。
在图23中，提供了载体衬底202，并且剥离层204形成在载体衬底202上。载体衬底202可以是晶圆，从而多个封装件可以同时形成在载体衬底202上。在一些实施例中，载体衬底202可以使用与以上参考图9所描述的载体衬底136类似的材料和方法来形成，这里不再重复描述。在一些实施例中，剥离层204可以使用与以上参考图9所描述的剥离层138类似的材料和方法来形成，这里不再重复描述。
在一些实施例中，再分布结构206形成在剥离层204上。再分布结构206也可以称为背面再分布结构。在所示的实施例中，再分布结构206包括绝缘层208、金属化图案210(有时称为再分布层或者再分布线)、和绝缘层212。在其他实施例中，省略再分布结构206。在其他实施例中，在剥离层204上形成的是没有金属化图案的绝缘层，而不是再分布结构206。
绝缘层208形成在剥离层204上。绝缘层208的底面与剥离层204的顶面接触。在一些实施例中，绝缘层208通过诸如PBO、聚酰亚胺、BCB等的聚合物形成。在其他实施例中，绝缘层208通过诸如氮化硅的氮化物、诸如氧化硅、PSG、BSG、BPSG等的氧化物、等等来形成。绝缘层208可以通过任何可接受的沉积工艺来形成，例如通过旋涂、CVD、层压等、或其组合来形成。
金属化图案210形成在绝缘层208上。作为用以形成金属化图案210的示例，晶种层形成在绝缘层208上方。在一些实施例中，晶种层是金属层，其可以是单层，或者是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层，和位于钛层上方的铜层。晶种层可以使用例如PVD等来形成。然后光刻胶形成并且图案化在晶种层上。光刻胶可以通过旋涂等来形成，并且可以暴露至光，用以进行图案化。光刻胶的图案对应于金属化图案210。图案化可以形成穿过光刻胶以暴露出晶种层的开口。导电材料形成在光刻胶的开口中和晶种层的暴露部分上。导电材料可以通过诸如电镀或者化学镀等的镀敷来形成。导电材料可以包括金属，例如铜、钛、钨、铝等。然后，去除光刻胶和其上未形成导电材料的晶种层的部分。可以通过可接受的灰化或者剥离工艺，例如使用氧等离子体等，来去除光刻胶。一旦去除了光刻胶，就去除了晶种层的暴露部分，例如通过使用可接受的蚀刻工艺，例如通过湿蚀刻或者干蚀刻。晶种层和导电材料的所剩部分形成金属化图案210。
绝缘层212形成在金属化图案210和绝缘层208上。绝缘层212可以使用与绝缘层208类似的材料和方法来形成。然后，绝缘层212进行图案化，以形成暴露金属化图案210的部分的开口214。图案化可以通过可接受的工艺来实施，例如当绝缘层212是光敏材料时通过使绝缘层212暴露至光来实施，或者通过使用例如各向异性蚀刻进行蚀刻来实施。如果绝缘层212是光敏材料，则绝缘层212可以在曝光后进行显影。
为了说明性目的，图23示出了具有单个金属化图案210的再分布结构206。在一些实施例中，再分布结构206可以包括任何数量的绝缘层和金属化图案。如果要形成更多的绝缘层和金属化图案，则可以重复以上所讨论的步骤和工艺。
在图24中，贯穿通孔(TV)216形成在开口214(参见图13)中，并且远离再分布结构206的最顶部绝缘层(例如绝缘层212)延伸。作为用以形成TV 216的示例，晶种层(未示出)形成在再分布结构206上方，例如形成在绝缘层212和金属化图案210的由开口214暴露的部分上。在一些实施例中，晶种层是金属层，其可以是单层，或者是包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层，和位于钛层上方的铜层。晶种层可以使用例如PVD等来形成。光刻胶形成并且图案化在晶种层上。光刻胶可以通过旋涂等来形成，并且可以暴露至光，用以进行图案化。光刻胶的图案对应于TV216。图案化可以形成穿过光刻胶以暴露出晶种层的开口。导电材料形成在光刻胶的开口中和晶种层的暴露部分上。导电材料可以通过诸如电镀或者化学镀等的镀敷来形成。导电材料可以包括金属，例如铜、钛、钨、铝等。去除光刻胶和其上未形成导电材料的晶种层的部分。可以通过可接受的灰化或者剥离工艺，例如使用氧等离子体等，来去除光刻胶。一旦去除了光刻胶，就去除了晶种层的暴露部分，例如通过使用可接受的蚀刻工艺，例如通过湿蚀刻或者干蚀刻。晶种层和导电材料的所剩部分形成TV216。
在图25中，管芯级堆叠结构150通过粘合剂218粘合至再分布结构206的绝缘层212。在所示的实施例中，单个管芯级堆叠结构150粘合在每个封装区中，例如封装区200A中。在其他实施例中，两个或者更多个管芯级堆叠结构150可以粘合在每个封装区中。粘合剂218位于管芯级堆叠结构150的背面上，并且将管芯级堆叠结构150粘合至再分布结构206，例如粘合至绝缘层212。粘合剂218可以是任何合适的粘合剂、环氧树脂、管芯连接膜(DAF)等。粘合剂218可以施加至管芯级堆叠结构150的背面，如果不使用再分布结构206，则可以施加至载体衬底202的表面上方，或者，如果使用再分布结构206，则可以施加至再分布结构206的上表面。例如，粘合剂218可以在实施以上参照图10所描述的单个化工艺148之前施加至晶圆级堆叠结构100的背面。
在图26中，密封剂220形成在各个组件之上和周围。在形成之后，密封剂220密封TV216和管芯级堆叠结构150。密封剂220可以使用与以上参考图7所描述的密封剂134类似的材料和方法来形成，这里不再重复描述。
在图27中，平坦化工艺实施在密封剂220上，以暴露TV 216和连接器142。平坦化工艺还可以去除TV 216、绝缘层144、和/或连接器142的材料，直至连接器142和TV 216暴露出来。TV 216、连接器142、绝缘层144、和密封剂220的顶面在平坦化工艺之后(在工艺变化之内)基本共面。平坦化工艺可以是例如CMP工艺、研磨工艺、蚀刻工艺等、或其组合。在一些实施例中，例如，如果TV 216和/或连接器142已经暴露出来，则可以省略平坦化。
在图28中，再分布结构222形成在密封剂220、管芯级堆叠结构150、和TV 216上方。再分布结构222也可以称为正面再分布结构。再分布结构222包括绝缘层224、228、232、和236；以及金属化图案226、230、和234。金属化图案也可以称为再分布层或者再分布线。再分布结构222示出为具有三层金属化图案的示例。更多或者更少的绝缘层和金属化图案可以形成在再分布结构222中。如果要形成更少的绝缘层和金属化图案，则可以省略下面讨论的步骤和工艺。如果要形成更多的绝缘层和金属化图案，则可以重复下面讨论的步骤和工艺。
在一些实施例中，绝缘层224沉积在密封剂220、管芯级堆叠结构150、和TV216上。在一些实施例中，绝缘层224可以使用与以上参考图23所描述的绝缘层208类似的材料和方法来形成，这里不再重复描述。然后绝缘层224进行图案化。图案化可以形成位于绝缘层224中、暴露TV 216和连接器142的部分的开口。图案化可以通过可接受的工艺来进行，例如，当绝缘层224由光敏材料制成时通过曝光并且显影绝缘层224来进行，或者，当绝缘层224由非光敏材料制成时通过使用例如各向异性蚀刻进行蚀刻来进行。
然后形成金属化图案226。金属化图案226包括位于绝缘层224的主表面上、并且沿着绝缘层224的主表面延伸的部分(例如导线)。金属化图案226还包括延伸穿过绝缘层224、以物理地和电地连接至TV216和连接器142的部分(例如导电通孔)。在一些实施例中，金属化图案226使用与以上参考图23所描述的金属化图案210类似的材料和方法来形成，这里不再重复描述。
在形成金属化图案226之后，绝缘层228沉积在金属化图案226和绝缘层224上。在一些实施例中，绝缘层228可以使用与绝缘层224类似的材料和方法来形成。
然后形成金属化图案230。金属化图案230包括位于绝缘层228的主表面上、并且沿着绝缘层228的主表面延伸的部分(例如导线)。金属化图案230还包括延伸穿过绝缘层228、以物理和电地连接至金属化图案226的部分(例如导电通孔)。金属化图案230可以使用与金属化图案226类似的材料和方法来形成。在一些实施例中，金属化图案230具有与金属化图案226不同的尺寸。例如，金属化图案230的导线和/或通孔可以比金属化图案226的导线和/或通孔更宽或者更厚。另外，金属化图案230可以形成为比金属化图案226具有更大的间距。
在形成金属化图案230之后，绝缘层232沉积在金属化图案230和绝缘层228上。绝缘层232可以使用与绝缘层224类似的材料和方法来形成。
然后形成金属化图案234。金属化图案234包括位于绝缘层232的主表面上、并且沿着绝缘层232的主表面延伸的部分(例如导线)。金属化图案234还包括延伸穿过绝缘层232以物理地和电地连接至金属化图案230的部分(例如导电通孔)。金属化图案234可以使用与金属化图案226类似的材料和方法来形成。金属化图案234是再分布结构222的最顶部金属化图案。于是，再分布结构222的所有中间金属化图案(例如金属化图案226和230)均设置在金属化图案234和密封剂220之间。在一些实施例中，金属化图案234具有与金属化图案226和230不同的尺寸。例如，金属化图案234的导线和/或通孔可以比金属化图案226和230的导线和/或通孔更宽或者更厚。另外，金属化图案234可以形成为比金属化图案226和230具有更大的间距。
形成金属化图案234之后，绝缘层236沉积在金属化图案234和绝缘层232上。绝缘层236可以使用与绝缘层224类似的材料和方法来形成。绝缘层236是再分布结构222的最顶部绝缘层。于是，再分布结构222的所有金属化图案(例如金属化图案226、230、和234)均设置在绝缘层236和密封剂220之间。另外，再分布结构222的所有中间绝缘层(例如绝缘层224、228、232)均设置在绝缘层236和密封剂220之间。
进一步在图28中，在形成再分布结构222之后，形成UBM238，用于外部连接至再分布结构222。UBM238具有位于绝缘层236的主表面上、并且沿着绝缘层236的主表面延伸的焊盘部分，并且具有延伸穿过绝缘层236、以物理地和电地连接至金属化图案234的通孔部分。结果，UBM 238通过再分布结构222电连接至TV 216和管芯级堆叠结构150。UBM238可以通过与金属化图案234相同的材料来形成。在一些实施例中，UBM 238包括三层导电材料，例如钛层、铜层、和镍层。材料和层的其他布置，例如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置、或者铜/镍/金的布置，也可以用于UBM 238的形成。在一些实施例中，UBM 238具有与金属化图案226、230和234不同的尺寸。
在形成UBM 238之后，导电连接器240形成在UBM 238上。导电连接器240可以是球栅阵列(BGA)连接器、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍化学镀钯浸金技术(ENEPIG)形成的凸块等。导电连接器240可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等、或其组合的导电材料。在一些实施例中，当导电连接器240由焊料制成时，导电连接器240通过首先通过蒸发、电镀、印刷、焊料转移、焊球放置等形成焊料层来形成。一旦一层焊料形成在结构上，就可以实施回流，以使材料成形为所需的凸块形状。在另一个实施例中，导电连接器240包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，金属覆盖层形成在金属柱的顶部上。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等、或其组合，并且可以通过镀敷工艺形成。
在图29中，载体衬底的去接合实施在图28的结构上，以使载体衬底202(参见图28)从再分布结构206剥离(或者“去接合”)。根据一些实施例，去接合包括在剥离层204(见图28)上投射诸如激光或者UV光的光，使得剥离层204在光的热量下分解，从而可以去除载体衬底202。然后，结构进行翻转并且放置在胶带(未显示)上。
随后，导电连接器242形成为延伸穿过绝缘层208以接触金属化图案210。开口形成为穿过绝缘层208以暴露金属化图案210的部分。例如，开口可以使用激光打孔、蚀刻等来形成。导电连接器242形成在开口中。在一些实施例中，导电连接器242包括助焊剂，并且在助焊剂浸渍工艺中形成。在一些实施例中，导电连接器242包括诸如焊料浆料、银浆料等的导电浆料，并且在印刷工艺中进行分配。在一些实施例中，导电连接器242可以使用与以上参考图28所描述的导电连接器240类似的材料和方法来形成，这里不再重复描述。
图30和图31示出了根据一些实施例的器件堆叠件1000的形成和实现。器件堆叠件通过形成在封装组件200中的集成电路封装件来形成。器件堆叠件也可以称为封装上封装(PoP)结构。
在图30中，封装组件300连接至封装组件200。每个封装组件300连接在每个封装区(例如封装区200A)中，以在封装组件200的每个区域中形成集成电路器件堆叠件(例如图31所示的器件堆叠件1000)。
封装组件300包括例如衬底302和连接至衬底302的一个或者多个堆叠管芯310(例如310A和310B)。虽然示出了一组堆叠管芯310(310A和310B)，但是在其他实施例中，多个堆叠管芯310(每个具有一个或者多个堆叠管芯)可以设置成并排连接至衬底302的同一表面。衬底302可以通过诸如硅、锗、金刚石等的半导体材料制成。在一些实施例中，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷化镓、磷化镓铟、其组合等的化合物材料。另外，衬底302可以是绝缘体上硅(SOI)衬底。通常，SOI衬底包括半导体材料层，例如外延硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)、或其组合。在一个可替代的实施例中，衬底302基于诸如玻璃纤维增强树脂芯的绝缘芯。一种示例性芯材料是玻璃纤维树脂，例如FR4。可替代的芯材料包括双马来酰亚胺三嗪(BT)树脂，或者可替代地，其他印刷电路板(PCB)材料或者薄膜。诸如味之素(Ajinomoto)堆积膜(ABF)的堆积膜或者其他叠层可以用于衬底302。
衬底302可以包括有源器件和无源器件(未示出)。可以使用诸如晶体管、电容器、电阻器、其组合等的多种器件，来产生用于封装组件300的设计的结构和功能需求。可以使用任何合适的方法来形成器件。
衬底302还可以包括金属化层(未示出)和导电通孔308。金属化层可以形成在有源器件和无源器件上方，并且设计为连接各种器件以形成功能电路。金属化层可以通过电介质(例如低k介电材料)和导电材料(例如铜)的交替层来形成，其中通孔互连导电材料层，并且可以通过任何合适的工艺(例如沉积、镶嵌、双重镶嵌等)来形成。在一些实施例中，衬底302基本上没有有源器件和无源器件。
衬底302可以具有位于衬底302的第一面上以连接至堆叠管芯310的接合焊盘304，和位于衬底302的第二面上以连接至导电连接器242的接合焊盘306，衬底302的第二面与第一面相对。在一些实施例中，接合焊盘304和306通过形成进入至衬底302的第一面和第二面上的介电层(未示出)中的凹进(未示出)来形成。凹进可以形成为使得接合焊盘304和306嵌入至介电层中。在其他实施例中，由于接合焊盘304和306可以形成在介电层上，因此可以省略凹进。在一些实施例中，接合焊盘304和306包括通过铜、钛、镍、金、钯等、或其组合制成的薄晶种层(未示出)。接合焊盘304和306的导电材料可以沉积在薄晶种层上方。导电材料可以通过电化学镀工艺、化学镀工艺、CVD、ALD、PVD等、或其组合来形成。在一个实施例中，接合焊盘304和306的导电材料包括铜、钨、铝、银、金等、或其组合。
在一些实施例中，接合焊盘304和接合焊盘306是UBM，其包括三层导电材料，例如钛层、铜层、和镍层。材料和层的其他布置，例如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置、或者铜/镍/金的布置，可以用于接合焊盘304和306的形成。可以用于接合焊盘304和306的任何合适的材料或者材料层可以完全旨在包括在本申请的范围内。在一些实施例中，导电通孔308延伸穿过衬底302，并且将接合焊盘304中的至少一个连接至接合焊盘306中的至少一个。
在所示的实施例中，堆叠管芯310通过导线接合312连接至衬底302，虽然可以使用其他连接，例如导电凸块。在一个实施例中，堆叠管芯310是堆叠的存储器管芯。例如，堆叠管芯310可以是存储器管芯，例如低功率(LP)双倍数据速率(DDR)存储器模块，例如LPDDR1、LPDDR2、LPDDR3、LPDDR4、或者类似的存储器模块。
可以通过密封剂314密封堆叠管芯310和导线接合312。在一些实施例中，密封剂314可以使用与以上参考图7所阐释的密封剂134类似的材料和方法来形成，这里不再重复描述。固化工艺可以实施为固化密封剂314；固化工艺可以是热固化、UV固化等、或其组合。
在一些实施例中，堆叠管芯310和导线接合312可以掩埋在密封剂314中，并且在密封剂314固化之后，实施诸如研磨的平坦化步骤，以去除密封剂314的多余部分，并且提供用于封装组件300的基本平坦的表面。
在形成封装组件300之后，封装组件300通过导电连接器242、接合焊盘306、和再分布结构206的金属化图案210，机械地和电地接合至封装组件200。在一些实施例中，堆叠管芯310可以通过导线接合312、接合焊盘304和306、导电通孔308、导电连接器242、再分布结构206、TV216、和再分布结构222，连接至管芯级堆叠结构150。
在一些实施例中，阻焊剂(未示出)形成在衬底302的与堆叠管芯310相对的一面上。导电连接器242可以设置在阻焊剂中的开口中，以电地和机械地连接至衬底302中的导电部件(例如接合焊盘306)。阻焊剂可以用于保护衬底302的区域免受外部损坏。
在一些实施例中，导电连接器242可以在其回流之前在其上形成有环氧焊剂(未示出)，其中环氧焊剂的环氧部分中的至少一些保留在封装组件300连接至封装组件200之后。在一些实施例中，管芯级堆叠结构150的加强件结构118'可以通过减小管芯级堆叠结构150的晶圆102和密封剂134之间的CTE失配，而有助于减小回流工艺期间的翘曲，因为加强件结构118'具有与晶圆102类似的CTE，并且其减少了管芯级堆叠结构150中的密封剂134的量。通过减小翘曲，还减小了由于翘曲引起的应力。
在一些实施例中，底部填充物(未示出)形成在封装组件200和封装组件300之间，其围绕导电连接器242。底部填充物可以减小应力，并且保护由导电连接器242的回流而得到的接头。底部填充物可以在封装组件300连接之后通过毛细管流动工艺来形成，或者可以在封装组件300连接之前通过合适的沉积方法来形成。在形成有环氧焊剂的实施例中，其可以用作底部填充物。
进一步在图30中，通过沿着例如封装组件200的相邻封装区之间的划线区进行锯切，来实施单个化工艺316。锯切使得封装组件200的封装区从其他封装区单个化。每个所得的单个化的器件堆叠件(例如图31所示的器件堆叠件1000)都来自封装组件200的一个封装区(例如封装区200A)。然后，每个单个化的器件堆叠件都可以使用如以下图31中所描述的导电连接器240而安装至封装衬底400。在一些实施例中，在封装组件300连接至封装组件200之后，实施单个化工艺316。在其他实施例(未示出)中，在封装组件300连接至封装组件200之前，例如在将载体衬底202(参见图28)去接合和形成导电连接器242之后，实施单个化工艺316。
在图31中，可以使用导电连接器240，将器件堆叠件1000安装至封装衬底400。封装衬底400包括衬底芯402和位于衬底芯402上方的接合焊盘404。衬底芯402可以通过诸如硅、锗、金刚石等的半导体材料制成。可替代地，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷化镓、磷化铟镓、其组合等的化合物材料。另外，衬底芯402可以是SOI衬底。通常，SOI衬底包括诸如外延硅、锗、硅锗、SOI、SGOI、或其组合的半导体材料层。在一个可替代的实施例中，衬底芯402基于诸如玻璃纤维增强树脂芯的绝缘芯。一种示例性芯材料是玻璃纤维树脂，例如FR4。可替代的芯材料包括双马来酰亚胺三嗪BT树脂，或者可替代地，其他PCB材料或者薄膜。诸如ABF的堆积膜或者其他层压材料可以用于衬底芯402。
衬底芯402可以包括有源器件和无源器件(未示出)。可以使用诸如晶体管、电容器、电阻器、其组合等的多种器件来产生用于器件堆叠件的设计的结构和功能需求。可以使用任何合适的方法来形成器件。
衬底芯402还可以包括金属化层和通孔(未示出)，其中接合焊盘404物理地和/或电地连接至金属化层和通孔。金属化层可以形成在有源器件和无源器件上方，并且设计成连接各种器件以形成功能电路。金属化层可以通过电介质(例如低k介电材料)和导电材料(例如铜)的交替层来形成，其中通孔互连导电材料层，并且可以通过任何合适的工艺(例如沉积、镶嵌、双重镶嵌等)来形成。在一些实施例中，衬底芯402基本上没有有源器件和无源器件。
在一些实施例中，连接器240进行回流，以将封装组件200连接至接合焊盘404。在一些实施例中，管芯级堆叠结构150的加强件结构118'有助于防止由于回流工艺而引起的翘曲。连接器240电地和/或物理地将包括衬底芯402中的金属化层的封装衬底400连接至封装组件200。在一些实施例中，阻焊剂406形成在衬底芯402上。连接器240可以设置在阻焊剂406中的开口中，以电地和机械地连接至接合焊盘404。阻焊剂406可以用于保护衬底芯402的区域免受外部损坏。
连接器240可以在其回流之前在其上形成有环氧焊剂(未示出)，其中环氧焊剂的环氧部分中的至少一些保留在封装组件200连接至封装衬底400之后。该保留的环氧树脂部分可以充当底部填充物，以减少应力，并且保护由连接器240的回流而得到的接头。在一些实施例中，底部填充物408可以形成在封装组件200和封装衬底400之间，并且围绕连接器240。底部填充物408可以在封装组件200连接之后通过毛细管流动工艺来形成，或者可以在封装组件200连接之前通过合适的沉积方法形成。在一些实施例中，底部填充物408可以使用与以上参考图3所描述的底部填充物116类似的材料来形成，这里不再重复描述。
在一些实施例中，无源器件(例如表面安装器件(SMD)，未示出)也可以连接至封装组件200(例如至UBM 238)，或者连接至封装衬底400(例如至接合焊盘404)。例如，无源器件可以与连接器240接合至封装组件200或者封装衬底400的相同表面。无源器件可以在将封装组件200安装在封装衬底400上之前连接至封装组件200，或者可以在将封装组件200安装在封装衬底400上之前或者之后连接至封装衬底400。
封装组件200可以实现在其他器件堆叠件中。例如，示出了PoP结构，但是封装组件200也可以以倒装芯片球栅阵列(FCBGA)封装件来实现。在这样的实施例中，封装组件200安装至诸如封装衬底400的衬底，但是封装组件300省略。替代地，盖部或者散热器可以连接至封装组件200。当封装组件300省略时，再分布结构206和TV216也可以省略。
图32示出了根据一些实施例的安装在封装衬底400上的器件堆叠件1100的截面图。器件堆叠件1100类似于器件堆叠件1000(参见图31)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件1100可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件1100包括封装组件300，封装组件300接合至封装组件500。封装组件500类似于封装组件200(参见图31)，其中区别在于，已经封装在封装组件500中的是管芯级堆叠结构152，而不是管芯级堆叠结构150(参见图31)。
图33示出了根据一些实施例的安装在封装衬底400上的器件堆叠件1200的截面图。器件堆叠件1200类似于器件堆叠件1000(参见图31)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件1200可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件1200包括封装组件300，封装组件300接合至封装组件510。封装组件510类似于封装组件200(参见图31)，其中区别在于，已经封装在封装组件510中的是管芯级堆叠结构154，而不是管芯级堆叠结构150(参见图31)。
图34示出了根据一些实施例的安装在封装衬底400上的器件堆叠件1300的截面图。器件堆叠件1300类似于器件堆叠件1000(参见图31)，其中相似的特征通过相似的附图标记来标记，这里不重复相似特征的描述。器件堆叠件1300可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件1300包括封装组件300，封装组件300接合至封装组件520。封装组件520类似于封装组件200(参见图31)，其中区别在于，已经封装在封装组件520中的是管芯级堆叠结构156，而不是管芯级堆叠结构150(参见图31)。
图35示出了根据一些实施例的安装在封装衬底400上的器件堆叠件1400的截面图。器件堆叠件1400类似于器件堆叠件1000(参见图31)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件1400可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件1400包括封装组件300，封装组件300接合至封装组件530。封装组件530类似于封装组件200(参见图31)，其中区别在于，已经封装在封装组件530中的是管芯级堆叠结构170，而不是管芯级堆叠结构150(参见图31)。
图36示出了根据一些实施例的安装在封装衬底400上的器件堆叠件1500的截面图。器件堆叠件1500类似于器件堆叠件1000(参见图31)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件1500可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件1500包括封装组件300，封装组件300接合至封装组件540。封装组件540类似于封装组件200(参见图31)，其中区别在于，已经封装在封装组件540中的是管芯级堆叠结构172，而不是管芯级堆叠结构150(参见图31)。
图37示出了根据一些实施例的安装在封装衬底400上的器件堆叠件1600的截面图。器件堆叠件1600类似于器件堆叠件1000(参见图31)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件1600可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件1600包括封装组件300，封装组件300接合至封装组件550。封装组件550类似于封装组件200(参见图31)，其中区别在于，已经封装在封装组件550中的是管芯级堆叠结构174，而不是管芯级堆叠结构150(参见图31)。
图38示出了根据一些实施例的安装在封装衬底400上的器件堆叠件1700的截面图。器件堆叠件1700类似于器件堆叠件1000(参见图31)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件1700可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件1700包括封装组件300，封装组件300接合至封装组件560。封装组件560类似于封装组件200(参见图31)，其中区别在于，已经封装在封装组件560中的是管芯级堆叠结构176，而不是管芯级堆叠结构150(参见图31)。
图39示出了根据一些实施例的安装在封装衬底400上的器件堆叠件1800的截面图。器件堆叠件1800类似于器件堆叠件1000(参见图31)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件1800可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件1800包括封装组件300，封装组件300接合至封装组件570。封装组件570类似于封装组件200(参见图31)，其中区别在于，在封装组件570中省略了再分布结构206(参见图31)。相应地，连接器242直接接合至TV 216。
图40示出了根据一些实施例的安装在封装衬底400上的器件堆叠件1900的截面图。器件堆叠件1900类似于器件堆叠件1100(参见图32)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件1900可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件1900包括封装组件300，封装组件300接合至封装组件580。封装组件580类似于封装组件500(参见图32)，其中区别在于，在封装组件580中省略了再分布结构206(参见图32)。相应地，连接器242直接接合至TV 216。
图41示出了根据一些实施例的安装在封装衬底400上的器件堆叠件2000的截面图。器件堆叠件2000类似于器件堆叠件1200(参见图33)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件2000可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件2000包括封装组件300，封装组件300接合至封装组件590。封装组件590类似于封装组件510(参见图33)，其中区别在于，在封装组件590中省略了再分布结构206(参见图33)。相应地，连接器242直接接合至TV 216。
图42示出了根据一些实施例的安装在封装衬底400上的器件堆叠件2100的截面图。器件堆叠件2100类似于器件堆叠件1300(参见图34)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件2100可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件2100包括封装组件300，封装组件300接合至封装组件600。封装组件600类似于封装组件520(参见图34)，其中区别在于，在封装组件600中省略了再分布结构206(参见图34)。相应地，连接器242直接接合至TV 216。
图43示出了根据一些实施例的安装在封装衬底400上的器件堆叠件2200的截面图。器件堆叠件2200类似于器件堆叠件1400(参见图35)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件2200可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件2200包括封装组件300，封装组件300接合至封装组件610。封装组件610类似于封装组件530(参见图35)，其中区别在于，在封装组件610中省略了再分布结构206(参见图35)。相应地，连接器242直接接合至TV 216。
图44示出了根据一些实施例的安装在封装衬底400上的器件堆叠件2300的截面图。器件堆叠件2300类似于器件堆叠件1500(参见图36)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件2300可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件2300包括封装组件300，封装组件300接合至封装组件620。封装组件620类似于封装组件540(参见图36)，其中区别在于，在封装组件620中省略了再分布结构206(参见图36)。相应地，连接器242直接接合至TV 216。
图45示出了根据一些实施例的安装在封装衬底400上的器件堆叠件2400的截面图。器件堆叠件2400类似于器件堆叠件1600(参见图37)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件2400可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件2400包括封装组件300，封装组件300接合至封装组件630。封装组件630类似于封装组件550(参见图37)，其中区别在于，在封装组件630中省略了再分布结构206(参见图37)。相应地，连接器242直接接合至TV 216。
图46示出了根据一些实施例的安装在封装衬底400上的器件堆叠件2500的截面图。器件堆叠件2500类似于器件堆叠件1700(参见图38)，其中相似的特征通过相似的附图标记来标记，这里不再重复相似特征的描述。器件堆叠件2500可以使用与以上参考图23-图31所描述的工艺步骤类似的工艺步骤来形成，这里不再重复描述。器件堆叠件2500包括封装组件300，封装组件300接合至封装组件640。封装组件640类似于封装组件560(参见图38)，其中区别在于，在封装组件640中省略了再分布结构206(参见图38)。相应地，连接器242直接接合至TV 216。
还可以包括其他部件和工艺。例如，可以包括测试结构，以辅助3D封装件或者3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或者衬底上的测试焊盘，其允许使用探针和/或探针卡等对3D封装或者3DIC进行测试。验证测试可以在中间结构以及最终结构上实施。另外，本文公开的结构和方法可以与结合了已知良好的管芯的中间验证的测试方法结合使用，以增加产量并且降低成本。
实施例可以实现优点。在一些实施例中，加强件结构放置在模制堆叠管芯结构的边缘处，用作在热工艺(诸如例如回流工艺)期间抑制模制化合物膨胀的屏障，并且减小由于有源管芯和模制堆叠管芯结构的模制化合物之间的CTE失配而引起的应力。在其他实施例中，加强件结构减小了单个化工艺期间的模制堆叠管芯结构的翘曲。在一些实施例中，通过使用加强件结构，可以使得应力减小约33％。加强件结构还允许通过用加强件结构(具有比模制化合物更大的导热性)代替模制堆叠管芯结构的模制化合物(具有低导热率)，来改善封装结构的热特性(诸如例如降低封装结构的热阻)。在一些实施例中，通过使用加强件结构，可以使得封装结构的热阻降低约3％。由于对于加强件材料的选择灵活性，使得本文所讨论的各种实施例允许用于改善封装结构的热性能和机械性能、提高工艺处理的鲁棒性、以及允许封装结构的功能定制。
根据一个实施例，一种方法包括：在插件晶圆的第一面上形成第一电连接器和第二电连接器；使用第一电连接器，将集成电路管芯接合至插件晶圆的第一面；邻近集成电路管芯，将加强件结构连接至插件晶圆的第一面，在平面图中，加强件结构覆盖第二电连接器；用第一密封剂密封集成电路管芯和加强件结构；以及将插件晶圆和加强件结构单个化，以形成堆叠结构。
实施例可以包括以下特征中的一个或者多个。该方法中，加强件结构是伪结构。该方法中，加强件结构通过粘合剂连接至插件晶圆的第一面。该方法中，粘合剂沿着第二连接器的侧壁和顶面延伸。该方法中，加强件结构包括有源电路。该方法中，将加强件结构连接至插件晶圆的第一面包括：使用第二电连接器将加强件结构电连接至插件晶圆。该方法中，加强件结构包括第一部分和与第一部分非连续的第二部分，第一部分沿着插件晶圆的第一面沿着第一方向从插件晶圆的第一边缘延伸至插件晶圆的第二边缘，第二部分沿着插件晶圆的第一面沿着不同于第一方向的第二方向延伸。
根据另一个实施例，一种方法包括：在插件晶圆的第一面上形成第一电连接器，插件晶圆包括管芯区和划线区，每个划线区介于相邻的管芯区之间；使用第一组第一电连接器，将集成电路管芯的有源面接合至管芯区的第一管芯区中的插件晶圆的第一面；邻近集成电路管芯，将加强件结构连接至插件晶圆的第一面，在平面图中，加强件结构与第一管芯区和邻近第一管芯区的划线区的第一划线区重叠，第二组第一电连接器介于加强件结构和插件晶圆之间；用第一密封剂密封集成电路管芯和加强件结构，集成电路管芯的背面与第一密封剂的第一面齐平；在插件晶圆的第二面上形成第二电连接器，插件晶圆的第二面与插件晶圆的第一面相对；将插件晶圆的第一管芯区从插件晶圆的其他管芯区单个化，以形成堆叠结构；以及用第二密封剂密封堆叠结构，第二密封剂沿着堆叠结构的侧壁延伸，第二密封剂具有第一表面和与第一表面相对的第二表面，第二密封剂的第一表面与第二电连接器的暴露表面齐平。
实施例可以包括以下特征中的一个或者多个。该方法中，加强件结构是伪结构。该方法还包括形成位于第二电连接器的暴露表面和第二密封剂的第一面上的第一再分布结构。该方法还包括位于集成电路管芯的背面和第二密封剂的第二面上的第二再分布结构。该方法中，加强件结构包括有源电路。该方法中，将加强件结构连接至插件晶圆的第一面包括：将加强件结构机械地和电地接合至第二组第一电连接器。
根据又一个实施例，一种结构包括：堆叠结构，该堆叠结构包括：插件管芯；集成电路管芯，接合至插件管芯的第一面；加强件结构，连接至插件管芯的第一面，该加强件结构包括：第一部分，在平面图中沿着插件管芯的第一边缘延伸，第一部分的第一侧壁与插件管芯的第一侧壁共面；以及第二部分，在平面图中沿着插件管芯的第二边缘延伸，第二部分的第一侧壁与插件管芯的第二侧壁共面，第二部分与第一部分间隔开；以及第一密封剂，沿着集成电路管芯的侧壁、加强件结构的第一部分的第二侧壁、和加强件结构的第二部分的第二侧壁延伸，其中，加强件结构的第一部分的第二侧壁与加强件结构的第一部分的第一侧壁相对，并且其中，加强件结构的第二部分的第二侧壁与加强件结构的第二部分的第一侧壁相对。
实施例可以包括以下特征中的一个或者多个。该结构中，在平面图中，加强件结构的第一部分的宽度与插件管芯的第一边缘的长度相同。该结构中，在平面图中，加强件结构的第二部分的宽度小于插件管芯的第二边缘的长度。该结构中，加强件结构是伪结构。该结构中，加强件结构通过粘合剂连接至插件管芯的第一面。该结构中，加强件结构包括有源电路。该结构中，加强件结构通过导电连接器连接至插件管芯的第一面。
本申请的实施例提供一种方法，包括：在插件晶圆的第一面上形成第一电连接器和第二电连接器；使用所述第一电连接器，将集成电路管芯接合至所述插件晶圆的所述第一面；邻近所述集成电路管芯，将加强件结构连接至所述插件晶圆的所述第一面，在平面图中，所述加强件结构覆盖所述第二电连接器；用第一密封剂密封所述集成电路管芯和所述加强件结构；以及将所述插件晶圆和所述加强件结构单个化，以形成堆叠结构。在一些实施例中，加强件结构是伪结构。在一些实施例中，加强件结构通过粘合剂连接至所述插件晶圆的所述第一面。在一些实施例中，粘合剂沿着所述第二连接器的侧壁和顶面延伸。在一些实施例中，加强件结构包括有源电路。在一些实施例中，将所述加强件结构连接至所述插件晶圆的所述第一面包括：使用所述第二电连接器将所述加强件结构电连接至所述插件晶圆。在一些实施例中，加强件结构包括第一部分和与所述第一部分非连续的第二部分，所述第一部分沿着所述插件晶圆的所述第一面沿着第一方向从所述插件晶圆的第一边缘延伸至所述插件晶圆的第二边缘，所述第二部分沿着所述插件晶圆的所述第一面沿着不同于所述第一方向的第二方向延伸。
本申请的实施例提供一种方法，包括：在插件晶圆的第一面上形成第一电连接器，所述插件晶圆包括管芯区和划线区，每个所述划线区介于相邻的所述管芯区之间；使用第一组所述第一电连接器，将集成电路管芯的有源面接合至所述管芯区的第一管芯区中的所述插件晶圆的所述第一面；邻近所述集成电路管芯，将加强件结构连接至所述插件晶圆的所述第一面，在平面图中，所述加强件结构与所述第一管芯区和邻近所述第一管芯区的所述划线区的第一划线区重叠，第二组所述第一电连接器介于所述加强件结构和所述插件晶圆之间；用第一密封剂密封所述集成电路管芯和所述加强件结构，所述集成电路管芯的背面与所述第一密封剂的第一面齐平；在所述插件晶圆的第二面上形成第二电连接器，所述插件晶圆的所述第二面与所述插件晶圆的所述第一面相对；将所述插件晶圆的所述第一管芯区从所述插件晶圆的其他管芯区单个化，以形成堆叠结构；以及用第二密封剂密封所述堆叠结构，所述第二密封剂沿着所述堆叠结构的侧壁延伸，所述第二密封剂具有第一表面和与所述第一表面相对的第二表面，所述第二密封剂的所述第一表面与所述第二电连接器的暴露表面齐平。在一些实施例中，加强件结构是伪结构。在一些实施例中，还包括：在所述第二电连接器的所述暴露表面和所述第二密封剂的所述第一面上形成第一再分布结构。在一些实施例中，还包括：在所述集成电路管芯的所述背面和所述第二密封剂的所述第二面上形成第二再分布结构。在一些实施例中，加强件结构包括有源电路。在一些实施例中，将所述加强件结构连接至所述插件晶圆的所述第一面包括：将所述加强件结构机械地和电地接合至所述第二组所述第一电连接器。
本申请的实施例还提供一种结构，包括：堆叠结构，所述堆叠结构包括：插件管芯；集成电路管芯，接合至所述插件管芯的第一面；加强件结构，连接至所述插件管芯的所述第一面，所述加强件结构包括：第一部分，在平面图中沿着所述插件管芯的第一边缘延伸，所述第一部分的第一侧壁与所述插件管芯的第一侧壁共面；以及第二部分，在所述平面图中沿着所述插件管芯的第二边缘延伸，所述第二部分的第一侧壁与所述插件管芯的第二侧壁共面，所述第二部分与所述第一部分间隔开；以及第一密封剂，沿着所述集成电路管芯的侧壁、所述加强件结构的所述第一部分的第二侧壁、和所述加强件结构的所述第二部分的第二侧壁延伸，其中，所述加强件结构的所述第一部分的所述第二侧壁与所述加强件结构的所述第一部分的所述第一侧壁相对，并且其中，所述加强件结构的所述第二部分的所述第二侧壁与所述加强件结构的所述第二部分的所述第一侧壁相对。在一些实施例中，在所述平面图中，所述加强件结构的所述第一部分的宽度与所述插件管芯的所述第一边缘的长度相同。在一些实施例中，在所述平面图中，所述加强件结构的所述第二部分的宽度小于所述插件管芯的所述第二边缘的长度。在一些实施例中，加强件结构是伪结构。在一些实施例中，加强件结构通过粘合剂连接至所述插件管芯的所述第一面。在一些实施例中，加强件结构包括有源电路。在一些实施例中，加强件结构通过导电连接器连接至所述插件管芯的所述第一面。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种形成集成电路封装件的方法，包括：
在插件晶圆的第一面上形成第一电连接器和第二电连接器；
使用所述第一电连接器，将集成电路管芯接合至所述插件晶圆的所述第一面；
邻近所述集成电路管芯，将加强件结构连接至所述插件晶圆的所述第一面，在平面图中，所述加强件结构覆盖所述第二电连接器；
用第一密封剂密封所述集成电路管芯和所述加强件结构；以及
将所述插件晶圆和所述加强件结构单个化，以形成堆叠结构。
2.根据权利要求1所述的形成集成电路封装件的方法，其中，所述加强件结构是伪结构。
3.根据权利要求2所述的形成集成电路封装件的方法，其中，所述加强件结构通过粘合剂连接至所述插件晶圆的所述第一面。
4.根据权利要求3所述的形成集成电路封装件的方法，其中，所述粘合剂沿着所述第二连接器的侧壁和顶面延伸。
5.根据权利要求1所述的形成集成电路封装件的方法，其中，所述加强件结构包括有源电路。
6.根据权利要求5所述的形成集成电路封装件的方法，其中，将所述加强件结构连接至所述插件晶圆的所述第一面包括：使用所述第二电连接器将所述加强件结构电连接至所述插件晶圆。
7.根据权利要求1所述的形成集成电路封装件的方法，其中，所述加强件结构包括第一部分和与所述第一部分非连续的第二部分，所述第一部分沿着所述插件晶圆的所述第一面沿着第一方向从所述插件晶圆的第一边缘延伸至所述插件晶圆的第二边缘，所述第二部分沿着所述插件晶圆的所述第一面沿着不同于所述第一方向的第二方向延伸。
8.一种形成集成电路封装件的方法，包括：
在插件晶圆的第一面上形成第一电连接器，所述插件晶圆包括管芯区和划线区，每个所述划线区介于相邻的所述管芯区之间；
使用第一组所述第一电连接器，将集成电路管芯的有源面接合至所述管芯区的第一管芯区中的所述插件晶圆的所述第一面；
邻近所述集成电路管芯，将加强件结构连接至所述插件晶圆的所述第一面，在平面图中，所述加强件结构与所述第一管芯区和邻近所述第一管芯区的所述划线区的第一划线区重叠，第二组所述第一电连接器介于所述加强件结构和所述插件晶圆之间；
用第一密封剂密封所述集成电路管芯和所述加强件结构，所述集成电路管芯的背面与所述第一密封剂的第一面齐平；
在所述插件晶圆的第二面上形成第二电连接器，所述插件晶圆的所述第二面与所述插件晶圆的所述第一面相对；
将所述插件晶圆的所述第一管芯区从所述插件晶圆的其他管芯区单个化，以形成堆叠结构；以及
用第二密封剂密封所述堆叠结构，所述第二密封剂沿着所述堆叠结构的侧壁延伸，所述第二密封剂具有第一表面和与所述第一表面相对的第二表面，所述第二密封剂的所述第一表面与所述第二电连接器的暴露表面齐平。
9.根据权利要求8所述的形成集成电路封装件的方法，其中，所述加强件结构是伪结构。
10.一种集成电路封装件结构，包括：
堆叠结构，所述堆叠结构包括：
插件管芯；
集成电路管芯，接合至所述插件管芯的第一面；
加强件结构，连接至所述插件管芯的所述第一面，所述加强件结构包括：
第一部分，在平面图中沿着所述插件管芯的第一边缘延伸，所述第一部分的第一侧壁与所述插件管芯的第一侧壁共面；以及
第二部分，在所述平面图中沿着所述插件管芯的第二边缘延伸，所述第二部分的第一侧壁与所述插件管芯的第二侧壁共面，所述第二部分与所述第一部分间隔开；以及
第一密封剂，沿着所述集成电路管芯的侧壁、所述加强件结构的所述第一部分的第二侧壁、和所述加强件结构的所述第二部分的第二侧壁延伸，其中，所述加强件结构的所述第一部分的所述第二侧壁与所述加强件结构的所述第一部分的所述第一侧壁相对，并且其中，所述加强件结构的所述第二部分的所述第二侧壁与所述加强件结构的所述第二部分的所述第一侧壁相对。
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