TW202420522A - 具有黏合增強層的半導體封裝 - Google Patents

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Abstract

提供一種半導體封裝，所述半導體封裝包括：第一配線結構，包括：多個第一配線圖案，分別包括多個第一下表面連接接墊及多個第一上表面連接接墊；第二配線結構，包括：多個第二配線圖案，分別包括多個第二下表面連接接墊及多個第二上表面連接接墊；半導體晶片，佈置於第一配線結構與第二配線結構之間；多個連接結構，將所述多個第一上表面連接接墊之中的一些第一上表面連接接墊連接至所述多個第二下表面連接接墊，並相鄰於半導體晶片佈置；以及黏合增強層，位於所述多個連接結構中的每一者的側表面及半導體晶片的至少一部分上。

Description

具有黏合增強層的半導體封裝
[相關申請案的交叉參考]
本申請案主張於2022年10月4日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0126584號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露的實施例是有關於一種半導體封裝，且更具體而言，是有關於一種扇出型半導體封裝。
因應於電子工業的快速發展及使用者的需求，電子裝置被進一步小型化及多功能化並且具有大容量，且因此，需要高度整合的半導體晶片。
因此，為了達成用於輸入/輸出（input/output，I/O）的連接端子的數目增加的高度整合的半導體晶片，已經設計了半導體封裝連接可靠性。舉例而言，已經開發了一種在連接端子之間具有增加的間隙以防止連接端子之間的干擾的扇出型半導體封裝。
一或多個實施例提供一種具有改善的可靠性的半導體封裝。
一種半導體封裝包括：第一配線結構，包括：多個第一配線圖案，分別包括多個第一下表面連接接墊及多個第一上表面連接接墊；以及第一基礎絕緣層，環繞所述多個第一配線圖案；第二配線結構，包括：多個第二配線圖案，分別包括多個第二下表面連接接墊及多個第二上表面連接接墊；以及第二基礎絕緣層，環繞所述多個第二配線圖案；半導體晶片，位於第一配線結構與第二配線結構之間；包封構件，對第一配線結構與第二配線結構之間的空間進行填充並環繞半導體晶片；多個連接結構，穿透包封構件並將所述多個第一上表面連接接墊之中的一些第一上表面連接接墊連接至所述多個第二下表面連接接墊，所述多個連接結構相鄰於半導體晶片；以及黏合增強層，位於所述多個連接結構中的每一者的側表面及半導體晶片的側表面的至少一部分上。
一種半導體封裝包括：第一配線結構，包括：多個第一重配線圖案，分別包括多個第一下表面連接接墊及多個第一上表面連接接墊；以及第一重配線絕緣層，環繞所述多個第一重配線圖案；第二配線結構，包括：多個第二重配線圖案，分別包括多個第二下表面連接接墊及多個第二上表面連接接墊；以及第二重配線絕緣層，環繞所述多個第二重配線圖案；半導體晶片，位於第一配線結構與第二配線結構之間，半導體晶片包括多個晶片接墊；多個連接結構，分別將所述多個第一上表面連接接墊連接至所述多個第二下表面連接接墊，所述多個連接結構相鄰於半導體晶片；黏合增強層，位於所述多個連接結構中的每一者的側表面及半導體晶片的至少一部分上；多個晶片連接構件，位於所述多個第一上表面連接接墊之中的一些第一上表面連接接墊與所述多個晶片接墊之間；以及包封構件，環繞所述多個連接結構及半導體晶片，對第一配線結構與第二配線結構之間的空間進行填充，並且與半導體晶片及所述多個連接結構中的所述每一者間隔開，黏合增強層位於包封構件與所述多個連接結構中的所述每一者之間。
一種半導體封裝包括：第一重配線結構，包括：多個第一重配線圖案，分別包括多個第一下表面連接接墊及多個第一上表面連接接墊；以及第一重配線絕緣層，環繞所述多個第一重配線圖案；半導體晶片，位於第一重配線結構上且包括多個晶片接墊；第二重配線結構，包括：多個第二重配線圖案，位於半導體晶片及第一重配線結構上，所述多個第二重配線圖案分別包括多個第二下表面連接接墊及多個第二上表面連接接墊；以及第二重配線絕緣層，環繞所述多個第二重配線圖案；多個連接結構，分別將所述多個第一上表面連接接墊之中的一些第一上表面連接接墊連接至所述多個第二下表面連接接墊，所述多個連接結構相鄰於半導體晶片；以及多個晶片連接構件，位於所述多個第一上表面連接接墊之中的一些第一上表面連接接墊與所述多個晶片接墊之間，所述多個晶片連接構件分別包括位於所述多個晶片接墊中的每一者上的凸塊下金屬（under bump metal，UBM）層及導電帽，導電帽覆蓋凸塊下金屬層；底部填充層，位於半導體晶片與第一重配線結構之間，底部填充層環繞所述多個晶片連接構件；黏合增強層，位於第一重配線結構的上表面、所述多個連接結構中的每一者的側表面、底部填充層的側表面、半導體晶片的側表面的至少一部分、以及半導體晶片的上表面上，黏合增強層包含絕緣材料；以及包封構件，對第一重配線結構與第二重配線結構之間的空間進行填充，覆蓋所述多個連接結構及半導體晶片，並且與第一重配線結構、半導體晶片及所述多個連接結構中的所述每一者間隔開，在包封構件與第一重配線結構、半導體晶片及所述多個連接結構中的所述每一者之間存在黏合增強層。
在本文中闡述的實施例是實例性實施例，且因此，本揭露並非僅限於此。
應理解，當稱一元件或層位於另一元件或層「之上（over）」、「之上（above）」、「上（on）」、「下方（below）」、「下方（under）」、「下面（beneath）」、「連接至（connected to）」或「耦合至（coupled to）」另一元件或層時，所述一元件或層可直接位於另一元件或層之上、之上、上、下方、下方、下面、連接至或耦合至另一元件或層，或者可存在中間元件或層。相比之下，當稱一元件「直接位於另一元件或層之上」、「直接位於另一元件或層之上」、「直接位於另一元件或層上」、「直接位於另一元件或層下方」、「直接位於另一元件或層下方」、「直接位於另一元件或層下面」、「直接連接至」或「直接耦合至」另一元件或層時，則不存在中間元件或層。
圖1是根據實施例的半導體封裝1的剖視圖。
參照圖1，半導體封裝1可包括第一配線結構300、位於第一配線結構300上的第二配線結構400、以及佈置於第一配線結構300與第二配線結構400之間的至少一個半導體晶片100。在一些實施例中，半導體封裝1可包括層疊式封裝（package-on-package，PoP）的下部封裝。半導體封裝1可包括扇出型半導體封裝，在所述扇出型半導體封裝中，第一配線結構300的水平寬度及水平面積分別大於至少一個半導體晶片100的水平寬度及水平面積。在一些實施例中，半導體封裝1可具有扇出型晶圓級封裝（fan out-type wafer level package，FOWLP）或扇出型面板級封裝（fan out-type panel level package，FOPLP）。
在一些實施例中，第一配線結構300及第二配線結構400中的至少一者可使用重配線製程來形成。第一配線結構300及第二配線結構400可分別被稱為第一重配線結構及第二重配線結構，或者可分別被稱為下部重配線結構及上部重配線結構。
第一配線結構300可包括第一重配線絕緣層310及多個第一重配線圖案330。第一重配線絕緣層310可環繞所述多個第一重配線圖案330。在一些實施例中，第一配線結構300可包括彼此堆疊的多個重配線絕緣層310。第一重配線絕緣層310可使用例如可光成像介電質（photo imageable dielectric，PID）或感光性聚醯亞胺（photosensitive polyimide，PSPI）來形成。舉例而言，第一配線結構300可具有約30微米至約50微米的厚度。
所述多個第一重配線圖案330可包括多個第一重配線線路圖案332及多個第一重配線通孔334。所述多個第一重配線圖案330可包含金屬，例如銅（Cu）、鋁（Al）、鎢（W）、鈦（Ti）、鉭（Ta）、銦（In）、鉬（Mo）、錳（Mn）、鈷（Co）、錫（Sn）、鎳（Ni）、鎂（Mg）、錸（Re）、鈹（Be）、鎵（Ga）及釕（Ru）或其合金，但並非僅限於此。在一些實施例中，所述多個第一重配線圖案330可藉由在包含Cu、Ti、氮化鈦或鈦鎢的晶種層上堆疊金屬或金屬的合金來形成。
所述多個第一重配線線路圖案332可佈置於第一重配線絕緣層310的上表面及下表面中的至少一者上。舉例而言，當第一配線結構300包括彼此堆疊的所述多個第一重配線絕緣層310時，所述多個第一重配線線路圖案332可佈置於最上端處的第一重配線絕緣層310的上表面上、最下端處的第一重配線絕緣層310的下表面上、以及所述多個第一重配線絕緣層310之中的兩個相鄰的第一重配線絕緣層310之間的至少一部分上。
所述多個第一重配線通孔334可穿透至少一個第一重配線絕緣層310，並且可分別與所述多個第一重配線線路圖案332中的一些第一重配線線路圖案332接觸及連接。在一些實施例中，所述多個第一重配線通孔334可具有自其底部向頂部變寬並水平地延伸的錐形形狀。舉例而言，所述多個第一重配線通孔334可具有朝向至少一個半導體晶片100增加的水平寬度。
在一些實施例中，所述多個第一重配線線路圖案332之中的至少一些第一重配線線路圖案332可與所述多個第一重配線通孔334之中的一些第一重配線通孔334一體成型。舉例而言，第一重配線線路圖案332及與第一重配線線路圖案332的下表面接觸的第一重配線通孔334可一體成型。舉例而言，所述多個第一重配線通孔334中的每一者可具有遠離第一重配線線路圖案332減小的水平寬度，所述多個第一重配線通孔334與第一重配線線路圖案332整合為一體。
在所述多個第一重配線圖案330中，第一重配線圖案330之中相鄰於第一配線結構300的下表面佈置的一些第一重配線圖案330可被稱為多個第一下表面連接接墊330P1，且第一重配線圖案330之中相鄰於第一配線結構300的上表面佈置的一些第一重配線圖案330可被稱為多個第一上表面連接接墊330P2。舉例而言，所述多個第一下表面連接接墊330P1可為所述多個第一重配線線路圖案332之中與第一配線結構300的下表面相鄰的一些第一重配線線路圖案332，且所述多個第一上表面連接接墊330P2可為所述多個第一重配線線路圖案332之中與第一配線結構300的上表面相鄰的一些第一重配線線路圖案332。
多個外部連接端子500可分別貼合至所述多個第一下表面連接接墊330P1。所述多個外部連接端子500可在外部電性連接半導體封裝1。在一些實施例中，所述多個外部連接端子500中的每一者可包括凸塊、焊料球等。舉例而言，外部連接端子500可具有約100微米至約180微米的高度。多個晶片連接構件130可貼合至所述多個第一上表面連接接墊330P2之中的一些第一上表面連接接墊330P2，並且多個連接結構200可貼合至所述多個第一上表面連接接墊330P2之中的其他第一上表面連接接墊330P2。
所述多個第一上表面連接接墊330P2可佈置於第一重配線絕緣層310的上表面上。舉例而言，當第一配線結構300包括彼此堆疊的所述多個第一重配線絕緣層310時，所述多個第一上表面連接接墊330P2可佈置於最上端處的第一重配線絕緣層310的上表面上。
至少一個半導體晶片100可貼合於第一配線結構300上。半導體晶片100可包括具有彼此相對的有效表面及非有效表面的半導體基板110、形成於半導體基板110的有效表面上的半導體裝置112、以及佈置於半導體晶片100的第一表面上的多個晶片接墊120。舉例而言，半導體晶片100可具有約70微米至約200微米的厚度。在本揭露中，半導體晶片100的第一表面與半導體晶片100的第二表面可彼此相對，並且半導體晶片100的第二表面可為半導體基板110的非有效表面。由於半導體基板110的有效表面靠近半導體晶片100的第一表面，因此未對將半導體基板110的有效表面與半導體晶片100的第一表面分開予以說明。
在一些實施例中，半導體晶片100可具有面朝下的佈置形式，其中半導體晶片100的第一表面面向第一配線結構300，並且可貼合至第一配線結構300的上表面。在此種情形中，半導體晶片100的第一表面可被稱為半導體晶片100的下表面，而半導體晶片100的第二表面可被稱為半導體晶片100的上表面。在本揭露中，除非另有說明，否則上表面是指在圖中面向上側的表面，而下表面是指在圖中面向下側的表面。
所述多個晶片連接構件130可佈置於半導體晶片100的所述多個晶片接墊120與第一配線結構300的所述多個第一上表面連接接墊330P2之中的一些第一上表面連接接墊330P2之間。舉例而言，所述多個晶片連接構件130中的每一者可包括焊料球或微凸塊。半導體晶片100可藉由所述多個晶片連接構件130而電性連接至第一配線結構300的第一重配線圖案330。所述多個晶片連接構件130中的每一者可包括凸塊下金屬（under bump metal，UBM）層132及覆蓋UBM層132的導電帽134，所述UBM層132及導電帽134佈置於所述多個晶片接墊120中的每一者下方。舉例而言，所述多個晶片連接構件130中的每一者可具有約30微米至約40微米的高度。所述多個晶片連接構件130中的每一者可包含導電材料，例如Cu、Al、銀（Ag）、Sn、金（Au）或焊料，但並非僅限於此。
半導體基板110可包含例如半導體材料，例如矽（Si）及鍺（Ge）。根據另一實施例，半導體基板110可包含化合物半導體材料，例如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）及磷酸銦（InP）。半導體基板110可包括導電區，例如摻雜有雜質的阱。半導體基板110可具有各種元件隔離結構，例如淺溝槽隔離（shallow trench isolation，STI）結構。
半導體基板110可在半導體基板110的有效表面上包括半導體裝置112，所述半導體裝置112包括多個各種類型的各別裝置。所述多個各別裝置可包括例如以下各種微電子裝置：金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field effect transistor，MOSFET），例如互補金屬絕緣體半導體（complementary metal-insulator-semiconductor，CMOS）電晶體；系統大規模積體電路（large scale integration，LSI）；主動裝置、被動裝置等。所述多個各別裝置可電性連接至半導體基板110的導電區。半導體裝置112可更包括將所述多個各別裝置中的至少兩者彼此電性連接或者將所述多個各別裝置電性連接至半導體基板110的導電區的導電配線或導電插塞。此外，所述多個各別裝置中的每一者可藉由絕緣層而與另一相鄰的各別裝置電性隔離。
在一些實施例中，半導體晶片100可包括邏輯裝置。舉例而言，半導體晶片100可包括中央處理單元（central processing unit，CPU）晶片、圖形處理單元（graphics processing unit，GPU）晶片或應用處理器（application processor，AP）晶片。在一些其他實施例中，當半導體封裝1包括多個半導體晶片100時，所述多個半導體晶片100中的至少一者可包括CPU晶片、GPU晶片或AP晶片，並且所述多個半導體晶片100中的至少另一者可包括包括記憶體裝置的記憶體半導體晶片。舉例而言，記憶體裝置可包括例如非揮發性記憶體裝置，例如快閃記憶體、相變隨機存取記憶體（random access memory，RAM）（phase change random access memory，PRAM）、磁性RAM（magnetic RAM，MRAM）、鐵電RAM（ferroelectric RAM，FeRAM）及電阻式RAM（resistive RAM，RRAM）。快閃記憶體可包括例如反及（NAND）快閃記憶體或垂直反及（V-NAND）快閃記憶體。在一些實施例中，記憶體裝置可包括揮發性記憶體裝置，例如動態RAM（dynamic RAM，DRAM）及靜態RAM（static RAM，SRAM）。
第二配線結構400可包括第二重配線絕緣層410及多個第二重配線圖案430。第二重配線絕緣層410可環繞所述多個第二重配線圖案430。第二重配線絕緣層410可由例如PID或感光性聚醯亞胺形成。
在一些實施例中，第二配線結構400的厚度可小於第一配線結構300的厚度。舉例而言，第二配線結構400可具有約20微米至約40微米的厚度。在一些實施例中，第二配線結構400可包括進行堆疊的多個第二重配線絕緣層410。所述多個第二重配線圖案430可包括多個第二重配線線路圖案432及多個第二重配線通孔434。所述多個第二重配線圖案430可包含金屬或金屬的合金，但並非僅限於此。在一些實施例中，所述多個第二重配線圖案430可藉由在晶種層上堆疊金屬或金屬的合金來形成。
所述多個第二重配線線路圖案432可佈置於第二重配線絕緣層410的上表面及下表面中的至少一者上。舉例而言，當第二配線結構400包括彼此堆疊的所述多個第二重配線絕緣層410時，所述多個第二重配線線路圖案432可佈置於最上端處的第二重配線絕緣層410的上表面上、最下端處的第二重配線絕緣層410的下表面上、以及所述多個第二重配線絕緣層410之中的兩個相鄰的第二重配線絕緣層410之間的至少一部分上。
在所述多個第二重配線圖案430中，相鄰於第二配線結構400的下表面佈置的一些第二重配線圖案430可被稱為多個第二下表面連接接墊430P1，而相鄰於第二配線結構400的上表面佈置的其他第二重配線圖案430可被稱為多個第二上表面連接接墊430P2。舉例而言，在所述多個第二重配線線路圖案432中，所述多個第二下表面連接接墊430P1可相鄰於第二配線結構400的下表面佈置，而在所述多個第二重配線線路圖案432中，所述多個第二上表面連接接墊430P2可相鄰於第二配線結構400的上表面佈置。在一些其他實施例中，所述多個第二下表面連接接墊430P1可包括所述多個第二重配線通孔434之中相鄰於第二配線結構400的下表面佈置的一些第二重配線通孔434。
在一些實施例中，當半導體封裝1包括PoP的下部封裝時，其上部封裝可連接至多個第二上表面連接接墊430P2。舉例而言，多個封裝連接端子可佈置於上部封裝與所述多個第二上表面連接接墊430P2之間。在一些實施例中，所述多個封裝連接端子中的每一者可包括凸塊、焊料球等。上部封裝可包括輔助半導體晶片。輔助半導體晶片可包括記憶體半導體晶片。舉例而言，輔助半導體晶片可包括DRAM晶片、SRAM晶片、快閃記憶體晶片、電可擦可程式化唯讀記憶體（electrically erasable programmable read-only memory，EEPROM）晶片、PRAM晶片、MRAM晶片或RRAM晶片。所述多個連接結構200可分別貼合至所述多個第二下表面連接接墊430P1。
所述多個第二下表面連接接墊430P1可佈置於第二重配線絕緣層410的下表面上。舉例而言，當第二配線結構400包括彼此堆疊的所述多個第二重配線絕緣層410時，所述多個第二下表面連接接墊430P1可佈置於最下部的第二重配線絕緣層410的下表面上。
所述多個第二上表面連接接墊430P2可佈置於第二重配線絕緣層410的上表面上。舉例而言，當第二配線結構400包括彼此堆疊的所述多個第二重配線絕緣層410時，所述多個第二上表面連接接墊430P2可佈置於最上部的第二重配線絕緣層410的上表面上。所述多個第二上表面連接接墊430P2可在垂直方向上（即，在與半導體晶片100及第一配線結構300相反的方向上）自第二重配線絕緣層410的上表面突出。舉例而言，當第二配線結構400包括彼此堆疊的所述多個第二重配線絕緣層410時，所述多個第二上表面連接接墊430P2可在垂直方向上遠離半導體晶片100及第一配線結構300自處於最上端處的第二重配線絕緣層410的上表面突出。所述多個第二上表面連接接墊430P2中的每一者的上表面、以及側表面的至少一部分可不與第二重配線絕緣層410接觸。
所述多個第二重配線通孔434可穿透至少一個第二重配線絕緣層410，並且可分別與所述多個第二重配線線路圖案432之中的一些第二重配線線路圖案432接觸及連接。在一些實施例中，所述多個第二重配線線路圖案432中的至少一些第二重配線線路圖案432可與所述多個第二重配線通孔434之中的一些第二重配線通孔434一體成型。舉例而言，第二重配線線路圖案432及與第二重配線線路圖案432的下表面接觸的第二重配線通孔434可一起形成為一體。
在一些實施例中，所述多個第二重配線通孔434可具有自其底部向頂部變寬並水平地延伸的錐形形狀。舉例而言，所述多個第二重配線通孔434可具有朝向至少一個半導體晶片100減小的水平寬度。所述多個第一重配線通孔334及所述多個第二重配線通孔434可在相同的方向上延伸，並且可各自具有增加的水平寬度或減小的水平寬度。舉例而言，所述多個第一重配線通孔334及所述多個第二重配線通孔434可具有在自第一配線結構300朝向第二配線結構400的方向上延伸並具有增加的水平寬度、或者在自第二配線結構400朝向第一配線結構300的方向上延伸並具有減小的水平寬度的錐形形狀。
第一重配線絕緣層310、第一重配線圖案330、第一重配線線路圖案332及第一重配線通孔334可分別被稱為第一基礎絕緣層、第一配線圖案、第一配線線路圖案及第一配線通孔，並且第二重配線絕緣層410、第二重配線圖案430、第二重配線線路圖案432及第二重配線通孔434可分別被稱為第二基礎絕緣層、第二配線圖案、第二重配線線路圖案及第二重配線通孔。
包封構件250可在第一配線結構300的上表面上環繞半導體晶片100。包封構件250可對第一配線結構300與第二配線結構400之間的空間進行填充。舉例而言，包封構件250可具有約150微米至約300微米的厚度。舉例而言，包封構件250可包括包含環氧模製化合物（epoxy mold compound，EMC）的模製構件。包封構件250可含有填充物。舉例而言，填充物可包括具有非導電絕緣性質的陶瓷系材料。在一些實施例中，填充物可包含氮化鋁（AlN）、氮化硼（BN）、氧化鋁（Al 20 3）、碳化矽（SiC）及氧化鎂（MgO）中的至少一者。舉例而言，填充物可包括二氧化矽填充物或氧化鋁填充物。舉例而言，包封構件250可包含含有填充物的環氧系材料。包封構件250中含有的填充物的平均直徑可為約3微米至約50微米。包封構件250中含有的填充物的比率可為約60重量%至約90重量%。
在一些實施例中，環繞所述多個晶片連接構件130的底部填充層150可位於半導體晶片100與第一配線結構300之間。在一些實施例中，底部填充層150可對至少一個半導體晶片100與第一配線結構300之間的空間進行填充，並且覆蓋至少一個半導體晶片100的側表面的下側的一部分。底部填充層150可包含例如藉由毛細底部填充方法形成的環氧樹脂。在一些實施例中，底部填充層150可包括非導電膜（non-conductive film，NCF）。
在一些實施例中，第一配線結構300的側表面、包封構件250的側表面及第二配線結構400的側表面可在垂直方向上彼此對準。舉例而言，彼此對應的第一配線結構300的一個側表面、包封構件250的一個側表面及第二配線結構400的一個側表面可為共面的。
所述多個連接結構200可穿透包封構件250，並將第一配線結構300電性連接至第二配線結構400。包封構件250可環繞所述多個連接結構200。
所述多個連接結構200可佈置於第一配線結構300與第二配線結構400之間，使得所述多個連接結構200在水平方向上與至少一個半導體晶片100間隔開。舉例而言，所述多個連接結構200可在水平方向上與至少一個半導體晶片100間隔開，並且圍繞至少一個半導體晶片100佈置。所述多個連接結構200可位於所述多個第一上表面連接接墊330P2與所述多個第二下表面連接接墊430P1之間。所述多個連接結構200的下表面可與第一配線結構300的所述多個第一上表面連接接墊330P2接觸，並分別電性連接至所述多個第一重配線圖案330，且所述多個連接結構200的上表面可與所述多個第二下表面連接接墊430P1接觸，並分別電性連接至所述多個第二重配線圖案430。舉例而言，所述多個連接結構200中的每一者的高度可為約150微米至約300微米，並且所述多個連接結構200中的每一者的水平寬度可為約120微米至約200微米。多個連接結構200中的每一者的縱橫比（即高度對水平寬度之比）可大於約1。在一些實施例中，所述多個連接結構200中的每一者可包括包含Cu或Cu合金的導電柱。
所述多個連接結構200中的每一者的下表面可與第一上表面連接接墊330P2的上表面接觸。所述多個連接結構200中的每一者的上表面可與第二下表面連接接墊430P1的下表面接觸。在一些實施例中，與連接結構200接觸的第一上表面連接接墊330P2的水平寬度及水平面積可大於連接結構200的水平寬度及水平面積。在一些實施例中，與連接結構200接觸的第二下表面連接接墊430P1的水平寬度及水平面積可大於連接結構200的水平寬度及水平面積。舉例而言，連接結構200的下表面可完全與第一上表面連接接墊330P2的上表面接觸，但第一上表面連接接墊330P2的上表面的一部分可不與所述多個連接結構200接觸。舉例而言，連接結構200的上表面可與第二下表面連接接墊430P1的下表面完全接觸，但第二下表面連接接墊430P1的下表面的一部分可不與所述多個連接結構200接觸。
所述多個第一上表面連接接墊330P2可在垂直方向上自第一重配線絕緣層310的上表面朝向半導體晶片100及第二配線結構400突出。舉例而言，當第一配線結構300包括彼此堆疊的所述多個第一重配線絕緣層310時，所述多個第一上表面連接接墊330P2可在垂直方向上自處於最上端處的第一重配線絕緣層310的上表面朝向半導體晶片100及第二配線結構400突出。所述多個第一上表面連接接墊330P2中的每一者的上表面、以及側表面的至少一部分可不與第一重配線絕緣層310接觸。包封構件250可覆蓋所述多個第一上表面連接接墊330P2中的每一者的側表面、以及上表面的至少一部分。所述多個第一下表面連接接墊330P1可不在垂直方向上自處於最下端處的第一重配線絕緣層310的下表面突出。在一些實施例中，所述多個第一下表面連接接墊330P1的下表面與第一重配線絕緣層310的下表面可為共面的。
所述多個第二下表面連接接墊430P1可不在垂直方向上自處於最下端處的第二重配線絕緣層410的下表面突出。在一些實施例中，所述多個第二下表面連接接墊430P1的下表面與第二重配線絕緣層410的下表面可為共面的。包封構件250可覆蓋所述多個第二下表面連接接墊430P1中的每一者的下表面的一部分。包封構件250可與所述多個第二下表面連接接墊430P1中的每一者的下表面的一部分、以及處於最下端處的第二重配線絕緣層410的下表面直接接觸。
黏合增強層230可覆蓋貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構300。黏合增強層230可以第一厚度T1共形地覆蓋所述多個連接結構200及貼合有至少一個半導體晶片100的第一配線結構300。舉例而言，第一厚度T1可為約100奈米至約3微米。黏合增強層230可包含絕緣材料。在一些實施例中，黏合增強層230可包含氮氧化矽（SiON）。
貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構300可與包封構件250間隔開且在其間存在黏合增強層230。舉例而言，黏合增強層230可佈置於貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構300與包封構件250之間，並且可沿著第一配線結構300與包封構件250之間的空間延伸。
黏合增強層230可覆蓋所述多個連接結構200中的每一者的側表面。舉例而言，黏合增強層230可佈置於所述多個連接結構200中的每一者的側表面與包封構件250之間，並且包封構件250可與黏合增強層230接觸，但可不與所述多個連接結構200接觸。所述多個連接結構200與包封構件250可彼此間隔開且在其間存在黏合增強層230。黏合增強層230的相對兩側中的一側可與連接結構200直接接觸，而黏合增強層230的所述相對兩側中的另一側可與包封構件250直接接觸。黏合增強層230可不覆蓋所述多個連接結構200中的每一者的與第二下表面連接接墊430P1接觸的上表面。由於所述多個連接結構200中的每一者的下表面與第一上表面連接接墊330P2接觸，因此黏合增強層230可不覆蓋所述多個連接結構200中的每一者的下表面。
黏合增強層230可環繞至少一個半導體晶片100。舉例而言，黏合增強層230可覆蓋至少一個半導體晶片100的上表面，並且可覆蓋至少一個半導體晶片100的側表面的至少一部分。舉例而言，黏合增強層230可佈置於至少一個半導體晶片100與包封構件250之間，包封構件250可與黏合增強層230接觸，但可不接觸至少一個半導體晶片100。至少一個半導體晶片100與包封構件250可彼此間隔開且在其間存在黏合增強層230。黏合增強層230的相對兩側中的一側可與至少一個半導體晶片100直接接觸，而黏合增強層230的相對兩側中的另一側可與包封構件250直接接觸。
在一些實施例中，當底部填充層150佈置於半導體晶片100與第一配線結構300之間時，黏合增強層230可覆蓋底部填充層150。舉例而言，黏合增強層230可佈置於底部填充層150與包封構件250之間，並且包封構件250可接觸黏合增強層230，但可不接觸底部填充層150。底部填充層150與包封構件250可彼此間隔開且在其間存在黏合增強層230。黏合增強層230的相對兩側中的一側可與底部填充層150直接接觸，而黏合增強層230的相對兩側中的另一側可與包封構件250直接接觸。
黏合增強層230可覆蓋第一配線結構300的上表面。舉例而言，黏合增強層230可佈置於第一配線結構300的上表面與包封構件250之間，包封構件250可接觸黏合增強層230，但可不接觸第一配線結構300。第一配線結構300與包封構件250可彼此間隔開且在其間存在黏合增強層230。黏合增強層230的相對兩側中的一側可與第一配線結構300的上表面直接接觸，而黏合增強層230的相對兩側中的另一側可與包封構件250直接接觸。舉例而言，黏合增強層230可與處於最上端處的第一重配線絕緣層310的上表面、以及所述多個第一上表面連接接墊330P2的上表面的一部分及側表面的一部分接觸。
黏合增強層230可沿著以下結構延伸並覆蓋以下結構：位於第一配線結構300的上表面上的第一重配線絕緣層310、在垂直方向上自第一重配線絕緣層310的上表面突出的第一上表面連接接墊330P2的側表面的一部分、以及第一上表面連接接墊330P2的上表面的一部分，所述上表面的所述部分不與連接結構200接觸。
黏合增強層230可沿著第一配線結構300的上表面、底部填充層150的側表面、至少一個半導體晶片100的側表面的至少一部分以及至少一個半導體晶片100的上表面延伸並共形地覆蓋所述結構。當至少一個半導體晶片100的側表面的下部部分被底部填充層150覆蓋時，黏合增強層230可覆蓋至少一個半導體晶片100的側表面的所有未被底部填充層150覆蓋的剩餘部分。當至少一個半導體晶片100的側表面未被底部填充層150覆蓋時，黏合增強層230可覆蓋至少一個半導體晶片100的所有側表面。
黏合增強層230可與半導體晶片100、底部填充層150、第一重配線絕緣層310、第一上表面連接接墊330P2、所述多個連接結構200及包封構件250接觸並與所述結構組合。舉例而言，黏合增強層230可與半導體晶片100、底部填充層150、第一重配線絕緣層310、第一上表面連接接墊330P2、所述多個連接結構200及包封構件250以氫結合（hydrogen binding）及共享結合（sharing binding）的方式進行組合，並且可提高黏合增強層230的黏附性。因此，相鄰於包封構件250的組件（例如，半導體晶片100、底部填充層150、第一重配線絕緣層310、第一上表面連接接墊330P2、所述多個連接結構200及包封構件250）可使用黏合增強層230而與包封構件250具有改善的黏附性。因此，可防止在包封構件250與相鄰於包封構件250的組件之間發生分層。
黏合增強層230可不覆蓋包封構件250的上表面。包封構件250的上表面可與第二配線結構400的下表面接觸。舉例而言，包封構件250可與以下結構接觸：第二配線結構400的下表面上的第二重配線絕緣層410、第二下表面連接接墊430P1之中的一些第二下表面連接接墊430P1的下表面、以及第二下表面連接接墊430P1的下表面的不與連接結構200接觸的一部分。
在根據本揭露的半導體封裝1中，黏合增強層230可佈置於與包封構件250相鄰的各組件之間，例如佈置於半導體晶片100、底部填充層150、第一重配線絕緣層310、第一上表面連接接墊330P2及所述多個連接結構200中的每一者與包封構件250之間。因此，由於在根據本揭露實施例的半導體封裝1內部不會發生分層（其中存在導致可靠性劣化的濕氣、殘留離子等），因此半導體封裝1的可靠性可得以提高。
圖2A至圖2G是示出根據實施例的製造半導體封裝1的方法的剖視圖。圖2A至圖2G是示出製造圖1所示的半導體封裝1的方法的剖視圖，並且對其可不再予以贅述。
參照圖2A，可在支撐基板上形成包括第一重配線絕緣層310的第一配線結構300、以及包括所述多個第一重配線線路圖案332及所述多個第一重配線通孔334的所述多個第一重配線圖案330。支撐基板可包括半導體基板、玻璃基板、陶瓷基板或塑膠基板。在一些實施例中，在將釋放膜貼合至支撐基板之後，可形成第一配線結構300。
可在支撐基板上形成第一重配線線路圖案332。形成於支撐基板上的第一重配線線路圖案332可包括多個第一下表面連接接墊330P1。此後，在形成覆蓋支撐基板上的第一重配線線路圖案332的第一初步重配線絕緣層之後，藉由使用曝光製程及顯影製程移除第一初步重配線絕緣層的一部分，可形成包括多個第一通孔孔洞（via hole）的第一重配線絕緣層310。可將所述多個第一通孔孔洞形成為使得其水平寬度自第一重配線絕緣層310的上表面至下表面減小。在一些實施例中，所述多個第一下表面連接接墊330P1的下表面與處於最下端處的第一重配線絕緣層310的下表面可為共面的。
在第一重配線絕緣層310上形成第一重配線導電層之後，可對第一重配線導電層進行圖案化，並且可進一步形成包括第一重配線線路圖案332及第一重配線通孔334的第一重配線圖案330。第一重配線通孔334可包括對第一重配線圖案330之間的所述多個第一通孔孔洞進行填充的部分，並且第一重配線線路圖案332可包括位於第一重配線圖案330之間的第一重配線絕緣層310的上表面之上的部分。
可將第一重配線通孔334形成為使得其水平寬度自第一重配線絕緣層310的上表面至下表面減小。由於包括第一重配線線路圖案332及第一重配線通孔334的第一重配線圖案330是藉由對第一重配線導電層進行圖案化而形成，因此形成於包括所述多個第一通孔孔洞的第一重配線絕緣層310上的第一重配線線路圖案332之中的至少一些第一重配線線路圖案332可與第一重配線通孔334之中的至少一些第一重配線通孔334形成一體。
此後，可重複地形成第一重配線絕緣層310及第一重配線圖案330，以形成第一配線結構300。被形成為佈置於第一配線結構300的上表面上的第一重配線線路圖案332可包括多個第一上表面連接接墊330P2。在一些實施例中，可將所述多個第一上表面連接接墊330P2形成為自處於最上端處的第一重配線絕緣層310的上表面突出。在一些實施例中，當第一配線結構300被形成為包括彼此堆疊的多個第一重配線絕緣層310時，所述多個第一上表面連接接墊330P2可包括被形成為佈置於最上端處的第一重配線絕緣層310的上表面上的第一重配線線路圖案332。
參照圖2B，可在所述多個第一上表面連接接墊330P2之中的一些第一上表面連接接墊330P2上形成所述多個連接結構200。在一些實施例中，在第一配線結構300上形成暴露出所述多個第一上表面連接接墊330P2中的每一者的一部分的遮罩圖案之後，藉由對第一上表面連接接墊330P2中的每一者的被暴露出的一部分實行鍍覆製程，可形成所述多個連接結構200。在形成所述多個連接結構200之後，可移除遮罩圖案。
參照圖2C，可將包括所述多個晶片接墊120的至少一個半導體晶片100貼合至第一配線結構300上。半導體晶片100可貼合至第一配線結構300上，使得所述多個晶片連接構件130佈置於所述多個晶片接墊120與第一配線結構300的所述多個第一上表面連接接墊330P2之中的一些第一上表面連接接墊330P2之間。可將半導體晶片100貼合至第一配線結構300上，以在水平方向上與所述多個連接結構200間隔開。在一些實施例中，在將包括UBM層132及覆蓋UBM層132的導電帽134的所述多個晶片連接構件130中的每一者形成於至少一個半導體晶片100的所述多個晶片接墊120上之後，可將其中形成有所述多個晶片連接構件130的至少一個半導體晶片100貼合至第一配線結構300上。
可將底部填充層150形成為對至少一個半導體晶片100與第一配線結構300之間的空間進行填充。可將底部填充層150形成為環繞所述多個晶片連接構件130。在一些實施例中，可將底部填充層150形成為對至少一個半導體晶片100與第一配線結構300之間的空間進行填充，並且覆蓋至少一個半導體晶片100的側表面的下側的部分。
參照圖2D，可在貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構300上形成初步黏合增強層230P。具有第一厚度T1的初步黏合增強層230P可共形地覆蓋貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構300。舉例而言，第一厚度T1可為約100奈米至約3微米。在一些實施例中，可使用矽烷偶聯劑來形成初步黏合增強層230P。舉例而言，初步黏合增強層230P可包含氮氧化矽（SiON）。可將初步黏合增強層230P形成為覆蓋第一配線結構300的上表面、所述多個連接結構200中的每一者的上側及側表面、至少一個半導體晶片100的上表面、半導體晶片100的側表面的至少一部分、以及底部填充層150的側表面。
參照圖2E，可形成覆蓋初步黏合增強層230P的初步包封構件250P。可將初步包封構件250P形成為包括處於較最上端處的初步黏合增強層230P高的垂直水準處的上表面，以對覆蓋所述多個連接結構200中的每一者的上表面的初步黏合增強層230P的所有部分進行覆蓋。初步包封構件250P可包括包含環氧模製化合物的模製構件。
參照圖2E及圖2F，可藉由移除初步包封構件250P的一部分及初步黏合增強層230P的一部分以暴露出所述多個連接結構200而形成包封構件250及黏合增強層230。可藉由使用化學機械研磨（chemical mechanical polishing，CMP）製程移除初步包封構件250P的一部分及初步黏合增強層230P的一部分來形成包封構件250及黏合增強層230。
可將黏合增強層230形成為覆蓋第一配線結構300的上表面、所述多個連接結構200中的每一者的側表面、至少一個半導體晶片100的上表面、半導體晶片100的側表面的至少一部分以及底部填充層150的側表面。黏合增強層230可不覆蓋所述多個連接結構200的上表面。
參照圖2G，可在黏合增強層230及包封構件250上形成包括第二重配線絕緣層410及所述多個第二重配線圖案430的第二配線結構400，所述多個第二重配線圖案430包括所述多個第二重配線線路圖案432及所述多個第二重配線通孔434。
在所述多個連接結構200、黏合增強層230及包封構件250上形成第二初步重配線絕緣層之後，藉由使用曝光製程及顯影製程來移除第二初步重配線絕緣層的部分，可形成包括多個第二通孔孔洞的第二重配線絕緣層410。可將所述多個第二通孔孔洞形成為使得其水平寬度自第二重配線絕緣層410的上表面至下表面減小。在第二重配線絕緣層410上形成第二重配線導電層之後，藉由對第二重配線導電層進行圖案化，可形成包括第二重配線線路圖案432及第二重配線通孔434的第二重配線圖案430。形成於所述多個連接結構200上的第二重配線圖案430可包括所述多個第二下表面連接接墊430P1。第二重配線通孔434可包括對第二重配線圖案430之間的所述多個第一通孔孔洞進行填充的部分，並且第二重配線線路圖案432可包括位於第二重配線圖案430之間的第二重配線絕緣層410的上表面之上的部分。可將第二重配線通孔434形成為使得其水平寬度自第二重配線絕緣層410的上表面至下表面減小。由於包括第二重配線線路圖案432及第二重配線通孔434的第二重配線圖案430是藉由對第二重配線導電層進行圖案化而形成的，因此形成於包括所述多個第二通孔孔洞的第二重配線絕緣層410上的第二重配線線路圖案432之中的至少一些第二重配線線路圖案432可與第二重配線通孔434之中的至少一些第二重配線通孔434形成一體。
此後，可重複地形成第二重配線絕緣層410及第二重配線圖案430，以形成第二配線結構400。在一些實施例中，所述多個第二下表面連接接墊430P1的下表面與第二重配線絕緣層410的下表面可被形成為共面。在一些實施例中，可將所述多個第二上表面連接接墊430P2形成為自處於最上端處的第二重配線絕緣層410的上表面突出。
此後，如圖1所示，可藉由將所述多個外部連接端子500貼合至所述多個第一下表面連接接墊330P1而形成半導體封裝1。
參照圖1至圖2G，在所述多個連接結構200及貼合有至少一個半導體晶片100的第一配線結構300上形成初步黏合增強層230P之後，藉由形成覆蓋初步黏合增強層230P的初步包封構件250P、且藉由透過移除初步黏合增強層230P的一部分及初步包封構件250P的一部分來形成黏合增強層230及包封構件250，可形成根據實施例的半導體封裝1。
黏合增強層230可使用氫結合及共享結合與半導體晶片100、底部填充層150、第一重配線絕緣層310、第一上表面連接接墊330P2、所述多個連接結構200及包封構件250進行組合，且因此，黏合增強層230與半導體晶片100、底部填充層150、第一重配線絕緣層310、第一上表面連接接墊330P2、所述多個連接結構200及包封構件250的黏附性可得以提高。因此，可防止包封構件250與相鄰於包封構件250的組件之間的分層，例如包封構件250與半導體晶片100、底部填充層150、第一重配線絕緣層310、第一上表面連接接墊330P2、所述多個連接結構200中的每一者之間的分層，並且可不會在內部產生分層（所述分層允許存在導致可靠性劣化的濕氣、殘留離子等），且因此，可形成可靠性提高的半導體封裝1。
圖3是根據實施例的半導體封裝1a的剖視圖。
參照圖3，半導體封裝1a可包括第一配線結構300、位於第一配線結構300上的第二配線結構400、以及佈置於第一配線結構300與第二配線結構400之間的至少一個半導體晶片100。除了半導體封裝1a不包括圖1的半導體封裝1中所包括的底部填充層150而是包括黏合增強層230a及包封構件250a來分別代替圖1所示的半導體封裝1中所包括的黏合增強層230及包封構件250之外，圖3所示的半導體封裝1a與圖1所示的半導體封裝1大部分相同，且因此，對參照圖1所作的說明可不再予以贅述。
包封構件250a可在第一配線結構300的上表面上環繞半導體晶片100。包封構件250a可對第一配線結構300與第二配線結構400之間的空間進行填充。包封構件250a可具有模製底部填充（molded under-fill，MUF）結構，使得包封構件250a對半導體晶片100的下表面與第一配線結構300的上表面之間的空間進行填充並且環繞所述多個晶片連接構件130。舉例而言，包封構件250a可包括包含環氧模製化合物的模製構件。包封構件250a可包含填充物。
黏合增強層230a可覆蓋貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構300。黏合增強層230a可包含絕緣材料。在一些實施例中，黏合增強層230a可包含SiON。
黏合增強層230a可沿著所述多個連接結構200的側表面、第一配線結構300的上表面、所述多個晶片連接構件130的側表面、以及至少一個半導體晶片100的下表面、側表面及上表面延伸。
貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構300可與包封構件250a間隔開且在第一配線結構300與包封構件250a之間存在黏合增強層230a。
黏合增強層230a可覆蓋所述多個連接結構200中的每一者的側表面。黏合增強層230a可不覆蓋所述多個連接結構200中的每一者的上表面。黏合增強層230a可不覆蓋所述多個連接結構200中的每一者的下表面。
黏合增強層230a可環繞至少一個半導體晶片100。舉例而言，黏合增強層230a可覆蓋至少一個半導體晶片100的上表面、側表面及下表面。黏合增強層230a可覆蓋所述多個晶片連接構件130的側表面，以環繞所述多個晶片連接構件130。黏合增強層230a可覆蓋在垂直方向上自半導體基板110突出的所述多個晶片接墊120的側表面的一部分、以及所述多個晶片接墊120的下表面的不與所述多個晶片連接構件130接觸的一部分。所述多個晶片連接構件130與包封構件250a可彼此間隔開且在所述多個晶片連接構件130與包封構件250a之間存在黏合增強層230a。
黏合增強層230a可覆蓋第一配線結構300的上表面。舉例而言，黏合增強層230a可覆蓋處於最上端處的第一重配線絕緣層310的上表面、以及所述多個第一上表面連接接墊330P2的上表面的一部分及側表面的一部分。黏合增強層230a可不覆蓋包封構件250的上表面。
在一些實施例中，黏合增強層230a的一部分可具有第一厚度T1，而另一部分可具有第二厚度T2。第二厚度T2可等於或小於第一厚度T1。黏合增強層230a的覆蓋所述多個連接結構200的側表面、至少一個半導體晶片100的上表面及側表面、以及第一配線結構300的上表面的一部分的部分可具有第一厚度T1。黏合增強層230a的位於至少一個半導體晶片100與第一配線結構300之間的其他部分可具有第二厚度T2。舉例而言，黏合增強層230a的覆蓋至少一個半導體晶片100的下表面的一部分的部分、黏合增強層230a的覆蓋與至少一個半導體晶片100垂直交疊的第一配線結構300的上表面的一部分、以及黏合增強層230a的環繞所述多個晶片連接構件130的至少一部分可具有小於第一厚度T1的第二厚度T2。
圖4A至圖4E是示出根據實施例的製造半導體封裝1a的方法的剖視圖。圖4A至圖4E是示出製造圖3所示的半導體封裝1a的方法的剖視圖，並且對參照圖2A至圖2G及圖3所作的說明可不再予以贅述。
參照圖4A，在參照圖2A及圖2B在第一配線結構300上形成所述多個連接結構200之後，可貼合包括所述多個晶片接墊120的至少一個半導體晶片100。可將半導體晶片100貼合至第一配線結構300上，使得所述多個晶片連接構件130佈置於所述多個晶片接墊120與第一配線結構300的所述多個第一上表面連接接墊330P2之中的一些第一上表面連接接墊330P2之間。
參照圖4B，可在貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構300上形成初步黏合增強層230aP。在一些實施例中，可使用矽烷偶聯劑來形成初步黏合增強層230aP。舉例而言，初步黏合增強層230aP可包含SiON。可將初步黏合增強層230aP形成為覆蓋第一配線結構300的上表面、所述多個連接結構200中的每一者的上表面及側表面、至少一個半導體晶片100的上表面、側表面及下表面、以及所述多個晶片接墊120。黏合增強層230a的一部分可具有第一厚度T1，且黏合增強層203a的另一部分可具有第二厚度T2。
在一些實施例中，第一厚度T1可等於第二厚度T2。舉例而言，初步黏合增強層230aP可以相同的厚度共形地覆蓋貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構300。
在一些其他實施例中，第二厚度T2可小於第一厚度T1。舉例而言，當在至少一個半導體晶片100與第一配線結構300之間供應相對少量的矽烷偶聯劑時，黏合增強層230a的佈置於至少一個半導體晶片100與第一配線結構300之間的其他部分可具有相對小的第二厚度T2。
參照圖4C，可形成覆蓋初步黏合增強層230aP的初步包封構件250aP。可將初步包封構件250aP形成為包括處於較最上端處的初步黏合增強層230aP高的垂直水準處的上表面，以對覆蓋所述多個連接結構200中的每一者的上表面的初步黏合增強層230aP的所有部分進行覆蓋。初步包封構件250aP可包括包含環氧模製化合物的模製構件。
參照圖4C及圖4D，可藉由移除初步包封構件250aP的一部分及初步黏合增強層230aP的一部分以暴露出所述多個連接結構200而形成包封構件250a及黏合增強層230a。可藉由使用CMP製程來移除初步包封構件250aP的一部分及初步黏合增強層230aP的一部分而形成包封構件250a及黏合增強層230a。
可將黏合增強層230a形成為覆蓋第一配線結構300的上表面、所述多個連接結構200中的每一者的側表面、至少一個半導體晶片100的上表面、半導體晶片100的側表面的至少一部分、以及底部填充層150的側表面。黏合增強層230a可不覆蓋所述多個連接結構200的上表面。
參照圖4E，可在黏合增強層230a及包封構件250a上形成包括第二重配線絕緣層410及所述多個第二重配線圖案430的第二配線結構400，所述多個第二重配線圖案430包括所述多個第二重配線線路圖案432及所述多個第二重配線通孔434。
此後，如圖3所示，可藉由將所述多個外部連接端子500貼合至所述多個第一下表面連接接墊330P1而形成半導體封裝1a。
圖5是根據實施例的半導體封裝2的剖視圖。
參照圖5，半導體封裝2可包括第一配線結構350、位於第一配線結構350上的第二配線結構400、以及佈置於第一配線結構350與第二配線結構400之間的至少一個半導體晶片100。除了包括第一配線結構350來代替半導體封裝1中所包括的第一配線結構300之外，圖5所示的半導體封裝2可與圖1所示的半導體封裝1大致相同，且因此對參照圖1所作的說明可不再予以贅述。
第一配線結構350可包括印刷電路板。舉例而言，第一配線結構350可包括雙面印刷電路板或多層印刷電路板。當第一配線結構350是多層印刷電路板時，配線層可佈置於第一配線結構350的下表面上、上表面上及內部中。第一配線結構350可包括彼此堆疊的多個第一基礎絕緣層360、以及多個第一配線圖案380。配線層可指所述多個第一配線圖案380的佈置於相同垂直水準處的一部分。所述配線層可佈置於第一配線結構350的上表面與下表面之間、以及所述多個第一基礎絕緣層360之中的兩個相鄰的第一基礎絕緣層360中的每一者之間。
所述多個第一基礎絕緣層360中的每一者可包含苯酚樹脂、環氧樹脂及聚醯亞胺中的至少一種材料。舉例而言，所述多個第一基礎絕緣層360可包含阻燃劑4（frame retardant 4，FR4）、四官能環氧樹脂、聚亞苯基醚、環氧樹脂/聚伸苯醚、雙馬來醯亞胺三嗪（bismaleimide triazine，BT）、聚醯胺短纖席材（thermount）、氰酸酯、聚醯亞胺及液晶聚合物中的至少一種材料。
所述多個第一基礎絕緣層360可包括核心層362及堆疊於核心層362的上表面及下表面中的每一者上的至少一個預浸料層（prepreg layer）。舉例而言，所述多個第一基礎絕緣層360可包括核心層362、堆疊於核心層362的下表面上的至少一個下部預浸料層364、以及堆疊於核心層362的上表面上的至少一個上部預浸料層366。核心層362、下部預浸料層364及上部預浸料層366中的每一者可包含相同的材料。在圖5中，一個上部預浸料層366堆疊於核心層362的上表面上，且一個下部預浸料層364堆疊於核心層312的下表面上，但實施例並非僅限於此。舉例而言，二或更多個上部預浸料層366可依序堆疊於核心層362的上表面上，且二或更多個下部預浸料層364可依序堆疊於核心層362的下表面上。
在一些實施例中，上部預浸料層366及下部預浸料層364中的每一者的厚度可小於核心層362的厚度。舉例而言，核心層362的厚度可為約70微米至約1500微米，並且上部預浸料層366及下部預浸料層364中的每一者的厚度可為約50微米至約200微米。
所述多個第一配線圖案380可包括：多個第一配線線路圖案382，佈置於所述多個第一基礎絕緣層360中的每一者的上表面及下表面上；以及多個第一配線通孔384，穿透所述多個第一基礎絕緣層360之中的至少一個第一基礎絕緣層360，並電性連接於分別佈置於處於不同垂直水準處的配線層上的第一配線線路圖案382之間。處於相同垂直水準處的第一配線線路圖案382可形成一個配線層。
所述多個第一配線線路圖案382中的每一者可包括例如電子沈積（electronically deposited，ED）銅箔、軋製退火（rolled-annealed，RA）銅箔、不鏽鋼箔、鋁箔、超薄銅箔、濺鍍銅、銅合金等。
所述多個第一配線線路圖案382可包括佈置於第一配線結構350的下表面及上表面上的多個第一下表面連接接墊380P1及多個第一上表面連接接墊380P2。舉例而言，所述多個第一下表面連接接墊380P1可佈置於下部預浸料層364（其為所述多個第一基礎絕緣層360之中處於最下端處的第一基礎絕緣層360）的下表面上，並且所述多個第一上表面連接接墊380P2可佈置於上部預浸料層366（其為所述多個第一基礎絕緣層360之中處於最上端處的第一基礎絕緣層360）的上表面上。所述多個晶片連接構件130可貼合至所述多個第一上表面連接接墊380P2之中的一些第一上表面連接接墊380P2，並且多個連接結構200可貼合至所述多個第一上表面連接接墊380P2之中的其他第一上表面連接接墊380P2。
在一些實施例中，第一配線結構350可包括佈置於第一配線結構350的上表面及下表面上的阻焊層390。阻焊層390可包括佈置於第一配線結構350的下表面上的下表面阻焊層392、以及佈置於第一配線結構350的上表面上的上表面阻焊層394。所述多個第一下表面連接接墊380P1中的每一者的至少一部分可不被下表面阻焊層392覆蓋，而是可暴露於第一配線結構350的下表面。所述多個第一上表面連接接墊380P2中的每一者的至少一部分可不被上表面阻焊層394覆蓋，而是可暴露於第一配線結構350的上表面。
在一些實施例中，可形成佈置於第一配線結構350的下表面上的下表面阻焊層392，但可不形成佈置於第一配線結構350的上表面上的上表面阻焊層394。
在一些實施例中，可藉由以下方式來形成下表面阻焊層392及上表面阻焊層394中的每一者：使用絲網印刷法或噴墨印刷法在第一基礎絕緣層360的上表面及下表面上摻雜焊料遮罩絕緣油墨（solder mask insulating ink），並藉由施加熱量、紫外線（ultraviolet，UV）或紅外線（infrared，IR）來使所述焊料遮罩絕緣油墨固化。在一些其他實施例中，可藉由以下方式來形成第一下表面阻焊層392及上表面阻焊層394中的每一者：使用絲網印刷法或噴塗法在第一基礎絕緣層360的上表面及下表面的整個區域上摻雜可光成像阻焊劑（photo-imageable solder resist），或者使用膜型阻焊材料的層疊方法將膜型阻焊材料貼合至其整個區域，且然後使用曝光製程及顯影製程來移除其整個區域的不必要部分，並使用熱量、紫外線或紅外線使其整個區域固化。
在圖5中，僅所述多個第一上表面連接接墊380P2佈置於所述多個第一基礎絕緣層360之中處於最上端處的第一基礎絕緣層360的上表面上，並且僅所述多個第一下表面連接接墊380P1佈置於處於最下端處的第一基礎絕緣層360的下表面上，但實施例並非僅限於此。舉例而言，被下表面阻焊層392覆蓋的第一配線線路圖案382可佈置於所述多個第一基礎絕緣層360之中處於最下端處的第一基礎絕緣層360的下表面上，並且被上表面阻焊層394覆蓋的第一配線線路圖案382可佈置於處於最上端處的第一基礎絕緣層360的上表面上。
在一些實施例中，所述多個第一上表面連接接墊380P2及所述多個第一下表面連接接墊380P1可掩埋於所述多個第一基礎絕緣層360中的任一者中。舉例而言，所述多個第一上表面連接接墊380P2的上表面與所述多個第一基礎絕緣層360之中處於最上端處的第一基礎絕緣層360的上部預浸料層366的上表面可處於相同的垂直水準處以共面，並且所述多個第一下表面連接接墊380P1的下表面與下部預浸料層364（其為所述多個第一基礎絕緣層360之中處於最下端處的第一基礎絕緣層360）的下表面可處於相同的垂直水準處以共面。
多個外部連接端子500可分別貼合至所述多個第一下表面連接接墊380P1。舉例而言，多個外部連接端子500可貼合至所述多個第一下表面連接接墊380P1的下表面。
可更在所述多個第一配線線路圖案382中的所述多個第一上表面連接接墊380P2及所述多個第一下表面連接接墊380P1上形成不同於其他第一配線線路圖案382的金屬層。舉例而言，所述金屬層可佈置於所述多個第一上表面連接接墊380P2的上表面上及所述多個第一下表面連接接墊380P1的下表面上。可形成所述金屬層以提高所述多個第一上表面連接接墊380P2及所述多個第一下表面連接接墊380P1中的每一者的黏附力，並且所述金屬層可降低其接觸電阻。舉例而言，可藉由應用熱空氣焊料勻平（hot air solder leveling，HASL）製程、鎳/金（Ni/Au）鍍覆製程等來形成所述金屬層。
所述多個第一配線通孔384中的每一者可電性連接於佈置於彼此不同的垂直層上的兩個第一配線線路圖案382之間。多個第一配線通孔384中的每一者可穿透至少一個第一基礎絕緣層360。舉例而言，所述多個第一配線通孔384可電性連接於所述多個第一上表面連接接墊380P2與所述多個第一下表面連接接墊380P1之間。舉例而言，所述多個第一上表面連接接墊380P2可經由佈置於所述多個第一基礎絕緣層360之中的兩個相鄰的第一基礎絕緣層360之間的至少一個第一配線線路圖案382及至少兩個第一配線通孔384而電性連接至所述多個第一下表面連接接墊380P1。所述多個第一配線通孔384可包含例如Cu、Ni、不鏽鋼或鈹銅。
至少一個半導體晶片100可貼合於第一配線結構350上。在一些實施例中，半導體晶片100可具有其中所述多個晶片接墊120面向第一配線結構350的面朝下的佈置形式，並且可貼合至第一配線結構350的上表面。所述多個晶片連接構件130可佈置於半導體晶片100的所述多個晶片接墊120與第一配線結構350的所述多個第一上表面連接接墊380P2之中的一些第一上表面連接接墊380P2之間。
包封構件250可在第一配線結構350的上表面上環繞半導體晶片100。包封構件250可對第一配線結構350與第二配線結構400之間的空間進行填充。在一些實施例中，環繞所述多個晶片連接構件130的底部填充層150可位於半導體晶片100與第一配線結構350之間。
所述多個連接結構200可穿透包封構件250，並且電性連接於第一配線結構350與第二配線結構400之間。所述多個連接結構200可位於所述多個第一上表面連接接墊380P2與所述多個第二下表面連接接墊430P1之間。包封構件250可環繞所述多個連接結構200。
黏合增強層230可覆蓋貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構350。黏合增強層230可共形地覆蓋貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構350。貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構350可與包封構件250間隔開且在其間存在黏合增強層230。換言之，黏合增強層230可佈置於貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構350與包封構件250之間，並且可沿著第一配線結構350與包封構件250的空間延伸。
黏合增強層230可覆蓋第一配線結構350的上表面。舉例而言，黏合增強層230可佈置於第一配線結構350的上表面與包封構件250之間。包封構件250可接觸黏合增強層230，但可不接觸第一配線結構350。第一配線結構350與包封構件250可彼此間隔開且在其間存在黏合增強層230。黏合增強層230的相對兩側中的一側可與第一配線結構350的上表面直接接觸，且黏合增強層230的相對兩側中的另一側可與包封構件250直接接觸。舉例而言，黏合增強層230可與所述多個第一上表面連接接墊380P2的上表面的一部分以及上表面阻焊層394的上表面接觸。
圖6A至圖6E是示出根據實施例的製造半導體封裝2的方法的剖視圖。圖6A至圖6E是示出製造圖5所示的半導體封裝2的方法的剖視圖，並且對參照圖5所作的說明可不再予以贅述。
參照圖6A，在製備第一配線結構350之後，可在所述多個第一上表面連接接墊380P2之中的一些第一上表面連接接墊380P2上形成所述多個連接結構200。在一些實施例中，在第一配線結構350上形成暴露出所述多個第一上表面連接接墊380P2中的每一者的一部分的遮罩圖案之後，藉由對所述多個第一上表面連接接墊380P2中的每一者的被暴露出的一部分實行鍍覆製程，可形成所述多個連接結構200。在形成所述多個連接結構200之後，可移除遮罩圖案。
此後，可將包括所述多個晶片接墊120的至少一個半導體晶片100貼合至第一配線結構350上。可將半導體晶片100貼合至第一配線結構350上使得所述多個晶片連接構件130佈置於所述多個晶片接墊120與第一配線結構350的所述多個第一上表面連接接墊380P2之中的一些第一上表面連接接墊380P2之間。在一些實施例中，在至少一個半導體晶片100的所述多個晶片接墊120上形成包括UBM層132及覆蓋UBM層132的導電帽134的所述多個晶片連接構件130中的每一者之後，可將其中形成有所述多個晶片連接構件130的至少一個半導體晶片100貼合至第一配線結構350上。可將底部填充層150形成為對至少一個半導體晶片100與第一配線結構350之間的空間進行填充。
參照圖6B，可在貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構350上形成初步黏合增強層230P。可將初步黏合增強層230P形成為覆蓋第一配線結構350的上表面、所述多個連接結構200中的每一者的上表面及側表面、至少一個半導體晶片100的上表面、半導體晶片100的側表面的至少一部分、以及底部填充層150的側表面。
參照圖6C，可形成覆蓋初步黏合增強層230P的初步包封構件250P。可將初步包封構件250P形成為包括處於較最上端處的初步黏合增強層230P高的垂直水準處的上表面，以對覆蓋所述多個連接結構200中的每一者的上表面的初步黏合增強層230P的所有部分進行覆蓋。
參照圖6C及圖6D，可藉由移除初步包封構件250P的一部分及初步黏合增強層230P的一部分以暴露出所述多個連接結構200而形成包封構件250及黏合增強層230。
可將黏合增強層230形成為覆蓋第一配線結構350的上表面、所述多個連接結構200中的每一者的側表面、至少一個半導體晶片100的上表面、半導體晶片100的側表面的至少一部分、以及底部填充層150的側表面。黏合增強層230可不覆蓋所述多個連接結構200的上表面。
參照圖6E，可在黏合增強層230及包封構件250上形成包括第二重配線絕緣層410及所述多個第二重配線圖案430的第二配線結構400，所述多個第二重配線圖案430包括所述多個第二重配線線路圖案432及所述多個第二重配線通孔434。
此後，如圖5所示，可藉由將所述多個外部連接端子500貼合至所述多個第一下表面連接接墊380P1而形成半導體封裝2。
圖7是根據實施例的半導體封裝2a的剖視圖。
參照圖7，半導體封裝2a可包括第一配線結構350、位於第一配線結構350上的第二配線結構400、以及佈置於第一配線結構350與第二配線結構400之間的至少一個半導體晶片100。除了包括第一配線結構350來代替半導體封裝1a中所包括的第一配線結構300之外，圖7所示的半導體封裝2a可與圖3所示的半導體封裝2a大致相同，且因此對參照圖3所作的說明可不再予以贅述。
包封構件250a可在第一配線結構350的上表面上環繞半導體晶片100。包封構件250a可對第一配線結構350與第二配線結構400之間的空間進行填充。包封構件250a可具有MUF結構，使得包封構件250a對半導體晶片100的下表面與第一配線結構350的上表面之間的空間進行填充並且環繞所述多個晶片連接構件130。
黏合增強層230a可覆蓋貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構350。
貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構350可與包封構件250a間隔開且在第一配線結構350與包封構件250a之間存在黏合增強層230a。舉例而言，黏合增強層230a可佈置於貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構350與包封構件250a之間，並且可沿著第一配線結構350與包封構件250a之間的空間延伸。
黏合增強層230a可覆蓋所述多個連接結構200中的每一者的側表面。黏合增強層230a可不覆蓋所述多個連接結構200中的每一者的上表面。黏合增強層230a可不覆蓋所述多個連接結構200中的每一者的下表面。
黏合增強層230a可環繞至少一個半導體晶片100。舉例而言，黏合增強層230a可覆蓋至少一個半導體晶片100的上表面、側表面及下表面。黏合增強層230a可環繞所述多個晶片連接構件130。黏合增強層230a可覆蓋在垂直方向上自半導體基板110突出的所述多個晶片接墊120的側表面的一部分、以及所述多個晶片接墊120的下表面的不與所述多個晶片連接構件130接觸的一部分。所述多個晶片連接構件130與包封構件250a可彼此間隔開且在其間存在黏合增強層230a。
黏合增強層230a可覆蓋第一配線結構350的上表面。舉例而言，黏合增強層230a可與所述多個第一上表面連接接墊380P2的上表面的一部分以及上表面阻焊層394的上表面接觸。
圖8A至圖8E是示出根據實施例的製造半導體封裝2a的方法的放大剖視圖。圖8A至圖8E是示出製造圖7所示的半導體封裝2a的方法的剖視圖，並且對參照圖6A至圖6E及圖5所作的說明可不再予以贅述。
參照圖8A，在第一配線結構350上形成所述多個連接結構200之後，可貼合包括所述多個晶片接墊120的至少一個半導體晶片100。
參照圖8B，可在貼合有所述多個連接結構200及至少一個半導體晶片100的第一配線結構350上形成初步黏合增強層230aP。可將初步黏合增強層230aP形成為覆蓋第一配線結構350的上表面、所述多個連接結構200中的每一者的上表面及側表面、至少一個半導體晶片100的上表面、側表面及下表面、以及所述多個晶片接墊120。
參照圖8C，可形成覆蓋初步黏合增強層230aP的初步包封構件250aP。可將初步包封構件250aP形成為包括處於較最上端處的初步黏合增強層230aP高的垂直水準處的上表面，以對覆蓋所述多個連接結構200中的每一者的上表面的初步黏合增強層230aP的所有部分進行覆蓋。
參照圖8C及圖8D，可藉由移除初步包封構件250aP的一部分及初步黏合增強層230aP的一部分以暴露出所述多個連接結構200而形成包封構件250a及黏合增強層230a。
可將黏合增強層230a形成為覆蓋第一配線結構300的上表面、所述多個連接結構200中的每一者的側表面、至少一個半導體晶片100的上表面、半導體晶片100的側表面的至少一部分、以及底部填充層150的側表面。黏合增強層230a可不覆蓋所述多個連接結構200的上表面。
參照圖8E，可在黏合增強層230a及包封構件250a上形成包括第二重配線絕緣層410及所述多個第二重配線圖案430的第二配線結構400，所述多個第二重配線圖案430包括所述多個第二重配線線路圖案432及所述多個第二重配線通孔434。
此後，如圖7所示，可藉由將所述多個外部連接端子500貼合至所述多個第一下表面連接接墊380P1而形成半導體封裝2a。
圖9至圖12是根據實施例的半導體封裝1000的剖視圖。
參照圖9，半導體封裝1000可包括下部封裝1及貼合於下部封裝1上的上部封裝900。半導體封裝1000可包括PoP。下部封裝1可包括圖1所示的半導體封裝1。
參照圖10，半導體封裝1000a可包括下部封裝1a及貼合於下部封裝1a上的上部封裝900。半導體封裝1000a可為PoP。下部封裝1a可包括圖3所示的半導體封裝1a。
參照圖11，半導體封裝2000可包括下部封裝2及貼合於下部封裝2上的上部封裝900。半導體封裝2000可包括PoP。下部封裝2可包括圖5所示的半導體封裝2。
參照圖12，半導體封裝2000可包括下部封裝2a及貼合於下部封裝2a上的上部封裝900。半導體封裝2000a可包括PoP。下部封裝2a可包括圖7所示的半導體封裝2a。
一起參照圖9至圖12，上部封裝900可包括上部半導體晶片，所述上部半導體晶片包括上部半導體裝置912及多個上部連接接墊930。上部封裝900可藉由佈置於所述多個上部連接接墊930與所述多個第二上表面連接接墊430P2之間的多個封裝連接端子950而電性連接至下部封裝1、1a、2及2a。上部封裝900可貼合於下部封裝1、1a、2及2a上，使得所述多個上部連接接墊930面向下部封裝1、1a、2及2a。舉例而言，上部封裝900可藉由貼合至所述多個上部連接接墊930的所述多個封裝連接端子950、所述多個第二重配線圖案430及所述多個連接結構200而電性連接至第一配線結構300的所述多個第一重配線圖案330或第一配線結構350的所述多個第一配線圖案380。在一些實施例中，上部半導體裝置912可包括記憶體裝置，並且上部半導體晶片可包括記憶體半導體晶片。舉例而言，記憶體裝置可包括非揮發性記憶體裝置，例如快閃記憶體、PRAM、MRAM、FeRAM及RRAM。在一些實施例中，快閃記憶體可包括揮發性記憶體裝置，例如DRAM及SRAM。
上部封裝900可包括一或多個上部半導體晶片。上部半導體晶片亦可以覆晶方式安裝於上部封裝900中，或者亦可經由接合導線（bonding wire）而電性連接至上部封裝900並使用晶粒貼合膜（die attach film，DAF）而安裝於上部封裝900上。上部封裝900亦可包括在水平方向上彼此間隔開的多個上部半導體晶片，並且亦可包括在垂直方向上進行堆疊的多個上部半導體晶片。作為另外一種選擇，上部封裝900可包括藉由電極而彼此電性連接並且在垂直方向上進行堆疊的多個上部半導體晶片。作為另外一種選擇，上部封裝900亦可包括一個半導體晶片。
換言之，上部封裝900可包括至少一個包括上部半導體裝置912的上部半導體晶片，並且可與在上部封裝900的下側上包括所述多個上部連接接墊930以電性連接至下部封裝1、1a、2及2a的任何類型的半導體封裝對應。
儘管已經參照本揭露的實施例具體示出並闡述了本揭露，但應理解，在不背離以下申請專利範圍的精神及範圍的情況下，可在形式及細節上作出各種改變。
1、1a、2、2a:半導體封裝/下部封裝 100:半導體晶片 110:半導體基板 112:半導體裝置 120:晶片接墊 130:晶片連接構件 132:凸塊下金屬（UBM）層 134:導電帽 150:底部填充層 200:連接結構 230、230a:黏合增強層 230aP、230P:初步黏合增強層 250、250a:包封構件 250aP、250P:初步包封構件 300、350:第一配線結構 310:第一重配線絕緣層/重配線絕緣層 330:第一重配線圖案 330P1、380P1:第一下表面連接接墊 330P2、380P2:第一上表面連接接墊 332:第一重配線線路圖案 334:第一重配線通孔 360:第一基礎絕緣層 362:核心層 364:下部預浸料層 366:上部預浸料層 380:第一配線圖案 382:第一配線線路圖案 384:第一配線通孔 390:阻焊層 392:下表面阻焊層 394:上表面阻焊層 400:第二配線結構 410:第二重配線絕緣層 430:第二重配線圖案 430P1:第二下表面連接接墊 430P2:第二上表面連接接墊 432:第二重配線線路圖案 434:第二重配線通孔 500:外部連接端子 900:上部封裝 912:上部半導體裝置 930:上部連接接墊 950:封裝連接端子 1000、1000a、2000、2000a:半導體封裝 T1:第一厚度 T2:第二厚度
藉由結合附圖閱讀以下詳細說明，將更清楚地理解各實施例，在附圖中： 圖1是根據實施例的半導體封裝的剖視圖。 圖2A、圖2B、圖2C、圖2D、圖2E、圖2F及圖2G是示出根據實施例的製造半導體封裝的方法的剖視圖。 圖3是根據實施例的半導體封裝的剖視圖。 圖4A、圖4B、圖4C、圖4D及圖4E是示出根據實施例的製造半導體封裝的方法的剖視圖。 圖5是根據實施例的半導體封裝的剖視圖。 圖6A、圖6B、圖6C、圖6D及圖6E是示出根據實施例的製造半導體封裝的方法的剖視圖。 圖7是根據實施例的半導體封裝的剖視圖。 圖8A、圖8B、圖8C、圖8D及圖8E是示出根據實施例的製造半導體封裝的方法的放大剖視圖。 圖9、圖10、圖11及圖12是根據實施例的半導體封裝的剖視圖。
1:半導體封裝/下部封裝
100:半導體晶片
110:半導體基板
112:半導體裝置
120:晶片接墊
130:晶片連接構件
132:凸塊下金屬(UBM)層
134:導電帽
150:底部填充層
200:連接結構
230:黏合增強層
250:包封構件
300:第一配線結構
310:第一重配線絕緣層/重配線絕緣層
330:第一重配線圖案
330P1:第一下表面連接接墊
330P2:第一上表面連接接墊
332:第一重配線線路圖案
334:第一重配線通孔
400:第二配線結構
410:第二重配線絕緣層
430:第二重配線圖案
430P1:第二下表面連接接墊
430P2:第二上表面連接接墊
432:第二重配線線路圖案
434:第二重配線通孔
500:外部連接端子
T1:第一厚度

Claims (20)

  1. 一種半導體封裝，包括： 第一配線結構，包括： 多個第一配線圖案，分別包括多個第一下表面連接接墊及多個第一上表面連接接墊；以及 第一基礎絕緣層，環繞所述多個第一配線圖案； 第二配線結構，包括： 多個第二配線圖案，分別包括多個第二下表面連接接墊及多個第二上表面連接接墊；以及 第二基礎絕緣層，環繞所述多個第二配線圖案； 半導體晶片，位於所述第一配線結構與所述第二配線結構之間； 包封構件，對所述第一配線結構與所述第二配線結構之間的空間進行填充並環繞所述半導體晶片； 多個連接結構，穿透所述包封構件並將所述多個第一上表面連接接墊之中的一些第一上表面連接接墊連接至所述多個第二下表面連接接墊，所述多個連接結構相鄰於所述半導體晶片；以及 黏合增強層，位於所述多個連接結構中的每一者的側表面及所述半導體晶片的側表面的至少一部分上。
  2. 如請求項1所述的半導體封裝，其中所述包封構件與所述半導體晶片及所述多個連接結構中的所述每一者間隔開。
  3. 如請求項1所述的半導體封裝，其中所述黏合增強層位於所述第一配線結構與所述包封構件之間、所述半導體晶片與所述包封構件之間、以及所述多個連接結構與所述包封構件之間。
  4. 如請求項1所述的半導體封裝，其中所述包封構件與所述第一基礎絕緣層間隔開並且與所述第二基礎絕緣層接觸，並且 其中所述黏合增強層位於所述包封構件與所述第一基礎絕緣層之間。
  5. 如請求項1所述的半導體封裝，其中所述半導體晶片包括： 多個晶片接墊；以及 多個晶片連接構件，位於所述多個晶片接墊與所述多個第一上表面連接接墊之中的一些第一上表面連接接墊之間。
  6. 如請求項5所述的半導體封裝，更包括位於所述半導體晶片與所述第一配線結構之間的底部填充層，並且所述底部填充層環繞所述多個晶片連接構件， 其中所述黏合增強層位於所述多個連接結構的側表面、所述第一配線結構的上表面、所述底部填充層的側表面、所述半導體晶片的側表面及所述半導體晶片的上表面上。
  7. 如請求項5所述的半導體封裝，其中所述黏合增強層位於所述半導體晶片的上表面、側表面及下表面上，所述黏合增強層環繞所述多個晶片連接構件，並且 其中所述包封構件對所述半導體晶片與所述第一配線結構之間的空間進行填充。
  8. 如請求項7所述的半導體封裝，其中所述黏合增強層的位於所述多個連接結構的側表面以及所述半導體晶片的上表面及側表面上的部分具有第一厚度，並且 其中所述黏合增強層的位於所述半導體晶片的下表面上的至少一部分及所述黏合增強層的環繞所述多個晶片連接構件的部分具有小於所述第一厚度的第二厚度。
  9. 如請求項1所述的半導體封裝，其中所述第一配線結構及所述第二配線結構中的每一者包括重配線結構。
  10. 如請求項1所述的半導體封裝，其中所述第一配線結構包括印刷電路板，並且 其中所述第二配線結構包括重配線結構。
  11. 一種半導體封裝，包括： 第一配線結構，包括： 多個第一重配線圖案，分別包括多個第一下表面連接接墊及多個第一上表面連接接墊；以及 第一重配線絕緣層，環繞所述多個第一重配線圖案； 第二配線結構，包括： 多個第二重配線圖案，分別包括多個第二下表面連接接墊及多個第二上表面連接接墊；以及 第二重配線絕緣層，環繞所述多個第二重配線圖案； 半導體晶片，位於所述第一配線結構與所述第二配線結構之間，所述半導體晶片包括多個晶片接墊； 多個連接結構，分別將所述多個第一上表面連接接墊連接至所述多個第二下表面連接接墊，所述多個連接結構相鄰於所述半導體晶片； 黏合增強層，位於所述多個連接結構中的每一者的側表面及所述半導體晶片的至少一部分上； 多個晶片連接構件，位於所述多個第一上表面連接接墊之中的一些第一上表面連接接墊與所述多個晶片接墊之間；以及 包封構件，環繞所述多個連接結構及所述半導體晶片，對所述第一配線結構與所述第二配線結構之間的空間進行填充，並且與所述半導體晶片及所述多個連接結構中的所述每一者間隔開，所述黏合增強層位於所述包封構件與所述多個連接結構中的所述每一者之間。
  12. 如請求項11所述的半導體封裝，其中所述黏合增強層位於所述第一配線結構的上表面、所述多個連接結構的上表面、所述半導體晶片的側表面的至少一部分以及所述半導體晶片的上表面上。
  13. 如請求項11所述的半導體封裝，更包括位於所述半導體晶片與所述第一配線結構之間的底部填充層，所述底部填充層環繞所述多個晶片連接構件， 其中所述黏合增強層位於所述多個連接結構的側表面、所述第一配線結構的上表面、所述底部填充層的側表面、所述半導體晶片的側表面的至少一部分、以及所述半導體晶片的上表面上。
  14. 如請求項11所述的半導體封裝，其中所述黏合增強層位於所述多個連接結構的側表面、所述第一配線結構的上表面、所述多個晶片連接構件的側表面、所述半導體晶片的下表面、所述半導體晶片的側表面及所述半導體晶片的上表面上。
  15. 如請求項11所述的半導體封裝，其中所述多個第一上表面連接接墊自所述第一重配線絕緣層的上表面突出，並且 其中所述多個第二下表面連接接墊中的每一者的下表面與所述第二重配線絕緣層的下表面共面。
  16. 如請求項15所述的半導體封裝，其中所述黏合增強層位於所述第一重配線絕緣層的所述上表面、自所述第一重配線絕緣層的所述上表面突出的所述多個第一上表面連接接墊的側表面的一部分、所述多個第一上表面連接接墊的所述上表面的一部分、以及所述多個連接結構的側表面上，其中所述上表面的所述部分不與所述多個連接結構接觸。
  17. 如請求項15所述的半導體封裝，其中所述包封構件與所述第一重配線絕緣層的所述上表面間隔開且在所述包封構件與所述第一重配線絕緣層之間存在所述黏合增強層，並且 其中所述包封構件與所述第二重配線絕緣層接觸。
  18. 一種半導體封裝，包括： 第一重配線結構，包括： 多個第一重配線圖案，分別包括多個第一下表面連接接墊及多個第一上表面連接接墊；以及 第一重配線絕緣層，環繞所述多個第一重配線圖案； 半導體晶片，位於所述第一重配線結構上且包括多個晶片接墊； 第二重配線結構，包括： 多個第二重配線圖案，位於所述半導體晶片及所述第一重配線結構上，所述多個第二重配線圖案分別包括多個第二下表面連接接墊及多個第二上表面連接接墊；以及 第二重配線絕緣層，環繞所述多個第二重配線圖案； 多個連接結構，分別將所述多個第一上表面連接接墊之中的一些第一上表面連接接墊連接至所述多個第二下表面連接接墊，所述多個連接結構相鄰於所述半導體晶片；以及 多個晶片連接構件，位於所述多個第一上表面連接接墊之中的一些第一上表面連接接墊與所述多個晶片接墊之間，所述多個晶片連接構件分別包括位於所述多個晶片接墊中的每一者上的凸塊下金屬（UBM）層及導電帽，所述導電帽覆蓋所述凸塊下金屬層； 底部填充層，位於所述半導體晶片與所述第一重配線結構之間，所述底部填充層環繞所述多個晶片連接構件； 黏合增強層，位於所述第一重配線結構的上表面、所述多個連接結構中的每一者的側表面、所述底部填充層的側表面、所述半導體晶片的側表面的至少一部分、以及所述半導體晶片的上表面上，所述黏合增強層包含絕緣材料；以及 包封構件，對所述第一重配線結構與所述第二重配線結構之間的空間進行填充，覆蓋所述多個連接結構及所述半導體晶片，並且與所述第一重配線結構、所述半導體晶片及所述多個連接結構中的所述每一者間隔開，在所述包封構件與所述第一重配線結構、所述半導體晶片及所述多個連接結構中的所述每一者之間存在所述黏合增強層。
  19. 如請求項18所述的半導體封裝，其中所述黏合增強層包含氮氧化矽（SiON）。
  20. 如請求項18所述的半導體封裝，其中所述黏合增強層的厚度為100奈米至3微米。
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