KR20110061040A - 적층 칩 반도체 패키지 - Google Patents

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Abstract

본 발명은 적층 칩 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩을 구리 필러 등과 같은 입출력수단을 매개로 적층시킨 후, 공정간의 외부력에 의하여 적층된 칩이 흔들리지 않고, 보다 안정적이면서 견고한 적층 상태를 유지시킬 수 있도록 한 적층 칩 반도체 패키지에 관한 것이다.
상기한 목적을 달성하기 위한 본 발명은 하부칩과; 상기 하부칩에 적층되는 상부칩과; 상기 하부칩의 상면에 형성된 본딩패드와, 상기 상부칩의 저면에 형성된 본딩패드를 전기적으로 연결하는 입출력수단과; 상기 하부칩의 상면 소정 위치에 형성되되, 상기 상부칩의 사방 모서리를 받쳐주며 형성되는 가이드수단; 을 포함하여 구성된 것을 특징으로 하는 적층 칩 반도체 패키지를 제공한다.
적층 칩, 반도체 패키지, 구리 필러, 가이드 수단, 상부칩, 하부칩, 기판

Description

적층 칩 반도체 패키지{Stack Chip Package}
본 발명은 적층 칩 반도체 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩을 구리 필러 등과 같은 입출력수단을 매개로 적층시킨 후, 공정간의 외부력에 의하여 적층된 칩이 흔들리지 않고, 보다 안정적이면서 견고한 적층 상태를 유지시킬 수 있도록 한 적층 칩 반도체 패키지에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산 등의 잇점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는, 기판의 칩부착영역에 복수개의 칩이 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간이 와이어로 도전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여, 칩에 다수의 관통 실리콘 비아(TSV)를 형성하여 별도의 와이어 연결없이도 칩들간, 또는 칩과 기판간의 적층 및 전기적 연결을 하는 방법, 또한 적층되는 칩들을 구리필러를 이용하여 적층하는 방법 등이 제안되고 있다.
그러나, 칩과 칩, 칩과 기판이 관통 실리콘 비아 또는 구리 필러와 같은 입출력수단을 매개로 전기적으로 연결되며 상호 적층될 때, 상부에 적층된 칩이 리플로우(reflow) 공정 등에서 발생되는 외부력에 의하여 흔들리면서 한쪽으로 쏠리는 현상이 발생하여, 결국 칩과 칩 또는 칩과 기판간을 연결하고 있던 구리필러끼리 연결되어 쇼트를 발생시키는 브릿지 현상, 또는 구리필러가 단락되는 현상 등의 불량이 발생하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 칩과 칩이 적층되는 경우, 하부칩의 상면에 상부칩의 사방을 받쳐주는 가이드수단을 형성하고, 기판상에 칩이 적층되는 경우, 기판의 상면에 적층되는 칩의 사방을 받쳐주 는 가이드수단을 형성하여, 공정중의 외부력에도 칩과 칩 또는 칩과 기판을 전기적으로 연결하고 있는 입출력수단이 브릿지 또는 단락되는 등의 현상을 방지할 수 있도록 한 적층 칩 반도체 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 하부칩과; 상기 하부칩에 적층되는 상부칩과; 상기 하부칩의 상면에 형성된 본딩패드와, 상기 상부칩의 저면에 형성된 본딩패드를 전기적으로 연결하는 입출력수단과; 상기 하부칩의 상면 소정 위치에 형성되되, 상기 상부칩의 사방 모서리를 받쳐주며 형성되는 가이드수단; 을 포함하여 구성된 것을 특징으로 하는 적층 칩 반도체 패키지를 제공한다.
바람직한 구현예로서, 상기 입출력수단은 상부칩의 본딩패드에 형성되는 구리필러와, 상부칩의 구리필러와 하부칩의 본딩패드를 연결하는 솔더로 구성되는 것을 특징으로 한다.
바람직한 구현예로서, 상기 가이드수단은 하부칩의 비활성층상에 구리 또는 알루미늄 와이어를 볼본딩하여 형성되되, 상부칩의 사방 모서리를 받쳐주는 높이로 형성되는 것을 특징으로 한다.
또한, 상기 가이드수단은 절연 및 소프트한 특성을 갖는 고분자 재료, 실리콘 어드헤시브, 필름 테이프중 선택된 어느 하나인 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명은 기판과; 상기 기판상에 적층되는 상부칩과; 상기 기판의 상면에 형성된 전도성패턴과, 상기 상부칩의 저면에 형성된 본딩패드를 전기적으로 연결하는 입출력수단과; 상기 기판의 상면 소정 위치에 형성되되, 상기 상부칩의 사방 모서리를 받쳐주며 형성되는 가이드수단; 을 포함하여 구성된 것을 특징으로 하는 적층 칩 반도체 패키지를 제공한다.
바람직한 구현예로서, 상기 입출력수단은 상부칩의 본딩패드에 형성되는 구리필러와, 기판의 전도성패턴과 상부칩의 구리필러를 연결하는 솔더로 구성되는 것을 특징으로 한다.
바람직한 구현예로서, 상기 가이드수단은 기판상의 절연된 솔더마스크층에 구리 또는 알루미늄 와이어를 볼본딩하여 형성되되, 상부칩의 사방 모서리를 받쳐주는 높이로 형성되는 것을 특징으로 한다.
또한, 상기 가이드수단은 절연 및 소프트한 특성을 갖는 고분자 재료, 실리콘 어드헤시브, 필름 테이프중 선택된 어느 하나인 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 칩과 칩, 또는 칩과 기판간을 구리필러와 같은 입출력수단으로 전기적으로 연결하되, 적층되는 칩중에서 하부칩상에 상부칩의 움직임을 잡아줄 수 있는 가이드수단을 형성하거나, 기판상에 상부칩의 움직임을 잡아주는 가이드수단을 형성하여, 리플로우와 같은 공정중에 외부력에 의하여 상부칩이 흔들려서 칩과 칩 또는 칩과 기판을 연결하는 입출력수단의 단락 내지 브릿지 현상이 발생되는 것을 용이하게 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
먼저, 본 발명의 제1실시예에 따른 반도체 패키지를 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 적층 칩 반도체 패키지의 제1실시예를 나타내는 단면도이다.
본 발명의 제1실시예는 상부칩(10)과 하부칩(12)이 입출력수단을 매개로 전기적으로 연결되며 서로 적층되되, 하부칩(12)상에 적층된 상부칩(10)이 흔들리지 않도록 하부칩(12)상에 상부칩(10)을 지지해주는 가이드수단(14)이 형성된 점에 특징이 있다.
상기 하부칩(12)상에 보다 작은 크기의 상부칩(10)이 적층되되, 상기 하부칩(12)의 상면에 형성된 본딩패드와, 상기 상부칩(10)의 저면에 형성된 본딩패드가 입출력수단에 의하여 전기적으로 연결된다.
이때, 상기 입출력수단은 상부칩(10)의 본딩패드에 일체로 형성되는 구리필러(16)와, 상부칩의 구리필러(16)와 하부칩(12)의 본딩패드를 연결하는 솔더(18)로 구성된다.
즉, 상기 상부칩(10)의 본딩패드에는 웨이퍼 단계에서 포토레지스트 및 에칭 등의 공정을 통해 구리필러(16)가 일체로 형성되고, 이 구리필러(16)를 하부칩(12)의 본딩패드에 솔더(18)를 이용하여 접착시킴으로써, 상부칩(10)과 하부칩(12)간의 전기적 연결이 이루어진다.
특히, 상기 하부칩(12)의 상면 소정 위치에는 상기 상부칩(10)의 사방 모서리를 받쳐주거나, 상부칩(10)의 각 면의 중앙부를 받쳐줄 수 있는 가이드수단(14)이 일체로 형성되는데, 이 가이드수단(14)의 일 구현예는 통상의 와이어 본딩시 칩에 1차 본딩(볼 본딩)을 실시하는 방법과 같이 하부칩(12)의 비활성층상에 구리 또는 알루미늄 와이어를 볼본딩하여 형성된다.
이때, 상기 가이드수단(14)은 상부칩(10)의 사방 모서리 또는 상부칩(10)의 각 면 중앙부위에 밀착되며 받쳐주는 높이로 형성된다.
따라서, 상기 상부칩(10)과 하부칩(12)이 입출력수단 즉, 구리필러(16)와 솔더(18)에 의하여 연결된 후, 이를 경화시키기 위한 리플로우 공정 등 여러가지 공정중에 외부력이 상부칩(10)에 작용하여도, 상기 가이드수단(14)이 상부칩(10)이 흔들리지 않게 지지해주는 역할을 하게 되므로, 상부칩(10)과 하부칩(12)간의 적층 연결 상태를 견고하게 유지할 수 있고, 결국 패키지 제조 공정중에 상부칩이 흔들려서 입출력수단인 구리필러 및 솔더간의 단락 내지 브릿지 현상이 발생되는 것을 용이하게 방지할 수 있다.
한편, 상기 하부칩(12)상에 형성되는 가이드수단(14)을 절연 및 소프트한 특성을 갖는 고분자 재료, 실리콘 어드헤시브, 필름 테이프중 선택된 어느 하나로 채택하여, 상부칩(10)상에 부착시킴으로써, 상부칩(10)이 흔들리는 충격이 발생하거나, 상부칩(10)이 흔들리는 허용오차가 발생하더라도 이를 용이하게 흡수할 수 있다.
여기서, 본 발명의 제2실시예에 따른 반도체 패키지를 설명하면 다음과 같다.
첨부한 도 2는 본 발명에 따른 적층 칩 반도체 패키지의 제2실시예를 나타내는 단면도이다.
본 발명의 제2실시예는 기판(20)상에 상부칩(10)이 입출력수단을 매개로 전기적으로 연결되며 서로 적층되되, 기판(20)상에 적층된 상부칩(10)이 흔들리지 않도록 기판(20)상에 상부칩(10)을 지지해주는 가이드수단(14)이 형성된 점에 특징이 있다.
상기 입출력수단은 상부칩(10)의 본딩패드에 일체로 형성되는 구리필러(16)와, 이 상부칩의 구리필러(16)와 기판(20)의 전도성패턴(22)간에 연결하는 솔더(18)로 구성된다.
즉, 상기 상부칩(10)의 본딩패드에는 웨이퍼 단계에서 포토레지스트 및 에칭 등의 공정을 통해 구리필러(16)가 일체로 형성되고, 이 구리필러(16)를 기판(120)의 본딩패드에 솔더(18)를 이용하여 접착시킴으로써, 기판(20)과 상부칩(10)(12)간의 전기적 연결이 이루어진다.
특히, 제1실시예와 같이 상기 기판(12)의 상면 소정 위치에는 상기 상부칩(10)의 사방 모서리를 받쳐주거나, 상부칩(10)의 각 면의 중앙부를 받쳐줄 수 있는 가이드수단(14)이 일체로 형성되는데, 이 가이드수단(14)의 일 구현예는 통상의 와이어 본딩시 칩에 1차 본딩(볼 본딩)을 실시하는 방법과 같이 기판(20)의 솔더마스크층(24)에 구리 또는 알루미늄 와이어를 볼본딩하여 형성된다.
예를 들어, 인쇄회로기판과 같은 기판(20)의 표면을 보면, 전기적 신호 교환을 위한 전도성패턴이 노출되어 있고, 그 이외의 면은 절연을 위하여 일종의 절연재인 솔더마스크층(24)으로 코팅되어 있는 바, 이 솔더마스크층(24)에 가이드수단(14)을 형성하게 되며, 이때의 가이드수단(14)은 기판(20)상에 부착되는 상부칩(10)의 사방 모서리 또는 상부칩(10)의 각 면 중앙부위에 밀착되며 받쳐주는 높이로 형성된다.
따라서, 상기 기판(20)과 상부칩(10)이 입출력수단 즉, 구리필러(16)와 솔더(18)에 의하여 연결된 후, 이를 경화시키기 위한 리플로우 공정 등 여러가지 공정중에 외부력이 상부칩(10)에 작용하여도, 상기 가이드수단(14)이 상부칩(10)이 흔들리지 않게 지지해주는 역할을 하게 되므로, 기판(20)과 상부칩(10)간의 적층 연결 상태를 견고하게 유지할 수 있고, 결국 패키지 제조 공정중에 상부칩이 흔들려서 입출력수단인 구리필러 및 솔더간의 단락 내지 브릿지 현상이 발생되는 것을 용이하게 방지할 수 있다.
한편, 상기 기판(20)상에 형성되는 가이드수단(14)을 절연 및 소프트한 특성을 갖는 고분자 재료, 실리콘 어드헤시브, 필름 테이프중 선택된 어느 하나로 채택하여, 상부칩(10)상에 부착시킴으로써, 상부칩(10)이 흔들리는 충격이 발생하거나, 상부칩(10)이 흔들리는 허용오차가 발생하더라도 이를 용이하게 흡수할 수 있다.
도 1은 본 발명에 따른 적층 칩 반도체 패키지의 제1실시예를 나타내는 단면도,
도 2는 본 발명에 따른 적층 칩 반도체 패키지의 제2실시예를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 상부칩 12 : 하부칩
14 : 가이드수단 16 : 구리필러
18 : 솔더 20 : 기판
22 : 전도성패턴 24 : 솔더마스크층

Claims (8)

  1. 하부칩(12)과;
    상기 하부칩(12)상에 적층되는 상부칩(10)과;
    상기 하부칩(12)의 상면에 형성된 본딩패드와, 상기 상부칩(10)의 저면에 형성된 본딩패드를 전기적으로 연결하는 입출력수단과;
    상기 하부칩(12)의 상면 소정 위치에 형성되되, 상기 상부칩(10)의 사방 모서리를 받쳐주며 형성되는 가이드수단(14);
    을 포함하여 구성된 것을 특징으로 하는 적층 칩 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 입출력수단은 상부칩(10)의 본딩패드에 형성되는 구리필러(16)와, 상부칩의 구리필러(16)와 하부칩(12)의 본딩패드를 연결하는 솔더(18)로 구성되는 것을 특징으로 하는 적층 칩 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 가이드수단(14)은 하부칩(12)의 비활성층상에 구리 또는 알루미늄 와이어를 볼본딩하여 형성되되, 상부칩(10)의 사방 모서리를 받쳐주는 높이로 형성되는 것을 특징으로 하는 적층 칩 반도체 패키지.
  4. 청구항 1에 있어서, 상기 가이드수단(14)은 절연 및 소프트한 특성을 갖는 고분자 재료, 실리콘 어드헤시브, 필름 테이프중 선택된 어느 하나인 것을 특징으로 하는 적층 칩 반도체 패키지.
  5. 기판(20)과;
    상기 기판(20)상에 적층되는 상부칩(10)과;
    상기 기판(20)의 상면에 형성된 전도성패턴(22)과, 상기 상부칩(10)의 저면에 형성된 본딩패드를 전기적으로 연결하는 입출력수단과;
    상기 기판(20)의 상면 소정 위치에 형성되되, 상기 하부칩(12)의 사방 모서리를 받쳐주며 형성되는 가이드수단(14);
    을 포함하여 구성된 것을 특징으로 하는 적층 칩 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 입출력수단은 상부칩(10)의 본딩패드에 형성되는 구리필러(16)와, 기판(20)의 전도성패턴(22)과 상부칩(10)의 구리필러(16)를 연결하는 솔더(18)로 구 성되는 것을 특징으로 하는 적층 칩 반도체 패키지.
  7. 청구항 5에 있어서,
    상기 가이드수단(14)은 기판(20)상의 절연된 솔더마스크층(24)에 구리 또는 알루미늄 와이어를 볼본딩하여 형성되되, 상부칩(10)의 사방 모서리를 받쳐주는 높이로 형성되는 것을 특징으로 하는 적층 칩 반도체 패키지.
  8. 청구항 5에 있어서,
    상기 가이드수단(14)은 절연 및 소프트한 특성을 갖는 고분자 재료, 실리콘 어드헤시브, 필름 테이프중 선택된 어느 하나인 것을 특징으로 하는 적층 칩 반도체 패키지.
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