KR20110107125A - 반도체 패키지 - Google Patents

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KR20110107125A
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semiconductor
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도은혜
조철호
김지은
신희민
이규원
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주식회사 하이닉스반도체
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Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 일면에 배치된 회로배선, 상기 회로배선의 일부분을 노출시키는 솔더 마스크, 및 상기 노출된 회로배선 부분 상에 부착된 제1 연결부재를 갖는 기판; 및 상기 기판의 일면 상에 다수 개가 세워져서 배치되며, 각각 본딩패드 및 상기 본딩패드 상에 부착된 제2 연결부재를 갖는 반도체 칩들;을 포함하며,
상기 기판과 반도체 칩들의 전기적 연결은, 각 반도체 칩의 본딩패드 상에 부착된 제2 연결부재가 상기 회로배선에 부착된 제1 연결부재와 상호 연결되어 이루어진 것을 특징으로 한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 실장 밀도를 향상시키면서 데이터를 고속으로 처리하기에 적합한 반도체 패키지에 관한 것이다.
최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 복수개의 반도체 칩들을 적층 한 스택 타입의 반도체 패키지(stack-type semiconductor package)가 개발된 바 있다.
이들 중 스택 타입의 반도체 패키지는 저장할 수 있는 데이터 용량을 크게 향상시키는 장점을 갖는다. 최근에는 이러한 스택 타입의 반도체 패키지의 장점을 극대화하기 위한 일환으로, 후박한 반도체 칩의 후면을 백그라인딩 공정으로 그 일부 두께를 제거하여 반도체 칩의 두께를 점점 얇게 제작하는 것을 통해 반도체 칩들의 스택 두께를 최소화하려는 노력이 활발히 진행되고 있다.
그러나, 기판 상에 얇은 반도체 칩들을 적층하는 다이 어태치 공정, 및 기판과 반도체 칩들을 금속 와이어들로 각각 연결하는 와이어 본딩 공정시, 후박한 반도체 칩에 비해 상대적으로 그 강도가 약한 얇은 반도체 칩들은 기계적 및 물리적 충격에 의한 크랙 등의 불량에 취약한 관계로 반도체 칩들을 핸들링하는 데 어려움이 따르며, 그에 따른 생산 수율의 저해 문제가 대두되고 있다.
또한, 기판 상에 수직적으로 반도체 칩들을 적층하다 보면, 기판과 반도체 칩들을 전기적으로 연결하는 금속 와이어들 간의 길이 편차에 의해 각 반도체 칩으로 입력되는 신호 및 출력되는 신호의 처리 속도가 달라져 반도체 패키지의 데이터 처리 속도가 크게 저하되는 문제가 있다.
본 발명은 실장 밀도를 향상시키면서 데이터를 고속으로 처리하기에 적합한 반도체 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 패키지는 일면에 배치된 회로배선, 상기 회로배선의 일부분을 노출시키는 솔더 마스크, 및 상기 노출된 회로배선 부분 상에 부착된 제1 연결부재를 갖는 기판; 및 상기 기판의 일면 상에 다수 개가 세워져서 배치되며, 각각 본딩패드 및 상기 본딩패드 상에 부착된 제2 연결부재를 갖는 반도체 칩들;을 포함하며,
상기 기판과 반도체 칩들의 전기적 연결은, 각 반도체 칩의 본딩패드 상에 부착된 제2 연결부재가 상기 회로배선에 부착된 제1 연결부재와 상호 연결되어 이루어진 것을 특징으로 한다.
상기 각 본딩패드는 상기 기판의 제1 연결부재에 대응되도록 상기 반도체 칩의 일측 가장자리에 배치된 것을 특징으로 한다.
상기 반도체 칩들은 상기 반도체 칩들의 본딩패드들이 모두 동일한 방향을 향하도록 배치된 것을 특징으로 한다.
상기 반도체 칩들은 인접한 2개의 반도체 칩들의 본딩패드들이 상호 마주보는 미러 타입으로 배치된 것을 특징으로 한다.
상기 제1 연결부재는 솔더를 포함하는 것을 특징으로 한다.
상기 제2 연결부재는 범프를 포함하는 것을 특징으로 한다.
상기 반도체 칩들을 포함한 기판의 일면을 밀봉하도록 형성된 봉지부재; 및 상기 기판의 일면에 대향하는 타면에 부착된 외부실장부재;를 더 포함하는 것을 특징으로 한다.
본 발명은 기판 상에 반도체 칩들을 수평 구조로 실장하는 것을 통해 실장 밀도를 향상시킬 수 있다.
또한, 본 발명은 기판 상에 세워져 배치된 반도체 칩들이 기판의 제1 연결부재와 반도체 칩들의 제2 연결부재를 매개로 전기적 연결이 이루어지므로, 전기적 연결 경로가 짧아져 데이터를 고속으로 처리하기에 적합하다.
이에 더불어, 본 발명은 기판과 각 반도체 칩의 측면이 상호 물리적으로 부착되는 구조이므로, 종래와 같이 반도체 칩들 상호 간을 접착제를 이용하여 물리적으로 부착하는 방식에서의 걸림돌로 작용한 칩 크랙 불량이 발생하지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 도 1의 어느 한 반도체 칩의 일면을 나타낸 평면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
이하, 첨부된 도면들을 참조로 본 발명의 바람직한 실시예들에 따른 반도체 패키지에 대해 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1의 어느 한 반도체 칩의 일면을 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 기판(110) 및 상기 기판(110) 상에 배치된 다수의 반도체 칩(140)을 포함한다. 이에 더불어, 반도체 패키지(100)는 봉지부재(160) 및 외부실장부재(162)를 더 포함할 수 있다.
기판(110)은 일면(110a) 및 상기 일면(110a)에 대향하는 타면(110b)을 가지며, 상기 일면(110a)에 배치된 회로배선(112), 상기 회로배선(112)의 일부분을 노출시키는 솔더 마스크(114), 및 상기 노출된 회로배선(112) 부분 상에 부착된 제1 연결부재(120)를 갖는다. 이에 더불어, 상기 기판(110)은 타면(110b)에 배치된 추가 회로배선(116), 상기 추가 회로배선(116)의 일부분을 노출시키는 추가 솔더 마스크(118), 및 상기 기판(110)의 일면(110a) 및 타면(110b)을 관통하여 회로배선(112)과 추가 회로배선(116)을 연결하는 비아패턴(119)을 더 가질 수 있다. 이때, 상기 제1 연결부재(120)는 솔더를 포함할 수 있다. 이러한 제1 연결부재(120)는, 예를 들면, 도금 공정을 수행하는 것을 통해 형성될 수 있다.
반도체 칩(140)들은 기판(110)의 일면(110a) 상에 적어도 하나 이상이 세워져서 부착되며, 이러한 반도체 칩(140)들은 상호 평행하게 이격되도록 배치하는 것이 바람직하다. 즉, 각 반도체 칩(140)은 상면(140a), 하면(140b) 및 측면(140c)을 가지며, 상기 측면(140c)이 기판(110)의 일면(110a)에 부착된다. 상기 각 반도체 칩(140)은 그의 상면에 배치된 본딩패드(142) 및 상기 본딩패드(142) 상에 부착된 제2 연결부재(130)를 갖는다. 이에 더불어, 각 반도체 칩(140)은 본딩패드(142)에 전기적으로 연결된 회로부(도시안함)를 더 가질 수 있다. 회로부는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있다.
상기 본딩패드(142)들은 기판(110)의 제1 연결부재(120)에 대응되도록 반도체 칩(140)들의 일측 가장자리에 각각 배치하는 것이 바람직하다. 이와 다르게, 도면으로 제시하지는 않았지만, 상기 본딩패드(142)들은 각 반도체 칩(140)의 중앙에 배치될 수 있으며, 이 경우에는 상기 본딩패드(142)들을 각 반도체 칩(140)의 중앙으로부터 일측 가장자리로 빼내는 재배열 공정을 수행하는 것이 바람직하다.
이때, 상기 반도체 칩(140)들은 반도체 칩(140)들의 본딩패드(142)들이 모두 동일한 방향을 향하도록 배치될 수 있다. 이와 다르게, 상기 반도체 칩(140)들은 반도체 칩(140)들의 본딩패드(142)들의 일부는 일 방향을 향하도록 배치되고, 상기 일부를 제외한 나머지 전부는 일 방향에 대향하는 타 방향을 향하도록 배치될 수도 있다.
상기 제2 연결부재(130)는 범프를 포함할 수 있다. 이러한 범프로는, 예를 들면, 솔더 및 금 스터드가 있다.
상기 기판(110)과 반도체 칩(140)들의 전기적 연결은 각 반도체 칩(140)의 본딩패드(142) 상에 부착된 제2 연결부재(130)가 상기 회로배선(112)에 부착된 제1 연결부재(120)와 상호 연결되어 이루어진다.
봉지부재(160)는 반도체 칩(140)들을 포함한 기판(110)의 일면(110a)을 밀봉하도록 형성되며, 이러한 봉지부재(160)는 일 예로 EMC(epoxy molding compound)를 포함할 수 있다.
외부실장부재(162)는 기판(110) 타면(110b)의 노출된 추가 회로배선(116) 부분에 부착되며, 이러한 외부실장부재(162)는 솔더볼을 포함할 수 있다.
본 실시예에서는 기판 상에 반도체 칩들을 수평 구조로 실장하는 것을 통해 실장 밀도를 향상시킬 수 있다.
또한, 본 실시예에서는 기판 상에 세워져 배치된 반도체 칩들이 기판의 제1 연결부재와 반도체 칩들의 제2 연결부재를 매개로 전기적 연결이 이루어지므로, 전기적 연결 경로가 짧아져 데이터를 고속으로 처리하기에 적합하다.
이에 더불어, 본 실시예에서는, 수직적으로 스택된 반도체 칩들 상호 간을 접착제를 이용하여 물리적으로 부착하는 종래와 달리, 기판과 각 반도체 칩의 측면이 상호 물리적으로 부착되는 구조이므로 칩 크랙 불량이 발생할 염려가 없다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 본 발명의 다른 실시예는 도 1 및 도 2에서 설명한 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는바, 동일한 명칭에 대해서는 동일한 도면 번호를 부여하고 중복된 설명에 대해서는 생략하도록 한다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(100)는 기판(100) 및 상기 기판(100) 상에 배치된 다수의 반도체 칩(140)을 포함한다. 다른 실시예에 따른 기판(100)은 일 실시예의 기판과 실질적으로 동일하므로, 그 상세한 설명은 생략하도록 한다.
반도체 칩(140)들은 기판(100)의 일면(110a) 상에 적어도 하나 이상이 세워져서 부착되며, 이러한 반도체 칩(140)들은 상호 평행하게 이격되도록 배치하는 것이 바람직하다. 상기 반도체 칩(140)들은 각각 상면(140a), 하면(140b) 및 측면(140c)을 가지며, 상기 측면(140c)이 기판(110)의 일면(110a)에 부착된다. 상기 각 반도체 칩(140)은 그의 상면(140a)에 배치된 본딩패드(142) 및 상기 본딩패드(142) 상에 부착된 제2 연결부재(130)를 갖는다.
상기 각 반도체 칩(140)은 그의 본딩패드(142) 상에 부착된 제2 연결부재(130)가 기판(110)의 제1 연결부재(120)와 상호 연결되어 기판(110)과의 전기적 연결을 이룬다.
이때, 반도체 칩(140)들은 인접한 2개의 반도체 칩(140)들이 상호 마주보는 미러 타입(mirror type)으로 배치될 수 있다. 한편, 서로 대향하도록 배치된 인접한 2개의 반도체 칩(140)들은 접착제(106)를 매개로 하여 그들의 하면(140b)들이 상호 물리적으로 부착된다. 그 밖의 구성 요소는 일 실시예의 그것들과 실질적으로 동일하므로, 그 상세한 설명은 생략하도록 한다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (7)

  1. 일면에 배치된 회로배선, 상기 회로배선의 일부분을 노출시키는 솔더 마스크, 및 상기 노출된 회로배선 부분 상에 부착된 제1 연결부재를 갖는 기판; 및
    상기 기판의 일면 상에 다수 개가 세워져서 배치되며, 각각 본딩패드 및 상기 본딩패드 상에 부착된 제2 연결부재를 갖는 반도체 칩들;을 포함하며,
    상기 기판과 반도체 칩들의 전기적 연결은, 각 반도체 칩의 본딩패드 상에 부착된 제2 연결부재가 상기 회로배선에 부착된 제1 연결부재와 상호 연결되어 이루어진 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 각 본딩패드는 상기 기판의 제1 연결부재에 대응되도록 상기 반도체 칩의 일측 가장자리에 배치된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 반도체 칩들은 상기 반도체 칩들의 본딩패드들이 모두 동일한 방향을 향하도록 배치된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 칩들은 인접한 2개의 반도체 칩들의 본딩패드들이 상호 마주보는 미러 타입으로 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1 연결부재는 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제2 연결부재는 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 반도체 칩들을 포함한 기판의 일면을 밀봉하도록 형성된 봉지부재; 및
    상기 기판의 일면에 대향하는 타면에 부착된 외부실장부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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