TWI518807B - 積體電路封裝件內封裝件系統 - Google Patents

積體電路封裝件內封裝件系統 Download PDF

Info

Publication number
TWI518807B
TWI518807B TW097139696A TW97139696A TWI518807B TW I518807 B TWI518807 B TW I518807B TW 097139696 A TW097139696 A TW 097139696A TW 97139696 A TW97139696 A TW 97139696A TW I518807 B TWI518807 B TW I518807B
Authority
TW
Taiwan
Prior art keywords
edge
integrated circuit
line
package
component
Prior art date
Application number
TW097139696A
Other languages
English (en)
Other versions
TW200931547A (en
Inventor
陳治強
李在學
馮玉鋒
佛德瑞克 庫斯 山東斯
Original Assignee
星科金朋有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 星科金朋有限公司 filed Critical 星科金朋有限公司
Publication of TW200931547A publication Critical patent/TW200931547A/zh
Application granted granted Critical
Publication of TWI518807B publication Critical patent/TWI518807B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Description

積體電路封裝件內封裝件系統
本發明大體係有關於積體電路封裝件，且尤係關於模造的積體電路封裝件。
新潮電子產品(例如智慧型手機(smart phone)、個人數位助理(personal digital assistant)、定位服務裝置(location based services devices)、企業級伺服器(enterprise class sever)或企業級儲存陣列(enterprise class storage array))期望在降低成本下將更多積體電路塞入持續縮小的實體空間內。至今已發展許多技術以符合這些需求。某些研究及發展策略中係著重於新技術，而其他則著重於改善現有成熟的技術。現有技術的研究及發展能採取各種不同的方向。
消費性電子產品(consumer electronic)的需求需要在積體電路封裝件內有更多的積體電路，但又違反常理地於系統中提供更少的實體空間給增加的積體電路含量。另一需求係在於持續降低成本。某些技術主要著重於在每個積體電路內整合更多的功能。其他的技術則著重於將這些積體電路堆疊成單一封裝件。雖然這些方法在積體電路內提供更多的功能，卻無法完全滿足較低高度、較小空間及降低成本的需求。
一個已證實之降低成本的方法，係使用現有製造方法及設備的成熟的封裝技術。矛盾的是，重複使用現有製造流程通常不造成封裝件尺寸的縮減。對於較低成本、較小尺寸及更多功能性的要求仍舊持續著。
現有技術的一種變化係使用以引腳(lead finger)製成的導線架(lead frame)的成熟封裝技術。典型的導線架封裝架構係將多個積體電路裝入單一封裝件內。當以導線架為基礎的封裝技術與新的整合及堆疊結構一起使用時，整體封裝件的良率變成所關切的項目。
因此，對於積體電路封裝件內封裝件系統而言，仍有提供低成本製造、減縮的形狀因子及改善積體電路封裝件內封裝件效益之需要。有鑑於對於節省成本及改善效能的日益增加的需求，發現該些問題的解答則變得愈來愈重要。
已長期尋求對於該些問題的解決方案，但先前的發展並未教示或建議任何解決方案，而因此，對於該些問題的解決方案已長期困惑著熟習該項技藝者。
本發明係提供一種積體電路封裝件內封裝件之方法，包含：安裝第一積體電路，該第一積體電路以第一錯位組構堆疊於具有第一邊緣及相對於該第一邊緣之第二邊緣之晶粒黏接焊盤上面；連接該第一積體電路及相鄰於該第二邊緣之第二邊緣導腳；於該晶粒黏接焊盤下方將以第二錯位組構堆疊之第二積體電路安裝至該晶粒黏接焊盤；連接該第二積體電路及相鄰於該第一邊緣之第一邊緣導腳；以及包覆該第一積體電路、第二積體電路及該晶粒黏接焊盤，而部分外露該第一邊緣導腳及該第二邊緣導腳。
本發明之某些具體實施例具有除了上述或取代上述或相較於上述為明顯之其他實施態樣。當參照附圖閱讀下列實施方式時，對於該些熟習該項技藝者而言，該些實施態樣將變得清楚。
於下列描述中，係給定許多特定細節以提供本發明完整的理解。然而，將清楚的是，毋需該些特定細節也能實施本發明。為求避免混淆本發明，一些廣為周知的系統組構及製程步驟則並未詳細揭露。同樣地，顯示設備之具體實施例之附圖為部分圖解且不按比例的，尤其之中的一些尺寸則為了表達清楚而於圖式中特別誇大顯示。此外，所揭露及描述的多個具體實施例具有一些共用的特徵，為求清楚且易於將其說明、描述及理解，彼此類似或相似之特徵大致上以相似元件符號描述。
於此使用之術語「水平(horizontal)」係定義為平行於習知之積體電路表面之平面，而不管其方位(orientation)。術語「垂直(vertical)」指的是垂直於方才定義之水平之方向。例如「上方(above)」、「下方(below)」、「底部(bottom)」、「頂部(top)」、「側(side)」(如「側壁(sidewall)」)、「較高(higher)」、「較下方(lower)」、「較上方(upper)」、「上面(over)」、「下面(under)」之術語則對應於該水平平面而定義。術語「上(on)」則意指直接接觸於元件上。
使用於此之術語「處理(processing)」則包含材料的沉積、圖案化、曝光、顯影、蝕刻、清潔、模造及/或材料的移除，或如形成所述結構之所需者。
現在參照第1圖，其係顯示本發明之具體實施例中，積體電路封裝件內封裝件系統100之上視圖。如第1圖所示，該積體電路封裝件內封裝件系統100係帶有如模造化合物之封裝件包覆體102，具有沿著該封裝件包覆體102外圍部分外露之第一邊緣導腳104、第二邊緣導腳106、第三邊緣導腳108及第四邊緣導腳110。該第一邊緣導腳104、該第二邊緣導腳106、該第三邊緣導腳108及該第四邊緣導腳110各包括金屬，如導線架之金屬導腳。
現在參照第2圖，其係顯示第1圖沿線2--2之積體電路封裝件內封裝件系統100之剖面圖。如第2圖所示，如積體電路晶粒(dice)之第一積體電路212係以如晶粒接置黏著劑之黏劑216安裝於晶粒黏接焊盤214上方。該晶粒黏接焊盤214係包含第一邊緣218及相對於該第一邊緣218之第二邊緣220。該第一積體電路212係以錯位組構(offset configuration)朝向該晶粒黏接焊盤214之第一邊緣218堆疊於該晶粒黏接焊盤214上方，且各該第一積體電路212的第一非主動側222皆面向該晶粒黏接焊盤214。各該第一積體電路212相對於該第一非主動側222之第一主動側224係予以外露以允許存在有如焊線(wire bond)之電性互連226，而連接該第一主動側224與相鄰於該晶粒黏接焊盤214之第二邊緣220之該第二邊緣導腳106。
具有如環氧基樹脂模造化合物(epoxy mold compound)之內部包覆體(inner encapsulation)230之積體電路封裝件系統228，係於晶粒黏接焊盤214下方安裝至該晶粒黏接焊盤214。積體電路封裝件系統228係包含第二積體電路232，該第二積體電路232亦於晶粒黏接焊盤214下方以錯位組構朝向第二邊緣220堆疊。各該第二積體電路232的第二主動側234皆面向該晶粒黏接焊盤214，且外露出來用以電性連接。該第二主動側234係以電性互連226而與積體電路封裝件系統228之第一外部接觸點236電性連接。該第一外部接觸點236係朝向晶粒黏接焊盤214之第一邊緣218而部分外露於該內部包覆體230。該內部包覆體230係覆蓋該第二積體電路232以及於每個第二積體電路232與第一外部接觸點236之間之電性互連226，且部分外露該第一外部接觸點236以便進一步電性連接。
電性互連226，係於第一外部接觸點236與相鄰於晶粒黏接焊盤214之第一邊緣218之第一邊緣導腳104之間進行連接。如環氧基樹脂模造化合物之封裝件包覆體102，係覆蓋該第一積體電路212、積體電路封裝件系統228以及電性互連226，且部分外露第一邊緣導腳104及第二邊緣導腳106，以便進一步電性連接至如印刷電路板之下一個系統層級。
為了說明之目的，第一積體電路212係顯示以二顆積體電路晶粒以錯位組構堆疊，然而應瞭解的是能夠有不同的積體電路數量或積體電路類型。亦為了說明之目的，積體電路系統228係顯示具有二顆積體電路晶粒以錯位組構堆疊，然而亦應瞭解的是能夠有不同的積體電路數量或積體電路類型。
已發現到：第一積體電路212係以錯位組構朝向第一邊緣218且於晶粒黏接焊盤214上方堆疊，而第二積體電路232亦以錯位組構朝向該第二邊緣220且於晶粒黏接焊盤214下方堆疊，從而提供堆疊於封裝件包覆體102內之積體電路更加平衡的重量分布。
現在參照第3圖，其係顯示本發明之第二具體實施例中以第1圖之上視圖為例之積體電路封裝件內封裝件系統300之剖面圖。第一積體電路封裝件系統328係於晶粒黏接焊盤314上方安裝至該晶粒黏接焊盤314。該晶粒黏接焊盤314係包含第一邊緣318及相對於該第一邊緣318之第二邊緣320。該第一積體電路封裝件系統328係包含以錯位組構朝向該第二邊緣320堆疊於晶粒黏接焊盤314上方之第一積體電路312。各該第一積體電路312的第一主動側324皆面向該晶粒黏接焊盤314，且外露出來用以電性連接。
各該第一積體電路312的第一主動側324皆以電性互連326電性連接至該第一積體電路封裝件系統328之第一外部接觸點336。該第一外部接觸點336係朝向晶粒黏接焊盤314之第一邊緣318而部分外露於該第一積體電路封裝件系統328之第一包覆體338，例如環氧基樹脂模造化合物。該第一包覆體338係覆蓋該第一積體電路312以及於每個第一積體電路312之第一主動側324與第一外部接觸點336之間之電性互連326，且部分外露該第一外部接觸點336以便進一步電性連接。該第一外部接觸點336係以電性互連326而電性連接至相鄰於該第一邊緣318之第一邊緣導腳304。
第二積體電路封裝件系統329係於該晶粒黏接焊盤314下方安裝至該晶粒黏接焊盤314。該第二積體電路封裝件系統329係包含以錯位組構朝向第一邊緣318堆疊之第二積體電路332。各該第二積體電路332的第二主動側334皆面向該晶粒黏接焊盤314，且外露出來用以電性連接。該第二主動側334係以電性互連326而電性連接至該第二積體電路封裝件系統329之第二外部接觸點340。
該第二外部接觸點340係朝向晶粒黏接焊盤314之第二邊緣320而部分外露於該第二積體電路封裝件系統329之第二包覆體342，例如環氧基樹脂模造化合物。該第二包覆體342係覆蓋該第二積體電路332以及於第二主動側334與第二外部接觸點340之間之電性互連326，且部分外露該第二外部接觸點340以便進一步電性連接。該第二外部接觸點340係以電性互連326而電性連接至相鄰於該第二邊緣320之第二邊緣導腳306。
如環氧基樹脂模造化合物之覆蓋物(cover)之封裝件包覆體302，係覆蓋該第一積體電路封裝件系統328、該第二積體電路封裝件系統329、於該第一外部接觸點336與該第一邊緣導腳304之間之該電性互連326、以及於該第二外部接觸點340與該第二邊緣導腳306之間之該電性互連326。該封裝件包覆體302係部分外露該第一邊緣導腳304及該第二邊緣導腳306，以便進一步電性連接至如印刷電路板之下一個系統層級。
為了說明之目的，第一積體電路312係顯示以二顆積體電路晶粒以錯位組構堆疊，然而應瞭解的是能夠有不同的積體電路數量或積體電路類型。亦為了說明之目的，第二積體電路332係顯示具有二顆積體電路晶粒以錯位組構堆疊，然而亦應瞭解的是能夠有不同的積體電路數量或積體電路類型。
現在參照第4圖，其係本發明之第三具體實施例中以第1圖之上視圖為例之積體電路封裝件內封裝件系統400之剖面圖。如經封裝的積體電路之第一積體電路封裝件系統428，係於晶粒黏接焊盤414上方安裝至該晶粒黏接焊盤414。該晶粒黏接焊盤414係包含第一邊緣418及相對於該第一邊緣418之第二邊緣420。該第一積體電路封裝件系統428係包含以錯位組構且朝向該第一邊緣418堆疊之第一積體電路412。各該第一積體電路412的第一主動側424皆面向該晶粒黏接焊盤414，且外露出來用以電性連接。電性互連426係連接於較靠近該第一邊緣418之其中一個積體電路412的第一主動側424與該第一積體電路封裝件系統428之第一外部接觸點436之間。
該第一外部接觸點436係朝向晶粒黏接焊盤414之第一邊緣418而部分外露於該第一積體電路封裝件系統428之第一包覆體438，例如環氧基樹脂模造物。該第一積體電路封裝件系統428之第二外部接觸點440係朝向晶粒黏接焊盤414之第二邊緣420而部分外露於該第一包覆體438。該電性互連426係連接於該第二外部接觸點440與較靠近該第二邊緣420之另一個積體電路412的第一主動側424之間。該第一包覆體438係覆蓋該第一積體電路412、於第一主動側424與第一外部接觸點436之間之電性互連426以及於第一主動側424與第二外部接觸點440之間之電性互連426，且部分外露該第一外部接觸點436及第二外部接觸點440以便進一步電性連接。該第一外部接觸點436係以電性互連426而電性連接至相鄰於該第一邊緣418之第一邊緣導腳404。該第二外部接觸點440係以電性互連426電性連接至相鄰於該第二邊緣420之第二邊緣導腳406。
如經封裝的積體電路之第二積體電路封裝件系統429，係於該晶粒黏接焊盤414下方安裝至該晶粒黏接焊盤414。該第二積體電路封裝件系統429係包含以錯位組構朝向第一邊緣418堆疊之第二積體電路432。各該第二積體電路432的第二主動側434皆面向該晶粒黏接焊盤414，且外露出來用以電性連接。該電性互連426係連接較靠近該第一邊緣418之其中一個積體電路432的第二主動側434與該第二積體電路封裝件系統429之第三外部接觸點444之間。
該第三外部接觸點444係朝向晶粒黏接焊盤414之第一邊緣418而部分外露於該第二積體電路封裝件系統429之第二包覆體442。該第二積體電路封裝件系統429之第四外部接觸點446係朝向晶粒黏接焊盤414之第二邊緣420而部分外露於該第二包覆體442。該電性互連426係連接於該第四外部接觸點446與較靠近該第二邊緣420之另一個積體電路432的第二主動側434之間。
該第二包覆體442係覆蓋該第二積體電路432、於第二主動側434與第三外部接觸點444之間之電性互連426以及於第二主動側434與第四外部接觸點446之間之電性互連426，且部分外露該第三外部接觸點444及第四外部接觸點446以便進一步電性連接。該第三外部接觸點444係以電性互連426而電性連接至該第一邊緣導腳404。該第四外部接觸點446係以電性互連426而電性連接至該第二邊緣導腳406。
如環氧基樹脂模造化合物之覆蓋物之封裝件包覆體402，係覆蓋該第一積體電路封裝件系統428、該第二積體電路封裝件系統429、於該第一外部接觸點436與該第一邊緣導腳404之間之該電性互連426、於該第二外部接觸點440與該第二邊緣導腳406之間之該電性互連426、於該第三外部接觸點444與該第一邊緣導腳404之間之該電性互連426、以及於該第四外部接觸點446與該第二邊緣導腳406之間之該電性互連426。該封裝件包覆體402係部分外露該第一邊緣導腳404及該第二邊緣導腳406，以便進一步電性連接至如印刷電路板之下一個系統層級。
為了說明之目的，第一積體電路412係顯示以二顆積體電路晶粒以錯位組構堆疊，然而應瞭解的是能夠有不同的積體電路數量或積體電路類型。亦為了說明之目的，第二積體電路432係顯示具有二顆積體電路晶粒以錯位組構堆疊，然而亦應瞭解的是能夠有不同的積體電路數量或積體電路類型。
現在參照第5圖，其係本發明之具體實施例中，積體電路封裝件內封裝件系統100之積體電路封裝件內封裝件製造方法500之流程圖。該方法500係包含：於方塊502中，安裝第一積體電路，該第一積體電路以第一錯位組構堆疊於具有第一邊緣及相對於該第一邊緣之第二邊緣之晶粒黏接焊盤上面；於方塊504中，連接該第一積體電路及相鄰於該第二邊緣之第二邊緣導腳；於方塊506中，於該晶粒黏接焊盤下方將以第二錯位組構堆疊之第二積體電路安裝至該晶粒黏接焊盤；於方塊508中，連接該第二積體電路及相鄰於該第一邊緣之第一邊緣導腳；以及於方塊510中，包覆該第一積體電路、第二積體電路及該晶粒黏接焊盤，而部分外露該第一邊緣導腳及該第二邊緣導腳。
已發現到，本發明係提供對於積體電路封裝件改善良率、減縮封裝件外形(profile)以及降低成本之功能性的延伸。本發明係以各種不同的內部封裝件類型、堆疊結構以及翹曲緩和結構(warpage mitigation structure)來形成封裝件內封裝件結構。
本發明之一實施態樣係允許經封裝的積體電路於組合於本發明之封裝件內封裝件結構中之前先進行測試。該經封裝的積體電路能具有積體電路晶粒、被動元件或二者於所堆疊的組構中。
本發明之另一實施態樣係允許該封裝件內封裝件結構將超薄或經極度薄化的(aggressively thinned)積體電路整合於經封裝的積體電路中。經封裝的積體電路保護經薄化的積體電路以耐受額外的處理。經極度薄化的晶圓允許經封裝的積體電路儘管有所覆蓋仍具有薄的外形。
本發明之又一重要的實施態樣在於本發明有益於支持且維護降低成本、簡化系統及增加效能之歷史趨勢。
本發明之這些以及其他有益的實施態樣促進技術之狀態至至少下一個等級。
因此，已發現到本發明之積體電路封裝件內封裝件系統方法係提供對於改善系統可靠度之重要以及至今未為人知悉且未曾利用過的解決方案、能力、以及功能性的實施態樣。所造成的製程及組構係直接的、符合成本效益的、不複雜的、高度多用途的且有效的，還能夠採取已知技術而實施，而因此易於適合有效且經濟地製造積體電路封裝件裝置。
本發明雖然已結合特定最佳模式予以描述，然而應了解的是對於該些熟習該項技藝者而言，根據先前描述的內容，許多替代方案、修改及變更將變得清楚。因此，本發明係意欲涵蓋所有落入所包含之申請專利範圍之範疇內之此等替代方案、修改及變更。至此提及或顯示於附圖之所有內容，皆為例示說明且無限制之意味。
100、300、400．．．積體電路封裝件內封裝件系統
102、302、402．．．封裝件包覆體
104、304、404．．．第一邊緣導腳
106、306、406．．．第二邊緣導腳
108．．．第三邊緣導腳
110．．．第四邊緣導腳
2-2．．．線
212、312、412．．．第一積體電路
214、314、414．．．晶粒黏接焊盤
216．．．黏劑
218、318、418．．．第一邊緣
220、320、420．．．第二邊緣
222．．．第一非主動側
224、324、424．．．第一主動側
226、326、426．．．電性互連
228．．．積體電路封裝系統
230．．．內部包覆體
232、332、432．．．第二積體電路
234、334、434．．．第二主動側
236、336、436．．．第一外部接觸點
328、428．．．第一積體電路封裝件系統
329、429．．．第二積體電路封裝件系統
338、438．．．第一包覆體
340、440．．．第二外部接觸點
342、442．．．第二包覆體
444．．．第三外部接觸點
446．．．第四外部接觸點
500．．．方法
502、504、506、508、510．．．方塊
第1圖係本發明之具體實施例中，積體電路封裝件內封裝件系統之上視圖；
第2圖係第1圖沿線2--2之積體電路封裝件內封裝件系統之剖面圖；
第3圖係本發明之第二具體實施例中以第1圖之上視圖為例之積體電路封裝件內封裝件系統之剖面圖；以及
第4圖係本發明之第三具體實施例中以第1圖之上視圖為例之積體電路封裝件內封裝件系統之剖面圖；以及
第5圖係本發明之具體實施例中，積體電路封裝件內封裝件系統之積體電路封裝件內封裝件製造方法之流程圖。
100．．．積體電路封裝件內封裝件系統
102．．．封裝件包覆體
104．．．第一邊緣導腳
106．．．第二邊緣導腳
212．．．第一積體電路
214．．．晶粒黏接焊盤
216．．．黏劑
218．．．第一邊緣
220．．．第二邊緣
222．．．第一非主動側
224．．．第一主動側
226．．．電性互連
228．．．積體電路封裝系統
230．．．內部封體
232．．．第二積體電路
234．．．第二主動側
236．．．第一外部接觸點

Claims (8)

  1. 一種積體電路封裝件內封裝件方法，包括：提供具有第一邊緣及第二邊緣之晶粒黏接焊盤，其中，該第一邊緣係相對於該第二邊緣；安裝第一積體電路於該晶粒黏接焊盤上面，該第一積體電路包括：(a)第一元件，其具有第一邊線及相對於該第一邊線之第二邊線，(b)第二元件，其耦合至該第一元件，該第二元件具有第三邊線及相對於該第三邊線之第四邊線，其中，於第一錯位組構堆疊該第一元件及該第二元件，其中，該第一邊線及該第三邊線各面向該第一邊緣，以及其中，該第二邊線及該第四邊線各面向該第二邊緣，以及其中，該第一邊線係比該第三邊線更靠近該第一邊緣，以及該第四邊線係比該第二邊線更靠近該第二邊緣；連接該第一積體電路至第二邊緣導腳，其中，該第二邊緣導腳係相鄰於該第二邊緣；於第二積體電路上覆蓋具有內部包覆體的積體電路封裝系統，以及安裝該積體電路封裝系統於該晶粒黏接焊盤下方至該晶粒黏接焊盤，其中，安裝該第二積體電路包括： (a)第三元件，其具有第五邊線及相對於該第五邊線之第六邊線，(b)第四元件，其耦合至該第三元件，該第四元件具有第七邊線及相對於該第七邊線之第八邊線，其中，於第二錯位組構堆疊該第三元件及該第四元件，該第二錯位組構不同於該第一錯位組構，其中，該第五邊線及該第七邊線各面向該第一邊緣，以及其中，該第六邊線及該第八邊線各面向該第二邊緣，其中，該第七邊線係比該第五邊線更靠近該第一邊緣，以及該第六邊線係比該第八邊線更靠近該第二邊緣，其中，該第三邊線係比該第五邊線與該第七邊線兩者更靠近該第一邊緣，以及其中，該第六邊線係比該第二邊線、該第四邊線與該第八邊線更靠近該第二邊緣；連接該第二積體電路至第一邊緣導腳，其中，該第一邊緣導腳係相鄰於該第一邊緣；以及於該第一積體電路、該積體電路封裝系統及該晶粒黏接焊盤上覆蓋封裝件包覆體，而於該內部包覆體與從該封裝件包覆體分離該內部包覆體之該封裝件包覆體之間的邊界部分係部分外露該第一邊緣導腳及該第二邊緣導腳，以及其中，該第一錯位組構與該第二錯位組構共同地提供該封裝件包覆體內之該第一積體電路與該第二積 體電路更多的平衡重量分布。
  2. 如申請專利範圍第1項之方法，其中，安裝該第一積體電路包含將該第一積體電路安裝於第一包覆體中。
  3. 如申請專利範圍第1項之方法，復包括：連接該第一積體電路及該第一邊緣導腳。
  4. 如申請專利範圍第1項之方法，復包括：連接該第二積體電路及該第二邊緣導腳。
  5. 一種積體電路封裝件內封裝件系統，包括：晶粒黏接焊盤，係具有第一邊緣及第二邊緣，其中，該第一邊緣係相對於該第二邊緣；第一積體電路，係安裝於該晶粒黏接焊盤上，該第一積體電路包括：(a)第一元件，其具有第一邊線及相對於該第一邊線之第二邊線，(b)第二元件，其耦合至該第一元件，該第二元件具有第三邊線及相對於該第三邊線之第四邊線，其中，於第一錯位組構堆疊該第一元件及該第二元件，其中，該第一邊線及該第三邊線各面向該第一邊緣，以及其中，該第二邊線及該第四邊線各面向該第二邊緣，以及其中，該第一邊線係比該第三邊線更靠近該第一邊緣，以及該第四邊線係比該第二邊線更靠近該第二邊緣； 第二邊緣導腳，相鄰於該第二邊緣，其中，該第二邊緣導腳係連接至該第一積體電路；具有內部包覆體之積體電路封裝系統覆蓋於第二積體電路上，該積體電路封裝系統係於該晶粒黏接焊盤下方安裝至該晶粒黏接焊盤，其中，該第二積體電路包括：(a)第三元件，其具有第五邊線及相對於該第五邊線之第六邊線，(b)第四元件，其耦合至該第三元件，該第四元件具有第七邊線及相對於該第七邊線之第八邊線，其中，於第二錯位組構堆疊該第三元件及該第四元件，該第二錯位組構不同於該第一錯位組構，其中，該第五邊線及該第七邊線各面向該第一邊緣，以及其中，該第六邊線及該第八邊線各面向該第二邊緣，其中，該第七邊線係比該第五邊線更靠近該第一邊緣，以及該第六邊線係比該第八邊線更靠近該第二邊緣，其中，該第三邊線係比該第五邊線與該第七邊線兩者更靠近該第一邊緣，以及其中，該第六邊線係比該第二邊線、該第四邊線與該第八邊線更靠近該第二邊緣；第一邊緣導腳，相鄰於該第一邊緣，其中，該第一邊緣導腳係連接該第二積體電路；以及 封裝件包覆體，係覆蓋該第一積體電路、該積體電路封裝系統及該晶粒黏接焊盤，而於該內部包覆體與從該封裝件包覆體分離該內部包覆體之該封裝件包覆體之間的邊界部分係部分外露該第一邊緣導腳及該第二邊緣導腳，以及其中，該第一錯位組構與該第二錯位組構共同地提供該封裝件包覆體內之該第一積體電路與該第二積體電路更多的平衡重量分布。
  6. 如申請專利範圍第5項之系統，復包括：覆蓋該第一積體電路之第一包覆體。
  7. 如申請專利範圍第5項之系統，復包括：該第一積體電路係連接至該第一邊緣導腳。
  8. 如申請專利範圍第5項之系統，復包括：該第二積體電路係連接至該第二邊緣導腳。
TW097139696A 2007-12-06 2008-10-16 積體電路封裝件內封裝件系統 TWI518807B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/951,958 US8946878B2 (en) 2007-12-06 2007-12-06 Integrated circuit package-in-package system housing a plurality of stacked and offset integrated circuits and method of manufacture therefor

Publications (2)

Publication Number Publication Date
TW200931547A TW200931547A (en) 2009-07-16
TWI518807B true TWI518807B (zh) 2016-01-21

Family

ID=40720769

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097139696A TWI518807B (zh) 2007-12-06 2008-10-16 積體電路封裝件內封裝件系統

Country Status (3)

Country Link
US (1) US8946878B2 (zh)
KR (1) KR101615293B1 (zh)
TW (1) TWI518807B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101668444B1 (ko) * 2010-01-28 2016-10-21 삼성전자 주식회사 프레임 인터포저를 갖는 멀티 칩 패키지
US9196510B2 (en) 2013-11-12 2015-11-24 Infineon Technologies Ag Semiconductor package comprising two semiconductor modules and laterally extending connectors
US9392691B2 (en) 2014-07-16 2016-07-12 International Business Machines Corporation Multi-stacked electronic device with defect-free solder connection
US11222832B2 (en) * 2019-02-11 2022-01-11 Semiconductor Components Industries, Llc Power semiconductor device package
US11887908B2 (en) 2021-12-21 2024-01-30 International Business Machines Corporation Electronic package structure with offset stacked chips and top and bottom side cooling lid

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3545200B2 (ja) 1997-04-17 2004-07-21 シャープ株式会社 半導体装置
KR100277438B1 (ko) 1998-05-28 2001-02-01 윤종용 멀티칩패키지
US6476474B1 (en) 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
US6603072B1 (en) 2001-04-06 2003-08-05 Amkor Technology, Inc. Making leadframe semiconductor packages with stacked dies and interconnecting interposer
US6781243B1 (en) 2003-01-22 2004-08-24 National Semiconductor Corporation Leadless leadframe package substitute and stack package
JP2005150456A (ja) * 2003-11-17 2005-06-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
TWI256091B (en) 2004-08-02 2006-06-01 Siliconware Precision Industries Co Ltd A semiconductor package having stacked chip package and a method
JP4674113B2 (ja) * 2005-05-06 2011-04-20 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2007221045A (ja) * 2006-02-20 2007-08-30 Oki Electric Ind Co Ltd マルチチップ構造を採用した半導体装置
US8710675B2 (en) * 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands
KR20100105147A (ko) * 2009-03-20 2010-09-29 삼성전자주식회사 멀티 칩 패키지 및 관련된 장치
JP2013021216A (ja) * 2011-07-13 2013-01-31 Toshiba Corp 積層型半導体パッケージ

Also Published As

Publication number Publication date
KR20090060148A (ko) 2009-06-11
US8946878B2 (en) 2015-02-03
US20090146271A1 (en) 2009-06-11
KR101615293B1 (ko) 2016-04-25
TW200931547A (en) 2009-07-16

Similar Documents

Publication Publication Date Title
KR101542214B1 (ko) 실드를 갖춘 집적회로 패키지 시스템
US8211746B2 (en) Integrated circuit packaging system with lead frame and method of manufacture thereof
US7635913B2 (en) Stacked integrated circuit package-in-package system
US7498667B2 (en) Stacked integrated circuit package-in-package system
US7420269B2 (en) Stacked integrated circuit package-in-package system
US8729687B2 (en) Stackable integrated circuit package system
US7732901B2 (en) Integrated circuit package system with isloated leads
US20070200230A1 (en) Stackable integrated circuit package system
US8043894B2 (en) Integrated circuit package system with redistribution layer
US7439620B2 (en) Integrated circuit package-in-package system
US7968996B2 (en) Integrated circuit package system with supported stacked die
US8138590B2 (en) Integrated circuit package system with wire-in-film encapsulation
US9029205B2 (en) Integrated circuit packaging system having planar interconnect and method for manufacture thereof
TWI518807B (zh) 積體電路封裝件內封裝件系統
WO2008010774A1 (en) Integrated circuit package system with offset stacked die
US8659175B2 (en) Integrated circuit package system with offset stack
US20100123251A1 (en) Integrated circuit packaging system with multi level contact and method of manufacture thereof
US20070085184A1 (en) Stacked die packaging system
US8956914B2 (en) Integrated circuit package system with overhang die
US8420448B2 (en) Integrated circuit packaging system with pads and method of manufacture thereof
US8148208B2 (en) Integrated circuit package system with leaded package and method for manufacturing thereof
KR20080076090A (ko) 반도체 칩 및 이를 이용한 반도체 패키지
US20120235307A1 (en) Integrated circuit packaging system with lead frame stacking module and method of manufacture thereof