KR20090060148A - 집적회로 패키지-인-패키지 시스템 - Google Patents

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KR20090060148A
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치 케옹 친
재학 이
유 펭 펭
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Abstract

제1 에지 및 그 제1 에지와 대향하는 제2 에지를 구비하는 다이-부착 패들 위에 제1 오프셋 형상으로 스택되어 있는 제1 집적회로를 실장하는 단계와; 제2 에지에 인접하는 제2 에지 리드와 제1 집적회로를 연결하는 단계와; 다이-부착 패들 아래쪽에서, 다이-부착 패들에 제2 오프셋 형상으로 스택되어 있는 제2 집적회로를 실장하는 단계와; 제1 에지에 인접하는 제1 에지 리드와 제2 집적회로를 연결하는 단계와; 제1 에지 리드와 제2 에지 리드가 부분적으로 노출되도록 하면서, 제1 집적회로, 제2 집적회로 및 다이-부착 패들을 봉지하는 단계를 포함하는 집적회로 패키지-인-패키지 방법이 제공된다.
패키지-인-패키지, 다이-부착 패들 , 오프셋 스택

Description

집적회로 패키지-인-패키지 시스템{INTEGRATED CIRCUIT PACKAGE-IN-PACKAGE SYSTEM}
본 발명은 일반적으로 집적회로 패키지에 관한 것으로, 특히 몰딩된 집적회로 패키지에 관한 것이다.
스마트 폰, PDA, 위치 기반 서비스 장치, 오락용 서버 또는 오락용 저장 어레이와 같은 현대의 전자 제품은 가격을 낮추기 위해 더 많은 집적회로들을 좁은 물리적 공간 내에 집적하고 있다. 이러한 요구들을 만족시키기 위해 많은 기술들이 개발되고 있다. 일부 연구와 개발 전략은 새로운 기술에 초점을 맞추고 있는 반면, 다른 연구 및 개발은 기존의 성숙된 기술을 개선하는 데에 초점을 맞추고 있다. 기존 기술의 연구 및 개발은 무수히 많은 기술 개발 방향을 취할 수 있다.
역설적으로, 증가된 집적회로 콘텐츠용으로 시스템 내에 좁은 물리적 공간을 제공하면서도, 가전 전자 제품의 사양은 집적회로 패키지 내에 더 많은 집적회로를 요구한다. 지속적인 비용 절감은 다른 요구사항이다. 일부 기술들은 주로 각 집적회로 내에 더 많은 기능들을 집적하는 데에 초점을 맞추고 있다. 다른 기술들은 이들 집적회로들을 하나의 패키지 내에 스태킹하는 데에 초점을 맞추고 있다. 이들 접근 방안들이 하나의 집적회로 내에 많은 기능들을 제공하는 반면에, 이들은 높이가 낮고, 공간이 좁으며 비용이 절감된 요구를 만족시키지는 못한다.
비용을 절감하는 것으로 판명된 하나의 방법은 기존의 제조 방법과 장치를 사용하는 성숙된 패키지 기술을 사용하는 것이다. 역설적으로, 기존 제조 공정의 재사용은 일반적으로 패키지 크기를 감소시키지는 못한다. 비용 절감, 소형화 및 다기능화에 대한 수요는 여전히 계속되고 있다.
기존 기술의 변형 예는 리드프레임으로 제조된 리드 핑거들에 의한 성숙된 패키지 기술을 사용한다. 일반적인 리드프레임 패키징은 단일 패키지 내에 더 많은 집적회로들을 집적하려고 한다. 리드프레임 기반 패키징 기술로서, 새로운 집적 및 스태킹 구조물이 사용되고, 전반적으로 패키지 수율이 관심사로 된다.
이에 따라, 낮은 제조 비용, 절감된 형상 요소, 및 집적회로 패키지-인 패키지의 개선된 수율을 제공하는 집적회로 패키지-인 패키지 시스템에 대한 수요는 여전히 남아 있다. 비용 절감 및 효율성 향상에 대한 지속적으로 증가하는 수요의 관점에서, 이들 문제점들에 대한 해법을 발견하는 것이 더욱 중요해지고 있다.
이들 문제점들에 대한 솔루션은 오랜 기간동안 탐구되어 왔지만, 본 발명 이전에는 이러한 솔루션에 대한 암시 내지는 솔루션을 제공하지 못했으며, 이에 따라 당 업계에서는 이들 문제점에 대한 솔루션이 도출되지 못했다.
본 발명은, 제1 에지 및 그 제1 에지와 대향하는 제2 에지를 구비하는 다이-부착 패들 위에 제1 오프셋 형상으로 스택되어 있는 제1 집적회로를 실장하는 단계와; 제2 에지에 인접하는 제2 에지 리드와 제1 집적회로를 연결하는 단계와; 다이-부착 패들 아래쪽에서, 다이-부착 패들에 제2 오프셋 형상으로 스택되어 있는 제2 집적회로를 실장하는 단계와; 제1 에지에 인접하는 제1 에지 리드와 제2 집적회로를 연결하는 단계와; 제1 에지 리드와 제2 에지 리드가 부분적으로 노출되도록 하면서, 제1 집적회로, 제2 집적회로 및 다이-부착 패들을 봉지하는 단계를 포함하는 집적회로 패키지-인-패키지 방법을 제공한다.
본 발명의 특정 실시예들은 상술한 구성을 대체하는 구성을 포함하거나, 상술한 구성 외에도 추가적인 다른 구성을 포함한다. 이하의 발명의 상세한 설명과, 첨부된 도면을 참고로 하면, 이들 본 발명의 교시들이 당업자에게 명확해질 것이 다.
이하에서, 본 발명에 대한 완전한 이해를 제공하기 위해 많은 특정의 상세 사항들을 기재하였다. 그러나, 이러한 상세한 특정 기재 사항이 없더라도 본 발명이 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위해, 일부 공지되어 있는 시스템 구성 및 공정 단계들을 상세하게 기재하지 않았다. 이와 마찬가지로, 본 시스템의 실시예들을 나타내는 도면들은 개략적으로 도시되어 있으며, 축척에 따라 도시된 것이 아니며, 특히 표현을 명료하게 할 목적으로 일부 치수들이 도면 내에서 과장되게 표현되어 있다. 또한, 표현의 용이함과 명료함을 위해, 공통되는 일부 기술적 특징을 갖는 복수의 실시예들이 기재되어 있고, 명세서에서는 유사하거나 동일한 구성에 대해서는 동일한 도면부호를 사용할 것이다.
본 명세서에서는 그 방향과는 무관하게, "수평"이라는 용어를 사용하여 통상적인 집적회로의 표면과 평행한 평면을 규정한다. "수직"이란 용어는 위와 같이 규정된 수평과 직교하는 방향을 나타낸다. "위에"(above), "아래에"(below), "하단"(bottom), "상단"(top), "사이드"(side)("측벽"으로도 사용), "높은"(higher), "낮은"(lower), "위"(upper), "위에"(over) 및 "아래"(under)와 같은 용어들은 수평면과 관련되어 규정된다. "바로 위에"(on)란 용어는 구성요소들 간에 직접 접촉하고 있음을 의미한다.
본 명세서에 사용되고 있는 "공정"(processing)이란 용어는 재료의 적층, 패터닝, 노출, 현상, 에칭, 세척, 몰딩 및/또는 소재의 제거 또는 기재된 구조물을 형성하는 데에 필요로 하는 것을 포함한다.
본 발명은 비용을 절감하고, 패키지 프로파일을 낮추고, 수율이 개선된 집적회로 패키지에 기능적 확장을 제공한다는 것을 알게 되었다. 본 발명은 다양한 내부 패키지 유형, 스택 구조 및 휨이 완화된 구조의 패키지-인-패키지 구조를 형성한다.
본 발명의 일 교시는, 본 발명의 패키지-인-패키지 구조로 조립되기 전에 패키지된 집적회로가 시험되도록 한다. 패키지된 집적회로는 집적회로 다이들, 수동 부품 또는 이들이 스택되어 있는 구성을 구비할 수 있다.
본 발명의 또 다른 교시는 패키지-인-패키지 구조가 패키지된 집적회로 내에 초박형으로 집적되거나, 집적회로들을 매우 얇게 하도록 한다. 패키지된 집적회로는 박형 집적회로가 추가적인 취급 시에도 견딜 수 있도록 보호한다. 매우 얇은 웨이퍼는 커버에도 불구하고 패키지된 집적회로가 박형 프로파일이 되도록 한다.
본 발명의 또 다른 교시는 성능 향상, 시스템 간소화 및 비용 절감이라는 연사적인 트렌드를 가치있게 지지한다는 것이다.
본 발명의 상기 및 다른 가치있는 교시들은 결과적으로 기술의 상태를 적어도 다음 레벨로 향상시킨다.
이에 따라서, 본 발명의 장치 및 방법은 중요하면서도 지금까지 알려지지 않은 솔루션, 능력 및 개선된 수율을 위한 기능적 태양을 제공한다. 결과적인 공정 및 구성은 간단하고, 비용 효율적이고, 간단하고, 융통성이 많고, 정밀하고, 예민 하고 효과적이며, 공지되어 있는 구성요소들을 용이하고, 효율적이고 경제적인 제조, 응용 및 활용하여 구현할 수 있다.
도 1을 참조하면, 도 1에는 본 발명의 일 실시예인 집적회로 패키지-인-패키지 시스템(100)의 평면이 도시되어 있다. 도 1에 도시한 바와 같이, 집적회로 패키지-인-패키지 시스템(100)은 몰딩 화합물과 같은 패키지 봉지재(package encapsulation)(102)를 구비하고 있으며, 상기 패키지 봉지재(102)의 가장자리를 따라 부분적으로 노출되어 있는, 제1 에지 리드(104), 제2 에지 리드(106), 제3 에지 리드(108) 및 제4 에지 리드(110)를 갖고 있다. 제1 에지 리드(104), 제2 에지 리드(106), 제3 에지 리드(108) 및 제4 에지 리드(110) 각각은 리드프레임의 금속 리드와 같은 금속을 포함하고 있다.
도 2를 참조하면, 도 2에는 도 1에서 라인 2-2를 따르는, 집적회로 패키지-인-패키지 시스템(100)의 단면이 도시되어 있다. 도 2에 도시한 바와 같이, 집적회로 다이와 같은 제1 집적회로들(212)이 다이-부착 접착제와 같은 접착제(216)에 의해 다이-부착 패들(214) 위쪽에 실장되어 있다. 다이-부착 패들(214)은 제1 에지(218)와, 그 제1 에지(218)와 대향하고 있는 제2 에지(220)를 포함하고 있다. 제1 집적회로들(212)이 제1 집적회로(212) 각각의 제1 비활성 사이드(222)가 다이-부착 패들(214)을 향하면서, 다이-부착 패들(214) 위쪽에서, 다이-부착 패들(214)의 제1 에지(218)를 향하면서 오프셋 형상으로 스택되어 있다. 제1 비활성 사이드(222)와 대향하고 있는, 제1 집적회로(212) 각각의 제1 활성 사이드(224)가, 와 이어 본드와 같은 전기 상호접속부(226)가 제1 활성 사이드(224)와 다이-부착 패들(214)의 제2 에지(220)와 인접하는 제2 에지 리드(106)를 연결하도록 노출되어 있다.
에폭시 몰드 화합물과 같은 내부 봉지재(230)를 구비하고 있는 집적회로 패키지 시스템(228)이 다이-부착 패들(214)의 아래쪽 및 다이-부착 패들(214)에 실장되어 있다. 집적회로 패키지 시스템(228)은, 제2 에지(220)를 향하면서 다이-부착 패들(214)의 아래쪽에서 오프셋 형상으로 스택되어 있는 제2 집적회로(232)를 포함하고 있다. 제2 집적회로(232) 각각의 제2 활성 사이드(234)는 다이-부착 패들(214)을 향하고 있으며, 전기적 연결을 위해 노출되어 있다. 제2 활성 사이드(234)는 전기 상호접속부(226)에 의해 집적회로 패키지 시스템(228)의 제1 외부 콘택(236)에 전기적으로 연결되어 있다. 제1 외부 콘택(236)은 다이-부착 패들(214)의 제1 에지(218)를 향해 내부 봉지재(230)에 의해 부분적으로 노출되어 있다. 내부 봉지재(230)는 제2 집적회로(232)와, 제2 집적회로(232) 각각과 제1 외부 콘택(236) 사이의 전기 상호접속부(226)와, 제1 외부 콘택(236)을 덮고 있으며, 추가적인 전기 접속을 위해 제1 외부 콘택(236)을 부분적으로 노출시키고 있다.
전기 상호접속부(226)는, 다이-부착 패들(214)의 제1 에지(218)와 인접해 있는 제1 에지 리드(104)와 제1 외부 콘택(236) 사이를 연결한다. 에폭시 몰드 화합물과 같은 패키지 봉지재(102)는 제1 집적회로(212), 집적회로 패키지 시스템(228), 전기 상호접속부(226) 및 제1 에지 리드(104)와 제2 에지 리드(106)를 덮고 있으며, 인쇄 회로 기판과 같은 인접 시스템 레벨과의 추가적인 전기적 연결을 위해 제1 에지 리드(104)와 제2 에지 리드(106)를 부분적으로 노출시키고 있다.
설명을 목적으로, 제1 집적회로(212)는 오프셋 형상으로 2개의 집적회로 다이들이 스택되어 있는 것으로 도시하였지만, 집적회로의 수량 또는 집적회로 유형은 다를 수 있다는 점을 이해해야 한다. 또한, 설명을 목적으로 집적회로 패키지 시스템(228)이 오프셋 형상으로 2개의 집적회로 다이들이 스택되어 있는 것으로 도시하였지만, 집적회로의 수량 또는 집적회로 유형은 다를 수 있다는 점을 또한 이해해야 한다.
다이-부착 패들(214)의 위쪽에서 제1 에지(218)를 향하도록 오프셋 형상으로 스택되어 있는 제1 집적회로(212)와, 다이-부착 패들(214)의 아래쪽에서 제2 에지(220)를 향하도록 오프셋 형상으로 스택되어 있는 제2 집적회로(232)는, 패키지 봉지재(102) 내에서 스택되어 있는 집적회로들의 무게 분포가 더욱 안정되게 한다는 점을 알게 되었다.
도 3을 참조하면, 도 3에는 본 발명의 제2 실시예로서, 도 1의 평면도로 예시되어 있는, 집적회로 패키지-인-패키지 시스템(300)의 단면이 도시되어 있다. 제1 집적회로 패키지 시스템(328)이 다이-부착 패들(314) 위쪽에서, 다이-부착 패들(314)에 실장되어 있다. 다이-부착 패들(314)은 제1 에지(318)와, 그 제1 에지(318)와 대향하고 있는 제2 에지(320)를 포함하고 있다. 제1 집적회로 패키지 시스템(328)은 제2 에지(320)를 향하면서 다이-부착 패들(314) 위쪽에서 오프셋 형상으로 스택되어 있는 제1 집적회로(312)를 포함한다. 제1 집적회로(312) 각각의 제1 활성 사이드(324)는 다이-부착 패들(314)을 향하고 있으며, 전기적 연결을 위해 부 분적으로 노출되어 있다.
제1 집적회로(312) 각각의 제1 활성 사이드(324)는 전기 상호접속부(326)에 의해 제1 집적회로 패키지 시스템(328)의 제1 외부 콘택(336)에 전기적으로 연결되어 있다. 제1 외부 콘택(336)은 다이-부착 패들(314)의 제1 에지(318)를 향해 에폭시 몰드 화합물과 같은 제1 집적회로 패키지 시스템(328)의 제1 봉지재(338)에 의해 부분적으로 노출되어 있다. 제1 봉지재(338)는 제1 집적회로(312)와, 제1 집적회로(312) 각각의 제1 활성 사이드(324)와 제1 외부 콘택(336) 사이의 전기 상호접속부(326)와, 제1 외부 콘택(336)을 덮고 있으며, 추가적인 전기 접속을 위해 제1 외부 콘택(336)을 부분적으로 노출시키고 있다. 제1 외부 콘택(336)은 전기 상호접속부(326)에 의해 제1 에지(318)에 인접해 있는 제1 에지 리드(304)에 전기적으로 연결되어 있다.
제2 집적회로 패키지 시스템(329)은 다이-부착 패들(314)의 아래쪽에서, 다이-부착 패들(314)에 실장되어 있다. 제2 집적회로 패키지 시스템(329)은 제1 에지(318)를 향해 오프셋 형상으로 스택되어 있는 제2 집적회로(332)를 포함한다. 제2 집적회로(332) 각각의 제2 활성 사이드(334)는 다이-부착 패들(314)을 향하고 있으며, 전기적 연결을 위해 노출되어 있다. 제2 활성 사이드(334)는 전기 상호접속부(326)에 의해 제2 집적회로 패키지 시스템(329)의 제2 외부 콘택(340)에 전기적으로 연결되어 있다.
제2 외부 콘택(340)은 다이-부착 패들(314)의 제2 에지(320)를 향해, 에폭시 몰드 화합물과 같은 제2 집적회로 패키지 시스템(329)의 제2 봉지재(342)에 의해 부분적으로 노출되어 있다. 제2 봉지재(342)는 제2 집적회로(332), 제2 활성 사이드(334)와 제2 외부 콘택(340) 사이의 전기 상호접속부(326)와, 제2 외부 콘택(340)을 덮고 있으며, 추가적인 전기적 연결을 위해 제2 외부 콘택(340)을 부분적으로 노출시키고 있다. 제2 외부 콘택(340)은 전기 상호접속부(326)에 의해 제2 에지(320)에 인접하는 제2 에지 리드(306)에 전기적으로 연결된다.
에폭시 몰드 화합물의 커버와 같은 패키지 봉지재(302)는 제1 집적회로 패키지 시스템(328), 제2 집적회로 패키지 시스템(329), 제1 외부 콘택(336)과 제1 에지 리드(304) 사이의 전기 상호접속부(326) 및 제2 외부 콘택(340)과 제2 에지 리드(306) 사이의 전기 상호접속부(326)를 덮고 있다. 패키지 봉지재(302)는 인쇄 회로 기판과 같은 인접 시스템 레벨과의 추가적인 전기적 연결을 위해, 제1 에지 리드(304)와 제2 에지 리드(306)를 부분적으로 노출시킨다.
설명을 목적으로, 제1 집적회로(312)는 오프셋 형상으로 2개의 집적회로 다이들이 스택되어 있는 것으로 도시하였지만, 집적회로의 수량 또는 집적회로 유형은 다를 수 있다는 점을 이해해야 한다. 또한, 설명을 목적으로 제2 집적회로(332)가 오프셋 형상으로 2개의 집적회로 다이들이 스택되어 있는 것으로 도시하였지만, 집적회로의 수량 또는 집적회로 유형은 다를 수 있다는 점을 또한 이해해야 한다.
도 4를 참조하면, 도 4에는 본 발명의 제3 실시예로서, 도 1의 평면도로 예시되어 있는, 집적회로 패키지-인-패키지 시스템(400)의 단면이 도시되어 있다. 패키징된 집적회로와 같은 제1 집적회로 패키지 시스템(428)이 다이-부착 패들(414) 위쪽에서, 다이-부착 패들(414)에 실장되어 있다. 다이-부착 패들(414)은 제1 에 지(418)와, 그 제1 에지(418)와 대향하고 있는 제2 에지(420)를 포함하고 있다. 제1 집적회로 패키지 시스템(428)은 제1 에지(418)를 향하고 있으며, 오프셋 형상으로 스택되어 있는 제1 집적회로들(412)을 포함한다. 제1 집적회로(412) 각각의 제1 활성 사이드(424)는 다이-부착 패들(414)을 향하고 있으며, 전기적 연결을 위해 부분적으로 노출되어 있다. 전기 상호접속부(426)는, 제1 에지(418)에 근접하는 제1 집적회로(412) 중의 어느 하나의 제1 활성 사이드(424)와 제1 집적회로 패키지 시스템(428)의 제1 외부 콘택(436) 사이를 연결한다.
제1 외부 콘택(436)은 다이-부착 패들(414)의 제1 에지(418)를 향해 제1 집적회로 패키지 시스템(428)의 에폭시 몰드와 같은 제1 봉지재(438)에 의해 부분적으로 노출되어 있다. 제1 집적회로 패키지 시스템(428)의 제2 외부 콘택(440)은 다이-부착 패들(414)의 제2 에지(420)를 향해 제1 봉지재(438)에 의해 부분적으로 노출되어 있다. 전기 상호접속부(426)는 제2 외부 콘택(440)과, 제2 에지(420)에 근접하는 다른 제1 집적회로(412)의 제1 활성 사이드(424) 사이를 연결한다. 제1 봉지재(438)는 제1 집적회로(412)와, 제1 활성 사이드(424)와 제1 외부 콘택(436) 사이의 전기 상호접속부(426)와, 제1 활성 사이드(424)와 제2 외부 콘택(440) 사이의 전기 상호접속부(426)와, 제1 외부 콘택(436) 및 제2 외부 콘택(440)을 덮고 있으며, 추가적인 전기 접속을 위해 제1 외부 콘택(436)과 제2 외부 콘택(440)을 부분적으로 노출시키고 있다. 제1 외부 콘택(436)은 전기 상호접속부(426)에 의해 제1 에지(418)에 인접해 있는 제1 에지 리드(404)에 전기적으로 연결되어 있다. 제2 외부 콘택(440)은 전기 상호접속부(426)에 의해 제2 에지(420)에 인접해 있는 제2 에 지 리드(406)에 전기적으로 연결되어 있다.
패키지된 집적회로와 같은 제2 집적회로 패키지 시스템(429)이 다이-부착 패들(414)의 아래쪽에서, 다이-부착 패들(414)에 실장되어 있다. 제2 집적회로 패키지 시스템(429)은 제1 에지(418)를 향해 오프셋 형상으로 스택되어 있는 제2 집적회로(432)를 포함한다. 제2 집적회로(432) 각각의 제2 활성 사이드(434)는 다이-부착 패들(414)을 향하고 있으며, 전기적 연결을 위해 노출되어 있다. 전기 상호접속부(426)는 제1 에지(418)에 근접하는 제2 집적회로(432) 중의 어느 하나의 제2 활성 사이드(434)와 제2 집적회로 패키지 시스템(429)의 제3 외부 콘택(444) 사이를 전기적으로 연결한다.
제3 외부 콘택(444)은 다이-부착 패들(414)의 제1 에지(418)를 향해, 제2 집적회로 패키지 시스템(429)의 제2 봉지재(442)에 의해 부분적으로 노출되어 있다. 제2 집적회로 패키지 시스템(429)의 제4 외부 콘택(446)은 다이-부착 패들(414)의 제2 에지(420)를 향해, 제2 봉지재(442)에 의해 부분적으로 노출되어 있다. 전기 상호접속부(426)는 제4 외부 콘택(446)과, 제2 에지(420)에 근접하는 다른 제2 집적회로(432)의 제2 활성 사이드(434) 사이를 연결한다.
제2 봉지재(442)는 제2 집적회로(432), 제2 활성 사이드(434)와 제3 외부 콘택(444) 사이의 전기 상호접속부(426)와, 제2 활성 사이드(434)와 제4 외부 콘택(446) 사이의 전기 상호접속부(426)와, 제3 외부 콘택(444)과 제4 외부 콘택(446)을 덮고 있으며, 추가적인 전기적 연결을 위해 제3 외부 콘택(444)과 제4 외부 콘택(446)을 부분적으로 노출시키고 있다. 제3 외부 콘택(444)은 전기 상호접 속부(426)로 제1 에지 리드(404)에 전기적으로 연결된다. 제4 외부 콘택(446)은 전기 상호접속부(426)로 제2 에지 리드(406)에 전기적으로 연결된다.
에폭시 몰드 화합물의 커버와 같은 패키지 봉지재(402)는 제1 집적회로 패키지 시스템(428), 제2 집적회로 패키지 시스템(429), 제1 외부 콘택(436)과 제1 에지 리드(404) 사이의 전기 상호접속부(426) 및 제2 외부 콘택(440)과 제2 에지 리드(406) 사이의 전기 상호접속부(426), 제3 외부 콘택(444)과 제1 에지 리드(404) 사이의 전기 상호접속부(426), 및 제4 외부 콘택(446)과 제2 에지 리드(406) 사이의 전기 상호접속부(426)를 덮고 있다. 패키지 봉지재(402)는 인쇄 회로 기판과 같은 인접 시스템 레벨과의 추가적인 전기적 연결을 위해, 제1 에지 리드(404)와 제2 에지 리드(406)를 부분적으로 노출시킨다.
설명을 목적으로, 제1 집적회로(412)는 오프셋 형상으로 2개의 집적회로 다이들이 스택되어 있는 것으로 도시하였지만, 집적회로의 수량 또는 집적회로 유형은 다를 수 있다는 점을 이해해야 한다. 또한, 설명을 목적으로 제2 집적회로(432)가 오프셋 형상으로 2개의 집적회로 다이들이 스택되어 있는 것으로 도시하였지만, 집적회로의 수량 또는 집적회로 유형은 다를 수 있다는 점을 또한 이해해야 한다.
도 5를 참조하면, 도 5에는 본 발명의 일 실시예인, 집적회로 패키지-인-패키지 시스템(100)의 제조를 위한 집적회로 패키지-인-패키지 방법(500)의 흐름도가 도시되어 있다. 방법(500)은, 블록(502)에서, 제1 에지 및 그 제1 에지와 대향하는 제2 에지를 구비하는 다이-부착 패들 위에 제1 오프셋 형상으로 스택되어 있는 제1 집적회로를 실장하는 단계와; 블록(504)에서, 제2 에지에 인접하는 제2 에지 리드 와 제1 집적회로를 연결하는 단계와; 블록(506)에서, 다이-부착 패들 아래쪽에서, 다이-부착 패들에 제2 오프셋 형상으로 스택되어 있는 제2 집적회로를 실장하는 단계와; 블록(508)에서, 제1 에지에 인접하는 제1 에지 리드와 제2 집적회로를 연결하는 단계와; 블록(510)에서, 제1 에지 리드와 제2 에지 리드가 부분적으로 노출되도록 하면서, 제1 집적회로, 제2 집적회로 및 다이-부착 패들을 봉지하는 단계를 포함한다.
본 발명을 특정의 최적의 실시예와 연계하여 기재하였지만, 전술한 기재에 비추어서 당업자라면 많은 변형, 변조 및 변경될 수 있다는 점을 이해해야 한다. 이에 따라서, 첨부된 청구범위 내에 속하는 그러한 변형 실시, 변조 및 변경 실시를 포함하는 것으로 이해되어야 한다. 본 명세서에 기재된 모든 사항과 첨부된 도면에 도시된 모든 사항은 예시적인 것으로 이에 한정되는 것으로 해석되어서는 안 된다.
도 1은 본 발명의 제1 실시예인 집적회로 패키지-인-패키지 시스템의 평면도이다.
도 2는 도 1에서 라인 2-2를 따르는, 집적회로 패키지-인-패키지 시스템의 단면도이다.
도 3은 본 발명의 제2 실시예로, 도 1의 평면도로 예시된 집적회로 패키지-인-패키지 시스템의 단면도이다.
도 4는 본 발명의 제3 실시예로, 도 1의 평면도로 예시된 집적회로 패키지-인-패키지 시스템의 단면도이다.
도 5는 본 발명의 실시예인 집적회로 패키지-인-패키지 시스템 제조를 위한 집적회로 패키지-인-패키지 방법의 흐름도이다.

Claims (10)

  1. 집적회로 패키지-인-패키지 방법으로서,
    제1 에지 및 그 제1 에지와 대향하는 제2 에지를 구비하는 다이-부착 패들 위에 제1 오프셋 형상으로 스택되어 있는 제1 집적회로를 실장하는 단계와;
    제2 에지에 인접하는 제2 에지 리드와 제1 집적회로를 연결하는 단계와;
    다이-부착 패들 아래쪽에서, 다이-부착 패들에 제2 오프셋 형상으로 스택되어 있는 제2 집적회로를 실장하는 단계와;
    제1 에지에 인접하는 제1 에지 리드와 제2 집적회로를 연결하는 단계와;
    제1 에지 리드와 제2 에지 리드가 부분적으로 노출되도록 하면서, 제1 집적회로, 제2 집적회로 및 다이-부착 패들을 봉지하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지-인-패키지 방법.
  2. 제1항에 있어서, 제1 집적회로를 실장하는 단계는, 제1 에지를 향하도록 제1 오프셋 형상으로 제1 집적회로를 실장하는 것을 포함하는 것을 특징으로 하는 집적회로 패키지-인-패키지 방법.
  3. 제1항에 있어서, 제1 집적회로를 실장하는 단계는 제1 집적회로를 제1 봉지재 내에 실장하는 것을 포함하는 것을 특징으로 하는 집적회로 패키지-인-패키지 방법.
  4. 제1항에 있어서, 제1 집적회로와 제1 에지 리드를 연결하는 단계를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지-인-패키지 방법.
  5. 제1항에 있어서, 제2 집적회로와 제2 에지 리드를 연결하는 단계를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지-인-패키지 방법.
  6. 집적회로 패키지-인-패키지 시스템으로서,
    제1 에지 및 그 제1 에지와 대향하는 제2 에지를 구비하는 다이-부착 패들 위에 제1 오프셋 형상으로 스택되어 있는 제1 집적회로와;
    제1 집적회로에 연결되어 있는, 제2 에지에 인접하는 제2 에지 리드와;
    다이-부착 패들 아래쪽에서, 다이-부착 패들에 제2 오프셋 형상으로 스택되어 있는 제2 집적회로와;
    제2 집적회로에 연결되어 있는, 제1 에지에 인접하는 제1 에지 리드와;
    제1 에지 리드와 제2 에지 리드가 부분적으로 노출되도록 하면서, 제1 집적회로, 제2 집적회로 및 다이-부착 패들을 덮고 있는 봉지재를 포함하는 것을 특징으로 하는 집적회로 패키지-인-패키지 시스템.
  7. 제6항에 있어서, 제1 오프셋 형상으로 스택되어 있는 제1 집적회로가 제1 에지를 향하고 있는 것을 특징으로 하는 집적회로 패키지-인-패키지 시스템.
  8. 제6항에 있어서, 제1 집적회로를 덮고 있는 제1 봉지재를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지-인-패키지 시스템.
  9. 제6항에 있어서, 제1 에지 리드에 연결되어 있는 제1 집적회로를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지-인-패키지 시스템.
  10. 제6항에 있어서, 제2 에지 리드에 연결되어 있는 제2 집적회로를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지-인-패키지 시스템.
KR1020080116416A 2007-12-06 2008-11-21 집적회로 패키지-인-패키지 시스템 KR101615293B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426951B2 (en) 2010-01-28 2013-04-23 Samsung Electronics Co., Ltd. Multi-chip package having frame interposer

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196510B2 (en) 2013-11-12 2015-11-24 Infineon Technologies Ag Semiconductor package comprising two semiconductor modules and laterally extending connectors
US9392691B2 (en) * 2014-07-16 2016-07-12 International Business Machines Corporation Multi-stacked electronic device with defect-free solder connection
US11222832B2 (en) * 2019-02-11 2022-01-11 Semiconductor Components Industries, Llc Power semiconductor device package
US11887908B2 (en) 2021-12-21 2024-01-30 International Business Machines Corporation Electronic package structure with offset stacked chips and top and bottom side cooling lid

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3545200B2 (ja) 1997-04-17 2004-07-21 シャープ株式会社 半導体装置
KR100277438B1 (ko) 1998-05-28 2001-02-01 윤종용 멀티칩패키지
US6476474B1 (en) 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
US6603072B1 (en) 2001-04-06 2003-08-05 Amkor Technology, Inc. Making leadframe semiconductor packages with stacked dies and interconnecting interposer
US6781243B1 (en) 2003-01-22 2004-08-24 National Semiconductor Corporation Leadless leadframe package substitute and stack package
JP2005150456A (ja) * 2003-11-17 2005-06-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
TWI256091B (en) 2004-08-02 2006-06-01 Siliconware Precision Industries Co Ltd A semiconductor package having stacked chip package and a method
JP4674113B2 (ja) * 2005-05-06 2011-04-20 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2007221045A (ja) * 2006-02-20 2007-08-30 Oki Electric Ind Co Ltd マルチチップ構造を採用した半導体装置
US8710675B2 (en) * 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands
KR20100105147A (ko) * 2009-03-20 2010-09-29 삼성전자주식회사 멀티 칩 패키지 및 관련된 장치
JP2013021216A (ja) * 2011-07-13 2013-01-31 Toshiba Corp 積層型半導体パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426951B2 (en) 2010-01-28 2013-04-23 Samsung Electronics Co., Ltd. Multi-chip package having frame interposer

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