WO2013100710A1 - 적층형 반도체 패키지 및 그 제조 방법 - Google Patents

적층형 반도체 패키지 및 그 제조 방법 Download PDF

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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Definitions

  • the technical idea of the present invention relates to a semiconductor package, and more particularly, to a stacked semiconductor package in which semiconductor chips having different sizes are stacked and a manufacturing method thereof.
  • Korean Laid-Open Patent Publication No. 2005-0048323 discloses a semiconductor package in which semiconductor chips having different sizes are stacked.
  • a peripheral region is added to a semiconductor chip having a relatively small size, and adjusted to the same size as a semiconductor chip having a relatively large size.
  • the peripheral area is provided by the wafer forming the semiconductor chip, it is possible to reduce the yield of the semiconductor chip per wafer, and there is a limit that is difficult to apply to semiconductor chips of various sizes.
  • the present invention has been made in an effort to provide a stacked semiconductor package in which semiconductor chips of different sizes may be easily stacked.
  • Another object of the present invention is to provide a method for manufacturing the stacked semiconductor package.
  • a stacked semiconductor package including: one semiconductor chip; A first mold layer surrounding the first semiconductor chip; And a first through electrode penetrating through the first mold layer and electrically connected to the first semiconductor chip.
  • a second semiconductor chip stacked vertically with respect to the first semiconductor chip structure; And a second through electrode electrically connected to the first through electrode, wherein the second semiconductor chip structure includes the first semiconductor chip structure and the second semiconductor chip structure.
  • the size of at least one side of the first mold layer may be the same as the size of at least one side of the second semiconductor chip structure.
  • the size of one side of the first semiconductor chip may be the same as the size of one side of the second semiconductor chip.
  • the first semiconductor chip structure may be stacked to be positioned above the second semiconductor chip structure.
  • the second semiconductor chip structure may be stacked to be positioned above the first semiconductor chip structure.
  • the active surface of the first semiconductor chip may be positioned to face the second semiconductor chip.
  • the active surface of the first semiconductor chip may be positioned to face the second semiconductor chip.
  • the first through electrode and the second through electrode may be located at the same position.
  • the first semiconductor chip includes a first chip pad, and the first semiconductor chip structure electrically connects the first chip pad of the first semiconductor chip with the first through electrode and on the first mold layer.
  • the redistribution pattern may be further included.
  • the second semiconductor chip structure may further include a second mold layer surrounding the second semiconductor chip.
  • third semiconductor chip structure stacked vertically with respect to the first semiconductor chip structure or the second semiconductor chip structure, wherein the third semiconductor chip structure includes the first semiconductor chip structure and the second semiconductor chip structure. It may have the same size as at least any one of.
  • the third semiconductor chip structure may include a third semiconductor chip; A third mold layer surrounding the third semiconductor chip; And a third through electrode penetrating the third mold layer.
  • the third semiconductor chip may have a size different from at least one of the first semiconductor chip and the second semiconductor chip.
  • Another aspect of the present invention provides a method of manufacturing a stacked semiconductor package, comprising: forming a first mold layer surrounding a first semiconductor chip; Forming a first through electrode penetrating the first mold layer; Forming a first semiconductor chip structure by forming a redistribution pattern electrically connecting the first through electrode and the first chip pad on the first mold layer; Stacking a second semiconductor chip structure having a second semiconductor chip and a second through electrode on the first semiconductor chip structure; And electrically connecting the first through electrode of the first semiconductor chip structure and the second through electrode of the second semiconductor chip structure.
  • the first semiconductor chip structure and the second semiconductor chip structure may have the same size as each other.
  • a semiconductor chip structure having the same size as a semiconductor chip of a large size is formed by forming a mold layer surrounding a semiconductor chip of a small size, thereby stacking the semiconductor chips stacked to the same size I can adjust it.
  • the mold layer is applied to an individualized semiconductor chip, the size of semiconductor chips having various sizes can be easily adjusted.
  • the stacked semiconductor package can be implemented without changing the wafer design for heterogeneous devices of different sizes, it is possible to fuse the semiconductor devices in various applications.
  • a heterogeneous device can be easily stacked by using a panel (or substrate) form through chip rearrangement as an interposer (media) substrate.
  • FIG. 1 is a cross-sectional view illustrating a stacked semiconductor package according to an embodiment of the present invention.
  • FIG. 2 and 3 are top views of a first semiconductor chip structure and a second semiconductor chip structure included in the stacked semiconductor package of FIG. 1 according to an embodiment of the present invention.
  • 4 to 13 are cross-sectional views illustrating stacked semiconductor packages according to an embodiment of the present invention.
  • 14 and 15 are cross-sectional views illustrating stacked semiconductor packages according to an embodiment of the present invention.
  • 16 to 21 are cross-sectional views illustrating a manufacturing method of manufacturing the stacked semiconductor package of FIG. 1 according to an embodiment of the present invention according to process steps.
  • FIG. 1 is a cross-sectional view illustrating a stacked semiconductor package 100 according to an embodiment of the present invention.
  • the stacked semiconductor package 100 includes a substrate 10 and a first semiconductor chip structure 20 and a second semiconductor chip structure 30 sequentially stacked on the substrate 10.
  • the substrate 10 may include, for example, a printed circuit board (PCB), a flexible substrate, a tape substrate, and the like.
  • the substrate 10 may include glass, ceramic, plastic, or polymer.
  • the substrate 10 may further include a substrate pad 12 to which the first semiconductor chip structure 20 and the second semiconductor chip structure 30 are electrically connected.
  • the substrate 10 may further include an outer connection member 14 that electrically connects the first semiconductor chip structure 20 and the second semiconductor chip structure 30 to the outside.
  • the outer connection member 14 may be electrically connected to the substrate pad 12.
  • the outer connecting member 14 may be, for example, a solder ball.
  • the first semiconductor chip structure 20 penetrates through the first semiconductor chip 21, the first mold layer 22 surrounding the first semiconductor chip 21, and the first mold layer 22 and the first semiconductor.
  • the first through electrode 23 may be electrically connected to the chip 21.
  • the second semiconductor chip structure 30 may include a second semiconductor chip 31 and a second through electrode 33 electrically connected to the first through electrode 23.
  • the second semiconductor chip structure 30 is constituted by the second semiconductor chip 31, and the second through electrode 33 is configured to penetrate the second semiconductor chip 31.
  • the second semiconductor chip structure 30 may be stacked vertically with respect to the first semiconductor chip structure 20.
  • the second semiconductor chip structure 30 is on the upper side of the first semiconductor chip structure 20. Are stacked on.
  • the first semiconductor chip structure 20 and the second semiconductor chip structure 30 may have the same size. This will be described in detail with reference to FIGS. 2 and 3.
  • the first semiconductor chip 21 and the second semiconductor chip 31 may be homogeneous products or heterogeneous products.
  • the first semiconductor chip 21 and the second semiconductor chip 31 may be memory chips or logic chips.
  • Such a memory chip may include, for example, DRAM, SRAM, flash, PRAM, ReRAM, FeRAM, or MRAM. have.
  • Such a logic chip may be a controller for controlling the memory chips.
  • the first semiconductor chip 21 may be a logic chip including a logic circuit
  • the second semiconductor chip 31 may be a memory chip, or vice versa.
  • the stacked semiconductor package 100 may be a system on chip (SOC) or a system in package (SIP).
  • the first mold layer 22 may surround the first semiconductor chip 21.
  • the first mold layer 22 may include an insulator and may include, for example, an epoxy mold compound (EMC).
  • EMC epoxy mold compound
  • the first semiconductor chip 21 is exposed from the first mold layer 22, and an active surface 21a on which elements (not shown) are formed, and an inactive surface 21b and sidewalls embedded in the first mold layer 22. (21c) may be included.
  • the first mold layer 22 may surround the side surface 21c of the first semiconductor chip 21 and may expose the active surface 21a and the inactive surface 21b.
  • the first semiconductor chip 21 may have a face-up structure in which the active surface 21a is exposed upward.
  • the active surface 21a of the first semiconductor chip 21 may be positioned to face the second semiconductor chip 31.
  • the first semiconductor chip 21 may have a first chip pad 24 on the active surface 21a.
  • the first chip pad 24 may be electrically connected to elements (not shown) formed on the first semiconductor chip 21.
  • the first chip pad 24 may be electrically connected to the first redistribution pattern 25 positioned on the first mold layer 22.
  • the first redistribution pattern 25 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the first redistribution pattern 25 may be electrically connected to the first through electrode 23 through the pad 26. That is, the first redistribution pattern 25 may electrically connect the first chip pad 24 and the first through electrode 23.
  • the first semiconductor chip 21 may be electrically connected to the substrate 10 through the first chip pad 24, the first redistribution pattern 25, the pad 26, and the first through electrode 23. Can be.
  • the first through electrode 23 and the substrate 10 may be electrically connected to each other through the pad 26 and the bump 80.
  • the second semiconductor chip structure 20 may have a fan-out structure.
  • the second semiconductor chip structure 30 may be electrically connected to the substrate 10 through the second chip pad 34 and the bump 80.
  • the second semiconductor chip 31 may be connected to the pad 26 through the second chip pad 34 and the bump 80, and then the first through electrode 23, the pad 26, and the bump ( 80 may be electrically connected to the substrate 10.
  • the second semiconductor chip structure 30 may be electrically connected to the first semiconductor chip structure 20 through the second chip pad 34 and the bump 80.
  • the second semiconductor chip 31 may be connected to the pad 26 through the second chip pad 34 and the bump 80, and then the first semiconductor chip 21 through the first chip pad 24. ) Can be electrically connected.
  • the second semiconductor chip 31 may have a first surface 31a and a second surface 31b opposite to each other.
  • the second semiconductor chip 31 may have the electrical connection relationship as described above.
  • elements (not shown) formed on the active surface are formed on the substrate 10 through the second through electrode 33. Can be electrically connected.
  • the first through electrode 23 and the second through electrode 33 may be electrically connected by the bumps 80, and for this purpose, may be positioned at the same position.
  • the same position as each other means that the first through electrode 23 and the second through electrode 33 are disposed on one vertical line with respect to the substrate 10 and mean that they are positioned at the same coordinate plane. . That is, the foot prints of the first through electrode 23 and the second through electrode 33 are the same.
  • the stacked semiconductor package 100 may further include an outer sealing member 90 sealing the first semiconductor chip structure 20 and the second semiconductor chip structure 30.
  • the outer seal member 90 may include an insulator and may include, for example, an epoxy molding compound.
  • the outer seal member 90 may include the same material as the first mold layer 22 or may include a different material.
  • FIG. 2 and 3 are top views of the first semiconductor chip structure 20 and the second semiconductor chip structure 30 included in the stacked semiconductor package 100 of FIG. 1 according to an embodiment of the present invention.
  • the size of at least one side of the first mold layer 22 of the first semiconductor chip structure 20 may be the same as the size of at least one side of the second semiconductor chip structure 30.
  • the first semiconductor chip structure 20 may have the first chip pad 24 of the first semiconductor chip 21 electrically connected to the pads 26 on the first mold layer 22 through the first redistribution pattern 25. Can be connected.
  • the first semiconductor chip 21 may have a length L1 and a width W1. The length L1 and the width W1 may be the same or different.
  • the first mold layer 22 may surround the first semiconductor chip 21.
  • the first mold layer 22 may have a larger length L2 than the length L1 of the first semiconductor chip 21 and a larger width W2 than the width W1 of the first semiconductor chip 21. have.
  • the length L2 and the width W2 may be the same or different.
  • the second semiconductor chip structure 30 may have a length L3 and a width W3.
  • the length L3 and the width W3 may be the same or different.
  • the second semiconductor chip structure 30 is composed of the second semiconductor chip 31.
  • the length L2 of the first mold layer 22 may be the same as the length L3 of the second semiconductor chip structure 30, and the width W2 of the first mold layer 22 may be the second semiconductor chip structure. It may be equal to the width W3 of 30. Accordingly, the first semiconductor chip structure 20 may have the same size as the second semiconductor chip structure 30. That is, when the first semiconductor chip 21 has a smaller size than the second semiconductor chip 31, the first mold layer 22 surrounding the first semiconductor chip 21 is formed, and as a result, each other.
  • the stacked first semiconductor chip structure 20 and the second semiconductor chip structure 30 may be configured to have the same size.
  • the size of one side of the first semiconductor chip 21 may be the same as the size of one side of the second semiconductor chip 31.
  • the size of one side of the first mold layer 22 of the first semiconductor chip structure 20 may be the same as the size of the other side of the second semiconductor chip structure 30.
  • the first semiconductor chip structure 20 may include a first semiconductor chip 21 having a length L1 and a first mold layer 22 having a larger length L2 than the length L1.
  • the width W2 of the first semiconductor chip 21 and the first mold layer 22 may be the same.
  • the second semiconductor chip structure 30 may have a length L3 and a width W3.
  • the length L2 of the first mold layer 22 may be the same as the length L3 of the second semiconductor chip structure 30, and the width W2 of the first mold layer 22 may be the second semiconductor chip structure. It may be equal to the width W3 of 30.
  • 4 to 13 are cross-sectional views illustrating stacked semiconductor packages 200, 300, 400, 500, 600, 700, 800, 900, 1000, and 1100 according to an embodiment of the present invention.
  • the stacked semiconductor packages 200, 300, 400, 500, 600, 700, 800, 900, 1000, and 1100 according to the exemplary embodiments may be modified in some configurations in the stacked semiconductor package of the above-described embodiment, and thus overlapped. The description will be omitted.
  • the stacked semiconductor package 200 includes a first semiconductor chip structure 20 and a second semiconductor chip structure 30 sequentially stacked on the substrate 10.
  • the stacked semiconductor package 200 is a case where the first semiconductor chip 21 is inverted.
  • the first semiconductor chip 21 may have a face-down structure in which the active surface 21a is exposed downward.
  • the active surface 21a of the first semiconductor chip 21 may be positioned to face the second semiconductor chip 31.
  • the case where a plurality of second semiconductor chip structures 30 are stacked on the first semiconductor chip structure 20 is also included in the technical idea of the present invention.
  • the stacked semiconductor package 300 includes a second semiconductor chip structure 30 and a first semiconductor chip structure 20 sequentially stacked on the substrate 10.
  • the stacked semiconductor package 300 is a case where the stacking order of the first semiconductor chip structure 20 and the second semiconductor chip structure 30 is reversed. That is, the first semiconductor chip structure 20 may be located above the second semiconductor chip structure 30.
  • the first semiconductor chip 21 may have a face-up structure in which the active surface 21a is exposed upward. The active surface 21a of the first semiconductor chip 21 may be positioned to face the second semiconductor chip 31.
  • the stacked semiconductor package 400 includes a first semiconductor chip structure 20 and a second semiconductor chip structure 30 sequentially stacked on the substrate 10.
  • the stacking order of the first semiconductor chip structure 20 and the second semiconductor chip structure 30 is reversed, and the first semiconductor chip 21 is reversed.
  • the first semiconductor chip 21 may have a face-down structure in which the active surface 21a is exposed downward.
  • the active surface 21a of the first semiconductor chip 21 may be positioned to face the second semiconductor chip 31.
  • FIG. 7 is a cross-sectional view illustrating a stacked semiconductor package 500 according to an embodiment of the present invention.
  • the stacked semiconductor package 500 according to the present exemplary embodiments may be modified in some configurations in the stacked semiconductor package of the above-described embodiment, and thus redundant descriptions thereof will be omitted.
  • the stacked semiconductor package 500 includes a first semiconductor chip structure 20 and a second semiconductor chip structure 30a.
  • the first semiconductor chip structure 20 may be the same as the first semiconductor chip structure 20 described in the stacked semiconductor package 100 of FIG. 1.
  • the second semiconductor chip structure 30a may include a second semiconductor chip 31aa and a second mold layer 32 surrounding the second semiconductor chip 31aa. As the second mold layer 32 surrounds the second semiconductor chip 31aa and the first mold layer 22 surrounds the first semiconductor chip 21, the second semiconductor chip structure 30a is formed into a first shape. It may have the same size as the semiconductor chip structure 20.
  • the second mold layer 32 may include an insulator and may include, for example, an epoxy mold compound (EMC).
  • EMC epoxy mold compound
  • the second mold layer 32 may include the same material as the first mold layer 22 or may include a different material.
  • the second semiconductor chip 31aa may have a second chip pad 34a.
  • the second chip pad 34a may be electrically connected to elements (not shown) formed on the second semiconductor chip 31aa.
  • the second chip pad 34a may be electrically connected to the second redistribution pattern 35a positioned on the second mold layer 32.
  • the second redistribution pattern 35a may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the second redistribution pattern 35a may be electrically connected to the second through electrode 33 through the pad 36. That is, the second redistribution pattern 35a may electrically connect the second chip pad 34a and the second through electrode 33 to each other.
  • the second through electrode 33 may be electrically connected by the first through electrode 23 and the bump 80, and for this purpose, may be positioned at the same position. . Since the second semiconductor chip 31aa is connected to the second redistribution pattern 35a, the second semiconductor chip structure 30a may have a fan-out structure.
  • the directions of active surfaces of the first semiconductor chip 21 and the second semiconductor chip 31aa may be changed in various ways.
  • the stacked semiconductor package 600 may include a second semiconductor chip structure 30, a first semiconductor chip structure 20, and a second semiconductor chip structure 30 sequentially stacked on the substrate 10. It includes. That is, in the stacked semiconductor package 300 of FIG. 5, the second semiconductor chip structure 30 is further stacked on the first semiconductor chip structure 20. The second semiconductor chip structure 30 stacked on the first semiconductor chip structure 20 may be electrically connected to the substrate 10 through the first through electrode 23 of the first semiconductor chip structure 20.
  • the stacked semiconductor package 700 may include a second semiconductor chip structure 30, a first semiconductor chip structure 20, and a second semiconductor chip structure 30 sequentially stacked on the substrate 10. It includes. That is, in the stacked semiconductor package 400 of FIG. 6, the second semiconductor chip structure 30 is further stacked on the first semiconductor chip structure 20. The second semiconductor chip structure 30 stacked on the first semiconductor chip structure 20 may be electrically connected to the substrate 10 through the first through electrode 23 of the first semiconductor chip structure 20.
  • a stacked semiconductor package 800 may include a third semiconductor stacked vertically on an upper side of the first semiconductor chip structure 20, the second semiconductor chip structure 30, and the first semiconductor chip structure 20.
  • the third semiconductor chip structure 50 may have the same size as at least one of the first semiconductor chip structure 20 and the second semiconductor chip structure 30.
  • the third semiconductor chip structure 50 penetrates through the third semiconductor chip 51, the third mold layer 52 surrounding the third semiconductor chip 51, and the third mold layer 52 and the third semiconductor chip.
  • the third through electrode 53 may be electrically connected to the 51.
  • the third semiconductor chip 51 may be a memory chip or a logic chip.
  • the first semiconductor chip 21 or the second semiconductor chip 31 may be the same kind or different kinds of the third semiconductor chip 51.
  • the third semiconductor chip 51 may be larger, smaller or the same size as the first semiconductor chip 21.
  • the third semiconductor chip 51 may be larger, smaller or the same size as the second semiconductor chip 31.
  • the third mold layer 52 may surround the third semiconductor chip 51.
  • the third mold layer 52 may include an insulator and may include, for example, an epoxy mold compound (EMC).
  • EMC epoxy mold compound
  • the third mold layer 52 may include the same material as the first mold layer 22 or may include a different material.
  • the third semiconductor chip 51 may have a third chip pad 54.
  • the third chip pad 54 may be electrically connected to elements (not shown) formed on the third semiconductor chip 51.
  • the third chip pad 54 may be electrically connected to the third redistribution pattern 55 positioned on the third mold layer 52.
  • the third redistribution pattern 55 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the third redistribution pattern 55 may be electrically connected to the third through electrode 53 through the pad 56. That is, the third redistribution pattern 55 may electrically connect the third chip pad 54 and the third through electrode 53.
  • the third through electrode 53 may be electrically connected by the first through electrode 23 and the bump 80, and may be positioned at the same position for this purpose.
  • the third semiconductor chip structure 50 may have a fan-out structure.
  • the first semiconductor chip 21 has a face-up structure in which the active surface 21a is exposed upward, and the third semiconductor chip 51 has the active surface 51a upward. It has a face-up structure that is exposed toward.
  • 11 to 13 illustrate embodiments in which the active surfaces of the first semiconductor chip 21 and the third semiconductor chip 51 are different from each other with respect to the stacked semiconductor package 800 of FIG. 10.
  • the first semiconductor chip 21 has a face-down structure in which the active surface 21a is exposed downward, and the third semiconductor chip 51 is active. It has a face-down structure in which the surface 51a is exposed downward.
  • the first semiconductor chip 21 has a face-down structure in which the active surface 21a is exposed downward, and the third semiconductor chip 51 is active.
  • the face 51a has a face-up structure in which the face 51a is exposed upward.
  • the first semiconductor chip 21 has a face-up structure in which the active surface 21a is exposed upward, and the third semiconductor chip 51 is active. It has a face-down structure in which the surface 51a is exposed downward.
  • FIG. 14 and 15 are cross-sectional views illustrating stacked semiconductor packages 1200 and 1300 according to an embodiment of the present invention.
  • the stacked semiconductor packages 1200 and 1300 according to the present exemplary embodiments may be modified in some configurations in the stacked semiconductor package of the above-described embodiment, and thus redundant descriptions thereof will be omitted.
  • the stacked semiconductor package 1200 includes a substrate 10 and a first semiconductor chip structure 20 and a second semiconductor chip structure 30 sequentially stacked on the substrate 10.
  • the first semiconductor chip structure 20 may include a fourth mold layer 62. Therefore, the first semiconductor chip 21 may be inserted into the fourth mold layer 62.
  • the fourth mold layer 62 may be a preformed substrate, for example an interposer.
  • the fourth mold layer 62 may have a fourth through electrode 67 therein, and the fourth through electrode 67 may be electrically connected to the first chip pad 24 of the first semiconductor chip 21. have.
  • the fourth through electrode 67 may be electrically connected to the fourth redistribution pattern 65, and the fourth redistribution pattern 65 may be electrically connected to the fourth pad 66.
  • the fourth redistribution pattern 65 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy.
  • the first semiconductor chip 21 may be electrically connected to the substrate 10 through the fourth through electrode 67, the fourth redistribution pattern 65, and the fourth pad 66.
  • the fifth through electrode 63 may perform the function of the second through electrode 33 of FIG. 1, so that the second semiconductor chip 31 of the second semiconductor chip structure 30 may pass through the fifth through electrode.
  • the electrode 63 may be electrically connected to the substrate 10.
  • the first semiconductor chip 21 may have a face-down structure in which the active surface 21a faces downward and is connected to the fourth through electrode 67.
  • the top surfaces of the fourth mold layer 62 and the first semiconductor chip 21 may be coplanar or not coplanar.
  • the first semiconductor chip 21 may be a dummy chip.
  • the fourth mold layer 62 may perform a function of redistributing the second semiconductor chip structure 30.
  • the stacked semiconductor package 1300 includes a substrate 10 and a first semiconductor chip structure 20 and a second semiconductor chip structure 30 sequentially stacked on the substrate 10.
  • the first semiconductor chip structure 20 may include a fourth mold layer 62. Therefore, the first semiconductor chip 21 may be inserted into the fourth mold layer 62.
  • the fourth mold layer 62 may be a preformed substrate, for example an interposer.
  • the fourth mold layer 62 may have a fourth through electrode 67 therein, and the fourth through electrode 67 may be electrically connected to the first chip pad 24 of the first semiconductor chip 21.
  • the first semiconductor chip 21 may have a sixth through electrode 68 that electrically connects the fourth through electrode 67 and the first chip pad 24.
  • the first semiconductor chip 21 may be electrically connected to the substrate 10 through the sixth through electrode 68, the fourth through electrode 67, the fourth redistribution pattern 65, and the fourth pad 66.
  • the fifth through electrode 63 may perform the function of the second through electrode 33 of FIG. 1, so that the second semiconductor chip 31 of the second semiconductor chip structure 30 may pass through the fifth through electrode.
  • the electrode 63 may be electrically connected to the substrate 10.
  • the first semiconductor chip 21 may have a face-up structure in which the active surface 21a faces upward and is connected to the fourth through electrode 67.
  • the top surfaces of the fourth mold layer 62 and the first semiconductor chip 21 may be coplanar or not coplanar.
  • the first semiconductor chip 21 may be a dummy chip.
  • the fourth mold layer 62 may perform a function of redistributing the second semiconductor chip structure 30.
  • FIGS. 1 to 15 In the stacked semiconductor packages illustrated in FIGS. 1 to 15, two or three semiconductor chip structures are stacked. However, this is an example, and four or more semiconductor chip structures are stacked. It is included in the technical idea of the invention.
  • 16 to 21 are cross-sectional views illustrating a manufacturing method of manufacturing the stacked semiconductor package 100 of FIG. 1 according to an embodiment of the present invention according to process steps.
  • a first mold layer 22 surrounding each of the plurality of first semiconductor chips 21 is formed. As described above, the size of the individual first semiconductor chip structure 20 (refer to FIG. 19) formed by the first mold layer 22 surrounding the first semiconductor chip 21 is different from each other. Note that the first semiconductor chip 21 is disposed so as to have the same size as that of FIG. 19).
  • a first through electrode 23 penetrating through the first mold layer 22 is formed.
  • the opening may be filled with a conductive material to form the first through electrode 23.
  • the first through electrode 23 is formed to be positioned at the same position as the second through electrode 33 (see FIG. 19) of the second semiconductor chip structure 30 (see FIG. 19). .
  • a first redistribution pattern 25 and a pad 26 are formed on the first mold layer 22 to electrically connect the first semiconductor chip 21 and the first through electrode 23. do.
  • the first redistribution pattern 25 and the pad 26 may be formed using various methods such as deposition, plating, and the like. Accordingly, the first semiconductor chip structure 20 having the plurality of first semiconductor chips 21 can be formed.
  • a second semiconductor chip structure 30 having a second semiconductor chip 31 and a second through electrode 33 is stacked on the first mold layer 22.
  • the first through electrode 23 of the first semiconductor chip structure 20 and the second through electrode 33 of the second semiconductor chip structure 30 are electrically connected to each other.
  • the connection of the first through electrode 23 and the second through electrode 33 may be implemented using a reflow process.
  • the first through electrode 23 and the second through electrode 33 are positioned at the same position. Accordingly, the first semiconductor chip structure 20 and the second semiconductor chip structure 30 may be stacked vertically, and the first semiconductor chip 21 and the second semiconductor chip 31 may be stacked in a one-to-one correspondence. have.
  • the stacking order of the first semiconductor chip structure 20 and the second semiconductor chip structure 30 is reversed is also included in the technical idea of the present invention.
  • the stacking of the first semiconductor chip structure 20 and the second semiconductor chip structure 30 may be implemented in a wafer level manner in which the wafers are stacked on each other.
  • a stack of the first semiconductor chip structure 20 and the second semiconductor chip structure 30 is individualized.
  • a substrate 10 is attached to a lower side of the first semiconductor chip structure 20, and the first semiconductor chip structure 20 and the substrate 10 are electrically connected to each other. Subsequently, an outer sealing member 90 for sealing the first semiconductor chip structure 20 and the second semiconductor chip structure 30 is optionally formed to complete the stacked semiconductor package 100 of FIG. 1.

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Abstract

본 발명은, 서로 다른 크기를 가지는 반도체 칩이 적층된 적층형 반도체 패키지를 제공한다. 본 발명의 일실시예에 따른 적층형 반도체 패키지는, 제1 반도체 칩; 상기 제1 반도체 칩을 둘러싸는 제1 몰드층; 및 상기 제1 몰드층을 관통하고 상기 제1 반도체 칩과 전기적으로 연결된 제1 관통 전극;을 포함하는 제1 반도체 칩 구조체; 및 상기 제1 반도체 칩 구조체에 대하여 수직으로 적층되고, 제2 반도체 칩; 및 상기 제1 관통 전극과 전기적으로 연결된 제2 관통 전극;을 포함하는 상기 제2 반도체 칩 구조체; 를 포함하고, 상기 제1 반도체 칩 구조체와 상기 제2 반도체 칩 구조체는 서로 동일한 크기를 가진다.

Description

적층형 반도체 패키지 및 그 제조 방법
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 다른 크기를 가지는 반도체 칩을 적층한 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다. 한편 이러한 기술개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 적층하여 구성된 적층형 패키지를 도입하고있다.
적층형 패키지를 구현하기 위하여, 하나의 패키지 내에 적층되는 반도체 칩들은 동일한 크기를 가지는 것이 바람직하다. 적층되는 반도체 칩들이 다른 크기를 가지는 경우에는, 특히 하측에 위치하는 반도체 칩이 상측에 위치하는 반도체칩에 비하여 작은 크기인 경우에는, 반도체 칩들의 적층이 용이하지 않다. 한국공개특허 제2005-0048323호 (2005.05.24. 공개)에는, 다른 크기를 가지는 반도체 칩들이 적층된 반도체 패키지를 개시하고 있다. 상기 특허에서는, 상대적으로 작은 크기를 가지는 반도체 칩에 주변 영역을 추가하여, 상대적으로 큰 크기를 가지는 반도체 칩과 동일한 크기로 조정한다. 그러나, 상기 주변 영역은 반도체 칩을 형성하는 웨이퍼에 의하여 제공되므로, 웨이퍼 당 반도체 칩의 수율을 감소시킬 수 있고, 다양한 크기의 반도체 칩에 적용하기 어려운 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다른 크기의 반도체칩들을 용이하게 적층할 수 있는 적층형 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 적층형 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 적층형 반도체 패키지는, 1 반도체 칩; 상기 제1 반도체 칩을 둘러싸는 제1 몰드층; 및 상기 제1 몰드층을 관통하고 상기 제1 반도체 칩과 전기적으로 연결된 제1 관통 전극;을 포함하는 제1 반도체 칩 구조체; 및 상기 제1 반도체 칩 구조체에 대하여 수직으로 적층되고, 제2 반도체 칩; 및 상기 제1 관통 전극과 전기적으로 연결된 제2 관통 전극;을 포함하는 상기 제2 반도체 칩 구조체;를 포함하고, 상기 제1 반도체 칩 구조체와 상기 제2 반도체 칩 구조체는 서로 동일한 크기를 가질 수 있다.
상기 제1 몰드층의 적어도 일 측의 크기는 상기 제2 반도체 칩 구조체의 적어도 일 측의 크기와 동일한 것일 수 있다.
상기 제1 반도체 칩의 일 측의 크기는 상기 제2 반도체 칩의 일 측의 크기와 동일한 것일 것 있다.
상기 제1 반도체 칩 구조체는 상기 제2 반도체 칩 구조체의 상측에 위치하도록 적층될 수있다.
상기 제2 반도체 칩 구조체는 상기 제1 반도체 칩 구조체의 상측에 위치하도록 적층될 수있다.
상기 제1 반도체 칩의 활성면은 상기 제2 반도체 칩과 대면하도록(facing)위치할 수 있다.
상기 제1 반도체 칩의 활성면은 상기 제2 반도체 칩과 대향하도록(opposite)위치할 수 있다.
상기 제1 관통 전극과 상기 제2 관통 전극은 동일한 위치에 위치할 수 있다.
상기 제1 반도체 칩은 제1 칩 패드를 포함하고, 상기 제1 반도체 칩 구조체는 상기 제1 반도체 칩의 상기 제1 칩 패드를 상기 제1 관통 전극과 전기적으로 연결하고 상기 제1 몰드층 상에 형성된 재배선 패턴을 더 포함할 수 있다.
상기 제2 반도체 칩 구조체는, 상기 제2 반도체 칩을 둘러싸는 제2 몰드층을 더 포함할 수있다.
상기 제1 반도체 칩 구조체 또는 상기 제2 반도체 칩 구조체에 대하여 수직으로 적층된 상기 제3 반도체 칩 구조체를 더 포함하고, 상기 제3 반도체 칩 구조체는 상기 제1 반도체 칩 구조체 및 상기 제2 반도체 칩 구조체 중 적어도 어느 하나와 서로 동일한 크기를 가질 수 있다.
상기 제3 반도체 칩 구조체는, 제3 반도체 칩; 상기 제3 반도체 칩을 둘러싸는 제3 몰드층; 및 상기 제3 몰드층을 관통하는 제3 관통전극;을 포함할 수 있다.
상기 제3 반도체 칩은 상기 제1 반도체 칩 및 상기 제2 반도체 칩 중 적어도 어느 하나와 다른 크기를 가질 수 있다.
본 발명의 다른 측면의 적층형 반도체 패키지의 제조방법은 제1 반도체 칩을 둘러싸는 제1 몰드층을 형성하는 단계; 상기 제1 몰드층을 관통하는 제1 관통 전극을 형성하는 단계; 상기 제1 몰드층 상에 상기 제1 관통 전극과 상기 제1 칩 패드를 전기적으로 연결하는 재배선 패턴을 형성하여 제1 반도체 칩 구조체를 형성하는 단계; 상기 제1 반도체 칩 구조체 상에 제2 반도체 칩과 제2 관통 전극을 가지는 제2 반도체 칩 구조체를 적층하는 단계; 및 상기 제1 반도체 칩 구조체의 상기 제1 관통 전극과 상기 제2 반도체 칩 구조체의 상기 제2 관통 전극을 전기적으로 연결하는 단계; 를 포함하고, 상기 제1 반도체 칩 구조체와 상기 제2 반도체 칩 구조체는 서로 동일한 크기를 가질 수 있다.
본 발명의 기술적 사상에 따른 적층형 반도체 패키지는, 작은 크기의 반도체칩을 둘러싸는 몰드 층을 형성하여 큰 크기의 반도체 칩과 동일한 크기를 가지는 반도체 칩 구조체를 형성함으로써, 적층되는 반도체 칩들을 동일한 크기로 조정할 수 있다.
또한, 상기 몰드 층은 개별화된 반도체 칩에 적용되므로, 다양한 크기를 가지는 반도체 칩들의 크기를 용이하여 조정할 수 있다.
또한, 크기가 다른 이종소자에 대한 웨이퍼 설계를 변경하지 않고, 그대로 이용하여 적층형 반도체 패키지를 구현할 수 있으므로 다양한 어플리케이션의 반도체 소자 사이의 융합이 가능하다.
또한, 웨이퍼 레벨로 구현이 가능하여 생산성 향상 및 제조 비용 절감할 수 있다. 칩의 소자 상부 또는 하부 적층면의 방향에 대한 설계 자유도가 있어 패키지 적용 분야에 따라 고 신뢰성 적층 구조의 구현이 가능하다. 칩 재배열을 통한 패널(또는 기판)형태를 인터포저(매개체) 기판으로 사용하여 이종 소자가 적층이 용이하다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 도시하는 단면도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 도 1의 적층형 반도체 패키지에 포함된 제1 반도체 칩 구조체와 제2 반도체 칩 구조체의 상면도들이다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 적층형 반도체 패키지들을 도시하는 단면도들이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 적층형 반도체 패키지들을 도시하는 단면도들이다.
도 16 내지 도 21은 본 발명의 일 실시예에 따른 도 1의 적층형 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 패키지(100)를 도시하는 단면도이다.
도 1을 참조하면, 적층형 반도체 패키지(100)는 기판(10) 및 기판(10) 상에 순차적으로 적층된 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)를 포함한다.
기판(10)은, 예를 들어, 인쇄회로기판(printed circuit board, PCB), 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 기판(10)은, 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 기판(10)은 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)가 전기적으로 연결되는 기판 패드(12)를 더 포함할 수 있다. 또한, 기판(10)은 제1 반도체 칩 구조체(20) 및 제2 반도체 칩 구조체(30)를 외부와 전기적으로 연결하는 외측 연결부재(14)를 더 포함할 수 있다. 외측 연결 부재(14)는 기판 패드(12)와 전기적으로 연결될 수 있다. 외측 연결 부재(14)는, 예를 들어 솔더볼일 수 있다.
제1 반도체 칩 구조체(20)는, 제1 반도체 칩(21), 제1 반도체 칩(21)을 둘러싸는 제1 몰드층(22), 및 제1 몰드층(22)을 관통하고 제1 반도체 칩(21)과 전기적으로 연결된 제1 관통 전극(23)을 포함할 수 있다.
제2 반도체 칩 구조체(30)는 제2 반도체 칩(31), 및 제1 관통 전극(23)과 전기적으로 연결된 제2 관통 전극(33)을 포함할 수 있다. 본 실시예에서는, 제2 반도체 칩 구조체(30)가 제2 반도체 칩(31)으로 구성되어 있고, 제2 관통 전극(33)은 제2 반도체 칩(31)을 관통하도록 구성되어 있다.
제2 반도체 칩 구조체(30)는 제1 반도체 칩 구조체(20)에 대하여 수직으로 적층될 수 있다.본 실시예에서는, 제2 반도체 칩 구조체(30)는 제1 반도체 칩 구조체(20)의 상측에 적층되어 있다. 또한, 제1 반도체 칩 구조체(20)와 제2 반도체칩 구조체(30)는 동일한 크기를 가질 수 있다. 이에 대하여는, 도 2 및 도 3을 참조하여 상세하게 설명하기로 한다.
제1 반도체 칩(21)과 제2 반도체 칩(31)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 예를 들어, 제1 반도체 칩(21)과 제2 반도체 칩(31)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 예를 들어, 제1 반도체 칩(21)은 로직회로를 포함하는 로직칩일 수 있고 제2 반도체 칩(31)은 메모리칩일 수 있고, 또는 이와 반대일 수 있다. 적층형 반도체 패키지(100)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다.
제1 몰드층(22)은 제1 반도체 칩(21)을 둘러쌀 수 있다. 제1 몰드층(22)은 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제1 반도체 칩(21)은 제1 몰드층(22)으로부터 노출되고, 소자들(미도시)이 형성된 활성면(21a)과 제1 몰드층(22) 내에 매립된 비활성면(21b) 및 측면(21c)을 포함할 수 있다. 대안적으로, 제1 몰드층(22)은 제1 반도체 칩(21)의 측면(21c)을 둘러싸고, 활성면(21a)과 비활성면(21b)을 노출할 수 있다. 적층형 반도체 패키지(100)에 있어서, 제1 반도체 칩(21)은 활성면(21a)이 상측을 향하여 노출되는 페이스-업(face-up) 구조를 가질 수 있다. 제1 반도체칩(21)의 활성면(21a)은 제2 반도체 칩(31)과 대면하도록(facing) 위치할 수 있다.
제1 반도체 칩(21)은 활성면(21a) 상에 제1 칩 패드(24)를 가질 수 있다. 제1 칩 패드(24)는 제1 반도체 칩(21)에 형성된 소자들(미도시)과 전기적으로 연결될 수 있다. 제1 칩 패드(24)는 제1 몰드층(22) 상에 위치하는 제1 재배선 패턴(25)과 전기적으로 연결될 수 있다. 제1 재배선 패턴(25)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 제1 재배선 패턴(25)은 패드(26)를 통하여 제1 관통 전극(23)과 전기적으로 연결될 수 있다. 즉, 제1 재배선 패턴(25)은 제1 칩 패드(24)와 제1 관통 전극(23)을 전기적으로 연결할 수 있다. 이에 따라, 제1 반도체 칩(21)은 제1 칩 패드(24), 제1 재배선 패턴(25), 패드(26) 및 제1 관통 전극(23)을 통하여 기판(10)과 전기적으로 연결될 수 있다. 제1 관통 전극(23)과 기판(10)은 패드(26)와 범프(80)를 통하여 전기적으로 연결될 수 있다. 제1 반도체칩(21)이 제1 재배선 패턴(25)에 연결됨으로써, 제2 반도체 칩 구조체(20)는 팬-아웃 구조를 가질 수 있다.
제2 반도체 칩 구조체(30)는 제2 칩 패드(34)와 범프(80)를 통하여 기판(10)에 전기적으로 연결될 수 있다. 구체적으로, 제2 반도체 칩(31)은 제2 칩 패드(34)와 범프(80)를 통하여 패드(26)에 연결될 수 있고, 이어서 제1 관통 전극(23), 패드(26), 범프(80)를 통하여 기판(10)에 전기적으로 연결될 수 있다.
또한, 제2 반도체 칩 구조체(30)는 제2 칩 패드(34)와 범프(80)를 통하여 제1 반도체 칩 구조체(20)에 전기적으로 연결될 수 있다. 구체적으로, 제2 반도체 칩(31)은 제2 칩 패드(34)와 범프(80)를 통하여 패드(26)에 연결될 수 있고, 이어서 제1 칩 패드(24)를 통하여 제1 반도체 칩(21)에 전기적으로 연결될 수 있다.
제2 반도체 칩(31)은 서로 반대인 제1 면(31a)과 제2 면(31b)을 가질 수 있다. 제2 반도체 칩(31)의 제1 면(31a)이 활성면인 경우에는, 상술한 바와 같은 전기적 연결 관계를 가질 수 있다. 반면, 제2 반도체 칩(31)의 제2 면(31b)이 활성면인 경우에는, 상기 활성면 상에 형성된 소자들(미도시)은 제2 관통 전극(33)을 통하여 기판(10)에 전기적으로 연결될 수 있다.
제1 관통 전극(23)과 제2 관통 전극(33)은 범프(80)에 의하여 전기적으로 연결될 수 있고, 이를 위하여 서로 동일한 위치에 위치할 수 있다. 여기에서 서로 동일한 위치는, 기판(10)을 기준으로 하나의 수직선에 제1 관통 전극(23)과 제2 관통 전극(33)이 배치되는 것을 의미하며, 평면적으로 동일한 좌표에 위치함을 의미한다. 즉, 제1 관통 전극(23)과 제2 관통 전극(33)의 풋프린트(foot print)가 동일하다.
선택적으로(optionally), 적층형 반도체 패키지(100)는 제1 반도체 칩 구조체(20) 및 제2 반도체 칩 구조체(30)를 밀봉하는 외측 밀봉 부재(90)를 더 포함할 수 있다. 외측 밀봉 부재(90)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드를 포함할 수 있다. 외측 밀봉 부재(90)는 제1 몰드층(22)과 동일한 물질을 포함하거나 다른 물질을 포함할 수 있다.
또한, 제1 반도체 칩 구조체(20) 상에 복수의 제2 반도체 칩 구조체(30)가 적층된 경우도 본 발명의 기술적 사상에 포함된다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 도 1의 적층형 반도체 패키지(100)에 포함된 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)의 상면도들이다.
도 2를 참조하면, 제1 반도체 칩 구조체(20)의 제1 몰드층(22)의 적어도 일측의 크기는 제2 반도체 칩 구조체(30)의 적어도 일 측의 크기와 동일할 수 있다.
제1 반도체 칩 구조체(20)는 제1 반도체 칩(21)의 제1 칩 패드(24)는 제1 재배선 패턴(25)을 통하여 제1 몰드층(22) 상의 패드(26)에 전기적으로 연결될 수 있다. 제1 반도체 칩(21)은 길이(L1)와 폭(W1)을 가질 수 있다. 길이(L1)와 폭(W1)은 동일하거나 또는 다를 수 있다.
제1 몰드층(22)은 제1 반도체 칩(21)을 둘러쌀 수 있다. 제1 몰드층(22)은 제1 반도체 칩(21)의 길이(L1)에 비하여 큰 길이(L2)와 제1 반도체 칩(21)의 폭(W1)에 비하여 큰 폭(W2)을 가질 수 있다. 길이(L2)와 폭(W2)은 동일하거나 또는 다를 수 있다.
제2 반도체 칩 구조체(30)는 길이(L3)와 폭(W3)을 가질 수 있다. 길이(L3)와 폭(W3)은 동일하거나 또는 다를 수 있다. 본 실시예에서는, 제2 반도체 칩 구조체(30)가 제2 반도체 칩(31)으로 구성되는 경우이다.
제1 몰드층(22)의 길이(L2)는 제2 반도체 칩 구조체(30)의 길이(L3)와 동일할 수 있고, 제1 몰드층(22)의 폭(W2)은 제2 반도체 칩 구조체(30)의 폭(W3)과 동일할 수 있다. 이에 따라, 제1 반도체 칩 구조체(20)은 제2 반도체 칩 구조체(30)와 동일한 크기를 가질 수 있다. 즉, 제1 반도체 칩(21)이 제2 반도체 칩(31)에 비하여 작은 크기를 가지는 경우에, 제1 반도체 칩(21)을 둘러싸는 제1 몰드층(22)을 형성하여, 결과적으로 서로 적층되는 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)를 동일한 크기로 구성할 수 있다.
도 3을 참조하면, 제1 반도체 칩(21)의 일 측의 크기는 제2 반도체 칩(31)의 일 측의 크기와 동일할 수 있다. 또한, 제1 반도체 칩 구조체(20)의 제1 몰드층(22)의 일 측의 크기는 제2 반도체 칩 구조체(30)의 타 측의 크기와 동일할 수 있다.
제1 반도체 칩 구조체(20)는 길이(L1)를 가지는 제1 반도체 칩(21)과 길이(L1)에 비하여 큰 길이(L2)를 가지는 제1 몰드층(22)을 포함할 수 있다. 반면, 제1 반도체 칩(21)과 제1 몰드층(22)의 폭(W2)은 동일할 수 있다. 또한, 제2 반도체 칩 구조체(30)는 길이(L3)와 폭(W3)을 가질 수 있다. 제1 몰드층(22)의 길이(L2)는 제2 반도체 칩 구조체(30)의 길이(L3)와 동일할 수 있고, 제1 몰드층(22)의 폭(W2)은 제2 반도체 칩 구조체(30)의 폭(W3)과 동일할 수 있다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 적층형 반도체 패키지들(200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)을 도시하는 단면도들이다. 본 실시예들에 따른 적층형 반도체 패키지들(200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)은 상술한 실시예의 적층형 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 4를 참조하면, 적층형 반도체 패키지(200)는 기판(10) 상에 순차적으로 적층된 제1 반도체 칩 구조체(20)과 제2 반도체 칩 구조체(30)을 포함한다. 도 1의 적층형 반도체 패키지(100)와 비교하면, 적층형 반도체 패키지(200)는 제1 반도체 칩(21)이 뒤집힌 경우이다. 적층형 반도체 패키지(200)에 있어서, 제1 반도체 칩(21)은 활성면(21a)이 하측을 향하여 노출되는 페이스-다운(face-down) 구조를 가질 수 있다. 제1 반도체 칩(21)의 활성면(21a)은 제2 반도체 칩(31)과 대향하도록(opposite) 위치할 수 있다. 또한, 제1 반도체 칩 구조체(20) 상에 복수의 제2 반도체 칩 구조체(30)가 적층된 경우도 본 발명의 기술적 사상에 포함된다.
도 5를 참조하면, 적층형 반도체 패키지(300)는 기판(10) 상에 순차적으로 적층된 제2 반도체 칩 구조체(30)와 제1 반도체 칩 구조체(20)를 포함한다. 도 1의 적층형 반도체 패키지(100)와 비교하면, 적층형 반도체 패키지(300)는 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)의 적층 순서가 반대로 된 경우이다. 즉, 제1 반도체 칩 구조체(20)는 제2 반도체 칩 구조체(30)의 상측에 위치할 수 있다. 적층형 반도체 패키지(300)에 있어서, 제1 반도체 칩(21)은 활성면(21a)이 상측을 향하여 노출되는 페이스-업 구조를 가질 수 있다. 제1 반도체 칩(21)의 활성면(21a)은 제2 반도체 칩(31)과 대향하도록(opposite) 위치할 수 있다.
도 6을 참조하면, 적층형 반도체 패키지(400)는 기판(10) 상에 순차적으로 적층된 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)를 포함한다. 도 1의 적층형 반도체 패키지(100)와 비교하면, 적층형 반도체 패키지(400)는 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)의 적층 순서가 반대로 되고, 제1 반도체 칩(21)이 뒤집힌 경우이다. 적층형 반도체 패키지(400)에 있어서, 제1 반도체 칩(21)은 활성면(21a)이 하측을 향하여 노출되는 페이스-다운(face-down) 구조를 가질 수 있다. 제1 반도체 칩(21)의 활성면(21a)은 제2 반도체 칩(31)과 대향하도록(opposite) 위치할 수 있다.
도 7은 본 발명의 일 실시예에 따른 적층형 반도체 패키지(500)를 도시하는 단면도들이다. 본 실시예들에 따른 적층형 반도체 패키지(500)는 상술한 실시예의 적층형 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 7을 참조하면, 적층형 반도체 패키지(500)는 제1 반도체 칩 구조체(20) 및 제2 반도체 칩 구조체(30a)를 포함한다. 제1 반도체 칩 구조체(20)는 도 1의 적층형 반도체 패키지(100)에서 설명된 제1 반도체 칩 구조체(20)와 동일할 수 있다.
제2 반도체 칩 구조체(30a)는 제2 반도체 칩(31aa)과 제2 반도체 칩(31aa)을 둘러싸는 제2 몰드층(32)을 포함할 수 있다. 제2 몰드층(32)이 제2 반도체 칩(31aa)을 둘러싸고, 제1 몰드층(22)이 제1 반도체 칩(21)을 둘러쌈에 의하여, 제2 반도체 칩 구조체(30a)는 제1 반도체 칩 구조체(20)와 동일한 크기를 가질 수 있다.
제2 몰드층(32)은 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제2 몰드층(32)은 제1 몰드층(22)과 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다.
제2 반도체 칩(31aa)은 제2 칩 패드(34a)를 가질 수 있다. 제2 칩 패드(34a)는 제2 반도체 칩(31aa)에 형성된 소자들(미도시)과 전기적으로 연결될 수 있다. 제2 칩 패드(34a)는 제2 몰드층(32) 상에 위치하는 제2 재배선 패턴(35a)과 전기적으로 연결될 수 있다. 제2 재배선 패턴(35a)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 제2 재배선 패턴(35a)은 패드(36)를 통하여 제2 관통 전극(33)과 전기적으로 연결될 수 있다. 즉, 제2 재배선 패턴(35a)은 제2 칩 패드(34a)와 제2 관통 전극(33)을 전기적으로 연결할 수 있다. 제2 관통 전극(33)은 제1 관통 전극(23)과 범프(80)에 의하여 전기적으로 연결될 수 있고, 이를 위하여 서로 동일한 위치에 위치할 수 있다. . 제2 반도체 칩(31aa)이 제2 재배선 패턴(35a)에 연결됨으로써, 제2 반도체 칩 구조체(30a)는 팬-아웃 구조를 가질 수 있다.
상술한 바와 유사하게, 제1 반도체 칩(21)과 제2 반도체 칩(31aa)의 활성면의 방향은 다양하게 변화시킬 수 있다.
도 8을 참조하면, 적층형 반도체 패키지(600)는 기판(10) 상에 순차적으로 적층된 제2 반도체 칩 구조체(30), 제1 반도체 칩 구조체(20), 및 제2 반도체 칩 구조체(30)을 포함한다. 즉, 도 5의 적층형 반도체 패키지(300)에서 제1 반도체 칩 구조체(20) 상에 제2 반도체 칩 구조체(30)가 더 적층된 경우이다. 제1 반도체 칩 구조체(20) 상에 적층된 제2 반도체 칩 구조체(30)는 제1 반도체 칩 구조체(20)의 제1 관통 전극(23)을 통하여 기판(10)에 전기적으로 연결될 수 있다.
도 9를 참조하면, 적층형 반도체 패키지(700)는 기판(10) 상에 순차적으로 적층된 제2 반도체 칩 구조체(30), 제1 반도체 칩 구조체(20), 및 제2 반도체 칩 구조체(30)을 포함한다. 즉, 도 6의 적층형 반도체 패키지(400)에서 제1 반도체 칩 구조체(20) 상에 제2 반도체 칩 구조체(30)가 더 적층된 경우이다. 제1 반도체 칩 구조체(20) 상에 적층된 제2 반도체 칩 구조체(30)는 제1 반도체 칩 구조체(20)의 제1 관통 전극(23)을 통하여 기판(10)에 전기적으로 연결될 수 있다.
도 10을 참조하면, 적층형 반도체 패키지(800)는 제1 반도체 칩 구조체(20), 제2 반도체 칩 구조체(30), 및 제1 반도체 칩 구조체(20)의 상측에 수직으로 적층된 제3 반도체 칩 구조체(50)를 포함한다. 제3 반도체 칩 구조체(50)는 제1 반도체 칩 구조체(20) 및 제2 반도체 칩 구조체(30) 중의 적어도 어느 하나와 동일한 크기를 가질 수 있다.
제3 반도체 칩 구조체(50)는 제3 반도체 칩(51), 제3 반도체 칩(51)을 둘러싸는 제3 몰드층(52), 및 제3 몰드층(52)을 관통하고 제3 반도체 칩(51)과 전기적으로 연결된 제3 관통 전극(53)을 포함할 수 있다.
제3 반도체 칩(51)은 메모리 칩이거나 또는 로직 칩일 수 있다. 제3 반도체 칩(51)은 제1 반도체 칩(21) 또는 제2 반도체 칩(31)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 제3 반도체 칩(51)은 제1 반도체 칩(21)에 비하여 크거나, 작거나 또는 동일한 크기일 수 있다. 또는, 제3 반도체 칩(51)은 제2 반도체 칩(31)에 비하여 크거나, 작거나 또는 동일한 크기일 수 있다.
제3 몰드층(52)은 제3 반도체 칩(51)을 둘러쌀 수 있다. 제3 몰드층(52)은 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 제3 몰드층(52)은 제1 몰드층(22)과 동일한 물질을 포함하거나 다른 물질을 포함할 수 있다.
제3 반도체 칩(51)은 제3 칩 패드(54)를 가질 수 있다. 제3 칩 패드(54)는 제3 반도체 칩(51)에 형성된 소자들(미도시)과 전기적으로 연결될 수 있다. 제3 칩 패드(54)는 제3 몰드층(52) 상에 위치하는 제3 재배선 패턴(55)과 전기적으로 연결될 수 있다. 제3 재배선 패턴(55)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 제3 재배선 패턴(55)은 패드(56)를 통하여 제3 관통 전극(53)과 전기적으로 연결될 수 있다. 즉, 제3 재배선 패턴(55)은 제3 칩 패드(54)와 제3 관통 전극(53)을 전기적으로 연결할 수 있다. 제3 관통 전극(53)은 제1 관통 전극(23)과 범프(80)에 의하여 전기적으로 연결될 수 있고, 이를 위하여 동일한 위치에 위치할 수 있다. 제3 반도체 칩(51)이 제3 재배선 패턴(55)에 연결됨으로써, 제3 반도체 칩 구조체(50)는 팬-아웃 구조를 가질 수 있다.
적층형 반도체 패키지(800)에 있어서, 제1 반도체 칩(21)은 활성면(21a)이 상측을 향하여 노출되는 페이스-업 구조를 가지고, 제3 반도체 칩(51)은 활성면(51a)이 상측을 향하여 노출되는 페이스-업 구조를 가진다.
도 11 내지 도 13은 도 10의 적층형 반도체 패키지(800)에 대하여 제1 반도체 칩(21)과 제3 반도체 칩(51)의 활성면의 방향을 달리하는 실시예들을 나타낸다.
도 11를 참조하면, 적층형 반도체 패키지(900)에 있어서, 제1 반도체 칩(21)은 활성면(21a)이 하측을 향하여 노출되는 페이스-다운 구조를 가지고, 제3 반도체 칩(51)은 활성면(51a)이 하측을 향하여 노출되는 페이스-다운 구조를 가진다.
도 12를 참조하면, 적층형 반도체 패키지(1000)에 있어서, 제1 반도체 칩(21)은 활성면(21a)이 하측을 향하여 노출되는 페이스-다운 구조를 가지고, 제3 반도체 칩(51)은 활성면(51a)이 상측을 향하여 노출되는 페이스-업 구조를 가진다.
도 13을 참조하면, 적층형 반도체 패키지(1100)에 있어서, 제1 반도체 칩(21)은 활성면(21a)이 상측을 향하여 노출되는 페이스-업 구조를 가지고, 제3 반도체 칩(51)은 활성면(51a)이 하측을 향하여 노출되는 페이스-다운 구조를 가진다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 적층형 반도체 패키지들(1200, 1300)을 도시하는 단면도들이다. 본 실시예들에 따른 적층형 반도체 패키지들(1200, 1300)은 상술한 실시예의 적층형 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 14를 참조하면, 적층형 반도체 패키지(1200)는 기판(10) 및 기판(10) 상에 순차적으로 적층된 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)를 포함한다. 제1 반도체 칩 구조체(20)는 제4 몰드층(62)을 포함할 수 있다. 따라서, 제1 반도체 칩(21)은 제4 몰드층(62) 내에 삽입될 수 있다. 제4 몰드층(62)은 미리 형성된 기판일 수 있고, 예를 들어 인터포저(interposer)일 수 있다.
제4 몰드층(62)은 내부에 제4 관통 전극(67)을 가질 수 있고, 제4 관통 전극(67)은 제1 반도체 칩(21)의 제1 칩 패드(24)에 전기적으로 연결될 수 있다. 제4 관통 전극(67)은 제4 재배선 패턴(65)에 전기적으로 연결될 수 있고, 제4 재배선 패턴(65)은 제4 패드(66)에 전기적으로 연결될 수 있다. 제4 재배선 패턴(65)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 이에 따라, 제1 반도체 칩(21)은 제4 관통 전극(67), 제4 재배선 패턴(65), 및 제4 패드(66)를 통하여 기판(10)에 전기적으로 연결될 수 있다. 또한, 제5 관통 전극(63)은 도 1의 제2 관통 전극(33)의 기능을 수행할 수 있고, 이에 따라 제2 반도체 칩 구조체(30)의 제2 반도체 칩(31)은 제5 관통 전극(63)을 통하여 기판(10)에 전기적으로 연결될 수 있다.
본 실시예는, 제1 반도체 칩(21)은 활성면(21a)이 하측을 향하고 제4 관통 전극(67)에 연결되는 페이스-다운 구조를 가질 수 있다. 제4 몰드층(62)과 제1 반도체 칩(21)의 최상면은 동일 평면일 수 있고, 또는 동일 평면이 아닐 수 있다.
대안적으로, 제1 반도체 칩(21)은 더미 칩(dummy chip)일 수 있다. 또한, 제4 몰드층(62)은 제2 반도체 칩 구조체(30)를 재배선하는 기능을 수행할 수 있다.
도 15를 참조하면, 적층형 반도체 패키지(1300)는 기판(10) 및 기판(10) 상에 순차적으로 적층된 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)를 포함한다. 제1 반도체 칩 구조체(20)는 제4 몰드층(62)을 포함할 수 있다. 따라서, 제1 반도체 칩(21)은 제4 몰드층(62) 내에 삽입될 수 있다. 제4 몰드층(62)은 미리 형성된 기판일 수 있고, 예를 들어 인터포저(interposer)일 수 있다.
제4 몰드층(62)은 내부에 제4 관통 전극(67)을 가질 수 있고, 제4 관통 전극(67)은 제1 반도체 칩(21)의 제1 칩 패드(24)에 전기적으로 연결될 수 있다. 여기에서, 제1 반도체 칩(21)은 제4 관통 전극(67)과 제1 칩 패드(24)를 전기적으로 연결하는 제6 관통 전극(68)을 가질 수 있다. 제1 반도체 칩(21)은 제6 관통 전극(68), 제4 관통 전극(67), 제4 재배선 패턴(65), 및 제4 패드(66)를 통하여 기판(10)에 전기적으로 연결될 수 있다. 또한, 제5 관통 전극(63)은 도 1의 제2 관통 전극(33)의 기능을 수행할 수 있고, 이에 따라 제2 반도체 칩 구조체(30)의 제2 반도체 칩(31)은 제5 관통 전극(63)을 통하여 기판(10)에 전기적으로 연결될 수 있다.
본 실시예는, 제1 반도체 칩(21)은 활성면(21a)이 상측을 향하고 제4 관통 전극(67)에 연결되는 페이스-업 구조를 가질 수 있다. 제4 몰드층(62)과 제1 반도체 칩(21)의 최상면은 동일 평면일 수 있고, 또는 동일 평면이 아닐 수 있다.
대안적으로, 제1 반도체 칩(21)은 더미 칩(dummy chip)일 수 있다. 또한, 제4 몰드층(62)은 제2 반도체 칩 구조체(30)를 재배선하는 기능을 수행할 수 있다.
도 1 내지 도 15에 도시된 적층형 반도체 패키지들에서는 두 개 또는 세 개의 반도체 칩 구조체가 적층된 구조를 도시하고 있으나, 이는 예시적이며 네 개 또는 더 많은 수의 반도체 칩 구조체가 적층되는 경우도 본 발명의 기술적 사상에 포함된다.
도 16 내지 도 21은 본 발명의 일 실시예에 따른 도 1의 적층형 반도체 패키지(100)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 16을 참조하면, 복수의 제1 반도체 칩(21)을 각각 둘러싸는 제1 몰드층(22)을 형성한다. 상술한 바와 같이, 제1 반도체 칩(21)을 제1 몰드층(22)이 둘러싸서 구성되는 개별적인 제1 반도체 칩 구조체(20, 도 19 참조)의 크기가 개별적인 제2 반도체 칩 구조체(30, 도 19 참조)의 크기와 동일하도록, 제1 반도체 칩(21)을 배치함에 유의한다.
도 17을 참조하면, 제1 몰드층(22)을 관통하는 제1 관통 전극(23)을 형성한다. 본 단계에서는 제1 몰드층(22)을 관통하는 개구부를 형성한 후에 상기 개구부를 도전물로 채워서 제1 관통 전극(23)을 형성할 수 있다. 상술한 바와 같이, 제1 관통 전극(23)은, 제2 반도체 칩 구조체(30, 도 19 참조)의 제2 관통 전극(33, 도 19 참조)과 서로 동일한 위치에 위치하도록, 형성함에 유의한다.
도 18을 참조하면, 제1 몰드층(22)상에 제1 반도체 칩(21)과 제1 관통 전극(23)을 전기적으로 연결하는 제1 재배선 패턴(25) 및 패드(26)를 형성한다. 제1 재배선 패턴(25) 및 패드(26)는 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 이에 따라, 복수의 제1 반도체 칩(21)을 가지는 제1 반도체 칩 구조체(20)를 형성할 수 있다.
도 19를 참조하면, 제1 몰드층(22) 상에 제2 반도체 칩(31)과 제2 관통 전극(33)을 가지는 제2 반도체 칩 구조체(30)를 적층한다. 또한, 제1 반도체 칩 구조체(20)의 제1 관통 전극(23)과 제2 반도체 칩 구조체(30)의 제2 관통 전극(33)을 전기적으로 연결한다. 제1 관통 전극(23)과 제2 관통 전극(33)의 연결은 리플로우 공정을 이용하여 구현될 수 있다. 제1 관통 전극(23)과 제2 관통 전극(33)은 서로 동일한 위치에 위치한다. 이에 따라, 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)는 수직으로 적층될 수 있고, 제1 반도체 칩(21)과 제2 반도체 칩(31)은 일대일 대응되어 적층될 수 있다. 상술한 바와 같이, 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)의 적층 순서가 반대인 경우도 본 발명의 기술적 사상에 포함된다.
제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)의 적층은 웨이퍼 자체로 서로 적층되는 웨이퍼 레벨(wafer level) 방식으로 구현될 수 있다.
도 20을 참조하면, 제1 반도체 칩 구조체(20)와 제2 반도체 칩 구조체(30)의 적층물을 개별화한다.
도 21을 참조하면, 제1 반도체 칩 구조체(20)의 하측에 기판(10)을 부착하고, 제1 반도체 칩 구조체(20)과 기판(10)을 전기적으로 연결한다. 이어서, 선택적으로(optionally), 제1 반도체 칩 구조체(20) 및 제2 반도체 칩 구조체(30)를 밀봉하는 외측 밀봉 부재(90) 형성하여 도 1의 적층형 반도체 패키지(100)를 완성한다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (14)

  1. 제1 반도체 칩; 상기 제1 반도체 칩을 둘러싸는 제1 몰드층; 및 상기 제1 몰드층을 관통하고 상기 제1 반도체 칩과 전기적으로 연결된 제1 관통 전극;을 포함하는 제1 반도체 칩 구조체; 및
    상기 제1 반도체 칩 구조체에 대하여 수직으로 적층되고, 제2 반도체 칩; 및 상기 제1 관통 전극과 전기적으로 연결된 제2 관통 전극;을 포함하는 상기 제2 반도체 칩 구조체;
    를 포함하고,
    상기 제1 반도체 칩 구조체와 상기 제2 반도체 칩 구조체는 서로 동일한 크기를 가지는 적층형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 몰드층의 적어도 일 측의 크기는 상기 제2 반도체 칩 구조체의 적어도 일 측의 크기와 동일한 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 반도체 칩의 일 측의 크기는 상기 제2 반도체 칩의 일 측의 크기와 동일한 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 반도체 칩 구조체는 상기 제2 반도체 칩 구조체의 상측에 위치하도록 적층된 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제2 반도체 칩 구조체는 상기 제1 반도체 칩 구조체의 상측에 위치하도록 적층된 것을 특징으로 하는 적층형 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 반도체 칩의 활성면은 상기 제2 반도체 칩과 대면하도록(facing) 위치하는 것을 특징으로 하는 적층형 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제1 반도체 칩의 활성면은 상기 제2 반도체 칩과 대향하도록(opposite) 위치하는 것을 특징으로 하는 적층형 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 관통 전극과 상기 제2 관통 전극은 동일한 위치에 위치하는 것을 특징으로 하는 적층형 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1 반도체 칩은 제1 칩 패드를 포함하고,
    상기 제1 반도체 칩 구조체는 상기 제1 반도체 칩의 상기 제1 칩 패드를 상기 제1 관통 전극과 전기적으로 연결하고 상기 제1 몰드층 상에 형성된 재배선 패턴을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제2 반도체 칩 구조체는, 상기 제2 반도체 칩을 둘러싸는 제2 몰드층을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제1 반도체 칩 구조체 또는 상기 제2 반도체 칩 구조체에 대하여 수직으로 적층된 상기 제3 반도체 칩 구조체를 더 포함하고,
    상기 제3 반도체 칩 구조체는 상기 제1 반도체 칩 구조체 및 상기 제2 반도체 칩 구조체 중 적어도 어느 하나와 서로 동일한 크기를 가지는 것을 특징으로 하는 적층형 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제3 반도체 칩 구조체는, 제3 반도체 칩; 상기 제3 반도체 칩을 둘러싸는 제3 몰드층; 및 상기 제3 몰드층을 관통하는 제3 관통전극;을 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제3 반도체 칩은 상기 제1 반도체 칩 및 상기 제2 반도체 칩 중 적어도 어느 하나와 다른 크기를 가지는 것을 특징으로 하는 적층형 반도체 패키지.
  14. 제1 반도체 칩을 둘러싸는 제1 몰드층을 형성하는 단계;
    상기 제1 몰드층을 관통하는 제1 관통 전극을 형성하는 단계;
    상기 제1 몰드층 상에 상기 제1 관통 전극과 상기 제1 칩 패드를 전기적으로 연결하는 재배선 패턴을 형성하여 제1 반도체 칩 구조체를 형성하는 단계;
    상기 제1 반도체 칩 구조체 상에 제2 반도체 칩과 제2 관통 전극을 가지는 제2 반도체 칩 구조체를 적층하는 단계; 및
    상기 제1 반도체 칩 구조체의 상기 제1 관통 전극과 상기 제2 반도체 칩 구조체의 상기 제2 관통 전극을 전기적으로 연결하는 단계;
    를 포함하고,
    상기 제1 반도체 칩 구조체와 상기 제2 반도체 칩 구조체는 서로 동일한 크기를 가지는 적층형 반도체 패키지의 제조 방법.
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