CN112928077A - 一种多芯片异质集成封装单元及其制造方法、堆叠结构 - Google Patents

一种多芯片异质集成封装单元及其制造方法、堆叠结构 Download PDF

Info

Publication number
CN112928077A
CN112928077A CN202110076187.3A CN202110076187A CN112928077A CN 112928077 A CN112928077 A CN 112928077A CN 202110076187 A CN202110076187 A CN 202110076187A CN 112928077 A CN112928077 A CN 112928077A
Authority
CN
China
Prior art keywords
chip
active region
silicon substrate
metal wiring
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110076187.3A
Other languages
English (en)
Inventor
严阳阳
曹立强
王国军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Shanghai Xianfang Semiconductor Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Shanghai Xianfang Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd, Shanghai Xianfang Semiconductor Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN202110076187.3A priority Critical patent/CN112928077A/zh
Publication of CN112928077A publication Critical patent/CN112928077A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body

Abstract

本发明提供一种多芯片异质集成封装单元、堆叠结构及其制造方法。多芯片异质集成封装单元包括硅衬底、第一芯片和第二芯片。硅衬底包括有源区、芯片埋入腔有源区包含平行设置的第一有源区和第二有源区。芯片埋入腔设置在靠近第一有源区一侧和靠近第二有源区一侧。第一芯片和第二芯片分别倒装贴装在第一有源区的一侧的芯片埋入腔中和第二有源区的一侧的芯片埋入腔中；其中第一芯片和第二芯片是不同类型的芯片。本发明提供的多芯片异质集成封装单元，通过在同一硅衬底有源区两侧挖芯片埋入腔并埋入不同的芯片，在同一层中实现了异质芯片的集成，相比现有技术异质芯片需于不同层集成的形式，整体的厚度大大降低。

Description

一种多芯片异质集成封装单元及其制造方法、堆叠结构
技术领域
本发明涉及多芯片异质集成技术领域，具体涉及一种多芯片异质集成封装单元及其制造方法、堆叠结构。
背景技术
现有技术中，芯片的异质集成通常为通过单层封装的芯片多层堆叠，或由一芯片形成转接芯片，再将其他芯片接入转接芯片。如内嵌式晶圆级球栅阵列(eWLB)、埋入硅基板扇出型封装(eSiFO)等，对于多芯片异质集成封装，均存在特定技术缺陷。例如eWLB封装形式所能提供的I/O端口数量，受到限制，上限较低。并且，由晶圆塑封引起的芯片偏移、晶圆翘曲控制等，将进一步限制布线密度。eSiFO封装方案由于选用Si取代塑封料，芯片偏移、晶圆翘曲控制等得到显著改善，但是，该方案中芯片底部和硅衬底之间存在热界面材料，引入额外热阻，明显不利于芯片扇热，限制了其应用范围。
发明内容
因此，本发明提供一种多芯片异质集成封装单元、堆叠结构以及其制造方法，以解决现有技术中异质芯片集成堆叠的厚度问题。
本发明提供一种多芯片异质集成封装单元，包括：硅衬底，所述硅衬底包括：有第一有源区，所述有源区包含平行设置的第一有源区和第二有源区；芯片埋入腔，设置在靠近所述第一有源区一侧和靠近所述第二有源区一侧；第一芯片和第二芯片，所述第一芯片和所述第二芯片分别倒装贴装在所述第一有源区的一侧的芯片埋入腔和所述第二有源区的一侧的芯片埋入腔中；其中所述第一芯片和所述第二芯片是不同类型的芯片。
在本发明的一些实施例中，所述第一有源区和所述第二有源区之间、所述第一有源区靠近相邻的所述芯片埋入腔一侧和所述第二有源区靠近相邻的所述芯片埋入腔一侧设置有贯穿所述硅衬底的硅通孔。
在本发明的一些实施例中，所述硅衬底在有源区一侧表面形成有第一绝缘介质层和第一金属布线层，所述第一金属布线层在所述芯片埋入腔对应区域露出所述第一绝缘介质层，形成键合端；所述第一芯片和所述第二芯片正面分别形成有芯片键合凸点，所述第一芯片和所述第二芯片分别通过所述芯片键合凸点与所述键合端键合，电性连接所述第一金属布线层。
在本发明的一些实施例中，所述第一金属布线层与所述硅通孔、所述第一有源区、所述第二有源区电性连接；所述第一金属布线层在所述第一绝缘介质层相对所述硅衬底相反一侧的表面局部露出。
在本发明的一些实施例中，所述硅衬底在所述有源区相对一侧表面形成有第二绝缘介质层和第二金属布线层，所述第二金属布线层电性连接所述硅通孔，并在相反一侧的所述第二绝缘介质层表面局部露出。
在本发明的一些实施例中，所述第一绝缘介质层相对所述硅衬底相反一侧表面形成有若干单元键合凸点，所述单元键合凸点电性连接露出所述第一绝缘介质层表面的第一金属布线层。
本发明还提供一种多芯片异质集成封装堆叠结构，包含多个如上所述的多芯片异质集成封装单元；其中，相邻的所述多芯片异质集成封装单元的第一有源区和第二有源区相反对应设置。
本发明还提供一种多芯片异质集成封装单元制造方法，包含以下步骤：在硅衬底上形成有源区，有源区包含第一有源区和第二有源区；在所述第一有源区和所述第二有源区之间形成硅通孔，在所述第一有源区和所述第二有源区各自相对彼此靠外一侧分别形成硅通孔；分别在所述硅衬底上靠近所述第一有源区一侧和靠近所述第二有源区一侧形成贯穿所述硅衬底的芯片埋入腔；分别在所述芯片埋入腔中倒装贴装第一芯片和第二芯片；其中所述第一芯片和所述第二芯片是不同类型的芯片。
在本发明的一些实施例中，上述制造方法还包含以下步骤：在所述硅衬底形成有源区一侧表面形成第一金属布线层和第一绝缘介质层，所述第一金属布线层电性连接所述硅通孔、所述第一有源区和所述第二有源区；蚀刻芯片埋入腔位置处的第一绝缘介质层，使所述第一金属布线层露出，形成键合端；将正面分别形成有芯片键合凸点的所述第一芯片和所述第二芯片分别通过所述芯片键合凸点键合所述键合端，形成电性连接。
在本发明的一些实施例中，上述制造方法还包含以下步骤：在所述硅衬底的所述有源区相对一侧表面形成第二绝缘介质层和第二金属布线层，所述第二金属布线层电性连接所述硅通孔，并在相反一侧的所述第二绝缘介质层表面局部露出；在所述第一绝缘介质层相对所述硅衬底相反一侧表面形成若干单元键合凸点，所述单元键合凸点电性连接露出所述第一绝缘介质层表面的第一金属布线层。
本发明的技术方案，具有如下优点：
1.本发明提供的多芯片异质集成封装单元，通过在同一硅衬底有源区两侧挖芯片埋入腔并埋入不同的芯片，在同一层中实现了异质芯片的集成，相比现有技术异质芯片需于不同层集成的形式，整体的厚度大大降低。对于使用塑封层的技术，塑封层的热膨胀系数相对于Si、SiGe、GaAs等衬底的热膨胀系数差异较大，两者之间的不匹配是引起晶圆塑封后翘曲的一个主要原因。仿真和实验结果均表明，降低塑封层的体积占比，能够显著降低翘曲。传统eWLB方案中，多芯片是通过贴片贴装于支撑晶圆上，随后晶圆级塑封的。多芯片在贴装过程中，相邻芯片之间的间隙需要大于一定尺寸且多芯片在塑封过程中，会受到模流冲击影响而发生位置偏移。而本方案中，多芯片之间的间距可以根据光刻工艺精度进行调整，通过埋入腔确定多芯片之间的相对位置，降低塑封体积占比的同时，也降低了多芯片受到模流冲击影响。通过减少塑封层的使用，提升硅体积占比，提升了塑封层强度，并降低了翘曲。此外，在硅衬底上先制备埋入腔，并在埋入腔内倒装焊接裸芯片，封装厚度将由2层(约为芯片厚度+硅衬底厚度+键合层厚度)降低至1层(约为芯片厚度)，可显著降低封装结构厚度，更利于超薄封装。
2.本发明提供的多芯片异质集成封装堆叠结构，通过上述的多芯片异质集成封装单元堆叠，每一封装单元通过在同一硅衬底有源区两侧挖芯片埋入腔并埋入不同的芯片，在同一层中实现了异质芯片的集成，相比现有技术异质芯片需于不同层集成的形式，整体的厚度大大降低。对于使用塑封层的技术，塑封层的热膨胀系数相对于Si、SiGe、GaAs等衬底的热膨胀系数差异较大，两者之间的不匹配是引起晶圆塑封后翘曲的一个主要原因。仿真和实验结果均表明，降低塑封层的体积占比，能够显著降低翘曲。传统eWLB方案中，多芯片是通过贴片贴装于支撑晶圆上，随后晶圆级塑封的。多芯片在贴装过程中，相邻芯片之间的间隙需要大于一定尺寸且多芯片在塑封过程中，会受到模流冲击影响而发生位置偏移。而本方案中，多芯片之间的间距可以根据光刻工艺精度进行调整，通过埋入腔确定多芯片之间的相对位置，降低塑封体积占比的同时，也降低了多芯片受到模流冲击影响。通过减少塑封层的使用，提升硅体积占比，提升了塑封层强度，并降低了翘曲。此外，在硅衬底上先制备埋入腔，并在埋入腔内倒装焊接裸芯片，封装厚度将由2层(约为芯片厚度+硅衬底厚度+键合层厚度)降低至1 层(约为芯片厚度)，可显著降低封装结构厚度，更利于超薄封装。
3.本发明提供的多芯片异质集成封装单元的制造方法，通过在同一硅衬底有源区两侧挖芯片埋入腔并埋入不同的芯片，在同一层中实现了异质芯片的集成，通过在同一硅衬底有源区两侧挖芯片埋入腔并埋入不同的芯片，在同一层中实现了异质芯片的集成，相比现有技术异质芯片需于不同层集成的形式，整体的厚度大大降低。对于使用塑封层的技术，塑封层的热膨胀系数相对于Si、SiGe、GaAs等衬底的热膨胀系数差异较大，两者之间的不匹配是引起晶圆塑封后翘曲的一个主要原因。仿真和实验结果均表明，降低塑封层的体积占比，能够显著降低翘曲。传统eWLB方案中，多芯片是通过贴片贴装于支撑晶圆上，随后晶圆级塑封的。多芯片在贴装过程中，相邻芯片之间的间隙需要大于一定尺寸且多芯片在塑封过程中，会受到模流冲击影响而发生位置偏移。而本方案中，多芯片之间的间距可以根据光刻工艺精度进行调整，通过埋入腔确定多芯片之间的相对位置，降低塑封体积占比的同时，也降低了多芯片受到模流冲击影响。通过减少塑封层的使用，提升硅体积占比，提升了塑封层强度，并降低了翘曲。此外，在硅衬底上先制备埋入腔，并在埋入腔内倒装焊接裸芯片，封装厚度将由2 层(约为芯片厚度+硅衬底厚度+键合层厚度)降低至1层(约为芯片厚度)，可显著降低封装结构厚度，更利于超薄封装。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的一个实施例的多芯片异质集成封装单元的结构示意图；
图2为本发明的一个实施例的多芯片异质集成封装堆叠结构的结构示意图；
图3-图14为本发明的一个实施例中多芯片异质集成封装单元的制造过程中各阶段状态示意图；
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
本发明提供一种多芯片异质集成封装单元，参见图1以及图2-图14。图1 为本发明的一个实施例的多芯片异质集成封装单元的结构示意图。图3-图14 为本发明的一个实施例中多芯片异质集成封装单元的制造过程中各阶段状态示意图。如图1所示，本发明提供的多芯片异质集成封装单元1包括硅衬底11，该硅衬底11包括有源区和芯片埋入腔116。有源区包含平行设置的第一有源区111和第二有源区112；芯片埋入腔116设置在靠近第一有源区111 一侧和靠近第二有源区112一侧(参考图8)。多芯片异质集成封装单元还包括第一芯片114和第二芯片115。第一芯片114和第二芯片115分别倒装贴装在第一有源区111的一侧的芯片埋入腔116和第二有源区112的一侧的芯片埋入腔116中(参考图10)。其中第一芯片114和第二芯片115是不同类型的芯片。例如，第一芯片114和第二芯片115可以分别为记忆芯片(Memory)和高速缓冲存储器(Cache)，第一有源区111和第二有源区112可以分别为N+掺杂扩散区和P+掺杂扩散区。
在本发明的一些实施例中，第一有源区111和第二有源区112之间、第一有源区111靠近相邻的芯片埋入腔116一侧和第二有源区112靠近相邻的芯片埋入腔116一侧设置有贯穿硅衬底11的硅通孔113。上述三个硅通孔113为相同的硅通孔，其中填充的材料也均相同。
在本发明的一些实施例中，硅衬底11在有源区一侧表面形成有第一绝缘介质层122和第一金属布线层121。第一金属布线层121在芯片埋入腔116 对应区域露出第一绝缘介质层122，形成键合端1211。第一芯片114和第二芯片115正面分别形成有芯片键合凸点(图中未标号)，第一芯片114和第二芯片115分别通过芯片键合凸点与键合端1211键合，电性连接第一金属布线层1211。在一些具体的实施例中，芯片键合凸点上还贴附有非导电胶膜
(Non-Conductive-Film，NCF)，芯片键合凸点与键合端1211通过非导电胶膜(NCF)贴合。多个芯片键合凸点之间的芯片下空间117通过非导电胶膜 (NCF)填充。芯片与芯片埋入腔侧壁之间的空隙，通过塑封料层118填充密封。
在本发明的一些实施例中，第一金属布线层121与硅通孔113、第一有源区111、第二有源区112电性连接。第一金属布线层121在第一绝缘介质层 122相对硅衬底11相反一侧的表面局部露出。
在本发明的一些实施例中，硅衬底11在有源区相对一侧表面形成有第二绝缘介质层132和第二金属布线层131。第二金属布线层131电性连接硅通孔113，并在相反一侧的第二绝缘介质层132表面局部露出。
在本发明的一些实施例中，第一绝缘介质层122相对硅衬底11相反一侧表面形成有若干单元键合凸点14，这些单元键合凸点14电性连接露出第一绝缘介质层122表面的第一金属布线层121。
在本发明的一些实施例中，第一绝缘介质层122和第二绝缘介质层132 可以为相同或不同的绝缘介质。其中第二绝缘介质层优选为聚酰亚胺材质。
本发明提供的多芯片异质集成封装单元1，通过在同一硅衬底11有源区两侧挖芯片埋入腔116并埋入不同的芯片(第一芯片114、第二芯片115)，通过在同一硅衬底有源区两侧挖芯片埋入腔并埋入不同的芯片，在同一层中实现了异质芯片的集成，相比现有技术异质芯片需于不同层集成的形式，整体的厚度大大降低。对于使用塑封层的技术，塑封层的热膨胀系数相对于Si、SiGe、GaAs等衬底的热膨胀系数差异较大，两者之间的不匹配是引起晶圆塑封后翘曲的一个主要原因。仿真和实验结果均表明，降低塑封层的体积占比，能够显著降低翘曲。传统eWLB方案中，多芯片是通过贴片贴装于支撑晶圆上，随后晶圆级塑封的。多芯片在贴装过程中，相邻芯片之间的间隙需要大于一定尺寸且多芯片在塑封过程中，会受到模流冲击影响而发生位置偏移。而本方案中，多芯片之间的间距可以根据光刻工艺精度进行调整，通过埋入腔确定多芯片之间的相对位置，降低塑封体积占比的同时，也降低了多芯片受到模流冲击影响。通过减少塑封层的使用，提升硅体积占比，提升了塑封层强度，并降低了翘曲。此外，在硅衬底上先制备埋入腔，并在埋入腔内倒装焊接裸芯片，封装厚度将由2层(约为芯片厚度+硅衬底厚度+键合层厚度)降低至1层(约为芯片厚度)，可显著降低封装单元厚度，更利于超薄封装。
实施例2
本发明还提供一种多芯片异质集成封装单元制造方法，参见图3-图14。图3-图14为本发明的一个实施例中多芯片异质集成封装单元的制造过程中各阶段状态示意图。本发明的多芯片异质集成封装单元制造方法主要包含以下步骤：
在硅衬底11上形成有源区，有源区包含第一有源区111和第二有源区112 (图3)。可通过离子注入、扩散等工艺实现。
在第一有源区111和第二有源区112之间，以及在所述源区和所述第二有源区各自相对彼此靠外一侧分别形成硅通孔113(图4)。可利用深反应离子蚀刻、化学气相沉积、物理气相沉积、电镀、化学机械抛光等工艺实现。
分别在硅衬底11上靠述第一有源区111一侧和靠近第二有源区112一侧形成贯穿硅衬底11的芯片埋入腔116(图8)。可通过光刻、深反应离子蚀刻等工艺实现。
分别在芯片埋入腔116中倒装贴装第一芯片114和第二芯片115(图10)。
其中第一芯片114和第二芯片115是不同类型的芯片。
在本发明的一些实施例中，上述制造方法还包含以下步骤：
在硅衬底11形成有源区一侧表面形成第一金属布线层121和第一绝缘介质层122。第一金属布线层121电性连接硅通孔113、第一有源区111和第二有源区112(图5)。该步骤在形成芯片埋入腔的步骤之前进行。可通过高密度布线技术工艺实现。
蚀刻芯片埋入腔位置处的第一绝缘介质层122，使第一金属布线层露出 121，形成键合端1211(图9)。可通过反应离子蚀刻工艺实现。
将正面分别形成有芯片键合凸点的第一芯片114和第二芯片115分别通过芯片键合凸点键合键合端1211，形成电性连接(图10)。可先利用厚膜光刻、电镀、回流、湿法腐蚀等工艺，在待贴装芯片正面实现芯片键合凸点的制备，并在芯片键合凸点上进行非导电胶膜(NCF)贴附。随后，可利用倒装热压焊工艺实现芯片于芯片埋入腔116内倒装贴装。
在一些具体的实施例中，形成第一金属布线层121和第一绝缘介质层 122的步骤后还包括：
在第一绝缘介质层122相对硅衬底11相反一侧表面形成临时键合胶层 15，并贴合支撑晶圆16(图6)。
减薄硅衬底11，使硅通孔113露出硅衬底11表面，实现硅通孔113贯穿硅衬底11的结构(图7)。
在一些具体的实施例中，倒装贴装第一芯片114和第二芯片115的步骤之后还包括：
在硅衬底11表面涂布塑封料层118，塑封料层118渗入第一芯片114和第二芯片115与芯片埋入腔116的壁面之间的空隙，形成填充，实现密封(图11)。
去除硅衬底11表面的塑封料层118，使硅通孔113露出(图12)。可通过机械减薄抛光等工艺实现。
在本发明的一些实施例中，上述制造方法还包含以下步骤：
在硅衬底11的有源区相对一侧表面形成第二绝缘介质层132和第二金属布线层131。第二金属布线层131电性连接硅通孔113，并在相反一侧的第二绝缘介质层132表面局部露出(图13)。
在所述第一绝缘介质层122相对硅衬底11相反一侧表面形成若干单元键合凸点，单元键合凸点电性连接露出第一绝缘介质层122表面的第一金属布线层121(图14)。
在一些具体的实施例中，形成单元键合凸点的步骤前还包括：
去除支撑晶圆16和临时键合胶层15。
在一些具体的实施例中，还包括以下步骤：在单元键合凸点表面真空贴附非导电胶膜(NCF)。。
最终，对多芯片异质集成封装单元进行划片。
本发明提供的多芯片异质集成封装单元的制造方法，通过在同一硅衬底有源区两侧挖芯片埋入腔并埋入不同的芯片，在同一层中实现了异质芯片的集成，通过在同一硅衬底有源区两侧挖芯片埋入腔并埋入不同的芯片，在同一层中实现了异质芯片的集成，相比现有技术异质芯片需于不同层集成的形式，整体的厚度大大降低。对于使用塑封层的技术，塑封层的热膨胀系数相对于Si、SiGe、GaAs等衬底的热膨胀系数差异较大，两者之间的不匹配是引起晶圆塑封后翘曲的一个主要原因。仿真和实验结果均表明，降低塑封层的体积占比，能够显著降低翘曲。传统eWLB方案中，多芯片是通过贴片贴装于支撑晶圆上，随后晶圆级塑封的。多芯片在贴装过程中，相邻芯片之间的间隙需要大于一定尺寸且多芯片在塑封过程中，会受到模流冲击影响而发生位置偏移。而本方案中，多芯片之间的间距可以根据光刻工艺精度进行调整，通过埋入腔确定多芯片之间的相对位置，降低塑封体积占比的同时，也降低了多芯片受到模流冲击影响。通过减少塑封层的使用，提升硅体积占比，提升了塑封层强度，并降低了翘曲。此外，在硅衬底上先制备埋入腔，并在埋入腔内倒装焊接裸芯片，封装厚度将由2层(约为芯片厚度+硅衬底厚度+键合层厚度)降低至1层(约为芯片厚度)，可显著降低封装结构厚度，更利于超薄封装。
实施例3
本发明还提供一种多芯片异质集成封装堆叠结构，参见图2，图2为本发明的一个实施例的多芯片异质集成封装堆叠结构的结构示意图。如图2本发明提供的多芯片异质集成封装堆叠结构2，包含多个如上述实施例1中提供的多芯片异质集成封装单元1。其中，相邻的多芯片异质集成封装单元1 的第一有源区111和第二有源区112相反对应设置。如图2所示，图2给出两个多芯片异质集成封装单元1堆叠封装的结构示例，上方的多芯片异质集成封装单元1中的第一有源区111位置对应下方的多芯片异质集成封装单元1中的第二有源区112的位置，上方的多芯片异质集成封装单元1中的第二有源区112位置对应下方的多芯片异质集成封装单元1中第一有源区111的位置。相邻的两个多芯片异质集成封装单元1通过其中一个的单元键合凸点14与另一个的第二金属布线层131露出第二绝缘介质层132表面的部分键合，形成多个多芯片异质集成封装单元1的堆叠。相邻的多芯片异质集成封装单元 1之间的空隙，即单元键合凸点14之间的空间，由非导电胶膜(NCF)或底料填充。
本发明提供的多芯片异质集成封装堆叠结构2，通过上述的多芯片异质集成封装单元1堆叠键合，可在每一单层中均实现同层集成异质芯片，每一多芯片异质集成封装单元1通过在同一硅衬底有源区两侧挖芯片埋入腔并埋入不同的芯片，在同一层中实现了异质芯片的集成，相比现有技术异质芯片需于不同层集成的形式，整体的厚度大大降低。对于使用塑封层的技术，塑封层的热膨胀系数相对于Si、SiGe、GaAs等衬底的热膨胀系数差异较大，两者之间的不匹配是引起晶圆塑封后翘曲的一个主要原因。仿真和实验结果均表明，降低塑封层的体积占比，能够显著降低翘曲。传统eWLB 方案中，多芯片是通过贴片贴装于支撑晶圆上，随后晶圆级塑封的。多芯片在贴装过程中，相邻芯片之间的间隙需要大于一定尺寸且多芯片在塑封过程中，会受到模流冲击影响而发生位置偏移。而本方案中，多芯片之间的间距可以根据光刻工艺精度进行调整，通过埋入腔确定多芯片之间的相对位置，降低塑封体积占比的同时，也降低了多芯片受到模流冲击影响。通过减少塑封层的使用，提升硅体积占比，提升了塑封层强度，并降低了翘曲。此外，在硅衬底上先制备埋入腔，并在埋入腔内倒装焊接裸芯片，封装厚度将由两层(约为芯片厚度+硅衬底厚度+键合层厚度)降低至一层(约为芯片厚度)，可显著降低封装堆叠结构厚度，更利于超薄封装。
本发明已通过实施例说明如上，相信本领域技术人员已可通过上述实施例了解本发明。显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种多芯片异质集成封装单元，其特征在于，包括：
硅衬底，所述硅衬底包括：
有源区，所述有源区包含平行设置的第一有源区和第二有源区；
芯片埋入腔，设置在靠近所述第一有源区一侧和靠近所述第二有源区一侧；
第一芯片和第二芯片，所述第一芯片和所述第二芯片分别倒装贴装在所述第一有源区的一侧的芯片埋入腔和所述第二有源区的一侧的芯片埋入腔中；
其中所述第一芯片和所述第二芯片是不同类型的芯片。
2.根据权利要求1所述的多芯片异质集成封装单元，其特征在于，
所述第一有源区和所述第二有源区之间、所述第一有源区靠近相邻的所述芯片埋入腔一侧和所述第二有源区靠近相邻的所述芯片埋入腔一侧设置有贯穿所述硅衬底的硅通孔。
3.根据权利要求2所述的多芯片异质集成封装单元，其特征在于，
所述硅衬底在有源区一侧表面形成有第一绝缘介质层和第一金属布线层，所述第一金属布线层在所述芯片埋入腔对应区域露出所述第一绝缘介质层，形成键合端；
所述第一芯片和所述第二芯片正面分别形成有芯片键合凸点，所述第一芯片和所述第二芯片分别通过所述芯片键合凸点与所述键合端键合，电性连接所述第一金属布线层。
4.根据权利要求3所述的多芯片异质集成封装单元，其特征在于，
所述第一金属布线层与所述硅通孔、所述第一有源区、所述第二有源区电性连接；所述第一金属布线层在所述第一绝缘介质层相对所述硅衬底相反一侧的表面局部露出。
5.根据权利要求2所述的多芯片异质集成封装单元，其特征在于，
所述硅衬底在所述有源区相对一侧表面形成有第二绝缘介质层和第二金属布线层，所述第二金属布线层电性连接所述硅通孔，并在相反一侧的所述第二绝缘介质层表面局部露出。
6.根据权利要求3或4所述的多芯片异质集成封装单元，其特征在于，
所述第一绝缘介质层相对所述硅衬底相反一侧表面形成有若干单元键合凸点，所述单元键合凸点电性连接露出所述第一绝缘介质层表面的第一金属布线层。
7.一种多芯片异质集成封装单元制造方法，其特征在于，包含以下步骤：
在硅衬底上形成有第一有源区，有源区包含第一有源区和第二有源区；
在所述第一有源区和所述第二有源区之间以及在所述第一有源区和所述第二有源区各自相对彼此靠外一侧分别形成硅通孔；
分别在所述硅衬底上靠近所述第一有源区一侧和靠近所述第二有源区一侧形成贯穿所述硅衬底的芯片埋入腔；
分别在所述芯片埋入腔中倒装贴装第一芯片和第二芯片；
其中所述第一芯片和所述第二芯片是不同类型的芯片。
8.根据权利要求7所述的多芯片异质集成封装单元制造方法，其特征在于，还包含以下步骤：
在所述硅衬底形成有源区一侧表面形成第一金属布线层和第一绝缘介质层，所述第一金属布线层电性连接所述硅通孔、所述第一有源区和所述第二有源区；
蚀刻芯片埋入腔位置处的第一绝缘介质层，使所述第一金属布线层露出，形成键合端；
将正面分别形成有芯片键合凸点的所述第一芯片和所述第二芯片分别通过所述芯片键合凸点键合所述键合端，形成电性连接。
9.根据权利要求8所述的多芯片异质集成封装单元制造方法，其特征在于，还包含以下步骤：
在所述硅衬底的所述有源区相对一侧表面形成第二绝缘介质层和第二金属布线层，所述第二金属布线层电性连接所述硅通孔，并在相反一侧的所述第二绝缘介质层表面局部露出；
在所述第二绝缘介质层相对所述硅衬底相反一侧表面形成若干单元键合凸点，所述单元键合凸点电性连接露出所述第二绝缘介质层表面的第二金属布线层。
10.一种多芯片异质集成封装堆叠结构，其特征在于，包含多个如权利要求1-6中任一项所述的多芯片异质集成封装单元；
其中，相邻的所述多芯片异质集成封装单元的第一有源区和第二有源区相反对应设置。
CN202110076187.3A 2021-01-20 2021-01-20 一种多芯片异质集成封装单元及其制造方法、堆叠结构 Pending CN112928077A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110076187.3A CN112928077A (zh) 2021-01-20 2021-01-20 一种多芯片异质集成封装单元及其制造方法、堆叠结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110076187.3A CN112928077A (zh) 2021-01-20 2021-01-20 一种多芯片异质集成封装单元及其制造方法、堆叠结构

Publications (1)

Publication Number Publication Date
CN112928077A true CN112928077A (zh) 2021-06-08

Family

ID=76164903

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110076187.3A Pending CN112928077A (zh) 2021-01-20 2021-01-20 一种多芯片异质集成封装单元及其制造方法、堆叠结构

Country Status (1)

Country Link
CN (1) CN112928077A (zh)

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2818804A1 (fr) * 2000-12-21 2002-06-28 Thomson Csf Procede de realisation d'un module multi-composants enterres et module obtenu par ce procede
US20040188811A1 (en) * 2003-03-24 2004-09-30 Intel Corporation Circuit package apparatus, systems, and methods
FR2857157A1 (fr) * 2003-07-01 2005-01-07 3D Plus Sa Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant
US20090032914A1 (en) * 2005-12-29 2009-02-05 Wavenics Inc. Three-dimensional package module, method of fabricating the same, and method of fabricating passive device applied to the three-dimensional package module
US20090051012A1 (en) * 2007-08-24 2009-02-26 Honda Motor Co., Ltd. Through-hole interconnection structure for semiconductor wafer
US20090152715A1 (en) * 2007-12-14 2009-06-18 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Interconnect Structure for Encapsulated Die Having Pre-applied Protective Layer
US20120018895A1 (en) * 2010-07-23 2012-01-26 Tessera Research Llc Active chip on carrier or laminated chip having microelectronic element embedded therein
US20130343022A1 (en) * 2012-06-25 2013-12-26 Chuan Hu Single layer low cost wafer level packaging for sff sip
US20140353823A1 (en) * 2011-12-29 2014-12-04 Nepes Co., Ltd. Semiconductor package and method of manufacturing the same
TW201804542A (zh) * 2016-07-22 2018-02-01 聯發科技股份有限公司 半導體封裝結構
CN109616425A (zh) * 2017-09-29 2019-04-12 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111312697A (zh) * 2020-02-28 2020-06-19 西安微电子技术研究所 一种三维堆叠集成结构及其多芯片集成结构和制备方法
CN111554647A (zh) * 2020-05-19 2020-08-18 上海先方半导体有限公司 一种晶圆级芯片结构、多芯片堆叠互连结构及制备方法
CN112038242A (zh) * 2020-09-10 2020-12-04 华进半导体封装先导技术研发中心有限公司 先重布线扇出型封装方法及结构
US20200395313A1 (en) * 2019-06-11 2020-12-17 Intel Corporation Heterogeneous nested interposer package for ic chips

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2818804A1 (fr) * 2000-12-21 2002-06-28 Thomson Csf Procede de realisation d'un module multi-composants enterres et module obtenu par ce procede
US20040188811A1 (en) * 2003-03-24 2004-09-30 Intel Corporation Circuit package apparatus, systems, and methods
FR2857157A1 (fr) * 2003-07-01 2005-01-07 3D Plus Sa Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant
US20090032914A1 (en) * 2005-12-29 2009-02-05 Wavenics Inc. Three-dimensional package module, method of fabricating the same, and method of fabricating passive device applied to the three-dimensional package module
US20090051012A1 (en) * 2007-08-24 2009-02-26 Honda Motor Co., Ltd. Through-hole interconnection structure for semiconductor wafer
US20090152715A1 (en) * 2007-12-14 2009-06-18 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Interconnect Structure for Encapsulated Die Having Pre-applied Protective Layer
US20120018895A1 (en) * 2010-07-23 2012-01-26 Tessera Research Llc Active chip on carrier or laminated chip having microelectronic element embedded therein
US20140353823A1 (en) * 2011-12-29 2014-12-04 Nepes Co., Ltd. Semiconductor package and method of manufacturing the same
US20130343022A1 (en) * 2012-06-25 2013-12-26 Chuan Hu Single layer low cost wafer level packaging for sff sip
TW201804542A (zh) * 2016-07-22 2018-02-01 聯發科技股份有限公司 半導體封裝結構
CN109616425A (zh) * 2017-09-29 2019-04-12 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20200395313A1 (en) * 2019-06-11 2020-12-17 Intel Corporation Heterogeneous nested interposer package for ic chips
CN111312697A (zh) * 2020-02-28 2020-06-19 西安微电子技术研究所 一种三维堆叠集成结构及其多芯片集成结构和制备方法
CN111554647A (zh) * 2020-05-19 2020-08-18 上海先方半导体有限公司 一种晶圆级芯片结构、多芯片堆叠互连结构及制备方法
CN112038242A (zh) * 2020-09-10 2020-12-04 华进半导体封装先导技术研发中心有限公司 先重布线扇出型封装方法及结构

Similar Documents

Publication Publication Date Title
TWI781061B (zh) 形成微電子組件的方法
JP4441328B2 (ja) 半導体装置及びその製造方法
US8567051B2 (en) Process for the vertical interconnection of 3D electronic modules by vias
US7919844B2 (en) Tier structure with tier frame having a feedthrough structure
US8367472B2 (en) Method of fabricating a 3-D device
US8466542B2 (en) Stacked microelectronic assemblies having vias extending through bond pads
WO2019179184A1 (zh) 一种封装结构及其制作方法、电子设备
KR100826979B1 (ko) 스택 패키지 및 그 제조방법
US8034713B2 (en) Method for stacking and interconnecting integrated circuits
EP4266369A1 (en) Three-dimensional memory device and manufacturing method therefor, and three-dimensional memory
US7897509B2 (en) Semiconductor wafer and method of manufacturing the same and method of manufacturing semiconductor device
US20110170266A1 (en) 4d device process and structure
TW201603235A (zh) 具有加強框的積體電路組件及製造方法
JP2006019433A (ja) 半導体装置およびその製造方法
US20100291735A1 (en) Stackable semiconductor chip layer comprising prefabricated trench interconnect vias
TWI710033B (zh) 包含增強結構之重新分佈層及相關之半導體裝置封裝、系統及方法
JP2010074194A (ja) 半導体装置およびその製造方法
CN110517992B (zh) 一种扇出芯片封装结构及封装方法
JP5171726B2 (ja) 半導体装置
CN112928077A (zh) 一种多芯片异质集成封装单元及其制造方法、堆叠结构
US8039306B2 (en) 3D integration of vertical components in reconstituted substrates
WO2022000438A1 (zh) 一种dram芯片三维集成系统及其制备方法
CN114203690A (zh) 扇出式堆叠芯片的封装方法及封装结构
CN114883251A (zh) 一种直孔硅通孔的介质层填充方法
CN112071761A (zh) 一种埋入基板芯片系统三维封装方法及结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination