JPH06216191A - フリップチップボンディング方法 - Google Patents
フリップチップボンディング方法Info
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- JPH06216191A JPH06216191A JP751093A JP751093A JPH06216191A JP H06216191 A JPH06216191 A JP H06216191A JP 751093 A JP751093 A JP 751093A JP 751093 A JP751093 A JP 751093A JP H06216191 A JPH06216191 A JP H06216191A
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- chip
- substrate
- semiconductor chip
- inner lead
- bonding method
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】製品組立完了前に半導体チップを動作確認する
ことが可能なフリップチップボンディング方法を提供す
ることにある。 【構成】インナリ−ド５…を有するＴＡＢテ−プ３にバ
ンプ２…を有するＩＣチップ１をインナリ−ドボンディ
ングする第１の工程と、インナリ−ド５…のＩＣチップ
１の近傍に位置する部位を切断してＩＣチップ１を、バ
ンプ２…と接合されたインナリ−ド切片１３…を付けて
ＴＡＢテ−プ３から切離す第２の工程と、ＩＣチップ１
を基板１６に載置しインナリ−ド切片１３…を基板１６
の電極１５…に接合してＩＣチップ１をフリップチップ
ボンディングする第３の工程とを具備した。
ことが可能なフリップチップボンディング方法を提供す
ることにある。 【構成】インナリ−ド５…を有するＴＡＢテ−プ３にバ
ンプ２…を有するＩＣチップ１をインナリ−ドボンディ
ングする第１の工程と、インナリ−ド５…のＩＣチップ
１の近傍に位置する部位を切断してＩＣチップ１を、バ
ンプ２…と接合されたインナリ−ド切片１３…を付けて
ＴＡＢテ−プ３から切離す第２の工程と、ＩＣチップ１
を基板１６に載置しインナリ−ド切片１３…を基板１６
の電極１５…に接合してＩＣチップ１をフリップチップ
ボンディングする第３の工程とを具備した。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ＩＣチップ等
の半導体チップをベア状態のまま基板に実装するフリッ
プチップボンディング方法に関する。
の半導体チップをベア状態のまま基板に実装するフリッ
プチップボンディング方法に関する。
【０００２】
【従来の技術】一般に、ＩＣチップ等の半導体チップを
基板に実装する方法の１つとして、半導体チップをベア
状態のまま直接基板に実装するフリップチップボンディ
ング方法が知られている。
基板に実装する方法の１つとして、半導体チップをベア
状態のまま直接基板に実装するフリップチップボンディ
ング方法が知られている。
【０００３】つまり、このフリップチップボンディング
方法においては、半導体チップのＡｌ電極上にバンプ
（金属突起）が設けられ、このバンプが基板上の電極に
接合される。さらに、素子が形成されたチップ表面は基
板の電極面と対向する。そして、バンプの材料としてＡ
ｕ、Ｃｕ、或いは、はんだ等が採用され、基板電極の材
料としてＡｌ、ＩＴＯ、Ａｕ、或いは、はんだ等が採用
される。また、上述の各材料が他の種類の材料にコ−テ
ィングされる場合もある。さらに、フリップチップボン
ディング方法の具体例を以下に説明する。
方法においては、半導体チップのＡｌ電極上にバンプ
（金属突起）が設けられ、このバンプが基板上の電極に
接合される。さらに、素子が形成されたチップ表面は基
板の電極面と対向する。そして、バンプの材料としてＡ
ｕ、Ｃｕ、或いは、はんだ等が採用され、基板電極の材
料としてＡｌ、ＩＴＯ、Ａｕ、或いは、はんだ等が採用
される。また、上述の各材料が他の種類の材料にコ−テ
ィングされる場合もある。さらに、フリップチップボン
ディング方法の具体例を以下に説明する。
【０００４】まず、半導体チップのＡｌ電極に金属薄膜
が、スパッタリングや蒸着等の方法により、２、３層形
成される。そして、この金属薄膜の上にＡｕバンプ又は
Ｃｕバンプが形成される。
が、スパッタリングや蒸着等の方法により、２、３層形
成される。そして、この金属薄膜の上にＡｕバンプ又は
Ｃｕバンプが形成される。
【０００５】基板の電極にははんだペ−ストが印刷され
る。さらに、半導体チップのバンプと基板の電極とが位
置合せされ、半導体チップが基板に載置される。この
後、半導体チップを載置した基板が炉に通され、基板の
電極に供給されたはんだが溶融して、半導体チップが基
板に実装される。
る。さらに、半導体チップのバンプと基板の電極とが位
置合せされ、半導体チップが基板に載置される。この
後、半導体チップを載置した基板が炉に通され、基板の
電極に供給されたはんだが溶融して、半導体チップが基
板に実装される。
【０００６】この他にＡｕバンプ、或いは、Ｃｕバンプ
が形成された半導体チップを局部加熱し、接合部に供給
されたはんだを溶かして半導体チップを実装する方法も
ある。
が形成された半導体チップを局部加熱し、接合部に供給
されたはんだを溶かして半導体チップを実装する方法も
ある。
【０００７】
【発明が解決しようとする課題】ところで、各種の半導
体装置の製造の際には、半導体素子に通電して初期特性
を検査する電気テストが行われる。そして、上述のフリ
ップチップボンディング方法においては、半導体チップ
にバンプが形成されたのち、バンプに電気テスト用プロ
−ブが直に当接される。また、半導体装置の試験方法と
して、高温雰囲気中で電気テストを実施するバ−ンイン
テスト（動作試験）がある。
体装置の製造の際には、半導体素子に通電して初期特性
を検査する電気テストが行われる。そして、上述のフリ
ップチップボンディング方法においては、半導体チップ
にバンプが形成されたのち、バンプに電気テスト用プロ
−ブが直に当接される。また、半導体装置の試験方法と
して、高温雰囲気中で電気テストを実施するバ−ンイン
テスト（動作試験）がある。
【０００８】前述のような従来のフリップチップボンデ
ィング方法においては、バンプ形成直後の段階で電気テ
ストにより不良チップを判別して排出することは可能で
あるが、完全に不良チップを除去することはできない。
勿論、チップ単体で動作試験を行うことはできなかっ
た。
ィング方法においては、バンプ形成直後の段階で電気テ
ストにより不良チップを判別して排出することは可能で
あるが、完全に不良チップを除去することはできない。
勿論、チップ単体で動作試験を行うことはできなかっ
た。
【０００９】そして、従来のフリップチップボンディン
グ方法においては不良チップの混入を避けることが難し
く、各種の製品に組込まれた後に行われるバ−ンインテ
ストにおいて不良と判別される半導体チップが高い確率
で存在していた。
グ方法においては不良チップの混入を避けることが難し
く、各種の製品に組込まれた後に行われるバ−ンインテ
ストにおいて不良と判別される半導体チップが高い確率
で存在していた。
【００１０】したがって、半導体チップを基板に実装す
る前の段階において電気テスト及びバ−ンインテストす
ることが可能なフリップチップボンディング方法が望ま
れていた。また、動作確認の後に不良チップを取除き別
の半導体チップを接合し直して半導体チップをリペアす
ることが可能なフリップチップボンディング方法が望ま
れていた。
る前の段階において電気テスト及びバ−ンインテストす
ることが可能なフリップチップボンディング方法が望ま
れていた。また、動作確認の後に不良チップを取除き別
の半導体チップを接合し直して半導体チップをリペアす
ることが可能なフリップチップボンディング方法が望ま
れていた。
【００１１】本発明の目的とするところは、半導体チッ
プを基板に実装する前に動作確認することが可能である
とともに、不良半導体チップを排除し、良品チップのみ
を接合可能なフリップチップボンディング方法を提供す
ることにある。
プを基板に実装する前に動作確認することが可能である
とともに、不良半導体チップを排除し、良品チップのみ
を接合可能なフリップチップボンディング方法を提供す
ることにある。
【００１２】
【課題を解決するための手段および作用】上記目的を達
成するために本発明は、インナリ−ドを有するＴＡＢテ
−プにバンプを有する半導体チップをインナリ−ドボン
ディングする第１の工程と、インナリ−ドの半導体チッ
プの近傍に位置する部位を切断して半導体チップを、バ
ンプと接合されたインナリ−ド切片を付けてＴＡＢテ−
プから切離す第２の工程と、半導体チップを基板に載置
しインナリ−ド切片を基板の電極に接合して半導体チッ
プをフリップチップボンディングする第３の工程とを具
備したことにある。
成するために本発明は、インナリ−ドを有するＴＡＢテ
−プにバンプを有する半導体チップをインナリ−ドボン
ディングする第１の工程と、インナリ−ドの半導体チッ
プの近傍に位置する部位を切断して半導体チップを、バ
ンプと接合されたインナリ−ド切片を付けてＴＡＢテ−
プから切離す第２の工程と、半導体チップを基板に載置
しインナリ−ド切片を基板の電極に接合して半導体チッ
プをフリップチップボンディングする第３の工程とを具
備したことにある。
【００１３】こうすることによって本発明は、半導体チ
ップを基板に実装する前に動作確認できるとともに、不
良半導体チップを排除し、良品チップのみを接合できる
ようにしたことにある。
ップを基板に実装する前に動作確認できるとともに、不
良半導体チップを排除し、良品チップのみを接合できる
ようにしたことにある。
【００１４】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１５】図１および図２は本発明の一実施例を示す
もので、図１中の（ａ）〜（ｃ）、および、図２中の
（ｄ）〜（ｅ−１）はフリップチップボンディング方法
の各工程を順に表している。
もので、図１中の（ａ）〜（ｃ）、および、図２中の
（ｄ）〜（ｅ−１）はフリップチップボンディング方法
の各工程を順に表している。
【００１６】図１（ａ）中の符号１は半導体チップとし
てのＩＣチップであり、このＩＣチップ１の素子形成面
には複数のバンプ２…（金属突起）が設けられている。
バンプ２…は、ＩＣチップ１に形成された各Ａｌ電極上
に形成されており、例えば素子形成面の縁部に沿って配
設されている。
てのＩＣチップであり、このＩＣチップ１の素子形成面
には複数のバンプ２…（金属突起）が設けられている。
バンプ２…は、ＩＣチップ１に形成された各Ａｌ電極上
に形成されており、例えば素子形成面の縁部に沿って配
設されている。
【００１７】さらに、このフリップチップボンディング
方法においてはＴＡＢテ−プ３が利用される。このＴＡ
Ｂテ−プ３はＴＡＢ(Tape Automated Bonding)技術に用
いられるものと同様のものである。そして、ＴＡＢテ−
プ３は絶縁性のフィルム４の表面に複数のインナリ−ド
５…を有する回路パタ−ンを形成されており、インナリ
−ド５…の先端部をフィルム４に開口したチップ装着孔
６の中央側へ向けて突出させている。
方法においてはＴＡＢテ−プ３が利用される。このＴＡ
Ｂテ−プ３はＴＡＢ(Tape Automated Bonding)技術に用
いられるものと同様のものである。そして、ＴＡＢテ−
プ３は絶縁性のフィルム４の表面に複数のインナリ−ド
５…を有する回路パタ−ンを形成されており、インナリ
−ド５…の先端部をフィルム４に開口したチップ装着孔
６の中央側へ向けて突出させている。
【００１８】インナリ−ド５…の先端部はＩＣチップ１
に突設されたバンプ２…と対応する位置関係にある。ま
た、インナリ−ド５…は、例えば図４に示すように矩形
状に拡がるテストパッド７…を、その基端側に一体に形
成されている。さらに、テストパッド７…はチップ装着
孔６の外側に位置し、規則的に並んでいる。
に突設されたバンプ２…と対応する位置関係にある。ま
た、インナリ−ド５…は、例えば図４に示すように矩形
状に拡がるテストパッド７…を、その基端側に一体に形
成されている。さらに、テストパッド７…はチップ装着
孔６の外側に位置し、規則的に並んでいる。
【００１９】まず、図１（ａ）に示すように、ＩＣチッ
プ１がＴＡＢテ−プ３に対向し、バンプ２…とインナリ
−ド５…の先端部とが位置合せされる。図１（ｂ）に示
すようにＩＣチップ１はボンディングステ−ジ８に載置
されており、ＴＡＢテ−プ３に下方から対向している。
プ１がＴＡＢテ−プ３に対向し、バンプ２…とインナリ
−ド５…の先端部とが位置合せされる。図１（ｂ）に示
すようにＩＣチップ１はボンディングステ−ジ８に載置
されており、ＴＡＢテ−プ３に下方から対向している。
【００２０】加熱ツ−ル９がＴＡＢテ−プ３に向って下
降し、チップ装着孔６に入込んでインナリ−ド５…の先
端部に接する。そして、加熱ツ−ル９がインナリ−ド５
…を加熱しながらＩＣチップ１に向けて押圧し、互いに
対応するインナリ−ド５…とバンプ２…とを一括に接合
する。そして、ＩＣチップ１がインナリ−ドボンディン
グされ、ＩＣチップ１付きのＴＡＢテ−プ３が形成され
る。
降し、チップ装着孔６に入込んでインナリ−ド５…の先
端部に接する。そして、加熱ツ−ル９がインナリ−ド５
…を加熱しながらＩＣチップ１に向けて押圧し、互いに
対応するインナリ−ド５…とバンプ２…とを一括に接合
する。そして、ＩＣチップ１がインナリ−ドボンディン
グされ、ＩＣチップ１付きのＴＡＢテ−プ３が形成され
る。
【００２１】上述のようにＩＣチップ１がＴＡＢテ−プ
３に装着されたのち、各インナリ−ド５…のテストパッ
ド７…に電気テスト用プロ−ブが当てられる。そして、
ＩＣチップ１の電気テストが行われてＩＣチップ１の初
期特性が調べられ、良品・不良品が判別される。また、
ＩＣチップ１をバ−ンインテストしてＩＣチップ１の動
作確認を行うことも可能である。
３に装着されたのち、各インナリ−ド５…のテストパッ
ド７…に電気テスト用プロ−ブが当てられる。そして、
ＩＣチップ１の電気テストが行われてＩＣチップ１の初
期特性が調べられ、良品・不良品が判別される。また、
ＩＣチップ１をバ−ンインテストしてＩＣチップ１の動
作確認を行うことも可能である。
【００２２】つぎに、良品であると判別されたＩＣチッ
プ１が、図１（ｃ）に示すよう打抜かれ、図２（ｄ）に
示すようにＴＡＢテ−プ３から切離される。この際、Ｉ
Ｃチップ１はＴＡＢテ−プ３に装着されたままダイ１０
の上に載せられるとともに、吸着ノズル１１の先端に吸
着されている。そして、上記ダイ１０と、吸着ノズル１
１を同軸的に覆った中空なポンチ１２とが組合わされ、
ポンチ１２がＩＣチップ１を覆い隠しながらインナリ−
ド５…を切断する。
プ１が、図１（ｃ）に示すよう打抜かれ、図２（ｄ）に
示すようにＴＡＢテ−プ３から切離される。この際、Ｉ
Ｃチップ１はＴＡＢテ−プ３に装着されたままダイ１０
の上に載せられるとともに、吸着ノズル１１の先端に吸
着されている。そして、上記ダイ１０と、吸着ノズル１
１を同軸的に覆った中空なポンチ１２とが組合わされ、
ポンチ１２がＩＣチップ１を覆い隠しながらインナリ−
ド５…を切断する。
【００２３】ＩＣチップ１の切離しはＩＣチップ１の周
辺に沿って行われ、切断位置はＩＣチップ１の近傍の部
位に設定される。そして、インナリ−ド５…は先端部を
切断され、ＩＣチップ１と一体にＴＡＢテ−プ３から切
離される。以下では、インナリ−ド５…のＩＣチップ１
とともに切離された部分をインナリ−ド切片１３…と称
する。
辺に沿って行われ、切断位置はＩＣチップ１の近傍の部
位に設定される。そして、インナリ−ド５…は先端部を
切断され、ＩＣチップ１と一体にＴＡＢテ−プ３から切
離される。以下では、インナリ−ド５…のＩＣチップ１
とともに切離された部分をインナリ−ド切片１３…と称
する。
【００２４】図２（ｄ）に示すようにインナリ−ド切片
１３…は、ＩＣチップ１の側方へ幾分突出している。さ
らに、インナリ−ド切片１３…の突出量は切離し時の切
断位置により決まる。そして、切断位置がＩＣチップ１
に近ければインナリ−ド切片１３…の突出量は小とな
り、遠ければ突出量は大となる。
１３…は、ＩＣチップ１の側方へ幾分突出している。さ
らに、インナリ−ド切片１３…の突出量は切離し時の切
断位置により決まる。そして、切断位置がＩＣチップ１
に近ければインナリ−ド切片１３…の突出量は小とな
り、遠ければ突出量は大となる。
【００２５】ポンチ１２がダイ１０から離れ、ＴＡＢテ
−プ３から切離されたＩＣチップ１が吸着ノズル１１に
より吸着されたまま搬送される。図２（ｅ−１）に示す
ようにＩＣチップ１は、回路パタ−ン１４とＩＣチップ
実装用の電極１５…が形成された基板１６の上方に達す
る。基板１６の電極１５…には、予めはんだペ−ストが
塗布されている。
−プ３から切離されたＩＣチップ１が吸着ノズル１１に
より吸着されたまま搬送される。図２（ｅ−１）に示す
ようにＩＣチップ１は、回路パタ−ン１４とＩＣチップ
実装用の電極１５…が形成された基板１６の上方に達す
る。基板１６の電極１５…には、予めはんだペ−ストが
塗布されている。
【００２６】ＩＣチップ１のインナリ−ド切片１３…と
基板１６の電極１５…とが位置合せされたのち、ＩＣチ
ップ１が基板１６に載置される。そして、ＩＣチップ１
が、はんだペ−ストを介して基板１６に仮固定される。
基板１６の電極１５…とが位置合せされたのち、ＩＣチ
ップ１が基板１６に載置される。そして、ＩＣチップ１
が、はんだペ−ストを介して基板１６に仮固定される。
【００２７】ＩＣチップ１を載置した基板１６が、図２
（ｅ−１）に示すように加熱炉に通され、はんだ１７が
溶かされて、インナリ−ド切片１３…が基板１６の電極
１５…にはんだ付けされる。
（ｅ−１）に示すように加熱炉に通され、はんだ１７が
溶かされて、インナリ−ド切片１３…が基板１６の電極
１５…にはんだ付けされる。
【００２８】この他に、例えば図３（ｅ−２）に示すよ
うに、加熱ツ−ル１８によりＩＣチップ１を局部加熱し
てインナリ−ド切片１３…を電極１５…にはんだ付けし
てもよい。いずれにしても、バンプに接続されたリ−ド
切片１３がバンプ直下部で電極１５に接続されているこ
とが重要である。
うに、加熱ツ−ル１８によりＩＣチップ１を局部加熱し
てインナリ−ド切片１３…を電極１５…にはんだ付けし
てもよい。いずれにしても、バンプに接続されたリ−ド
切片１３がバンプ直下部で電極１５に接続されているこ
とが重要である。
【００２９】上述のようなフリップチップボンディング
方法においては、ＩＣチップ１をＴＡＢテ−プ３にイン
ナリ−ドボンディングしたのち、ＴＡＢテ−プ３上に形
成されたテストパッド７…を介してＩＣチップ１を電気
テスト或いはバ−ンインテストすることが可能である。
そして、インナリ−ドボンディングの後に良品・不良品
を判別することができ、良品のみをＴＡＢテ−プ３から
切離して基板１４に実装することが可能である。
方法においては、ＩＣチップ１をＴＡＢテ−プ３にイン
ナリ−ドボンディングしたのち、ＴＡＢテ−プ３上に形
成されたテストパッド７…を介してＩＣチップ１を電気
テスト或いはバ−ンインテストすることが可能である。
そして、インナリ−ドボンディングの後に良品・不良品
を判別することができ、良品のみをＴＡＢテ−プ３から
切離して基板１４に実装することが可能である。
【００３０】したがって、ＩＣチップ１を基板に実装す
る以前にＩＣチップ１を動作確認することができる。そ
して、製品組込後に不良チップが判別されて製品が無駄
になるということがない。
る以前にＩＣチップ１を動作確認することができる。そ
して、製品組込後に不良チップが判別されて製品が無駄
になるということがない。
【００３１】また、従来のフリップチップボンディング
方法においては不良チップを取除く作業、即ちリペア作
業を行うことが困難だったが、上述のフリップチップボ
ンディング方法においては、不良チップを基板に接続す
る前に判別できるので、ＩＣチップの不良に起因するリ
ペア作業が殆ど不要になる。
方法においては不良チップを取除く作業、即ちリペア作
業を行うことが困難だったが、上述のフリップチップボ
ンディング方法においては、不良チップを基板に接続す
る前に判別できるので、ＩＣチップの不良に起因するリ
ペア作業が殆ど不要になる。
【００３２】なお、上述の実施例においては、ベア状態
のＩＣチップ１が基板１４に実装されているが、例えば
図５及び図６に示すように、ＩＣチップ１がインナリ−
ド切片１３…の一部を露出させた状態で樹脂モ−ルドさ
れている場合にも、本発明を適用することが可能であ
る。
のＩＣチップ１が基板１４に実装されているが、例えば
図５及び図６に示すように、ＩＣチップ１がインナリ−
ド切片１３…の一部を露出させた状態で樹脂モ−ルドさ
れている場合にも、本発明を適用することが可能であ
る。
【００３３】つまり、図５および図６において符号２１
は半導体装置を示している。この半導体装置２１は、イ
ンナリ−ド切片１３…をバンプ２…に接合しており、パ
ッケ−ジ２２によって半導体チップ１を覆っている。そ
して、半導体装置２１は、インナリ−ド切片１３…の一
部をパッケ−ジ２２から露出させており、図６に示すよ
うに、このインナリ−ド切片１３…を介して回路基板１
６の基板電極１５…にはんだ付けされている。
は半導体装置を示している。この半導体装置２１は、イ
ンナリ−ド切片１３…をバンプ２…に接合しており、パ
ッケ−ジ２２によって半導体チップ１を覆っている。そ
して、半導体装置２１は、インナリ−ド切片１３…の一
部をパッケ−ジ２２から露出させており、図６に示すよ
うに、このインナリ−ド切片１３…を介して回路基板１
６の基板電極１５…にはんだ付けされている。
【００３４】
【発明の効果】以上説明したように本発明は、インナリ
−ドを有するＴＡＢテ−プにバンプを有する半導体チッ
プをインナリ−ドボンディングする第１の工程と、イン
ナリ−ドの半導体チップの近傍に位置する部位を切断し
て半導体チップを、バンプと接合されたインナリ−ド切
片を付けてＴＡＢテ−プから切離す第２の工程と、半導
体チップを基板に載置しインナリ−ド切片を基板の電極
に接合して半導体チップをフリップチップボンディング
する第３の工程とを備えた。したがって本発明は、半導
体チップを基板に実装する前に動作確認できるととも
に、不良半導体チップを排除し、良品のみを接合できる
という効果がある。
−ドを有するＴＡＢテ−プにバンプを有する半導体チッ
プをインナリ−ドボンディングする第１の工程と、イン
ナリ−ドの半導体チップの近傍に位置する部位を切断し
て半導体チップを、バンプと接合されたインナリ−ド切
片を付けてＴＡＢテ−プから切離す第２の工程と、半導
体チップを基板に載置しインナリ−ド切片を基板の電極
に接合して半導体チップをフリップチップボンディング
する第３の工程とを備えた。したがって本発明は、半導
体チップを基板に実装する前に動作確認できるととも
に、不良半導体チップを排除し、良品のみを接合できる
という効果がある。
【図１】（ａ）〜（ｃ）は本発明の一実施例の各工程を
順に示す説明図。
順に示す説明図。
【図２】図１に続く各工程を順に示す説明図。
【図３】加熱ツ−ルを用いたはんだ付けの工程を示す説
明図。
明図。
【図４】テストパッドの一例を示す平面図。
【図５】樹脂モ−ルドされたＩＣチップを示す断面図。
【図６】図５中のＩＣチップが実装された状態を示す断
面図。
面図。
１…ＩＣチップ（半導体チップ）、２…バンプ、３…Ｔ
ＡＢテ−プ、５…インナリ−ド、１３…インナリ−ド切
片、１５…電極、１６…基板。
ＡＢテ−プ、５…インナリ−ド、１３…インナリ−ド切
片、１５…電極、１６…基板。
Claims (1)
- 【請求項１】 インナリ−ドを有するＴＡＢテ−プにバ
ンプを有する半導体チップをインナリ−ドボンディング
する第１の工程と、上記インナリ−ドの上記半導体チッ
プの近傍に位置する部位を切断して上記半導体チップ
を、上記バンプと接合されたインナリ−ド切片を付けて
上記ＴＡＢテ−プから切離す第２の工程と、上記半導体
チップを実装基板に載置し上記インナリ−ド切片を上記
実装基板の電極に接合して上記半導体チップをフリップ
チップボンディングする第３の工程とを具備したフリッ
プチップボンディング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP751093A JPH06216191A (ja) | 1993-01-20 | 1993-01-20 | フリップチップボンディング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP751093A JPH06216191A (ja) | 1993-01-20 | 1993-01-20 | フリップチップボンディング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216191A true JPH06216191A (ja) | 1994-08-05 |
Family
ID=11667787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP751093A Pending JPH06216191A (ja) | 1993-01-20 | 1993-01-20 | フリップチップボンディング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216191A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770686A1 (fr) * | 1997-10-31 | 1999-05-07 | Nec Corp | Structure de montage de circuit integre et procede de montage de celui-ci |
| US7102216B1 (en) * | 2001-08-17 | 2006-09-05 | Amkor Technology, Inc. | Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making |
| KR101440340B1 (ko) * | 2012-11-19 | 2014-09-15 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법 |
-
1993
- 1993-01-20 JP JP751093A patent/JPH06216191A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770686A1 (fr) * | 1997-10-31 | 1999-05-07 | Nec Corp | Structure de montage de circuit integre et procede de montage de celui-ci |
| US7102216B1 (en) * | 2001-08-17 | 2006-09-05 | Amkor Technology, Inc. | Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making |
| KR101440340B1 (ko) * | 2012-11-19 | 2014-09-15 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법 |
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