JPH1022605A - 混成電子部品の基板への実装方法 - Google Patents

混成電子部品の基板への実装方法

Info

Publication number
JPH1022605A
JPH1022605A JP8172266A JP17226696A JPH1022605A JP H1022605 A JPH1022605 A JP H1022605A JP 8172266 A JP8172266 A JP 8172266A JP 17226696 A JP17226696 A JP 17226696A JP H1022605 A JPH1022605 A JP H1022605A
Authority
JP
Japan
Prior art keywords
substrate
mounting
bare chip
board
hybrid electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP8172266A
Other languages
English (en)
Inventor
Motoaki Somaki
基晃 杣木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP8172266A priority Critical patent/JPH1022605A/ja
Publication of JPH1022605A publication Critical patent/JPH1022605A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/851—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector the connector being supplied to the parts to be connected in the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/142—Arrangements of planar printed circuit boards in the same plane, e.g. auxiliary printed circuit insert mounted in a main printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 ベアチップと半田付け部品を混成して搭載す
る場合、基板の面積を大きくすることなく、しかも簡単
な半田クリームの印刷により実装することができる混成
電子部品の基板への実装方法を提供する。 【解決手段】 ベアチップ１と半田付け部品７とを基板
４へ混載実装する実装方法において、配線パターン５，
６が形成された基板４の一部を一度切断して分離する工
程と、この分離された基板４にベアチップ１を搭載し、
このベアチップ１とこのベアチップ１に隣接する配線パ
ターン５，６間の配線を行う工程と、残された基板４上
に部品７の半田付けを行う工程と、再び前記分離された
基板４を残された基板４に嵌め合わせて電気的接続を行
い、検査をした後に、樹脂９による封止を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ベアチップと半田
付けを行う部品とを配線された基板上に混載実装する場
合における実装方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、『第１８回ＣＲＥＡＴＥ−Ｓｈｏｗ セミナー
予稿集「薄型基板混載実装技術」Ｐ．１〜５』に開示さ
れるものがある。図５はかかる従来の混成電子部品の実
装基板の実装構造を示す断面図である。
【０００３】この図において、ベアチップ１は基板４上
に搭載され、金のワイヤ３が樹脂９によって封止され、
実装されている。上記ワイヤ３は、ベアチップ１上のア
ルミニウムの電極２と、基板４上のニッケル及び金メッ
キが施されたパッド５，６に接続されている。また、半
田付けを行う部品７は、半田８によって基板４上のパッ
ド６に接続されている。
【０００４】図６は従来の混成電子部品の実装を行う場
合の製造工程を示すフローチャートである。 （１）まず、基板４へベアチップ１の搭載を行う（ステ
ップＳ１）。 （２）次に、ベアチップ１上のアルミニウムの電極２
と、基板４上のニッケル及び金メッキが施されたパッド
５，６とを金のワイヤ３により、ワイヤボンディングす
る（ステップＳ２）。
【０００５】（３）次に、金のワイヤ３が樹脂９によっ
て樹脂封止される（ステップＳ３）。 （４）次に、部品７を搭載するための半田印刷を行う
（ステップＳ４）。 （５）次に、部品７を搭載する（ステップＳ５）。 （６）次に、部品７の半田付けを行う（ステップＳ
６）。
【０００６】ワイヤボンディングを行う際、基板４上の
パッド６の表面が少しでも汚染されていると、ワイヤ３
をパッド６に接続することができなくなってしまう。そ
こで、半田付けの際のフラックスによるパッド６の汚染
を防ぐ目的で、ベアチップ実装は、部品の半田付け前に
行うようにしていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来の製造工程によると、半田付けの工程はベアチッ
プ１を樹脂封止した後に行わなければならず、混成電子
部品の実装基板に予め複数個ベアチップが搭載される
と、その後に、半田付けを行う部品７を実装することは
困難となる。
【０００８】図７は混成電子部品の実装基板上にベアチ
ップを５個実装した場合の平面図である。説明を簡単に
するため、図８に示すように、混成電子部品の実装基板
上にベアチップが１個と半田付け部品が８個実装された
場合について説明する。図５に示すように、まず、ベア
チップ１を基板４に搭載し、ワイヤボンディングを行
い、ワイヤ３が隠れるように樹脂９で封止する。この
時、樹脂９の高さは１．０〜１．５ｍｍ程度となる。
【０００９】次の半田印刷は、マスクと呼ばれる厚さ
０．１５ｍｍの金属板と基板４を位置合せし、重ね合わ
せ、スキージでクリーム半田を刷る。マスクには必要な
部分に穴が空いており、クリーム半田は、この穴を通っ
て基板４に塗布される。クリーム半田は、ペースト状の
フラックスに３０μｍ程度の半田粒子を練り込んだ物で
あり、フラックスはクリーム半田全体の１２％程度の重
量比の量であって、半田付けの際、酸化膜を破る重要な
働きをする。このようなクリーム半田を２３０°に加熱
し、溶融させることによって、半田付けが行われる。
【００１０】マスクには、図８のＢ２部分に樹脂９が基
板４面に対し盛り上がっているので、その部分を図９の
ような凸部１３を形成しておく。図９は、マスク１２の
凸部１３周辺の斜視図である。図１０又は図１１は半田
を刷るときのスキージの部分斜視図である。図１０に示
すような形状のスキージ１１を使用し、スキージ１１を
基板４の左から右に移動させる場合は、図８に示すＡ行
とＣ行はクリーム半田が基板４に塗布されるが、Ｂ行で
あるＢ１とＢ３の部品７の部分にはクリーム半田が塗布
されない。このとき、スキージ１１の面はスキージ１１
の移動方向と直角となっている。
【００１１】図１１に示すような形状のスキージ１１を
使用した場合、スキージ１１を前述と同様に左から右に
移動させると、図１２に示すように、スキージ１１はマ
スク１２の凸部１３で上に上がってしまい、その結果、
図８で示す１列と３列はクリーム半田が基板４に塗布さ
れるが、２列であるＡ２とＣ２の部品７の部分には塗布
されない。
【００１２】このように、ベアチップ１を実装した基板
４には、半田付けできないエリアができる。特に、図７
に示すように、複数個のベアチップ１が実装される基板
４では、さらに半田付けできないエリアが増えることと
なる。したがって、半田付け部品が多い場合、基板の面
積を大きくして、その部品を実装しなければならず、装
置の小型化が図れないという問題があった。
【００１３】本発明は、上記問題点を除去し、ベアチッ
プと半田付け部品を混成して搭載する場合、基板の面積
を大きくすることなく、しかも簡単な半田クリームの印
刷により実装することができる混成電子部品の基板への
実装方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕ベアチップと半田付け部品とを基板へ混載実装す
る実装方法において、配線パターンが形成された基板の
一部を一度切断して分離する工程と、この分離された基
板にベアチップを搭載し、このベアチップとこのベアチ
ップに隣接する配線パターン間の配線を行う工程と、残
された基板上に部品の半田付けを行う工程と、再び前記
分離された基板を残された基板に嵌め合わせて電気的接
続を行うようにしたものである。
【００１５】したがって、半田付け部品の実装のための
半田印刷の際、基板上に凸部がなく、ベアチップ実装を
行う部分以外の全ての場所に、任意に半田付けの部品を
配置することが可能となり、基板面積を拡大する必要が
なく、装置の小型化を図ることができる。 〔２〕上記〔１〕記載の混成電子部品の基板への実装方
法において、前記分離された基板は複数個が一体的に形
成されるようにしたものである。
【００１６】このように、複数個のベアチップを一体的
に分離することにより、複雑な混成電子部品の基板への
実装を容易に実施することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す混成電子部品の実装基板への実装工程
断面図、図２はその混成電子部品の実装基板への実装工
程を示すフローチャートである。
【００１８】以下、第１実施例の混成電子部品の実装基
板への実装方法について説明する。 （１）まず、図１（ａ）に示すように、ワイヤボンディ
ングされる基板４上の配線パターン（パッド）５，６を
含むベアチップの搭載される部分に、刃１０を位置決め
する。 （２）次に、図１（ｂ）に示すように、基板４を切断し
分離する。
【００１９】（３）次に、図１（ｃ）に示すように、分
離された基板４にベアチップ１を搭載し、ワイヤボンデ
ィングを行ってベアチップ１上のアルミニウムの電極２
と基板４上の配線パターン５，６を電気的に金のワイヤ
３で接続する。 （４）次に、図１（ｄ）に示すように、残された基板４
は、マスクと平坦な先端部を有するスキージ（図１２参
照）１１を使用してクリーム半田を印刷し、半田付けを
行う部品７を搭載、加熱して半田付けを行う。なお、８
は半田である。
【００２０】（５）次に、図１（ｅ）に示すように、半
田付けが終わった後の残された基板４に、ワイヤボンデ
ィングを行って分離された基板４を、基板切断前のよう
に嵌め込んで結合し、配線パターン５，６が電気的に接
続されたか否かを検査する。配線パターン５，６の厚さ
は配線が接続されやすいように、またその後の接続不良
が起きないように、３５μｍや７０μｍなどの厚めのも
のが望ましい。そして封止のための樹脂９を基板４の切
断した部分にかかるようにして塗布し、樹脂９が硬化す
れば完成である。樹脂９は、基板４がズレて配線パター
ン５，６が接続不良となることを防ぐ。
【００２１】そこで、上記した工程を纏めると図２に示
したようになる。すなわち、まず、配線パターン５，６
（パッド）が形成された基板４の切断・分離を行う（ス
テップＳ１）。次に、分離された基板か残された基板か
の判別を行う（ステップＳ２）。次に、分離された基板
にはベアチップ１の搭載を行う（ステップＳ３）。
【００２２】次に、ベアチップ１と配線パターン５，６
とのワイヤボンディングを行う（ステップＳ４）。一
方、残された基板には半田印刷を行う（ステップＳ
５）。次に、部品７の搭載を行う（ステップＳ６）。次
に、半田付けを行う（ステップＳ７）。次に、残った基
板に再び分離した基板を結合し、検査を行う（ステップ
Ｓ８）。次に、ベアチップ１及び配線の一部の樹脂封止
を行う（ステップＳ９）。
【００２３】このように、基板４の一部が切断・分離さ
れ、再びその基板４の一部が結合されるようにしてい
る。このように、第１実施例によれば、半田付け部品の
実装のための半田印刷の際、基板４上に凸部がなく、ベ
アチップ実装を行う部分以外の全ての場所に、任意に半
田付けの部品７を配置することが可能となり、基板面積
を拡大する必要がなく、装置の小型化を図ることができ
る。
【００２４】次に、本発明の第２実施例について説明す
る。上記した第１実施例では、図８に示すように、ベア
チップ１個毎に分割した場合について説明したが、この
第２実施例は、図３に示すように、複数のベアチップ３
１，３２，３３，３４，３５の部分を、連結部３６，３
７，３８，３９を設けて一体的に切断して切り出すよう
にしたものである。図３において、３０は基板、４０は
部品である。
【００２５】更に、本発明によれば、次のような利用形
態を有する。第１実施例による二次的な効果として、基
板４のサイズが大きい場合でも、ワイヤボンディングに
よるベアチップ実装が可能となる。図４は、ワイヤボン
ディング装置の側面図であって、通常のワイヤボンディ
ング装置は、ＸＹテーブル１７を移動するヘッド１８に
キャピラリ２０を上下に移動させるためのホーン１９が
取り付けられており、スプール２１に巻かれた金のワイ
ヤ３は、ガイド２２を伝ってキャピラリ２０の穴に通さ
れ、ワイヤボンディング時に必要量繰り出されるように
なっている。
【００２６】ワイヤボンディングを行う基板４はヒート
ステージ１５上に、クランパ１６で固定される。このと
きホーン１９の長さには限度があるため、基板４の幅は
１００ｍｍ程度が限度である。しかし本発明によれば、
ベアチップ１が実装される部分を切断して切り出すた
め、基板の幅を変える必要はない。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 〔１〕請求項１記載の発明によれば、半田付け部品の実
装のための半田印刷の際、基板上に凸部がなく、ベアチ
ップ実装を行う部分以外の全ての場所に、任意に半田付
けの部品を配置することが可能となり、基板面積を拡大
する必要がなく、装置の小型化を図ることができる。
【００２８】〔２〕請求項２記載の発明によれば、複数
個のベアチップを一体的に分離することにより、複雑な
混成電子部品の基板への実装を容易に実施することがで
きる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す混成電子部品の実装
基板への実装工程断面図である。
【図２】本発明の第１実施例を示す混成電子部品の実装
基板への実装工程を示すフローチャートである。
【図３】本発明の第２実施例を示す混成電子部品の実装
基板への実装の説明をする平面図である。
【図４】ワイヤボンディング装置の側面図である。
【図５】従来の混成電子部品の実装基板の実装構造を示
す断面図である。
【図６】従来の混成電子部品の実装を行う場合の製造工
程を示すフローチャートである。
【図７】混成電子部品の実装基板上にベアチップを５個
実装した場合の平面図である。
【図８】混成電子部品の実装基板上にベアチップが１個
と半田付け部品が８個実装した場合の平面図である。
【図９】従来のマスクの部分斜視図である。
【図１０】クリーム半田の塗布のためのスキージ（その
１）を示す図である。
【図１１】クリーム半田の塗布のためのスキージ（その
２）を示す図である。
【図１２】スキージによるクリーム半田の塗布状態を示
す図である。
【符号の説明】
１，３１，３２，３３，３４，３５ ベアチップ ２ アルミニウムの電極 ３ 金のワイヤ ４，３０ 基板 ５，６ 配線パターン ７，４０ 部品 ８ 半田 ９ 樹脂 １０ 刃 １１ スキージ １５ ヒートステージ １６ クランパ １７ ＸＹテーブル １８ ヘッド １９ ホーン ２０ キャピラリ ２１ スプール ２２ ガイド ３６，３７，３８，３９ 連結部

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ベアチップと半田付け部品とを基板へ混
    載実装する実装方法において、（ａ）配線パターンが形
    成された基板の一部を一度切断して分離する工程と、
    （ｂ）該分離された基板にベアチップを搭載し、該ベア
    チップと該ベアチップに隣接する配線パターン間の配線
    を行う工程と、（ｃ）残された基板上に部品の半田付け
    を行う工程と、（ｄ）再び前記分離された基板を残され
    た基板に嵌め合わせて電気的接続を行うことを特徴とす
    る混成電子部品の基板への実装方法。
  2. 【請求項２】 請求項１記載の混成電子部品の基板への
    実装方法において、前記分離された基板は複数個が一体
    的に形成されたことを特徴とする混成電子部品の基板へ
    の実装方法。
JP8172266A 1996-07-02 1996-07-02 混成電子部品の基板への実装方法 Withdrawn JPH1022605A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8172266A JPH1022605A (ja) 1996-07-02 1996-07-02 混成電子部品の基板への実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8172266A JPH1022605A (ja) 1996-07-02 1996-07-02 混成電子部品の基板への実装方法

Publications (1)

Publication Number Publication Date
JPH1022605A true JPH1022605A (ja) 1998-01-23

Family

ID=15938719

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8172266A Withdrawn JPH1022605A (ja) 1996-07-02 1996-07-02 混成電子部品の基板への実装方法

Country Status (1)

Country Link
JP (1) JPH1022605A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235369A (ja) * 2007-03-16 2008-10-02 Fujitsu Ltd 半導体装置
JP2008263225A (ja) * 2008-07-07 2008-10-30 Dainippon Printing Co Ltd プリント配線板の製造装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235369A (ja) * 2007-03-16 2008-10-02 Fujitsu Ltd 半導体装置
JP2008263225A (ja) * 2008-07-07 2008-10-30 Dainippon Printing Co Ltd プリント配線板の製造装置

Similar Documents

Publication Publication Date Title
US5440452A (en) Surface mount components and semifinished products thereof
JP2949490B2 (ja) 半導体パッケージの製造方法
JPH0563020B2 (ja)
JPH07321244A (ja) 電子部品および電子部品の製造方法
JP3268615B2 (ja) パッケージ部品の製造方法
JPH09232499A (ja) 半導体装置
JPH1022605A (ja) 混成電子部品の基板への実装方法
JP5119092B2 (ja) 半導体装置の製造方法
JP2872548B2 (ja) 半導体装置の製造方法
JPH09181215A (ja) 半導体装置およびその製造方法ならびにその実装方法
JP3398556B2 (ja) 半導体装置の製造方法
JPH09330962A (ja) 半導体集積回路装置およびその製造方法
JPH07130937A (ja) 表面実装型半導体装置およびその製造に用いるリードフレーム
JPH05326744A (ja) リードレスタイプの半導体パッケージおよびその実装方法
JPH08130267A (ja) 樹脂封止型半導体パッケージ、それを用いた樹脂封止型半導体装置およびその製造方法
JPH07321447A (ja) 電子部品搭載用基板及びその製造方法、並びに電子部品搭載用基板製造用の金属板材及び接合防止マスク
JPH06216191A (ja) フリップチップボンディング方法
JP2002164497A (ja) 半導体装置およびその製造方法
JPH04359457A (ja) 半導体装置およびその製造方法
JPS6343897B2 (ja)
JPH02232947A (ja) 半導体集積回路装置およびその実装方法
JPH07106466A (ja) マルチチップモジュール搭載用プリント配線基板
JP2822997B2 (ja) 半導体装置およびその製造方法
JPH03101289A (ja) 半導体装置の実装構造
JPH0878571A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030902