JP7324351B2 - フレキシブル回路基板及びこれを含むチップパッケージ - Google Patents

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Description

本発明は、オールインワンＣＯＦ用フレキシブル回路基板及びこれを含むチップパッケ
ージに関するものである。
具体的に、本発明は、相互異なる種類のチップを１つの基板の上に実装できるフレキシ
ブル回路基板及びこれを含むチップパッケージである。
最近、多様な電子製品が薄くて、小型化、軽量化している。これに伴い、電子デバイス
の狭い領域に高密度に半導体チップを実装するための多様な研究が行われている。
その中でも、ＣＯＦ(Chip On Film)方式は、フレキシブル基板を使用するので、フラッ
トパネルディスプレイ及びフレキシブルディスプレイの両方共に適用することができる。
即ち、ＣＯＦ方式は、多様なウェアラブル電子機器に適用できるという点で注目されてい
る。また、ＣＯＦ方式は、微細なピーチを具現できるので、画素数の増加による高解像度
(QHD)のディスプレイの具現に用いることができる。
ＣＯＦ(Chip On Film)は、半導体チップを薄いフィルム形態のフレキシブル回路基板に
装着する方式である。例えば、半導体チップは、集積回路(Integrated Circuit；IC)チッ
プまたは大規模集積回路(Large Scale Integrated circuit；LSI)チップからなることが
できる。
一方、最近、電子製品の小型化、薄型化及び軽量化の傾向に対応するために、高密度半
導体チップの実装技術として、フレキシブル基板を利用した多様なCOFパッケージ技術が
提案されている。
本発明は、複数のチップを１つの基板に実装できるオールインワンＣＯＦ用フレキシブ
ル回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスを提供しよう
とする。
本発明は、ソルダーレジストの印刷時に発生するピンホールを除去できるオールインワ
ンＣＯＦ用フレキシブル回路基板及びこれを含むチップパッケージ、及びこれを含む電子
デバイスを提供しようとする。
本発明は、ソルダーレジストの印刷工程を考慮して製品のデザインを設計できるオール
インワンＣＯＦ用フレキシブル回路基板及びこれを含むチップパッケージ、及びこれを含
む電子デバイスを提供しようとする。
提案される実施例で達成しようとする技術的課題は、以上で言及された技術的課題に制
限されるものではなく、言及されていない他の技術的課題は、以下の記載で提案される実
施例が属する技術分野で通常の知識を有した者には明確に理解されるはずである。
本発明の実施例に係るフレキシブル回路基板は、基板と、前記基板の第１面の上に配置
される第１配線パターン層と、前記基板の前記第１面と反対となる第２面の上に配置され
る第２配線パターン層と、前記第２配線パターン層が配置されていない前記基板の前記第
２面の上に配置される第１ダミーパターン部と、前記第１配線パターン層の上に配置され
る第１保護層と、前記第２配線パターン層及び前記第１ダミーパターン部の上に配置され
る第２保護層と、を含み、前記第１ダミーパターン部の少なくとも一部は、前記第１配線
パターン層と垂直方向に重なる。
また、前記第１配線パターン層が配置されていない前記基板の前記第１面の上に配置さ
れ、少なくとも一部が前記第２配線パターン層と垂直方向に重なる第２ダミーパターン部
をさらに含む。
また、前記第１ダミーパターン部は、前記第１配線パターン層と同じ幅を有し、一端が
前記第１配線パターン層の一端と同一垂直線上に配置される。
また、前記第１ダミーパターン部は、前記第１配線パターン層より広い幅を有し、一端
が前記第１配線パターン層の一端より前記基板の端部から近い。
また、前記第１面は、前記基板の上面であり、前記第２面は、前記基板の下面であり、
前記第１ダミーパターン部は、前記第１配線パターン層のうち一番左側に配置された第１
配線パターン層よりも左側に配置される。
また、前記第２ダミーパターン部は、前記第２配線パターン層のうち一番右側に配置さ
れた第２配線パターン層よりも右側に配置される。
また、前記第１配線パターン層の上に配置される錫(Sn)を含む第１めっき層と、前記第
２配線パターン層の上に配置される錫(Sn)を含む第２めっき層とをさらに含み、前記第１
ダミーパターン部は、前記第２配線パターン層に対応する第１ダミーパターン層と、前記
第２めっき層に対応する第２ダミーパターン層とを含み、前記第２ダミーパターン部は、
前記第１配線パターン層に対応する第３ダミーパターン層と、前記第１めっき層に対応す
る第４ダミーパターン層とを含む。
一方、実施例に係るパッケージは、オールインワンＣＯＦ用フレキシブル回路基板は、
基板と、前記基板の上に配置される伝導性パターン部と、前記基板の上に配置されるダミ
ーパターン部と、前記伝導性パターン部の上の一領域及び前記のダミーパターン部の上に
配置される保護部と、を含み、前記伝導性パターン部は、前記基板の第１面の上に配置さ
れる第１配線パターン層と、前記第１配線パターン層の上に配置される第１めっき層と、
前記基板の前記第１面と反対となる第２面の上に配置される第２配線パターン層と、前記
第２配線パターン層の上に配置される第２めっき層とを含み、前記保護層の第１オープン
領域における前記めっき層の錫(Sn)の含有量は、前記保護層の第２オープン領域における
前記めっき層の錫(Sn)の含有量より多く、前記第１オープン領域に配置される第１チップ
と、前記第２オープン領域に配置される第２チップを含み、前記のダミーパターン部は、
前記第２配線パターン層が配置されていない前記基板の前記第２面の上に配置され、少な
くとも一部が前記第１配線パターン層と垂直方向に重なる第１ダミーパターン部と、前記
第１配線パターン層が配置されていない前記基板の前記第１面の上に配置され、少なくと
も一部が前記第２配線パターン層と垂直方向に重なる第２ダミーパターン部とを含む。
また、前記第１面は、前記基板の上面であり、前記第２面は、前記基板の下面であり、
前記第１ダミーパターン部は、前記第１配線パターン層のうち一番左側に配置された第１
配線パターン層よりも左側に配置され、前記第２ダミーパターン部は、前記第２配線パタ
ーン層のうち一番右側に配置された第２配線パターン層よりも右側に配置される。
また、前記第１チップは、駆動ＩＣチップ(Drive IC chip)であり、前記第２チップは
、ダイオードチップ、電源ＩＣチップ、タッチセンサーＩＣチップ、ＭＬＣＣチップ、Ｂ
ＧＡチップ、チップコンデンサのうち少なくとも１つであるものを含むオールインワンＣ
ＯＦ用フレキシブル回路基板を含む。
一方、本発明の実施例に係る電子デバイスは、基板と、前記基板の上に配置される伝導
性パターン部と、前記基板の上に配置されるダミーパターン部と、前記伝導性パターン部
の上の一領域に部分的に配置される保護部と、を含み、前記伝導性パターン部は、前記基
板の第１面の上に配置される第１配線パターン層と、前記第１配線パターン層の上に配置
される第１めっき層と、前記基板の前記第１面と反対となる第２面の上に配置される第２
配線パターン層と、前記第２配線パターン層の上に配置される第２めっき層とを含み、前
記保護層の第１オープン領域における前記めっき層の錫(Sn)の含有量は、前記保護層の第
２オープン領域における前記めっき層の錫(Sn)の含有量より多いものを含むオールインワ
ンＣＯＦ用フレキシブル回路基板と、前記オールインワンフレキシブル回路基板の一端と
連結されるディスプレイパネルと、前記オールインワンフレキシブル回路基板の前記一端
と反対となる他端と連結されるメインボードと、を含み、前記のダミーパターン部は、前
記第２配線パターン層が配置されていない前記基板の前記第２面の上に配置され、少なく
とも一部が前記第１配線パターン層と垂直方向に重なる第１ダミーパターン部と、前記第
１配線パターン層が配置されていない前記基板の前記第１面の上に配置され、少なくとも
一部が前記第２配線パターン層と垂直方向に重なる第２ダミーパターン部とを含む。
また、前記伝導性パターン部の上の前記一領域と他の領域上にそれぞれ第１接続部及び
第２接続部が配置され、前記第１接続部の上に第１チップが配置され、前記第２接続部の
上に第２チップが配置される。
また、前記ディスプレイパネル及び前記メインボードは、対向するように配置され、前
記オールインワンフレキシブル回路基板は、前記ディスプレイパネルと前記メインボード
の間で折り曲げられて配置される。
本発明に係る実施例によれば、相互異なる種類の第１チップ及び第２チップを１つのフ
レキシブル回路基板に実装することができ、向上した信頼性を有するオールインワンＣＯ
Ｆ用フレキシブル回路基板チップパッケージを提供することができる。
また、本発明に係る実施例によれば、１つのオールインワンＣＯＦ用フレキシブル回路
基板でディスプレイパネルとメインボードを直接連結して、ディスプレイパネルから発生
する信号をメインボードまで伝達するためのフレキシブル回路基板のサイズ及び厚さを減
らすことができ、これによって、他の部品の空間及び／またはバッテリー空間を拡張させ
ることができる。
また、本発明に係る実施例によれば、複数のＰＣＢ(printed circuit board)の連結が
必要とされないので、工程の便宜性及び電気的連結の信頼性が向上し、これによって、高
解像度のディスプレイ部を有する電子デバイスに適合したオールインワンＣＯＦ用フレキ
シブル回路基板を提供することができる。
また、本発明に係る実施例によれば、基板の第１面に配置された回路パターンに対応す
るように前記基板の第２面にダミーパターンを配置し、前記基板の第２面に配置された回
路パターンに対応するように前記基板の第１面にダミーパターンを配置することで、前記
基板の前記第１面または前記第２面のソルダーレジストの印刷時に発生するソルダーレジ
ストが塗布されない問題やピンホール(pinhole)問題を解決することができる。
従来のＰＣＢを含むディスプレイ部を備えた電子デバイスの断面図である。 図１ａに係るＰＣＢが折り曲げられた形態における断面図である。 図１ａに係るＰＣＢが折り曲げられた形態における平面図である。 実施例に係るオールインワンＣＯＦ用フレキシブル回路基板を含むディスプレイ部を備えた電子デバイスの断面図である。 図２ａに係るオールインワンＣＯＦ用フレキシブル回路基板が折り曲げられた形態における断面図である。 図２ａに係るオールインワンＣＯＦ用フレキシブル回路基板が折り曲げられた形態における平面図である。 実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージの断面図である。 実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージの他の断面図である。 比較例に係るダミーパターン部を含まないフレキシブル回路基板の断面図である。 本発明の実施例に係る下部ダミーパターン部ＤＰ１を含むフレキシブル回路基板の断面図である。 図４ｂに示された下部ダミーパターン部ＤＰ１の多様な変形例を示した図面である。 図４ｂに示された下部ダミーパターン部ＤＰ１の多様な変形例を示した図面である。 図４ｂに示された下部ダミーパターン部ＤＰ１の多様な変形例を示した図面である。 図４ｂに示された下部ダミーパターン部ＤＰ１の多様な変形例を示した図面である。 本発明の実施例に係る上部ダミーパターン部ＤＰ２を示した図面である。 実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板の他の断面図である。 図７ａに係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージの断面図である。 実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージの別の断面図である。 実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板の一領域を拡大した断面図である。 図７ａに係る両面オールインワンＣＯＦ用フレキシブル回路基板の平面図である。 図７ａに係る両面オールインワンＣＯＦ用フレキシブル回路基板の底面図である。 図７ｂに係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージの概略平面図である。 図７ｂに係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージの概略平面図である。 図７ａに係る両面オールインワンＣＯＦ用フレキシブル回路基板を図７ｂに係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージに製造する工程を示す図面である。 図７ａに係る両面オールインワンＣＯＦ用フレキシブル回路基板を図７ｂに係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージに製造する工程を示す図面である。 図７ａに係る両面オールインワンＣＯＦ用フレキシブル回路基板を図７ｂに係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージに製造する工程を示す図面である。 図７ａに係る両面オールインワンＣＯＦ用フレキシブル回路基板を図７ｂに係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージに製造する工程を示す図面である。 図７ａに係る両面オールインワンＣＯＦ用フレキシブル回路基板を図７ｂに係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージに製造する工程を示す図面である。 図７ａに係る両面オールインワンＣＯＦ用フレキシブル回路基板を図７ｂに係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージに製造する工程を示す図面である。 図１５に係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージの断面図である。 オールインワンＣＯＦ用フレキシブル回路基板を含む多様な電子デバイスの図面である。 オールインワンＣＯＦ用フレキシブル回路基板を含む多様な電子デバイスの図面である。 オールインワンＣＯＦ用フレキシブル回路基板を含む多様な電子デバイスの図面である。 オールインワンＣＯＦ用フレキシブル回路基板を含む多様な電子デバイスの図面である。 オールインワンＣＯＦ用フレキシブル回路基板を含む多様な電子デバイスの図面である。 オールインワンＣＯＦ用フレキシブル回路基板を含む多様な電子デバイスの図面である。 オールインワンＣＯＦ用フレキシブル回路基板を含む多様な電子デバイスの図面である。
実施例の説明において、各層、領域、パターンまたは構造物が基板、各層、領域、パッ
ドまたはパターンの「上(on)」にまたは「下(under)」に形成されるという記載は、直接(
directly)または他の層を介して形成されるものも含む。各層の上または下に対する基準
は、図面を基準として説明する。
また、ある部分が他の部分と「連結」されているとする場合、これは「直接的に連結」
されている場合だけではなく、その間に他の部材を置いて「間接的に連結」されている場
合も含む。また、ある部分がある構成要素を「含む」とする場合、これは、特に反対とな
る記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに備えることが
できるということを意味する。
図面において、各層、領域、パターンまたは構造物の厚さやサイズは、説明の明確性及
び便宜を図り、変形されることがあるので、実際のサイズを反映したものではない。
以下、添付した図面を参照して本発明の実施例を詳しく説明する。
図１ａ～図１ｃを参照して、比較例に係るＰＣＢ(printed circuit board)を説明する
。
ディスプレイ部を有する電子デバイスは、ディスプレイパネルの信号をメインボードま
で伝達するために、少なくとも２つのＰＣＢが要求される。
比較例に係るディスプレイ部を含む電子デバイスに含まれるＰＣＢは少なくとも２つか
らなることができる。
比較例に係るディスプレイ部を含む電子デバイスは、第１ＰＣＢ１０及び第２ＰＣＢ２
０を含むことができる。
前記第１ＰＣＢ１０は、ＦＰＣＢ(Flexible Printed circuit board)からなることがで
きる。具体的に、前記第１ＰＣＢ１０は、ＣＯＦ(Chip On Film)用ＦＰＣＢからなること
ができる。前記第１ＰＣＢ１０は、第１チップＣ１が実装されるＣＯＦ用ＦＰＣＢからな
ることができる。より具体的に、前記第１ＰＣＢ１０は、駆動ＩＣチップ(Drive IC chip
)を配置するためのＣＯＦ用ＦＰＣＢからなることができる。
前記第２ＰＣＢ２０は、ＦＰＣＢからなることができる。具体的に、前記第２ＰＣＢ２
０は、前記第１チップＣ１と異なる種類の第２チップＣ２を配置するためのＦＰＣＢから
なることができる。ここで、前記第２チップＣ２は、駆動ＩＣチップ(Drive IC chip)以
外のものとして、駆動ＩＣチップ(Drive IC chip)を除いた他のチップ、半導体素子、ソ
ケットなどＦＰＣＢの上に電気的連結のために配置される多様なチップを意味することが
できる。前記第２ＰＣＢ２０は、複数の第２チップＣ２を配置するためのＦＰＣＢからな
ることができる。例えば、前記第２ＰＣＢ２０は、相互異なる種類の複数の第２チップＣ
２ａ、Ｃ２ｂを配置するためのＦＰＣＢからなることができる。
前記第１ＰＣＢ１０及び前記第２ＰＣＢ２０は、相互異なる厚さを有することができる
。前記第２ＰＣＢ２０の厚さは、前記第１ＰＣＢ１０の厚さより小さい厚さを有すること
ができる。例えば、前記第１ＰＣＢ１０は、約２０μｍ～１００μｍの厚さを有すること
ができる。前記第２ＰＣＢ２０は、約１００μｍ～２００μｍの厚さを有することができ
る。例えば、前記第１ＰＣＢ１０及び前記第２ＰＣＢの厚さの和ｔ１は、２００μｍ～２
５０μｍを有することができる。
比較例に係るディスプレイ部を備えた電子デバイスは、ディスプレイパネルとメインボ
ードの間に第１及び第２ＰＣＢが要求されるので、電子デバイスの全体的な厚さが増加す
ることになる。具体的に、比較例に係るディスプレイ部を備えた電子デバイスは、上下に
積層される第１及び第２ＰＣＢが要求されるので、電子デバイスの全体的な厚さが増加す
ることになる。
前記第１ＰＣＢ１０及び前記第２ＰＣＢ２０は、相互異なる工程で形成されることにな
る。例えば、前記第１ＰＣＢ１０は、ROLL to ROLL工程によって製造されてもよい。前記
第２ＰＣＢ２０は、シート(sheet)方式で製造されてもよい。
前記第１ＰＣＢ１０及び前記第２ＰＣＢ２０の上には、それぞれ相互異なる種類のチッ
プが配置され、それぞれのチップと連結されるための伝導性パターン部の間隔(pitch)は
相互異なってもよい。例えば、前記第２ＰＣＢ２０の上に配置される伝導性パターン部の
間隔(pitch)は、前記第１ＰＣＢ１０の上に配置される伝導性パターン部の間隔(pitch)よ
り大きい間隔を有することができる。例えば、前記第２ＰＣＢ２０の上に配置される伝導
性パターン部の間隔(pitch)は１００μｍ以上であり、前記第１ＰＣＢ１０の上に配置さ
れる伝導性パターン部の間隔(pitch)は１００μｍ未満であってもよい。
具体的に、微細な間隔(fine pitch)で配置される伝導性パターン部を有する前記第１Ｐ
ＣＢ１０は、ROLL to ROLL工程を通じて製造することで工程が効率的で工程コストを低減
させることができる。一方、１００μｍ以上の間隔で配置される伝導性パターン部を有す
る前記第２ＰＣＢ２０は、ROLL to ROLL工程で扱うことが難しいので、シート工程を用い
ることが一般的であった。
比較例に係る第１、第２ＰＣＢは、それぞれ異なる工程で形成されるので、工程効率が
低下する。
また、比較例に係るフレキシブル回路基板を含むチップパッケージは、相互異なる種類
のチップを１つの基板の上に配置する工程の難易性があるので、別途の第１及び第２ＰＣ
Ｂが要求される。
また、比較例に係るフレキシブル回路基板を含むチップパッケージは、相互異なる種類
のチップを１つの基板の上で接続させ難い問題点がある。
また、比較例に係るフレキシブル回路基板は、上部回路パターンや下部回路パターンが
、それぞれの信号伝達特性のみを考慮してデザインされる。即ち、前記比較例に係るフレ
キシブル回路基板は、基板の一番外側層に配置される保護層(例えば、ソルダーレジスト)
の印刷工程に対する信頼性を考慮していない状態で、前記上部回路パターンや下部回路パ
ターンをデザインする。よって、比較例に係るフレキシブル回路基板は、前記保護層は、
印刷工程で前記上部回路パターンと前記下部回路パターンの間の位置差によるピンホール
が発生する問題点がある。
一方、従来のディスプレイパネルとメインボードの間には、第１及び第２ＰＣＢが配置
される。
ディスプレイパネル３０から発生するＲ、Ｇ、Ｂ信号を制御、処理または伝達するため
に、第１ＰＣＢ１０はディスプレイパネル３０と連結され、第１ＰＣＢ１０は、再び第２
ＰＣＢ２０と連結され、第２ＰＣＢ２０はメインボード４０に連結される。
前記第１ＰＣＢ１０の一端は、ディスプレイパネル３０と連結される。ディスプレイパ
ネル３０は、接着層５０によって前記第１ＰＣＢ１０と連結される。
前記第１ＰＣＢ１０の前記一端と反対となる他端は、第２ＰＣＢ２０と連結される。前
記第１ＰＣＢ１０は、前記接着層５０によって前記第２ＰＣＢ２０と連結される。
前記第２ＰＣＢ２０の一端は、前記第１ＰＣＢ１０と連結され、前記第２ＰＣＢ２０の
前記一端と反対となる他端は、メインボード４０と連結される。前記第２ＰＣＢ２０は、
前記接着層５０によってメインボード４０と連結される。
比較例に係るディスプレイ部を備えた電子デバイスは、前記ディスプレイパネル３０と
前記第１ＰＣＢ１０の間、前記第１ＰＣＢ１０と前記第２ＰＣＢ２０の間、前記第２ＰＣ
Ｂ２０と前記メインボード４０の間に、それぞれ別途の接着層５０が要求される。即ち、
比較例に係るディスプレイ部を備えた電子デバイスは、多数の接着層が要求されるので、
接着層の連結不良によって電子デバイスの信頼性が低下する問題点がある。また、上下に
連結される前記第１ＰＣＢ１０及び前記第２ＰＣＢ２０の間に配置される接着層は、電子
デバイスの厚さを増加させる。
図１ｂ及び図１ｃを参照して、比較例に係る電子デバイス内にハウジングとなる第１Ｐ
ＣＢ１０、第２ＰＣＢ２０、ディスプレイパネル３０、及びメインボード４０を説明する
。
図１ｂは、図１ａに係るＰＣＢが折り曲げられた形態における断面図であり、図１ｃは
、図１ｂの下面における平面図である。
前記ディスプレイパネル３０及び前記メインボード４０は、対向して配置される。対向
して配置される前記ディスプレイパネル３０及び前記メインボード４０の間には、折り曲
げ(bending)領域を含む第１ＰＣＢ１０が配置される。
前記第１ＰＣＢ１０は、一領域が折り曲げられ、折り曲げられない領域に前記第１チッ
プＣ１が配置される。
また、前記第２ＰＣＢ２０は、前記ディスプレイパネル３０と対向して配置される。前
記第２ＰＣＢ２０の折り曲げられない領域に前記第２チップＣ２が配置される。
図１ｃを参照すると、比較例は、複数の基板が要求されるので、一方向における長さＬ
１は、それぞれの前記第１ＰＣＢ１０及び前記第２ＰＣＢ２０の長さの和である。前記第
１ＰＣＢ１０及び前記第２ＰＣＢ２０の一方向における長さＬ１は、前記第１ＰＣＢ１０
の短辺の長さ及び前記第２ＰＣＢ２０の短辺の長さの和である。一例として、前記第１Ｐ
ＣＢ１０及び前記第２ＰＣＢ２０の一方向における長さＬ１は、３０mm～４０mmを有する
ことができる。ただし、実装するためのチップの種類、電子デバイスの種類によって、前
記第１ＰＣＢ１０及び前記第２ＰＣＢ２０の一方向における長さＬ１は、多様な大きさを
有することができる。
比較例に係る電子デバイスは、複数のＰＣＢが要求されるので、他の部品を実装するた
めの空間またはバッテリー６０を配置するための空間が縮小される。
最近、スマートフォンのような電子デバイスは、ユーザの便宜性ないしセキュリティー
を強化するために、多様な機能を有する部品が追加されている。例えば、スマートフォン
、スマートウォッチなどの電子デバイスには、複数のカメラモジュール(デュアルカメラ
モジュール)が搭載されたり、虹彩認識、VR(Virtual Reality)のような多様な機能を有す
る部品が追加されている。よって、追加される部品を実装するための空間の確保が重要で
ある。
また、ウェアラブルデバイスをはじめとする多様な電子デバイスは、ユーザの便宜性を
向上させるために、バッテリー空間の拡大が要求される。
よって、既存の電子デバイスに用いられた複数のＰＣＢを１つのＰＣＢで代替すること
で、新たな部品を実装するための空間確保またはバッテリーの大きさを拡大させるための
空間確保の重要性が浮上している。
比較例に係る電子デバイスは、相互異なる種類の第１チップ及び第２チップがそれぞれ
別途の第１ＰＣＢ１０及び第２ＰＣＢ３０に配置される。よって、第１ＰＣＢ１０及び第
２ＰＣＢ３０の間の接着層５０の厚さ及び前記第２ＰＣＢ３０の厚さは、電子デバイスの
厚さを増加させる問題点があった。
また、前記第２ＰＣＢ３０の大きさだけバッテリー空間ないし他の部品を実装するため
の空間が減る問題点があった。
また、第１及び第２ＰＣＢの接合不良は、電子デバイスの信頼性を低下させる問題点が
あった。
実施例は、このような問題点を解消するために、複数のチップを１つの基板に実装でき
る新しい構造のオールインワンＣＯＦ用フレキシブル回路基板及びこれを含むチップパッ
ケージ、及びこれを含む電子デバイスを提供することができる。実施例と比較例の同じ図
面符号は同じ構成要素を表し、先述した比較例と重なる説明は省略する。
図２ａ～図２ｃを参照して、実施例に係るオールインワンＣＯＦ用フレキシブル回路基
板を含む電子デバイスを説明する。
実施例に係る電子デバイスは、ディスプレイパネルの信号をメインボードまで伝達する
ために１つのＰＣＢを使用することができる。実施例に係るディスプレイ部を含む電子デ
バイスに含まれるＰＣＢは、１つのＦＰＣＢからなることができる。よって、実施例に係
るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基板１００は、
相互対向するディスプレイ部とメインボードの間で折り曲げられて(bending)ディスプレ
イ部及びメインボードを連結することができる。
具体的に、実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシ
ブル回路基板１００は、相互異なる種類の複数のチップを配置するための１つの基板から
なることができる。
実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基
板１００は、相互異なる種類の第１チップＣ１及び第２チップＣ２を配置するための基板
からなることができる。
実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基
板１００の厚さｔ２は２０μｍ～１００μｍを有することができる。例えば、実施例に係
るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基板１００の厚
さｔ２は３０μｍ～８０μｍを有することができる。例えば、実施例に係るオールインワ
ンＣＯＦ(All in one chip on film)用フレキシブル回路基板１００の厚さｔ２は５０μ
ｍ～７５μｍを有することができる。ただし、実装するためのチップの種類、電子デバイ
スの種類によって、実施例に係るオールインワンＣＯＦ(All in one chip on film)用フ
レキシブル回路基板１００の厚さは、多様な大きさに設計することができる。
ここで、フレキシブル回路基板１００の厚さｔ２が２０μｍ未満である場合、フレキシ
ブル回路基板１００が曲げられる際に(またはベンディングされる際に)切れる問題が発生
する可能性があり、実装されるチップ(Chip)で発生する熱等による破損が発生する可能性
がある。
実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基
板１００の厚さｔ２は、比較例に係る複数の第１及び第２ＰＣＢの厚さｔ１の１／５～１
／２程度の厚さを有することができる。即ち、実施例に係るオールインワンＣＯＦ(All i
n one chip on film)用フレキシブル回路基板１００の厚さｔ２は、比較例に係る複数の
第１及び第２ＰＣＢの厚さｔ１の２０％～５０％の程度の厚さを有することができる。例
えば、実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回
路基板１００の厚さｔ２は、比較例に係る複数の第１及び第２ＰＣＢの厚さｔ１の２５％
～４０％の程度の厚さを有することができる。例えば、実施例に係るオールインワンＣＯ
Ｆ(All in one chip on film)用フレキシブル回路基板１００の厚さｔ２は、比較例に係
る複数の第１及び第２ＰＣＢの厚さｔ１の２５％～３５％の程度の厚さを有することがで
きる。
実施例に係るディスプレイ部を備えた電子デバイスは、ディスプレイパネルとメインボ
ードの間にただ１つのオールインワンＣＯＦ(All in one chip on film)用フレキシブル
回路基板１００が要求されるので、電子デバイスの全体的な厚さを減らすことができる。
具体的に、実施例に係るディスプレイ部を備えた電子デバイスは、単層のＰＣＢが要求さ
れるので、電子デバイスの全体的な厚さが減少する。
また、実施例は、比較例に含まれた第１ＰＣＢ及び第２ＰＣＢの間の接着層５０を省略
することができ、オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージ
及びこれを含む電子デバイスの全体的な厚さを減らすことができる。
また、実施例は、第１ＰＣＢと第２ＰＣＢの間の接着層５０を省略することができ、接
着不良による問題点を解消することができるので、電子デバイスの信頼性を向上させるこ
とができる。
また、複数のＰＣＢの接着工程を省略することができ、工程効率が増加し、工程コスト
が低減する。
また、別途の工程で管理された基板を１つの工程で代替することで、工程効率及び製品
収率を向上させることができる。
実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基
板１００は、折曲領域及び非折曲領域を含むことができる。実施例に係るオールインワン
ＣＯＦ(All in one chip on film)用フレキシブル回路基板１００は、折曲領域を含むこ
とで、対向して配置される前記ディスプレイパネル３０及び前記メインボード４０を連結
することができる。
実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基
板１００の非折曲(non-bending)領域は、ディスプレイパネル３０と対向して配置される
。実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基
板１００の非折曲領域上には、第１チップＣ１及び第２チップＣ２が配置される。よって
、実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基
板１００は、前記第１チップＣ１及び前記第２チップＣ２の安定した実装が可能となる。
図２ｃは、図２ｂの下面における平面図である。
図２ｃを参照すると、実施例は、１つの基板が要求されるので、一方向における長さＬ
２は、１つの基板の長さである。実施例に係るオールインワンＣＯＦ(All in one chip o
n film)用フレキシブル回路基板１００の一方向における長さＬ２は、実施例に係るオー
ルインワンＣＯＦ(All in one chip on film)用フレキシブル回路基板１００の短辺の長
さである。一例として、実施例に係るオールインワンＣＯＦ(All in one chip on film)
用フレキシブル回路基板１００の一方向における長さＬ２は、１０mm～５０mmを有するこ
とができる。例えば、実施例に係るオールインワンＣＯＦ(All in one chip on film)用
フレキシブル回路基板１００の一方向における長さＬ２は、１０mm～３０mmを有すること
ができる。例えば、実施例に係るオールインワンＣＯＦ(All in one chip on film)用フ
レキシブル回路基板１００の一方向における長さＬ２は、１５mm～２５mmを有することが
できる。ただし、実施例はこれに限定されるものではなく、配置するためのチップの種類
及び／または個数、電子デバイスの種類によって多様な大きさに設計できることはもちろ
んである。実施例のように、１つの基板に多数のチップを実装することで、フレキシブル
回路基板の長さを５０mm以下に減らすことができる。フレキシブル回路基板の長さを１０
mm以下にする場合、実装される多数のチップのデザイン自由度が落ち、チップの間の間隔
が狭いので相互電気的特性に影響を与えることがある。
実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基
板１００の一方向における長さＬ２は、比較例に係る複数の第１及び第２ＰＣＢの一方向
における長さＬ１の５０％～７０％程度の長さを有することができる。例えば、実施例に
係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基板１００の
一方向における長さＬ２は、比較例に係る複数の第１及び第２ＰＣＢの一方向における長
さＬ１の５５％～７０％程度の長さを有することができる。実施例に係るオールインワン
ＣＯＦ(All in one chip on film)用フレキシブル回路基板１００の一方向における長さ
Ｌ２は、比較例に係る複数の第１及び第２ＰＣＢの一方向における長さＬ１の６０％～７
０％程度の長さを有することができる。
よって、実施例は、電子デバイス内のオールインワンＣＯＦ(All in one chip on film
)用フレキシブル回路基板１００を含むチップパッケージの大きさが減少し、バッテリー
６０を配置するための空間が拡大する。また、実施例に係るオールインワンＣＯＦ(All i
n one chip on film)用フレキシブル回路基板１００を含むチップパッケージは平面積が
減少し、他の部品を搭載するための空間確保が可能となる。
以下では、図面を参照して実施例に係るオールインワンＣＯＦ(All in one chip on fi
lm)用フレキシブル回路基板１００及びこれのチップパッケージを説明する。
図３ａは本発明の第１実施例に係るフレキシブル回路基板の断面図であり、図３ｂは図
３ａのフレキシブル回路基板の変形例であり、図４ａは比較例に係るダミーパターン部を
含まないフレキシブル回路基板の断面図であり、図４ｂは本発明の実施例に係る下部ダミ
ーパターン部ＤＰ１を含むフレキシブル回路基板の断面図であり、図５ａ～図５ｄは図４
ｂに示された下部ダミーパターン部ＤＰ１の多様な変形例を示した図面であり、図６は本
発明の実施例に係る上部ダミーパターン部ＤＰ２を示した図面であり、図７ａは実施例に
係る両面オールインワンＣＯＦ用フレキシブル回路基板の他の断面図であり、図７ｂは図
７ａに係る両面オールインワンＣＯＦ用フレキシブル回路基板を含むチップパッケージの
断面図であり、図８は実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板を
含むチップパッケージの別の断面図である。
図３ａ、図３ｂ、図４ａ、図４ｂ、図５ａ、図５ｂ、図５ｃ、図５ｄ、図６、図７ａ、
図７ｂ、図８を参照すると、実施例に係るオールインワンＣＯＦ(All in one chip on fi
lm)用フレキシブル回路基板１００は、両面の上に電極パターン部を有する両面オールイ
ンワンＣＯＦ用フレキシブル回路基板からなることができる。
実施例に係るオールインワンＣＯＦ(All in one chip on film)用フレキシブル回路基
板１００は、基板１１０、前記基板１１０の上に配置される配線パターン層１２０、めっ
き層１３０、上部ダミーパターン部ＤＰ２、下部ダミーパターン部ＤＰ１及び保護層１４
０を含むことができる。
実施例に係る基板１１０の一面の上に配線パターン層１２０、めっき層１３０、上部ダ
ミーパターン部ＤＰ２及び保護層１４０を配置した後、前記一面と反対となる他面の上に
配線パターン層１２０、めっき層１３０、下部ダミーパターン部ＤＰ１及び保護層１４０
を配置することができる。
即ち、実施例に係る基板１１０の一面の上に上部配線パターン層、上部めっき層、上部
ダミーパターン部ＤＰ２及び上部保護層が配置され、前記一面と反対となる他面の上に下
部配線パターン層、下部めっき層、下部ダミーパターン部ＤＰ１及び下部保護層が配置さ
れる。
上部配線パターン層は、下部配線パターン層と対応する金属物質を含むことができる。
よって、工程効率が向上する。ただし、実施例は、これに限定されるものではなく、他の
伝導性物質を含むことができるのはもちろんである。
上部配線パターン層の厚さは、下部配線パターン層の厚さと対応してもよい。よって、
工程効率が向上する。
上部めっき層は、下部めっき層と対応する金属物質を含むことができる。よって、工程
効率が向上する。ただし、実施例は、これに限定されるものではなく、他の伝導性物質を
含むことができるのはもちろんである。
上部めっき層の厚さは、下部めっき層の厚さと対応してもよい。よって、工程効率が向
上する。
上部ダミーパターン部ＤＰ２は、前記基板１１０の上面のうち前記基板１１０の下面に
配置された下部配線パターン層に対応する位置に配置され、下部ダミーパターン部ＤＰ１
は、前記基板の下面のうち前記基板１１０の上面に配置された上部配線パターン層に対応
する位置に配置される。よって、本発明では、上部保護層または下部保護層の印刷工程で
、前記基板１１０の上下部の高さの差によって発生するピンホール問題を解決することが
でき、これによるＰＣＢの信頼性を向上させることができる。
前記基板１１０は、前記配線パターン層１２０、めっき層１３０及び保護層１４０を支
持する支持基板からなることができる。
前記基板１１０は、折曲領域及び折曲領域以外の領域を含むことができる。即ち、前記
基板１１０は、折り曲げられる折曲領域及び折曲領域以外の非折曲領域を含むことができ
る。
前記基板１１０は、フレキシブル基板からなることができる。よって、前記基板１１０
は、部分的な折り曲げが可能となる。即ち、前記基板１１０は、フレキシブルプラスチッ
クを含むことができる。例えば、前記基板１１０は、ポリイミド(polyimide)基板からな
ることができる。ただし、実施例は、これに限定されるものではなく、ポリエチレンテレ
フタラート(polyethylene terephthalate)、ポリエチレンナフタレート(polyethylene na
phthalate)のような高分子物質で構成された基板からなることができる。よって、前記基
板１１０を含むフレキシブル回路基板は、曲線のディスプレイ装置が備えられた多様な電
子デバイスに用いることができる。例えば、前記基板１１０を含むフレキシブル回路基板
は、フレキシブル特性が優れるので、ウェアラブル電子デバイスの半導体チップを実装す
ることに適合する。具体的に、実施例は、曲面ディスプレイを含む電子デバイスに適合す
る。
前記基板１１０は、絶縁基板からなることができる。即ち、前記基板１１０は、多様な
配線パターンを支持する絶縁基板からなることができる。
前記基板１１０は２０μｍ～１００μｍの厚さを有することができる。例えば、前記基
板１１０は２５μｍ～５０μｍの厚さを有することができる。例えば、前記基板１００は
３０μｍ～４０μｍの厚さを有することができる。前記基板１００の厚さが１００μｍを
超える場合には、全体的なフレキシブル回路基板の厚さが増加することになる。前記基板
１００の厚さが２０μｍ未満である場合には、第１チップＣ１及び第２チップＣ２を同時
に配置することが困難となる。前記基板１１０の厚さが２０um未満の場合には、多数のチ
ップを実装する工程で、前記基板１１０が熱／圧力などに弱く、多数のチップを同時に配
置することが困難となる。前記基板１１０の上には配線が配置される。前記配線はパター
ン化された複数の配線であってもよい。例えば、前記基板１１０の上で、前記複数の配線
は離隔して配置される。即ち、前記基板１１０の一面の上には配線パターン層１２０が配
置される。
前記基板１１０の面積は、前記配線パターン層１２０の面積より大きい面積を有するこ
とができる。具体的に、前記基板１１０の平面積は、前記配線パターン層１２０の平面積
より大きい平面積を有することができる。即ち、前記基板１１０の上には、前記配線パタ
ーン層１２０が部分的に配置される。例えば、前記配線パターン層１２０の下面は、前記
基板１１０と接触し、前記複数の配線の間には、前記基板１１０が露出する。前記配線パ
ターン層１２０は、伝導性物質を含むことができる。
前記基板１１０は、貫通ホールを含むことができる。前記基板１１０は、複数の貫通ホ
ールを含むことができる。前記基板１１０の複数の貫通ホールは、機械的工程または化学
的工程によって、それぞれまたは同時に形成される。例えば、前記基板１１０の複数の貫
通ホールは、ドリル工程またはエッチング工程によって形成される。一例として、前記基
板の貫通ホールは、レーザーによるパンチング及びデスミア工程を通じて形成される。前
記デスミア工程は、前記貫通ホールの内側面に付着したポリイミドスミアを除去する工程
であってもよい。前記デスミア工程によって、前記ポリイミド基板の内側面は、直線と類
似する傾斜面を有することができる。
前記基板１１０の上には配線パターン層１２０、めっき層１３０、ダミーパターン部Ｄ
Ｐ１、ＤＰ２及び保護層１４０が配置される。具体的に、前記基板１１０の両面の上には
配線パターン層１２０、めっき層１３０、ダミーパターン部ＤＰ１、ＤＰ２及び保護層１
４０がそれぞれ順に配置される。この時、前記のダミーパターン部ＤＰ１、ＤＰ２は、前
記配線パターン層１２０及び前記めっき層１３０に対応する高さを有する。好ましくは、
本発明の第１実施例における前記のダミーパターン部ＤＰ１、ＤＰ２は、前記配線パター
ン層１２０と同じ金属物質で形成され、前記配線パターン層１２０より大きい厚さを有す
ることができる。好ましくは、前記のダミーパターン部ＤＰ１、ＤＰ２は、前記配線パタ
ーン層１２０の厚さと前記めっき層１３０の厚さを合わせた厚さを有することができる。
前記配線パターン層１２０は、蒸着(evaporation)、めっき(plating)、スパッタリング
(sputtering)のうちの少なくとも１つの方法で形成される。
一例として、回路を形成するための配線層は、スパッタリングの後電解めっきによって
形成される。一例として、回路を形成するための配線層は、無電解めっきによって形成さ
れた銅めっき層からなることができる。または、前記配線層は、無電解めっきに及び電解
めっきによって形成された銅めっき層からなることができる。
次に、前記配線層の上にライフィルムをラミネーションした後、露光、現像及びエッチ
ング工程を通じて、フレキシブル回路基板の両面、即ち上面と下面にパターン化された配
線層を形成することができる。よって、前記配線パターン層１２０を形成することができ
る。
例えば、前記配線パターン層１２０は、電気伝導性が優れる金属物質を含むことができ
る。より具体的に、前記配線パターン層１２０は、銅(Cu)を含むことができる。ただし、
実施例はこれに限定されるものではなく、銅(Cu)、アルミニウム(Al)、クロム(Cr)、ニッ
ケル(Ni)、銀(Ag)、モリブデン(Mo)、金(Au)、チタン(Ti)及びこれらの合金のうち少なく
とも１つの金属を含むことができるのはもちろんである。
前記配線パターン層１２０は１μｍ～１５μｍの厚さで配置される。例えば、前記配線
パターン層１２０は１μｍ～１０μｍの厚さで配置される。例えば、前記配線パターン層
１２０は２μｍ～１０μｍの厚さで配置される。
前記配線パターン層１２０の厚さが１μｍ未満である場合には、前記配線パターン層の
抵抗が増加する。前記配線パターン層１２０の厚さが１０μｍを超える場合には微細パタ
ーンを具現することが困難となる。
前記基板１１０を貫通するビアホールＶ１、Ｖ２、Ｖ３の内部には伝導性物質が満たさ
れる。ビアホールの内部に満たされる伝導性物質は、前記配線パターン層１２０と対応す
る物質または異なる伝導性物質からなることができる。例えば、ビアホールの内部に満た
される伝導性物質は、銅(Cu)、アルミニウム(Al)、クロム(Cr)、ニッケル(Ni)、銀(Ag)、
モリブデン(Mo)、金(Au)、チタン(Ti)及びこれらの合金のうち少なくとも１つの金属を含
むことができる。前記基板１１０の上面の伝導性パターン部ＣＰの電気的信号は、前記ビ
アホールに満たされた伝導性物質を通じて前記基板１１０の下面の伝導性パターン部ＣＰ
に伝達される。
その次に、前記配線パターン層１２０の上には、めっき層１３０が形成される。前記め
っき層１３０は、第１めっき層１３１及び第２めっき層１３２を含むことができる。
前記配線パターン層１２０の上には、第１めっき層１３１が配置され、前記第１めっき
層１３１の上には前記第２めっき層１３２が配置される。前記第１めっき層１３１及び前
記第２めっき層１３２は、ウィスカー(whisker-kr00000374075b1)の形成を防止するため
に、前記配線パターン層１２０の上に２層で形成される。よって、前記配線パターン層１
２０のパターンの間の短絡を防止することができる。また、前記配線パターン層１２０の
上には２層のめっき層が配置されるので、チップとのボンディング特性が向上する。前記
配線パターン層が銅(Cu)を含む場合には、前記配線パターン層が第１チップＣ１と直接ボ
ンディングすることができず、別途に接着するための処理が要求される。反面、前記配線
パターン層の上に配置される前記めっき層が錫(Sn)を含む場合には、前記めっき層の表面
が純粋な錫層であるので、第１チップＣ１とボンディングが容易となる。この時、第１チ
ップＣ１と連結されるワイヤーは、純粋な錫層と熱と圧力だけで簡単に連結され、チップ
ワイヤーボンディングの正確性及び製造工程の便宜性を向上させることができる。
前記第１めっき層１３１が配置される領域は、前記第２めっき層１３２が配置される領
域と対応してもよい。即ち、前記第１めっき層１３１が配置される面積は、前記第２めっ
き層１３２が配置される面積と対応してもよい。
前記めっき層１３０は、錫(Sn)を含むことができる。例えば、前記第１めっき層１３１
及び前記第２めっき層１３２は、錫(Sn)を含むことができる。
一例として、前記配線パターン層１２０を銅(Cu)で配置し、前記第１めっき層１３１及
び前記第２めっき層１３２を錫(Sn)で配置することができる。前記めっき層１３０が錫を
含む場合には、錫(Sn)の耐食性が優れるので、前記配線パターン層１２０の酸化を防止す
ることができる。
一方、前記めっき層１３０の物質は、前記配線電極層１２０の物質より電気伝導率が低
い。前記めっき層１３０は、前記配線電極層１２０と電気的接続が可能となる。
前記第１めっき層１３１及び前記第２めっき層１３２は、同じ錫(Sn)で形成されるか、
別途の工程で形成される。
実施例に係るフレキシブル回路基板の製造工程に、熱硬化のような熱処理工程が含まれ
る場合には、前記配線パターン層１２０の銅(Cu)または前記めっき層１３０の錫(Sn)の拡
散作用が起きる。具体的に、前記保護層１４０の硬化を通じて、前記配線パターン層１２
０の銅(Cu)または前記めっき層１３０の錫(Sn)の拡散作用が起きる。
これによって、前記第１めっき層１３１において、前記第２めっき層１３２の表面に行
くほど銅(Cu)の拡散濃度が低くなることで、銅(Cu)の含有量が連続的に小さくなる。一方
、前記第１めっき層１３１において、前記第２めっき層１３２の表面に行くほど錫(Sn)の
含有量は連続的に大きくなる。よって、前記めっき層１３０の最上部は、純粋な錫を含む
ことができる。
即ち、前記配線パターン層１２０及び前記めっき層１３０は、積層界面における化学作
用によって、前記めっき層１３０の少なくとも一部は、錫及び銅の合金からなることがで
きる。前記配線パターン層１２０の上に前記めっき層１３０を形成した後の錫及び銅の合
金の厚さより、前記めっき層１３０の上に前記保護層１４０を硬化させた後の錫及び銅の
合金の厚さは増加する。
前記めっき層１３０の少なくとも一部に含まれた錫及び銅の合金は、ＣｕｘＳｎｙの化
学式を有し、０<ｘ＋ｙ<１２である。例えば、前記化学式において、ｘとｙの和は４≦ｘ
＋ｙ≦１１である。例えば、前記めっき層１３０に含まれた錫及び銅の合金は、Ｃｕ３Ｓ
ｎ及びＣｕ６Ｓｎ５のうち少なくとも１つを含むことができる。具体的に、前記第１めっ
き層１３１は、錫及び銅の合金層からなることができる。
また、前記第１めっき層１３１及び前記第２めっき層１３２は、錫及び銅の含有量が相
互異なってもよい。前記銅配線パターン層と直接接触する前記第１めっき層１３１は、前
記第２めっき層１３２より銅の含有量が大きい。
前記第２めっき層１３２は、前記第１めっき層１３１より錫の含有量が大きい。前記第
２めっき層１３２は、純粋な錫を含むことができる。ここで、純粋な錫とは、錫(Sn)の含
有量が５０原子％以上であるもの、７０原子％以上であるもの、９０原子％以上であるも
のを意味することができる。この時、錫以外の元素は、銅からなることができる。例えば
、前記第２めっき層１３２は、錫(Sn)の含有量が５０原子％以上であってもよい。例えば
、前記第２めっき層１３２は、錫(Sn)の含有量が７０原子％以上であってもよい。例えば
、前記第２めっき層１３２は、錫(Sn)の含有量が９０原子％以上であってもよい。例えば
、前記第２めっき層１３２は、錫(Sn)の含有量が９５原子％以上であってもよい。例えば
、前記第２めっき層１３２は、錫(Sn)の含有量が９８原子％以上であってもよい。
実施例に係るめっき層は、Ｃｕ／Ｓｎの拡散現像により、電気化学的マイグレーション
(Electrochemical Migration Resistance)を防止し、金属成長によるショート不良を遮断
することができる。
ただし、実施例は、これに限定されるものではなく、前記めっき層１３０は、Ｎｉ／Ａ
ｕ合金、金(Au)、無電解ニッケル金めっき(electroless nickel immersion gold；ENIG)
、Ｎｉ／Ｐｄ合金、有機化合物めっき(Organic Solderability Preservative、OSP)のい
ずれか１つを含むことができるのはもちろんである。
前記第１めっき層１３１と前記第２めっき層１３２は、相互対応または異なる厚さを有
することができる。前記第１めっき層１３１及び前記第２めっき層１３２の全体厚さは０
．３μｍ～１μｍを有することができる。前記第１めっき層１３１及び前記第２めっき層
１３２の全体厚さは０．３μｍ～０．７μｍを有することができる。前記第１めっき層１
３１及び前記第２めっき層１３２の全体厚さは０．３μｍ～０．５μｍを有することがで
きる。前記第１めっき層１３１及び前記第２めっき層１３２のいずれか１つのめっき層は
０．０５μｍ～０．１５μｍ以下の厚さを有することができる。例えば、前記第１めっき
層１３１及び前記第２めっき層１３２のいずれか１つのめっき層は０．０７μｍ～０．１
３μｍ以下の厚さを有することができる。
その後には、伝導性パターン部ＣＰの上に保護部ＰＰをスクリーン印刷することができ
る。
前記保護層１４０は、前記配線パターン層１２０の上に部分的に配置される。例えば、
前記保護層１４０は、前記配線パターン層１２０の上の前記めっき層１３０の上に配置さ
れる。前記保護層１４０は、前記めっき層１３０を覆うことができ、前記配線パターン層
１２０及び前記めっき層１３０の酸化による損傷または脱膜を防止することができる。
前記保護層１４０は、前記配線パターン層１２０及び／または前記めっき層１３０がデ
ィスプレイパネル３０、メインボード４０、第１チップＣ１または第２チップＣ２と電気
的に連結されるための領域を除いた領域に部分的に配置される。
これによって、前記保護層１４０は、前記配線パターン層１２０及び／または前記めっ
き層１３０と部分的に重なってもよい。
前記保護層１４０の面積は、基板１１０の面積より小さい面積を有することができる。
前記保護層１４０は、基板の終端を除いた領域に配置され、複数のオープン領域を含むこ
とができる。
前記保護層１４０は、ホールのような形状の第１オープン領域ＯＡ１を含むことができ
る。前記第１オープン領域ＯＡ１は、前記配線パターン層１２０及び／または前記めっき
層１３０が第１チップＣ１と電気的に連結されるための前記保護層１４０の非配置領域で
あってもよい。
前記保護層１４０は、ホールのような形状の第２オープン領域ＯＡ２を含むことができ
る。前記第２オープン領域ＯＡ２は、前記配線パターン層１２０及び／または前記めっき
層１３０が第２チップＣ２と電気的に連結されるための前記保護層１４０の非配置領域で
あってもよい。よって、前記第２オープン領域ＯＡ２において、前記めっき層１３０は外
部に露出される。
前記第２オープン領域ＯＡ２において、前記めっき層１３０の銅の含有量は、５０原子
％以上であってもよい。例えば、前記めっき層１３０における銅の含有量は６０原子％以
上であってもよい。例えば、前記めっき層１３０における銅の含有量は６０原子％～８０
原子％であってもよい。具体的に、前記第２オープン領域ＯＡ２で測定された前記第１め
っき層１３１の銅の含有量は６０原子％～８０原子％であってもよい。
前記保護層１４０は、前記メインボード４０または前記ディスプレイパネル３０と電気
的に連結されるための伝導性パターン部の上に配置されなくてもよい。実施例は、前記メ
インボード４０または前記ディスプレイパネル３０と電気的に連結されるための伝導性パ
ターン部の上の前記保護層１４０の非配置領域である第３オープン領域ＯＡ３を含むこと
ができる。よって、前記第３オープン領域ＯＡ３で、前記めっき層１３０は外部に露出さ
れる。
前記第３オープン領域ＯＡ３において、前記めっき層１３０の銅の含有量は、５０原子
％以上であってもよい。または、前記第３オープン領域ＯＡ３において、前記めっき層１
３０の銅の含有量は、５０原子％未満であってもよい。前記第３オープン領域ＯＡ３は、
前記第１オープン領域ＯＡ１より基板の外縁に位置することができる。また、前記第３オ
ープン領域ＯＡ３は、前記第２オープン領域ＯＡ２より基板の外縁に位置することができ
る。
前記第１オープン領域ＯＡ１及び前記第２オープン領域ＯＡ２は、前記第３オープン領
域ＯＡ３より基板の中央領域に位置することができる。
前記保護層１４０は、折曲領域に配置される。よって、前記保護層１４０は、折り曲げ
る時に発生し得る応力を分散させることができる。よって、実施例に係るオールインワン
ＣＯＦ用フレキシブル回路基板の信頼性を向上させることができる。
前記保護層１４０は、絶縁性物質を含むことができる。前記保護層１４０は、伝導性パ
ターン部の表面を保護するために、塗布された後加熱して硬化される多様な物質を含むこ
とができる。前記保護層１４０は、レジスト(resist)層からなることができる。例えば、
前記保護層１４０は、有機高分子物質を含むソルダーレジスト層からなることができる。
一例として、前記保護層１４０は、エポキシアクリレート系の樹脂を含むことができる。
具体的に、前記保護層１４０は、樹脂、硬化剤、光開始剤、顔料、溶媒、フィラー、添加
剤、アクリル系のモノマーなどを含むことができる。ただし、実施例は、これに限定され
るものではなく、前記保護層１４０は、フォトソルダーレジスト層、カバーレイ(cover-l
ay)及び高分子物質のうちいずれか１つであってもよいことはもちろんである。
前記保護層１４０の厚さは１μｍ～２０μｍを有することができる。前記保護層１４０
の厚さは１μｍ～１５μｍを有することができる。例えば、前記保護層１４０の厚さは５
μｍ～２０μｍを有することができる。前記保護層１４０の厚さが２０μｍを超える場合
には、オールインワンＣＯＦ用フレキシブル回路基板の厚さが増加することになる。前記
保護層１４０の厚さが１μｍ未満である場合には、オールインワンＣＯＦ用フレキシブル
回路基板に含まれた伝導性パターン部の信頼性が低下する。
即ち、実施例に係る単面オールインワンＣＯＦ用フレキシブル回路基板１００は、基板
１１０、基板の一面の上に配置される伝導性パターン部ＣＰ、ダミーパターン部ＤＰ１、
ＤＰ２及び前記のダミーパターン部ＤＰ１、ＤＰ２と前記伝導性パターン部ＣＰの上の一
領域に部分的に保護層１４０が配置されて形成される保護部ＰＰを含むことができる。
前記伝導性パターン部ＣＰは、前記配線パターン層１２０及び前記めっき層１３０を含
むことができる。
前記伝導性パターン部ＣＰの上の一領域と他の領域上には、前記保護部ＰＰが配置され
なくてもよい。
そして、前記のダミーパターン部ＤＰ１、ＤＰ２の上には、前記保護部ＰＰが配置され
る。
これによって、前記伝導性パターン部ＣＰの上の一領域と他の領域上には、前記伝導性
パターン部ＣＰ及び離隔した前記伝導性パターン部ＣＰの間の基板１１０が露出する。前
記伝導性パターン部ＣＰの上の一領域と他の領域上には、第１接続部７０及び第２接続部
８０がそれぞれ配置される。具体的に、前記保護部ＰＰが配置されない前記伝導性パター
ン部ＣＰの上面には、第１接続部７０及び第２接続部８０がそれぞれ配置される。
前記第１接続部７０及び前記第２接続部８０は、相互異なる形状を有することができる
。例えば、前記第１接続部７０は、六面体形状を有することができる。具体的に、前記第
１接続部７０の断面は、四角形形状を含むことができる。より具体的に、前記第１接続部
７０の断面は、長方形または正方形形状を含むことができる。例えば、前記第２接続部８
０は、球形状を含むことができる。前記第２接続部８０の断面は、円形状を含むことがで
きる。または、前記第２接続部８０は、部分的にまたは全体的にラウンド状を含むことが
できる。一例として、前記第２接続部８０の断面形状は、一側面において平面であり、前
記一側面と反対となる他側面において曲面であるものを含むことができる。
前記第１接続部７０及び前記第２接続部８０は、相互異なる大きさを有することができ
る。前記第１接続部７０は、前記第２接続部８０より小さい大きさを有することができる
。
前記第１接続部７０及び前記第２接続部８０の幅は、相互異なる幅を有することができ
る。例えば、１つの第１接続部７０の両側面の間の幅Ｄ１は、１つの第２接続部８０の両
側面の間の幅Ｄ２より小さい幅を有することができる。
前記第１接続部７０の上には、前記第１チップＣ１が配置される。前記第１接続部７０
は、伝導性物質を含むことができる。よって、前記第１接続部７０は、前記第１接続部７
０の上面に配置される前記第１チップＣ１及び前記第１接続部７０の下面に配置される前
記伝導性パターン部ＣＰを電気的に連結することができる。
前記第２接続部８０の上には、前記第２チップＣ２が配置される。前記第２接続部８０
は、伝導性物質を含むことができる。よって、前記第２接続部８０は、前記第２接続部８
０の上面に配置される前記第２チップＣ２及び前記第２接続部８０の下面に配置される前
記伝導性パターン部ＣＰを電気的に連結することができる。
実施例に係る単面オールインワンＣＯＦ用フレキシブル回路基板１００の同じ一面の上
には、相互異なる種類の第１チップＣ１及び第２チップＣ２が配置される。具体的に、実
施例に係る単面オールインワンＣＯＦ用フレキシブル回路基板１００の同じ一面の上には
、１つの前記第１チップＣ１及び複数の第２チップＣ２が配置されてもよい。よって、チ
ップパッケージング工程の効率を向上させることができる。
前記第１チップＣ１は、駆動ＩＣチップ(Drive IC chip)を含むことができる。
前記第２チップＣ２は、駆動ＩＣチップ(Drive IC chip)以外のチップを意味すること
ができる。前記第２チップＣ２は、駆動ＩＣチップ(Drive IC chip)以外のソケットまた
は素子を含む多様なチップを意味することができる。例えば、前記第２チップＣ２は、ダ
イオードチップ、電源ＩＣチップ、タッチセンサーＩＣチップ、ＭＬＣＣチップ、ＢＧＡ
チップ、チップコンデンサのうち少なくとも１つであるものを含むことができる。
オールインワンＣＯＦ用フレキシブル回路基板１００の上に配置される複数の第２チッ
プＣ２は、ダイオードチップ、電源ＩＣチップ、タッチセンサーＩＣチップ、ＭＬＣＣチ
ップ、ＢＧＡチップ、チップコンデンサのうち少なくとも１つが複数配置されることを意
味することができる。一例として、オールインワンＣＯＦ用フレキシブル回路基板１００
の上には、複数のＭＬＣＣチップが配置される。
また、前記第２チップＣ２は、ダイオードチップ、電源ＩＣチップ、タッチセンサーＩ
Ｃチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのうち少なくとも２つを含
むことができる。即ち、オールインワンＣＯＦ用フレキシブル回路基板１００の上には、
相互異なる種類の複数の第２チップＣ２ａ、Ｃ２ｂが配置される。例えば、オールインワ
ンＣＯＦ用フレキシブル回路基板１００の上には、ダイオードチップ、電源ＩＣチップ、
タッチセンサーＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのうちい
ずれか１つの第２チップＣ２ａ及びダイオードチップ、電源ＩＣチップ、タッチセンサー
ＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのうち前記いずれか１つ
と異なる１つの第２チップＣ２ｂを含むことができる。
具体的に、オールインワンＣＯＦ用フレキシブル回路基板１００の上には、ダイオード
チップ、電源ＩＣチップ、タッチセンサーＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、
チップコンデンサのうちいずれか１つの第２チップＣ２ａが複数配置され、ダイオードチ
ップ、電源ＩＣチップ、タッチセンサーＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チ
ップコンデンサのうち前記いずれか１つと異なる１つの第２チップＣ２ｂが複数配置され
るものを含むことができる。一例として、オールインワンＣＯＦ用フレキシブル回路基板
１００の上には、複数のＭＬＣＣチップＣ２ａ及び複数の電源ＩＣチップＣ２ｂを含むこ
とができる。一例として、オールインワンＣＯＦ用フレキシブル回路基板１００の上には
、複数のＭＬＣＣチップＣ２ａ及び複数のダイオードチップＣ２ｂを含むことができる。
一例として、オールインワンＣＯＦ用フレキシブル回路基板１００の上には、複数のＭＬ
ＣＣチップＣ２ａ及び複数のＢＧＡチップＣ２ｂを含むことができる。
実施例において、前記第２チップの種類が２つに限定されるものではなく、駆動ＩＣチ
ップを除いた多様なチップが全て第２チップに含まれ得ることはもちろんである。
前記オールインワンＣＯＦ用フレキシブル回路基板１００の一端は、ディスプレイパネ
ル３０と連結される。前記オールインワンＣＯＦ用フレキシブル回路基板１００の一端は
、ディスプレイパネル３０と接着層５０によって連結される。具体的に、前記接着層５０
の上面には、前記ディスプレイパネル３０が配置され、前記接着層５０の下面には、前記
オールインワンＣＯＦ用フレキシブル回路基板１００が配置される。よって、前記ディス
プレイパネル３０及び前記オールインワンＣＯＦ用フレキシブル回路基板１００は、前記
接着層５０を挟んで上下に合着される。
前記オールインワンＣＯＦ用フレキシブル回路基板１００の前記一端と反対となる他端
は、メインボード４０と連結される。前記オールインワンＣＯＦ用フレキシブル回路基板
１００の前記一端と反対となる他端は、メインボード４０と接着層５０によって連結され
る。具体的に、前記接着層５０の上面にはメインボード４０が配置され、前記接着層５０
の下面には前記オールインワンＣＯＦ用フレキシブル回路基板１００が配置される。よっ
て、前記メインボード４０及び前記オールインワンＣＯＦ用フレキシブル回路基板１００
は、前記接着層５０を挟んで上下に合着される。
前記接着層５０は、伝導性物質を含むことができる。前記接着層５０は、伝導性粒子が
接着物質内に分散したものであってもよい。例えば、前記接着層５０は、異方性導電フィ
ルム(ACF)からなることができる。
これによって、前記接着層５０は、ディスプレイパネル３０、前記オールインワンＣＯ
Ｆ用フレキシブル回路基板１００及び前記メインボード４０の間の電気的信号を伝達する
とともに、別途の構成要素を安定的に連結することができる。
一方、前記基板１１０の上には、上述したようなダミーパターン部ＤＰ１、ＤＰ２が配
置される。即ち、上部ダミーパターン部ＤＰ２は、前記基板１１０の上面に配置され、前
記下部ダミーパターン部ＤＰ１は、前記基板１１０の下面に配置される。
前記上部ダミーパターン部ＤＰ２は、前記基板１１０の上面のうち前記上部配線パター
ン層が配置されていない領域に配置される。好ましくは、上部ダミーパターン部ＤＰ２は
、前記基板１１０の下面に配置された下部配線パターン層と垂直に重なった前記基板の上
面のうち前記上部配線パターン層が配置されていない領域上に配置される。
前記下部ダミーパターン部ＤＰ１は、前記基板１１０の下面のうち前記下部配線パター
ン層が配置されていない領域に配置される。好ましくは、下部ダミーパターン部ＤＰ１は
、前記基板１１０の上面に配置された上部配線パターン層と垂直に重なった前記基板の下
面のうち前記上部配線パターン層が配置されていない領域上に配置される。
即ち、前記基板１１０に配置される前記上部配線パターン層と前記下部配線パターン層
の位置は対応するものではなく、それぞれが有する機能及び信号配線ラインの数に応じて
デザインされ、前記基板１１０のそれぞれの表面の上に配置される。
よって、前記上部配線パターン層及び前記上部めっき層が配置された領域と垂直に重な
った前記基板１１０の下面には、前記下部配線パターン層と下部めっき層が配置されなく
てもよい。また、前記下部配線パターン層及び前記下部めっき層が配置された領域と垂直
に重なった前記基板１１０の上面には、前記上部配線パターン層及び前記上部めっき層が
配置されなくてもよい。
この時、前記基板１１０の上には、印刷工程によって前記保護層１４０が配置される。
前記保護層１４０は、基板１１０の一面に対して優先的に印刷され、前記一面に対する印
刷工程が終了した後に、前記基板１１０の他面に対する印刷工程が行われる。
ここで、前記基板の一面及び他面のうち前記保護層１４０が先に印刷される面に対して
は、その反対面に配線パターン層／めっき層が配置されていない領域と、配線パターン層
／めっき層が配置された領域が共存することで段差が発生することになる。この時、前記
保護層１４０が印刷される面と反対となる反対面に前記段差が存在すると、前記保護層１
４０の印刷工程で、保護層１４０が配置されない問題やピンホール問題が発生することに
なり、これはＰＣＢの信頼性に大きな影響を与える。
よって、本発明では、上記のような問題を解決するために、前記段差が存在しないよう
に、前記保護層１４０が印刷される面の反対面に、上記のようなダミーパターン部ＤＰ１
、ＤＰ２を形成する。
この時、前記基板１１０の両面のうち上面に対して優先的に前記保護層１４０の印刷工
程が行われる場合、前記のダミーパターン部ＤＰ１、ＤＰ２は、下部ダミーパターン部Ｄ
Ｐ１のみを含んでもよい。即ち、前記基板１１０の上面で前記保護層１４０が印刷される
場合、前記基板１１０の下面に配置された前記下部ダミーパターン部ＤＰ１によってパタ
ーン段差が解決され、これによって前記基板１１０の上面には、均一な高さを有する保護
層１４０が配置される。
そして、前記基板１１０の上面に対する保護層１４０の印刷工程が終了した後に、前記
基板１１０の下面に対する保護層１４０の印刷工程が行われる場合、前記基板１１０の上
面に形成された前記保護層１４０が前記上部配線パターン層／上部めっき層の間の段差が
解決され、これによって前記基板１１０の下面に対しては均一な保護層１４０が形成され
る。
ただし、前記基板１１０の一面及び他面のうち前記保護層１４０が先に印刷される面は
、前記ＰＣＢの製造環境によって随時変化することになる。よって、本発明では、上記の
ようなＰＣＢの製造環境を考慮して、前記基板１１０の上面には、前記下部配線パターン
層と前記下部めっき層に対応する位置に上部ダミーパターン部ＤＰ２を形成し、前記基板
１１０の下面には、前記上部配線パターン層と前記上部めっき層に対応する位置に下部ダ
ミーパターン部ＤＰ１を形成する。ここで、前記対応する位置は、基板１１０の一面の上
に配置された配線パターン層及びめっき層と垂直に重なる基板の他面上の位置を意味する
。
前記のダミーパターン部ＤＰ１、ＤＰ２は、単一層からなってもよい。好ましくは、前
記のダミーパターン部ＤＰ１、ＤＰ２は、ダミーパターン層のみを含んでもよい。前記の
ダミーパターン層は、前記配線パターン層と同じ金属物質を含むことができる。ただし、
本発明はこれに限定されるものではなく、前記のダミーパターン層は、前記配線パターン
層と異なる物質を含むことができる。例えば、前記のダミーパターン層は、非金属物質を
含むことができる。
また、これと違って、図３ｂに示されたように前記のダミーパターン部ＤＰ１、ＤＰ２
は、第１ダミーパターン層１５１、第２ダミーパターン層１５２及び第３ダミーパターン
層１５３を含むことができる。
前記第１ダミーパターン層１５１は、前記配線パターン層１２０に対応する。前記第１
ダミーパターン層１５１は、前記配線パターン層１２０と同じ金属物質を含む。前記第１
ダミーパターン層１５１は、前記配線パターン層１２０の一部であってもよい。即ち、前
記基板１１０の表面には、チップと電気的に連結され、信号を伝達するための配線パター
ン層１２０が配置される。この時、前記配線パターン層１２０と一緒に前記第１ダミーパ
ターン層１５１を形成することができる。即ち、前記基板１１０の上にはパターン層が形
成され、これは、前記電気的信号を伝達するための配線パターン層１２０と前記第１ダミ
ーパターン層１５１を含むことになる。前記第１ダミーパターン層１５１は、前記配線パ
ターン層１２０とは違って、電気的信号を伝達せず、これによって前記配線パターン層１
２０と電気的に連結されない。即ち、前記第１ダミーパターン層１５１は、前記基板１１
０の表面のうち前記配線パターン層１２０が配置されていない領域上に、前記配線パター
ン層１２０と連結されることなく独立的に配置される。
前記第２ダミーパターン層１５２は、前記第１ダミーパターン層１５１の上に配置され
る。前記第２ダミーパターン層１５２は、前記第１めっき層１３１の一部であってもよい
。前記第３ダミーパターン層１５２は、前記第２ダミーパターン層１５２の上に配置され
る。前記第３ダミーパターン層１５３は、前記第２めっき層１３２の一部であってもよい
。
即ち、本発明におけるダミーパターン部ＤＰ１、ＤＰ２は、前記伝導性パターン部ＣＰ
が有する層構造とは違って単一層からなることができる。また、前記のダミーパターン部
ＤＰ１、ＤＰ２は、前記伝導性パターン部ＣＰが有する層構造と同様に３層構造を有する
ことができる。
一方、前記のダミーパターン部ＤＰ１、ＤＰ２の上には、前記保護層１４０が配置され
る。即ち、前記保護層１４０は、オープンされるべき前記伝導性パターン部ＣＰの一部表
面を露出する。そして、前記のダミーパターン部ＤＰ１、ＤＰ２は、外部に露出しなくて
もよく、これによって前記のダミーパターン部ＤＰ１、ＤＰ２の上には、前記保護層１４
０が配置される。
一方、図３ａを参照すると、前記配線パターン層１２０の面積は、前記めっき層１３０
と対応してもよい。前記第１めっき層１３１の面積は、前記第２めっき層１３２の面積と
対応してもよい。
図７を参照すると、前記配線パターン層１２０の面積は、前記めっき層１３０と異なっ
てもよい。前記配線パターン層１２０の面積は、前記第１めっき層１３１の面積と対応し
てもよい。前記第１めっき層１３１の面積は、前記第２めっき層１３２の面積と異なって
もよい。例えば、前記第１めっき層１３１の面積は、前記第２めっき層１３２の面積より
大きい面積を有することができる。
図８を参照すると、前記配線パターン層１２０の面積は、前記めっき層１３０と異なっ
てもよい。
図９を参照すると、前記基板１１０の一面において、前記配線パターン層１２０の面積
は、前記めっき層１３０と異なり、前記基板１１０の他面において、前記配線パターン層
１２０の面積は、前記めっき層１３０と対応してもよい。
前記保護層１４０は、前記基板１１０の上に直接接触して配置されるか、前記配線パタ
ーン層１２０の上に直接接触して配置されるか、前記第１めっき層１３１の上に直接接触
して配置されるか、前記第２めっき層１３２の上に直接接触して配置される。また、前記
保護層１４０は、前記のダミーパターン部ＤＰ１、ＤＰ２と直接接触して配置される。
図３ａ及び図３ｂを参照すると、前記配線パターン層１２０の上に前記第１めっき層１
３１が配置され、前記第１めっき層１３１の上に前記第２めっき層１３２が形成され、前
記第２めっき層１３２の上に部分的に前記保護層１４０が配置される。また、前記のダミ
ーパターン部ＤＰ１、ＤＰ２の上に全体的に前記保護層１４０が配置される。
図７ａ、図７ｂを参照すると、前記配線パターン層１２０の上に前記第１めっき層１３
１が配置され、前記第１めっき層１３１の上に部分的に前記保護層１４０が配置される。
前記第２めっき層１３２は、前記めっき層１３１の上の前記保護層１４０が配置された領
域以外の領域に配置される。
前記保護層１４０の下面が接触する前記第１めっき層１３１は、銅及び錫の合金層から
なることができる。前記保護層１４０の側面と接触する前記第２めっき層１３２は、純粋
な錫を含むことができる。よって、前記保護層１４０と前記第１めっき層１３１の間に共
同部が形成されることによる保護層の脱膜を防止でき、ウィスカーの形成を防止でき、保
護層の密着力を高めることができる。よって、実施例は、２層のめっき層を含むことがで
き、信頼性が高い電子デバイスを提供することができる。
また、前記配線パターン層１２０の上に、単一層の錫めっき層１３１のみを配置し、１
つの錫めっき層１３１の上に保護層１４０を配置する場合には、保護層１４０の熱硬化時
に前記錫めっき層１３１が加熱されることで、前記錫めっき層１３１内に銅が拡散される
。よって、前記錫めっき層１３１は、錫及び銅の合金層となり、Ａｕバンプを有する第１
チップの実装が弱くなる題点がある。よって、実施例に係るめっき層１３０は、基板から
離れるほど錫の濃度が連続的に増加する第１めっき層１３１及び第２めっき層１３２が要
求される。
そして、図７ａのように、前記のダミーパターン部ＤＰ１、ＤＰ２は、前記配線パター
ン層１２０と前記第１めっき層１３１に対応する単一層のダミーパターン層を含むことが
できる。
また、図７ｂのように、前記のダミーパターン部ＤＰ１、ＤＰ２は、前記配線パターン
層１２０に対応する第１ダミーパターン層１５１、前記第１めっき層１３１に対応する第
２ダミーパターン層１５２、そして前記第２めっき層１３２に対応する第３ダミーパター
ン層１５３を含むことができる。
図８を参照すると、前記配線パターン層１２０の上に前記第１めっき層１３１が配置さ
れ、前記第１めっき層１３１の上に部分的に前記保護層１４０が配置される。前記第２め
っき層１３２は、前記めっき層１３１の上の前記保護層１４０が配置された領域以外の領
域に配置される。
この時、前記配線パターン層１２０は、第１配線パターン層１２１及び第２配線パター
ン層１２２を含むことができる。即ち、前記基板の上には、複数の配線パターン層が配置
される。
また、図示されていないが、前記基板１１０と前記第１配線パターン層１２１の間には
、前記基板１１０と前記第１配線パターン層１２１の密着力を向上するための金属シード
層をさらに含むことができる。この時、金属シード層は、スパッタリングによって形成す
ることができる。金属シード層は、銅を含むことができる。
前記第１配線パターン層１２１及び前記第２配線パターン層１２２は、相互対応する工
程または相互異なる工程で形成することができる。
前記第１配線パターン層１２１は、０．１μｍ～０．５μｍの厚さで銅をスパッタリン
グして形成される。前記第１配線パターン層１２１は、基板の上部、下部及び貫通ホール
の内側面に配置される。この時、前記第１配線パターン層１２１の厚さが薄いので、貫通
ホールの内側面は相互離隔される。
次に、前記第２配線パターン層１２２は、前記第１配線パターン層１２１の上に配置さ
れる。また、前記第２配線パターン層１２２は、めっきによって貫通ホールの内部に全体
的に満たされる。
前記第１配線パターン層１２１は、スパッタリングによって形成されるので、前記基板
１１０または前記金属シード層との密着力が優れる利点を有するが、製造コストが高いの
で、前記第１配線パターン層１２１の上に再び、めっきによる前記第２配線パターン層１
２２を形成することで、製造コストを低減させることができる。また、別途に基板の貫通
ホールに伝導性物質を満たすことなく、前記第１配線パターン層１２１の上に前記第２配
線パターン層１２２を配置すると同時にビアホール内に銅が充填されるので、工程効率が
向上する。また、ビアホール内にボイドが形成されることを防止でき、信頼性が高いオー
ルインワンＣＯＦ用フレキシブル回路基板及びこれを含む電子デバイスを提供することが
できる。
そして、ダミーパターン部ＤＰ１、ＤＰ２は、前記第１配線パターン層１２１に対応す
る第１ダミーパターン層１５１と、前記第２配線パターン層１２２に対応する第２ダミー
パターン層１５２と、前記第１めっき層１３１に対応する第３ダミーパターン層１５３と
、前記第２めっき層１３２に対応する第４ダミーパターン層１５４を含むことができる。
図９を参照すると、前記基板の一面には、複数の保護層１４０が配置される。前記保護
層は、第１保護層１４１及び第２保護層１４２を含むことができる。
例えば、前記基板の一面の上に第１保護層１４１が部分的に配置され、前記保護層１４
１が配置される領域以外の領域上に前記配線パターン層１２０が配置される。
前記保護層１４１の上には、前記第２保護層１４２が配置される。前記第２保護層１４
２は、前記第１保護層１４１及び前記配線パターン層１２０を覆い、前記第１保護層１４
１より大きい領域に配置される。
前記保護層１４２は、前記第１保護層１４１の上面を覆いながら前記保護層１４１と対
応する領域上に配置される。前記第２保護層１４２の幅は、前記保護層１４１より大きい
幅を有することができる。よって、前記第２保護層１４２の下面は、前記配線パターン層
１２０及び前記第１保護層１４１と接触することができる。よって、前記第２保護層１４
２は、前記第１保護層１４１と前記配線パターン層１２０の界面で応力が集中することを
緩和することができる。よって、実施例に係るオールインワンＣＯＦ用フレキシブル回路
基板の折り曲げ時に発生し得る脱膜またはクラックの発生を低下させることができる。
前記第２保護層１４２が配置される領域以外の領域には、前記めっき層１３０が配置さ
れる。具体的に、前記第２保護層１４２が配置される領域以外の領域で、前記配線パター
ン層１２０の上に前記第１めっき層１３１が配置され、前記第１めっき層１３１の上に前
記第２めっき層１３２が順に配置される。
前記基板の前記一面と反対となる他面の上には配線パターン層１２０が配置される。配
線パターン層１２０の上には、前記めっき層１３０が配置される。前記めっき層１３０の
上には、部分的に保護層１４０が配置される。
前記基板の一面に配置される保護層と前記基板の他面に配置される保護層の幅は、相互
対応してもよく相互異なってもよい。
図面では、基板の一面にのみ複数の保護層が配置されるものを図示したが、実施例は、
これに限定されるものではなく、前記基板の両面にそれぞれ複数の保護層を含むことがで
きるのはもちろんである。また、基板の一面にのみ複数または１つの保護層が配置されて
もよいのはもちろんである。
また、前記基板の一面または両面の構造は、図３ａ、図３ｂ、図７ａ、図７ｂ、図８、
図９の少なくとも１つに係る伝導性パターン部、保護部の構造を組合せて多様に配置でき
ることはもちろんである。
図４ａ及び図４ｂを参照すると、比較例に係るフレキシブル回路基板は、基板１１０の
上面に上部伝導性パターン部ＣＰが配置され、前記基板１１０の下面に下部伝導性パター
ン部ＣＰが配置される。この時、前記上部伝導性パターン部ＣＰ及び前記下部伝導性パタ
ーン部ＣＰは、保護層１４０の印刷工程が考慮されていない状態で設計される。よって、
前記基板１１０の上面には、前記上部伝導性パターン部ＣＰが存在するが、前記基板１１
０の下面には、下部伝導性パターン部ＣＰが存在しない領域を含むことができる。即ち、
前記上部伝導性パターン部ＣＰが配置された面と垂直に重なった基板１１０の下面には、
前記下部伝導性パターン部ＣＰが配置されない領域が存在する。
この時、前記比較例に係るフレキシブル回路基板は、最下面が前記下部伝導性パターン
部ＣＰが存在する領域では、前記下部伝導性パターン部ＣＰの下面となり、前記下部伝導
性パターン部ＣＰが存在しない領域では、前記基板１１０の下面となる。
そして、前記基板１１０の上面に保護層１４０を印刷する工程で、前記下部伝導性パタ
ーン部ＣＰが配置されない領域と垂直に重なる領域に対しては、前記最下面が前記基板１
１０の下面と同一であり、これによるピンホール現像が発生しない。この時、前記下部伝
導性パターン部ＣＰが存在しない領域に対して前記保護層１４０を印刷する状態で、前記
下部伝導性パターン部ＣＰが突然現れると、前記下部伝導性パターン部ＣＰの端部と垂直
に重なった前記基板１１０の上部領域で急な段差発生により跳ね上がる現像が発生するこ
とになる。よって、従来では、前記下部ダミーパターン部ＤＰ１が最初に配置される端部
領域で前記跳ね上がる現像が発生することになり、これによって前記保護層１４０が配置
されないピンホール問題が発生することになる。
一方、図４ｂに示されたように、本発明では、前記上部伝導性パターン部ＣＰが配置さ
れた領域と垂直に重なった前記基板１１０の下面に、前記下部ダミーパターン部ＤＰ１を
配置することで、前記段差発生を除去し、これによる均一な保護層１４０を形成すること
ができる。
そして、前記下部ダミーパターン部ＤＰ１は、前記上部伝導性パターン部ＣＰのそれぞ
れに対応するように配置される。即ち、図４ｂのように、前記下部伝導性パターン部ＣＰ
が配置されていない領域と垂直に重なる前記基板１１０の上面には、３つの上部伝導性パ
ターン部ＣＰが配置されていることを確認することができる。よって、前記基板１１０の
下面には、前記３つの上部伝導性パターン部ＣＰのそれぞれに対応するように、第１下部
ダミーパターン部ＤＰ１、第２下部ダミーパターン部ＤＰ１及び第３下部ダミーパターン
部ＤＰ１がそれぞれ配置される。
一方、上記のような保護層１４０のピンホール現像は、保護層１４０の印刷される基板
１１０の上面の上で最初の上部伝導性パターン部ＣＰが始まる位置と、前記基板の下面の
上で最初の下部伝導性パターン部ＣＰが始まる位置が相互異なるからである。好ましくは
、基板の左側端を基準に、前記最初の上部伝導性パターン部ＣＰが始まる位置より前記下
部伝導性パターン部ＣＰが始まる位置が遠いからである。
よって、ピンホール現像は、前記最初の上部伝導性パターン部ＣＰが始まる位置と前記
下部伝導性パターン部ＣＰが始まる位置を同一にして解決することもできる。
即ち、図５ａに示されたように、図３ａのＡ領域を拡大すると、前記基板１１０の上面
には、左側端を中心に４つの上部伝導性パターン部ＣＰが配置されていることを確認する
ことができる。そして、前記基板１１０の下面には、左側端を中心に２つの下部伝導性パ
ターン部ＣＰが配置されていることを確認することができる。即ち、前記４つの上部伝導
性パターン部ＣＰのうち三番目に位置した上部伝導性パターン部ＣＰの位置で前記下部伝
導性パターン部ＣＰが最初に始まることを確認することができる。
よって、本発明では、前記基板１１０の下面のうち前記一番目の上部伝導性パターン部
ＣＰと垂直に重なる領域上に下部ダミーパターン部ＤＰ１を配置する。この時、前記一番
目の上部伝導性パターン部の左側端と、前記下部ダミーパターン部ＤＰ１の左側端は、相
互同一垂直線上に位置することができる。即ち、前記基板１１０の上面及び下面の上で、
前記一番目の上部伝導性パターン部ＣＰの開始位置と前記下部ダミーパターン部ＤＰ１の
開始位置を同一にした。そして、二番目の上部伝導性パターン部ＣＰと垂直に重なる領域
上には、前記下部伝導性パターン部ＣＰや前記下部ダミーパターン部ＤＰ１が配置されな
くてもよい。
即ち、前記一番目の上部伝導性パターン部ＣＰの開始位置と重なる前記基板１１０の下
面の上に下部伝導性パターン部ＣＰが配置されていない場合、前記一番目の上部伝導性パ
ターン部ＣＰの開始位置と重なる前記基板１１０の下面の上にのみ前記下部ダミーパター
ン部ＤＰ１を配置して、前記ピンホール現像を解決することができる。
ただし、前記１つの下部ダミーパターン部ＤＰ１を利用して前記ピンホール現像を完璧
に解決するために、前記下部ダミーパターン部ＤＰ１の幅を前記一番目の上部伝導性パタ
ーン部ＣＰの幅より大きくすることが好ましい。
これと違って、図５ｂのように、前記基板１１０の下面のうち前記一番目の上部伝導性
パターン部ＣＰと垂直に重なる領域上に、下部ダミーパターン部ＤＰ１を配置する。この
時、前記一番目の上部伝導性パターン部の左側端と、前記下部ダミーパターン部ＤＰ１の
左側端は、相互同一垂直線上に位置しない。即ち、前記基板１１０の上面及び下面の上で
、前記一番目の上部伝導性パターン部ＣＰの開始位置と前記下部ダミーパターン部ＤＰ１
の開始位置が同一ではない。この時、上記のような条件において、前記ピンホール現像を
解決するためには、前記保護層１４０が印刷される面で最初に配置されたパターン(伝導
性パターン部ＣＰ及びダミーパターン部ＤＰ１、ＤＰ２含む)の開始位置より、前記印刷
される面の反対面に最初に配置されたパターンの開始位置がはやい必要がある。
よって、本発明では、前記一番目の上部伝導性パターン部ＣＰの開始位置より前記基板
１１０の下面の上に配置された下部ダミーパターン部ＤＰ１の開始位置がはやいように、
前記一番目の上部伝導性パターン部ＣＰと垂直に重なる前記基板１１０の下面の上に前記
下部ダミーパターン部ＤＰ１を形成する。
即ち、前記基板１１０の左側端から前記下部ダミーパターン部ＤＰ１の左側端までの距
離が、前記基板１１０の左側端から前記一番目の上部伝導性パターン部ＣＰの左側端まで
の距離より近いようにする。
結論的に、前記一番目の上部伝導性パターン部ＣＰの左側端から前記下部ダミーパター
ン部ＤＰ１の左側端までは、第１間隔ａだけ差が生じる。そして、前記一番目の上部伝導
性パターン部ＣＰの幅は第１幅ｂを有し、前記下部ダミーパターン部ＤＰ１の幅は、前記
第１幅ｂより広い第２幅ｃを有するようにする。
これによれば、本発明では、最小限のダミーパターン部を形成することで、前記ピンホ
ール現像を解決することができる。
また、図５ｃのように、前記下部ダミーパターン部ＤＰ１は、第３幅ｄを有することが
できる。この時、前記第３幅ｄは、前記一番目の上部伝導性パターン部ＣＰの幅、前記二
番目の上部伝導性パターン部ＣＰの幅、そして前記一番目の上部伝導性パターン部ＣＰと
前記二番目の上部伝導性パターン部ＣＰの間の離隔幅を全部合わせた幅に対応する。
即ち、図４ｂでは、前記一番目の上部伝導性パターン部ＣＰの下部に、前記一番目の上
部伝導性パターン部ＣＰと同じ幅を有する第１下部ダミーパターン部ＤＰ１を形成し、二
番目の上部伝導性パターン部ＣＰの下部に、前記二番目の上部伝導性パターン部ＣＰと同
じ幅を有する第２下部ダミーパターン部ＤＰ１を形成した。
これと違って、図５ｃのように、前記一番目の上部伝導性パターン部ＣＰの開始位置か
ら前記二番目の上部伝導性パターン部ＣＰの終了位置に対応する基板１１０の下面に、１
つの伝導性パターン部ＣＰのみを形成することができる。
一方、本発明における前記のダミーパターン部ＤＰ１、ＤＰ２は、多様な形状を有する
ことができる。即ち、前記のダミーパターン部ＤＰ１、ＤＰ２は、前記保護層１４０の印
刷面の下部で段差をなくすために配置されるものであるので、パターン部の厚さを伝導性
パターン部ＣＰの厚さと同一に維持しさえすればよい。よって、前記のダミーパターン部
ＤＰ１、ＤＰ２は、図５ｄの(ａ)のように、水平に延長されるバー形状を有することがで
き、(ｂ)のように垂直に延長されるバー形状を有することができ、(ｃ)のように円形状を
有することができ、(ｄ)のように中央が開放された円形状(リング状)を有することができ
、(ｅ)のように中央が開放された四角形状(はしご形状)を有することができる。また、本
発明におけるダミーパターン部ＤＰ１、ＤＰ２の形状は、これに限定されるものではなく
、楕円形状、扇形状、多角形状、三角形状のように多様な形状に変形可能である。
また、図６のように、図３ａのＢ領域を拡大すると、前記基板１１０の上面には上部ダ
ミーパターン部ＤＰ２が配置される。前記上部ダミーパターン部ＤＰ２の形成位置及び条
件は、前記下部ダミーパターン部ＤＰ１の形成位置及び条件と同一である。即ち、前記基
板１１０の右側端を中心に、最初に位置した下部伝導性パターン部ＣＰの開始位置より前
記上部伝導性パターン部ＣＰの開始位置が遅れる場合、前記最初に位置した下部伝導性パ
ターン部ＣＰの開始と垂直に重なる前記基板１１０の上面に上部ダミーパターン部ＤＰ２
を形成する。この時、前記上部ダミーパターン部ＤＰ２は、それぞれの下部伝導性パター
ン部ＣＰに対応するように複数個配置され、これと違って、最初に始める下部伝導性パタ
ーン部ＣＰに対応するように一つ形成されてもよい。
図３ａ、図３ｂ、図７ａ、図７ｂ、図８、図１０及び図１１を参照して、実施例に係る
両面オールインワンＣＯＦ用フレキシブル回路基板１００の上に実装される第１チップＣ
１、ディスプレイパネル３０及びメインボード４０との連結関係を説明する。
実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板１００は、貫通ホール
を含む基板１００と、前記貫通ホールを含む基板の両面の上にそれぞれ配置される配線パ
ターン層１２０と、前記配線パターン層１２０の上に配置される第１めっき層１３１と、
前記第１めっき層１３１の上に配置される第２めっき層１３２と、前記配線パターン層の
上に部分的に配置される保護層１４０を含むことができる。
前記保護層１４０が形成される前記保護層１４０の配置領域は、前記保護部ＰＰであっ
てもよい。前記保護層が形成されない前記保護部ＰＰ以外の領域で前記伝導性パターン部
ＣＰは外部に露出される。即ち、保護層のオープン領域ないし伝導性パターン部の上に保
護部が配置されない領域で、前記伝導性パターン部ＣＰは、前記第１チップＣ１、前記デ
ィスプレイパネル３０及び前記メインボード４０と電気的に連結される。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板のリードパターン部及びテ
ストパターン部は、保護部と重ならなくてもよい。即ち、前記リードパターン部及び前記
テストパターン部は、保護層によって覆われていないオープン領域に位置した伝導性パタ
ーン部を意味することができ、機能に応じてリードパターン部及びテストパターン部に区
別することができる。
前記リードパターン部は、前記第１チップ、前記第２チップ、前記ディスプレイパネル
または前記メインボードと連結されるための伝導性パターン部を意味することができる。
前記テストパターン部は、実施例に係るオールインワンＣＯＦ用フレキシブル回路基板
及びこれを含むチップパッケージの製品の不良の有無を確認するための伝導性パターン部
を意味することができる。
前記リードパターン部は位置によってインナーリードパターン部及びアウターリードパ
ターン部に区別することができる。前記第１チップＣ１と相対的に近く置かれており、保
護層によって重ならない伝導性パターン部の一領域は、インナーリードパターン部と表現
することができる。前記第１チップＣ１と相対的に遠く置かれており、保護層によって重
ならない伝導性パターン部の一領域は、アウターリードパターン部と表現することができ
る。
図３ａ、図３ｂ、図７ａ、図７ｂ、図８、図１０及び図１１を参照すると、実施例に係
るオールインワンＣＯＦ用フレキシブル回路基板１００は、第１インナーリードパターン
部Ｉ１、第２インナーリードパターン部Ｉ２、第３インナーリードパターン部Ｉ３及び第
４インナーリードパターン部Ｉ４を含むことができる。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００は、第１アウターリ
ードパターン部Ｏ１、第２アウターリードパターン部Ｏ２、第３アウターリードパターン
部Ｏ３及び第４アウターリードパターン部Ｏ４を含むことができる。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００は、第１テストパタ
ーン部Ｔ１及び第２テストパターン部Ｔ２を含むことができる。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００の一面の上には、前
記第１インナーリードパターン部Ｉ１、前記第２インナーリードパターン部Ｉ２、前記第
３インナーリードパターン部Ｉ３、前記第１アウターリードパターン部Ｏ１、及び前記第
２アウターリードパターン部Ｏ２が配置される。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００の前記一面と反対と
なる他面の上には、前記第４インナーリードパターン部Ｉ４、前記第３アウターリードパ
ターン部Ｏ３、前記第４アウターリードパターン部Ｏ４、前記第１テストパターン部Ｔ１
及び前記第２テストパターン部Ｔ２を含むことができる。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００の一面の上に配置さ
れる前記第１チップＣ１は、第１接続部７０を通じて前記第１インナーリードパターン部
Ｉ１、前記第２インナーリードパターン部Ｉ２または前記第３インナーリードパターン部
Ｉ３と連結される。
前記第１接続部７０は位置及び／または機能により、第１サブ第２接続部７１、第２サ
ブ第１接続部７２及び第３サブ第１接続部７３を含むことができる。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００の一面の上に配置さ
れる前記第１チップＣ１は、前記第１サブ第１接続部７１を通じて前記第１インナーリー
ドパターン部Ｉ１と電気的に連結される。
前記第１インナーリードパターン部Ｉ１は、前記基板１１０の上面に沿って第２ビアホ
ールＶ２と隣接した第１アウターリードパターン部Ｏ１まで電気的信号を伝達することが
できる。前記第２ビアホールＶ２及び前記第１アウターリードパターン部Ｏ１は、電気的
に連結される。即ち、前記第１インナーリードパターン部Ｉ１及び前記第１アウターリー
ドパターン部Ｏ１は、一方向に延長される伝導性パターン部の一端及び他端であってもよ
い。
例えば、前記第１アウターリードパターン部Ｏ１の上には、前記メインボード４０が接
着層５０を通じて連結される。よって、前記第１チップから伝達される信号は、前記第１
インナーリードパターン部Ｉ１及び前記第１アウターリードパターン部Ｏ１を経て前記メ
インボード４０にまで伝達される。
また、前記第１インナーリードパターン部Ｉ１は、前記基板１１０の上面に沿って第２
ビアホールＶ２まで電気的に連結され、前記第２ビアホールＶ２に充填された伝導性物質
を通じて前記基板１１０の下面に沿って前記第２ビアホールＶ２に隣接した第３アウター
リードパターン部Ｏ３まで電気的信号を伝達することができる。前記第２ビアホールＶ２
は、前記第３アウターリードパターン部Ｏ３と電気的に連結される。よって、図示されて
いないが、前記第３アウターリードパターン部Ｏ３の上に前記メインボード４０が接着層
５０を通じて電気的に連結され得るのはもちろんである。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００の一面の上に配置さ
れる前記第１チップＣ１は、前記第２サブ第１接続部７２を通じて前記第２インナーリー
ドパターン部Ｉ２と電気的に連結される。
前記基板１１０の上面に配置される前記第２インナーリードパターン部Ｉ２は、前記第
２インナーリードパターン部Ｉ２の下部に位置した第１ビアホールＶ１に充填された伝導
性物質を通じて前記基板１１０の下面に沿って前記第１ビアホールＶ１と隣接した第４イ
ンナーリードパターン部Ｉ４及び前記第１テストパターン部Ｔ１に電気的信号を伝達する
ことができる。前記第１ビアホールＶ１、前記第１テストパターン部Ｔ１及び前記第４イ
ンナーリードパターン部Ｉ４は基板の下面で電気的に連結される。
前記第４インナーリードパターン部Ｉ４及び第４アウターリードパターン部Ｏ４にはデ
ィスプレイパネル３０が付着される。
前記第１テストパターン部Ｔ１は、前記第１ビアホールＶ１を通じて伝達される電気的
信号の不良を確認することができる。例えば、前記第１テストパターン部Ｔ１を通じて、
前記第４インナーリードパターン部Ｉ４に伝達される信号の正確性を確認することができ
る。具体的に、前記第１テストパターン部Ｔ１で電圧または電流を測定することで、前記
第１チップと前記ディスプレイパネルの間に位置する伝導性パターン部の短絡やショート
の発生の有無ないし発生位置を確認でき、製品の信頼性を向上させることができる。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００の一面の上に配置さ
れる前記第１チップＣ１は、前記第３サブ第１接続部７３を通じて前記第３インナーリー
ドパターン部Ｉ３と電気的に連結される。
前記第３インナーリードパターン部Ｉ３は、前記基板１１０の上面に沿って第３ビアホ
ールＶ３と隣接した第２アウターリードパターン部Ｏ２まで電気的信号を伝達することが
できる。前記第３ビアホールＶ３及び前記第２アウターリードパターン部Ｏ２は、電気的
に連結される。即ち、前記第３インナーリードパターン部Ｉ３及び前記第２アウターリー
ドパターン部Ｏ２は、一方向に延長される伝導性パターン部の一端及び他端であってもよ
い。
また、前記第３インナーリードパターン部Ｉ３は、前記基板１１０の上面に沿って第３
ビアホールＶ３まで電気的に連結され、前記第３ビアホールＶ３に充填された伝導性物質
を通じて前記基板１１０の下面に沿って前記第３ビアホールＶ３に隣接した第４アウター
リードパターン部Ｏ４及び前記第２テストパターン部Ｔ２に電気的信号を伝達することが
できる。
前記第２ビアホールＶ２、前記第４アウターリードパターン部Ｏ４及び前記第２テスト
パターン部Ｔ２は、基板の下面で電気的に連結される。
先述したように、前記第４インナーリードパターン部Ｉ４及び第４アウターリードパタ
ーン部Ｏ４の上には、前記ディスプレイパネル３０が接着層５０を通じて付着される。
前記第２テストパターン部Ｔ２は、前記第３ビアホールＶ３を通じて伝達される電気的
信号の不良を確認することができる。例えば、前記第２テストパターン部Ｔ２を通じて、
前記第４アウターリードパターン部Ｏ４に伝達される信号の正確性を確認することができ
る。具体的に、前記第２テストパターン部Ｔ２で電圧または電流を測定することで、前記
第１チップと前記ディスプレイパネルの間に位置する伝導性パターン部の短絡やショート
の発生の有無ないし発生位置を確認でき、製品の信頼性を向上させることができる。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板は、前記第１チップＣ１が
配置される一面と反対となる他面に前記ディスプレイパネル３０を配置でき、設計の自由
度を向上させることができる。また、複数のチップが実装される一面と反対となる他面に
ディスプレイパネルを配置することで、効果的な放熱が可能となる。よって、実施例に係
るオールインワンＣＯＦ用フレキシブル回路基板の信頼性が向上する。
図１０は図７ａの平面図、図１１は図７ａの底面図である。
図１０及び図１１を参照すると、実施例のオールインワンＣＯＦ用フレキシブル回路基
板１００は、製作または加工の便宜性のために、長さ方向の両側外部にスプロケットホー
ルを備えることができる。よって、オールインワンＣＯＦ用フレキシブル回路基板１００
は、ROLL to ROLL(ROLL to ROLL)方式でスプロケットホールによって巻かれたり、ほどか
れたりされる。
オールインワンＣＯＦ用フレキシブル回路基板１００は、点線で図示した切断部を基準
に内部領域ＩＲ及び外部領域ＯＲに定義することができる。
オールインワンＣＯＦ用フレキシブル回路基板１００の内部領域ＩＲには、第１チップ
、第２チップ、ディスプレイパネル及びメインボードをそれぞれ連結するための伝導性パ
ターン部が配置される。
オールインワンＣＯＦ用フレキシブル回路基板１００のスプロケットホールが形成され
た部分を切断し、基板の上にチップを配置することで、オールインワンＣＯＦ用フレキシ
ブル回路基板１００を含むチップパッケージ及びこれを含む電子デバイスとして加工する
ことができる。
図１１を参照すると、前記オールインワンＣＯＦ用フレキシブル回路基板１００の上面
では、前記保護層１４０の第１オープン領域ＯＡ１を通じて伝導性パターン部ＣＰの一領
域である前記第１インナーリードパターン部Ｉ１、前記第２インナーリードパターン部Ｉ
２及び前記第３インナーリードパターン部Ｉ３が外部に露出される。
また、前記オールインワンＣＯＦ用フレキシブル回路基板１００の上面では、前記保護
層１４０の第３オープン領域ＯＡ３を通じて伝導性パターン部ＣＰの一領域である前記第
１アウターリードパターン部Ｏ１が外部に露出される。
前記第１インナーリードパターン部Ｉ１及び前記第３インナーリードパターン部Ｉ３は
、第１接続部を通じてチップと連結されるための伝導性パターン部であってもよい。
前記第１インナーリードパターン部Ｉ１の端部及び前記第３インナーリードパターン部
Ｉ３の端部は、一列に配置される。例えば、基板の横方向(ｘ軸方向)において複数の前記
第１インナーリードパターン部Ｉ１は相互離隔し、前記第１インナーリードパターン部Ｉ
１の端部は一列に配置される。例えば、基板の横方向(ｘ軸方向)において複数の前記第３
インナーリードパターン部Ｉ３は相互離隔し、前記第３インナーリードパターン部Ｉ３の
端部は一列に配置される。よって、前記第１インナーリードパターン部Ｉ１及び前記第３
インナーリードパターン部Ｉ３は、第１接続部、第１チップとのボンディングが優れる。
基板の横方向(ｘ軸方向)において複数の前記第２ビアホールＶ２は相互離隔し、一列に
配置される。基板の横方向(ｘ軸方向)において複数の前記第３ビアホールＶ３は相互離隔
し、一列に配置される。
前記第１インナーリードパターン部Ｉ１の端部は、前記第２インナーリードパターン部
Ｉ２の端部と相互離隔する。
前記第２インナーリードパターン部Ｉ２は、第１チップとボンディングされない伝導性
パターンであってもよい。前記第２インナーリードパターン部Ｉ２の一端及び他端のうち
少なくとも１つの端部は一列に配置されなくてもよい。
例えば、基板の横方向(ｘ軸方向)において複数の前記第２インナーリードパターン部Ｉ
２は相互離隔してもよい。また、前記第２インナーリードパターン部Ｉ２の一端及び他端
のうち少なくとも１つの端部は、基板の横方向(ｘ軸方向)にいくほど前記第１インナーリ
ードパターン部Ｉ１の端部との離隔距離が減少する。前記第２インナーリードパターン部
Ｉ２の一端及び他端のうち少なくとも１つの端部は、基板の横方向(ｘ軸方向)にいくほど
前記第１インナーリードパターン部Ｉ１の端部との離隔距離が増加する。
基板の横方向(ｘ軸方向)において複数の前記第１ビアホールＶ１は相互離隔し、異なる
列に配置される。
前記第２インナーリードパターン部Ｉ２の一端及び他端の間の長さは、基板の横方向(
ｘ軸方向)にいくほど漸減する前記第２インナーリードパターン部Ｉ２の第１セット部を
含むことができる。具体的に、前記第２インナーリードパターン部Ｉ２の一端及び他端の
間の長さは、第１長さから基板の横方向(ｘ軸方向)にいくほど漸減して第２長さとなる前
記第２インナーリードパターン部Ｉ２の第１セット部を含むことができる。この時、第１
長さは、第２長さより大きい長さを有することができる。前記基板１１０の上には、複数
の第１セットが配置される。よって、前記基板１１０の上には、第１長さから第２長さま
で長さが漸減する前記第２インナーリードパターン部Ｉ２を含むことができる。前記第２
長さを有する前記第２インナーリードパターン部Ｉ２と隣接した第２インナーリードパタ
ーン部Ｉ２は、再び第１長さを有することができる。よって、基板の横方向(ｘ軸方向)に
いくほど第１長さから第２長さまで長さが漸減する前記第２インナーリードパターン部Ｉ
２の第１セット部と、第１長さから第２長さまで長さが漸減する前記第２インナーリード
パターン部Ｉ２の第１セット部が繰り返し配置される。
前記第２インナーリードパターン部Ｉ２の一端及び他端のうち少なくとも１つの端部は
、基板の横方向(ｘ軸方向)にいくほど前記第１インナーリードパターン部Ｉ１の端部との
離隔距離が減少する。
複数の前記第１インナーリードパターン部Ｉ１は、第１間隔で離隔する。相互離隔した
隣接した２つの前記第１インナーリードパターン部Ｉ１の間の領域には、前記第２インナ
ーリードパターン部Ｉ２の一端が位置することができる。
前記基板の横方向において、前記第１インナーリードパターン部Ｉ１の端部と前記第２
インナーリードパターン部Ｉ２の一端は交互に配置される。
図１１を参照すると、前記オールインワンＣＯＦ用フレキシブル回路基板１００の下面
では、前記保護層１４０の第３オープン領域ＯＡ３を通じて伝導性パターン部ＣＰの一領
域である前記第４インナーリードパターン部Ｉ４、第４アウターリードパターン部Ｏ４が
外部に露出される。
図７ｂ、図１２～図１６を参照して、実施例に係る両面オールインワンＣＯＦ用フレキ
シブル回路基板１００の上に第１チップＣ１及び第２チップＣ２を含むチップパッケージ
を詳しく説明する。
図１２は、実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板１００を含
むチップパッケージの概略平面図である。
図１２ａ、ｂを参照すると、実施例に係る両面オールインワンＣＯＦ用フレキシブル回
路基板１００は、同じ一面の上に第１チップＣ１及び第２チップＣ２が配置されるものを
含むことができる。
実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板１００は、横方向(ｘ
軸方向)の長さが縦方向(ｙ軸方向)の長さより大きい長さを有することができる。即ち、
実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板１００は、横方向の２つ
の長辺と、縦方向の２つの短辺を含むことができる。
前記第１チップＣ１及び前記第２チップＣ２は、それぞれ横方向(ｘ軸方向)の長さが縦
方向(ｙ軸方向)の長さより大きい長さを有することができる。即ち、前記第１チップＣ１
及び前記第２チップＣ２は、横方向の２つの長辺と、縦方向の２つの短辺を含むことがで
きる。
実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板１００の長辺は、前記
第１チップＣ１の長辺及び前記第２チップＣ２の長辺とそれぞれ平行に配置されるので、
複数のチップを１つの両面オールインワンＣＯＦ用フレキシブル回路基板１００の上に効
率的に配置することができる。
前記第１チップＣ１の横方向の長さ(長辺)は、前記第２チップＣ２の横方向の長さ(長
辺)より大きい長さを有することができる。前記第１チップＣ１の縦方向の長さ(短辺)は
、前記第２チップＣ２の縦方向の長さ(短辺)より小さい長さを有することができる。図１
３ａを参照すると、前記第１チップＣ１の下部に前記第２チップＣ２が配置される。前記
第１チップＣ１の長辺と前記第２チップＣ２の長辺は、上下に重なってもよい。
図１３ｂを参照すると、前記第１チップＣ１の側部に前記第２チップＣ２が配置される
。前記第１チップＣ１の長辺と前記第２チップＣ２の長辺は、上下に重ならなくてもよい
。
前記第１チップＣ１は、駆動ＩＣチップであり、前記第２チップＣ２は、ダイオードチ
ップ、電源ＩＣチップ、タッチセンサーＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チ
ップコンデンサのうちいずれか１つの第２チップＣ２ａ及びダイオードチップ、電源ＩＣ
チップ、タッチセンサーＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサ
のうち前記いずれか１つと異なる１つの第２チップＣ２ｂを含むことができる。
図１３～図１６を参照して、実施例に係る両面オールインワンＣＯＦ用フレキシブル回
路基板を含むチップパッケージの製造段階を説明する。
図１３は、実施例に係る両面オールインワンＣＯＦ用フレキシブル回路基板１００の平
面図である。
図１３ａ及び図１３ｂを参照すると、実施例に係る両面オールインワンＣＯＦ用フレキ
シブル回路基板１００の一面に位置した前記保護層１４０は、複数のホールを含むことが
できる。即ち、前記保護層１４０は、複数のオープン領域を含むことができる。
前記保護層の第１オープン領域ＯＡ１は、第１接続部７０と連結されるために露出する
領域であってもよい。前記保護層の第１オープン領域ＯＡ１で露出する伝導性パターン部
ＣＰは、第１接続部に向かった表面が純粋めっきを含むことができる。即ち、前記保護層
の第１オープン領域ＯＡ１で前記伝導性パターン部ＣＰに含まれる前記第２めっき層の錫
の含有量は、５０原子％以上であってもよい。
前記保護層の第２オープン領域ＯＡ２は、第２接続部８０と連結されるために露出する
領域であってもよい。前記保護層の第２オープン領域ＯＡ２で露出する伝導性パターン部
ＣＰは、第２接続部に向かった表面が銅及び錫の合金層を含むことができる。即ち、前記
保護層の第２オープン領域ＯＡ２で前記伝導性パターン部ＣＰに含まれる前記第２めっき
層の錫の含有量は、５０原子％未満であってもよい。
前記第１オープン領域ＯＡ１は、第１チップを連結するための領域であってもよい。前
記第３オープン領域ＯＡ３に位置した第１アウターリードパターン部Ｏ１から延長されて
前記第１オープン領域ＯＡ１の内部に向かう前記第１インナーリードパターン部Ｉ１は、
相互対応または異なる幅を有することができる。例えば、前記第１アウターリードパター
ン部Ｏ１の幅Ｗ１は、前記第１インナーリードパターン部Ｉ１の幅Ｗ２と対応してもよい
。例えば、前記第１アウターリードパターン部Ｏ１の幅Ｗ１は、前記第１インナーリード
パターン部Ｉ１の幅Ｗ２より大きい幅を有することができる。具体的に、前記第１アウタ
ーリードパターン部Ｏ１の幅Ｗ１は、前記第１インナーリードパターン部Ｉ１の幅Ｗ２の
差は、２０％以内であってもよい。
前記第１オープン領域ＯＡ１の内部に向かって延長される前記第１インナーリードパタ
ーン部Ｉ１及び前記第３インナーリードパターン部Ｉ３は、相互対応する幅を有すること
ができる。
前記第１オープン領域ＯＡ１から基板の外縁に向かって延長される前記第１アウターリ
ードパターン部Ｏ１及び前記第２アウターリードパターン部Ｏ２は、相互対応する幅を有
することができる。よって、微細な線幅を有し、多数の第１接続部が要求される第１チッ
プと、大きい線幅を有し、少数の第２接続部が要求される第２チップを１つのオールイン
ワンＣＯＦ用フレキシブル回路基板１００の上に全て実装できる。この時、微細な線幅は
、前記第１アウターリードパターン部Ｏ１及び前記第２アウターリードパターン部Ｏ２の
いずれか１つの線幅が第５アウターリードパターン部Ｏ５及び第６アウターリードパター
ン部Ｏ６のいずれか１つの線幅より小さいことを意味することができる。一方、大きい線
幅は、アウターリードパターン部Ｏ５及び第６アウターリードパターン部Ｏ６のいずれか
１つの線幅が前記第１アウターリードパターン部Ｏ１及び前記第２アウターリードパター
ン部Ｏ２のいずれか１つの線幅が第５アウターリードパターン部Ｏ５及び第６アウターリ
ードパターン部Ｏ６のいずれか１つの線幅より相対的に大きいことを意味することができ
る。
実施例のオールインワンＣＯＦ用フレキシブル回路基板１００は、相互異なる種類の第
２チップＣ２ａ、Ｃ２ｂをそれぞれ連結するための複数の前記第２オープン領域ＯＡ２を
含むことができる。
１つの前記第２オープン領域ＯＡ２は、１つの第２チップＣ２ａを連結するための領域
であってもよい。前記第２オープン領域ＯＡ２内に位置した第５インナーリードパターン
部Ｉ５から基板の外縁に向かって延長される第５アウターリードパターン部Ｏ５は、相互
異なる幅を有することができる。例えば、前記第５インナーリードパターン部Ｉ５の幅Ｗ
３は、前記第５アウターリードパターン部Ｏ５の幅Ｗ４より大きい幅を有することができ
る。具体的に、前記第５インナーリードパターン部Ｉ５の幅Ｗ３は、前記第５アウターリ
ードパターン部Ｏ５の幅Ｗ４より１．５倍以上大きくてもよい。
他の１つの前記第２オープン領域ＯＡ２は、他の１つの第２チップＣ２ｂを連結するた
めの領域であってもよい。前記第２オープン領域ＯＡ２内に位置した第６インナーリード
パターン部Ｉ６から基板の外縁に向かって延長される第６アウターリードパターン部Ｏ６
は、相互異なる幅を有することができる。例えば、前記第６インナーリードパターン部Ｉ
６の幅Ｗ５は、前記第６アウターリードパターン部Ｏ６の幅Ｗ６より大きい幅を有するこ
とができる。具体的に、前記第６インナーリードパターン部Ｉ６の幅Ｗ５は、前記第６ア
ウターリードパターン部Ｏ６の幅Ｗ６より１．５倍以上大きくてもよい。
前記第２オープン領域を通じて露出する第５インナーリードパターン部Ｉ５の幅Ｗ３及
び前記第６インナーリードパターン部Ｉ６の幅Ｗ５のいずれか１つの幅は、前記第１オー
プン領域を通じて露出する前記第１インナーリードパターン部Ｉ１の幅Ｗ２より大きい幅
を有することができる。よって、多様な大きさ／形状の第１、第２接続部に対応するリー
ドパターン部を形成できるので、デザイン自由度を向上させることができる。即ち、実施
例は、相互異なる種類の第１チップ、第２チップに適合した多様な大きさのインナーリー
ドパターン部、多様な形状のインナーリードパターン部を含むことができるので、最適の
チップパッケージが可能となる。
第１チップの下部に位置したインナーリードパターン部の形状は、第２チップの下部に
位置したインナーリードパターン部の形状と異なってもよい。よって、実施例は、相互異
なる種類の第１チップ、第２チップとそれぞれ優れる密着特性を有することができる相互
異なる形状のインナーリードパターン部を含むことができる。よって、実施例に係るオー
ルインワンＣＯＦ用フレキシブル回路基板は、第１チップ及び第２チップのボンディング
特性が優れる。
即ち、相互異なる形状のインナーリードパターン部は、１つの基板の上に相互異なる種
類の第１チップ、第２チップが実装され、一定の接合強度を確保するための最適のパター
ン設計である。
前記第１インナーリードパターン部Ｉ１の平面における形状は、四角形状のストライプ
パターンであってもよい。具体的に、前記第１インナーリードパターン部Ｉ１の平面にお
ける形状は、均一な幅を有し、一方向に延長される四角形状のストライプパターンであっ
てもよい。一例として、前記第１インナーリードパターン部Ｉ１の一端及び他端の幅は、
同一であってもよい。
例えば、前記第５インナーリードパターン部Ｉ５または前記第６インナーリードパター
ン部Ｉ６の平面における形状は、多角形、円形、楕円形、槌形状、Ｔ字状、ランダム形状
などの多様な形状の突出パターンであってもよい。具体的に、前記第５インナーリードパ
ターン部Ｉ５または前記第６インナーリードパターン部Ｉ６の平面における形状は、変動
する幅を有し、前記一方向と異なる方向に延長される多角形、円形、楕円形、槌形状、Ｔ
字状、ランダム形状などの突出パターンであってもよい。一例として、前記第５インナー
リードパターン部Ｉ５及び前記第６インナーリードパターン部Ｉ６のうち少なくとも１つ
のインナーリードパターン部は、一端と他端の幅が異なってもよい。前記第５インナーリ
ードパターン部Ｉ５及び前記第６インナーリードパターン部Ｉ６の保護層と近い一端にお
ける幅より保護層と遠く離れた端部である他端の幅が大きくてもよい。ただし、実施例は
、これに限定されるものではなく、前記第５インナーリードパターン部Ｉ５及び前記第６
インナーリードパターン部Ｉ６の保護層と近い一端における幅より保護層と遠く離れた端
部である他端の幅が小さくてもよいことはもちろんである。
一例として、第２チップがＭＬＣＣチップである場合に、インナーリードパターン部は
、図１３ｂの第５インナーリードパターン部Ｉ５のようなＴ字状を有することができる。
一例として、第２チップがＢＧＡチップである場合に、インナーリードパターン部は、
図１３ａの第６インナーリードパターン部Ｉ６のような円形状を有することができる。ま
たは第２チップがＢＧＡチップである場合に、インナーリードパターン部は、図１３ｂの
第６インナーリードパターン部Ｉ６のような半円形状または終端がラウンド状を有する形
状を有することができる。
前記第１インナーリードパターン部と前記第１接続部の形状は、同一であってもよい。
例えば、前記第１インナーリードパターン部及び前記第１接続部の平面形状(top view)は
、四角形形状を有することができる。ここで、前記第１インナーリードパターン部と前記
第１接続部の形状が同一であるということは、平面形状が同じ多角形であることを意味し
、大きさが異なるものを含むことができる。
前記第５インナーリードパターン部と前記第２接続部の形状は、相互同一または異なっ
てもよい。前記第６インナーリードパターン部と前記第２接続部の形状は、相互同一また
は異なってもよい。
図１３ａ及び図１４ａを参照すると、前記第５インナーリードパターン部Ｉ５の平面形
状は、多角形形状であり、前記第２接続部の平面形状は、円形状を有することができる。
前記第６インナーリードパターン部Ｉ６の平面形状は、円形状であり、前記第２接続部は
、円形状を有することができる。
図１３ｂ及び図１４ｂを参照すると、前記第５インナーリードパターン部Ｉ５の平面形
状は、多角形形状であり、前記第２接続部は、丸い角を有する四角形形状または楕円形状
を有することができる。前記第６インナーリードパターン部Ｉ６の平面形状は、長い半円
形状であり、前記第２接続部は、円形状を有することができる。
前記第１接続部７０の平面形状は、横の長さと縦の長さ(縦横比)が相互対応または異な
ってもよい。例えば、前記第１接続部７０の平面形状は、横の長さと縦の長さ(縦横比)が
相互対応する正方形形状または横の長さと縦の長さ(縦横比)が異なる長方形形状を有する
ことができる。
前記第２接続部８０の平面形状は、横の長さと縦の長さ(縦横比)が相互対応または異な
ってもよい。例えば、前記第２接続部８０の平面形状は、横の長さと縦の長さ(縦横比)が
相互対応する円形状または横の長さと縦の長さ(縦横比)が異なる楕円形状を有することが
できる。
隣接した前記第１アウターリードパターン部Ｏ１の間の間隔である１間隔(pitch)は、
隣接した前記第５アウターリードパターン部Ｏ５及び前記第６アウターリードパターン部
Ｏ６のうち少なくとも１つのアウターリードパターン部の間の間隔である第２間隔(pitch
)より小さくてもよい。この時、前記第１間隔、第２間隔は、隣接した２つの伝導性パタ
ーン部の間の平均離隔間隔を意味することができる。
前記第１間隔Ｐ１は１００μｍ未満であってもよい。例えば、前記第１間隔は３０μｍ
未満であってもよい。例えば、前記第１間隔は１μｍ～２５μｍを有することができる。
前記第２間隔Ｐ２は１００μｍ以上であってもよい。例えば、前記第２間隔は１００μ
ｍ～５００μｍを有することができる。例えば、前記第２間隔は１００μｍ～３００μｍ
を有することができる。
これによって、第１チップ、第２チップにそれぞれ連結される伝導性パターン部の間の
信号の干渉を防止でき、信号の正確性を向上させることができる。
前記第１オープン領域ＯＡ１において、前記第１インナーリードパターン部Ｉ１の平面
積は、第１接続部７０と相互対応または異なってもよい。
前記第１インナーリードパターン部Ｉ１の幅と前記第１接続部７０の幅は、相互同一で
あるか、２０％以内の差を有することができる。よって、前記第１インナーリードパター
ン部Ｉ１及び前記第１接続部７０は、安定した実装が可能となる。また、前記第１インナ
ーリードパターン部Ｉ１及び前記第１接続部７０の間の密着特性が向上する。
前記第２オープン領域ＯＡ２において、前記第５インナーリードパターン部Ｉ５及び前
記第６インナーリードパターン部Ｉ６のいずれか１つのインナーリードパターン部の平面
積は、第２接続部８０と対応または異なってもよい。
一例として、前記第２接続部８０の幅は、前記第５インナーリードパターン部Ｉ５及び
前記第６インナーリードパターン部Ｉ６のいずれか１つのインナーリードパターン部の幅
より１．５倍以上大きくてもよい。よって、前記第２接続部８０の幅は、前記第５インナ
ーリードパターン部Ｉ５及び前記第６インナーリードパターン部Ｉ６のいずれか１つと前
記第２接続部８０は、密着特性が向上する。
図１４ａ、ｂを参照して、実施例のオールインワンＣＯＦ用フレキシブル回路基板１０
０の上に第１接続部７０及び第２接続部８０を配置する段階を説明する。
前記第１オープン領域ＯＡ１を通じて露出する前記第１インナーリードパターン部Ｉ１
及び前記第３インナーリードパターン部Ｉ３の上には、それぞれ第１接続部７０が配置さ
れる。例えば、前記第１接続部７０は、前記第１インナーリードパターン部Ｉ１及び前記
第３インナーリードパターン部Ｉ３の上面を全体的にまたは部分的に覆うことができる。
相互離隔して配置される複数の前記第１インナーリードパターン部Ｉ１及び相互離隔し
て配置される複数の前記第３インナーリードパターン部Ｉ３の総数は、前記第１接続部７
０の数と対応してもよい。
例えば、図１５ａ及び図１５ｂを参照すると、相互離隔して配置される複数の前記第１
インナーリードパターン部Ｉ１の数は９個であり、相互離隔して配置される複数の前記第
３インナーリードパターン部Ｉ３の数は９個であり、前記第１接続部７０の数は、前記第
１インナーリードパターン部Ｉ１の数９及び相互離隔して配置される複数の前記第３イン
ナーリードパターン部Ｉ３の数９の和である１８個である。
前記第２オープン領域ＯＡ２を通じて露出する前記第５インナーリードパターン部Ｉ５
及び前記第６インナーリードパターン部Ｉ６の上には、それぞれ第２接続部８０が配置さ
れる。例えば、前記第２接続部８０は、前記第５インナーリードパターン部Ｉ５及び前記
第６インナーリードパターン部Ｉ６の上面を全体的にまたは部分的に覆うことができる。
相互離隔して配置される複数の前記第５インナーリードパターン部Ｉ５の数は、前記第
５インナーリードパターン部Ｉ５の上に配置される前記第２接続部８０の数と対応しても
よい。
例えば、図１５ａ及び図１５ｂを参照すると、相互離隔して配置される複数の前記第５
インナーリードパターン部Ｉ５の数は２つであり、前記第５インナーリードパターン部Ｉ
５の上に配置される前記第２接続部８０の数は２つである。
相互離隔して配置される複数の前記第６インナーリードパターン部Ｉ６の数は、前記第
６インナーリードパターン部Ｉ６の上に配置される前記第２接続部８０の数と対応しても
よい。
例えば、図１５ａ及び１５ｂを参照すると、相互離隔して配置される複数の前記第６イ
ンナーリードパターン部Ｉ６の数は３つであり、前記第６インナーリードパターン部Ｉ６
の上に配置される前記第２接続部８０の数は３つである。
前記第２接続部８０は、前記第１接続部７０より大きくてもよい。前記第２オープン領
域を通じて露出する第５インナーリードパターン部Ｉ５または前記第６インナーリードパ
ターン部Ｉ６の幅が、前記第１オープン領域を通じて露出する前記第１インナーリードパ
ターン部Ｉ１の幅より大きいので、前記第２接続部８０は、前記第１接続部７０より大き
い。
図１５ａ及び１５ｂを参照して、実施例のオールインワンＣＯＦ用フレキシブル回路基
板１００の上に第１チップＣ１、第２チップＣ２ａ、Ｃ２ｂを配置する段階を説明する。
前記第１接続部７０の上には、第１チップＣ１が配置される。
前記第２接続部８０の上には、第１チップＣ２が配置される。
前記第１チップＣ１及び前記第２チップＣ２は、信号の干渉または断線などの不良、熱
による不良などの問題を防止するために、一定距離離隔して配置される。
図１６は、図１５ａ及び１５ｂに係る両面オールインワンＣＯＦ用フレキシブル回路基
板を含むチップパッケージの断面図である。
前記第１チップＣ１及び前記第２チップＣ２は、同じ一面の上に相互異なる大きさで配
置される。例えば、前記第２チップＣ２は、前記第１チップＣ１より大きい。
前記第１チップＣ１及び前記第２チップＣ２の下部にはビアホールが配置される。即ち
、前記第１オープン領域ＯＡ１及び前記第２オープン領域ＯＡ２と対応する領域の基板１
１０は、ビアホールを含むことができる。
前記第２チップＣ２の電気的信号は、第４ビアホールＶ４に配置される伝導性物質を通
じて基板の上面から下面に伝達される。よって、実施例は、多数の伝導性パターン部を１
つの基板の上に含むことができる。
実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００は、両面に微細なピ
ーチの伝導性パターン部を具現することができ、高解像度のディスプレイ部を有する電子
デバイスに適合する。
また、実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００は、フレキシ
ブルであり、サイズが小さく、厚さが薄いので、多様な電子デバイスに用いることができ
る。
例えば、図１７を参照すると、実施例に係るオールインワンＣＯＦ用フレキシブル回路
基板１００は、ベゼルを縮小することがあるので、エッジディスプレイに用いることがで
きる。
例えば、図１８を参照すると、実施例に係るオールインワンＣＯＦ用フレキシブル回路
基板１００は、曲がるフレキシブル(Flexible)電子デバイスに含まれることができる。よ
って、これを含むタッチデバイス装置は、フレキシブルタッチデバイス装置となることが
できる。よって、ユーザが手で歪めたり曲げることができる。このようなフレキシブルタ
ッチウィンドウは、ウェアラブルタッチなどに適用することができる。
例えば、図１９を参照すると、実施例に係るオールインワンＣＯＦ用フレキシブル回路
基板１００は、フォルダブルディスプレイ装置が適用される多様な電子デバイスに適用す
ることができる。図１９ａ～図１９ｃを参照すると、フォルダブルディスプレイ装置は、
フォルダブルカバーウィンドウを折り曲げることができる。フォルダブルディスプレイ装
置は、多様な携帯用電子製品に含まれることができる。具体的に、フォルダブルディスプ
レイ装置は、移動式端末機(携帯電話)、ノートブック(携帯用コンピュータ)等に含まれる
ことができる。よって、携帯用電子製品のディスプレイ領域は大きくしながらも、保管や
移動時には装置の大きさを減らすことができ、携帯性を高めることができる。よって、携
帯用電子製品ユーザの便宜を向上させることができる。ただし、実施例はこれに限定され
るものではなく、フォルダブルディスプレイ装置は、多様な電子製品に用いることができ
ることはもちろんである。
図１９ａを参照すると、フォルダブルディスプレイ装置は、画面領域で１つの折り曲げ
領域を含むことができる。例えば、フォルダブルディスプレイ装置は、折り曲げられた形
態でＣ形状を有することができる。即ち、フォルダブルディスプレイ装置は、一端及び前
記一端と反対となる他端を重ねることができる。この時、前記一端と前記他端は相互近く
配置される。例えば、前記一端と前記他端は対向するように配置される。
図１９ｂを参照すると、フォルダブルディスプレイ装置は、画面領域で２つの折り曲げ
領域を含むことができる。例えば、フォルダブルディスプレイ装置は折り曲げられた形態
でＧ形状を有することができる。即ち、フォルダブルディスプレイ装置は、一端及び前記
一端と反対となる他端が相互対応する方向に折り曲げられることで、相互重ねられる。こ
の時、前記一端と前記他端は、相互離隔して配置される。例えば、前記一端と前記他端は
相互平行に配置される。
図１９ｃを参照すると、フォルダブルディスプレイ装置は、画面領域で２つの折り曲げ
領域を含むことができる。例えば、フォルダブルディスプレイ装置は、折り曲げられた形
態でＳ形状を有することができる。即ち、フォルダブルディスプレイ装置は、一端及び前
記一端と反対となる他端が相互異なる方向に折り曲げられる。この時、前記一端と前記他
端は、相互離隔して配置される。例えば、前記一端と前記他端は相互平行に配置される。
また、図示されていないが、実施例に係るオールインワンＣＯＦ用フレキシブル回路基
板１００は、ローラブル(Rollable)ディスプレイに適用できることはもちろんである。
図２０を参照すると、実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１０
０は、曲面ディスプレイを含む多様なウェアラブルタッチデバイスに含まれることができ
る。よって、実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１００を含む電
子デバイスは、スリム化、小型化または軽量化することができる。
図２１を参照すると、実施例に係るオールインワンＣＯＦ用フレキシブル回路基板１０
０は、ＴＶ、モニター、ノートブックのようなディスプレイ部分を有する多様な電子デバ
イスに用いることができる。
なお、実施例がこれに限定されるものではなく、実施例に係るオールインワンＣＯＦ用
フレキシブル回路基板１００は、フラットまたは曲線形状のディスプレイ部分を有する多
様な電子デバイスに用いることができることはもちろんである。
本発明に係る実施例によれば、相互異なる種類の第１チップ及び第２チップを１つのフ
レキシブル回路基板に実装することができ、向上した信頼性を有するオールインワンＣＯ
Ｆ用フレキシブル回路基板チップパッケージを提供することができる。
また、本発明に係る実施例によれば、１つのオールインワンＣＯＦ用フレキシブル回路
基板でディスプレイパネルとメインボードを直接連結して、ディスプレイパネルから発生
する信号をメインボードまで伝達するためのフレキシブル回路基板のサイズ及び厚さを減
らすことができ、これによって、他の部品の空間及び／またはバッテリー空間を拡張させ
ることができる。
また、本発明に係る実施例によれば、複数のＰＣＢの連結が必要としないので、工程の
便宜性及び電気的連結の信頼性が向上し、これによって、高解像度のディスプレイ部を有
する電子デバイスに適合したオールインワンＣＯＦ用フレキシブル回路基板を提供するこ
とができる。
また、本発明に係る実施例によれば、基板の第１面に配置された回路パターンに対応す
るように前記基板の第２面にダミーパターンを配置し、前記基板の第２面に配置された回
路パターンに対応するように前記基板の第１面にダミーパターンを配置することで、前記
基板の前記第１面または前記第２面のソルダーレジストの印刷時に発生するソルダーレジ
ストが塗布されない問題やピンホール(pinhole)問題を解決することができる。
上述した実施例で説明された特徴、構造、効果などは、本発明の少なくとも１つの実施
例に含まれ、必ず１つの実施例に限定されるものではない。また、各実施例に例示された
特徴、構造、効果などは、実施例が属する分野で通常の知識を有する者によって、他の実
施例に対して組合せまたは変形して実施可能である。よって、そのような組合せと変形に
係る内容は、本発明の範囲に含まれると解釈されるべきである。
また、以上では実施例を中心に説明したが、これは単なる例示であり、本発明を限定す
るものではなく、本発明が属する分野で通常の知識を有した者であれば、本実施例の本質
的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能である
。例えば、実施例に具体的に提示された各構成要素は、変形して実施することができる。
そして、そのような変形と応用に係る差異点は、添付される請求の範囲で規定する本発明
の範囲に含まれると解釈されるべきである。

Claims (19)

  1. 基板と、
    前記基板の第１面の上に配置された第１伝導性パターン部と、
    前記基板の前記第１面と反対となる前記基板の第２面の下に配置された第２伝導性パターン部と、
    前記基板の前記第２面のうち前記第２伝導性パターン部が配置されていない領域に配置された第１ダミーパターン部と、
    前記第１伝導性パターン部の上に配置された第１保護層と、
    前記第２伝導性パターン部及び前記第１ダミーパターン部の下に配置された第２保護層と、を含み、
    前記基板の一番外側における前記第１伝導性パターン部は、前記第１保護層で覆われ、
    前記第１ダミーパターン部は、第１配線パターン層と、前記第１配線パターン層の下に配置され、錫(Sn)を含む第１めっき層とを含む、フレキシブル回路基板。
  2. 前記第１ダミーパターン部は、前記基板の一番外側に配置された前記第１伝導性パターン部及び前記第１保護層と垂直に重なる、請求項１に記載のフレキシブル回路基板。
  3. 前記基板の前記第１面のうち前記第１伝導性パターン部が配置されていない領域に配置され、少なくとも一部が前記第２伝導性パターン部と垂直に重なる第２ダミーパターン部をさらに含む、請求項１又は２に記載のフレキシブル回路基板。
  4. 前記第１面は、前記基板の上面であり、
    前記第２面は、前記基板の下面であり、
    前記第１ダミーパターン部の左側は、前記第２伝導性パターン部のうち一番左側に配置された第２伝導性パターン部の左側よりも前記基板の左側端に近く位置した、請求項３に記載のフレキシブル回路基板。
  5. 前記第２ダミーパターン部の右側は、前記第１伝導性パターン部のうち一番右側に配置された第１伝導性パターン部の右側よりも前記基板の右側端に近く位置した、請求項４に記載のフレキシブル回路基板。
  6. 前記第２ダミーパターン部は、第２配線パターン層と、前記第２配線パターン層の上に配置され、錫(Sn)を含む第２めっき層と、を含む、請求項３乃至５のいずれか一項に記載のフレキシブル回路基板。
  7. 前記第１及び第２ダミーパターン部は、前記第１及び第２伝導性パターン部と同じ層構造を有する、請求項６に記載のフレキシブル回路基板。
  8. 前記第１ダミーパターン部の前記第１めっき層は、前記第１配線パターン層の下に配置された第１－１めっき層と、前記第１－１めっき層の下に配置された第１－２めっき層と、を含み、
    前記第２ダミーパターン部の前記第２めっき層は、前記第２配線パターン層の上に配置された第２－１めっき層と、前記第２－１めっき層の上に配置された第２－２めっき層と、を含む、請求項７に記載のフレキシブル回路基板。
  9. 前記基板の前記第１面において前記基板の左側端から前記第１伝導性パターン部の最初の開始位置までの距離は、前記基板の前記第２面において前記基板の左側端から前記第１ダミーパターン部の最初の開始位置までの距離より大きい、請求項１乃至８のいずれか一項に記載のフレキシブル回路基板。
  10. 前記基板の前記第２面において前記基板の右側端から前記第２伝導性パターン部の最初の開始位置までの距離は、前記基板の前記第１面において前記基板の右側端から前記第２ダミーパターン部の最初の開始位置までの距離と同一である、請求項３乃至８のいずれか一項に記載のフレキシブル回路基板。
  11. フレキシブル回路基板を含み、
    前記フレキシブル回路基板は、
    基板と、
    前記基板の第１面の上に配置された第１伝導性パターン部と、
    前記基板の前記第１面と反対となる第２面の下に配置された第２伝導性パターン部と、
    前記基板の前記第２面のうち前記第２伝導性パターン部が配置されていない領域に配置された第１ダミーパターン部と、
    前記第１伝導性パターン部の上に配置された第１保護層と、
    前記第２伝導性パターン部及び前記第１ダミーパターン部の下に配置された第２保護層と、を含み、
    前記第１伝導性パターン部または前記第２伝導性パターン部の上に配置されたチップをさらに含み、
    前記基板の一番外側における前記第１伝導性パターン部は、前記第１保護層で覆われ、
    前記第１ダミーパターン部は、第１配線パターン層と、前記第１配線パターン層の下に配置され、錫(Sn)を含む第１めっき層と、を含む、チップパッケージ。
  12. 前記フレキシブル回路基板は、
    前記基板の前記第１面のうち前記第１伝導性パターン部が配置されていない領域に配置され、少なくとも一部が前記第２伝導性パターン部と垂直に重なる第２ダミーパターン部をさらに含み、
    前記第２ダミーパターン部は、第２配線パターン層と、前記第２配線パターン層の上に配置され、錫(Sn)を含む第２めっき層と、を含み、
    前記第１伝導性パターン部は、前記第２ダミーパターン部と同じ層構造を有し、
    前記第２伝導性パターン部は、前記第１ダミーパターン部と同じ層構造を有する、請求項１１に記載のチップパッケージ。
  13. 前記第１面は、前記基板の上面であり、
    前記第２面は、前記基板の下面であり、
    前記第１ダミーパターン部は、前記第２伝導性パターン部のうち一番左側に配置された第２伝導性パターン部よりも左側に配置され、
    前記第２ダミーパターン部は、前記第１伝導性パターン部のうち一番右側に配置された第１伝導性パターン部よりも右側に配置される、請求項１２に記載のチップパッケージ。
  14. 前記第１ダミーパターン部は、前記第１伝導性パターン部のうち一番左側に配置された第１伝導性パターン部よりも左側に配置され、
    前記第２ダミーパターン部は、前記第２伝導性パターン部のうち一番右側に配置された第２伝導性パターン部よりも右側に配置される、請求項１３に記載のチップパッケージ。
  15. 前記第１ダミーパターン部のうち一番左側に配置された第１ダミーパターン部の端部は、前記第１伝導性パターン部のうち一番左側に配置された第１伝導性パターン部の端部と垂直線の上で整列し、
    前記第２ダミーパターン部のうち一番右側に配置された第２ダミーパターン部の端部は、前記第２伝導性パターン部のうち一番右側に配置された第２伝導性パターン部の端部と垂直線の上で整列する、請求項１２乃至１４のいずれか一項に記載のチップパッケージ。
  16. 前記基板の前記第１面における前記第１伝導性パターン部の最初の開始位置と、前記基板の前記第２面における前記第１ダミーパターン部の最初の開始位置は同一である、請求項１２乃至１５のいずれか一項に記載のチップパッケージ。
  17. 前記基板の前記第１面における前記第１伝導性パターン部の最初の開始位置は、前記基板の前記第２面における前記第１ダミーパターン部の最初の開始位置より遠い、請求項１２乃至１５のいずれか一項に記載のチップパッケージ。
  18. 前記基板の前記第２面における前記第２伝導性パターン部の最初の開始位置と、前記基板の前記第１面における前記第２ダミーパターン部の最初の開始位置は同一である、請求項１２乃至１５のいずれか一項に記載のチップパッケージ。
  19. 前記基板の前記第２面における前記第２伝導性パターン部の最初の開始位置は、前記基板の前記第１面における前記第２ダミーパターン部の最初の開始位置より遠い、請求項１２乃至１５のいずれか一項に記載のチップパッケージ。




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