KR20220035895A - 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스 - Google Patents

연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스 Download PDF

Info

Publication number
KR20220035895A
KR20220035895A KR1020220030263A KR20220030263A KR20220035895A KR 20220035895 A KR20220035895 A KR 20220035895A KR 1020220030263 A KR1020220030263 A KR 1020220030263A KR 20220030263 A KR20220030263 A KR 20220030263A KR 20220035895 A KR20220035895 A KR 20220035895A
Authority
KR
South Korea
Prior art keywords
pattern portion
chip
disposed
circuit board
substrate
Prior art date
Application number
KR1020220030263A
Other languages
English (en)
Other versions
KR102475251B1 (ko
Inventor
채성민
임준영
윤형규
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020220030263A priority Critical patent/KR102475251B1/ko
Publication of KR20220035895A publication Critical patent/KR20220035895A/ko
Priority to KR1020220165742A priority patent/KR102641104B1/ko
Application granted granted Critical
Publication of KR102475251B1 publication Critical patent/KR102475251B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • G06F1/1652—Details related to the display arrangement, including those related to the mounting of the display in the housing the display being flexible, e.g. mimicking a sheet of paper, or rollable
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1656—Details related to functional adaptations of the enclosure, e.g. to provide protection against EMI, shock, water, or to host detachable peripherals like a mouse or removable expansions units like PCMCIA cards, or to provide access to internal components for maintenance or to removable storage supports like CDs or DVDs, or to mechanically mount accessories
    • G06F1/1658—Details related to functional adaptations of the enclosure, e.g. to provide protection against EMI, shock, water, or to host detachable peripherals like a mouse or removable expansions units like PCMCIA cards, or to provide access to internal components for maintenance or to removable storage supports like CDs or DVDs, or to mechanically mount accessories related to the mounting of internal components, e.g. disc drive or any other functional module
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0277—Bendability or stretchability details
    • H05K1/028—Bending or folding regions of flexible printed circuits
    • H05K1/0281—Reinforcement details thereof
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/147—Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04102—Flexible digitiser, i.e. constructional details for allowing the whole digitising part of a device to be flexed or rolled like a sheet of paper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer, layered thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

본 발명의 실시 예에 따른 연성 회로기판은 기판; 상기 기판의 제 1 면 상에 배치되는 제 1 배선 패턴층; 상기 기판의 상기 제 1면과 반대되는 제 2 면 상에 배치되는 제 2 배선 패턴층; 상기 제 2 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 2 면 상에 배치되는 제 1 더미 패턴부; 상기 제 1 배선 패턴층 상에 배치되는 제 1 보호층; 및 상기 제 2 배선 패턴층 및 상기 제 1 더미 패턴부 상에 배치되는 제 2 보호층을 포함하고, 상기 제 1 더미 패턴부의 적어도 일부는, 상기 제 1 배선 패턴층과 수직 방향으로 중첩된다.

Description

연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스{FLEXIBLE CIRCUIT BOARD AND CHIP PAKAGE COMPRISING THE SAME, AND ELECTRONIC DEVICE COMPRISING THE SAME}
실시 예는 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스에 관한 것이다.
자세하게, 상기 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판은 서로 다른 종류의 칩을 하나의 기판상에 실장할 수 있는 연성 회로기판 및 이의 칩 패키지, 이를 포함하는 전자 디바이스일 수 있다.
최근 다양한 전자 제품이 얇고, 소형화, 경량화되고 있다. 이에 따라, 전자 디바이스의 좁은 영역에 고밀도로 반도체 칩을 실장하기 위한 다양한 연구가 진행되고 있다.
그 중에서도, COF(Chip On Film) 방식은 플렉서블 기판을 사용하기 때문에, 평판 디스플레이 및 플렉서블 디스플레이에 모두 적용될 수 있다. 즉, COF 방식은 다양한 웨어러블 전자기기에 적용될 수 있다는 점에서 각광받고 있다. 또한, COF 방식은 미세한 피치를 구현할 수 있기 때문에, 화소수의 증가에 따른 고해상도(QHD)의 디스플레이를 구현하는데 사용될 수 있다.
COF(Chip On Film)는 반도체 칩을 얇은 필름 형태의 연성 회로기판에 장착하는 방식이다. 예를 들어, 반도체 칩은 직접회로(Integrated Circuit, IC) 칩 또는 대규모 직접회로(Large Scale Integrated circuit, LSI) 칩일 수 있다.
한편, 최근 전자 제품의 소형화, 박형화 및 경량화 추세에 대응하기 위하여, 고밀도 반도체 칩 실장 기술로서, 플렉서블 기판을 이용한 다양한 칩 온 필름 패키지 기술들이 제안되고 있다.
실시 예는, 복수의 칩을 하나의 기판에 실장할 수 있는 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
실시 예는, 솔더 레지스트 인쇄시에 발생하는 핀-홀을 제거할 수 있는 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
실시 예는, 솔더 레지스트의 인쇄 공정을 고려하여 제품 디자인을 설계할 수 있는 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 연성 회로기판은 기판; 상기 기판의 제 1 면 상에 배치되는 제 1 배선 패턴층; 상기 기판의 상기 제 1면과 반대되는 제 2 면 상에 배치되는 제 2 배선 패턴층; 상기 제 2 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 2 면 상에 배치되는 제 1 더미 패턴부; 상기 제 1 배선 패턴층 상에 배치되는 제 1 보호층; 및 상기 제 2 배선 패턴층 및 상기 제 1 더미 패턴부 상에 배치되는 제 2 보호층을 포함하고, 상기 제 1 더미 패턴부의 적어도 일부는, 상기 제 1 배선 패턴층과 수직 방향으로 중첩된다.
또한, 상기 제 1 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 1 면 상에 배치되며, 적어도 일부가 상기 제 2 배선 패턴층과 수직 방향으로 중첩되는 제 2 더미 패턴부를 더 포함한다.
또한, 상기 제 1 더미 패턴부는, 상기 제 1 배선 패턴층과 동일한 폭을 가지고, 일단이 상기 제 1 배선 패턴층의 일단과 동일 수직 선상에 배치된다.
또한, 상기 제 1 더미 패턴부는, 상기 제 1 배선 패턴층보다 넓은 폭을 가지며, 일단이 상기 제 1 배선 패턴층의 일단보다 상기 기판의 단부로부터 가깝다.
또한, 상기 제 1 면은, 상기 기판의 상면이고, 상기 제 2 면은, 상기 기판의 하면이며, 상기 제 1 더미 패턴부는, 상기 제1 배선 패턴층 중 최좌측에 배치된 제 1 배선 패턴층보다 더 좌측에 배치된다.
또한, 상기 제 2 더미 패턴부는, 상기 제2 배선 패턴층 중 최우측에 배치된 제 2 배선 패턴층보다 더 우측에 배치된다.
또한, 상기 제 1 배선 패턴층 상에 배치되는 주석(Sn)을 포함하는 제 1 도금층; 및 상기 제 2 배선 패턴층 상에 배치되는 주석(Sn)을 포함하는 제 2 도금층을 더 포함하고, 상기 제 1 더미 패턴부는, 상기 제 2 배선 패턴층에 대응하는 제 1 더미 패턴층과, 상기 제 2 도금층에 대응하는 제 2 더미 패턴층을 포함하고, 상기 제 2 더미 패턴부는, 상기 제 1 배선 패턴층에 대응하는 제 3 더미 패턴층과, 상기 제 1 도금층에 대응하는 제 4 더미 패턴층을 포함한다.
한편, 실시 예에 따른 패키지는, 올인원 칩 온 필름용 연성 회로기판은, 기판; 상기 기판 상에 배치되는 전도성 패턴부; 상기 기판 상에 배치되는 더미 패턴부; 및 상기 전도성 패턴부 상의 일 영역 및 상기 더미 패턴부 상에 배치되는 보호부;를 포함하고, 상기 전도성 패턴부는 상기 기판의 제 1 면 상에 배치되는 제 1 배선 패턴층과, 상기 제 1 배선 패턴층 상에 배치되는 제 1 도금층과, 상기 기판의 상기 제 1면과 반대되는 제 2 면 상에 배치되는 제 2 배선 패턴층과, 상기 제 2 배선 패턴층 상에 배치되는 제 2 도금층을 포함하고, 상기 보호층의 제 1 오픈 영역에서 상기 도금층의 주석(Sn)의 함량은 상기 보호층의 제 2 오픈 영역에서 상기 도금층의 주석(Sn)의 함량보다 많고, 상기 제 1 오픈 영역에 배치되는 제 1 칩과, 상기 제 2 오픈 영역에 배치되는 제 2 칩을 포함하며, 상기 더미 패턴부는, 상기 제 2 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 2 면 상에 배치되고, 적어도 일부가 상기 제 1 배선 패턴층과 수직 방향으로 중첩되는 제 1 더미 패턴부와, 상기 제 1 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 1 면 상에 배치되며, 적어도 일부가 상기 제 2 배선 패턴층과 수직 방향으로 중첩되는 제 2 더미 패턴부를 포함한다.
또한, 상기 제 1 면은, 상기 기판의 상면이고, 상기 제 2 면은, 상기 기판의 하면이며, 상기 제 1 더미 패턴부는, 상기 제1 배선 패턴층 중 최좌측에 배치된 제 1 배선 패턴층보다 더 좌측에 배치되고, 상기 제 2 더미 패턴부는, 상기 제2 배선 패턴층 중 최우측에 배치된 제 2 배선 패턴층보다 더 우측에 배치된다.
또한, 상기 제 1 칩은 구동 IC 칩(Drive IC chip)이고, 상기 제 2 칩은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 것을 포함하는 올인원 칩 온 필름용 연성회로기판을 포함한다.
한편, 본 발명의 실시 예에 따른 전자 디바이스는, 기판; 상기 기판 상에 배치되는 전도성 패턴부; 상기 기판 상에 배치되는 더미 패턴부; 및 상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호부;를 포함하고, 상기 전도성 패턴부는 상기 기판의 제 1 면 상에 배치되는 제 1 배선 패턴층과, 상기 제 1 배선 패턴층 상에 배치되는 제 1 도금층과, 상기 기판의 상기 제 1면과 반대되는 제 2 면 상에 배치되는 제 2 배선 패턴층과, 상기 제 2 배선 패턴층 상에 배치되는 제 2 도금층을 포함하고, 상기 보호층의 제 1 오픈 영역에서 상기 도금층의 주석(Sn)의 함량은 상기 보호층의 제 2 오픈 영역에서 상기 도금층의 주석(Sn)의 함량보다 많은 것을 포함하는 올인원 칩 온 필름용 연성회로기판; 상기 올인원 연성 회로기판의 일단과 연결되는 디스플레이 패널; 및 상기 올인원 연성 회로기판의 상기 일단과 반대되는 타단과 연결되는 메인보드;를 포함하며, 상기 더미 패턴부는, 상기 제 2 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 2 면 상에 배치되고, 적어도 일부가 상기 제 1 배선 패턴층과 수직 방향으로 중첩되는 제 1 더미 패턴부와, 상기 제 1 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 1 면 상에 배치되며, 적어도 일부가 상기 제 2 배선 패턴층과 수직 방향으로 중첩되는 제 2 더미 패턴부를 포함한다.
또한, 상기 전도성 패턴부 상의 상기 일 영역과 다른 영역 상에 각각 제 1 접속부 및 제 2 접속부가 배치되고, 상기 제 1 접속부 상에 제 1 칩이 배치되고, 상기 제 2 접속부 상에 제 2 칩이 배치된다.
또한, 상기 디스플레이 패널 및 상기 메인보드는 서로 마주보며 배치되고, 상기 올인원 연성 회로기판은 상기 디스플레이 패널과 상기 메인보드의 사이에서 절곡되며 배치되는 것을 포함한다.
본 발명에 따른 실시 예에 의하면, 서로 다른 종류의 제 1 칩 및 제 2 칩을 하나의 연성회로기판에 실장할 수 있어, 향상된 신뢰성을 가지는 올인원 칩 온 필름용 연성 회로기판 칩 패키지를 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 하나의 올인원 칩 온 필름용 연성 회로기판으로 디스플레이 패널과 메인보드를 직접 연결하여, 디스플레이 패널로부터 발생하는 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께를 감소할 수 있으며, 이에 따른 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있으며, 이에 따른 고해상도의 디스플레이부 가지는 전자디바이스에 적합한 올인원 칩 온 필름용 연성 회로기판을 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 기판의 제 1 면에 배치된 회로 패턴에 대응하게 상기 기판의 제 2 면에 더미 패턴을 배치하고, 상기 기판의 제 2 면에 배치된 회로 패턴에 대응하게 상기 기판의 제 1 면에 더미 패턴을 배치함으로써, 상기 기판의 상기 제 1 면 또는 상기 제 2 면의 솔더 레지스트의 인쇄시에 발생하는 솔더 레지스트 미도포 문제나 핀-홀(pinhole) 문제를 해결할 수 있다.
도 1a는 기존의 인쇄회로기판을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 1b는 도 1a에 따른 인쇄회로기판이 절곡된 형태에서의 단면도이다.
도 1c는 도 1a에 따른 인쇄회로기판이 절곡된 형태에서의 평면도이다.
도 2a는 실시예에 따른 올인원 칩 온 필름용 연성 회로기판을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 2b는 도 2a에 따른 올인원 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 단면도이다.
도 2c는 도 2a에 따른 올인원 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 평면도이다.
도 3a은 실시 예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
도 3b는 실시 예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 다른 단면도이다.
4a는 비교 예에 따른 더미 패턴부를 포함하지 않는 연성 회로 기판의 단면도이다.
도 4b는 본 발명의 실시 예에 따른 하부 더미 패턴부(DP1)를 포함하는 연성회로기판의 단면도이다.
도 5a 내지 도 5d는 도 4b에 도시된 하부 더미 패턴부(DP1)의 다양한 변형 예를 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 상부 더미 패턴부(DP2)를 나타낸 도면이다.
도 7a는 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 다른 단면도이다.
도 7b는 도 7a에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
도 8은 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 또 다른 단면도이다.
도 9는 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 일 영역을 확대한 단면도이다.
도 10은 도 7a에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 평면도이다.
도 11은 도 7a에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 저면도이다.
도 12는 도 7b에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 개략적인 평면도이다.
도 13 내지 도 15는 도 7a에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 도 7b에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지로 제조하는 공정을 나타내는 도면들이다.
도 16은 도 15에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
도 17 내지 도 21은 올인원 칩 온 필름용 연성 회로기판을 포함하는 다양한 전자 디바이스의 도면들이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
또한, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 1a 내지 도 1c를 참조하여, 비교 예에 따른 인쇄회로기판을 설명한다.
디스플레이부를 가지는 전자 디바이스는 디스플레이 패널의 신호를 메인보드까지 전달하기 위해서 적어도 2개의 인쇄회로기판이 요구된다.
비교 예에 따른 디스플레이부를 포함하는 전자디바이스에 포함되는 인쇄회로 기판은 적어도 2개일 수 있다.
비교 예에 따른 디스플레이부를 포함하는 전자디바이스는 제 1 인쇄회로기판(10) 및 제 2 인쇄회로기판(20)을 포함할 수 있다.
상기 제 1 인쇄회로기판(10)은 연성 인쇄회로기판일 수 있다. 자세하게, 상기 제 1 인쇄회로기판(10)은 칩 온 필름(COF, Chip on Film)용 연성 인쇄회로기판일 수 있다. 상기 제 1 인쇄회로기판(10)은 제 1 칩(C1)이 실장되는 COF용 연성 인쇄회로기판일 수 있다. 더 자세하게, 상기 제 1 인쇄회로기판(10)은 구동 IC 칩(Drive IC chip)을 배치하기 위한 COF용 연성 인쇄회로기판일 수 있다.
상기 제 2 인쇄회로기판(20)은 연성 인쇄회로기판일 수 있다. 자세하게, 상기 제 2 인쇄회로기판(20)은 상기 제 1 칩(C1)과 서로 다른 종류의 제 2 칩(C2)을 배치하기 위한 연성 인쇄회로기판(FPCB, Flexible Printed Circuit Board)일 수 있다. 여기에서, 상기 제 2 칩(C2)은 구동 IC 칩(Drive IC chip) 이외의 것으로서, 구동 IC 칩(Drive IC chip)을 제외한 다른 칩, 반도체 소자, 소켓 등 연성 인쇄회로기판 상에 전기적 연결을 위해 배치되는 다양한 칩을 의미할 수 있다. 상기 제 2 인쇄회로기판(20)은 복수 개의 제 2 칩(C2)을 배치하기 위한 연성 인쇄회로기판(FPCB, Flexible Printed Circuit Board)일 수 있다. 예를 들어, 상기 제 2 인쇄회로기판(20)은 서로 다른 종류의 복수 개의 제 2 칩(C2a, C2b)을 배치하기 위한 연성 인쇄회로기판일 수 있다.
상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)은 서로 다른 두께를 가질 수 있다. 상기 제 2 인쇄회로기판(20)의 두께는 상기 제 1 인쇄회로기판(10)의 두께보다 작을 수 있다. 예를 들어, 상기 제 1 인쇄회로기판(10)은 약 20㎛ 내지 100㎛의 두께일 수 있다. 상기 제 2 인쇄회로기판(20)은 약 100㎛ 내지 200㎛의 두께일 수 있다. 예를 들어, 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판의 총 두께(t1)는 200㎛ 내지 250㎛일 수 있다.
비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 제 1 및 제 2 인쇄회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다. 자세하게, 비교예에 따른 디스플레이부를 구비한 전자 디바이스는 상, 하로 적층되는 제 1 및 제 2 인쇄회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다.
상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)은 서로 다른 공정으로 형성될 수 있다. 예를 들어, 상기 제 1 인쇄회로기판(10)은 롤-투-롤(roll to roll) 공정에 의해서 제조될 수 있다. 상기 제 2 인쇄회로기판(20)은 시트(sheet) 방식으로 제조될 수 있다.
상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20) 상에는 각각 서로 다른 종류의 칩이 배치되며, 각각의 칩과 연결되기 위한 전도성 패턴부의 간격(pitch)이 서로 다를 수 있다. 예를 들어, 상기 제 2 인쇄회로기판(20) 상에 배치되는 전도성 패턴부의 간격(pitch)은 상기 제 1 인쇄회로기판(10) 상에 배치되는 전도성 패턴부의 간격(pitch)보다 클 수 있다. 예를 들어, 상기 제 2 인쇄회로기판(20) 상에 배치되는 전도성 패턴부의 간격(pitch)은 100㎛ 이상이고, 상기 제 1 인쇄회로기판(10) 상에 배치되는 전도성 패턴부의 간격(pitch)은 100㎛ 미만일 수 있다.
자세하게, 미세한 간격(fine pitch)으로 배치되는 전도성 패턴부를 가지는 상기 제 1 인쇄회로기판(10)은 롤투롤 공정을 통해 제조하는 것이 공정 효율적이며 공정 비용을 저감시킬 수 있다. 한편, 100㎛ 이상의 간격으로 배치되는 전도성 패턴부를 가지는 상기 제 2 인쇄회로기판(20)은 롤투롤 공정으로 다루는 것이 어렵기 때문에, 시트 공정을 사용하는 것이 일반적이었다.
비교 예에 따른 제 1, 제 2 인쇄회로기판은 각각 서로 다른 공정으로 형성되므로, 공정 효율이 저하될 수 있다.
또한, 비교 예에 따른 연성회로기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판 상에 배치하는 공정의 난이성이 있으므로, 별도의 제 1 및 제 2 인쇄회로기판이 요구된다.
또한, 비교 예에 따른 연성회로기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판 상에서 접속시키기 어려운 문제점이 있다.
또한, 비교 예에 따른 연성 회로 기판은, 상부 회로 패턴이나 하부 회로 패턴이 각각의 신호 전달 특성만을 고려하여 디자인된다. 다시 말해서, 상기 비교 예에 따른 연성 회로 기판은, 기판의 최외곽층에 배치되는 보호층(예를 들어, 솔더레지스트)의 인쇄 공정에 대한 신뢰성을 고려하지 않은 상태에서 상기 상부 회로 패턴이나 하부 회로 패턴을 디자인한다. 따라서, 비교 예에 따른 연성 회로 기판은 상기 보호층은 인쇄 공정에서 상기 상부 회로 패턴과 상기 하부 회로 패턴 사이의 위치 차이에 의한 핀-홀이 발생하는 문제점이 있다.
한편, 기존의 디스플레이 패널과 메인보드 사이에는 제 1 및 제 2 인쇄회로기판이 배치될 수 있다.
디스플레이 패널(30)로부터 발생하는 R,G,B 신호를 제어, 처리 또는 전달하기 위하여 제 1 인쇄회로기판(10)은 디스플레이 패널(30)과 연결되고, 제 1 인쇄회로기판(10)은 다시 제 2 인쇄회로기판(20)과 연결되고, 제 2 인쇄회로기판(20)은 메인보드(40)에 연결될 수 있다.
상기 제 1 인쇄회로기판(10)의 일단은 디스플레이 패널(30)과 연결될 수 있다. 디스플레이 패널(30)은 접착층(50)에 의해서 상기 제 1 인쇄회로기판(10)과 연결될 수 있다.
상기 제 1 인쇄회로기판(10)의 상기 일단과 반대되는 타단은 제 2 인쇄회로기판(20)과 연결될 수 있다. 상기 제 1 인쇄회로기판(10)은 상기 접착층(50)에 의해서 상기 제 2 인쇄회로기판(20)과 연결될 수 있다.
상기 제 2 인쇄회로기판(20)의 일단은 상기 제 1 인쇄회로기판(10)과 연결되고, 상기 제 2 인쇄회로기판(20)의 상기 일단과 반대되는 타단은 메인보드(40)와 연결될 수 있다. 상기 제 2 인쇄회로기판(20)은 상기 접착층(50)에 의해서 메인보드(40)와 연결될 수 있다.
비교예 에 따른 디스플레이부를 구비한 전자 디바이스는 상기 디스플레이 패널(30)과 상기 제 1 인쇄회로기판(10)의 사이, 상기 제 1 인쇄회로기판(10)과 상기 제 2 인쇄회로기판(20)의 사이, 상기 제 2 인쇄회로기판(20)과 상기 메인보드(40)의 사이에 각각 별도의 접착층(50)이 요구될 수 있다. 즉, 비교예에 따른 디스플레이부를 구비한 전자 디바이스는 다수 개의 접착층이 요구되므로, 접착층의 연결불량으로 인하여 전자 디바이스의 신뢰성이 저하될 수 있는 문제점을 가진다. 또한, 상, 하로 연결되는 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 사이에 배치되는 접착층은 전자 디바이스의 두께를 증가시킬 수 있다.
도 1 b 및 도 1c를 참조하여, 비교예에 따른 전자 디바이스 내에 하우징되는 제 1 인쇄회로기판(10), 제 2 인쇄회로기판(20), 디스플레이 패널(30), 및 메인보드(40)를 설명한다.
도 1b는 도 1a에 따른 인쇄회로기판이 절곡된 형태에서의 단면도이며, 도 1c는 도 1b의 하면에서의 평면도이다.
상기 디스플레이 패널(30) 및 상기 메인보드(40)는 대향되어 배치될 수 있다. 서로 마주보며 배치되는 상기 디스플레이 패널(30) 및 상기 메인보드(40)의 사이에는 절곡(bending) 영역을 포함하는 제 1 인쇄회로기판(10)이 배치될 수 있다.
상기 제 1 인쇄회로기판(10)은 일 영역이 절곡되고, 절곡되지 않는 영역에 상기 제 1 칩(C1)이 배치될 수 있다.
또한, 상기 제 2 인쇄회로기판(20)은 상기 디스플레이 패널(30)과 마주보며 배치될 수 있다. 상기 제 2 인쇄회로기판(20)의 절곡되지 않는 영역에 상기 제 2 칩(C2)이 배치될 수 있다.
도 1c를 참조하면, 비교예는 복수의 기판이 요구되므로, 일 방향에서의 길이(L1)는 각각의 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 길이의 합일 수 있다. 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 일 방향에서의 길이(L1)는 상기 제 1 인쇄회로기판(10)의 단변의 길이 및 상기 제 2 인쇄회로기판(20)의 단변의 길이의 합일 수 있다. 일례로, 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 일 방향에서의 길이(L1)는 30㎜ 내지 40㎜일 수 있다. 다만, 실장하기 위한 칩의 종류, 전자 디바이스의 종류에 따라 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 일 방향에서의 길이(L1)는 다양한 크기일 수 있다.
비교예에 따른 전자 디바이스는 복수의 인쇄회로기판이 요구됨에 따라, 다른 부품을 실장하기 위한 공간 또는 배터리(60)를 배치하기 위한 공간이 축소될 수 있다.
최근 스마트 폰과 같은 전자 디바이스는 사용자의 편의성 내지 보안을 강화하기 위하여 다양한 기능을 가지는 부품이 추가되고 있다. 예를 들어, 스마트 폰, 스마트 워치 등의 전자 디바이스에는 여러 개의 카메라 모듈(듀얼 카메라 모듈, dual camera module)이 탑재되거나, 홍체 인식, 가상 현실(VR, Virtual Reality)과 같은 다양한 기능을 가지는 부품이 추가되고 있다. 이에 따라, 추가되는 부품을 실장하기 위한 공간의 확보가 중요하다.
또한, 웨어러블 디바이스를 비롯한 다양한 전자 디바이스는 사용자의 편의성 향상을 위해서, 배터리 공간의 확대가 요구된다.
따라서, 기존의 전자 디바이스에 사용된 복수의 인쇄회로기판을 하나의 인쇄회로기판으로 대체함에 따라, 새로운 부품을 실장하기 위한 공간 확보 또는 배터리 크기의 확대를 위한 공간 확보의 중요성이 대두된다.
비교 예에 따른 전자 디바이스는 서로 다른 종류의 제 1 칩 및 제 2 칩이 각각 별도의 제 1 인쇄회로기판(10) 및 제 2 인쇄회로기판(30)에 배치될 수 있다. 이에 따라, 제 1 인쇄회로기판(10) 및 제 2 인쇄회로기판(30)의 사이의 접착층(50)의 두께 및 상기 제 2 인쇄회로기판(30)의 두께는 전자 디바이스의 두께를 증가시키는 문제점이 있었다.
또한, 상기 제 2 인쇄회로기판(30)의 크기만큼 배터리 공간 내지 다른 부품을 실장하기 위한 공간이 축소되는 문제점이 있었다.
또한, 제 1 및 제 2 인쇄회로기판의 접합불량은 전자 디바이스의 신뢰성을 저하시키는 문제점이 있었다.
실시 예는 이러한 문제점을 해소하기 위해서, 복수의 칩을 하나의 기판에 실장할 수 있는 새로운 구조의 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스를 제공할 수 있다. 실시 예와 비교 예의 동일한 도면 부호는 동일한 구성요소를 나타내며, 앞서 설명한 비교 예와 중복되는 설명은 제외한다.
도 2a 내지 도 2c를 참조하여, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판을 포함하는 전자 디바이스를 설명한다.
실시예에 따른 전자 디바이스는 디스플레이 패널의 신호를 메인보드까지 전달하기 위해서 하나의 인쇄회로기판을 사용할 수 있다. 실시예에 따른 디스플레이부를 포함하는 전자디바이스에 포함되는 인쇄회로 기판은 하나의 연성 인쇄회로기판일 수 있다. 이에 따라, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 서로 대향되는 디스플레이부와 메인보드 사이에서 절곡(bending)되어 디스플레이부 및 메인보드를 연결할 수 있다.
자세하게, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 서로 다른 종류의 복수 개의 칩을 배치하기 위한 하나의 기판일 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 서로 다른 종류의 제 1 칩(c1) 및 제 2 칩(c2)을 배치하기 위한 기판일 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 20㎛ 내지 100㎛일 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 30㎛ 내지 80㎛일 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 50㎛ 내지 75㎛일 수 있다. 다만, 실장하기 위한 칩의 종류, 전자 디바이스의 종류에 따라 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께는 다양한 크기로 설계될 수 있 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 1/5 내지 1/2 수준의 두께를 가질 수 있다. 즉, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 20% 내지 50%의 수준의 두께를 가질 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 25% 내지 40%의 수준의 두께를 가질 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 25% 내지 35%의 수준의 두께를 가질 수 있다.
실시예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 오직 하나의 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)이 요구되기 때문에, 전자 디바이스의 전체적인 두께를 감소시킬 수 있다. 자세하게, 실시예에 따른 디스플레이부를 구비한 전자 디바이스는 단층의 인쇄회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 감소할 수 있다.
또한, 실시예는 비교예에 포함된 제 1 인쇄회로기판 및 제 2 인쇄회로기판 사이의 접착층(50)을 생략할 수 있어, 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지 및 이를 포함하는 전자 디바이스의 전체적인 두께를 감소시킬 수 있다.
또한, 실시예는 제 1 인쇄회로기판과 제 2 인쇄회로기판 사이의 접착층(50)을 생략할 수 있어, 접착 불량에 의한 문제점을 해소할 수 있으므로, 전자 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 복수 개의 인쇄회로기판의 접착 공정을 생략할 수 있어, 공정 효율이 증가되고, 공정 비용이 저감될 수 있다.
또한, 별도의 공정으로 관리되었던 기판을 하나의 공정으로 대체함에 따라, 공정 효율 및 제품 수율을 향상시킬 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 절곡 영역 및 비절곡 영역을 포함할 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 절곡 영역을 포함함에 따라, 서로 마주보며 배치되는 상기 디스플레이 패널(30) 및 상기 메인보드(40)을 서로 연결할 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 비절곡(non-bending) 영역은 디스플레이 패널(30)과 서로 마주보며 배치될 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 비절곡 영역 상에는 제 1 칩(C1) 및 제 2 칩(C2)이 배치될 수 있다. 이에 따라, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 상기 제 1 칩(c1) 및 상기 제 2 칩(c2)의 안정적인 실장이 가능할 수 있다.
도 2c는 도 2b의 하면에서의 평면도이다.
도 2c를 참조하면, 실시 예는 하나의 기판이 요구되므로, 일 방향에서의 길이(L2)는 하나의 기판의 길이일 수 있다. 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 단변의 길이일 수 있다. 일례로, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 10㎜ 내지 50㎜일 수 있다. 예를 들어, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 10㎜ 내지 30㎜ 일 수 있다. 예를 들어, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 15㎜ 내지 25㎜일 수 있다. 다만, 실시 예가 이에 제한되는 것은 아니며, 배치하기 위한 칩의 종류 및/또는 개수, 전자 디바이스의 종류에 따라 다양한 크기로 설계될 수 있음은 물론이다.
실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 비교 예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 일 방향에서의 길이(L1)의 50% 내지 70% 수준의 길이를 가질 수 있다. 예를 들어, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 비교 예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 일 방향에서의 길이(L1)의 55% 내지 70% 수준의 길이를 가질 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 일 방향에서의 길이(L1)의 60% 내지 70% 수준의 길이를 가질 수 있다.
이에 따라, 실시 예는 전자 디바이스 내의 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)을 포함하는 칩 패키지의 크기가 감소될 수 있어, 배터리(60)를 배치하기 위한 공간이 확대될 수 있다. 또한, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)을 포함하는 칩 패키지는 평면적이 감소될 수 있어, 다른 부품을 탑재시키기 위한 공간 확보가 가능할 수 있다.
이하에서는, 도면을 참조하여 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100) 및 이의 칩 패키지를 설명한다.
도 3a는 본 발명의 제 1 실시 예에 따른 연성 회로기판의 단면도이고, 도 3b는 도 3a의 연성 회로기판의 변형 예이며, 도 4a는 비교 예에 따른 더미 패턴부를 포함하지 않는 연성 회로 기판의 단면도이고, 도 4b는 본 발명의 실시 예에 따른 하부 더미 패턴부(DP1)를 포함하는 연성회로기판의 단면도이며, 도 5a 내지 도 5d는 도 4b에 도시된 하부 더미 패턴부(DP1)의 다양한 변형 예를 나타낸 도면이고, 도 6은 본 발명의 실시 예에 따른 상부 더미 패턴부(DP2)를 나타낸 도면이고, 도 7a는 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 다른 단면도이며, 도 7b는 도 7a에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이고, 도 8은 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 또다른 단면도이다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 5c, 도 5d, 도 6, 도 7a, 도 7b, 도 8을 참조하면, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 양면 상에 전극 패턴부를 가지는 양면 올인원 칩 온 필름용 연성 회로기판일 수 있다.
실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 기판(110), 상기 기판(110) 상에 배치되는 배선 패턴층(120), 도금층(130), 상부 더미 패턴부(DP2), 하부 더미 패턴부(DP1) 및 보호층(140)을 포함할 수 있다.
실시 예에 따른 기판(110)의 일면 상에 배선 패턴층(120), 도금층(130), 상부 더미 패턴부(DP2) 및 보호층(140)을 배치한 후, 상기 일면과 반대되는 타면 상에 배선 패턴층(120), 도금층(130), 하부 더미 패턴부(DP1) 및 보호층(140)을 배치할 수 있다.
즉, 실시 예에 따른 기판(110)의 일면 상에 상부 배선 패턴층, 상부 도금층, 상부 더미 패턴부(DP2) 및 상부 보호층이 배치될 수 있고, 상기 일면과 반대되는 타면 상에 하부 배선 패턴층, 하부 도금층, 하부 더미 패턴부(DP1) 및 하부 보호층이 배치될 수 있다.
상부 배선 패턴층은 하부 배선 패턴층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.
상부 배선 패턴층의 두께는 하부 배선 패턴층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.
상부 도금층은 하부 도금층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.
상부 도금층의 두께는 하부 도금층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.
상부 더미 패턴부(DP2)는, 상기 기판(110)의 상면 중 상기 기판(110)의 하면에 배치된 하부 배선 패턴층에 대응하는 위치에 배치되고, 하부 더미 패턴부(DP1)는 상기 기판의 하면 중 상기 기판(110)의 상면에 배치된 상부 배선 패턴층에 대응하는 위치에 대치될 수 있다. 이에 따라, 본 발명에서는 상부 보호층 또는 하부 보호층의 인쇄 공정에서 상기 기판(110)의 상하부의 높이 차이로 인해 발생하는 핀-홀 문제를 해결할 수 있으며, 이에 따른 인쇄회로기판의 신뢰성을 향상시킬 수 있다.
상기 기판(110)은 상기 배선 패턴층(120), 도금층(130) 및 보호층(140)을 지지하는 지지기판일 수 있다.
상기 기판(110)은 절곡 영역 및 절곡 영역 이외의 영역을 포함할 수 있다. 즉, 상기 기판(110)은 절곡이 이루어지는 절곡 영역 및 절곡 영역 이외의 비절곡 영역을 포함할 수 있다.
상기 기판(110)은 연성 기판일 수 있다. 이에 따라, 상기 기판(110)은 부분적인 절곡이 가능할 수 있다. 즉, 상기 기판(110)은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(110)은 폴리이미드(polyimide, PI) 기판일 수 있다. 다만, 실시예는 이에 재한되지 않고, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)과 같은 고분자 물질로 구성된 기판일 수 있다. 이에 따라, 상기 기판(110)을 포함하는 연성 회로기판은 곡선의 디스플레이 장치가 구비된 다양한 전자디바이스에 사용될 수 있다. 예를 들어, 상기 기판(110)을 포함하는 연성 회로기판은 플렉서블 특성이 우수함에 따라, 웨어러블 전자디바이스의 반도체 칩을 실장하는데 적합할 수 있다. 자세하게, 실시예는 곡면 디스플레이를 포함하는 전자 디바이스에 적합할 수 있다.
상기 기판(110)은 절연 기판일 수 있다. 즉, 상기 기판(110)은 다양한 배선 패턴들을 지지하는 절연 기판일 수 있다.
상기 기판(110)은 20㎛ 내지 100㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(110)은 25㎛ 내지 50㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(100)은 30㎛ 내지 40㎛의 두께를 가질 수 있다. 상기 기판(100)의 두께가 100㎛ 초과인 경우에는 전체적인 연성 회로기판의 두께가 증가할 수 있다. 상기 기판(100)의 두께가 20㎛ 미만인 경우에는 제 1 칩(C1) 및 제 2 칩(C2)을 동시에 배치하기 어려울 수 있다. 상기 기판(110)의 두께가 20um 미만인 경우에는, 다수의 칩을 실장 하는 공정에서 상기 기판(110)이 열/압력 등에 취약할 수 있어, 다수의 칩을 동시에 배치하기 어려울 수 있다.상기 기판(110) 상에는 배선이 배치될 수 있다. 상기 배선은 패턴화된 복수 개의 배선일 수 있다. 예를 들어, 상기 기판(110) 상에서 상기 복수 개의 배선들은 서로 이격되어 배치될 수 있다. 즉, 상기 기판(110)의 일면 상에는 배선 패턴층(120)이 배치될 수 있다.
상기 기판(110)의 면적은 상기 배선 패턴층(120)의 면적보다 클 수 있다. 자세하게, 상기 기판(110)의 평면적은 상기 배선 패턴층(120)의 평면적보다 클 수 있다. 즉, 상기 기판(110) 상에는 상기 배선 패턴층(120)이 부분적으로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)의 하면은 상기 기판(110)과 접촉하고, 상기 복수 개의 배선들 사이에는 상기 기판(110)이 노출될 수 있다. 상기 배선 패턴층(120)은 전도성 물질을 포함할 수 있다.
상기 기판(110)은 관통홀을 포함할 수 있다. 상기 기판(110)은 복수 개의 관통 홀을 포함할 수 있다. 상기 기판(110)의 복수 개의 관통 홀은 기계적인 공정 또는 화학적인 공정에 의해서 각각 또는 동시에 형성될 수 있다. 예를 들어, 상기 기판(110)의 복수 개의 관통 홀은 드릴 공정 또는 식각 공정에 의해서 형성될 수 있다. 일례로, 상기 기판의 관통 홀은 레이저를 통한 펀칭 및 디스미어 공정을 통해 형성될 수 있다. 상기 디스미어 공정은 상기 관통 홀의 내측면에 부착된 폴리이미드 스미어를 제거하는 공정일 수 있다. 상기 디스미어 공정에 의해, 상기 폴리이미드 기판의 내측면은 직선과 유사한 경사면을 가질 수 있다.
상기 기판(110) 상에는 배선 패턴층(120), 도금층(130), 더미 패턴부(DP1, DP2) 및 보호층(140)이 배치될 수 있다. 자세하게, 상기 기판(110)의 양면 상에는 배선 패턴층(120), 도금층(130), 더미 패턴부(DP1, DP2) 및 보호층(140)이 각각 차례대로 배치될 수 있다. 이때, 상기 더미 패턴부(DP1, DP2)는 상기 배선 패턴층(120) 및 상기 도금층(130)에 대응되는 높이를 가진다. 바람직하게, 본 발명의 제 1 실시 예에서의 상기 더미 패턴부(DP1, DP2)는 상기 배선 패턴층(120)과 동일한 금속 물질로 형성되며, 상기 배선 패턴층(120)보다 큰 두께를 가질 수 있다. 바람직하게, 상기 더미 패턴부(DP1, DP2)는 상기 배선 패턴층(120)의 두께와 상기 도금층(130)의 두께를 합한 두께를 가질 수 있다.
상기 배선 패턴층(120)은 증착(evaporation), 도금(plating), 스퍼터링(sputtering) 중 적어도 하나의 방법으로 형성될 수 있다.
일례로, 회로를 형성하기 위한 배선층은 스퍼터링 후 전해도금에 의하여 형성될 수 있다. 일례로, 회로를 형성하기 위한 배선층은 무전해 도금에 의해 형성된 구리 도금층일 수 있다. 또는, 상기 배선층은 무전해 도금에 및 전해 도금에 의해 형성된 구리 도금층일 수 있다.
다음으로, 상기 배선층 상에 드라이필름을 라미네이션한 다음, 노광, 현상 및 에칭 공정을 통해, 연성회로기판의 양면, 즉 상면과 하면에 패턴화된 배선층을 형성할 수 있다. 이에 따라, 상기 배선 패턴층(120)을 형성할 수 있다.
예를 들어, 상기 배선 패턴층(120)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 더 자세하게, 상기 배선 패턴층(120)은 구리(Cu)를 포함할 수 있다. 다만, 실시예가 이에 제한되는 것은 아니고, 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다.
상기 배선 패턴층(120)은 1㎛ 내지 15㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 1㎛ 내지 10㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 2㎛ 내지 10㎛의 두께로 배치될 수 있다.
상기 배선 패턴층(120)의 두께가 1㎛ 미만인 경우에는 상기 배선 패턴층의 저항이 증가할 수 있다. 상기 배선 패턴층(120)의 두께가 10㎛ 초과인 경우에는 미세패턴을 구현하기 어려울 수 있다.
상기 기판(110)을 관통하는 비아홀(V1, V2, V3)의 내부에는 전도성 물질이 채워질 수 있다. 비아홀의 내부에 채워지는 전도성 물질은 상기 배선 패턴층(120)과 서로 대응되거나 서로 다른 전도성 물질일 수 있다. 예를 들어, 비아홀의 내부에 채워지는 전도성 물질은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있다. 상기 기판(110)의 상면의 전도성 패턴부(CP)의 전기적인 신호는 상기 비아홀에 채워진 전도성 물질을 통해서 상기 기판(110)의 하면의 전도성 패턴부(CP)에 전달될 수 있다.
그 다음으로, 상기 배선 패턴층(120) 상에는 도금층(130)이 형성될 수 있다. 상기 도금층(130)은 제 1 도금층(131) 및 제 2 도금층(132)을 포함할 수 있다.
상기 배선 패턴층(120) 상에는 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에는 상기 제 2 도금층(132)이 배치될 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 위스커(whisker - kr00000374075b1) 형성의 방지를 위해, 상기 배선 패턴층(120) 상에 2 층으로 형성될 수 있다. 이에 따라, 상기 배선 패턴층(120)의 패턴들 사이의 단락을 방지할 수 있다. 또한, 상기 배선 패턴층(120) 상에는 두 층의 도금층이 배치됨에 따라, 칩과의 본딩 특성이 향상될 수 있다. 상기 배선 패턴층이 구리(Cu)를 포함하는 경우에는, 상기 배선 패턴층이 제 1 칩(C1)과 직접 본딩될 수 없고, 별도로 접착을 위한 처리가 요구될 수 있다. 반면, 상기 배선 패턴층 상에 배치되는 상기 도금층이 주석(Sn)을 포함하는 경우에는, 상기 도금층의 표면이 순수 주석층일 수 있어, 제 1 칩(C1)과 본딩이 용이할 수 있다. 이때, 제 1 칩(C1)과 연결되는 와이어는 순수 주석층과 열과 압력만으로 쉽게 연결될 수 있어, 칩 와이어 본딩의 정확성 및 제조 공정의 편의성을 향상시킬 수 있다.
상기 제 1 도금층(131)이 배치되는 영역은 상기 제 2 도금층(132)이 배치되는 영역과 대응될 수 있다. 즉, 상기 제 1 도금층(131)이 배치되는 면적은 상기 제 2 도금층(132)이 배치되는 면적과 대응될 수 있다.
상기 도금층(130)은 주석(Sn)을 포함할 수 있다. 예를 들어, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 주석(Sn)을 포함할 수 있다.
일례로, 상기 배선 패턴층(120)을 구리(Cu)로 배치하고, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)을 주석(Sn)으로 배치할 수 있다. 상기 도금층(130)이 주석을 포함하는 경우에는, 주석(Sn)의 내식성이 우수하기 때문에, 상기 배선 패턴층(120)의 산화를 방지할 수 있다.
한편, 상기 도금층(130)의 물질은 상기 배선 전극층(120)의 물질보다 전기 전도도가 낮을 수 있다. 상기 도금층(130)은 상기 배선 전극층(120)과 전기적인 접속이 가능할 수 있다.
상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 동일한 주석(Sn)으로 형성되나, 별도의 공정으로 형성될 수 있다.
실시예에 따른 연성 회로기판의 제조 공정에 열경화와 같은 열처리 공정이 포함되는 경우에는, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다. 자세하게, 상기 보호층(140)의 경화를 통해, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다.
이에 따라, 상기 제 1 도금층(131)에서 상기 제 2 도금층(132)의 표면으로 갈수록 구리(Cu)의 확산 농도가 낮아짐에 따라, 구리(Cu)의 함량이 연속적으로 작아질 수 있다. 한편, 상기 제 1 도금층(131)에서 상기 제 2 도금층(132)의 표면으로 갈수록 주석(Sn)의 함량은 연속적으로 커질 수 있다. 이에 따라, 상기 도금층(130)의 최상부는 순수한 주석을 포함할 수 있다.
즉, 상기 배선 패턴층(120) 및 상기 도금층(130)은 적층 계면에서의 화학작용에 의해, 상기 도금층(130)의 적어도 일부는 주석 및 구리의 합금일 수 있다. 상기 배선 패턴층(120) 상에 상기 도금층(130)을 형성한 후의 주석 및 구리의 합금의 두께보다, 상기 도금층(130) 상에 상기 보호층(140)을 경화시킨 후에 주석 및 구리의 합금의 두께는 증가할 수 있다.
상기 도금층(130)의 적어도 일부에 포함된 주석 및 구리의 합금은 CuxSny의 화학식을 가지고, 0<x+y<12일 수 있다. 예를 들어, 상기 화학식에서, x와 y의 합은 4≤x+y≤11일 수 있다. 예를 들어, 상기 도금층(130)에 포함된 주석 및 구리의 합금은 Cu3Sn 및 Cu6Sn5 중 적어도 하나를 포함할 수 있다. 자세하게, 상기 제 1 도금층(131)은 주석 및 구리의 합금층일 수 있다.
또한, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 주석 및 구리의 함량이 서로 다를 수 있다. 상기 구리 배선 패턴층과 직접 접촉하는 상기 제 1 도금층(131)은 상기 제 2 도금층(132)보다 구리의 함량이 클 수 있다.
상기 제 2 도금층(132)은 상기 제 1 도금층(131)보다 주석의 함량이 클 수 있다. 상기 제 2 도금층(132)은 순수 주석을 포함할 수 있다. 여기에서, 순수 주석이란 주석(Sn)의 함량이 50 원자% 이상인 것, 70 원자% 이상인 것, 90 원자% 이상인 것을 의미할 수 있다. 이때, 주석 이외의 원소는 구리일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 50 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 70 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 90 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 95 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 98 원자% 이상일 수 있다.
실시예에 따른 도금층은 Cu/Sn의 확산현상으로 인해, 전기화학적 마이그레이션(Electrochemical Migration Resistance)을 방지하여, 금속 성장으로 인한 합선 불량을 차단할 수 있다.
다만, 실시예는 이에 제한되지 않고, 상기 도금층(130)은 Ni/Au 합금, 금(Au), 무전해 니켈 금 도금(electroless nickel immersion gold, ENIG), Ni/Pd 합금, 유기화합물 도금(Organic Solderability Preservative, OSP) 중 어느 하나를 포함할 수 있음은 물론이다.
상기 제 1 도금층(131)은 상기 제 2 도금층(132)은 서로 대응되거나, 서로 다른 두께를 가질 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 1㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 0.7㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 0.5㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132) 중 어느 하나의 도금층은 0.05㎛ 내지 0.15㎛ 이하의 두께일 수 있다. 예를 들어, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132) 중 어느 하나의 도금층은 0.07㎛ 내지 0.13㎛ 이하의 두께일 수 있다.
그 이후에는, 전도성 패턴부(CP) 상에 보호부(PP)을 스크린 인쇄할 수 있다.
상기 보호층(140)은 상기 배선 패턴층(120) 상에 부분적으로 배치될 수 있다. 예를 들어, 상기 보호층(140)은 상기 배선 패턴층(120) 상의 상기 도금층(130) 상에 배치될 수 있다. 상기 보호층(140)은 상기 도금층(130)을 덮을 수 있어, 상기 배선 패턴층(120) 및 상기 도금층(130)의 산화에 의한 손상 또는 탈막을 방지할 수 있다.
상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 디스플레이 패널(30), 메인보드(40), 제 1 칩(C1) 또는 제 2 칩(C2)과 전기적으로 연결되기 위한 영역을 제외한 영역에 부분적으로 배치될 수 있다.
이에 따라, 상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)와 부분적으로 중첩될 수 있다.
상기 보호층(140)의 면적은 기판(110)의 면적보다 작을 수 있다. 상기 보호층(140)은 기판의 끝단을 제외한 영역에 배치되며, 복수 개의 오픈 영역을 포함할 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제 1 오픈 영역(OA1)을 포함할 수 있다. 상기 제 1 오픈 영역(OA1)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 1 칩(C1)과 전기적으로 연결되기 상기 보호층(140)의 비배치 영역일 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제 2 오픈 영역(OA2)을 포함할 수 있다. 상기 제 2 오픈 영역(OA2)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 2 칩(C2)과 전기적으로 연결되기 위한 상기 보호층(140)의 비배치 영역일 수 있다. 이에 따라, 상기 제 2 오픈 영역(OA2)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 제 2 오픈 영역(OA2)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다. 자세하게, 상기 제 2 오픈 영역(OA2)에서 측정된 상기 제 1 도금층(131)의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다.
상기 보호층(140)은 상기 메인보드(40) 또는 상기 디스플레이 패널(30)과 전기적으로 연결되기 위한 전도성 패턴부 상에 배치되지 않을 수 있다. 실시예는 상기 메인보드(40) 또는 상기 디스플레이 패널(30)과 전기적으로 연결되기 위한 전도성 패턴부 상의 상기 보호층(140)의 비배치 영역인 제 3 오픈 영역(OA3)을 포함할 수 있다. 이에 따라, 상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 또는, 상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 미만일 수 있다. 상기 제 3 오픈 영역(OA3)은 상기 제 1 오픈 영역(OA1)보다 기판의 외곽에 위치할 수 있다. 또한, 상기 제 3 오픈 영역(OA3)은 상기 제 2 오픈 영역(OA2)보다 기판의 외곽에 위치할 수 있다.
상기 제 1 오픈 영역(OA1) 및 상기 제 2 오픈 영역(OA2)은 상기 제 3 오픈 영역(OA3)보다 기판의 중앙 영역에 위치할 수 있다.
상기 보호층(140)은 절곡 영역에 배치될 수 있다. 이에 따라, 상기 보호층(140)은 절곡시 발생할 수 있는 응력을 분산시킬 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 신뢰성을 향상시킬 수 있다.
상기 보호층(140)은 절연성 물질을 포함할 수 있다. 상기 보호층(140)은 전도성 패턴부의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 보호층(140)은 레지스트(resist)층일 수 있다. 예를 들어, 상기 보호층(140)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일례로, 상기 보호층(140)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 보호층(140)은 수지, 경화제, 광개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시예는 이에 제한되지 않고, 상기 보호층(140)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 보호층(140)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 보호층(140)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 보호층(140)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 보호층(140)의 두께가 20㎛ 초과인 경우에는 올인원 칩 온 필름용 연성 회로기판의 두께가 증가할 수 있다. 상기 보호층(140)의 두께가 1㎛ 미만인 경우에는 올인원 칩 온 필름용 연성 회로기판에 포함된 전도성 패턴부의 신뢰성이 저하될 수 있다.
다시 말해서, 실시 예에 따른 단면 올인원 칩 온 필름용 연성 회로기판(100)은 기판(110), 기판의 일면 상에 배치되는 전도성 패턴부(CP), 더미 패턴부(DP1, DP2) 및 상기 더미 패턴부(DP1, DP2)와 상기 전도성 패턴부(CP) 상의 일 영역에 부분적으로 보호층(140)이 배치되어 형성되는 보호부(PP)를 포함할 수 있다.
상기 전도성 패턴부(CP)는 상기 배선 패턴층(120) 및 상기 도금층(130)을 포함할 수 있다.
상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 보호부(PP)가 배치되지 않을 수 있다.
그리고, 상기 더미 패턴부(DP1, DP2) 상에는 상기 보호부(PP)가 배치될 수 있다.
이에 따라, 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 전도성 패턴부(CP) 및 이격된 상기 전도성 패턴부(CP)사이의 기판(110)이 노출될 수 있다. 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 제 1 접속부(70) 및 제 2 접속부(80)가 각각 배치될 수 있다. 자세하게, 상기 보호부(PP)가 배치되지 않는 상기 전도성 패턴부(CP)의 상면에는 제 1 접속부(70) 및 제 2 접속부(80)가 각각 배치될 수 있다.
상기 제 1 접속부(70) 및 상기 제 2 접속부(80)는 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제 1 접속부(70)는 육면체 형상일 수 있다. 자세하게, 상기 제 1 접속부(70)의 단면은 사각형 형상을 포함할 수 있다. 더 자세하게, 상기 제 1 접속부(70)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 예를 들어, 상기 제 2 접속부(80)는 구형 형상을 포함할 수 있다. 상기 제 2 접속부(80)의 단면은 원형 형상을 포함할 수 있다. 또는, 상기 제 2 접속부(80)는 부분적으로, 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일례로, 상기 제 2 접속부(80)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면인 것을 포함할 수 있다.
상기 제 1 접속부(70) 및 상기 제 2 접속부(80)는 서로 다른 크기를 가질 수 있다. 상기 제 1 접속부(70)는 상기 제 2 접속부(80)보다 작을 수 있다.
상기 제 1 접속부(70) 및 상기 제 2 접속부(80)의 폭은 서로 다를 수 잇다. 예를 들어, 하나의 제 1 접속부(70)의 양 측면 사이의 폭(D1)은 하나의 제 2 접속부(80)의 양 측면 사이의 폭(D2)보다 작을 수 있다.
상기 제 1 접속부(70) 상에는 상기 제 1 칩(C1)이 배치될 수 있다. 상기 제 1 접속부(70)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 1 접속부(70)는 상기 제 1 접속부(70)의 상면에 배치되는 상기 제 1 칩(C1) 및 상기 제 1 접속부(70)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
상기 제 2 접속부(80) 상에는 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 2 접속부(80)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 2 접속부(80)는 상기 제 2 접속부(80)의 상면에 배치되는 상기 제 2 칩(C2) 및 상기 제 2 접속부(80)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
실시예에 따른 단면 올인원 칩 온 필름용 연성 회로기판(100)의 동일한 일면 상에는 서로 다른 종류의 제 1 칩(C1) 및 제 2 칩(C2)이 배치될 수 있다. 자세하게, 실시예에 따른 단면 올인원 칩 온 필름용 연성 회로기판(100)의 동일한 일면 상에는 하나의 상기 제 1 칩(C1) 및 복수 개의 제 2 칩(C2)이 배치될 수 있다. 이에 따라, 칩 패키징 공정의 효율을 향상시킬 수 있다.
상기 제 1 칩(C1)은 구동 IC 칩(Drive IC chip)을 포함할 수 있다.
상기 제 2 칩(C2)은 구동 IC 칩(Drive IC chip)이외의 칩을 의미할 수 있다. 상기 제 2 칩(C2)은 구동 IC 칩(Drive IC chip) 이외의 소켓 또는 소자를 포함하는 다양한 칩을 의미할 수 있다. 예를 들어, 상기 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 것을 포함할 수 있다.
올인원 칩 온 필름용 연성 회로기판(100) 상에 배치되는 복수 개의 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나가 여러 개 배치되는 것을 의미할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 여러 개의 MLCC 칩이 배치될 수 있다.
또한, 상기 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 둘을 포함할 수 있다. 즉, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 서로 다른 종류의 복수 개의 제 2 칩(C2a, C2b)이 배치될 수 있다. 예를 들어, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 2 칩(C2a) 및 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 2 칩(C2b)을 포함할 수 있다.
자세하게, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 2 칩(C2a)이 복수 개로 배치될 수 있고, 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 2 칩(C2b)이 복수 개로 배치되는 것을 포함할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 복수 개의 MLCC 칩(C2a) 및 복수 개의 전원 IC 칩(C2b)을 포함할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 복수 개의 MLCC 칩(C2a) 및 복수 개의 다이오드 칩(C2b)을 포함할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 복수 개의 MLCC 칩(C2a) 및 복수 개의 BGA 칩(C2b)을 포함할 수 있다.
실시 예에서 상기 제 2 칩의 종류가 2개로 제한되는 것은 아니며, 구동 IC 칩을 제외한 다양한 칩이 모두 제 2 칩에 포함될 수 있음은 물론이다.
상기 올인원 칩 온 필름용 연성 회로기판(100)의 일단은 디스플레이 패널(30)과 연결될 수 있다. 상기 올인원 칩 온 필름용 연성 회로기판(100)의 일단은 디스플레이 패널(30)과 접착층(50)에 의해서 연결될 수 있다. 자세하게, 상기 접착층(50)의 상면에는 상기 디스플레이 패널(30)이 배치되고, 상기 접착층(50)의 하면에는 상기 올인원 칩 온 필름용 연성 회로기판(100)이 배치될 수 있다. 이에 따라, 상기 디스플레이 패널(30) 및 상기 올인원 칩 온 필름용 연성 회로기판(100)은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다.
상기 올인원 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 연결될 수 있다. 상기 올인원 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 접착층(50)에 의해서 연결될 수 있다. 자세하게, 상기 접착층(50)의 상면에는 메인보드(40)가 배치되고, 상기 접착층(50)의 하면에는 상기 올인원 칩 온 필름용 연성 회로기판(100)이 배치될 수 있다. 이에 따라, 상기 메인보드(40) 및 상기 올인원 칩 온 필름용 연성 회로기판(100)은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다.
상기 접착층(50)은 전도성 물질을 포함할 수 있다. 상기 접착층(50)은 전도성 입자가 접착 물질 내에 분산된 것일 수 있다. 예를 들어, 상기 접착층(50)은 이방성 전도성 필름(ACF)일 수 있다.
이에 따라, 상기 접착층(50)은 디스플레이 패널(30), 상기 올인원 칩 온 필름용 연성 회로기판(100) 및 상기 메인보드(40) 사이의 전기적인 신호를 전달함과 별도의 구성요소를 안정적으로 연결할 수 있다.
한편, 상기 기판(110) 상에는 상기 설명한 바와 같은 더미 패턴부(DP1, DP2)가 배치된다. 즉, 상부 더미 패턴부(DP2)는 상기 기판(110)의 상면에 배치되고, 상기 하부 더미 패턴부(DP1)는 상기 기판(110)의 하면에 배치된다.
상기 상부 더미 패턴부(DP2)는 상기 기판(110)의 상면 중 상기 상부 배선 패턴층이 배치되지 않은 영역에 배치될 수 있다. 바람직하게, 상부 더미 패턴부(DP2)는 상기 기판(110)의 하면에 배치된 하부 배선 패턴층과 수직으로 중첩된 상기 기판의 상면 중 상기 상부 배선 패턴층이 배치되지 않은 영역 상에 배치될 수 있다.
상기 하부 더미 패턴부(DP1)는 상기 기판(110)의 하면 중 상기 하부 배선 패턴층이 배치되지 않은 영역에 배치될 수 있다. 바람직하게, 하부 더미 패턴부(DP1)는 상기 기판(110)의 상면에 배치된 상부 배선 패턴층과 수직으로 중첩된 상기 기판의 하면 중 상기 상부 배선 패턴층이 배치되지 않은 영역 상에 배치될 수 있다.
즉, 상기 기판(110)에 배치되는 상기 상부 배선 패턴층과 상기 하부 배선 패턴층의 위치는 상호 대응되지 않고, 각각이 가지는 기능 및 신호 배선 라인의 수에 따라 디자인되어 상기 기판(110)의 각각의 표면 상에 배치된다.
따라서, 상기 상부 배선 패턴층 및 상기 상부 도금층이 배치된 영역과 수직으로 중첩된 상기 기판(110)의 하면에는 상기 하부 배선 패턴층과 하부 도금층이 배치되지 않을 수 있다. 또한, 상기 하부 배선 패턴층 및 상기 하부 도금층이 배치된 영역과 수직으로 중첩된 상기 기판(110)의 상면에는 상기 상부 배선 패턴층 및 상기 상부 도금층이 배치되지 않을 수 있다.
이때, 상기 기판(110) 상에는 인쇄 공정에 의해 상기 보호층(140)이 배치된다. 상기 보호층(140)은 기판(110)의 일면에 대해 우선적으로 인쇄되고, 상기 일면에 대한 인쇄 공정이 종료된 후에 상기 기판(110)의 타면에 대한 인쇄 공정이 진행된다.
여기에서, 상기 기판의 일면 및 타면 중 상기 보호층(140)이 먼저 인쇄되는 면에 대해서는, 그의 반대 면에 배선 패턴층/도금층이 배치되지 않은 영역과, 배선 패턴층/도금층이 배치된 영역이 공존함에 따라 단차가 발생하게 된다. 이때, 상기 보호층(140)이 인쇄되는 면과 반대되는 반대면에 상기 단차가 존재하게 되면, 상기 보호층(140)의 인쇄 공정에서 보호층(140)이 배치되지 않는 문제나 핀-홀 문제가 발생하게 되며, 이는 인쇄회로기판의 신뢰성에 큰 영향을 준다.
따라서, 본 발명에서는 상기와 같은 문제를 해결하기 위하여, 상기 단차가 존재하지 않도록, 상기 보호층(140)이 인쇄되는 면의 반대면에 상기와 같은 더미 패턴부(DP1, DP2)를 형성한다.
이때, 상기 기판(110)의 양면 중 상면에 대해 우선적으로 상기 보호층(140)의 인쇄 공정이 진행되는 경우, 상기 더미 패턴부(DP1, DP2)는 하부 더미 패턴부(DP1)만을 포함할 수 있다. 즉, 상기 기판(110)의 상면에서 상기 보호층(140)이 인쇄되는 경우, 상기 기판(110)의 하면에 배치된 상기 하부 더미 패턴부(DP1)에 의해 패턴 단차가 해결되며, 이에 따라 상기 기판(110)의 상면에는 균일한 높이를 가지는 보호층(140)이 배치될 수 있다.
그리고, 상기 기판(110)의 상면에 대한 보호층(140)의 인쇄 공정이 종료된 후에 상기 기판(110)의 하면에 대한 보호층(140)의 인쇄 공정이 진행되는 경우, 상기 기판(110)의 상면에 형성된 상기 보호층(140)이 상기 상부 배선 패턴층/상부 도금층 간의 단차가 해결되며, 이에 따라 상기 기판(110)의 하면에 대해서는 균일한 보호층(140)이 형성될 수 있다.
다만, 상기 기판(110)의 일면 및 타면 중 상기 보호층(140)이 먼저 인쇄되는 면은 상기 인쇄회로기판의 제조 환경에 따라 수시로 변하게 된다. 따라서, 본 발명에서는 상기와 같은 인쇄회로기판의 제조 환경을 고려하여, 상기 기판(110)의 상면에는 상기 하부 배선 패턴층과 상기 하부 도금층에 대응하는 위치에 상부 더미 패턴부(DP2)를 형성하고, 상기 기판(110)의 하면에는 상기 상부 배선 패턴층과 상기 상부 도금층에 대응하는 위치에 하부 더미 패턴부(DP1)를 형성한다. 여기에서, 상기 대응하는 위치는, 기판(110)의 일면 상에 배치된 배선 패턴층 및 도금층과 수직으로 중첩되는 기판의 타면 상의 위치를 의미한다.
상기 더미 패턴부(DP1, DP2)는 단일층으로 구성될 수 있다. 바람직하게, 상기 더미 패턴부(DP1, DP2)는 더미 패턴층만을 포함할 수 있다. 상기 더미 패턴층은 상기 배선 패턴층과 동일한 금속 물질을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 상기 더미 패턴층은 상기 배선 패턴층과 다른 물질을 포함할 수 있다. 예를 들어, 상기 더미 패턴층은 비금속 물질을 포함할 수 있다.
또한, 이와 다르게 도 3b에 도시된 바와 같이, 상기 더미 패턴부(DP1, DP2)는 제 1 더미 패턴층(151), 제 2 더미 패턴층(152) 및 제 3 더미 패턴층(153)을 포함할 수 있다.
상기 제 1 더미 패턴층(151)은 상기 배선 패턴층(120)에 대응한다. 상기 제 1 더미 패턴층(151)은 상기 배선 패턴층(120)과 동일한 금속 물질을 포함한다. 상기 제 1 더미 패턴층(151)은 상기 배선 패턴층(120)의 일부일 수 있다. 다시 말해서, 상기 기판(110)의 표면에는 칩과 전기적으로 연결되며 신호 전달을 위한 배선 패턴층(120)이 배치된다. 이때, 상기 배선 패턴층(120)과 함께 상기 제 1 더미 패턴층(151)을 형성할 수 있다. 즉, 상기 기판(110) 상에는 패턴층이 형성되며, 이는 상기 전기적 신호 전달을 위한 배선 패턴층(120)과 상기 제 1 더미 패턴층(151)을 포함하게 된다. 상기 제 1 더미 패턴층(151)은 상기 배선 패턴층(120)과는 다르게 전기적 신호를 전달하지 않으며, 이에 따라 상기 배선 패턴층(120)과 전기적으로 연결되지 않는다. 즉, 상기 제 1 더미 패턴층(151)은 상기 기판(110)의 표면 중에서 상기 배선 패턴층(120)이 배치되지 않은 영역 상에, 상기 배선 패턴층(120)과 연결되지 않으며 독립적으로 배치될 수 있다.
상기 제 2 더미 패턴층(152)은 상기 제 1 더미 패턴층(151) 위에 배치된다. 상기 제 2 더미 패턴층(152)은 상기 제 1 도금층(131)의 일부일 수 있다. 상기 제 3 더미 패턴층(152)은 상기 제 2 더미 패턴층(152) 위에 배치된다. 상기 제 3 더미 패턴층(153)은 상기 제 2 도금층(132)의 일부일 수 있다.
다시 말해서, 본 발명에서의 더미 패턴부(DP1, DP2)는 상기 전도성 패턴부(CP)가 가지는 층 구조와는 다르게 단일층으로 형성될 수 있다. 또한, 상기 더미 패턴부(DP1, DP2)는 상기 전도성 패턴부(CP)가 가지는 층 구조와 동일하게 3층으로 구성될 수 있다.
한편, 상기 더미 패턴부(DP1, DP2) 상에는 상기 보호층(140)이 배치된다. 즉, 상기 보호층(140)은 오픈되어야 하는 상기 전도성 패턴부(CP)의 일부 표면을 노출한다. 그리고, 상기 더미 패턴부(DP1, DP2)는 외부로 노출되지 않아도 되며, 이에 따라 상기 더미 패턴부(DP1, DP2) 위에는 상기 보호층(140)이 배치된다.
한편, 도 3a을 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 대응될 수 있다.
도 7을 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다. 상기 배선 패턴층(120)의 면적은 상기 제 1 도금층(131)의 면적과 대응될 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 다를 수 있다. 예를 들어, 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적보다 클 수 있다.
도 8를 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다.
도 9을 참조하면, 상기 기판(110)의 일면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다르고, 상기 기판(110)의 타면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다.
상기 보호층(140)은 상기 기판(110) 상에 직접 접촉하며 배치되거나, 상기 배선 패턴층(120) 상에 직접 접촉하며 배치되거나, 상기 제 1 도금층(131) 상에 직접 접촉하며 배치되거나, 상기 제 2 도금층(132) 상에 직접 접촉하며 배치될 수 있다. 또한, 상기 보호층(140)은 상기 더미 패턴부(DP1, DP2)와 직접 접촉하며 배치될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에 상기 제 2 도금층(132)이 형성되고, 상기 제 2 도금층(132) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 또한, 상기 더미 패턴부(DP1, DP2) 상에 전체적으로 상기 보호층(140)이 배치될 수 있다.
도 7a, 도 7b를 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제 2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.
상기 보호층(140)의 하면이 접촉하는 상기 제 1 도금층(131)은 구리 및 주석의 합금층일 수 있다. 상기 보호층(140)의 측면과 접촉하는 상기 제 2 도금층(132)은 순수 주석을 포함할 수 있다. 이에 따라, 상기 보호층(140)과 상기 제 1 도금층(131) 사이에 공동부가 형성됨에 따른 보호층의 탈막을 방지할 수 있고, 위스커의 형성을 방지할 수 있어, 보호층의 밀착력을 높일 수 있다. 따라서, 실시 예는 2층의 도금층을 포함할 수 있어, 신뢰성이 높은 전자 디바이스를 제공할 수 있다.
또한, 상기 배선 패턴층(120) 상에 단일층의 주석 도금층(131)만을 배치하고, 하나의 주석 도금층(131) 상에 보호층(140)을 배치하는 경우에는 보호층(140)의 열 경화시에 상기 주석 도금층(131)이 가열됨에 따라, 상기 주석 도금층(131) 내에 구리가 확산될 수 있다. 이에 따라, 상기 주석 도금층(131)은 주석 및 구리의 합금층이 될 수 있으므로, 골드 범프를 가지는 제 1 칩의 실장이 견고하게 이루어질 수 없는 문제점이 있다. 따라서, 실시 예에 따른 도금층(130)은 기판으로부터 멀어질수록 주석의 농도가 연속적으로 증가할 수 있는 제 1 도금층(131) 및 제 2 도금층(132)이 요구된다.
그리고, 도 7a에서와 같이, 상기 더미 패턴부(DP1, DP2)는 상기 배선 패턴층(120)과 상기 제 1 도금층(131)에 대응하는 단일층의 더미 패턴층을 포함할 수 있다.
또한, 도 7b에서와 같이, 상기 더미 패턴부(DP1, DP2)는 상기 배선 패턴층(120)에 대응하는 제 1 더미 패턴층(151), 상기 제 1 도금층(131)에 대응하는 제 2 더미 패턴층(152), 그리고 상기 제 2 도금층(132)에 대응하는 제 3 더미 패턴층(153)을 포함할 수 있다.
도 8을 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상에 상기 제 1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제 2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.
이때, 상기 배선 패턴층(120)은 제 1 배선 패턴층(121) 및 제 2 배선 패턴층(122)을 포함할 수 있다. 즉, 상기 기판 상에는 복수 개의 배선 패턴층이 배치될 수 있다.
또한, 도면에는 도시하지 않았으나, 상기 기판(110)과 상기 제 1 배선 패턴층(121) 사이에는 상기 기판(110)과 상기 제 1 배선 패턴층(121)의 밀착력을 향상하기 위한 금속 시드층을 더 포함할 수 있다. 이때, 금속 시드층은 스퍼터링에 의해 형성할 수 있다. 금속 시드층은 구리를 포함할 수 있다.
상기 제 1 배선 배턴층(121) 및 상기 제 2 배선 패턴층(122)은 서로 대응되거나 서로 다른 공정으로 형성될 수 있다.
상기 제 1 배선 배턴층(121)은 0.1㎛ 내지 0.5㎛ 두께로 구리를 스퍼터링하여 형성될 수 있다. 상기 제 1 배선 배턴층(121)은 기판의 상부, 하부 및 관통홀의 내측면에 배치될 수 있다. 이때, 상기 제 1 배선 배턴층(121)의 두께가 얇기 때문에, 관통홀의 내측면은 서로 이격될 수 있다.
다음으로, 상기 제 2 배선 패턴층(122)은 상기 제 1 배선 패턴층(121) 상에 배치될 수 있다. 또한, 상기 제 2 배선 패턴층(122)은 도금에 의하여 관통홀의 내부에 전체적으로 채워질 수 있다.
상기 제 1 배선 패턴층(121)은 스퍼터링에 의하여 형성되기 때문에, 상기 기재(110) 또는 상기 금속 시드층과의 밀착력이 우수한 장점을 가지지만, 제조 비용이 높기 때문에, 상기 제 1 배선 패턴층(121) 상에 다시, 도금에 의한 상기 제 2 배선 패턴층(122)을 형성함으로써, 제조 비용을 저감시킬 수 있다. 또한, 별도로 기판의 관통홀에 전도성 물질을 채우지 않고, 상기 제 1 배선 패턴층(121) 상에 상기 제 2 배선 패턴층(122)을 배치함과 동시에 비아홀 내에 구리가 충진될 수 있으므로, 공정 효율이 향상될 수 있다. 또한, 비아홀 내에 보이드가 형성되는 것을 방지할 수 있어, 신뢰성이 높은 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 전자 디바이스를 제공할 수 있다.
그리고, 더미 패턴부(DP1, DP2)는 상기 제 1 배선 패턴층(121)에 대응하는 제 1 더미 패턴층(151)과, 상기 제 2 배선 패턴층(122)에 대응하는 제 2 더미 패턴층(152)과, 상기 제 1 도금층(131)에 대응하는 제 3 더미 패턴층(153)과, 상기 제 2 도금층(132)에 대응하는 제 4 더미 패턴층(154)을 포함할 수 있다.
도 4a를 참조하면, 비교 예에 따른 연성 회로 개판은,
을 참조하면, 상기 기판의 일면에는 복수 개의 보호층(140)이 배치될 수 있다. 상기 보호층은 제 1 보호층(141) 및 제 2 보호층(142)을 포함할 수 있다.
예를 들어, 상기 기판의 일면 상에 제 1 보호층(141)이 부분적으로 배치되고, 상기 보호층(141)이 배치되는 영역 이외의 영역 상에 상기 배선 패턴층(120)이 배치될 수 있다.
상기 보호층(141) 상에는 상기 제 2 보호층(142)이 배치될 수 있다. 상기 제 2 보호층(142)은 상기 제 1 보호층(141) 및 상기 배선 패턴층(120)을 덮으며, 상기 제 1 보호층(141)보다 큰 영역에 배치될 수 있다.
상기 보호층(142)은 상기 제 1 보호층(141)의 상면을 감싸면서 상기 보호층(141)과 대응되는 영역 상에 배치될 수 있다. 상기 제 2 보호층(142)의 폭은 상기 보호층(141)보다 클 수 있다. 이에 따라, 상기 제 2 보호층(142)의 하면은 상기 배선 패턴층(120) 및 상기 제 1 보호층(141)과 접촉할 수 있다. 이에 따라, 상기 제 2 보호층(142)은 상기 제 1 보호층(141)과 상기 배선 패턴층(120)의 계면에서 응력이 집중되는 것을 완화할 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 벤딩시 발생할 수 있는 탈막 또는 크랙의 발생을 낮출 수 있다.
상기 제 2 보호층(142)이 배치되는 영역 이외의 영역에는 상기 도금층(130)이 배치될 수 있다. 자세하게, 상기 제 2 보호층(142)이 배치되는 영역 이외의 영역에서, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상에 상기 제 1 도금층(131) 상에 상기 제 2 도금층(132)이 차례대로 배치될 수 있다.
상기 기판의 상기 일면과 반대되는 타면 상에는 배선 패턴층(120)이 배치될 수 있다. 배선 패턴층(120) 상에는 상기 도금층(130)이 배치될 수 있다. 상기 도금층(130) 상에는 부분적으로 보호층(140)이 배치될 수 있다.
상기 기판의 일면에 배치되는 보호층과 상기 기판의 타면에 배치되는 보호층의 폭은 서로 대응되거나 서로 다를 수 있다.
도면에서는 기판의 일면에만 복수 개의 보호층이 배치되는 것을 도시하였으나, 실시예는 이에 제한되지 않고, 상기 기판의 양면에 각각 복수 개의 보호층을 포함할 수 있음은 물론이다. 또한, 기판의 일면에만 복수 개 또는 하나의 보호층이 배치될 수 있음은 물론이다.
또한, 상기 기판의 일면 또는 양면의 구조는 도 3a, 도 3b, 도 7a, 도 7b, 도 8, 도 9 중 적어도 하나에 따른 전도성 패턴부, 보호부의 구조를 조합하여 다양하게 배치할 수 있음은 물론이다.
도 4a 및 도 4b를 참조하면, 비교 예에 따른 연성 회로 기판은, 기판(110)의 상면에 상부 전도성 패턴부(CP)가 배치되고, 상기 기판(110)의 하면에 하부 전도성 패턴부(CP)가 배치된다. 이때, 상기 상부 전도성 패턴부(CP) 및 상기 하부 전도성 패턴부(CP)는 보호층(140)의 인쇄 공정이 고려되지 않은 상태에서 설계가 된다. 따라서, 상기 기판(110)의 상면에는 상기 상부 전도성 패턴부(CP)가 존재하지만, 상기 기판(110)의 하면에는 하부 전도성 패턴부(CP)가 존재하지 않는 영역을 포함할 수 있다. 다시 말해서, 상기 상부 전도성 패턴부(CP)가 배치된 면과 수직으로 중첩된 기판(110)의 하면에는 상기 하부 전도성 패턴부(CP)가 배치되지 않는 영역이 존재한다.
이때, 상기 비교 예에 따른 연성 회로 기판은, 최 하면이 상기 하부 전도성 패턴부(CP)가 존재하는 영역에서는 상기 하부 전도성 패턴부(CP)의 하면이 되고, 상기 하부 전도성 패턴부(CP)가 존재하지 않는 영역에서는 상기 기판(110)의 하면이 된다.
그리고, 상기 기판(110)의 상면에 보호층(140)을 인쇄하는 공정에서, 상기 하부 전도성 패턴부(CP)가 배치되지 않는 영역과 수직으로 중첩되는 영역에 대해서는 상기 최하면이 상기 기판(110)의 하면으로 동일하며, 이에 따른 핀 홀 현상이 발생하지 않는다. 이때, 상기 하부 전도성 패턴부(CP)가 존재하지 않는 영역에 대해 상기 보호층(140)을 인쇄하는 상태에서, 상기 하부 전도성 패턴부(CP)가 갑자기 나타나게 되면, 상기 하부 전도성 패턴부(CP)의 단부와 수직으로 중첩된 상기 기판(110)의 상부 영역에서 갑작스런 단차 발생에 따른 튐 현상이 발생하게 된다. 이에 따라, 종래에서는 상기 하부 더미 패턴부(DP1)가 처음으로 배치되는 단부 영역에서 상기 튐 현상이 발생하게 되며, 이에 따라 상기 보호층(140)이 미배치되는 핀-홀 문제가 발생하게 된다.
한편, 도 4b에 도시된 바와 같이, 본 발명에서는 상기 상부 전도성 패턴부(CP)가 배치된 영역과 수직으로 중첩된 상기 기판(110)의 하면에 상기 하부 더미 패턴부(DP1)를 배치함으로써, 상기 단차 발생을 제거하였으며, 이에 따른 균일한 보호층(140)을 형성할 수 있다.
그리고, 상기 하부 더미 패턴부(DP1)는 상기 상부 전도성 패턴부(CP)의 각각에 대응하게 배치될 수 있다. 다시 말해서, 도 4b에서와 같이, 상기 하부 전도성 패턴부(CP)가 배치되지 않은 영역과 수직으로 중첩되는 상기 기판(110)의 상면에는 3개의 상부 전도성 패턴부(CP)가 배치되어 있음을 확인할 수 있다. 이에 따라, 상기 기판(110)의 하면에는 상기 3개의 상부 전도성 패턴부(CP)의 각각에 대응하게 제 1 하부 더미 패턴부(DP1), 제 2 하부 더미 패턴부(DP1) 및 제 3 하부 더미 패턴부(DP1)가 각각 배치될 수 있다.
한편, 상기와 같은 보호층(140)의 핀-홀 현상은, 보호층(140)의 인쇄되는 기판(110)의 상면 상에서 최초의 상부 전도성 패턴부(CP)가 시작되는 위치와, 상기 기판의 하면 상에서 최초의 하부 전도성 패턴부(CP)가 시작되는 위치가 서로 다르기 때문이다. 바람직하게, 기판의 좌측단을 기준으로 상기 최초의 상부 전도성 패턴부(CP)가 시작되는 위치보다 상기 하부 전도성 패턴부(CP)가 시작되는 위치가 더 멀기 때문이다.
따라서, 핀-홀 현상은 상기 최초의 상부 전도성 패턴부(CP)가 시작되는 위치와 상기 하부 전도성 패턴부(CP)가 시작되는 위치를 동일하게 하여 해결할 수도 있다.
즉, 도 5a에 도시된 바와 같이, 도 3a의 A 영역을 확대하면, 상기 기판(110)의 상면에는 좌측단을 중심으로 4개의 상부 전도성 패턴부(CP)가 배치되어 있음을 확인할 수 있다. 그리고, 상기 기판(110)의 하면에는 좌측단을 중심으로 2개의 하부 전도성 패턴부(CP)가 배치되어 있음을 확인할 수 있다. 즉, 상기 4개의 상부 전도성 패턴부(CP) 중 세 번째 위치한 상부 전도성 패턴부(CP)의 위치에서 상기 하부 전도성 패턴부(CP)가 최초 시작됨을 확인할 수 있다.
따라서, 본 발명에서는 상기 기판(110)의 하면 중 상기 첫 번째 상부 전도성 패턴부(CP)와 수직으로 중첩되는 영역 상에 하부 더미 패턴부(DP1)를 배치한다. 이때, 상기 첫 번째 상부 전도성 패턴부의 좌측단과, 상기 하부 더미 패턴부(DP1)의 좌측단은 서로 동일 수직 선상에 위치할 수 있다. 즉, 상기 기판(110)의 상면 및 하면 상에서, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작 위치와 상기 하부 더미 패턴부(DP1)의 시작 위치를 동일하게 하였다. 그리고, 두 번째 상부 전도성 패턴부(CP)와 수직으로 중첩되는 영역 상에는 상기 하부 전도성 패턴부(CP)나 상기 하부 더미 패턴부(DP1)가 배치되지 않을 수 있다.
즉, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작 위치와 중첩되는 상기 기판(110)의 하면 상에 하부 전도성 패턴부(CP)가 배치되지 않은 경우, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작 위치와 중첩되는 상기 기판(110)의 하면 상에만 상기 하부 더미 패턴부(DP1)를 배치하여 상기 핀-홀 현상을 해결할 수 있다.
다만, 상기 하나의 하부 더미 패턴부(DP1)를 이용하여 상기 핀-홀 현상을 완벽하게 해결하기 위해서, 상기 하부 더미 패턴부(DP1)의 폭을 상기 첫 번째 상부 전도성 패턴부(CP)의 폭보다 크게 하는 것이 바람직하다.
이와 다르게, 도 5b에서와 같이, 상기 기판(110)의 하면 중 상기 첫 번째 상부 전도성 패턴부(CP)와 수직으로 중첩되는 영역 상에 하부 더미 패턴부(DP1)를 배치한다. 이때, 상기 첫 번째 상부 전도성 패턴부의 좌측단과, 상기 하부 더미 패턴부(DP1)의 좌측단은 서로 동일 수직 선상에 위치하지 않는다. 즉, 상기 기판(110)의 상면 및 하면 상에서, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작 위치와 상기 하부 더미 패턴부(DP1)의 시작 위치가 동일하지 않을 수 있다. 이때, 상기와 같은 조건 상에서, 상기 핀-홀 현상을 해결하기 위해서는 상기 보호층(140)이 인쇄되는 면에서 최초 배치된 패턴(전도성 패턴부(CP) 및 더미 패턴부(DP1, DP2) 포함)의 시작 위치보다, 상기 인쇄되는 면의 반대면에 최초 배치된 패턴의 시작 위치가 빨라야 한다.
따라서 본 발명에서는, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작 위치보다 상기 기판(110)의 하면 상에 배치된 하부 더미 패턴부(DP1)의 시작 위치가 더 빠르도록 상기 첫 번째 상부 전도성 패턴부(CP)와 수직으로 중첩되는 상기 기판(110)의 하면 상에 상기 하부 더미 패턴부(DP1)를 형성한다.
다시 말해서, 상기 기판(110)의 좌측단에서 상기 하부 더미 패턴부(DP1)의 좌측단까지의 거리가 상기 기판(110)의 좌측단에서 상기 첫 번째 상부 전도성 패턴부(CP)의 좌측단까지의 거리보다 가깝도록 한다.
결론적으로, 상기 첫 번째 상부 전도성 패턴부(CP)의 좌측단으로부터 상기 하부 더미 패턴부(DP1)의 좌측단까지는 제 1 간격(a)만큼 차이가 날 수 있다. 그리고, 상기 첫 번째 상부 전도성 패턴부(CP)의 폭은 제 1 폭(b)을 가지며, 상기 하부 더미 패턴부(DP1)의 폭은 상기 제 1 폭(b)보다 넓은 제 2 폭(c)을 가지도록 한다.
이에 따르면, 본 발명에서는 최소한의 더미 패턴부를 형성하는 것으로 상기 핀-홀 현상을 해결할 수 있다.
또한, 도 5c에서와 같이, 상기 하부 더미 패턴부(DP1)는 제 3 폭(d)을 가질 수 있다. 이때, 상기 제 3 폭(d)은 상기 첫 번째 상부 전도성 패턴부(CP)의 폭, 상기 두 번째 상부 전도성 패턴부(CP)의 폭, 그리고 상기 첫 번째 상부 전도성 패턴부(CP)와 상기 두 번째 상부 전도성 패턴부(CP) 사이의 이격 폭을 모두 합한 폭에 대응될 수 있다.
다시 말해서, 도 4b에서는 상기 첫 번째 상부 전도성 패턴부(CP)의 하부에 상기 첫 번째 상부 전도성 패턴부(CP)와 동일 폭을 가지는 제 1 하부 더미 패턴부(DP1)를 형성하였고, 두 번째 상부 전도성 패턴부(CP)의 하부에 상기 두 번째 상부 전도성 패턴부(CP)와 동일 폭을 가지는 제 2 하부 더미 패턴부(DP1)를 형성하였다.
이와 다르게, 도 5c에서와 같이, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작위치부터 상기 두 번째 상부 전도성 패턴부(CP)의 종료 위치에 대응하는 기판(110)의 하면에 하나의 전도성 패턴부(CP)만을 형성할 수 있다.
한편, 본 발명에서의 상기 더미 패턴부(DP1, DP2)는 다양한 형상을 가질 수 있다. 즉, 상기 더미 패턴부(DP1, DP2)는 상기 보호층(140)의 인쇄면의 하부에서 단차를 없애주기 위해 배치되는 것이기 때문에, 패턴부의 두께를 전도성 패턴부(CP)의 두께와 동일하게 유지해주기만 하면 된다. 따라서, 상기 더미 패턴부(DP1, DP2)는 도 5d의 (a)에서와 같이 수평으로 연장되는 바(bar) 형상을 가질 수 있고, (b)에서와 같이 수직으로 연장되는 바 형상을 가질 수 있으며, (c)에서와 같이 원형 형상을 가질 수 있고, (d)에서와 같이 중앙이 개방된 원형 형상(고리 형상)을 가질 수 있으며, (e)에서와 같이 중앙이 개방된 사각 형상(사다리 형상)을 가질 수 있다. 또한, 본 발명에서의 더미 패턴부(DP1, DP2)의 형상은 이에 한정되지 않고, 타원 형상, 부채꼴 형상, 다각 형상, 삼각 형상과 같이 다양한 형상으로 변형 가능하다.
또한, 도 6에서와 같이, 도 3a의 B 영역을 확대하면, 상기 기판(110)의 상면에는 상부 더미 패턴부(DP2)가 배치된다. 상기 상부 더미 패턴부(DP2)의 형성 위치 및 조건은 상기 하부 더미 패턴부(DP1)의 형성 위치 및 조건과 동일하다. 즉, 상기 기판(110)의 우측단을 중심으로, 최초 위치한 하부 전도성 패턴부(CP)의 시작 위치보다 상기 상부 전도성 패턴부(CP)의 시작 위치가 늦은 경우, 상기 최초 위치한 하부 전도성 패턴부(CP)의 시작와 수직으로 중첩되는 상기 기판(110)의 상면에 상부 더미 패턴부(DP2)를 형성한다. 이때, 상기 상부 더미 패턴부(DP2)는 각각의 하부 전도성 패턴부(CP)에 대응되게 복수 개 배치될 수 있으며, 이와 다르게 최초 시작하는 하부 전도성 패턴부(CP)에 대응하게만 단일 개로 형성될 수도 있다.
도 3a, 도 3b, 도 7a, 도 7b, 도 8, 도 10 및 도 11을 참조하여, 실시 예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100) 상에 실장되는 제 1 칩(C1), 디스플레이 패널(30) 및 메인보드(40)와의 연결관계를 설명한다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 관통홀을 포함하는 기판(100); 상기 관통홀을 포함하는 기판의 양면 상에 각각 배치되는 배선 패턴층(120); 상기 배선 패턴층(120) 상에 배치되는 제 1 도금층(131); 상기 제 1 도금층(131) 상에 배치되는 제 2 도금층(132); 및 상기 배선 패턴층 상에 부분적으로 배치되는 보호층(140)을 포함할 수 있다.
상기 보호층(140)이 형성되는 상기 보호층(140)의 배치 영역은 상기 보호부(PP)일 수 있다. 상기 보호층이 형성되지 않는 상기 보호부(PP) 이외의 영역에서 상기 전도성 패턴부(CP)는 외부로 노출될 수 있다. 즉, 보호층의 오픈 영역 내지 전도성 패턴부 상에 보호부가 배치되지 않는 영역에서 상기 전도성 패턴부(CP)는 상기 제 1 칩(C1), 상기 디스플레이 패널(30) 및 상기 메인보드(40)와 전기적으로 연결될 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 리드 패턴부 및 테스트 패턴부는 보호부와 중첩되지 않을 수 있다. 즉, 상기 리드 패턴부 및 상기 테스트 패턴부는 보호층에 의해 덮여있지 않은 오픈 영역에 위치한 전도성 패턴부를 의미할 수 있고, 기능에 따라서 리드 패턴부 및 테스트 패턴부로 구별될 수 있다.
상기 리드 패턴부는 상기 제 1 칩, 상기 제 2 칩, 상기 디스플레이 패널 또는 상기 메인보드와 연결되기 위한 전도성 패턴부를 의미할 수 있다.
상기 테스트 패턴부는 실시예에 따른 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패지의 제품의 불량여부를 확인하기 위한 전도성 패턴부를 의미할 수 있다.
상기 리드 패턴부는 위치에 따라서 이너 리드 패턴부 및 아우터 리드 패턴부로 구별될 수 있다. 상기 제 1 칩(C1)과 상대적으로 가까이 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 이너 리드 패턴부로 표현될 수 있다. 상기 제 1 칩(C1)과 상대적으로 멀리 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 아우터 리드 패턴부로 표현될 수 있다.
도 3a, 도 3b, 도 7a, 도 7b, 도 8, 도 10 및 도 11을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 제 1 이너 리드 패턴부(I1), 제 2 이너 리드 패턴부(I2), 제 3 이너 리드 패턴부(I3) 및 제 4 이너 리드 패턴부(I4)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 제 1 아우터 리드 패턴부(O1), 제 2 아우터 리드 패턴부(O2), 제 3 아우터 리드 패턴부(O3) 및 제 4 아우터 리드 패턴부(O4)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 제 1 테스트 패턴부 (T1) 및 제 2 테스트 패턴부 (T2)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에는 상기 제 1 이너 리드 패턴부(I1), 상기 제 2 이너 리드 패턴부(I2), 상기 제 3 이너 리드 패턴부(I3), 상기 제 1 아우터 리드 패턴부(O1), 및 상기 제 2 아우터 리드 패턴부(O2)가 배치될 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 상기 일면과 반대되는 타면 상에는 상기 제 4 이너 리드 패턴부(I4), 상기 제 3 아우터 리드 패턴부(O3), 상기 제 4 아우터 리드 패턴부(O4), 상기 제 1 테스트 패턴부(T1) 및 상기 제 2 테스트 패턴부(T2)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 제 1 접속부(70)를 통해, 상기 제 1 이너 리드 패턴부(I1), 상기 제 2 이너 리드 패턴부(I2) 또는 상기 제 3 이너 리드 패턴부(I3)와 연결될 수 있다.
상기 제 1 접속부(70)는 위치 및/또는 기능에 따라, 제 1 서브 제 2 접속부(71), 제 2 서브 제 1 접속부(72) 및 제 3 서브 제 1 접속부(73)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 1 서브 제 1 접속부(71)를 통해 상기 제 1 이너 리드 패턴부(I1)와 전기적으로 연결될 수 있다.
상기 제 1 이너 리드 패턴부(I1)는 상기 기판(110)의 상면을 따라 제 2 비아홀(V2)과 인접한 제 1 아우터 리드 패턴부(O1)까지 전기적인 신호를 전달할 수 있다. 상기 제 2 비아홀(V2) 및 상기 제 1 아우터 리드 패턴부(O1)는 전기적으로 연결될 수 있다. 즉, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 아우터 리드 패턴부(O1)는 일 방향으로 연장되는 전도성 패턴부의 일단 및 타단일 수 있다.
예를 들어, 상기 제 1 아우터 리드 패턴부(O1) 상에는 상기 메인보드(40)가 접착층(50)을 통해 연결될 수 있다. 이에 따라, 상기 제 1 칩으로부터 전달되는 신호는 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 아우터 리드 패턴부(O1)를 거쳐 상기 메인보드(40)에 까지 전달될 수 있다.
또한, 상기 제 1 이너 리드 패턴부(I1)는 상기 기판(110)의 상면을 따라 제 2 비아홀(V2)까지 전기적으로 연결되고, 상기 제 2 비아홀(V2)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 2 비아홀(V2)에 인접한 제 3 아우터 리드 패턴부(O3)까지 전기적인 신호를 전달 할 수 있다. 상기 제 2 비아홀(V2)은 상기 제 3 아우터 리드 패턴부(O3)와 전기적으로 연결될 수 있다. 따라서, 도면에는 도시하지 않았으나, 상기 제 3 아우터 리드 패턴부(O3) 상에 상기 메인보드(40)가 접착층(50)을 통해 전기적으로 연결될 수 있음은 물론이다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 2 서브 제 1 접속부(72)를 통해 상기 제 2 이너 리드 패턴부(I2)와 전기적으로 연결될 수 있다.
상기 기판(110)의 상면에 배치되는 상기 제 2 이너 리드 패턴부(I2)는 상기 제 2 이너 리드 패턴부(I2)의 하부에 위치한 제 1 비아홀(V1)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 1 비아홀(V1)과 인접한 제 4 이너 리드 패턴부(I4) 및 상기 제 1 테스트 패턴부(T1)에 전기적인 신호를 전달할 수 있다. 상기 제 1 비아홀(V1), 상기 제 1 테스트 패턴부(T1) 및 상기 제 4 이너 리드 패턴부(I4)는 기판의 하면에서 전기적으로 연결될 수 있다.
상기 제 4 이너 리드 패턴부(I4) 및 제 4 아우터 리드 패턴부(O4)에는 디스플레이 패널(30)이 부착될 수 있다.
상기 제 1 테스트 패턴부(T1)는 상기 제 1 비아홀(V1)을 통해 전달될 수 있는 전기적인 신호의 불량을 확인할 수 있다. 예를 들어, 상기 제 1 테스트 패턴부(T1)를 통해, 상기 제 4 이너 리드 패턴부(I4)에 전달되는 신호의 정확성을 확인할 수 있다. 자세하게, 상기 제 1 테스트 패턴부(T1)에서 전압 또는 전류를 측정함에 따라, 상기 제 1 칩과 상기 디스플레이 패널 사이에 위치하는 전도성 패턴부의 단락이나 쇼트의 발생여부 내지 발생 위치를 확인할 수 있어, 제품의 신뢰성을 향상시킬 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 3 서브 제 1 접속부(73)를 통해 상기 제 3 이너 리드 패턴부(I3)와 전기적으로 연결될 수 있다.
상기 제 3 이너 리드 패턴부(I3)는 상기 기판(110)의 상면을 따라 제 3 비아홀(V3)과 인접한 제 2 아우터 리드 패턴부(O2)까지 전기적인 신호를 전달할 수 있다. 상기 제 3 비아홀(V3) 및 상기 제 2 아우터 리드 패턴부(O2)는 전기적으로 연결될 수 있다. 즉, 상기 제 3 이너 리드 패턴부(I3) 및 상기 제 2 아우터 리드 패턴부(O2)는 일 방향으로 연장되는 전도성 패턴부의 일단 및 타단일 수 있다.
또한, 상기 제 3 이너 리드 패턴부(I3)는 상기 기판(110)의 상면을 따라 제 3 비아홀(V3)까지 전기적으로 연결되고, 상기 제 3 비아홀(V3)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 3 비아홀(V3)에 인접한 제 4 아우터 리드 패턴부(O4) 및 상기 제 2 테스트 패턴부(T2)에 전기적인 신호를 전달 할 수 있다.
상기 제 2 비아홀(V2), 상기 제 4 아우터 리드 패턴부(O4) 및 상기 제 2 테스트 패턴부(T2)는 기판의 하면에서 전기적으로 연결될 수 있다.
앞서 설명한 바와 같이, 상기 제 4 이너 리드 패턴부(I4) 및 제 4 아우터 리드 패턴부(O4) 상에는 상기 디스플레이 패널(30)이 접착층(50)을 통해 부착될 수 있다.
상기 제 2 테스트 패턴부(T2)는 상기 제 3 비아홀(V3)을 통해 전달될 수 있는 전기적인 신호의 불량을 확인할 수 있다. 예를 들어, 상기 제 2 테스트 패턴부(T2)를 통해, 상기 제 4 아우터 리드 패턴부(O4)에 전달되는 신호의 정확성을 확인할 수 있다. 자세하게, 상기 제 2 테스트 패턴부(T2)에서 전압 또는 전류를 측정함에 따라, 상기 제 1 칩과 상기 디스플레이 패널 사이에 위치하는 전도성 패턴부의 단락이나 쇼트의 발생여부 내지 발생 위치를 확인할 수 있어, 제품의 신뢰성을 향상시킬 수 있다.
실시 예에 따른 올인원 칩 온 필름용 연성 회로기판은 상기 제 1 칩(C1)이 배치되는 일면과 반대되는 타면에 상기 디스플레이 패널(30)을 배치할 수 있어, 설계의 자유도를 향상시킬 수 있다. 또한, 복수 개의 칩이 실장되는 일면과 반대되는 타면에 디스플레이 패널을 배치함에 따라, 효과적인 방열이 가능할 수 있다. 이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 신뢰성이 향상될 수 있다.
도 10은 도 7a의 평면도, 도 11은 도 7a의 저면도이다.
도 10 및 도 11을 참조하면, 실시예의 올인원 칩 온 필름용 연성 회로기판(100)은 제작 또는 가공의 편의성을 위하여 길이방향의 양 쪽 외부에 스프로킷 홀을 구비할 수 있다. 따라서, 올인원 칩 온 필름용 연성 회로기판(100)은 롤투롤(Roll to Roll) 방식으로 스프로킷 홀에 의하여 감기거나 풀어질 수 있다.
올인원 칩 온 필름용 연성 회로기판(100)은 점선으로 도시한 절단부를 기준으로 내부영역(IR) 및 외부영역(OR)으로 정의할 수 있다.
올인원 칩 온 필름용 연성 회로기판(100)의 내부영역(IR)에는 1 칩, 제 2 칩, 디스플레이 패널 및 메인보드를 각각 연결하기 위한 전도성 패턴부가 배치될 수 있다.
올인원 칩 온 필름용 연성 회로기판(100)의 스프로킷 홀이 형성된 부분을 절단하고, 기판 상에 칩을 배치함에 따라, 올인원 칩 온 필름용 연성 회로기판(100)을 포함하는 칩 패키지 및 이를 포함하는 전자 디바이스로 가공할 수 있다.
도 11을 참조하면, 상기 올인원 칩 온 필름용 연성 회로기판(100)의 상면에서는 상기 보호층(140)의 제 1 오픈 영역(OA1)을 통해 전도성 패턴부(CP)의 일 영역인 상기 제 1 이너 리드 패턴부(I1), 상기 제 2 이너 리드 패턴부(I2)
및 상기 제 3 이너 리드 패턴부(I3)가 외부로 노출될 수 있다.
또한, 상기 올인원 칩 온 필름용 연성 회로기판(100)의 상면에서는 상기 보호층(140)의 제 3 오픈 영역(OA3)을 통해 전도성 패턴부(CP)의 일 영역인 상기 제 1 아우터 리드 패턴부(O1)가 외부로 노출될 수 있다.
상기 제 1 이너 리드 패턴부(I1) 및 상기 제 3 이너 리드 패턴부(I3)는 제 1 접속부를 통해 칩과 연결되기 위한 전도성 패턴부일 수 있다.
상기 제 1 이너 리드 패턴부(I1)의 단부 및 상기 제 3 이너 리드 패턴부(I3)의 단부는 일렬로 배치될 수 있다. 예를 들어, 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 1 이너 리드 패턴부(I1)들은 서로 이격하고, 상기 제 1 이너 리드 패턴부(I1)의 단부들은 일렬로 배치될 수 있다. 예를 들어, 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 3 이너 리드 패턴부(I3)들은 서로 이격하고, 상기 제 3 이너 리드 패턴부(I3)의 단부들은 일렬로 배치될 수 있다. 이에 따라, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 3 이너 리드 패턴부(I3)는 제 1 접속부, 제 1 칩과의 본딩이 우수할 수 있다.
기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 2 비아홀(V2)들은 서로 이격하고, 일렬로 배치될 수 있다. 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 3 비아홀(V3)들은 서로 이격하고, 일렬로 배치될 수 있다.
상기 제 1 이너 리드 패턴부(I1)의 단부는 상기 제 2 이너 리드 패턴부(I2)의 단부와 서로 이격될 수 있다.
상기 제 2 이너 리드 패턴부(I2)는 제 1 칩과 본딩되지 않는 전도성 패턴일 수 있다. 상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 중 적어도 하나의 단부는 일렬로 배치되지 않을 수 있다.
예를 들어, 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 2 이너 리드 패턴부(I2)들은 서로 이격할 수 있다. 또한, 상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 중 적어도 하나의 단부는 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 1 이너 리드 패턴부(I1)의 단부와의 이격거리가 감소할 수 있다. 상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 중 적어도 하나의 단부는 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 1 이너 리드 패턴부(I1)의 단부와의 이격거리가 증가할 수 있다.
기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 1 비아홀(V1)들은 서로 이격하고, 서로 다른 열로 배치될 수 있다.
상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 사이의 길이는 기판의 가로 방향(x축 방향)으로 갈수록 점차 감소되는 상기 제 2 이너 리드 패턴부(I2)들의 제 1 세트부를 포함할 수 있다. 자세하게, 상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 사이의 길이는 제 1 길이로부터 기판의 가로 방향(x축 방향)으로 갈수록 점차 감소되어 제 2 길이가되는 상기 제 2 이너 리드 패턴부(I2)들의 제 1 세트부를 포함할 수 있다. 이때, 제 1 길이는 제 2 길이보다 클 수 있다. 상기 기판(110) 상에는 복수 개의 제 1 세트들이 배치될 수 있다. 따라서, 상기 기판(110) 상에는 제 1 길이로부터 제 2 길이까지 점차적으로 길이가 감소되는 상기 제 2 이너 리드 패턴부(I2)들을 포함할 수 있다. 상기 제 2 길이를 가지는 상기 제 2 이너 리드 패턴부(I2)와 인접한 제 2 이너 리드 패턴부(I2)는 다시 제 1 길이를 가질 수 있다. 이에 따라, 기판의 가로 방향(x축 방향)으로 갈수록 제 1 길이로부터 제 2 길이까지 점차적으로 길이가 감소되는 상기 제 2 이너 리드 패턴부(I2)들의 제 1 세트부; 및 제 1 길이로부터 제 2 길이까지 점차적으로 길이가 감소되는 상기 제 2 이너 리드 패턴부(I2)들의 제 1 세트부가 반복적으로 배치될 수 있다.
상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 중 적어도 하나의 단부는 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 1 이너 리드 패턴부(I1)의 단부와의 이격거리가 감소할 수 있다.
복수 개의 상기 제 1 이너 리드 패턴부(I1)들은 제 1 간격으로 이격할 수 있다. 서로 이격하는 인접한 두 개의 상기 제 1 이너 리드 패턴부(I1)들 사이의 영역에는 상기 제 2 이너 리드 패턴부(I2)의 일단이 위치할 수 있다.
상기 기판의 가로 방향에서, 상기 제 1 이너 리드 패턴부(I1)의 단부와 상기 제 2 이너 리드 패턴부(I2)의 일단은 교대로 배치될 수 있다.
도 11을 참조하면, 상기 올인원 칩 온 필름용 연성 회로기판(100)의 하면에서는 상기 보호층(140)의 제 3 오픈 영역(OA3)을 통해 전도성 패턴부(CP)의 일 영역인 상기 제 4 이너 리드 패턴부(I4), 제 4 아우터 리드 패턴부(O4)가 외부로 노출될 수 있다.
도 7b, 도 12 내지 도 16을 참조하여, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100) 상에 제 1 칩(C1) 및 제 2 칩(C2)을 포함하는 칩 패키지를 상세하게 설명한다.
도 12는 실시예예 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)을 포함하는 칩 패키지의 개략적인 평면도이다.
도 12a, b를 참조하면, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 동일한 일면 상에 제 1 칩(C1) 및 제 2 칩(C2)이 배치되는 것을 포함할 수 있다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 가로 방향(x축 방향)의 길이가 세로 방향(y축 방향)의 길이보다 클 수 있다. 즉, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 가로 방향의 2개의 장변과, 세로 방향의 2개의 단변을 포함할 수 있다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 각각 가로 방향(x축 방향)의 길이가 세로 방향(y축 방향)의 길이보다 클 수 있다. 즉, 상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 가로 방향의 2개의 장변과, 세로 방향의 2개의 단변을 포함할 수 있다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)의 장변은 상기 제 1 칩(C1)의 장변 및 상기 제 2 칩(C2)의 장변과 각각 평행하게 배치될 수 있어, 복수 개의 칩들을 하나의 양면 올인원 칩 온 필름용 연성 회로기판(100) 상에 효율적으로 배치할 수 있다.
상기 제 1 칩(C1)의 가로 방향의 길이(장변)은 상기 제 2 칩(C2)의 가로 방향의 길이(장변)보다 클 수 있다. 상기 제 1 칩(C1)의 세로 방향의 길이(단변)은 상기 제 2 칩(C2)의 세로 방향의 길이(단변)보다 작을 수 있다. 도 13a를 참조하면, 상기 제 1 칩(C1)의 하부에 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 1 칩(C1)의 장변과 상기 제 2 칩(C2)의 장변은 상, 하로 중첩될 수 있다.
도 13b를 참조하면, 상기 제 1 칩(C1)의 측부에 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 1 칩(C1)의 장변과 상기 제 2 칩(C2)의 장변은 상, 하로 중첩되지 않을 수 있다.
상기 제 1 칩(C1)은 구동 IC칩이고, 상기 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 2 칩(C2a) 및 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 2 칩(C2b)을 포함할 수 있다.
도 13 내지 도 16을 참조하여, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 제조단계를 설명한다.
도 13은 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)의 평면도이다.
도 13a 및 도 13b를 참조하면, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)의 일면에 위치한 상기 보호층(140)은 복수 개의 홀을 포함할 수 있다. 즉, 상기 보호층(140)은 복수 개의 오픈 영역을 포함할 수 있다.
상기 보호층의 제 1 오픈 영역(OA1)은 제 1 접속부(70)와 연결되기 위하여 노출되는 영역일 수 있다. 상기 보호층의 제 1 오픈 영역(OA1)에서 노출되는 전도성 패턴부(CP)는 제 1 접속부를 향한 표면이 순수 도금을 포함할 수 있다. 즉, 상기 보호층의 제 1 오픈 영역(OA1)에서 상기 전도성 패턴부(CP)에 포함되는 상기 제 2 도금층의 주석의 함량은 50 원자% 이상일 수 있다.
상기 보호층의 제 2 오픈 영역(OA2)은 제 2 접속부(80)와 연결하기 위하여 노출되는 영역일 수 있다. 상기 보호층의 제 2 오픈 영역(OA2)에서 노출되는 전도성 패턴부(CP)는 제 2 접속부를 향한 표면이 구리 및 주석의 합금층을 포함할 수 있다. 즉, 상기 보호층의 제 2 오픈 영역(OA2)에서 상기 전도성 패턴부(CP)에 포함되는 상기 제 2 도금층의 주석의 함량은 50 원자% 미만일 수 있다.
상기 제 1 오픈 영역(OA1)은 제 1 칩을 연결하기 위한 영역일 수 있다. 상기 제 3 오픈 영역(OA3)에 위치한 제 1 아우터 리드 패턴부(O1)로부터 연장되어 상기 제 1 오픈 영역(OA1)의 내부를 향하는 상기 제 1 이너 리드 패턴부(I1)는 서로 대응되거나 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제 1 아우터 리드 패턴부(O1)의 폭(W1)은 상기 제 1 이너 리드 패턴부(I1)의 폭(W2)과 서로 대응될 수 있다. 예를 들어, 상기 제 1 아우터 리드 패턴부(O1)의 폭(W1)은 상기 제 1 이너 리드 패턴부(I1)의 폭(W2)보다 클 수 있다. 자세하게, 상기 제 1 아우터 리드 패턴부(O1)의 폭(W1)은 상기 제 1 이너 리드 패턴부(I1)의 폭(W2)의 차이는 20% 이내일 수 있다.
상기 제 1 오픈 영역(OA1)의 내부를 향해 연장되는 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 3 이너 리드 패턴부(I3)는 서로 대응되는 폭을 가질 수 있다.
상기 제 1 오픈 영역(OA1)으로부터 기판의 외곽을 향해 연장되는 상기 제 1 아우터 리드 패턴부(O1) 및 상기 제 2 아우터 리드 패턴부(O2)는 서로 대응되는 폭을 가질 수 있다. 이에 따라, 미세한 선폭을 가지며, 많은 개수의 제 1 접속부가 요구되는 제 1 칩과, 큰 선폭을 가지며, 작은 개수의 제 2 접속부가 요구되는 제 2 칩을 하나의 올인원 칩 온 필름용 연성회로기판(100)상에 모두 실장할 수 있다. 이때, 미세한 선폭은 상기 제 1 아우터 리드 패턴부(O1) 및 상기 제 2 아우터 리드 패턴부(O2) 중 어느 하나의 선폭이 제 5 아우터 리드 패턴부(O5) 및 제 6 아우터 리드 패턴부(O6) 중 어느 하나의 선폭보다 작은 것을 의미할 수 있다. 한편, 큰 선폭은 아우터 리드 패턴부(O5) 및 제 6 아우터 리드 패턴부(O6) 중 어느 하나의 선폭이 상기 제 1 아우터 리드 패턴부(O1) 및 상기 제 2 아우터 리드 패턴부(O2) 중 어느 하나의 선폭이 제 5 아우터 리드 패턴부(O5) 및 제 6 아우터 리드 패턴부(O6) 중 어느 하나의 선폭보다 상대적으로 큰 것을 의미할 수 있다.
실시예의 올인원 칩 온 필름용 연성 회로기판(100)은 서로 다른 종류의 제 2 칩(C2a, C2b)을 각각 연결하기 위한 복수 개의 상기 제 2 오픈 영역(OA2)을 포함할 수 있다.
하나의 상기 제 2 오픈 영역(OA2)은 하나의 제 2 칩(C2a)을 연결하기 위한 영역일 수 있다. 상기 제 2 오픈 영역(OA2) 내에 위치한 제 5 이너 리드 패턴부(I5)로부터 기판의 외곽을 향해 연장되는 제 5 아우터 리드 패턴부(O5)는 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제 5 이너 리드 패턴부(I5)의 폭(W3)은 상기 제 5 아우터 리드 패턴부(O5)의 폭(W4)보다 클 수 있다. 자세하게, 상기 제 5 이너 리드 패턴부(I5)의 폭(W3)은 상기 제 5 아우터 리드 패턴부(O5)의 폭(W4)보다 1.5배 이상 클 수 있다.
다른 하나의 상기 제 2 오픈 영역(OA2)은 다른 하나의 제 2 칩(C2b)을 연결하기 위한 영역일 수 있다. 상기 제 2 오픈 영역(OA2) 내에 위치한 제 6 이너 리드 패턴부(I6)로부터 기판의 외곽을 향해 연장되는 제 6 아우터 리드 패턴부(O6)는 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제 6 이너 리드 패턴부(I6)의 폭(W5)은 상기 제 6 아우터 리드 패턴부(O6)의 폭(W6)보다 클 수 있다. 자세하게, 상기 제 6 이너 리드 패턴부(I6)의 폭(W5)은 상기 제 6 아우터 리드 패턴부(O6)의 폭(W6)보다 1.5배 이상 클 수 있다.
상기 제 2 오픈 영역을 통해 노출되는 제 5 이너 리드 패턴부(I5)의 폭(W3) 및 상기 제 6 이너 리드 패턴부(I6)의 폭(W5) 중 어느 하나의 폭은 상기 제 1 오픈 영역을 통해 노출되는 상기 제 1 이너 리드 패턴부(I1)의 폭(W2)보다 클 수 있다. 이에 따라, 다양한 크기/형상의 제 1, 제 2 접속부에 대응하는 리드 패턴부를 형성할 수 있어, 디자인 자유도를 향상 시킬 수 있다. 즉, 실시예는 서로 다른 종류의 제 1 칩, 제 2 칩에 적합한 다양한 크기의 이너 리드 패턴부, 다양한 형상의 이너 리드 패턴부를 포함할 수 있어, 최적의 칩 패키지가 가능할 수 있다.
제 1 칩의 하부에 위치한 인 리드 패턴부의 형상은 제 2 칩의 하부에 위치한 인 리드 패턴부의 형상과 서로 다를 수 있다. 이에 따라, 실시예는 서로 다른 종류의 제 1 칩, 제 2 칩과 각각 우수한 밀착특성을 가질 수 있는 서로 다른 형상의 인 리드 패턴부를 포함할 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성회로기판은 제 1 칩 및 제 2 칩의 본딩 특성이 우수할 수 있다.
즉, 서로 다른 형상의 인 리드 패턴부는 하나의 기판 상에 서로 다른 종류의 제 1 칩, 제 2 칩이 실장되어 일정한 접합상도를 확보하기 위한 최적의 패턴 설계일 수 있다.
상기 제 1 이너 리드 패턴부(I1)의 평면에서의 형상은 사각 형상의 스트라이프 패턴일 수 있다. 자세하게, 상기 제 1 이너 리드 패턴부(I1)의 평면에서의 형상은 균일한 폭을 가지며 일 방향으로 연장되는 사각 형상의 스트라이프 패턴일 수 있다. 일례로, 상기 제 1 이너 리드 패턴부(I1)의 일단 및 타단의 폭은 서로 동일할 수 있다.
예를 들어, 상기 제 5 이너 리드 패턴부(I5) 또는 상기 제 6 이너 리드 패턴부(I6)의 평면에서의 형상은 다각형, 원형, 타원형, 망치형상, T자 형상, 랜덤 형상 등의 다양한 형상의 돌출 패턴일 수 있다. 자세하게, 상기 제 5 이너 리드 패턴부(I5) 또는 상기 제 6 이너 리드 패턴부(I6)의 평면에서의 형상은 변동되는 폭을 가지며 상기 일 방향과 다른 방향으로 연장되는 다각형, 원형, 타원형, 망치형상, T자 형상, 랜덤 형상 등의 돌출 패턴일 수 있다. 일례로, 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6) 중 적어도 하나의 이너 리드 패턴부는 일단과 타단의 폭이 서로 다를 수 있다. 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6)의 보호층와 가까운 일단에서의 폭보다 보호층과 멀리 떨어진 단부인 타단의 폭이 클 수 있다. 다만, 실시예는 이에 제한되지 않고, 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6)의 보호층와 가까운 일단에서의 폭보다 보호층과 멀리 떨어진 단부인 타단의 폭이 작을 수 있음은 물론이다.
일례로, 제 2 칩이 MLCC칩인 경우에 이너 리드 패턴부는 도 13b의 제 5 이너 리드 패턴부(I5)와 같은 T자 형상일 수 있다.
일례로, 제 2 칩이 BGA 칩인 경우에 이너 리드 패턴부는 도 13a의 제 6 이너 리드 패턴부(I6)과 같은 원형 형상일 수 있다. 또는, 제 2 칩이 BGA 칩인 경우에 이너 리드 패턴부는 도 13b의 제 6 이너 리드 패턴부(I6)와 같은 반원 형상 또는 끝단이 라운드진 형상일 수 있다.
상기 제 1 이너 리드 패턴부와 상기 제 1 접속부의 형상은 동일할 수 있다. 예를 들어, 상기 제 1 이너 리드 패턴부 및 상기 제 1 접속부의 평면 형상(top view)은 사각형 형상일 수 있다. 여기에서, 상기 제 1 이너 리드 패턴부와 상기 제 1 접속부의 형상이 동일하다는 것은 평면 형상이 동일한 다각형인 것을 의미하는 것이며, 크기가 다른 것을 포함할 수 있다.
상기 제 5 이너 리드 패턴부와 상기 제 2 접속부의 형상은 서로 동일하거나 서로 다를 수 있다. 상기 제 6 이너 리드 패턴부와 상기 제 2 접속부의 형상은 서로 동일하거나 서로 다를 수 있다.
도 13a 및 도 14a를 참조하면, 상기 제 5 이너 리드 패턴부(I5)의 평면 형상은 다각형 형상이고, 상기 제 2 접속부의 평면 형상은 원형 형상일 수 있다. 상기 제 6 이너 리드 패턴부(I6)의 평면 형상은 원형 형상이고, 상기 제 2 접속부는 원형 형상일 수 있다.
도 13b 및 도 14b를 참조하면, 상기 제 5 이너 리드 패턴부(I5)의 평면 형상은 다각형 형상이고, 상기 제 2 접속부는 둥근 모서리를 가지는 사각형 형상 또는 타원형 형상일 수 있다. 상기 제 6 이너 리드 패턴부(I6)의 평면 형상은 긴 반원 형상이고, 상기 제 2 접속부는 원형 형상일 수 있다.
상기 제 1 접속부(70)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되거나 서로 다를 수 있다. 예를 들어, 상기 제 1 접속부(70)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되는 정사각형 형상이거나, 가로 길이와 세로길이(종횡비)가 서로 다른 직사각형 형상일 수 있다.
상기 제 2 접속부(80)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되거나 서로 다를 수 있다. 예를 들어, 상기 제 2 접속부(80)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되는 원형 형상이거나, 가로 길이와 세로길이(종횡비)가 서로 다른 타원형 형상일 수 있다.
인접한 상기 제 1 아우터 리드 패턴부(O1)들 사이의 간격인 1 간격(pitch)은 인접한 상기 제 5 아우터 리드 패턴부(O5) 및 상기 제 6 아우터 리드 패턴부(O6) 중 적어도 하나의 아우터 리드 패턴부들 사이의 간격인 제 2 간격(pitch)보다 작을 수 있다. 이때, 상기 제 1 간격, 제 2 간격은 인접한 두 전도성 패턴부 사이의 평균 이격 간격을 의미할 수 있다.
상기 제 1 간격(P1)은 100㎛ 미만일 수 있다. 예를 들어, 상기 제 1 간격은 30㎛ 미만일 수 있다. 예를 들어, 상기 제 1 간격은 1㎛ 내지 25㎛일 수 있다.
상기 제 2 간격(P2)은 100㎛ 이상일 수 있다. 예를 들어, 상기 제 2 간격은 100㎛ 내지 500㎛일 수 있다. 예를 들어, 상기 제 2 간격은 100㎛ 내지 300㎛일 수 있다.
이에 따라, 제 1 칩, 제 2 칩에 각각 연결되는 전도성 패턴부들 사이의 신호의 간섭을 방지할 수 있고, 신호의 정확성을 향상시킬 수 있다.
상기 제 1 오픈 영역(OA1)에서 상기 제 1 이너 리드 패턴부(I1)의 평면적은 제 1 접속부(70)과 서로 대응되거나, 서로 다를 수 있다.
상기 제 1 이너 리드 패턴부(I1)의 폭과 상기 제 1 접속부(70)의 폭은 서로 동일하거나 20% 이내의 차이를 가질 수 있다. 이에 따라, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 접속부(70)는 안정적인 실장이 가능할 수 있다. 또한, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 접속부(70) 사이의 밀착특성이 향상될 수 있다.
상기 제 2 오픈 영역(OA2)에서 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6) 중 어느 하나의 이너 리드 패턴부의 평면적은 제 2 접속부(80)와 대응되거나, 서로 다를 수 있다.
일례로, 상기 제 2 접속부(80)의 폭은 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6) 중 어느 하나의 이너 리드 패턴부의 폭보다 1.5배 이상 클 수 있다. 이에 따라, 상기 제 2 접속부(80)의 폭은 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6) 중 어느 하나와 상기 제 2 접속부(80)는 밀착특성이 향상될 수 있다.
도 14a, b를 참조하여, 실시예의 올인원 칩 온 필름용 연성 회로기판(100) 상에 제 1 접속부(70) 및 제 2 접속부(80)를 배치하는 단계를 설명한다.
상기 제 1 오픈 영역(OA1)을 통해 노출되는 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 3 이너 리드 패턴부(I3) 상에는 각각 제 1 접속부(70)가 배치될 수 있다. 예를 들어, 상기 제 1 접속부(70)는 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 3 이너 리드 패턴부(I3)의 상면을 전체적으로 또는 부분적으로 덮을 수 있다.
서로 이격되어 배치되는 복수 개의 상기 제 1 이너 리드 패턴부(I1) 및 서로 이격되어 배치되는 복수 개의 상기 제 3 이너 리드 패턴부(I3)의 총 개수는 상기 제 1 접속부(70)의 수와 대응될 수 있다.
예를 들어, 도 15 a 및 도 15b를 참조하면, 서로 이격되어 배치되는 복수 개의 상기 제 1 이너 리드 패턴부(I1)의 수는 9개이고, 서로 이격되어 배치되는 복수 개의 상기 제 3 이너 리드 패턴부(I3)의 수는 9개이고, 상기 제 1 접속부(70)의 수는 상기 제 1 이너 리드 패턴부(I1)의 수 9 및 서로 이격되어 배치되는 복수 개의 상기 제 3 이너 리드 패턴부(I3)의 수는 9의 총 합인 18개 일 수 있다.
상기 제 2 오픈 영역(OA2)을 통해 노출되는 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6) 상에는 각각 제 2 접속부(80)가 배치될 수 있다. 예를 들어, 상기 제 2 접속부(80)는 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6)의 상면을 전체적으로 또는 부분적으로 덮을 수 있다.
서로 이격되어 배치되는 복수 개의 상기 제 5 이너 리드 패턴부(I5)의 수는 상기 제 5 이너 리드 패턴부(I5) 상에 배치되는 상기 제 2 접속부(80)의 수와 대응될 수 있다.
예를 들어, 도 15 a 및 도 15b를 참조하면, 서로 이격되어 배치되는 복수 개의 상기 제 5 이너 리드 패턴부(I5)의 수는 2개이고, 상기 제 5 이너 리드 패턴부(I5) 상에 배치되는 상기 제 2 접속부(80)의 수는 2개 일 수 있다.
서로 이격되어 배치되는 복수 개의 상기 제 6 이너 리드 패턴부(I6)의 수는 상기 제 6 이너 리드 패턴부(I6) 상에 배치되는 상기 제 2 접속부(80)의 수와 대응될 수 있다.
예를 들어, 도 15a 및 15b를 참조하면, 서로 이격되어 배치되는 복수 개의 상기 제 6 이너 리드 패턴부(I6)의 수는 3개이고, 상기 제 6 이너 리드 패턴부(I6) 상에 배치되는 상기 제 2 접속부(80)의 수는 3개 일 수 있다.
상기 제 2 접속부(80)는 상기 제 1 접속부(70)보다 클 수 있다. 상기 제 2 오픈 영역을 통해 노출되는 제 5 이너 리드 패턴부(I5) 또는 상기 제 6 이너 리드 패턴부(I6)의 폭이 상기 제 1 오픈 영역을 통해 노출되는 상기 제 1 이너 리드 패턴부(I1)의 폭보다 크기 때문에, 상기 제 2 접속부(80)는 상기 제 1 접속부(70)보다 클 수 있다.
도 15a 및 15b를 참조하여, 실시예의 올인원 칩 온 필름용 연성 회로기판(100) 상에 제 1 칩(C1), 제 2 칩(C2a, C2b)을 배치하는 단계를 설명한다.
상기 제 1 접속부(70) 상에는 제 1 칩(C1)이 배치될 수 있다.
상기 제 2 접속부(80) 상에는 제 1 칩(C2)이 배치될 수 있다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 신호의 간섭, 또는 단선 등의 불량, 열에 의한 불량 등의 문제를 방지하기 위해서 일정한 거리로 이격하여 배치될 수 있다.
도 16은 도 15a 및 15b에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 동일한 일면 상에 서로 다른 크기로 배치될 수 있다. 예를 들어, 상기 제 2 칩(C2)은 상기 제 1 칩(C1)보다 클 수 있다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)의 하부에는 비아 홀이 배치될 수 있다. 즉, 상기 제 1 오픈 영역(OA1) 및 상기 제 2 오픈 영역(OA2)과 대응되는 영역의 기판(110)은 비아홀을 포함할 수 있다.
상기 제 2 칩(C2)의 전기적인 신호는 제 4 비아홀(V4)에 배치되는 전도성 물질을 통해 기판의 상면에서 하면으로 전달될 수 있다. 이에 따라, 실시예는 많은 수의 전도성 패턴부를 하나의 기판 상에 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 양면에 미세한 피치의 전도성 패턴부를 구현할 수 있어, 고해상도의 디스플레이부를 가지는 전자 디바이스에 적합할 수 있다.
또한, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 플렉서블 하며, 크기가 작고, 두께가 얇기 때문에, 다양한 전자 디바이스에 사용될 수 있다.
예를 들어, 도 17을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 베젤을 축소할 수 있으므로, 에지 디스플레이에 사용될 수 있다.
예를 들어, 도 18을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 휘어지는 플렉서블(flexible) 전자 디바이스에 포함될 수 있다. 따라서, 이를 포함하는 터치 디바이스 장치는 플렉서블 터치 디바이스 장치일 수 있다. 따라서, 사용자가 손으로 휘거나 구부릴 수 있다. 이러한 플렉서블 터치 윈도우는 웨어러블 터치 등에 적용될 수 있다.
예를 들어, 도 19를 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 폴더블 디스플레이 장치가 적용되는 다양한 전자 디바이스에 적용될 수 있다. 도 19a 내지 도 19c를 참조하면, 폴더블 디스플레이 장치는 폴더블 커버 윈도우가 접힐 수 있다. 폴더블 디스플레이 장치는 다양한 휴대용 전자제품에 포함될 수 있다. 자세하게, 폴더블 디스플레이 장치는 이동식 단말기(휴대폰), 노트북(휴대용 컴퓨터) 등에 포함될 수 있다. 이에 따라, 휴대용 전자제품의 디스플레이 영역은 크게 하면서도, 보관이나 이동시에는 장치의 크기를 줄일 수 있어, 휴대성을 높일 수 있다. 따라서, 휴대용 전자제품 사용자의 편의를 향상시킬 수 있다. 그러나, 실시예가 이에 제한되는 것은 아니고, 폴더블 디스플레이 장치는 다양한 전자 제품에 사용될 수 있음은 물론이다.
도 19a를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 하나의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 C형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 가까이 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 마주보며 배치될 수 있다.
도 19b를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 G형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 대응되는 방향으로 접힘에 따라, 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.
도 19c를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 S형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 다른 방향으로 접힐 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.
또한, 도면에는 도시하지 않았으나, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 롤러블 디스플레이에 적용될 수 있음은 물론이다.
도 20을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 곡면 디스플레이를 포함하는 다양한 웨어러블 터치 디바이스에 포함될 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)을 포함하는 전자 디바이스는 슬림화, 소형화 또는 경량화될 수 있다.
도 21을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 TV, 모니터, 노트북과 같은 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있다.
그러나, 실시예가 이에 한정되는 것은 아니고, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 평판 또는 곡선 형상의 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있음은 물론이다.
본 발명에 따른 실시 예에 의하면, 서로 다른 종류의 제 1 칩 및 제 2 칩을 하나의 연성회로기판에 실장할 수 있어, 향상된 신뢰성을 가지는 올인원 칩 온 필름용 연성 회로기판 칩 패키지를 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 하나의 올인원 칩 온 필름용 연성 회로기판으로 디스플레이 패널과 메인보드를 직접 연결하여, 디스플레이 패널로부터 발생하는 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께를 감소할 수 있으며, 이에 따른 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있으며, 이에 따른 고해상도의 디스플레이부 가지는 전자디바이스에 적합한 올인원 칩 온 필름용 연성 회로기판을 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 기판의 제 1 면에 배치된 회로 패턴에 대응하게 상기 기판의 제 2 면에 더미 패턴을 배치하고, 상기 기판의 제 2 면에 배치된 회로 패턴에 대응하게 상기 기판의 제 1 면에 더미 패턴을 배치함으로써, 상기 기판의 상기 제 1 면 또는 상기 제 2 면의 솔더 레지스트의 인쇄시에 발생하는 솔더 레지스트 미도포 문제나 핀-홀(pinhole) 문제를 해결할 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 제 1 인쇄회로기판
20: 제 2 인쇄회로기판
C1: 제 1 칩
C2: 제 2 칩
30: 디스플레이 패널
40: 메인보드
50: 접착층
60: 배터리
70: 제 1 접속부
80: 제 2 접속부
100: 올인원 칩 온 필름용 연성 회로기판
110: 기판
120: 배선 패턴층
130: 도금층
140: 보호층
CP: 전도성 패턴부
DP1, DP2: 더미 패턴부
PP: 보호부
OA1, OA2, OA3: 오픈 영역
V1, V2, V3: 비아홀
O1, O2, O3, O4, O5, O6: 아우터 리드 패턴부
I1, I2, I3, I4, I5, I6: 이너 리드 패턴부
T1, T2: 테스트 패턴부

Claims (16)

  1. 기판;
    상기 기판의 제 1 면에 배치되는 제 1 전도성 패턴부;
    상기 기판의 상기 제 1면과 반대되는 제 2 면에 배치되는 제 2 전도성 패턴부;
    상기 기판의 상기 제2면 중 상기 제 2 전도성 패턴부가 배치되지 않은 영역에 배치되는 제 1 더미 패턴부;
    상기 제 1 전도성 패턴부 상에 배치되는 제 1 보호층; 및
    상기 제 2 전도성 패턴부 및 상기 제 1 더미 패턴부 하에 배치되는 제 2 보호층을 포함하고,
    상기 제1 더미 패턴부는,
    배선 패턴층과,
    상기 배선 패턴층 상에 배치되는 주석(Sn)을 포함하는 도금층을 포함하는,
    연성 회로기판.
  2. 제1항에 있어서,
    상기 제1 더미 패턴부는,
    상기 제1 전도성 패턴부 중 상기 기판의 제1면의 최외곽에 배치된 제1 전도성 패턴부와 상기 기판의 두께 방향에서 서로 중첩되는,
    연성 회로 기판.
  3. 제 1항 또는 제2항에 있어서,
    상기 기판의 상기 제 1 면 중 상기 제 1 전도성 패턴부가 배치되지 않은 영역에 배치되며, 적어도 일부가 상기 제 2 전도성 패턴부와 상기 기판의 두께 방향에서 서로 중첩되는 제 2 더미 패턴부를 더 포함하는
    연성 회로기판.
  4. 제 1항 또는 제2항에 있어서,
    상기 제 1 더미 패턴부는,
    상기 제 1 전도성 패턴부와 동일한 폭을 가지고,
    상기 제 1 더미 패턴부의 일단은 상기 제 1 전도성 패턴부의 일단과 상기 기판의 두께 방향으로 동일 수직 선상에 배치되는
    연성 회로기판.
  5. 제 1항 또는 제2항에 있어서,
    상기 제 1 더미 패턴부는,
    상기 제 1 전도성 패턴부보다 넓은 폭을 가지며,
    상기 제1 더미 패턴부의 일단은,
    상기 제 1 전도성 패턴부의 일단보다 상기 기판의 일측단에 더 인접하게 위치하는
    연성 회로기판.
  6. 제 2항에 있어서,
    상기 제 1 더미 패턴부의 좌측단은,
    상기 제2 전도성 패턴부 중 최좌측에 배치된 제 2 전도성 패턴부의 좌측단보다 상기 기판의 좌측단에 더 인접하게 위치하는
    연성 회로기판.
  7. 제 3항에 있어서,
    상기 제 2 더미 패턴부의 우측단은,
    상기 제1 전도성 패턴부 중 최우측에 배치된 제1 전도성 패턴부의 우측단보다 상기 기판의 우측단에 더 인접하게 위치되는,
    연성 회로 기판.
  8. 제 3항에 있어서,
    상기 제2 더미 패턴부는,
    배선 패턴층과,
    상기 배선 패턴층 상에 배치되는 주석(Sn)을 포함하는 도금층을 포함하는
    연성 회로 기판.
  9. 제 3항에 있어서,
    상기 제1 더미 패턴부는 상기 제2 전도성 패턴부와 동일한 층구조를 가지고,
    상기 제2 더미 패턴부는 상기 제1 전도성 패턴부와 동일한 층 구조를 가지는,
    연성 회로 기판.
  10. 제 1항 또는 제 2항에 있어서,
    상기 제1 더미 패턴부의 도금층은,
    상기 제1 더미 패턴부의 배선 패턴층 상에 배치되는 제1 도금층과,
    상기 제1 도금층 상에 배치되는 제2 도금층을 포함하는,
    연성 회로 기판.
  11. 제 8항에 있어서,
    상기 제2 더미 패턴부의 도금층은,
    상기 제2 더미 패턴부의 배선 패턴층 상에 배치되는 제1 도금층과,
    상기 제1 도금층 상에 배치되는 제2 도금층을 포함하는,
    연성 회로 기판.
  12. 제1항 또는 제2항에 있어서,
    상기 기판의 상기 제1 면에서, 상기 제1 전도성 패턴부가 최초 시작되는 위치는,
    상기 기판의 상기 제2 면에서 상기 제1 더미 패턴부가 최초 시작되는 위치와 동일한
    연성 회로 기판.
  13. 제3항에 있어서,
    상기 기판의 상기 제2 면에서, 상기 제2 전도성 패턴부가 최초 시작되는 위치는,
    상기 기판의 상기 제1 면에서 상기 제2 더미 패턴부가 최초 시작되는 위치와 동일한
    연성 회로 기판.
  14. 기판;
    상기 기판의 제 1 면에 배치되는 제 1 전도성 패턴부;
    상기 기판의 상기 제 1면과 반대되는 제 2 면에 배치되는 제 2 전도성 패턴부;
    상기 기판의 상기 제2면 중 상기 제 2 전도성 패턴부가 배치되지 않은 영역에 배치되는 제 1 더미 패턴부;
    상기 제 1 전도성 패턴부 상에 배치되는 제 1 보호층; 및
    상기 제 2 전도성 패턴부 및 상기 제 1 더미 패턴부 하에 배치되는 제 2 보호층을 포함하고,
    상기 제1 더미 패턴부는,
    배선 패턴층과,
    상기 배선 패턴층 상에 배치되는 주석(Sn)을 포함하는 도금층을 포함하는,
    연성회로 기판;
    상기 연성 회로기판의 일단과 연결되는 디스플레이 패널; 및
    상기 연성 회로기판의 상기 일단과 반대되는 타단과 연결되는 메인보드;를 포함하는,
    전자 디바이스.
  15. 제14항에 있어서,
    상기 제1 더미 패턴부는,
    상기 제1 전도성 패턴부 중 상기 기판의 제1면의 최외곽에 배치된 제1 전도성 패턴부와 상기 기판의 두께 방향에서 서로 중첩되는,
    전자 디바이스.
  16. 제 14항 또는 제15항에 있어서,
    상기 기판의 상기 제 1 면 중 상기 제 1 전도성 패턴부가 배치되지 않은 영역에 배치되며, 적어도 일부가 상기 제 2 전도성 패턴부와 상기 기판의 두께 방향에서 서로 중첩되는 제 2 더미 패턴부를 더 포함하는
    전자 디바이스.
KR1020220030263A 2017-11-02 2022-03-10 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스 KR102475251B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220030263A KR102475251B1 (ko) 2017-11-02 2022-03-10 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR1020220165742A KR102641104B1 (ko) 2017-11-02 2022-12-01 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170145443A KR102375126B1 (ko) 2017-11-02 2017-11-02 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR1020220030263A KR102475251B1 (ko) 2017-11-02 2022-03-10 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170145443A Division KR102375126B1 (ko) 2017-11-02 2017-11-02 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020220165742A Division KR102641104B1 (ko) 2017-11-02 2022-12-01 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스

Publications (2)

Publication Number Publication Date
KR20220035895A true KR20220035895A (ko) 2022-03-22
KR102475251B1 KR102475251B1 (ko) 2022-12-07

Family

ID=66332153

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020170145443A KR102375126B1 (ko) 2017-11-02 2017-11-02 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR1020220030263A KR102475251B1 (ko) 2017-11-02 2022-03-10 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR1020220165742A KR102641104B1 (ko) 2017-11-02 2022-12-01 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR1020240024530A KR20240028393A (ko) 2017-11-02 2024-02-20 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020170145443A KR102375126B1 (ko) 2017-11-02 2017-11-02 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020220165742A KR102641104B1 (ko) 2017-11-02 2022-12-01 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR1020240024530A KR20240028393A (ko) 2017-11-02 2024-02-20 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스

Country Status (5)

Country Link
US (3) US11239172B2 (ko)
JP (4) JP6888171B2 (ko)
KR (4) KR102375126B1 (ko)
CN (3) CN111316762B (ko)
WO (1) WO2019088563A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10321562B2 (en) * 2016-07-22 2019-06-11 Lg Innotek Co., Ltd Flexible circuit board, COF module and electronic device comprising the same
CN107037647B (zh) * 2017-05-27 2022-06-17 京东方科技集团股份有限公司 一种显示面板、显示装置及显示面板的制作方法
KR102375126B1 (ko) 2017-11-02 2022-03-17 엘지이노텍 주식회사 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
US11259406B2 (en) * 2018-11-21 2022-02-22 Synaptics Incorporated Flexible connector for a display device
TWI724807B (zh) * 2019-07-24 2021-04-11 友達光電股份有限公司 可撓式裝置
KR102319514B1 (ko) * 2020-04-01 2021-10-28 주식회사 테라닉스 인쇄 회로 기판, 그 인쇄 회로 기판을 이용한 센서 모듈 및 그 인쇄 회로 기판의 제조 방법
EP4266654A1 (en) * 2022-03-11 2023-10-25 Samsung Electronics Co., Ltd. Slidable electronic device considering component placement space
TWI833444B (zh) * 2022-11-14 2024-02-21 南茂科技股份有限公司 薄膜覆晶封裝結構

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101396433B1 (ko) * 2012-08-13 2014-05-19 스템코 주식회사 연성 회로 기판, 이를 포함한 반도체 패키지 및 디스플레이 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299786A (ja) 1992-04-20 1993-11-12 Ibiden Co Ltd プリント配線板
KR20000048249A (ko) * 1998-12-21 2000-07-25 야스카와 히데아키 회로 기판 및 그 제조 방법과, 이 회로 기판을 사용한표시 장치 및 전자 기기
JP2000294894A (ja) 1998-12-21 2000-10-20 Seiko Epson Corp 回路基板およびその製造方法ならびに回路基板を用いた表示装置および電子機器
JP2003068804A (ja) * 2001-08-22 2003-03-07 Mitsui Mining & Smelting Co Ltd 電子部品実装用基板
WO2006059412A1 (ja) * 2004-11-30 2006-06-08 Sharp Kabushiki Kaisha 配線基板、接続構造及び装置
JP4806313B2 (ja) * 2006-08-18 2011-11-02 Ｎｅｃ液晶テクノロジー株式会社 テープキャリア、液晶表示装置用テープキャリア、及び液晶表示装置
KR101570530B1 (ko) * 2008-10-09 2015-11-19 엘지디스플레이 주식회사 연성회로기판과 이를 이용한 유기전계발광표시장치
US20130153266A1 (en) * 2011-12-19 2013-06-20 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
KR101369300B1 (ko) * 2012-04-27 2014-03-06 엘지이노텍 주식회사 방열성을 향상시킨 칩 온 필름 패키지
KR101951956B1 (ko) * 2012-11-13 2019-02-26 매그나칩 반도체 유한회사 반도체 패키지용 연성회로기판
KR102375126B1 (ko) * 2017-11-02 2022-03-17 엘지이노텍 주식회사 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101396433B1 (ko) * 2012-08-13 2014-05-19 스템코 주식회사 연성 회로 기판, 이를 포함한 반도체 패키지 및 디스플레이 장치

Also Published As

Publication number Publication date
JP7127190B2 (ja) 2022-08-29
JP2022169655A (ja) 2022-11-09
CN111316762A (zh) 2020-06-19
JP2023139254A (ja) 2023-10-03
KR20190050171A (ko) 2019-05-10
CN111316762B (zh) 2023-07-04
US11239172B2 (en) 2022-02-01
WO2019088563A1 (ko) 2019-05-09
CN116685045A (zh) 2023-09-01
US20220148976A1 (en) 2022-05-12
US20200243452A1 (en) 2020-07-30
KR102475251B1 (ko) 2022-12-07
CN116685046A (zh) 2023-09-01
KR20220166250A (ko) 2022-12-16
JP6888171B2 (ja) 2021-06-16
KR20240028393A (ko) 2024-03-05
JP2021500750A (ja) 2021-01-07
US11694964B2 (en) 2023-07-04
KR102375126B1 (ko) 2022-03-17
JP2021145132A (ja) 2021-09-24
KR102641104B1 (ko) 2024-02-28
JP7324351B2 (ja) 2023-08-09
US20230282590A1 (en) 2023-09-07

Similar Documents

Publication Publication Date Title
KR102641104B1 (ko) 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR102665438B1 (ko) 연성 회로기판, cof 모듈 및 이를 포함하는 전자 디바이스
JP7431537B2 (ja) 軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイス
US10912192B2 (en) Flexible circuit board, COF module and electronic device comprising the same
JP6856777B2 (ja) オールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイス
KR102430863B1 (ko) 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR102438205B1 (ko) 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR102374299B1 (ko) 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
KR20190054500A (ko) 통합형 연성 회로기판 및 이를 포함하는 칩 패키지

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal