JP7431537B2 - 軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイス - Google Patents

Description

実施例は、軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスに関するものである。

詳細には、前記軟性回路基板は、互いに異なる種類のチップを一つの基板の互いに異なる層にそれぞれ実装することができる軟性回路基板及びそのチップパッケージ、これを含む電子デバイスであり得る。

最近、多様な電子製品が薄く、小型化、軽量化される。これにより、電子デバイスの狭い領域に高密度に半導体チップを実装するための多様な研究が進められている。

その中でも、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式は、フレキシブル基板を使用するので、フラットパネルディスプレイ及びフレキシブルディスプレイの両方に適用することができる。即ち、ＣＯＦ方式は、多様なウェアラブル電子機器に適用できるという点で脚光を浴びている。また、ＣＯＦ方式は、微細なピッチを実現できるので、画素数の増加に伴う高解像度（ＱＨＤ）のディスプレイを実現するのに使用され得る。

ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）は、半導体チップを薄いフィルム形態の軟性回路基板に装着する方式である。例えば、半導体チップは、集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＩＣ）チップまたは大規模集積回路（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＬＳＩ）チップであり得る。

しかし、ＣＯＦ軟性回路基板は、ディスプレイパネルとメインボードとの間に直接連結することができない。

即ち、ディスプレイパネルとメインボードとの間には、少なくとも２つの印刷回路基板が要求される。

ディスプレイ部を有する電子デバイスは、複数の印刷回路基板が要求されるに応じて、厚さが増加するという問題点がある。また、複数の印刷回路基板のサイズは、電子デバイスの小型化に制約となり得る。また、複数の印刷回路基板の接合不良は、電子デバイスの信頼性を低下させることがある。

したがって、このような問題を解消することができる新しい軟性回路基板が要求される。

実施例は、複数のチップを一つの基板に実装することができる軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスを提供しようとする。

また、実施例は、複数のチップを一つの基板の互いに異なる層に実装することができる軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスを提供しようとする。

提案される実施例で解決しようとする技術的課題は、以上で言及した技術的課題に制限されず、言及していないまた他の技術的課題は、下記の記載から提案される実施例が属する技術分野における通常の知識を有する者にとって明確に理解されるであろう。

実施例に係る軟性回路基板は、第１基板；前記第１基板上に配置され、開口部を含む第２基板；前記第１基板の下面に配置された第１導電性パターン部；前記第２基板の上面に配置された第２導電性パターン部；前記第１基板と第２基板との間に配置された第３導電性パターン部；及び前記第２導電性パターン部の上に部分的に配置され、第１オープン領域を含む上部保護層を含み、前記第３導電性パターン部は、前記第２基板の開口部に配置される第１インナーリードパターン部と、前記第１インナーリードパターン部と連結される第１延長パターン部とを含み、前記第２導電性パターン部は、前記上部保護層の第１オープン領域に配置される第２インナーリードパターン部と、前記第２インナーリードパターン部と連結される第２延長パターン部とを含み、前記第１インナーリードパターン部の数は、前記第２インナーリードパターン部の数よりも多い。

また、前記第１インナーリードパターン部の幅は、前記第２インナーリードパターン部の幅よりも小さい。

また、前記第１延長パターン部の幅は、前記第２延長パターン部の幅よりも小さい。

また、前記第１インナーリードパターン部間の間隔は、前記第２インナーリードパターン部間の間隔よりも小さい。

また、前記第１延長パターン部間の間隔は、前記第２延長パターン部間の間隔よりも小さい。

また、前記第１乃至第３導電性パターン部の少なくとも一つは、導電性パターン層と、前記導電性パターン層上に配置され、スズを含むメッキ層を含む。

また、前記第１乃至第３導電性パターン部の少なくとも一つの導電性パターン部の導電性パターン層は、ニッケル及びクロムを含む第１導電パターンと、前記第１導電性パターンの上に配置され、銅を含む第２導電パターンと、前記第２導電性パターンの上に配置され、銅を含む第３導電性パターンとを含む。

また、前記第１基板を貫通し配置され、前記第１及び第３導電性パターン部を接続する少なくとも一つの第１ビア；前記第２基板を貫通し配置され、前記第２及び第３導電性パターン部を接続する少なくとも一つの第２ビアをさらに含み、前記第１ビア及び第２ビアそれぞれは、前記第１基板または第２基板を貫通するビアホールの内壁に配置され、パラジウムを含む第１ビア層と、前記第１ビア層内に配置され、前記ビアホールの内部を充填し、銅を含む第２ビア層とを含む。

また、前記第１基板の厚さは、前記第２基板の厚さよりも厚い。

また、前記第１導電性パターン部の下に部分的に配置され、第３オープン領域を含む下部保護層をさらに含み、前記第１導電性パターン部は、前記第３オープン領域を介して露出する第１及び第２アウターリードパターン部を含む。

また、前記第２導電性パターン部は、前記上部金属層の第２オープン領域を介して露出する第３インナーリードパターン部をさらに含み、前記第２及び第３インナーリードパターン部の総数は、前記第１インナーリードパターン部の数よりも少ない。

一方、実施例に係る軟性回路基板は、第１基板；前記第１基板上に配置され、開口部を含む第２基板；前記第１基板の下面に配置された第１導電性パターン部；前記第２基板の上面に配置された第２導電性パターン部；前記第１基板と第２基板との間に配置された第３導電性パターン部；及び前記第２導電性パターン部の上に部分的に配置され、第１オープン領域を含む上部保護層を含み、前記第３導電性パターン部は、前記第２基板の開口部に配置される第１インナーリードパターン部と、前記第１インナーリードパターン部と連結される第１延長パターン部とを含み、前記第２導電性パターン部は、前記上部保護層の第１オープン領域に配置される少なくとも一つの第２インナーリードパターン部と、前記第２インナーリードパターン部と連結される第２延長パターン部とを含み、前記第１インナーリードパターン部上には、第１接続部及び第１チップが配置され、前記第２インナーリードパターン部上には、第２接続部及び第２チップが配置され、前記第１チップに含まれた端子の個数は、前記第２チップに含まれた端子の個数よりも多い。

また、前記第１チップは、駆動ＩＣチップ（Ｄｒｉｖｅ ＩＣ ｃｈｉｐ）であり、前記第２チップは、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサの少なくとも一つを含む。

また、前記第２導電性パターン部は、前記上部金属層の第２オープン領域を介して露出する第３インナーリードパターン部をさらに含み、前記第３インナーリードパターン部上に第３接続部と第３チップが配置され、前記第２及び第３チップに含まれた端子の総個数は、前記第１チップに含まれた端子の個数よりも少ない。

また、実施例に係る電子デバイスは、第１基板；前記第１基板上に配置され、開口部を含む第２基板；前記第１基板の下面に配置された第１導電性パターン部；前記第２基板の上面に配置された第２導電性パターン部；前記第１基板と第２基板との間に配置された第３導電性パターン部；前記第２導電性パターン部の上に部分的に配置され、第１及び第２のオープン領域を含む上部保護層；及び前記第１導電性パターン部の下に部分的に配置され、第３オープン領域を含む下部保護層を含み、前記第３導電性パターン部は、前記第２基板の開口部に配置される第１インナーリードパターン部と、前記第１インナーリードパターン部と連結される第１延長パターン部とを含み、前記第２導電性パターン部は、前記上部保護層の第１オープン領域に配置される第２インナーリードパターン部と、前記上部保護層の第２オープン領域上に配置される第３インナーリードパターン部と、前記第２及び第３インナーリードパターン部の少なくとも１つに接続される第２延長パターン部とを含み、前記第１導電性パターン部は、前記第３オープン領域を介して露出する第１及び第２アウターリードパターン部を含み、前記第１インナーリードパターン部の数は、前記第２インナーリードパターン部の数よりも多い軟性回路基板；前記第１アウターリードパターン部に接続されるディスプレイパネル；及び前記第２アウターリードパターン部に接続されるメインボードを含む。

実施例に係る軟性回路基板は、第１基板、前記第１基板上に第２基板、前記第１基板の下面に配置される第１導電性パターン部、前記第２基板の上面に配置される第２導電性パターン部、そして、前記第１基板と第２基板との間に配置される第３導電性パターン部を含むことができる。前記第１乃至第３導電性パターン部それぞれは、配線パターン層、第１メッキ層及び第２メッキ層を含むことができる。そして、前記第１及び第２導電性パターン部それぞれの一領域には、保護層が配置され、保護部を形成することができ、前記一領域を除いた他の領域には、保護部が配置されないことがある。前記保護部が配置されていない複数の領域は、第１オープン領域及び第２オープン領域であり得る。即ち、前記第１基板上には、第１オープン領域が形成され、前記第２基板上には、第２オープン領域が形成され得る。前記第１オープン領域における前記第２メッキ層のスズ（Ｓｎ）の含有量は、前記第２オープン領域における前記第２メッキ層のスズ（Ｓｎ）の含有量と異なることがある。

前記第１オープン領域上には、第１接続部に配置され、前記第１接続部上には、第１チップが配置され得る。前記第１接続部は、前記第２導電性パターン部と前記第１チップを電気的に連結され得る。

前記第２オープン領域上には、第２接続部が配置され、前記第２接続部上には、第２チップが配置され得る。前記第２接続部は、前記第２導電性パターン部と前記第２チップを電気的に連結され得る。即ち、本発明においては、前記第２基板が、前記第１基板の上部領域のうち、第１チップが配置される前記第１オープン領域を露出するようにする。また、前記第２基板上には、前記保護部が配置されていない第２オープン領域が形成され得る。

そして、前記第１チップが有する端子の数は、前記第２チップが有する端子の数よりも多い。即ち、前記端子の数が多い第１チップを前記第１オープン領域上に配置し、前記第１チップに対して端子数が少ない第２チップを前記第２オープン領域上に配置する。

これにより、実施例は、互いに異なる種類の第１チップ及び第２チップを一つの軟性回路基板に実装することができるので、向上した信頼性を有する軟性回路基板及びチップパッケージを提供することができる。

また、実施例に係る一つの軟性回路基板は、ディスプレイパネルとメインボードを直接連結することができる。これにより、ディスプレイパネルから発生する信号をメインボードまで伝達するための軟性回路基板のサイズ及び厚さが減少することができる。

また、実施例に係る軟性回路基板は、前記第１基板内に形成されるビアと前記第２基板内に形成されるビアを効率的に形成することができる。即ち、実施例に係る軟性回路基板は、前記第１チップが前記第２基板上に配置される場合に対して前記ビアの数を１／２レベルまで減らすことができる。

これにより、実施例に係る軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスは、他の部品のスペース及び／またはバッテリの容量を拡張させることができる。また、複数の印刷回路基板の連結が要求されないので、工程の便宜性と電気的な連結の信頼性が向上することができる。

これにより、実施例に係る軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスは、高解像度のディスプレイ部を有する電子デバイスに適し得る。

従来の印刷回路基板を含むディスプレイ部を備えた電子デバイスの断面図である。 図１ａによる印刷回路基板が折り曲げられた形での断面図である。 図１ａによる印刷回路基板が折り曲げられた形での平面図である。 実施例に係る軟性回路基板を含むディスプレイ部を備えた電子デバイスの断面図である。 図２ａによる軟性回路基板が折り曲げられた形での断面図である。 図２ａによる軟性回路基板が折り曲げられた形での平面図である。 実施例に係る多層軟性回路基板の他の断面図である。 図３ａによる多層軟性回路基板を含むチップパッケージの断面図である。 実施例に係る多層軟性回路基板の別の断面図である。 実施例に係る多層軟性回路基板の別の断面図である。 実施例に係る多層軟性回路基板を含むチップパッケージのもう一つの断面図である。 実施例に係る多層軟性回路基板を含むチップパッケージのもう一つの断面図である。 図３ａによる多層軟性回路基板に含まれた導電性パターン部とビアの詳細構成図である。 実施例に係る多層軟性回路基板の一領域を拡大した断面図である。 図３ａによる多層軟性回路基板に含まれた第１の基板の平面図である。 図３ａによる多層軟性回路基板に含まれた第１基板の底面図である。 図３ｂによる多層軟性回路基板を含むチップパッケージの概略的な平面図である。 図３ｂによる多層軟性回路基板を含むチップパッケージの概略的な平面図である。 図３ａによる多層軟性回路基板を図３ｂによる多層軟性回路基板を含むチップパッケージで製造する工程を示す図である。 図３ａによる多層軟性回路基板を図３ｂによる多層軟性回路基板を含むチップパッケージで製造する工程を示す図である。 図３ａによる多層軟性回路基板を図３ｂによる多層軟性回路基板を含むチップパッケージで製造する工程を示す図である。 図３ａによる多層軟性回路基板を図３ｂによる多層軟性回路基板を含むチップパッケージで製造する工程を示す図である。 図３ａによる多層軟性回路基板を図３ｂによる多層軟性回路基板を含むチップパッケージで製造する工程を示す図である。 図３ａによる多層軟性回路基板を図３ｂによる多層軟性回路基板を含むチップパッケージで製造する工程を示す図である。 軟性回路基板を含む、多様な電子デバイスの図である。 軟性回路基板を含む、多様な電子デバイスの図である。 軟性回路基板を含む、多様な電子デバイスの図である。 軟性回路基板を含む、多様な電子デバイスの図である。 軟性回路基板を含む、多様な電子デバイスの図である。 軟性回路基板を含む、多様な電子デバイスの図である。 軟性回路基板を含む、多様な電子デバイスの図である。

以下、添付された図面を参照して本発明の望ましい実施例を詳細に説明する。

但し、本発明の技術思想は、説明される一部の実施例に限定されるものではなく、異なる多様な形態に具現され得、本発明の技術思想の範囲内であると、実施例の間のその構成要素のいずれか一つ以上を選択的に結合、置換して使用され得る。

また、本発明の実施例で使用される用語（技術的及び科学的用語を含む）は、明らかに特別に定義されて記述されない限り、本発明が属する技術分野の通常の知識を有する者によって一般に理解され得る意味と解釈され得、事前に定義された用語のように一般に使用される用語は、関連技術の文脈上の意味を考慮して、その意味を解釈することができる。また、本発明の実施例で使用される用語は、実施例を説明するためのものであり、本発明を制限するものではない。

本明細書において、単数形は、文言で特別に言及しない限り、複数形も含むことができ、「Ａ及び（と）Ｂ、Ｃのうちの少なくとも一つ（または１つ以上）」に記載される場合、Ａ、Ｂ、Ｃで組み合わせることができるすべての組み合わせのいずれか一つを含むことができる。また、本発明の実施例の構成要素を説明することにおいて、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）等の用語を使用し得る。

このような用語は、その構成要素を他の構成要素と区別するためのものであるだけで、その用語によって該当構成要素の本質や順序または手順などが限定されない。そして、ある構成要素が他の構成要素に「連結」、「結合」または「接続」されると記載された場合、その構成要素はその他の構成要素に直接的に連結、結合または接続される場合だけではなく、その構成要素とその他の構成要素の間にあるまた他の構成要素によって 連結」、「結合」または「接続」される場合も含むことができる。

また、各構成要素の「上（うえ）または下（した）」に形成または配置されることが記載される場合、上（うえ）または下（した）は、二つの構成要素が互いに直接接触される場合だけでなく、1つ以上のまた他の構成要素が二つの構成要素の間に形成または配置される場合も含む。また、「上（うえ）または下（した）」と表現される場合、１つの構成要素を基準に上側方向だけでなく、下側方向の意味も含むことができる。

図１ａ乃至図１ｃを参照して、比較例に係る印刷回路基板を説明する。

ディスプレイ部を有する電子デバイスは、ディスプレイパネルの信号をメインボードまで伝達するために少なくとも２つの印刷回路基板が要求される。

比較例に係る表示部を含む電子デバイスを含む電子デバイスに含まれる印刷回路基板は、少なくとも２つであり得る。

比較例に係る表示部を含む電子デバイスは、第１印刷回路基板１０及び第２印刷回路基板２０を含むことができる。

前記第１印刷回路基板１０は、軟性印刷回路基板であり得る。詳しくは、第１印刷回路基板１０は、チップオンフィルム（ＣＯＦ、Ｃｈｉｐ ｏｎ Ｆｉｌｍ）用軟性印刷回路基板であり得る。前記第１印刷回路基板１０は、第１チップＣ１が実装されるＣＯＦ用軟性印刷回路基板であり得る。さらに詳しくは、前記第１印刷回路基板１０は、駆動ＩＣチップ（Ｄｒｉｖｅ ＩＣ ｃｈｉｐ）を配置するためのＣＯＦ用軟性印刷回路基板であり得る。

前記第２印刷回路基板２０は、軟性印刷回路基板であり得る。詳しくは、前記第２印刷回路基板２０は、前記第１チップＣ１と、互いに異なる種類の第２チップＣ２を配置するための軟性印刷回路基板（ＦＰＣＢ、Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ ＢＯＡｒｄ）であり得る。ここで、前記第２チップＣ２は、駆動ＩＣチップ（Ｄｒｉｖｅ ＩＣ ｃｈｉｐ）を除いたものであり、駆動ＩＣチップ（Ｄｒｉｖｅ ＩＣ ｃｈｉｐ）を除いた他のチップ、半導体素子、ソケットなど軟性印刷回路基板上に電気的連結のために配置される多様なチップを意味することができる。前記第２印刷回路基板２０は、複数の第２チップＣ２を配置するための軟性印刷回路基板（ＦＰＣＢ、Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ ＢＯＡｒｄ）であり得る。例えば、前記第２印刷回路基板２０は、互いに異なる種類の複数の第２チップＣ２ａ、Ｃ２ｂを配置するための軟性印刷回路基板であり得る。

前記第２印刷回路基板２０をＦＰＣＢ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ ＢＯＡｒｄ）に形成することによって、第１印刷回路基板１０（ＣＯＦ、Ｃｈｉｐ ｏｎ Ｆｉｌｍ）用の軟性印刷回路基板よりも厚さが厚いことがある。

前記第１印刷回路基板１０及び前記第２印刷回路基板２０は、互いに異なる厚さを有することができる。前記第２印刷回路基板２０の厚さは、前記第１印刷回路基板１０の厚さよりも小さいことがある。例えば、前記第１印刷回路基板１０は、約２０μｍないし１００μｍの厚さであり得る。前記第２印刷回路基板２０は、約１００μｍないし２００μｍの厚さであり得る。例えば、前記第１印刷回路基板１０と前記第２印刷回路基板の総厚さｔ１は、２００μｍないし２５０μｍであり得る。

比較例に係るディスプレイ部を備えた電子デバイスは、ディスプレイパネルとメインボードとの間に第１及び第２印刷回路基板が要求されるので、電子デバイスの全体的な厚さが増加することがある。詳しくは、比較例に係るディスプレイ部を備えた電子デバイスは、上、下に積層される第１及び第２印刷回路基板が要求されるので、電子デバイスの全体的な厚さが増加することがある。

前記第１印刷回路基板１０と前記第２印刷回路基板２０は、互いに異なる工程で形成され得る。例えば、前記第１印刷回路基板１０は、ロール・ツー・ロール（ｒｏｌｌ ｔｏ ｒｏｌｌ）工程によって製造することができる。前記第２印刷回路基板２０は、シート（ｓｈｅｅｔ）方式で製造することができる。

前記第１印刷回路基板１０と前記第２印刷回路基板２０上には、それぞれ異なる種類のチップが配置され、それぞれのチップと連結されるための導電性パターン部の間隔（ｐｉｔｃｈ）が互いに異なることがある。例えば、前記第２印刷回路基板２０上に配置される導電性パターン部の間隔（ｐｉｔｃｈ）は、前記第１印刷回路基板１０上に配置される導電性パターン部の間隔（ｐｉｔｃｈ）より大きいことがある。例えば、前記第２印刷回路基板２０上に配置される導電性パターン部の間隔（ｐｉｔｃｈ）は、１００μｍ以上であり、前記第１印刷回路基板１０上に配置される導電性パターン部の間隔（ｐｉｔｃｈ）は、１００μｍ未満であり得る。

詳細には、微細な間隔（ｆｉｎｅ ｐｉｔｃｈ）に配置される導電性パターン部を有する前記第１印刷回路基板１０は、ロール・ツー・ロールプロセスを介して製造することが工程効率的であり工程のコストを低減させることができる。一方、１００μｍ以上の間隔で配置される導電性パターン部を有する前記第２印刷回路基板２０は、ロール・ツー・ロールプロセスで扱うことが困難であるので、シート工程を使用するのが一般的であった。

比較例に係る第１、第２印刷回路基板は、それぞれ互いに異なる工程で形成されるので、工程の効率が低下し得る。

また、比較例に係る軟性回路基板を含むチップパッケージは、互いに異なる種類のチップを一つの基板上に配置する工程の難易性があるので、別の第１及び第２印刷回路基板が要求される。

また、比較例に係る軟性回路基板を含むチップパッケージは、互いに異なる種類のチップを一つの基板上で接続させにくいという問題点がある。

即ち、従来のディスプレイパネルとメインボードとの間には、第１及び第２印刷回路基板が配置され得る。

ディスプレイパネル３０から発生するＲ、Ｇ、Ｂ信号を制御、処理、または送信するために、第１印刷回路基板１０は、ディスプレイパネル３０と連結され、第１印刷回路基板１０は、再び第２印刷回路基板２０と連結され、第２印刷回路基板２０は、メインボード４０に連結され得る。

前記第１印刷回路基板１０の一端は、ディスプレイパネル３０と連結され得る。ディスプレイパネル３０は、接着層５０によって前記第１印刷回路基板１０と連結され得る。

前記第１印刷回路基板１０の前記一端と反対となる他端は、第２印刷回路基板２０と連結され得る。前記第１印刷回路基板１０は、前記接着層５０によって前記第２印刷回路基板２０と連結され得る。

前記第２印刷回路基板２０の一端は、前記第１印刷回路基板１０と連結され、前記第２印刷回路基板２０の前記一端と反対となる他端は、メインボード４０と連結され得る。前記第２印刷回路基板２０は、前記接着層５０によってメインボード４０と連結され得る。

比較例に係るディスプレイ部を備えた電子デバイスは、前記ディスプレイパネル３０と前記第１印刷回路基板１０との間、前記第１印刷回路基板１０と前記第２印刷回路基板２０との間、前記第２印刷回路基板２０と前記メインボード４０との間にそれぞれ別の接着層５０が要求され得る。即ち、比較例に係るディスプレイ部を備えた電子デバイスは、複数の接着層が要求されるので、接着層の連結不良により、電子デバイスの信頼性が低下することがあるという問題点を有する。また、上、下に連結される前記第１印刷回路基板１０と前記第２印刷回路基板２０との間に配置される接着層は、電子デバイスの厚さを増加させることができる。

図１ｂ及び図１ｃを参照して、比較例に係る電子デバイス内にハウジングされる第１印刷回路基板１０、第２印刷回路基板２０、ディスプレイパネル３０、及びメインボード４０を説明する。

図１ｂは、図１ａによる印刷回路基板が折り曲げられた形態での断面図であり、図１ｃは、図１ｂの下面での平面図である。

前記ディスプレイパネル３０及び前記メインボード４０は、対向して配置され得る。互いに向かい合って配置される前記ディスプレイパネル３０と前記メインボード４０との間には、折り曲げ（ｂｅｎｄｉｎｇ）領域を含む第１印刷回路基板１０が配置され得る。

前記第１印刷回路基板１０は、一領域が折り曲げられ、折り曲げられていない領域に、前記第１チップＣ１が配置され得る。

また、前記第２印刷回路基板２０は、前記ディスプレイパネル３０と向き合って配置され得る。前記第２印刷回路基板２０の折り曲げられていない領域に前記第２チップＣ２が配置され得る。

図１ｃを参照すると、比較例は、複数の基板が要求されるので、一方向での長さＬ１は、それぞれの前記第１印刷回路基板１０及び前記第２印刷回路基板２０の長さの合計であり得る。一例として、前記第１印刷回路基板１０と前記第２印刷回路基板２０の一方向での長さＬ１は、前記第１印刷回路基板１０の短辺の長さ及び前記第２印刷回路基板２０の短辺の長さの合計であり得る。一例として、第１印刷回路基板１０及び前記第２印刷回路基板２０の一方向での長さＬ１は、３０ｍｍないし４０ｍｍであり得る。但し、実装するためのチップの種類、電子デバイスの種類に応じて、前記第１印刷回路基板１０及び前記第２印刷回路基板２０の一方向での長さＬ１は、多様なサイズであり得る。

比較例に係る電子デバイスは、複数の印刷回路基板が要求されることによって、他の部品を実装するためのスペースやバッテリー６０を配置するためのスペースが縮小され得る。

最近、スマートフォンのような電子デバイスは、ユーザーの利便性乃至セキュリティを強化するために、多様な機能を有する部品が追加されている。例えば、スマートフォン、スマートウォッチなどの電子デバイスには、複数のカメラモジュール（デュアルカメラモジュール、ｄｕａｌ ｃａｍｅｒａ ｍｏｄｕｌｅ）が搭載されたり、虹彩認識、バーチャルリアリティ（ＶＲ、Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）のような多様な機能を有する部品が追加される。これにより、追加される部品を実装するためのスペースの確保が重要である。

また、ウェアラブルデバイスをはじめとする多様な電子デバイスは、ユーザーの利便性の向上のために、バッテリースペースの拡大が要求される。

したがって、従来の電子デバイスに使用された複数の印刷回路基板を一つの印刷回路基板に代替することによって、新たな部品を実装するためのスペースの確保またはバッテリーサイズの拡大のためのスペースの確保の重要性が台頭される。

比較例に係る電子デバイスは、互いに異なる種類の第１チップ及び第２チップがそれぞれ別の第１印刷回路基板１０及び第２印刷回路基板３０に配置され得る。これにより、第１印刷回路基板１０と第２印刷回路基板３０との間の接着層５０の厚さ及び前記第２印刷回路基板３０の厚さは、電子デバイスの厚さを増加させるという問題点があった。

また、前記第２印刷回路基板３０のサイズだけバッテリースペース乃至他の部品を実装するためのスペースが縮小されるという問題点があった。

また、第１及び第２印刷回路基板の接合不良は、電子デバイスの信頼性を低下させるという問題点があった。

実施例は、このような問題点を解消するために、複数のチップを一つの基板に実装することができる新しい構造の軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイスを提供することができる。実施例と比較例の同一の符号は、同一の構成要素を示し、前述した比較例と重複する説明は除く。

図２ａないし図２ｃを参照して、実施例に係る軟性回路基板を含む電子デバイスを説明する。

実施例に係る電子デバイスは、ディスプレイパネルの信号をメインボードまで伝達するために、一の印刷回路基板を使用され得る。実施例に係る表示部を含む電子デバイスに含まれる印刷回路基板は、一の軟性印刷回路基板であり得る。これにより、実施例に係る軟性回路基板１００は、互いに対向するディスプレイ部とメインボードとの間で折り曲げ（ｂｅｎｄｉｎｇ）られて、ディスプレイ部及びメインボードを連結することができる。

詳しくは、実施例に係る軟性回路基板１００は、互いに異なる種類の複数のチップを配置するための一つの基板であり得る。

実施例に係る軟性回路基板１００は、互いに異なる種類の第１チップＣ１及び第２チップＣ２を配置するための基板であり得る。

実施例に係る軟性回路基板１００の厚さｔ２は、２０μｍないし１００μｍであり得る。例えば、実施例に係る軟性回路基板１００の厚さｔ２は、３０μｍないし８０μｍであり得る。例えば、実施例に係る軟性回路基板１００の厚さｔ２は、５０μｍないし７５μｍであり得る。但し、実装するためのチップの種類、電子デバイスの種類、及び軟性回路基板１００を構成する基板の層数に応じて、実施例に係る軟性回路基板１００の厚さは、多様なサイズに設計され得る。

ここで、軟性回路基板１００の厚さｔ２が２０μｍ未満の場合、軟性回路基板１００が折り曲げられるとき（または、ベンディングされるとき）切れる問題が発生することがあり、実装されるチップ（Ｃｈｉｐ）で発生する熱などによる破損が発生することがある。

実施例に係る軟性回路基板１００の厚さｔ２は、比較例に係る複数の第１及び第２印刷回路基板の厚さｔ１の１／５ないし１／２レベルの厚さを有することができる。即ち、実施例に係る軟性回路基板１００の厚さｔ２は、比較例に係る複数の第１及び第２印刷回路基板の厚さｔ１の２０％ないし５０％のレベルの厚さを有することができる。例えば、実施例に係る軟性回路基板１００の厚さｔ２は、比較例に係る複数の第１及び第２印刷回路基板の厚さｔ１の２５％ないし４０％のレベルの厚さを有することができる。例えば、実施例に係る軟性回路基板１００の厚さｔ２は、比較例に係る複数の第１及び第２印刷回路基板の厚さｔ１の２５％ないし３５％のレベルの厚さを有することができる。

実施例に係る表示部を備えた電子デバイスは、ディスプレイパネルとメインボードとの間に１つの軟性回路基板１００に形成されることがあるので、電子デバイスの全体的な厚さを減少させることができる。詳しくは、実施例に係る表示部を備えた電子デバイスは、単層の印刷回路基板が要求されるので、電子デバイスの全体的な厚さが減少することができる。

また、実施例は、比較例に含まれた第１印刷回路基板と第２印刷回路基板との間の接着層５０を省略することができ、軟性回路基板を含むチップパッケージ及びこれを含む電子デバイスの全体的な厚さを減少させることができる。

また、実施例は、第１印刷回路基板と第２印刷回路基板との間の接着層５０を省略することができ、接着不良による問題点を解消することができるので、電子デバイスの信頼性を向上させることができる。

また、複数の印刷回路基板の接着工程を省略することができるので、プロセスの効率が増加し、工程のコストが低減され得る。

さらに、別の工程で管理された基板を一つの工程に代替することにより、プロセスの効率と製品歩留まりを向上させることができる。

実施例に係る軟性回路基板１００は、折り曲げ領域と非折り曲げ領域を含むことができる。実施例に係る軟性回路基板１００は、折り曲げ領域を含むことによって、互いに向き合って配置される前記ディスプレイパネル３０及び前記メインボード４０を互いに連結することができる。

実施例に係る軟性回路基板１００の非折り曲げ（ｎｏｎ－ｂｅｎｄｉｎｇ）領域は、ディスプレイパネル３０と、互いに向き合って配置され得る。実施例に係る軟性回路基板１００の非折り曲げ領域上には、第１チップＣ１及び第２チップＣ２が配置され得る。これにより、実施例に係る軟性回路基板１００は、前記第１チップＣ１及び前記第２チップＣ２を安定して実装することが可能である。

図２ｃは、図２ｂの場合、下面での平面図である。

図２ｃを参照すると、実施例は、一つの基板が要求されるので、一方向での長さＬ２は、一つの基板の長さであり得る。実施例に係る軟性回路基板１００の一方向での長さＬ２は、実施例に係る軟性回路基板１００の短辺の長さであり得る。一例として、実施例に係る軟性回路基板１００の一方向での長さＬ２は、１０ｍｍないし５０ｍｍであり得る。例えば、実施例に係る軟性回路基板１００の一方向での長さＬ２は、１０ｍｍないし３０ｍｍであり得る。例えば、実施例に係る軟性回路基板１００の一方向での長さＬ２は、１５ｍｍないし２５ｍｍであり得る。但し、実施例がこれに限定されるものではなく、配置するためのチップの種類及び／または個数、電子デバイスの種類に応じて多様なサイズに設計できることは言うまでもない。実施例のように一つの基板に複数のチップを実装することによって軟性回路基板の長さを５０ｍｍ以下に減らすことができる。軟性回路基板の長さを１０ｍｍ以下にする場合、実装される複数のチップのデザイン自由度が低下し、チップ間の間隔が狭くて、相互電気的特性に影響を与えることがある。

実施例に係る軟性回路基板１００の一方向での長さＬ２は、比較例に係る複数の第１及び第２印刷回路基板の一方向での長さＬ１の５０％ないし７０％レベルの長さを有することができる。例えば、実施例に係る軟性回路基板１００の一方向での長さＬ２は、比較例に係る複数の第１及び第２印刷回路基板の一方向での長さＬ１の５５％ ないし７０％レベルの長さを有することができる。実施例に係る軟性回路基板１００の一方向での長さＬ２は、比較例に係る複数の第１及び第２印刷回路基板の一方向での長さＬ１の６０％ないし７０％レベルの長さを有することができる。

これにより、実施例は、電子デバイス内の軟性回路基板１００を含むチップパッケージのサイズが減少することができ、バッテリー６０を配置するためのスペースが拡大することができる。また、実施例に係る軟性回路基板１００を含むチップパッケージは、平面的に減少することができ、他の部品を搭載するためのスペースの確保が可能である。

以下では、添付された図面を参照して、実施例に係る軟性回路基板１００及びこれのチップパッケージを説明する。

以下では、好ましい実施例に係る多層軟性回路基板について説明する。

図３ａは、実施例に係る多層軟性回路基板の他の断面図であり、図３ｂは、図３ａによる多層軟性回路基板を含むチップパッケージの断面図であり、図４ａは、実施例に係る多層軟性回路基板のまた他の断面図であり、図４ｂは、実施例に係る多層軟性回路基板の別の断面図であり、図５ａは、実施例に係る多層軟性回路基板を含むチップパッケージのまた他の断面図であり、図５ｂは、実施例に係る多層軟性回路基板を含むチップパッケージのまた他の断面図であり、図６は、図３ａによる多層軟性回路基板に含まれた導電性パターン部及びビアの詳細構成図である。

図３ａ、図３ｂ、図４ａ、図４ｂ、図５ａ、図５ｂ、図６及び図７を参照して、本発明の実施例に係る多層軟性回路基板を説明する。

図３ａ、図３ｂ、図４ａ、図４ｂ、図５ａ、及び図５ｂは、第１チップと第２チップの実装、そして、ディスプレイパネルとメインボードの連結を中心に示した実施例に係る多層軟性回路基板の多様な断面図である。即ち、図３ａ、図３ｂ、図４ａ、図４ｂ、図５ａ、及び図５ｂは、第１チップを実装するための第３導電性パターン部、第２チップを実装するための第２導電性パターン部、ディスプレイパネル及びメインボードを連結するための第１導電性パターン部の多様な断面構造を説明するための図である。上記では、ディスプレイパネル及びメインボードが第１導電性パターン部と連結されると説明したが、これは一実施例にすぎず、前記ディスプレイパネル及びメインボードと連結されたアウターリードの位置は、多様に変更され得る。これについては、添付された図面を参照して、以下で詳細に説明する。

図３ａ、図３ｂ、図４ａ、図４ｂ、図５ａ、及び図５ｂを参照すると、実施例に係る多層軟性回路基板１００は、３階の電極パターン部を有する３層軟性回路基板であり得る。

本発明での軟性回路基板１００は、複数の基板の表面上にそれぞれ導電性パターン部ＣＰが配置される多層軟性回路基板であり得る。

そのために、実施例に係る多層軟性回路基板１００は、第１基板１１１及び第２基板１１２を含む基板１１０、第１基板１１１の場合は、前記第２基板１１２の上面及び前記第１基板１１１と第２基板１１２との間にそれぞれ配置される配線パターン層１２０を含むことができる。

また、前記第１基板１１１の下面に配置された配線パターン層１２０と、前記第２基板１１２の上面に配置された配線パターン層１２０上には、それぞれメッキ層１３０及び保護層１４０が配置され得る。

実施例に係る軟性回路基板１００は、第１基板１１１上に配線パターン層１２０を形成し、前記配線パターン層１２０を覆うように前記第１基板１１１上に第２基板１１２を配置し、それに応じて前記第２基板１１２の上面に配線パターン層１２０、メッキ層１３０及び保護層１４０を配置した後、前記第１基板１１１の下面に配線パターン層１２０、メッキ層１３０及び保護層１４０を配置することができる。

また、実施例に係る軟性回路基板１００は、第１基板１１１の上／下部に金属層が形成された原素材を有し、第１基板１１１の上／下部に形成され金属層をパターニングして第１基板１１１の上／下部の配線パターン層１２０を形成し、前記配線パターン層１２０を覆うように前記第１基板１１１上に第２基板１１２を配置し、それに応じて前記第２基板１１２の上面に配線パターン層１２０を形成した後、前記基板の上面及び下面にメッキ層１３０と保護層１４０を配置することができる。

前記配線パターン層１２０は、第１基板１１１の上面、第１基板１１１の下面及び前記第２基板１１２の上面にそれぞれ形成され得る。

前記配線パターン層１２０のそれぞれは、電気伝導性に優れた金属物質を含むことができる。さらに詳しくは、前記配線パターン層１２０は、銅（Ｃｕ）を含むことができる。但し、実施例がこれに限定されるものではなく、銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、金（Ａｕ）、チタン（Ｔｉ）及びこれらの合金の少なくとも一つの金属を含むことができることは言うまでもない。

前記配線パターン層１２０は、１μｍないし１５μｍの厚さに配置され得る。例えば、前記配線パターン層１２０は、１μｍないし１０μｍの厚さに配置され得る。例えば、前記配線パターン層１２０は、２μｍないし１０μｍの厚さに配置され得る。

前記配線パターン層１２０の厚さが１μｍ未満の場合には、前記配線パターン層の抵抗が増加することがある。前記配線パターン層１２０の厚さが１０μｍ超えた場合には、微細パターンを実現することは困難であり得る。

前記配線パターン層１２０上にメッキ層１３０が配置され得る。前記メッキ層１３０は、第１メッキ層１３１及び第２メッキ層１３２を含むことができる。

前記配線パターン層１２０上に第１メッキ層１３１が配置され、前記第１メッキ層１３１上に前記第２メッキ層１３２が配置され得る。前記第１メッキ層１３１及び前記第２メッキ層１３２は、ウィスカー（ｗｈｉｓｋｅｒ）の形成の防止のため、前記配線パターン層１２０上に２層に形成され得る。これにより、前記配線パターン層１２０のパターン間の短絡を防止することができる。また、前記配線パターン層１２０上に二つの層のメッキ層が配置されることによって、チップとのボンディング特性が向上することができる。前記配線パターン層が銅（Ｃｕ）を含む場合には、前記配線パターン層が第１チップＣ１と直接ボンディングすることができず、別途接着のための処理が要求され得る。一方、前記配線パターン層上に配置される前記メッキ層がスズ（Ｓｎ）を含む場合には、前記メッキ層の表面が純スズ層であり得るので、第１チップＣ１とのボンディングを容易にすることができる。このとき、第１チップＣ１と連結されるワイヤは、純スズ層と熱と圧力だけで簡単に連結することができ、チップのワイヤボンディングの精度と製造工程の利便性を向上させることができる。

第１メッキ層１３１が配置される領域は、前記第２メッキ層１３２が配置される領域と対応することができる。即ち、前記第１メッキ層１３１が配置される面積は、前記第２メッキ層１３２が配置される面積と対応することができる。

前記メッキ層１３０は、スズ（Ｓｎ）を含むことができる。例えば、前記第１メッキ層１３１及び前記第２メッキ層１３２は、スズ（Ｓｎ）を含むことができる。

一例として、前記配線パターン層１２０として銅（Ｃｕ）を配置し、前記第１メッキ層１３１及び前記第２メッキ層１３２としてスズ（Ｓｎ）を配置し得る。前記メッキ層１３０がスズを含む場合には、スズ（Ｓｎ）の耐食性に優れるため、前記配線パターン層１２０の酸化を防止することができる。

一方、前記メッキ層１３０の物質は、前記配線電極層１２０の物質よりも電気伝導度が低いことがある。前記メッキ層１３０は、前記配線電極層１２０と電気的な連結が可能である。

第１メッキ層１３１及び前記第２メッキ層１３２は、同じスズ（Ｓｎ）で形成されるが、別の工程で形成され得る。

実施例に係る軟性回路基板の製造工程に熱硬化のような熱処理工程が含まれる場合には、前記配線パターン層１２０の銅（Ｃｕ）または前記メッキ層１３０のスズ（Ｓｎ）の拡散作用が起こることがある。詳しくは、前記保護層１４０の硬化を介して、前記配線パターン層１２０の銅（Ｃｕ）または前記メッキ層１３０のスズ（Ｓｎ）の拡散作用が起こることがある。

これにより、前記第１メッキ層１３１から前記第２メッキ層１３２の表面に行くほど銅（Ｃｕ）の拡散濃度が低くなるのに応じて、銅（Ｃｕ）の含有量が連続的に小さくなり得る。一方、前記第１メッキ層１３１から前記第２メッキ層１３２の表面に行くほどスズ（Ｓｎ）の含有量は、連続的に大きくなり得る。これにより、前記メッキ層１３０の最上部は、純スズ層を含むことができる。

即ち、前記配線パターン層１２０及び前記メッキ層１３０は、積層界面での化学作用により、前記メッキ層１３０の少なくとも一部は、スズと銅の合金であり得る。前記配線パターン層１２０上に前記メッキ層１３０を形成した後、スズ及び銅の合金の厚さよりも、前記メッキ層１３０上に前記保護層１４０を硬化させた後にスズと銅の合金の厚さは、増加することがある。

前記メッキ層１３０の少なくとも一部に含まれたスズ及び銅の合金は、Ｃｕ_ｘＳｎ_ｙの化学式を有し、０＜ｘ＋ｙ＜１２であり得る。例えば、前記化学式で、ｘとｙの合計は４≦ｘ＋ｙ≦１１でありえる。例えば、前記メッキ層１３０に含まれたスズ及び銅の合金は、Ｃｕ_３ＳｎとＣｕ_６Ｓｎ_５の少なくとも一つを含むことができる。詳しくは、第１メッキ層１３１は、スズと銅の合金層であり得る。

また、前記第１メッキ層１３１及び前記第２メッキ層１３２は、スズと銅の含有量が互いに異なることがある。前記銅配線パターン層と直接接触する前記第１メッキ層１３１は、前記第２メッキ層１３２よりも銅の含有量が大きいことがある。これについては、以下で詳細に説明する。実施例に係るメッキ層は、Ｃｕ／Ｓｎの拡散現象のため、電気化学的マイグレーション（ＥｌｅｃｔｒｏｃｈｅｍＩＣａｌ Ｍｉｇｒａｔｉｏｎ Ｒｅｓｉｓｔａｎｃｅ）を防止して、金属の成長に起因する短絡不良を遮断することができる。

但し、実施例はこれに限定されず、前記メッキ層１３０は、Ｎｉ／ａｕ合金、金（Ａｕ）、無電解ニッケル金メッキ（ｅｌｅｃｔｒｏｌｅｓｓ ｎｉｃｋｅｌ ｉｍｍｅｒｓｉｏｎ ｇｏｌｄ、ＥＮＩＧ）、Ｎｉ／Ｐｄ合金、有機化合物メッキ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ、ＯＳＰ）のいずれか一つを含むことができることは言うまでもない。

第１メッキ層１３１と前記第２メッキ層１３２は、互いに対応するか、互いに異なる厚さを有することができる。前記第１メッキ層１３１及び前記第２メッキ層１３２の全体の厚さは、０．３μｍないし１μｍであり得る。前記第１メッキ層１３１及び前記第２メッキ層１３２の全体の厚さは、０．３μｍないし０．７μｍであり得る。前記第１メッキ層１３１及び前記第２メッキ層１３２の全体の厚さは、０．３μｍないし０．５μｍであり得る。前記第１メッキ層１３１及び前記第２メッキ層１３２のいずれか一つのメッキ層は、０．０５μｍないし０．１５μｍ以下の厚さであり得る。例えば、前記第１メッキ層１３１及び前記第２メッキ層１３２のいずれか一つのメッキ層は、０．０７μｍないし０．１３μｍ以下の厚さであり得る。

前記保護層１４０は、前記配線パターン層１２０上に部分的に配置され得る。例えば、前記保護層１４０は、前記配線パターン層１２０上の前記メッキ層１３０上に配置され得る。前記保護層１４０は、前記メッキ層１３０を覆うことができるので、前記配線パターン層１２０及び前記メッキ層１３０の酸化による損傷または脱膜を防止することができる。

前記保護層１４０は、前記配線パターン層１２０及び／または前記メッキ層１３０が、ディスプレイパネル３０、メインボード４０、第１チップＣ１または第２チップＣ２と電気的に連結されるための領域を除いた領域に部分的に配置され得る。

これにより、前記保護層１４０は、前記配線パターン層１２０及び／または前記メッキ層１３０と部分的に重なることがある。

前記保護層１４０の面積は、基板１１０の面積よりも小さいことがある。前記保護層１４０は、基板の終端を除いた領域に配置され、複数のオープン領域を含むことができる。

前記保護層１４０は、孔のような形状のオープン領域を含むことができる。このとき、前記オープン領域は、チップが配置される領域をオープンする領域であり得る。また、前記オープン領域は、基板に形成される開口部を露出する領域であり得る。

前記保護層１４０は、絶縁性物質を含むことができる。前記保護層１４０は、導電性パターン部の表面を保護するために塗布された後、加熱して硬化することができる多様な物質を含むことができる。前記保護層１４０は、レジスト（ｒｅｓｉｓｔ）層であり得る。例えば、前記保護層１４０は、有機高分子物質を含むソルダーレジスト層であり得る。一例として、前記保護層１４０は、エポキシアクリレート系の樹脂を含むことができる。詳しくは、前記保護層１４０は、樹脂、硬化剤、光開始剤、顔料、溶剤、フィラー、添加物、アクリル系のモノマーを含むことができる。但し、実施例はこれに限定されず、前記保護層１４０は、フォトソルダーレジスト層、カバーレイ（ｃｏｖｅｒ－ｌａｙ）と高分子物質のいずれか一つであり得ることは言うまでもない。

前記保護層１４０の厚さは、１μｍないし２０μｍであり得る。前記保護層１４０の厚さは、１μｍないし１５μｍであり得る。例えば、前記保護層１４０の厚さは、５μｍないし２０μｍであり得る。前記保護層１４０の厚さが２０μｍを超えた場合には、軟性回路基板の厚さが増加することがある。前記保護層１４０の厚さが１μｍ未満の場合には、軟性回路基板に含まれた導電性パターン部の信頼性が低下することがある。

以下では、前記第１基板１１１の下面と、前記第２基板１１２の上面は、基板１１０の上面と下面または基板１１０の一面と他面であり得る。

即ち、実施例に係る基板１１０の一面上に、上部配線パターン層、上部メッキ層及び上部保護層が配置され得、前記一面と反対となる他面上に下部配線パターン層、下部メッキ層及び下部保護層が配置され得る。そして、前記基板１１０の内部、即ち、第１基板１１１と第２基板１１２との間には、中央配線パターン層が配置され得る。

また、実施例に係る軟性回路基板１００は、第１基板１１１の上／下部に金属層が形成された原素材を有し、第１基板１１１の上／下部に形成され金属層をパターニングして第１基板１１１の上／下部の配線パターン層１２０を形成し、前記配線パターン層１２０を覆うように前記第１基板１１１上に第２基板１１２を配置し、それに応じて前記第２基板１１２の上面に配線パターン層１２０を形成する場合、上部配線パターン層の厚さは、前記中央配線層の厚さ及び前記下部配線パターン層の厚さと異なる場合があり、原素材と別に第２基板１１２の上面に配線パターン層１２０を形成するので、上部配線パターン層の厚さは、前記中央配線層の厚さ及び前記下部配線パターン層の厚さよりも小さいことがある。

上部配線パターン層は、中央配線パターン層及び下部配線パターン層と、互いに対応する金属物質を含むことができる。これにより、プロセスの効率が向上することができる。但し、実施例はこれに限定されず、他の導電性物質を含むことができることは言うまでもない。

上部配線パターン層の厚さは、前記中央配線層の厚さと前記下部配線パターン層の厚さは、互いに対応することができる。これにより、プロセスの効率が向上することができる。一方、前記上部配線パターン層と前記下部配線パターン層は、基板の外面に配置されるので、外部に露出し、前記中央配線パターン層は、前記第１基板１１１と第２基板１１２によって保護される。

したがって、前記上部配線パターン層と前記下部配線パターン層上には、それぞれメッキ層と保護層が配置され得、前記中央配線パターン層上には、前記メッキ層と保護層が配置されないことがある。このとき、前記上部配線パターン層上に上部メッキ層が配置され得、前記下部配線パターン層上に前記下部メッキ層が配置され得る。前記上部／下部メッキ層を塗布することによって、前記軟性回路基板上に実装されるチップや前記軟性回路基板と連結されたディスプレイ及びメインボードとの接着を容易にすることができ、電気的特性を向上させることができる。

一方、上部メッキ層は、下部メッキ層と、互いに対応する金属物質を含むことができる。これにより、プロセスの効率が向上することができる。但し、実施例はこれに限定されず、他の導電性物質を含むことができることは言うまでもない。

上部メッキ層の厚さは、下部メッキ層の厚さと互いに対応することができる。これにより、プロセスの効率が向上することができる。

前記基板１１０は、複数の貫通孔（Ｔｈｒｏｕｇｈ Ｈｏｌｅ）を含むことができる。前記基板１１０は、複数の貫通穴を含むことができる。前記基板１１０の複数の貫通穴は、機械的な工程または化学的工程によって、それぞれまたは同時に形成することができる。例えば、前記基板１１０の複数の貫通穴は、ドリル工程またはエッチング工程によって形成することができる。一例として、前記基板の貫通穴は、レーザーを通じたパンチとデスミア工程を経て形成され得る。前記デスミア工程は、貫通穴の内側面に付着したポリイミドスミアを除去する工程であり得る。前記デスミア工程により、前記ポリイミド基板の内側面は、直線と類似した傾斜面を有することができる。

このとき、前記複数の貫通穴は、前記基板１１０を構成する第１基板１１１と第２基板１１２の両方を貫通することができ、前記第１基板１１１だけを貫通することができ、前記第２基板１１２だけを貫通することもできる。ここで、前記貫通穴は、ビアホールとも言える。

前記基板１１０上には、配線パターン層１２０、メッキ層１３０、及び保護層１４０が配置され得る。詳しくは、前記基板１１０の両面上には、配線パターン層１２０、メッキ層１３０、及び保護層１４０がそれぞれ順に配置され得る。そして、前記基板１１０を構成する第１基板１１１と第２基板１１２の間にも配線パターン層１２０が配置され得る。

前記配線パターン層１２０は、蒸着（ｅｖａｐｏｒａｔｉｏｎ）、メッキ（ｐｌａｔｉｎｇ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）の少なくとも一つの方法で形成することができる。

一例として、回路を形成するための配線層は、スパッタリング後に電解メッキによって形成することができる。一例として、回路を形成するための配線層は、無電解メッキにより形成された銅メッキ層であり得る。または、前記配線層は、無電解メッキ及び電解メッキにより形成された銅メッキ層であり得る。

次に、前記配線層上にドライフィルムをラミネートした後、露光、現像、エッチング工程を介して、軟性回路基板の両面、即ち上面と下面にパターン化された配線層を形成することができる。これにより、前記配線パターン層１２０を形成することができる。

前記基板１１０を貫通するビアホールＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６の内部には、導電性物質が満たすことができる。ビアホールの内部に満たされる導電性物質は、前記配線パターン層１２０と互いに対応するか、互いに異なる導電性物質であり得る。例えば、ビアホールの内部に満たされる導電性物質は、銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、金（Ａｕ）、チタン（Ｔｉ）及びこれらの合金の少なくとも一つの金属を含むことができる。前記第２基板１１２の上面の第２導電性パターン部ＣＰ２の電気的な信号は、前記ビアホールに満たされた導電性物質を介して前記第１基板１１１と第２基板との間の第３導電性パターン部ＣＰ３及び前記第１基板１１１の場合、第１導電性パターン部ＣＰ１に伝達され得る。

次に、第１、第２及び第３導電性パターン部ＣＰ１、ＣＰ２、ＣＰ３を構成する配線パターン層１２０上にメッキ層１３０が形成され得る。このとき、メッキ層１３０は、前記配線パターン層１２０の一部の領域の上にのみ形成され得、前記配線パターン層１２０の全領域上に形成されることもある。また、前記第１、第２導電性パターン部のみに形成されることもある。

その後は、第１及び第２導電性パターン部ＣＰ１、ＣＰ２上に保護部ＰＰをスクリーン印刷することができる。

これにより、前記第１導電性パターン部ＣＰ１、第２導電性パターン部ＣＰ２及び第３導電性パターン部ＣＰ３は、前記配線パターン層１２０に加えて、前記メッキ層１３０を含むことができる。但し、前記第３導電性パターン部ＣＰ３の一部は、前記配線パターン層１２０のみを含むことができ、残りの一部は、前記配線パターン層１２０に加えて、前記メッキ層１３０をさらに含むことができる。このとき、前記残りの一部は、前記第３導電性パターン部ＣＰ３のうち、第１チップＣ１が実装される領域に対応するインナーリード部であり得る。

以下では、前記第１導電性パターン部ＣＰ１、第２導電性パターン部ＣＰ２及び第３導電性パターン部ＣＰ３を構成する配線パターン層１２０と前記メッキ層１３０との間の関係について説明する。このとき、第１導電性パターン部ＣＰ１の配線パターン層を下部配線パターン層と言え、前記第２導電性パターン部ＣＰ２を構成する配線パターン層を上部配線パターン層と言え、前記第３導電性パターン部ＣＰ３を構成する配線パターン層を中心配線パターン層と言える。

一方、前記第１乃至第３導電性パターン部それぞれは、リードパターン領域及び延長領域を含む。前記第３導電性パターン部第１インナーリードパターン部及び第１延長パターン部を含むことができる。ここで、前記第１インナーリードパターン部第２基板の開口部を介して露出した部分であり得る。そして、第１延長パターン部は、前記第１インナーリードパターン部を除いた部分でありながら、前記第２基板によって覆われる部分であり得る。また、前記第２導電性パターン部は、第２インナーリードパターン部及び第２延長パターン部を含むことができる。ここで、前記第２インナーリードパターン部は、開口部のオープン領域を介して露出した部分であり得る。そして、第２延長パターン部は、前記第２インナーリードパターン部を除いた部分でありながら、前記保護層によって覆われる部分であり得る。また、前記第１導電性パターン部は、アウターリードパターン部と第３延長パターン部とを含むことができる。ここで、前記アウターリードパターン部は、保護層のオープン領域を介して露出した部分であり得る。そして、第３延長パターン部は、前記アウターリードパターン部を除いた部分であり、前記保護層によって覆われる部分であり得る。

前記上部及び下部配線パターン層１２０の面積は、前記メッキ層１３０と互いに対応するか、互いに異なることがある。前記第１メッキ層１３１の面積は、前記第２メッキ層１３２の面積と互いに対応するか、互いに異なることがある。

図３ａを参照すると、前記上部及び下部配線パターン層１２０の面積は、前記メッキ層１３０と、互いに対応することができる。前記第１メッキ層１３１の面積は、前記第２メッキ層１３２の面積と互いに対応することができる。

図４ａ及び図４ｂを参照すると、前記上部及び下部配線パターン層１２０の面積は、前記メッキ層１３０と異なることがある。

図４ａを参照すると、前記第１メッキ層１３１の面積は、前記第２メッキ層１３２の面積と互いに対応することができる。そして、第１メッキ層１３１及び第２メッキ層１３２のそれぞれの面積は、前記上部及び下部配線層１２０の面積よりも小さいことがある。言い換えると、前記第１メッキ層１３１及び第２メッキ層１３２は、前記上部及び下部配線パターン層１２０の表面のうち外部に露出する露出領域上にのみ選択的に形成され得る。これにより、チップと接続を容易にするために必要なメッキ層をチップとの接続部にのみ配置することによってメッキ層の量を減らして材料費を削減することができる。

図４ｂを参照すると、前記上部及び下部配線パターン層１２０の面積は、前記第１メッキ層１３１の面積と対応することができる。前記第１メッキ層１３１の面積は、前記第２メッキ層１３２の面積と互いに異なることがある。例えば、前記第１メッキ層１３１の面積は、前記第２メッキ層１３２の面積よりも大きいことがある。

このとき、前記第１メッキ層１３１は、配線パターン層と第２メッキ層１３２との間の接合を容易にするために形成され得る。また、前記第２メッキ層１３２は、チップとの接合を容易にするために形成する。このとき、前記配線パターン層上に一度のメッキのみ進行する場合、メッキ層の内部に配線パターン層の物質が浸透する。そして、前記配線パターン層の物質の浸透は、チップとメッキ層との間の接着性を落として接着不良を発生させる。しかし、本発明では、チップが実装されるインナーリードの領域に第１メッキ層を形成する。これにより、前記配線パターン層の物質の浸透は、前記第１メッキ層の表面まで進むことができる。以後、前記第１メッキ層上に第２メッキ層をさらに形成し、前記第１メッキ層に浸透した配線パターン層の物質が前記第２メッキ層には浸透しないようにする。これにより、チップと接着する第２メッキ層の表面には、純メッキ層のみが存在するようになり、これによるチップとの接着力を向上させることができる。

図７を参照すると、前記第２基板１１２の上面で前記上部配線パターン層１２０の面積は、前記メッキ層１３０と互いに異なり、前記第１基板１１１の下面で前記下部配線パターン層１２０の面積は、前記メッキ層１３０と互いに対応することができる。これにより、チップが実装される上部面の場合、パターンのデザインが複雑であり、パネルやメインボードが付着する下部面の場合、パターンのデザインが上部面に対して比較的単純であるので、工程の効率をもたらすことができ、基板が曲がる場合、基板の外側部に位置した上部面メッキ層の割れを減らすことができるという長所がある。

前記保護層１４０は、前記基板１１０上に直接接触して配置されるか、または前記配線パターン層１２０上に直接接触して配置されるか、または前記第１メッキ層１３１上に直接接触して配置されるか、または前記第２メッキ層１３２上に直接接触して配置され得る。

図３ａを参照すると、前記上部及び下部配線パターン層１２０上に前記第１メッキ層１３１が配置され、前記第１メッキ層１３１上に前記第２メッキ層１３２が形成さされ、前記第２メッキ層１３２上に部分的に前記保護層１４０が配置され得る。

また、図４ａを参照すると、前記上部及び下部配線パターン層上に部分的に前記保護層１４０が配置され得る。そして、第１メッキ層１３１及び第２メッキ層１３２は、前記上部及び下部配線パターン層上の前記保護層が配置された領域以外の領域に配置され得る。

また、図４ｂを参照すると、前記上部及び下部配線パターン層１２０上に前記第１メッキ層１３１が配置され、前記第１メッキ層１３１上に部分的に前記保護層１４０が配置され得る。前記第２メッキ層１３２は、前記メッキ層１３１上の前記保護層１４０が配置された領域以外の領域に配置され得る。

前記保護層１４０の下面が接触する前記第１メッキ層１３１は、銅とスズの合金層であり得る。前記保護層１４０の側面と接触する前記第２メッキ層１３２は、純スズを含むことができる。これにより、前記保護層１４０と前記第１メッキ層１３１との間に共同部が形成されることによる保護層の脱膜を防止することができ、ウィスカーの形成を防止することができ、保護層の密着力を向上させることができる。従って、実施例は、２階のメッキ層を含むことができるので、信頼性の高い電子デバイスを提供することができる。

また、前記上部及び下部配線パターン層１２０上に単層のスズメッキ層１３１のみを配置し、一つのスズメッキ層１３１上に保護層１４０を配置する場合には、保護層１４０の熱硬化時に、前記スズメッキ層１３１が加熱されることにより、前記スズメッキ層１３１内に銅が拡散することができる。これにより、前記スズメッキ層１３１は、スズ及び銅の合金層になることがあるので、ゴールドバンプを有する第１チップの実装が堅固に行われないという問題点がある。したがって、実施例に係るメッキ層１３０は、基板から離れるほどスズの濃度が連続的に増加することができる第１メッキ層１３１及び第２メッキ層１３２が要求される。

図６を参照すると、前記上部、中央及び下部配線パターン層１２０は、複数の層で構成され得る。即ち、前記上部、中央及び下部配線パターン層１２０のそれぞれは、第１配線パターン層１２１、第２配線パターン層１２２及び第３配線パターン層１３３を含むことができる。そして、前記第１メッキ層１３１は、前記第３配線パターン層１３３の上面の少なくとも一部の領域の上に配置され得る。

前記第１配線パターン層１２１は、第１基板１１１及び第２基板１１２の表面に配置される。前記第１配線パターン層１２１は、基板１１０と前記第２配線パターン層１２２との間の密着力を向上させるための金属シード層であり得る。このとき、金属シード層は、スパッタリングにより形成することができる。金属シード層は、ニッケル及びクロムを含むことができる。即ち、前記第１配線パターン層１２１は、ニッケル及びクロムの合金層であり得る。好ましくは、第１配線パターン層１２１は、ニッケル：クロムが８：２に混合された合金層であり得る。

そして、前記第１配線パターン層１２１上には、第２及び第３の配線パターン層１２２、１２３が形成され得る。前記第２配線パターン層１２２は、前記第１配線パターン層１２１上に形成され得る。前記第２配線パターン層１２２は、スパッタリングにより形成することができる。前記第２配線パターン層１２２は、銅を含むことができる。

第２配線パターン層１２２及び前記第３配線パターン層１２３は、互いに対応するか、互いに異なる工程で形成され得る。

即ち、前述したように、前記第２配線バトン層１２２は、０．１μｍないし０．５μｍの厚さに銅をスパッタリングして形成することができる。前記第２配線バトン層１２２は、第１基板１１１及び第２基板１１２の表面に配置され得る。そして、前記第３配線パターン層１２３は、前記第２配線パターン層１２２上に銅をメッキして形成することができる。このとき、前記第２配線バトン層１２２の厚さが薄いので、信号伝達のための配線形成を効率的に行うことができないので、前記第２配線パターン層１２２上に第３パターンのパターン層１２３をさらに形成する。

即ち、第１配線パターン層１２１は、スパッタリングによって形成されるので、前記記載１１０または前記金属シード層との密着力に優れた長所を有するが、製造コストが高く、製造時間が長いため、前記第２配線パターン層１２２上に再度、メッキによる前記第３配線パターン層１２３を形成することによって、製造コストの低減及び製造時間を短縮させることができる。

一方、前記ビアホール内にもビアパターン層が形成される。このとき、前記ビアパターン層は、第１ビアパターン層Ｖ１－２と第２ビアパターン層Ｖ１－２を含む。

前記第１ビアパターン層Ｖ１－２は、前記第１基板１１１及び第２基板１１２を貫通するビアホールの内壁に形成され得る。前記第１ビアパターン層Ｖ１－２は、ビアホールの内壁に形成されて前記第１基板１１１及び第２基板１１２と接触することができる。前記第１ビアパターン層Ｖ１－２は、スパッタリングで形成され得る。これとは異なり、前記第１ビアパターン層Ｖ１－２は、メッキで形され得る。前記第１ビアパターン層Ｖ１－２は、パラジウムを含む金属シード層であり得る。このとき、前記第１ビアパターン層Ｖ１－２は、厚さが薄いので、ビアホール内の側面は、互いに離隔し得る。前記第２ビアパターン層Ｖ１－２は、前記ビアホールを満たし形成される。前記第２ビアパターン層Ｖ１－２は、銅を含む金属をメッキして形成され得る。このとき、前記第２ビアパターン層Ｖ１－２は、前記第３配線パターン層１２３をメッキするとき、前記ビアホールの内部にも充填して前記第３配線パターン層１２３と共に形成され得る。これは、ビアホール内にボイドが形成されることを防止することができるので、信頼性の高い軟性回路基板及びこれを含む電子デバイスを提供することができる。

図７を参照すると、前記第２基板１１２の上面には、複数の保護層１４０が配置され得る。前記保護層は、第１保護層１４１及び第２保護層１４２を含むことができる。

例えば、前記第２基板１１２の上面に第１保護層１４１が部分的に配置され、前記保護層１４１が配置される領域以外の領域上に前記上部配線パターン層１２０が配置され得る。

前記保護層１４１上には、前記第２保護層１４２が配置され得る。前記第２保護層１４２は、前記第１保護層１４１及び前記上部配線パターン層１２０を覆い、前記第１保護層１４１よりも大きい領域に配置され得る。

前記保護層１４２は、前記第１保護層１４１の上面を囲みながら、前記保護層１４１と対応する領域上に配置され得る。前記第２保護層１４２の幅は、前記保護層１４１よりも大きいことがある。これにより、前記第２保護層１４２の下面は、前記上部配線パターン層１２０及び前記第１保護層１４１と接触することができる。これにより、前記第２保護層１４２は、前記第１保護層１４１と前記配線パターン層１２０の界面で応力が集中することを緩和することができる。したがって、実施例に係る軟性回路基板をバンディングするとき、発生し得る脱膜またはクラックの発生を下げることができる。

第２保護層１４２が配置される領域以外の領域には、前記第２導電性パターン部ＣＰ２を構成するメッキ層１３０が配置され得る。詳しくは、前記第２保護層１４２が配置される領域以外の領域では、前記上部配線パターン層１２０上に前記第１メッキ層１３１が配置され、前記第１メッキ層１３１上に前記第２メッキ層１３２が順に配置され得る。

第１基板１１１の下面上には、下部配線パターン層１２０が配置され得る。下部配線パターン層１２０上には、前記メッキ層１３０が配置され得る。前記メッキ層１３０上には、部分的に保護層１４０が配置され得る。

一方、前記第１基板１１１及び第２基板１１２は、互いに異なる厚さを有することができる。

第１基板１１１は、軟性基板であり得る。これにより、前記第１基板１１１は、部分的な折り曲げが可能である。即ち、前記第１基板１１１は、延性プラスチックを含むことができる。例えば、前記第１基板１１１は、ポリイミド（ｐｏｌｙｉｍｉｄｅ、ＰＩ）基板であり得る。但し、実施例は、これに限定されず、ポリエチレンテレフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ、ＰＥＴ）、ポリエチレンナフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ、ＰＥＮ）のような高分子物質で構成された基板であり得る。これにより、前記第１基板１１１を含む軟性回路基板は、曲線の表示装置が備えられた多様な電子デバイスに使用され得る。例えば、前記第１基板１１１を含む軟性回路基板は、フレキシブル特性に優れるので、ウェアラブル電子デバイスの半導体チップを実装するのに適し得る。詳しくは、実施例は、曲面ディスプレイを含む電子デバイスに適し得る。

第１基板１１１は、絶縁基板であり得る。即ち、前記第１基板１１１は、多様な配線パターンを支持する絶縁基板であり得る。

第１基板１１１は、５μｍないし７５μｍの厚さを有することができる。例えば、前記第１基板１１１は、１０μｍないし５０μｍの厚さを有することができる。例えば、前記第１基板１１１は、３０μｍないし４０μｍの厚さを有することができる。

第２基板１１２は、前記第１基板１１１上に配置される。このとき、前記第２基板は、前記第１基板１１１上に配置された第３導電性パターン部ＣＰ３の一部を覆いながら前記第１基板１１１上に配置され得る。好ましくは、前記第２基板１１２は、前記第１基板１１１の上部領域の少なくとも一部の領域を露出する開口部を有することができる。このとき、前記開口部は、前記上部保護層と共に前記第１オープン領域ＯＡ１を形成することができる。

このとき、前記第２基板１１２は、液状のポリイミド（ＰＩ）で形成され得る。即ち、前記第１基板１１１は、コアの役割をすることができ、前記第２基板１１２は、前記第１基板１１１によって支持されて前記第１基板１１１上に液状のポリイミドを塗布して形成することができる。ここで、前記第２基板１１２の厚さは、前記第１基板１１１の厚さとは異なることがある。例えば、前記第２基板１１２の厚さは、前記第１基板１１１の厚さよりも小さいことがある。このとき、前記第１基板１１１及び第２基板１１２は、基板１１０を形成する。このとき、前記液状ポリイミドは、前記第１基板１１１の表面に第１導電性パターン部ＣＰ１及び第３導電性パターン部ＣＰ３をパターニングした後に塗布される。このとき、前記液状のポリイミドは、下部の支持部の厚さに応じて均一な厚さを有することができる。したがって、前記第１基板１１１は、前記第２基板１１２を形成するための支持部の役割をするために一定の厚さを有するようにし、前記第１基板１１１が支持の役割をすることができるので、前記第２基板１１２は、前記第１基板１１１よりも小さい厚さを有することができる。これにより、材料費を削減することができる。

第２基板１１２は、２μｍないし７５μｍの厚さを有することができる。例えば、前記第１基板１１１は、５μｍないし５０μｍの厚さを有することができる。

第２基板１１２が２μｍよりも小さい場合、前記第３導電性パターン部ＣＰ３が露出したり、第３導電性パターン部ＣＰ３の高さにより、前記第２基板１１２を形成するときにクラックが発生することもある。一方、第２基板１１２が７５μｍよりも大きい場合、基板の全体的な厚さが厚くなり、前記第２基板１１２にビアホールを形成するのに多くの時間がかかることがあるので、工程の効率が低下することがある。

以下では、図３ａ、図３ｂ、図４ａ、図４ｂ、図５ａ、及び図５ｂを参照して、実施例に係る多層軟性回路基板１００上に実装される第１チップＣ１、第２チップＣ２、ディスプレイパネル３０及びメインボード４０との連結関係を説明する。

実施例に係る多層軟性回路基板１００は、貫通穴を含む第１基板１１１及び第２基板１１２を含む基板１００；前記第１基板１１１の下面に配置される下部配線パターン層１２０；前記第２基板１１２の上面に配置される上部配線パターン層１２０；前記第１基板１１１と第２基板１１２との間に配置される中央配線パターン層１２０；前記配線パターン層１２０上にそれぞれ配置される第１メッキ層１３１；前記第１メッキ層１３１上に配置される第２メッキ層１３２；および前記第２メッキ層１３２上に部分的に配置される保護層１４０を含むことができる。

このとき、前記第１基板１１１及び前記第２基板１１２上で前記保護層１４０が配置される領域は、前記保護部ＰＰであり得る。そして、前記保護部ＰＰ以外の領域で前記第１導電性パターン部ＣＰ１及び第２導電性パターン部ＣＰ２は、外部に露出し得る。即ち、保護層のオープン領域乃至第１及び第２導電性パターン部上に保護部が配置されていない領域において、前記第１及び第２導電性パターン部ＣＰ１、ＣＰ２は、前記第２チップＣ２、前記ディスプレイパネル３０及び前記メインボード４０と電気的に直接または間接的連結され得る。

また、前記第２基板１１２は、前述したように、前記第１基板１１１の上部領域のうち前記第１チップＣ１が付着する領域を露出する開口部を有する。そして、前記開口部は、前記保護層のオープン領域と垂直方向に重なる。したがって、前記第１基板１１１の上部領域のうち前記第１チップＣ１が付着する領域は、前記第２基板１１２の開口部及び前記保護層のオープン領域を介して露出する。そして、前記第２基板１１２及び前記保護層が配置されていない領域において、前記第３導電性パターン部ＣＰ３は、前記第１チップＣ１と直接連結され得る。

言い換えれば、実施例での多層軟性回路基板は、前記第１チップＣ１と連結されるインナーリードパターン部は、少なくとも一つの第２チップＣ２と連結されるインナーリードパターン部が互いに異なる層に配置され得る。このとき、前記第１チップＣ１は、前記第２チップＣ２より多くの端子を有することができる。即ち、前記多層軟性回路基板には、複数のチップが配置され得る。このとき、前記複数のチップのうち端子が最も多い第１チップは、前記第１基板１１１上に配置され得、前記第１チップを除いた少なくとも一つの第２チップは、前記第２基板１１２上に配置され得る。好ましくは、前記第１チップＣ１は、ドライバＩＣチップであり得る。また、前記少なくとも一つの第２チップＣ２は、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのいずれか一つであり得る。

さらに好ましくは、前記第２基板１１２上には、複数の第２チップが配置され得る。このとき、前記第１基板１１１上に配置される前記第１チップＣ１が有する総端子数は、前記第２基板１１２上に配置される複数の第２チップの総端子数よりも多いことがある。上記のように、本発明では、端子数が最も多い第１チップＣ１を前記第１基板１１１上に配置して、第１基板１１１と第２基板１１２との間に形成されるチャネルの配線の重複配置を最小化することができようにする。また、端子数が最も多い前記第１チップＣ１を前記第１基板１１１に形成することによって、前記第１チップＣ１を連結するために形成するビアの数を最小限に減らすことができ、工程の効率も向上させることができる。それだけでなく、前記端子の数が最も多い前記第１チップＣ１が、前記第１基板１１１に形成されることによって、インナーリードと延長部のうち最も多い数を占める第１インナーリードと第１延長部（第３導電性パターン部）が前記中央部の配線パターン層に形成されることにより、前記上部配線パターン層と前記下部配線パターン層のデザイン自由度を増加させることができる。

一方、実施例に係る多層軟性回路基板のリードパターン部及びテストパターン部保護部と重畳されないことがある。即ち、前記リードパターン部及び前記テストパターン部は、保護層によって覆われていないオープン領域に位置し、第１、第２及び第３導電性パターン部ＣＰ１、ＣＰ２、ＣＰ３を意味することができ、機能に応じて、リードパターン部及びテストパターン部と区別することができる。

前記リードパターン部は、前記第１チップ、前記第２チップ、前記ディスプレイパネルまたは前記メインボードと連結されるための導電性パターン部を意味することができる。

前記テストパターン部は、実施例に係る軟性回路基板及びこれを含むチップパッケージの製品の不良有無を確認するための導電性パターン部を意味することができる。

前記リードパターン部の位置に応じてインナーリードパターン部及びアウターリードパターン部と区別することができる。前記第１チップＣ１と相対的に近く配置されており、保護層によって、重畳されていない第３導電性パターン部ＣＰ３の一領域は、第１インナーリードパターン部と表現され得る。前記第２チップＣ２と相対的近く置かれており、保護層によって重畳されていない第２導電性パターン部ＣＰ２の一領域は、第２インナーリードパターン部と表現され得る。前記第１チップＣ１及び前記第２チップＣ２及び相対的に遠く置かれており、保護層によって重畳されていない第１導電性パターン部ＣＰ１の一領域は、アウターリードパターン部と表現され得る。

実施例に係る多層軟性回路基板１００は、第１インナーリードパターン部Ｉ１及び第２インナーリードパターン部Ｉ２を含むことができる。前記第１インナーリードパターン部Ｉ１は、前記第１基板１１１上に配置される第３導電性パターン部ＣＰ３の一部であり得る。また、前記第２インナーリードパターン部Ｉ２は、前記第２基板１１２上に配置される第２導電性パターン部ＣＰ２の一部であり得る。

また、前記第１インナーリードパターン部Ｉ１は、第１サブ第１インナーリードパターン部Ｉ１ａ、第２サブ第１インナーリードパターン部Ｉ１ｂ及び第３サブ第１インナーリードパターン部Ｉ１ｃを含むことができる。

また、前記第２インナーリードパターン部Ｉ２は、第１サブ第２インナーリードパターン部Ｉ２ａ、第２サブ第２インナーリードパターン部Ｉ２ｂ、第３サブ第２インナーリードパターン部Ｉ３ａ及び第４サブ第２インナーリードパターン部Ｉ３ｂを含むことができる。このとき、前記第２インナーリードパターン部Ｉ２の数は、第２基板１１２上に配置される第２チップＣ２の数に対応することができる。即ち、前記第２基板１１２上に配置される前記第２チップＣ２の数が増加するのに応じて、前記第２インナーリードパターン部Ｉ２の数も増加する。

また、実施例に係る多層軟性回路基板１００は、アウターリードパターン部Ｏ１を含むことができる。ここで、前記アウターリードパターン部Ｏ１は、第１サブ第１アウターリードパターン部Ｏ１ａ及び第２サブ第１アウターリードパターン部Ｏ１ｂを含むことができる。前記第１サブ第１アウターリードパターン部Ｏ１ａは、ディスプレイパネル及びメインボードのいずれか一つが連結されるリードパターン部であり、前記第２サブ第１アウターリードパターン部Ｏ１ｂは、前記ディスプレイパネル及びメインボードのうち残りの他の一つが連結されるリードパターン部であり得る。

ここで、図３ａ、図３ｂ、図４ａ、及び図４ｂに示されたように、第１サブ第１アウターリードパターン部Ｏ１ａ及び第２サブ第１アウターリードパターン部Ｏ１ｂは、前記第１基板１１１の下面にすべて配置され得る。即ち、前記ディスプレイパネル３０及び前記メインボード４０は、すべて前記第１基板１１１の下で連結され得る。

これとは異なり、図５ａに示されたように、第１サブ第１アウターリードパターン部Ｏ１ａ及び第２サブ第１アウターリードパターン部Ｏ１ｂは、前記第２基板１１２の上面にすべて配置され得る。即ち、前記ディスプレイパネル３０及び前記メインボード４０は、すべて第２基板１１２上で連結され得る。

これとは異なり、図５ｂに示されたように、第１サブ第１アウターリードパターン部Ｏ１ａは、前記第１基板１１１の下面に配置され得る。そして、第２サブ第１アウターリードパターン部Ｏ１ｂは、前記第２基板１１２の上面に配置され得る。即ち、前記ディスプレイパネル３０は、前記第１基板１１１の下で連結され得、前記メインボード４０は、前記第２基板１１２上で連結され得る。

また、図面には示さなかったが、前記第１基板１１１の上面に配置された第３導電性パターン部ＣＰ３の少なくとも一部は、前記第１サブ第１アウターリードパターン部Ｏ１ａ及び第２サブ第１アウターリードパターン部Ｏ１ｂの少なくとも一つを形成することができる。これにより、前記ディスプレイパネル３０及び前記メインボード４０の少なくとも一つは、前記第１基板１１１と前記第２基板１１２との間で連結され得る。

一方、前記第１チップＣ１及び第２チップＣ２が第１基板１１１の上面及び第２基板１１２の上面にそれぞれ配置された場合、前記ディスプレイパネル３０及びメインボード４０の配置構造のうち図３ｂに示された配置構造が最も理想的であり、これにより、以下では、図３ｂに示された配置構造を中心に説明する。

また、実施例に係る多層軟性回路基板１００は、第１テストパターン部Ｔ１及び第２テストパターン部Ｔ２を含むことができる。

実施例に係る多層軟性回路基板の第１基板１１１上には、第１インナーリードパターン部Ｉ１が配置される。また、第２基板１１２上には、前記第２インナーリードパターン部Ｉ２が配置される。また、前記第１基板１１１の下には、前記第１アウターリードパターン部Ｏ１が配置され得る。また、前記第１基板１１１の下には、前記第１テストパターン部Ｔ１及び前記第２テストパターン部Ｔ２がさらに配置され得る。

実施例に係る多層軟性回路基板１００の前記第１インナーリードパターン部Ｉ１上には、第１接続部７０を介して第１チップＣ１が付着する。即ち、前記第１チップＣ１は、第１接続部７０を介して、第１サブ第１インナーリードパターン部Ｉ１ａ、第２サブ第１インナーリードパターン部Ｉ１ｂ、第３サブ第１インナーリードパターン部Ｉ１ｃと連結され得る。

第１接続部７０は、位置及び／または機能に応じて、第１サブ第１接続部７１、第２サブ第１接続部７２、及び第３サブ第１接続部７３をを含むことができる。

実施例に係る多層軟性回路基板の前記第１基板１１１上に配置される前記第１チップＣ１は、前記第１サブ第１接続部７１を介して前記第１サブ第１インナーリードパターン部Ｉ１ａと電気的に連結され得る。

第１サブ第１インナーリードパターン部Ｉ１ａは、前記第１基板１１１の上面に沿って前記第１ビアホールＶ１に電気的信号を伝達することができる。また、前記第１ビアホールＶ１は、前記第１サブ第１アウターリードパターン部Ｏ１ａと電気的に連結され得る。即ち、前記第１サブ第１インナーリードパターン部Ｉ１ａは、前記第１サブ第１アウターリードパターン部Ｏ１ａと信号を送受信することができる。

一方、前記第１サブ第１アウターリードパターン部Ｏ１ａ上には、ディスプレイパネル３０が接着層５０を介して連結され得る。これにより、前記第１チップから伝達される信号は、前記第１サブ第１インナーリードパターン部Ｉ１ａ及び前記第１サブ第１アウターリードパターン部Ｏ１ａを経て、前記ディスプレイパネル３０にまで伝達され得る。

また、前記第１チップＣ１は、前記第２サブ第１接続部７２を介して前記第２サブ第１インナーリードパターン部Ｉ２と電気的に連結され得る。

第１基板１１１の上面に配置される前記第２サブ第１インナーリードパターン部Ｉ１ｂは、前記第２サブ第１インナーリードパターン部Ｉ１ｂの下部に位置した第２ビアホールＶ２に充填された導電性物質を介して前記第１基板１１１の下面に沿って前記第２ビアホールＶ２と隣接した前記第１テストパターン部Ｔ１に電気的信号を伝達することができる。

前記第１テストパターン部Ｔ１は、前記第２ビアホールＶ２を介して伝達され得る電気的な信号の不良を確認することができる。例えば、前記第１テストパターン部Ｔ１を介して、第２サブ第１インナーリードパターン部Ｉ１ｂに伝達される信号の精度を確認することができる。詳しくは、第１テストパターン部Ｔ１で電圧または電流を測定することにより、前記第１チップと前記ディスプレイパネルとの間に位置した導電性パターン部の段落やショートの発生の有無乃至発生位置を確認することができるので、製品の信頼性を向上させることができる。

また、前記第１基板１１１の上面に配置される前記第２サブ第１インナーリードパターン部Ｉ１ｂは、前記第３ビアホールＶ３に充填された導電性物質を介して前記第１基板１１１の下面に沿って前記第２サブ第１アウターリードパターン部Ｏ１ｂと電気的に連結され得る。

一方、前記第２サブ第１アウターリードパターン部Ｏ１ｂ上には、メインボード４０が接着層５０を介して連結され得る。これにより、前記第１チップから伝達される信号は、前記第２サブ第１インナーリードパターン部Ｉ１ｂ及び前記第２サブ第１アウターリードパターン部Ｏ１ｂを経て、前記メインボード４０に伝達され得る。

実施例に係る前記第１チップＣ１は、前記第３サブ第１接続部７３を介して前記第３サブ第１インナーリードパターン部Ｉ１ｃと電気的に連結され得る。

第１基板１１１の上面に配置される前記第３サブ第１インナーリードパターン部Ｉ１ｃは、第４ビアホールＶ４に充填された金属物質または第５ビアホールに充填された金属物質を介して、第１サブ第２インナーリードパターン部Ｉ２ａまたは第３サブ第２インナーリードパターン部Ｉ３ａと連結され得る。したがって、前記第１チップＣ１は、前記第３サブ第１インナーリードパターン部Ｉ１ｃを介して少なくとも一つの第２チップＣ２と電気的に連結され得る。

第２テストパターン部Ｔ２は、前記第３ビアホールＶ３を介して伝達され得る電気的な信号の不良を確認することができる。例えば、前記第２テストパターン部Ｔ２を介して、第２サブ第１アウターリードパターン部Ｏ１ｂに伝達される信号の精度を確認することができる。詳しくは、前記第２テストパターン部Ｔ２で電圧または電流を測定することにより、前記第１チップと前記メインボード４０との間に位置した導電性パターン部の段落やショートの発生有無乃至発生位置を確認することができるので、製品の信頼性を向上させることができる。

一方、第１サブ第２チップＣ２ａは、第１サブ第２接続部８１を介して第１サブ第２インナーリードパターン部Ｉ２ａと連結され得る。また、前記第１サブ第２チップＣ２ａは、第２サブ第２接続部８２を介して第２サブ第２インナーリードパターン部Ｉ２ｂと連結され得る。また、第２サブ第２チップＣ２ｂは、第１サブ第３接続部９１を介して第３サブ第２インナーリードパターン部Ｉ３ａと連結され得る。また、前記第２サブ第２チップＣ２ｂは、第２サブ第３接続部９２を介して第４サブ第２インナーリードパターン部Ｉ３ｂと連結され得る。

また、前記第２サブ第１アウターリードパターン部０１ｂは、第３ビアホールＶ３及び第４ビアホールＶ４を介して第２サブ第２インナーリードパターン部Ｉ２ｂと連結され得る。また、前記第２サブ第１アウターリードパターン部０１ｂは、第５ビアホールＶ５及び第６ビアホールＶ６を介して第４サブ第２インナーリードパターン部Ｉ３ｂと連結され得る。

一方、以下では、上記ような多層軟性回路基板を含むチップパッケージの製造工程を説明する。

先に、第１基板１１１、第２基板１１２及び導電性パターン部ＣＰ、及び保護層１４０を配置して、図３ａのような多層軟性回路基板を準備することができる。

このとき、前記保護層１４０は、第１オープン領域ＯＡ１及び第２オープン領域ＯＡ２を含むことができる。また、前記第１オープン領域ＯＡ１は、前記第２基板１１２に形成された開口部と垂直に重畳された開口部であり得る。これにより、前記第１基板１１１の上面に配置された第３導電性パターン部の少なくとも一部は、露出し得る。

即ち、前記開口部において、前記第１基板上に配置された第３導電性パターン部ＣＰ３を構成する前記第２メッキ層１３２が露出し得る。このとき、前記開口部は、第１オープン領域ＯＡ１と言える。以下では、説明の便宜のために、前記第２基板１１２の開口部を介して露出する部分を第１オープン領域ＯＡ１とする。また、前記第２オープン領域ＯＡ２においては、前記第２基板１１２上に配置された前記第２導電性パターン部ＣＰ２の前記第２メッキ層１３２が露出し得る。

上記ような多層軟性回路基板が製造された以降のチップパッケージの製造工程は、前記多層軟性回路基板の第１チップＣ１を配置する第１ステップ及び第２チップＣ２を配置する第２ステップを説明する。

先に、実施例に係る軟性回路基板に第１チップＣ１を配置するステップを説明する。

実施例に係る軟性回路基板の前記第１オープン領域ＯＡ１には、第１接続部７０が配置され得る。

第１オープン領域ＯＡ１での前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２のスズ（Ｓｎ）の含有量は、５０原子％以上であり得る。前記第１オープン領域ＯＡ１において、前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２は、純スズ層を含むことができる。例えば、前記第１オープン領域ＯＡ１での前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２のスズ（Ｓｎ）の含有量は、７０原子％以上であり得る。例えば、前記第１オープン領域ＯＡ１での前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２のスズ（Ｓｎ）の含有量は、９０原子％以上であり得る。例えば、前記第１オープン領域ＯＡ１での前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２のスズ（Ｓｎ）の含有量は、９５原子％以上であり得る。例えば、前記第１オープン領域ＯＡ１での前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２のスズ（Ｓｎ）の含有量は、９８原子％以上であり得る。前記第１オープン領域ＯＡ１での前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２のスズ（Ｓｎ）の含有量が５０原子％未満の場合には、前記接続部７０による前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２及び前記第１チップＣ１の連結が困難になり得る。詳しくは、第１オープン領域ＯＡ１での前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２のスズ（Ｓｎ）の含有量が５０原子％未満の場合には、前記接続部７０による前記第２メッキ層１３２及び前記第１チップＣ１のボンディングによる連結が困難になり得る。

第１接続部７０は、金（Ａｕ）を含むことができる。前記第１接続部７０は、ゴールドバンプであり得る。

実施例に係る軟性回路基板に１つの第１チップＣ１を配置するためには、複数の前記第１接続部７０が前記第１チップＣ１及び前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２との間に配置され得る。

第１オープン領域ＯＡ１での前記第３導電性パターン部ＣＰ３の前記第２メッキ層１３２は、スズ（Ｓｎ）の含有量が５０原子％以上であることに応じて、金（Ａｕ）を含む前記第１接続部７０と密着特性に優れ得る。実施例に係る多層軟性回路基板を含むチップパッケージは、前記第１接続部７０を介して前記第１チップＣ１と導電性パターンの電気的な連結が優れ得るので、信頼性が向上することができる。

次に、実施例に係る多層軟性回路基板に第２チップＣ２を配置するステップを説明する。

実施例に係る多層軟性回路基板の前記第２オープン領域ＯＡ２には、第２接続部８０が配置される。

実施例に係る多層軟性回路基板に第２チップＣ２を配置するためには、マスク（図示せず）を介して第２接続部８０が配置される領域と対応する部分にのみ選択的に熱を供給することができる。詳しくは、実施例は、選択的なリフロー（ｓｅｌｅｃｔｉｖｅ ｒｅｆｌｏｗ）工程を介して第２チップＣ２を連結するための第２接続部８０が配置される領域に選択的に熱を供給することができる。

詳しくは、実施例に係る多層軟性回路基板は、前記第１チップＣ１を実装した後に、第２チップＣ２を配置する場合にも、選択的なリフロー（ｓｅｌｅｃｔｉｖｅ ｒｅｆｌｏｗ）工程を介した部分的な熱供給が可能である。

即ち、実施例に係る製造工程は、マスクを介して前記第１オープン領域ＯＡが熱に露出することを防止することができる。これにより、前記第１オープン領域ＯＡに配置される前記第２メッキ層が熱供給によって、純スズ層からのスズ及び銅の合金層に変性されることを防止することができる。これにより、一つの多層軟性回路基板１００上に、互いに異なる第１チップＣ１及び第２チップＣ２を実装する場合にも、第１オープン領域において、前記第２メッキ層１３２のスズ（Ｓｎ）の含有量は、５０原子％以上であり得、駆動ＩＣチップの組立（ａｓｓｅｍｂｌｙ）に優れ得る。

一方、前記第２オープン領域ＯＡ２と対応する領域にマスクのホールが配置され得る。これにより、前記第２オープン領域ＯＡ２で熱によって露出するメッキ層は、スズ及び銅の合金層に変性され得る。

詳しくは、マスクのホールを介して熱によって露出する前記第２オープン領域ＯＡ２での前記第２メッキ層１３２の一部分は、スズ／銅の拡散現象がさらに進むことができる。これにより、前記第２オープン領域ＯＡ２において、前記第２メッキ層１３２のスズ（Ｓｎ）の含有量は、５０原子％未満であり得る。前記第２オープン領域ＯＡ２において、前記第２メッキ層１３２は、銅（Ｃｕ）及びスズ（Ｓｎ）の合金層であり得る。

第２接続部８０は、金（Ａｕ）以外の金属を含むことができる。これにより、前記第２接続部８０は、前記第２接続部８０の下部に位置した前記第２メッキ層１３２が、純スズ層ではない場合にも、第２チップＣ２との組立性能に優れ得る。また、前記第２接続部８０は、金（Ａｕ）以外の金属を含むことができるので、製造コストを低減させることができる。

例えば、前記第２接続部８０は、銅（Ｃｕ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（ｂｉ）、銀（Ａｇ）、ニッケル（Ｎｉ）の少なくとも一つを含むことができる。

第２接続部８０は、ソルダーバンプであり得る。前記第２接続部８０は、ソルダーボールであり得る。前記リフロー工程の温度でソルダーボールは、溶融され得る。

実施例に係る軟性回路基板に１つの第２チップＣ２を配置するためには、複数の前記第２接続部８０が前記第２チップＣ２及び前記第２メッキ層１３２の間に配置され得る。

前記リフロー工程の温度で、第２チップＣ２は、第２接続部８０を介して前記第２オープン領域ＯＡ２上の第２メッキ層１３２と優れたボンディングが可能である。

実施例に係る多層軟性回路基板は、前記第１オープン領域で第１接続部７０を介して前記第１チップＣ１の接続に優れると共に、第２オープン領域で第２接続部８０を介して前記第２チップＣ２の連結に優れ得る。

実施例に係る軟性回路基板は、第１オープン領域ＯＡ１及び第２オープン領域ＯＡ２に互いに異なるスズ（Ｓｎ）の含有量を有するメッキ層を含むことができるので、前記第１チップＣ１の組立性能この優れると共に、前記第２チップＣ２の組立性能が優れ得る。

比較例のように、第１印刷回路基板に第１チップを実装し、第２印刷回路基板に第２チップを実装した後に、第１チップを備えた第１印刷回路基板と第２チップを備えた第２印刷回路基板を接着層にボンディングする場合には、第１チップの熱的変性による問題が発生しないことがある。

しかし、実施例のように一つの基板上に互いに異なる第１チップ及び第２チップを実装する場合には、第１チップを連結するための保護層の第１オープン領域で第２メッキ層が熱によって変性されることに従って、第１接続部による第１チップの組み立てが困難であるという問題点があった。

発明者は、このような問題を解決するために、選択的なリフロー工程を経て多層軟性回路基板上に第１チップ及び第２チップを順に配置した。これにより、実施例に係る多層軟性回路基板及びこれを含むチップパッケージは、第１オープン領域での前記第２メッキ層のスズの含有量と、第１オープン領域での前記第２メッキ層のスズの含有量が異なることがある。したがって、実施例に係る多層軟性回路基板を含むチップパッケージは、互いに異なる前記第１チップＣ１及び前記第２チップＣ２の優れた電気的連結が可能である。

第１オープン領域での純スズ層を含む前記第２メッキ層は、金（Ａｕ）を含む第１接続部を介して駆動ＩＣチップの第１チップの信頼性の高い実装が可能である。また、前記第２オープンエリアでの銅とスズの合金層を含む前記第２メッキ層は、金（Ａｕ）以外の金属を含む第２接続部を介してダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサの少なくとも一つである第２チップの信頼性の高い実装が可能である。

これにより、実施例に係る多層軟性回路基板及びこれを含むチップパッケージは、一つの軟性回路基板上に互いに異なる種類の第１チップ及び第２チップの実装が優れた歩留りで可能である。

さらに、既存の複数の印刷回路基板を一つの多層軟性回路基板に代替することができるので、ディスプレイパネルとメインボードを連結するための多層軟性回路基板の小型化や薄型化が可能である。

したがって、実施例の多層軟性回路基板を含む電子デバイスは、カメラモジュール、虹彩認識モジュールなどのように、多様な機能部の搭載が容易であり得る。また、実施例の多層軟性回路基板を含む電子デバイスは、バッテリ容量を拡張することができる。

また、多層軟性回路基板は、ロール・ツー・ロールプロセスを介して製造することができ、多層軟性回路基板上のチップの実装は、選択的なリフロー工程を介して可能であるので、製造工程の利便性と製造歩留まりが向上することができる。

実施例に係る多層軟性回路基板は、前記第１チップＣ１が配置される第１基板１１１の一面と反対となる他面に前記ディスプレイパネル３０を配置することができ、設計の自由度を向上させることができる。また、複数の第２チップが実装される一面と反対となる他面にディスプレイパネルを配置することにより、効果的な放熱が可能である。これにより、実施例に係る軟性回路基板の信頼性が向上することができる。

また、実施例では、多層軟性回路基板を提供して、高解像度に応じた信号も効果的に伝達することができる。

また、実施例においては、第１基板１１１及び第２基板１１２を含む多層構造で、第１基板１１１の上部領域の少なくとも一部の領域を露出するように前記第２基板１１２を形成する。即ち、前記第２基板１１２は、前記第１基板１１１の上部領域の少なくとも一部を露出する開口部を有する。そして、前記第２基板１１２の開口部を介して露出した前記第１基板１１１上に第１チップＣ１を配置し、前記第２基板１１２上に少なくとも一つの第２チップＣ２を配置する。このとき、前記第１チップＣ１は、前記多層軟性回路基板に配置される複数のチップの端子数が最も多いチップである。好ましくは、前記第１チップＣ１ドライバＩＣチップである。そして、相対的に端子数が少ない第２チップＣ２は、前記第２基板１１２上に配置する。これにより、実施例においては、前記第１チップＣ１との連結のための接続配線＊配線パターン層及びビアホールを含む）の数を最小化することができ、これにより、軟性回路基板の体積を最小化することができる。また、実施例では、両面軟性回路基板の配線設計のとき、最も多くの部分を占める前記第１チップＣ１の設計部分の大部分をそのまま適用することができ、これに伴う設計時間を最小化することができる。

図８は、図３ａの第１基板１１１の平面図であり、図９は、図３ａの第１基板１１１の底面図である。

図８及び図９は、第１チップを配置するための第３導電性パターン部を中心とした実施例に係る多層軟性回路基板での第１基板１１１の上面及び下面での平面図である。

図８及び図９を参照すると、実施例の多層軟性回路基板１００は、製作または加工の利便性のために長さ方向の両側の外側にスプロケットホールを備えることができる。したがって、第１基板１１１は、ロール・トゥ・ロール（Ｒｏｌｌ ｔｏ Ｒｏｌｌ）方式でスプロケットホールによって巻けたり解けたリすることができる。

第１基板１１１は、点線で示した切断部を基準に、内部領域ＩＲ及び外部領域ＯＲとして定義することができる。

第１基板１１１の内部領域ＩＲは、１チップ、ディスプレイパネル及びメインボードをそれぞれ連結するための導電性パターン部に配置され得る。一方、第２チップを連結するための導電性パターン部は、第２基板１１２の上面の内部領域ＩＲに配置され得る。

第１基板１１１のスプロケットホールが形成された部分を切断し、第１基板上にチップを配置することにより、軟性回路基板１００を含むチップパッケージ及びこれを含む電子デバイスに加工することができる。

図８を参照すると、前記軟性回路基板１００の上面には、前記保護層１４０の第１オープン領域ＯＡ１及び前記第２基板１１２の開口部を介して第３導電性パターン部ＣＰ３の一領域である第１サブ第１インナーリードパターン部Ｉ１ａ、第２サブ第１インナーリードパターン部Ｉ１ｂ及び前記第３サブ第１インナーリードパターン部Ｉ１ｃが外部に露出し得る。

図９を参照すると、前記軟性回路基板１００の下面では、前記保護層１４０の第３オープン領域ＯＡ３を介して第１導電性パターン部ＣＰ１の一領域である前記第１サブ第１アウターリードパターン部Ｏ１ａ及び第２サブ第１アウターリードパターン部Ｏ１ｂが外部に露出し得る。

図３ｂ、図１０ないし図１４を参照して、実施例に係る多層軟性回路基板１００上に第１チップＣ１及び第２チップＣ２を含むチップパッケージを詳細に説明する。

図１０は、第１チップ及び第２チップが実装された実施例に係る多層軟性回路基板１００を含むチップパッケージの概略的な平面図である。

図１０ａ及び図１０ｂを参照すると、実施例に係る多層軟性回路基板１００は、複数の基板の互いに異なる表面に第１チップＣ１及び第２チップＣ２が配置されることができる。このとき、図１０には、第１チップＣ１及び第２チップＣ２が同じ層に配置されるように示されたが、これは第１チップＣ１が第２基板１１２の開口部及び保護層の第１オープン領域を介して外部に露出することによる平面で示される図であるためである。

実施例に係る３層軟性回路基板１００は、横方向（ｘ軸方向）の長さが縦方向（ｙ軸方向）の長さよりも大きいことがある。即ち、実施例に係る３層軟性回路基板１００は、横方向の２つの長辺と、縦方向の２つの短辺を含むことができる。

第１チップＣ１及び前記第２チップＣ２は、それぞれ横方向（ｘ軸方向）の長さが縦方向（ｙ軸方向）の長さよりも大きいことがある。即ち、前記第１チップＣ１及び前記第２チップＣ２は、横方向の２つの長辺と、縦方向の２つの短辺を含むことができる。

実施例に係る３層軟性回路基板１００の長辺は、前記第１チップＣ１の長辺及び前記第２チップＣ２の長辺とそれぞれ平行に配置され得るので、複数のチップを一つの多層軟性回路基板１００上に効率的に配置され得る。

第１チップＣ１の横方向の長さ（長辺）は、前記第２チップＣ２の横方向の長さ（長辺）よりも大きいことがある。前記第１チップＣ１の縦方向の長さ（短辺）は、前記第２チップＣ２の縦方向の長さ（短辺）よりも小さいことがある。図１０ａを参照すると、前記第１チップＣ１と垂直に重畳されていない第２基板の上部に前記第２チップＣ２が配置され得る。

第１チップＣ１は、駆動ＩＣチップであり、前記第２チップＣ２は、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのいずれか一つの第２チップＣ２ａ及びダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサのうち前記いずれか一つと他の一つの第２チップＣ２ｂを含むことができる。

図１１ないし図１４を参照して、実施例に係る多層軟性回路基板を含むチップパッケージの製造ステップを説明する。

図１１は、実施例に係る多層軟性回路基板１００の平面図である。

図１１ａ及び図１１ｂを参照すると、実施例に係る多層軟性回路基板１００の一面に位置した前記保護層１４０は、複数の孔を含むことができる。即ち、前記保護層１４０は、複数のオープン領域を含むことができる。このとき、以下の図面上には、第２導電性パターン部ＣＰ２と第３導電性パターン部ＣＰ３が互いに異なる層に形成された状態で、垂直方向に互いに重畳されていないものと示された。しかし、これは、各導電性パターン部の説明の便宜のためのものだけであり、実質的に前記第２導電性パターン部ＣＰ２と第３導電性パターン部ＣＰ３は、垂直方向で少なくとも一部が互いに重なるように配置され得る。そして、前記第２導電性パターン部ＣＰ２及び第３導電性パターン部ＣＰ３は、ビアホール内に充填された金属物質を介して互いに電気的に連結され得る。以下では、説明の便宜のために図面上に前記第２導電性パターン部ＣＰ２及び第３導電性パターン部ＣＰ３の一部のみを示して説明する。

前記保護層の第１オープン領域ＯＡ１は、第１接続部７０と連結されるために露出する領域であり得る。前記保護層の第１オープン領域ＯＡ１で露出する前記第１基板１１１上に配置された第３導電性パターン部ＣＰ３は、第１接続部に向けた表面が純メッキを含むことができる。即ち、前記保護層の第１オープン領域ＯＡ１において、前記第３導電性パターン部ＣＰ３に含まれる前記第２メッキ層のスズの含有量は、５０原子％以上であり得る。

前記保護層の第２オープン領域ＯＡ２は、第２接続部８０と連結するために露出する領域であり得る。前記保護層の第２オープン領域ＯＡ２で露出する第２導電性パターン部ＣＰ２は、第２接続部に向けた表面が銅とスズの合金層を含むことができる。即ち、前記保護層の第２オープン領域ＯＡ２において、前記第２導電性パターン部ＣＰ２に含まれる前記第２メッキ層のスズの含有量は、５０原子％未満であり得る。

第１オープン領域ＯＡ１は、前記第２基板１１２の開口部と垂直に重畳された領域上に位置し、それに応じて前記第１基板１１１上に前記第１チップを連結するための領域であり得る。前記第３導電性パターン部ＣＰ３と前記第１サブ第１インナーリードパターン部Ｉ１ａは、互いに対応するか、互いに異なる幅を有することができる。例えば、前記第３導電性パターン部ＣＰ３の幅Ｗ１は、前記第１サブ第１インナーリードパターン部Ｉ１ａの幅Ｗ２と互いに対応することができる。例えば、前記第３導電性パターン部ＣＰ３の幅Ｗ１は、前記第１サブ第１インナーリードパターン部Ｉ１ａの幅Ｗ２よりも大きいことがある。詳しくは、前記第３導電性パターン部ＣＰ３の前記第１延長パターン部の幅Ｗ１と前記第１サブ第１インナーリードパターン部Ｉ１の幅Ｗ２の差は、２０％以内であり得る。これにより、中央パターン層に複数の第３導電性パターン部ＣＰ３を形成することができる。

第１オープン領域ＯＡ１の内部に向かって延びる前記第１サブ第１インナーリードパターン部Ｉ１ａ及び前記第３サブ第１インナーリードパターン部Ｉ１ｃは、互いに対応する幅を有することができる。

第１オープン領域ＯＡ１から基板の外郭に向かって延びる前記第３導電性パターン部ＣＰ３の前記第１延長パターン部の幅は、領域ごとに互いに対応する幅を有することができる。これにより、前記第１延長パターン部の幅は、微細な線幅を有し、多くの個数の第１接続部が要求される第１チップは、中央パターン層に形成し、大きい線幅を有し、小さい個数の第２接続部が要求される第２チップは、上部パターン層に形成することによって、一つの多層軟性回路基板１００上にすべて実装することができる。このとき、微細な線幅は、前記第１サブ第１インナーリードパターン部Ｉ１ａ及び第３サブ第１インナーリードパターン部Ｉ１ｃのいずれか一つの線幅が、前記第２インナーリードパターン部Ｉ２や第３インナーリードパターン部Ｉ３のいずれか一つの線幅よりも小さいことを意味することができる。一方、大きい線幅は、前記第２インナーリードパターン部Ｉ２や第３インナーリードパターン部Ｉ３のいずれか一つの線幅が前記第１インナーリードパターン部Ｉ１の線幅よりも相対的に大きいことを意味することができる。

実施例の多層軟性回路基板１００は、互いに異なる種類の第２チップＣ２ａ、Ｃ２ｂをそれぞれ連結するための複数の前記第２オープン領域ＯＡ２ａ、ＯＡ２ｂを含むことができる。

１つの前記第２オープン領域ＯＡ２ａは、一つの第２チップＣ２ａを連結するための領域であり得る。前記第２オープン領域ＯＡ２内に位置した第２インナーリードパターン部Ｉ２の幅Ｗ３は、前記第２導電性パターン部ＣＰ２（好ましく第２導電性パターン部の延長パターン部）の前記第２延長パターン部の幅Ｗ４よりも大きいことがある。詳しくは、第２インナーリードパターン部Ｉ２の幅Ｗ３は、前記第２導電性パターン部ＣＰ２の延長パターン部の幅Ｗ４より１．５倍以上大きいことがある。即ち、前記第２導電性パターン部ＣＰ２は、第２インナーリードパターン部Ｉ２、第３インナーリードパターン部Ｉ３及び延長パターン部を含むことができる。

即ち、前記第１チップＣ１が接続される複数のリードを有する第３導電性パターン部を前記中央パターン層に形成されることにより、デザインの自由度を有した前記上部パターン層の第２チップＣ２と連結される前記第２インナーリードパターン部を大きく形成することができ、前記第２チップＣ２と前記軟性回路基板との連結を容易にすることができる。また、前記第２インナーリードパターン部Ｉ２の幅Ｗ３が前記第２導電性パターン部ＣＰ２の延長パターン部Ｗ４より大きく形成することによって、前記第２インナーリードパターン部より相対的に長さが長い延長パターン部を前記上部パターン層に形成するときにデザインの自由度を増やすことができる。

他の一つの前記第２オープン領域ＯＡ２ｂは、他のいずれかの第２チップＣ２ｂを連結するための領域であり得る。前記第２オープン領域ＯＡ２ｂ内に位置した第３インナーリードパターン部Ｉ３から基板の外郭に向かって延びる第２導電性パターン部ＣＰ２は、互いに異なる幅を有することができる。例えば、前記第３インナーリードパターン部Ｉ３の幅Ｗ５は、前記第３導電性パターン部ＣＰ３の幅Ｗ６よりも大きいことがある。詳しくは、第３インナーリードパターン部Ｉ３の幅Ｗ５は、前記第３導電性パターン部ＣＰ３の幅Ｗ６より１．５倍以上大きいことがある。

第２オープン領域を介して露出する第２インナーリードパターン部Ｉ２の幅Ｗ３及び前記第３インナーリードパターン部Ｉ３の幅Ｗ５のいずれか一つの幅は、前記第１オープン領域を介して露出する前記第１インナーリードパターン部Ｉ１の幅Ｗ２よりも大きいことがある。これにより、多様なサイズ／形状の第１、第２接続部に対応するリードパターン部を形成することができるので、デザインの自由度を向上させることができる。また、最も多くの数を有する前記第１インナーリードパターン部を前記中央パターン層に形成することによって、比較的小さい数の前記第２及び第３インナーリードパターン部及び前記２導電性パターン部の延長パターン部を前記上部パターン部に形成するとき、デザインの自由度を向上させることができるものである。即ち、実施例は、互いに異なる種類の第１チップ、第２チップに適した多様なサイズのインナーリードパターン部、多様な形状のインナーリードパターン部を含むことができるので、最適なチップパッケージが可能である。

第１チップの下部に位置したインナーリードパターン部の形状は、第２チップの下部に位置したインナーリードパターン部の形状と互いに異なることがある。これにより、実施例は、互いに異なる種類の第１チップ、第２チップと、それぞれ優れた密着特性を有することができる、互いに異なる形状のインナーリードパターン部を含むことができる。したがって、実施例に係る多層軟性回路基板は、第１チップ及び第２チップのボンディング特性に優れ得る。

これは、互いに異なる形状のインナーリードパターン部は、一つの基板上に互いに異なる種類の第１チップ、第２チップが実装されて、一定の接合度を確保するための最適のパターン設計であり得る。

第１インナーリードパターン部Ｉ１の平面での形状は、四角形状のストライプパターンであり得る。詳しくは、第１インナーリードパターン部Ｉ１の平面での形状は、均一な幅を有し、一方向に延びる四角形状のストライプパターンであり得る。一例として、第１インナーリードパターン部Ｉ１の一端及び他端の幅は、互いに同一であり得る。これにより、前記第１チップの多くの端子と前記第１インナーリードを接合させることができる。

例えば、前記第２インナーリードパターン部Ｉ２または前記第３インナーリードパターン部Ｉ３の平面での形状は、多角形、円形、楕円形、ハンマー形状、Ｔ字形状、ランダム形状などの多様な形状の突出パターンであり得る。詳しくは、第２インナーリードパターン部Ｉ２または前記第３インナーリードパターン部Ｉ３の平面での形状は、変動する幅を有し、前記一方向と異なる方向に延びる多角形、円形、楕円形、ハンマー形状、Ｔ字形状、ランダム形状などの突出パターンであり得る。一例として、第２インナーリードパターン部Ｉ２及び前記第３インナーリードパターン部Ｉ３の少なくとも一つのインナーリードパターン部は、一端と他端の幅が異なることがある。前記第２インナーリードパターン部Ｉ２及び前記第３インナーリードパターン部Ｉ３の保護層と近い一端での幅よりも保護層と遠く離れた段部である他端の幅が大きいことがある。但し、実施例はこれに限定されず、前記第２インナーリードパターン部Ｉ３及び前記第３インナーリードパターン部Ｉ３の保護層と近い一端での幅よりも保護層と遠く離れた段部である他端の幅が小さいことがあることは言うまでもない。これにより、前記第１チップよりも相対的に少ない端子と前記第２インナーリードを接合させるときに広い空間で接合されることにより接合効率を高めることができる。

一例として、第２チップがＭＬＣＣチップの場合に、インナーリードパターン部は、図１１ｂの第２インナーリードパターン部Ｉ２のようなＴ字形状であり得る。

一例として、第２チップがＢＧＡチップの場合に、インナーリードパターン部図１１ａの第３インナーリードパターン部Ｉ３のような円形の形状であり得る。または、第２チップがＢＧＡチップの場合に、インナーリードパターン部図１１ｂの第３インナーリードパターン部Ｉ３のような半円形状または終端がラウンドした形状であり得る。

即ち、前記第１チップ（Ｄｒｉｖｅ ＩＣ）よりも少ない数の端子を有しながら広い端子幅を有する前記第２チップ（ＭＬＣＣ、ＢＧＡなど）を連結するのに、さらに効率的なデザインを確保することができる。

第１インナーリードパターン部と前記第１接続部の形状は、同一であり得る。例えば、前記第１インナーリードパターン部及び前記第１接続部の平面形状（ｔｏｐ ｖｉｅｗ）は、長方形の形状であり得る。ここで、前記第１インナーリードパターン部と前記第１接続部の形状が同一であるということは、平面形状が同じ多角形であることを意味することであり、サイズが異なるものを含むことができる。

第２インナーリードパターン部と前記第２接続部８０の形状は、互いに同一か、または異なることがある。前記第３インナーリードパターン部と前記第３接続部９０の形状は、互いに同一か、または異なることがある。

図１１ａ及び図１２ａを参照すると、前記第２インナーリードパターン部Ｉ２の平面形状は、多角形の形状であり、前記第２接続部の平面形状は、円形状であり得る。前記第３インナーリードパターン部Ｉ３の平面形状は、円形状であり、前記第３接続部は、円形の形状であり得る。

図１１ｂ及び図１２ｂを参照すると、前記第２インナーリードパターン部Ｉ２の平面形状は、多角形の形状であり、前記第２接続部は、丸い角を有する長方形の形状または楕円形状であり得る。前記第７インナーリードパターン部Ｉ７の平面形状は、長い半円形状であり、前記第２接続部は、円形の形状であり得る。

第１接続部７０の平面形状は、横の長さと縦の長さ（縦横比）が互いに対応するか、互いに異なることがある。例えば、前記第１接続部７０の平面形状は、横の長さと縦の長さ（縦横比）が互いに対応する正方形の形状であるか、または横の長さと縦の長さ（縦横比）が互いに異なる長方形の形状であり得る。

第２接続部８０の平面形状は、横の長さと縦の長さ（縦横比）が互いに対応するか、互いに異なることがある。例えば、前記第２接続部８０の平面形状は、横の長さと縦の長さ（縦横比）が互いに対応する円形形状であるか、または横の長さと縦の長さ（縦横比）が異なる楕円形状であり得る。

隣接する前記第３導電性パターン部ＣＰ３の間の間隔である１間隔（ｐｉｔｃｈ、Ｐ１）は、隣接した前記第２導電性パターン部ＣＰ２の間の間隔である第２間隔（ｐｉｔｃｈ、Ｐ２）より小さいことがある。このとき、前記第１間隔、第２間隔は、２つの隣接した導電性パターン部の間の平均離隔間隔を意味することができる。これにより、多い端子があるチップと連結される多くのインナーリードを含む部分を、前記中央パターン層に形成することができるので、一つの印刷回路基板上に複数のチップを形成することができる。

第１間隔Ｐ１は、３０μｍ未満であり得る。例えば、前記第１間隔は、５μｍないし２５μｍであり得る。例えば、前記第１間隔は、５μｍないし１５μｍであり得る。

第１間隔Ｐ１が５μｍ未満の場合Ｄｒｉｖｅ ＩＣと連結される第３導電性パターンとの間の電気的なショートが発生することがあり、３０μｍ以上である場合、前記中央層にＤｒｉｖｅ ＩＣのための第３導電性パターンをすべて形成するには、前記軟性回路基板の長さＬ２が長くなって、電子デバイス内のバッテリーなどの追加の構成要素を配置するためのスペースを確保することが困難であり得る。

第２間隔Ｐ２は、３０μｍ以上であり得る。例えば、前記第２間隔は、３０μｍないし５００μｍであり得る。例えば、前記第２間隔は、１００μｍないし３００μｍであり得る。

第２間隔Ｐ２が３０μｍ未満の場合、ＭＬＣＣまたはＢＧＡチップと連結される第２導電パターンとの間の電気的なショートが発生することがあり、３００μｍ以上である場合、前記上部層にＭＬＣＣまたはＢＧＡなどのチップのための第２導電性パターンをすべて形成するには、前記軟性回路基板の長さＬ２が長くなって、電子デバイス内のバッテリーなどの追加の構成要素を配置するためのスペースを確保することは困難であり得る。

これにより、第１チップ、第２チップにそれぞれ接続される導電性パターン部の間の信号の干渉を防止することができ、信号の精度を向上させることができる。

第１オープン領域ＯＡ１において、前記第１インナーリードパターン部Ｉ１の平面は、第１接続部７０と互いに対応するか、互いに異なることがある。

第１インナーリードパターン部Ｉ１の幅と前記第１接続部７０の幅は、互いに同一であるか、または２０％以内の差を有することができる。これにより、前記第１インナーリードパターン部Ｉ１及び前記第１接続部７０は、安定した実装が可能である。また、前記第１インナーリードパターン部Ｉ１及び前記第１接続部７０の間の密着特性が向上することができる。

第２オープン領域ＯＡ２において、前記第２インナーリードパターン部Ｉ２及び前記第３インナーリードパターン部Ｉ３のいずれか一つのインナーリードパターン部平面は、第２接続部８０と対応するか、互いに異なることがある。

一例として、第２接続部８０の幅は、前記第２インナーリードパターン部Ｉ２及び前記第３インナーリードパターン部Ｉ３のいずれか一つのインナーリードパターン部の幅よりも１．５倍以上大きいことがある。これにより、前記第２インナーリードパターン部Ｉ２及び前記第３インナーリードパターン部Ｉ３のいずれか一つと前記第２接続部８０は、密着特性が向上することができる。

図１２ａ、ｂを参照して、実施例の軟性回路基板１００上に第１接続部７０及び第２接続部８０を配置するステップを説明する。

第１オープン領域ＯＡ１を介して露出する前記第１インナーリードパターン部Ｉ１上には、第１接続部７０が配置され得る。例えば、前記第１接続部７０は、前記第１インナーリードパターン部Ｉ１の上面を全体的にまたは部分的に覆うことができる。

互いに離隔して配置される複数の前記第１インナーリードパターン部Ｉ１の総個数は、前記第１接続部７０の数と対応することができる。

例えば、図１３ａ及び図１３ｂを参照すると、互いに離隔して配置される複数の第１サブ第１インナーリードパターン部Ｉ１ａの数は９個であり、互いに離隔して配置される複数の前記第３サブ第１インナーリードパターン部Ｉ１ｃの数は、９つであり、前記第１接続部７０の数は、前記第１サブ第１インナーリードパターン部Ｉ１ａの数９及び互いに離隔して配置される複数の前記第３サブ第１インナーリードパターン部Ｉ１ｃの数は、９の総合計である１８個であり得る。

第２オープン領域ＯＡ２を介して露出する前記第２インナーリードパターン部Ｉ３及び前記第３インナーリードパターン部Ｉ３上には、それぞれ第２接続部８０が配置され得る。例えば、前記第２接続部８０は、前記第２インナーリードパターン部Ｉ２と前記第３インナーリードパターン部Ｉ３の上面を全体的にまたは部分的に覆うことができる。

互いに離隔して配置される複数の前記第２インナーリードパターン部Ｉ２の数は、前記第３インナーリードパターン部Ｉ３上に配置される前記第２接続部８０の数及び前記第３接続部９０の数と対応することができる。

例えば、図１３ａ及び図１３ｂを参照すると、互いに離隔して配置される複数の前記第２インナーリードパターン部Ｉ２の数は、２つであり、前記第２インナーリードパターン部Ｉ２上に配置される前記第２接続部８０の数は、２つであり得る。

互いに離隔して配置される複数の前記第３インナーリードパターン部Ｉ３の数は、前記第３インナーリードパターン部Ｉ３上に配置される前記第３接続部９０の数と対応することができる。

例えば、図１３ａ及び１３ｂを参照すると、互いに離隔して配置される複数の前記第３インナーリードパターン部Ｉ３の数は、３つであり、前記第３インナーリードパターン部Ｉ３上に配置される前記第３接続部９０の数は、３つであり得る。

第２接続部８０及び前記第３接続部９０は、それぞれ、前記第１接続部７０よりも大きいことがある。前記第２オープン領域を介して露出する第２インナーリードパターン部Ｉ２または前記第３インナーリードパターン部Ｉ３の幅が前記第１オープン領域を介して露出する前記第１インナーリードパターン部Ｉ１の幅よりも大きいので、前記第２接続部８０及び第３接続部９０のそれぞれは、前記第１接続部７０よりも大きことがある。

図１３ａと１３ｂを参照して、実施例の多層軟性回路基板１００上に第１チップＣ１、第２チップＣ２ａ、Ｃ２ｂを配置するステップを説明する。

第１接続部７０上には、第１チップＣ１が配置され得る。

第２接続部８０上には、第１チップＣ２が配置され得る。

第１チップＣ１及び前記第２チップＣ２は、信号の干渉、または断線などの不良、熱による不良等の問題を防止するために、垂直に重畳された領域ではなく、垂直方向内から一定の距離で離隔して配置され得る。

実施例に係る多層軟性回路基板１００は、３層に微細なピッチの導電性パターン部を実現することができるので、高解像度のディスプレイ部を有する電子デバイスに適し得る。

また、実施例に係る多層軟性回路基板１００は、フレキシブルであり、サイズが小さく、厚さが薄いので、多様な電子デバイスに使用され得る。

例えば、図１４を参照すると、実施例に係る多層軟性回路基板１００は、ベゼルを縮小することができるので、エッジディスプレイに使用され得る。

例えば、図１５を参照すると、実施例に係る多層軟性回路基板１００は、曲がるフレキシブル（ｆｌｅｘｉｂｌｅ）電子デバイスに含まれ得る。したがって、これを含むタッチデバイス装置は、フレキシブルタッチデバイス装置であり得る。したがって、ユーザーが手で曲げたり折れたりすることができる。このようなフレキシブルタッチウィンドウは、ウェアラブルタッチなどに適用することができる。

例えば、図１６を参照すると、実施例に係る多層軟性回路基板１００は、フォルダブルディスプレイ装置が適用される多様な電子デバイスに適用することができる。図１６ａ～図１６ｃを参照すると、フォルダブルディスプレイ装置は、フォルダブルカバーウィンドウが折れることができる。フォルダブルディスプレイ装置は、多様なポータブル電子機器に含まれ得る。詳しくは、フォルダブルディスプレイ装置は、移動式端末機（携帯電話）、ノートパソコン（携帯用コンピュータ）などに含まれ得る。これにより、携帯用電子製品のディスプレイ領域は、大きくしながらも、保管や移動時には、装置のサイズを減らすことができ、携帯性を向上させることができる。したがって、携帯用電子機器のユーザーの利便性を向上させることができる。しかし、実施例がこれに限定されるものではなく、フォルダブルディスプレイ装置は、多様な電子製品に使用できることは言うまでもない。

図１６ａを参照すると、フォルダブルディスプレイ装置は、画面領域で１つの折り畳み領域を含むことができる。たとえば、フォルダブルディスプレイ装置は、折り畳まれた形態で、Ｃ型の形状を有することができる。即ち、フォルダブルディスプレイ装置は、一端及び前記一端と反対となる他端が互いに重なり得る。このとき、前記一端と前記他端は、互いに近くに配置され得る。例えば、前記一端と前記他端は、互いに向かい合って配置され得る。

図１６ｂを参照すると、フォルダブルディスプレイ装置は、画面領域の２つの折り畳み領域を含むことができる。たとえば、フォルダブルディスプレイ装置は、折り畳まれた形態でＧ型の形状を有することができる。即ち、フォルダブルディスプレイ装置は、一端と前記一端と反対となる他端が互いに対応する方向に折れることによって、互いに重なり得る。このとき、前記一端と前記他端は、互いに離隔して配置され得る。例えば、前記一端と前記他端は、互いに平行に配置され得る。

図１６ｃを参照すると、フォルダブルディスプレイ装置は、画面領域の２つの折り畳み領域を含むことができる。たとえば、フォルダブルディスプレイ装置は、折り畳まれた形態でＳ型の形状を有することができる。即ち、フォルダブルディスプレイ装置は、一端と前記一端と反対となる他端が互いに異なる方向に折れ得る。このとき、前記一端と前記他端は、互いに離隔して配置され得る。例えば、前記一端と前記他端は、互いに平行に配置され得る。

また、図面には示しなかったが、実施例に係る軟性回路基板１００は、ローラブルディスプレイに適用され得ることは言うまでもない。

図１７を参照すると、実施例に係る多層軟性回路基板１００は、曲面ディスプレイを含む多様なウェアラブルタッチデバイスに含まれ得る。したがって、実施例に係る多層軟性回路基板１００を含む電子デバイスは、スリム化、小型化または軽量化することができる。

図１８を参照すると、実施例に係る多層軟性回路基板１００は、ＴＶ、モニター、ノートパソコンのようなディスプレイ部分を有する多様な電子デバイスに使用され得る。

しかし、実施例がこれに限定されるものではなく、実施例に係る軟性回路基板１００は、平板または曲線形状のディスプレイ部分を有する多様な電子デバイスに使用できることは言うまでもない。

Claims (15)

1. 第１基板；
   前記第１基板上に配置され、開口部を含む第２基板；
   前記第１基板の下面に配置された第１導電性パターン部；
   前記第２基板の上面に配置された第２導電性パターン部；
   前記第１基板と第２基板との間に配置された第３導電性パターン部；及び
   前記第２導電性パターン部の上に部分的に配置され、第１オープン領域と第２オープン領域を含む上部保護層を含み、
   前記第３導電性パターン部は、
   前記第２基板の開口部に配置され、厚さ方向に前記第２導電性パターン部と重ならず、前記開口部及び前記第１オープン領域を介して外側に露出した第１インナーリードパターン部と、前記第１インナーリードパターン部と連結される第１延長パターン部とを含み、
   前記第２導電性パターン部は、
   前記上部保護層の第２オープン領域に配置される第２インナーリードパターン部と、前記第２インナーリードパターン部と連結される第２延長パターン部とを含み、
   前記第１インナーリードパターン部の数は、
   前記第２インナーリードパターン部の数よりも多く、
   前記上部保護層の前記第１オープン領域は、前記第２基板の開口部と垂直方向に重なり、前記第１オープン領域の幅は、前記開口部の幅より大きい、軟性回路基板。
2. 前記第１インナーリードパターン部の幅は、
   前記第２インナーリードパターン部の幅よりも小さい、請求項１に記載の軟性回路基板。
3. 前記第１延長パターン部の幅は、
   前記第２延長パターン部の幅よりも小さい、請求項１に記載の軟性回路基板。
4. 前記第１インナーリードパターン部間の間隔は、
   前記第２インナーリードパターン部間の間隔よりも小さい、請求項２に記載の軟性回路基板。
5. 前記第１延長パターン部間の間隔は、
   前記第２延長パターン部間の間隔よりも小さい、請求項３に記載の軟性回路基板。
6. 前記第１乃至第３導電性パターン部の少なくとも一つは、
   導電性パターン層と、
   前記導電性パターン層上に配置され、スズを含むメッキ層とを含み、
   前記第１乃至第３導電性パターン部のメッキ層のうち少なくとも一つは、前記導電性パターン層上に位置する第１メッキ層と、前記第１メッキ層上に配置される第２メッキ層とを含む、請求項１に記載の軟性回路基板。
7. 前記第１乃至第３導電性パターン部の少なくとも一つの導電性パターン部の導電性パターン層は、
   ニッケル及びクロムを含む第１導電性パターンと、
   前記第１導電性パターンの上に配置され、銅を含む第２導電性パターンと、
   前記第２導電性パターンの上に配置され、銅を含む第３導電性パターンとを含む、請求項６に記載の軟性回路基板。
8. 前記第１基板を貫通し配置され、前記第１及び第３導電性パターン部を接続する少なくとも一つの第１ビアと、
   前記第２基板を貫通し配置され、前記第２及び第３導電性パターン部を接続する少なくとも一つの第２ビアとをさらに含み、
   前記第１ビア及び第２ビアそれぞれは、
   前記第１基板または第２基板を貫通するビアホールの内壁に配置され、パラジウムを含む第１ビア層と、
   前記第１ビア層内に配置され、前記ビアホールの内部を充填し、銅を含む第２ビア層とを含む、請求項１に記載の軟性回路基板。
9. 前記第１基板の厚さは、
   前記第２基板の厚さよりも厚い、請求項１に記載の軟性回路基板。
10. 前記第１導電性パターン部の下に部分的に配置され、第３オープン領域を含む下部保護層をさらに含み、
    前記第１導電性パターン部は、
    前記第３オープン領域を介して露出する第１及び第２アウターリードパターン部と、
    前記第１及び第２アウターリードパターン部に連結された第３延長パターン部とを含む、請求項７に記載の軟性回路基板。
11. 前記上部保護層の前記第２オープン領域は、複数備えられ、
    前記第２インナーリードパターン部は、前記複数の第２オープン領域のうちいずれか一つを介して露出し、
    前記第２導電性パターン部は、
    前記上部保護層の前記複数の第２オープン領域のうち他の一つを介して露出する第３インナーリードパターン部をさらに含み、
    前記第２及び第３インナーリードパターン部の総数は、
    前記第１インナーリードパターン部の数よりも少ない、請求項１に記載の軟性回路基板。
12. 軟性回路基板は、
    第１基板；
    前記第１基板上に配置され、開口部を含む第２基板；
    前記第１基板の下面に配置された第１導電性パターン部；
    前記第２基板の上面に配置された第２導電性パターン部；
    前記第１基板と第２基板との間に配置された第３導電性パターン部；及び
    前記第２導電性パターン部の上に部分的に配置され、第１オープン領域と第２オープン領域を含む上部保護層を含み、
    前記第３導電性パターン部は、
    前記第２基板の開口部に配置され、厚さ方向に前記第２導電性パターン部と重ならず、前記開口部及び前記第１オープン領域を介して外側に露出した第１インナーリードパターン部と、前記第１インナーリードパターン部と連結される第１延長パターン部とを含み、
    前記第２導電性パターン部は、
    前記上部保護層の前記第２オープン領域に配置される少なくとも一つの第２インナーリードパターン部と、前記第２インナーリードパターン部と連結される第２延長パターン部とを含み、
    前記第１インナーリードパターン部上に、第１接続部と第１チップが配置され、
    前記第２インナーリードパターン部上に第２接続部及び第２チップが配置され、
    前記第１チップに含まれた端子の数は、
    前記第２チップに含まれた端子の数よりも多く、
    前記上部保護層の前記第１オープン領域は、前記第２基板の開口部と垂直方向に重なり、前記第１オープン領域の幅は、前記開口部の幅より大きい、チップパッケージ。
13. 前記第１チップは、駆動ＩＣチップ（Ｄｒｉｖｅ ＩＣ ｃｈｉｐ）であり、
    前記第２チップは、ダイオードチップ、電源ＩＣチップ、タッチセンサＩＣチップ、ＭＬＣＣチップ、ＢＧＡチップ、チップコンデンサの少なくとも一つを含む、請求項１２に記載のチップパッケージ。
14. 前記上部保護層の前記第２オープン領域は、複数備えられ、
    前記第２インナーリードパターン部は、前記複数の第２オープン領域のうちいずれか一つを介して露出し、
    前記第２導電性パターン部は、
    前記上部保護層の前記複数の第２オープン領域のうち他の一つを介して露出する第３インナーリードパターン部をさらに含み、
    前記第３インナーリードパターン部上に第３接続部と第３チップが配置され、前記第２及び第３チップに含まれた端子の総個数は、
    前記第１チップに含まれた端子の個数よりも少ない、請求項１２に記載のチップパッケージ。
15. 第１基板；
    前記第１基板上に配置され、開口部を含む第２基板；
    前記第１基板の下面に配置された第１導電性パターン部と；
    前記第２基板の上面に配置された第２導電性パターン部と；
    前記第１基板と第２基板との間に配置された第３導電性パターン部；
    前記第２導電性パターン部の上に部分的に配置され、第１オープン領域及び複数の第２オープン領域を含む上部保護層；及び
    前記第１導電性パターン部の下に部分的に配置され、第３オープン領域を含む下部保護層を含み、
    前記第３導電性パターン部は、
    前記第２基板の開口部に配置され、厚さ方向に前記第２導電性パターン部と重ならず、前記開口部及び前記第１オープン領域を介して外側に露出した第１インナーリードパターン部と、前記第１インナーリードパターン部と連結される第１延長パターン部とを含み、
    前記第２導電性パターン部は、
    前記上部保護層の前記複数の第２オープン領域のうちいずれか一つに配置される第２インナーリードパターン部と、前記上部保護層の前記複数の第２オープン領域のうち他の一つに配置される第３インナーリードパターン部と、
    前記第２及び第３インナーリードパターン部の少なくとも１つに接続される第２延長パターン部とを含み、
    前記第１導電性パターン部は、
    前記第３オープン領域を介して露出する第１及び第２アウターリードパターン部を含み、
    前記第１インナーリードパターン部の数は、
    前記第２インナーリードパターン部の数よりも多い軟性回路基板；
    前記第１アウターリードパターン部に接続されるディスプレイパネル；及び
    前記第２アウターリードパターン部に接続されるメインボードを含み、
    前記上部保護層の前記第１オープン領域は、前記第２基板の開口部と垂直方向に重なり、前記第１オープン領域の幅は、前記開口部の幅より大きい、電子デバイス。

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